JP3082690B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JP3082690B2 JP3082690B2 JP08344728A JP34472896A JP3082690B2 JP 3082690 B2 JP3082690 B2 JP 3082690B2 JP 08344728 A JP08344728 A JP 08344728A JP 34472896 A JP34472896 A JP 34472896A JP 3082690 B2 JP3082690 B2 JP 3082690B2
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Description
【０００１】
【発明の属する技術分野】本発明は演算増幅回路に関
し、特に高利得高スルーレートの演算増幅回路に関す
る。
し、特に高利得高スルーレートの演算増幅回路に関す
る。
【０００２】
【従来の技術】近時、演算増幅回路の利用分野の拡大と
ともに、市場要求として高速かつ高安定度の動作特性の
要求が高まってきている。バイポーラトランジスタで構
成する従来の一般的な演算増幅回路は、よく知られるよ
うに利得設定用の帰還回路に位相補償用の容量を含んで
おり、高速化すなわち高スルーレート化しようとする
と、この容量を低減するかあるいは動作電流の増大を行
う必要がある。しかし、いずれの方法も上記帰還回路の
不安定要因となり、したがって高スルーレートかつ安定
な演算増幅回路の実現は困難であった。
ともに、市場要求として高速かつ高安定度の動作特性の
要求が高まってきている。バイポーラトランジスタで構
成する従来の一般的な演算増幅回路は、よく知られるよ
うに利得設定用の帰還回路に位相補償用の容量を含んで
おり、高速化すなわち高スルーレート化しようとする
と、この容量を低減するかあるいは動作電流の増大を行
う必要がある。しかし、いずれの方法も上記帰還回路の
不安定要因となり、したがって高スルーレートかつ安定
な演算増幅回路の実現は困難であった。
【０００３】特開平６−１１２７３７号記載の従来技術
で示す一般的な従来の第１の演算増幅回路を回路図で示
す図５を参照すると、この従来の演算増幅回路は、正
相，反転相信号Ｓ，ＳＢから成る差動入力信号を増幅し
単相信号ＶＳに変換出力する初段の差動増幅回路１と、
単相信号ＶＳを増幅し増幅信号ＶＡを出力する第２段の
増幅回路２と、増幅信号ＶＡの供給を受け増幅回路２の
電流バッファとして動作して出力信号ＶＯを出力する出
力バッファ３とを備える。
で示す一般的な従来の第１の演算増幅回路を回路図で示
す図５を参照すると、この従来の演算増幅回路は、正
相，反転相信号Ｓ，ＳＢから成る差動入力信号を増幅し
単相信号ＶＳに変換出力する初段の差動増幅回路１と、
単相信号ＶＳを増幅し増幅信号ＶＡを出力する第２段の
増幅回路２と、増幅信号ＶＡの供給を受け増幅回路２の
電流バッファとして動作して出力信号ＶＯを出力する出
力バッファ３とを備える。
【０００４】差動増幅回路１は、エミッタが共通接続さ
れ電源ＶＣＣに接続した定電流源ＣＳ１からの定電流Ｉ
０の供給を受け各々のベースが正相，反転相入力端子Ｔ
Ｓ，ＴＳＢに接続しそれぞれ正相，反転相各入力信号
Ｓ，ＳＢの供給を受けるＰＮＰ型のトランジスタＱ３，
Ｑ４と、エミッタが接地されベースとコレクタとを共通
接続しこの共通接続点がトランジスタＱ３のコレクタに
接続したＮＰＮ型のトランジスタＱ５と、エミッタが接
地されベースがトランジスタＱ６のベースにコレクタが
トランジスタＱ４のコレクタにそれぞれ接続したＮＰＮ
型のトランジスタＱ６とを備える。
れ電源ＶＣＣに接続した定電流源ＣＳ１からの定電流Ｉ
０の供給を受け各々のベースが正相，反転相入力端子Ｔ
Ｓ，ＴＳＢに接続しそれぞれ正相，反転相各入力信号
Ｓ，ＳＢの供給を受けるＰＮＰ型のトランジスタＱ３，
Ｑ４と、エミッタが接地されベースとコレクタとを共通
接続しこの共通接続点がトランジスタＱ３のコレクタに
接続したＮＰＮ型のトランジスタＱ５と、エミッタが接
地されベースがトランジスタＱ６のベースにコレクタが
トランジスタＱ４のコレクタにそれぞれ接続したＮＰＮ
型のトランジスタＱ６とを備える。
【０００５】増幅回路２は、帰還をかけて安定に動作さ
せるため入力・出力端間に挿入した位相補償用の容量Ｃ
Ｐを備える。
せるため入力・出力端間に挿入した位相補償用の容量Ｃ
Ｐを備える。
【０００６】次に、図５を参照して、従来の演算増幅回
路の動作について説明すると、トランジスタＱ３，Ｑ４
は差動増幅回路を構成し、トランジスタＱ５，Ｑ６は公
知のカレントミラー回路であり、差動増幅トランジスタ
Ｑ３，Ｑ４のアクティブ負荷を構成する。まず、一般的
な動作はトランジスタＱ３，Ｑ４は入力信号Ｓ，ＳＢの
供給に応答して差動増幅し、トランジスタＱ４，Ｑ６の
コレクタ共通接続点に単相信号ＶＳを出力する。
路の動作について説明すると、トランジスタＱ３，Ｑ４
は差動増幅回路を構成し、トランジスタＱ５，Ｑ６は公
知のカレントミラー回路であり、差動増幅トランジスタ
Ｑ３，Ｑ４のアクティブ負荷を構成する。まず、一般的
な動作はトランジスタＱ３，Ｑ４は入力信号Ｓ，ＳＢの
供給に応答して差動増幅し、トランジスタＱ４，Ｑ６の
コレクタ共通接続点に単相信号ＶＳを出力する。
【０００７】次に、この演算増幅回路の反転入力端子Ｔ
ＳＢと出力端子ＴＯとを接続し、ボルテージフォロワと
して使用した場合の出力信号ＶＯのスルーレートについ
て考察する。正相入力端子ＴＳに入力信号Ｓとして大振
幅のステップ信号が供給されたときの出力信号ＶＯの変
化速度すなわちスルーレートｄＶＯ／ｄｔは、初段差動
増幅回路１の出力信号ＶＳの電流が位相補償用の容量Ｃ
Ｐを充電する時間によって決定され、次式で表される。
ＳＢと出力端子ＴＯとを接続し、ボルテージフォロワと
して使用した場合の出力信号ＶＯのスルーレートについ
て考察する。正相入力端子ＴＳに入力信号Ｓとして大振
幅のステップ信号が供給されたときの出力信号ＶＯの変
化速度すなわちスルーレートｄＶＯ／ｄｔは、初段差動
増幅回路１の出力信号ＶＳの電流が位相補償用の容量Ｃ
Ｐを充電する時間によって決定され、次式で表される。
【０００８】ｄｖＯ／ｄｔ＝Ｉ０／ｃＰ ここで、Ｉ０は定電流源ＣＳ１の電流値、ｃＰは容量Ｃ
Ｐの容量値、ｖＯは出力信号ＶＯの電圧である。
Ｐの容量値、ｖＯは出力信号ＶＯの電圧である。
【０００９】従来は、スルーレートを大きくするために
は、定電流Ｉ０を大きくするか、又は補償容量ＣＰの容
量値ｃＰを小さく設定するという方法がとられていた。
は、定電流Ｉ０を大きくするか、又は補償容量ＣＰの容
量値ｃＰを小さく設定するという方法がとられていた。
【００１０】しかし、この従来の演算増幅回路は、Ｉ０
／ｃＰの値と安定度を表す位相余裕とを独立に設定する
ことは不可能である。すなわちスルーレートを大きく設
定すると上述のように、ｃＰが小さくなるか又はＩ０が
大きくなり、いずれの場合でも位相余裕低減要因とな
る。
／ｃＰの値と安定度を表す位相余裕とを独立に設定する
ことは不可能である。すなわちスルーレートを大きく設
定すると上述のように、ｃＰが小さくなるか又はＩ０が
大きくなり、いずれの場合でも位相余裕低減要因とな
る。
【００１１】演算増幅回路のステップ応答の一例をグラ
フで示す図３を参照すると、グラフＡに示すように従来
の演算増幅回路の定電流Ｉ０＝１０μＡの場合は位相余
裕が十分確保されるがスルーレートは小さくなる。一
方、定電流Ｉ０＝１００μＡの場合はスルーレートは大
きくなるが位相余裕が小さくなるためグラフＢのように
安定性が失なわれ振動してしまう。
フで示す図３を参照すると、グラフＡに示すように従来
の演算増幅回路の定電流Ｉ０＝１０μＡの場合は位相余
裕が十分確保されるがスルーレートは小さくなる。一
方、定電流Ｉ０＝１００μＡの場合はスルーレートは大
きくなるが位相余裕が小さくなるためグラフＢのように
安定性が失なわれ振動してしまう。
【００１２】スルーレートを大きくするとともに安定度
を保持することによりこの問題の改善を図った特開平６
−１１２７３７号記載の従来の第２の演算増幅回路は、
それぞれ一方のトランジスタのエミッタにダイオードを
挿入した２組の差動対とカレントミラー回路とを含むス
ルーレート増大回路を入力端子と初段差動増幅回路のエ
ミッタ共通接続点との間に挿入するものである。これに
より差動入力電圧が一定のしきい値を超えたときのみ、
上記初段差動増幅回路に電流を供給し、位相補償用の容
量を充電することによりスルーレートを増大させる。
を保持することによりこの問題の改善を図った特開平６
−１１２７３７号記載の従来の第２の演算増幅回路は、
それぞれ一方のトランジスタのエミッタにダイオードを
挿入した２組の差動対とカレントミラー回路とを含むス
ルーレート増大回路を入力端子と初段差動増幅回路のエ
ミッタ共通接続点との間に挿入するものである。これに
より差動入力電圧が一定のしきい値を超えたときのみ、
上記初段差動増幅回路に電流を供給し、位相補償用の容
量を充電することによりスルーレートを増大させる。
【００１３】しかし、上記のように余分な２組の差動対
とカレントミラー回路とを必要とするので回路規模が大
きくなり、消費電流も増大する。
とカレントミラー回路とを必要とするので回路規模が大
きくなり、消費電流も増大する。
【００１４】
【発明が解決しようとする課題】上述した従来の第１の
演算増幅回路は、定電流値／位相補償用容量値値と位相
余裕とを独立に設定することは不可能であり、スルーレ
ートを大きくするよう設定すると、位相余裕が小さくな
り安定度が失なわれ遂には発振してしまうという欠点が
あった。
演算増幅回路は、定電流値／位相補償用容量値値と位相
余裕とを独立に設定することは不可能であり、スルーレ
ートを大きくするよう設定すると、位相余裕が小さくな
り安定度が失なわれ遂には発振してしまうという欠点が
あった。
【００１５】この改善を図った従来の第２の演算増幅回
路は、本来の増幅回路に加えて余分な２組の差動対とカ
レントミラー回路とを必要とするので回路規模が大きく
なり、消費電流も増大するという欠点があった。
路は、本来の増幅回路に加えて余分な２組の差動対とカ
レントミラー回路とを必要とするので回路規模が大きく
なり、消費電流も増大するという欠点があった。
【００１６】本発明の目的は、小さな回路規模で位相余
裕を一定に保持しながらスルーレートを増大させた演算
増幅回路を提供することにある。
裕を一定に保持しながらスルーレートを増大させた演算
増幅回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明の演算増幅回路
は、各々のエミッタが共通接続されこのエミッタ共通接
続点が第１の定電流源に接続した第１及び第２のトラン
ジスタを有する差動増幅回路と、入力端が前記第２のト
ランジスタのコレクタに接続しこの入力端と出力端との
間に位相補償用の容量を接続した増幅回路とを備える演
算増幅回路において、前記差動増幅回路が、各々のエミ
ッタが前記第１及び第２のトランジスタの各々のベース
に接続するとともにそれぞれ第２及び第３の定電流源に
接続し各々のコレクタが第１の電源に接続し各々のベー
スに相補の入力信号の供給を受けてエミッタフォロワと
して動作する第３及び第４のトランジスタと、前記第１
及び第３のトランジスタの各々のエミッタ相互間に前記
第１のトランジスタが遮断するとき導通する極性で挿入
した第１のダイオードと、前記第２及び第４のトランジ
スタの各々のエミッタ相互間に前記第２のトランジスタ
が遮断するとき導通する極性で挿入した第２のダイオー
ドとを備えて構成されている。
は、各々のエミッタが共通接続されこのエミッタ共通接
続点が第１の定電流源に接続した第１及び第２のトラン
ジスタを有する差動増幅回路と、入力端が前記第２のト
ランジスタのコレクタに接続しこの入力端と出力端との
間に位相補償用の容量を接続した増幅回路とを備える演
算増幅回路において、前記差動増幅回路が、各々のエミ
ッタが前記第１及び第２のトランジスタの各々のベース
に接続するとともにそれぞれ第２及び第３の定電流源に
接続し各々のコレクタが第１の電源に接続し各々のベー
スに相補の入力信号の供給を受けてエミッタフォロワと
して動作する第３及び第４のトランジスタと、前記第１
及び第３のトランジスタの各々のエミッタ相互間に前記
第１のトランジスタが遮断するとき導通する極性で挿入
した第１のダイオードと、前記第２及び第４のトランジ
スタの各々のエミッタ相互間に前記第２のトランジスタ
が遮断するとき導通する極性で挿入した第２のダイオー
ドとを備えて構成されている。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素には共通の文字／数字を用いて
同様に回路図で示す図１を参照すると、この図に示す本
実施の形態の演算増幅回路は、従来と共通の増幅回路２
と、出力バッファ３とに加えて演算増幅回路１の代り
に、各々のベースが正相，反転相入力端子ＴＳ，ＴＳＢ
に接続し各々のエミッタが電源ＶＣＣに接続した定電流
源ＣＳ２，ＣＳ３からの定電流Ｉ１，Ｉ２の供給を受け
それぞれトランジスタＱ３，Ｑ４の各々のベースに接続
し各々のコレクタが接地しそれぞれ信号ＳＦ，ＳＦＢを
出力するエミッタフォロワを構成するＰＮＰ型のトラン
ジスタＱ１，Ｑ２と、トランジスタＱ１，Ｑ３の各々の
エミッタ間にアノードがトランジスタＱ１に接続するよ
う挿入したダイオードＤ１と、トランジスタＱ２，Ｑ４
の各々のエミッタ間にアノードがトランジスタＱ２に接
続するよう挿入したダイオードＤ２とを備える差動増幅
回路１Ａを備える。
を図５と共通の構成要素には共通の文字／数字を用いて
同様に回路図で示す図１を参照すると、この図に示す本
実施の形態の演算増幅回路は、従来と共通の増幅回路２
と、出力バッファ３とに加えて演算増幅回路１の代り
に、各々のベースが正相，反転相入力端子ＴＳ，ＴＳＢ
に接続し各々のエミッタが電源ＶＣＣに接続した定電流
源ＣＳ２，ＣＳ３からの定電流Ｉ１，Ｉ２の供給を受け
それぞれトランジスタＱ３，Ｑ４の各々のベースに接続
し各々のコレクタが接地しそれぞれ信号ＳＦ，ＳＦＢを
出力するエミッタフォロワを構成するＰＮＰ型のトラン
ジスタＱ１，Ｑ２と、トランジスタＱ１，Ｑ３の各々の
エミッタ間にアノードがトランジスタＱ１に接続するよ
う挿入したダイオードＤ１と、トランジスタＱ２，Ｑ４
の各々のエミッタ間にアノードがトランジスタＱ２に接
続するよう挿入したダイオードＤ２とを備える差動増幅
回路１Ａを備える。
【００１９】次に、図１を参照して本実施の形態の動作
について説明すると、トランジスタＱ１，Ｑ２は、それ
ぞれ初段の差動増幅回路１Ａの入力トランジスタＱ３，
Ｑ４に対しそれぞれエミッタフォロワ接続されているた
め、正相入力信号Ｓと反転相入力信号ＳＢ相互間の電圧
差ＳＤは差動増幅回路１Ａの入力トランジスタＱ３，Ｑ
４の各々のベース相互間の電圧差と等しくなる。
について説明すると、トランジスタＱ１，Ｑ２は、それ
ぞれ初段の差動増幅回路１Ａの入力トランジスタＱ３，
Ｑ４に対しそれぞれエミッタフォロワ接続されているた
め、正相入力信号Ｓと反転相入力信号ＳＢ相互間の電圧
差ＳＤは差動増幅回路１Ａの入力トランジスタＱ３，Ｑ
４の各々のベース相互間の電圧差と等しくなる。
【００２０】入力電圧差ＳＤに対する次段の増幅回路２
に供給される単相信号ＶＳ対応の差動増幅回路１Ａの動
作用の流入電流ＩＤの関係をグラフで表す図２を併せて
参照すると、電圧差ＳＤがダイオードＤ１，Ｄ２の各順
方向電圧約０．６ＶとトランジスタＱ３，Ｑ４の各ベー
スエミッタ間電圧約０．６Ｖとの加算電圧１．２Ｖより
小さい場合は、流入電流ＩＤは定電流Ｉ０となる。信号
Ｓ，ＳＢの電圧差ＳＤが１．２Ｖを超えた場合は、ダイ
オードＤ１，Ｄ２のいずれかが導通し、流入電流ＩＤは
導通ダイオードに依存してＩ０＋Ｉ１もしくはＩ０＋Ｉ
２となる。
に供給される単相信号ＶＳ対応の差動増幅回路１Ａの動
作用の流入電流ＩＤの関係をグラフで表す図２を併せて
参照すると、電圧差ＳＤがダイオードＤ１，Ｄ２の各順
方向電圧約０．６ＶとトランジスタＱ３，Ｑ４の各ベー
スエミッタ間電圧約０．６Ｖとの加算電圧１．２Ｖより
小さい場合は、流入電流ＩＤは定電流Ｉ０となる。信号
Ｓ，ＳＢの電圧差ＳＤが１．２Ｖを超えた場合は、ダイ
オードＤ１，Ｄ２のいずれかが導通し、流入電流ＩＤは
導通ダイオードに依存してＩ０＋Ｉ１もしくはＩ０＋Ｉ
２となる。
【００２１】従来と同様に、本実施の形態の演算増幅回
路の反転入力端子ＴＳＢと出力端子ＴＯとを接続し、ボ
ルテージフォロワとして使用した場合の出力信号ＶＯの
スルーレートについて考察する。正相入力端子ＴＳに入
力信号Ｓとして大振幅のステップ信号が供給されたと
き、応答波形において入出力間の電圧差が１．２Ｖを超
える大きい期間のみ差動増幅回路１Ａの流入電流ＩＤが
大きくＩ０＋Ｉ１又はＩ０＋Ｉ２と、出力電圧ＶＯが目
標値に到達し電圧差が１．２Ｖ以下となると流入電流Ｉ
ＤはＩ０に戻る。
路の反転入力端子ＴＳＢと出力端子ＴＯとを接続し、ボ
ルテージフォロワとして使用した場合の出力信号ＶＯの
スルーレートについて考察する。正相入力端子ＴＳに入
力信号Ｓとして大振幅のステップ信号が供給されたと
き、応答波形において入出力間の電圧差が１．２Ｖを超
える大きい期間のみ差動増幅回路１Ａの流入電流ＩＤが
大きくＩ０＋Ｉ１又はＩ０＋Ｉ２と、出力電圧ＶＯが目
標値に到達し電圧差が１．２Ｖ以下となると流入電流Ｉ
ＤはＩ０に戻る。
【００２２】演算増幅回路のステップ応答の一例をグラ
フで示す図３を参照すると、従来の演算増幅回路の場合
はＩ０を１０μＡとした場合、グラフＡに示すようにス
ルーレートは低く、Ｉ０を１０倍の１００μＡに増加し
た場合はグラフＢに示すように位相余裕がなくなり安定
せず発振してしまっていた。本実施の形態でＩ０を１０
μＡ，Ｉ１＝Ｉ２を１０Ｉ０すなわち１００μＡとした
場合は、グラフＣに示すように、スルーレートが従来の
１０倍に増大するとともに安定性は流入電流が１０μＡ
に復帰することにより従来の低スルーレート時と同等と
なっている。
フで示す図３を参照すると、従来の演算増幅回路の場合
はＩ０を１０μＡとした場合、グラフＡに示すようにス
ルーレートは低く、Ｉ０を１０倍の１００μＡに増加し
た場合はグラフＢに示すように位相余裕がなくなり安定
せず発振してしまっていた。本実施の形態でＩ０を１０
μＡ，Ｉ１＝Ｉ２を１０Ｉ０すなわち１００μＡとした
場合は、グラフＣに示すように、スルーレートが従来の
１０倍に増大するとともに安定性は流入電流が１０μＡ
に復帰することにより従来の低スルーレート時と同等と
なっている。
【００２３】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様に回
路図で示す図４を参照すると、この実施の形態の前述の
第１の実施の形態との相違点は、差動増幅回路１Ａの代
りにＮＰＮ型のトランジスタＱ１Ａ〜Ｑ４ＡとＰＮＰ型
のトランジスタＱ５Ａ，Ｑ６Ａを備え、ダイオードＤ
１，Ｄ２の極性を反転し、各トランジスタの供給電源極
性を反転した差動増幅回路１Ｂを備えることである。動
作は第１の実施の形態と同一である。
の構成要素には共通の参照文字／数字を付して同様に回
路図で示す図４を参照すると、この実施の形態の前述の
第１の実施の形態との相違点は、差動増幅回路１Ａの代
りにＮＰＮ型のトランジスタＱ１Ａ〜Ｑ４ＡとＰＮＰ型
のトランジスタＱ５Ａ，Ｑ６Ａを備え、ダイオードＤ
１，Ｄ２の極性を反転し、各トランジスタの供給電源極
性を反転した差動増幅回路１Ｂを備えることである。動
作は第１の実施の形態と同一である。
【００２４】
【発明の効果】以上説明したように、本発明の演算増幅
回路は、各々のベースに相補の入力信号の供給を受けて
エミッタフォロワとして動作し差動増幅回路を構成する
第１及び第２のトランジスタのベースに供給する第３及
び第４のトランジスタと、上記第１，第３のトランジス
タのエミッタ相互間及び上記第３，第４のトランジスタ
のエミッタ相互間に上記第１，第２のトランジスタが遮
断するとき導通する極性で挿入した第１，第２のダイオ
ードとを備えているので、正相入力信号と反転相入力信
号の入力電圧差があるしきい値電圧より大きいときのみ
演算増幅器の初段差動増幅回路に大電流を供給するの
で、安定性を一定に保持したままスルーレートを大幅に
増加できるという効果がある。
回路は、各々のベースに相補の入力信号の供給を受けて
エミッタフォロワとして動作し差動増幅回路を構成する
第１及び第２のトランジスタのベースに供給する第３及
び第４のトランジスタと、上記第１，第３のトランジス
タのエミッタ相互間及び上記第３，第４のトランジスタ
のエミッタ相互間に上記第１，第２のトランジスタが遮
断するとき導通する極性で挿入した第１，第２のダイオ
ードとを備えているので、正相入力信号と反転相入力信
号の入力電圧差があるしきい値電圧より大きいときのみ
演算増幅器の初段差動増幅回路に大電流を供給するの
で、安定性を一定に保持したままスルーレートを大幅に
増加できるという効果がある。
【００２５】また、２組のエミッタフォロワと２個のダ
イオードのみの付加で済み回路規模消費電流の増加を抑
制できるという効果がある。
イオードのみの付加で済み回路規模消費電流の増加を抑
制できるという効果がある。
【図１】本発明の演算増幅回路の第１の実施の形態を示
す回路図である。
す回路図である。
【図２】本実施の形態の演算増幅回路における入力電圧
差対出力電流特性の一例を示す特性図である。
差対出力電流特性の一例を示す特性図である。
【図３】本実施の形態の演算増幅回路におけるスルーレ
ート特性の一例を従来と比較して示す特性図である。
ート特性の一例を従来と比較して示す特性図である。
【図４】本発明の演算増幅回路の第２の実施の形態を示
す回路図である。
す回路図である。
【図５】従来の演算増幅回路の一例を示す回路図であ
る。
る。
１，１Ａ，１Ｂ 差動増幅回路 ２ 増幅回路 ３ 出力バッファ Ｑ１〜Ｑ６，Ｑ１Ａ〜Ｑ６Ａ トランジスタ Ｄ１，Ｄ２ ダイオード ＣＳ１，ＣＳ１，ＣＳ２ 定電流源 ＣＰ 容量
Claims (3)
- 【請求項１】 各々のエミッタが共通接続されこのエミ
ッタ共通接続点が第１の定電流源に接続した第１及び第
２のトランジスタを有する差動増幅回路と、入力端が前
記第２のトランジスタのコレクタに接続しこの入力端と
出力端との間に位相補償用の容量を接続した増幅回路と
を備える演算増幅回路において、 前記差動増幅回路が、各々のエミッタが前記第１及び第
２のトランジスタの各々のベースに接続するとともにそ
れぞれ第２及び第３の定電流源に接続し各々のコレクタ
が第１の電源に接続し各々のベースに相補の入力信号の
供給を受けてエミッタフォロワとして動作する第３及び
第４のトランジスタと、 前記第１及び第３のトランジスタの各々のエミッタ相互
間に前記第１のトランジスタが遮断するとき導通する極
性で挿入した第１のダイオードと、 前記第２及び第４のトランジスタの各々のエミッタ相互
間に前記第２のトランジスタが遮断するとき導通する極
性で挿入した第２のダイオードとを備えることを特徴と
する演算増幅回路。 - 【請求項２】 前記第１，第２，第３及び第４のトラン
ジスタが第１の導電型のトランジスタであり、コレクタ
とベースとを共通接続して前記第１のトランジスタのコ
レクタにエミッタを第１の電源にそれぞれ接続した第２
の導電型の第５のトランジスタと、 コレクタが前記第２のトランジスタのコレクタにベース
が前記第５のトランジスタのベースにエミッタが第１の
電源にそれぞれ接続した第２の導電型の第６のトランジ
スタとを備えることを特徴とする請求項１記載の演算増
幅回路。 - 【請求項３】前記第１，第２，第３及び第４のトランジ
スタが第２の導電型のトランジスタであり、コレクタと
ベースとを共通接続して前記第１のトランジスタのコレ
クタにエミッタを第２の電源にそれぞれ接続した第１の
導電型の第５のトランジスタと、 コレクタが前記第２のトランジスタのコレクタにベース
が前記第５のトランジスタのベースに エミッタが第２の
電源にそれぞれ接続した第１の導電型の第６のトランジ
スタとを備えることを特徴とする請求項１記載の演算増
幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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