JP4609308B2 - 半導体回路装置 - Google Patents

Description

本発明は、差動増幅回路が形成されてなる半導体回路装置に関する。

差動増幅回路が形成されてなる半導体回路装置が、例えば、特開２００４−１１７０３２号公報（特許文献１）に開示されている。

図３は、差動増幅回路が形成されてなる半導体回路装置の一例で、図３（ａ）は、差動増幅回路を内部に有する演算増幅器（半導体回路装置）９０の代表的な利用形態を示す回路図であり、図３（ｂ）は、図３（ａ）の半導体回路装置９０の内部構成を示す回路図である。

図３（ａ）に示すように、演算増幅器（ＯＰアンプ、OPerational amplifier）９０は、マイナスで示した反転入力端子１、プラスで示した非反転入力端子２、および出力端子３を有している。演算増幅器９０においては、２つの入力端子１，２に加えられた信号の差の電圧を増幅して出力するする、極めて増幅度の大きな差動増幅器である。

図３（ｂ）に示す半導体回路装置９０の演算増幅回路は、接地ラインＧＬと１つの電源ラインＤＬの間に挿入される片電源演算増幅回路と呼ばれるもので、入力段である差動増幅回路９０ａと出力段である電圧増幅回路９０ｂとから構成されている。

図３（ｂ）の半導体回路装置９０は、全て、安価な横型バイポーラトランジスタで構成されている。従って、差動増幅回路９０ａにおける２つの入力トランジスタＱ１，Ｑ２、および定電流駆動され２つの入力トランジスタＱ１，Ｑ２にバイアス電流を供給する電流供給トランジスタＱ３も、横型バイポーラトランジスタからなる。

図３（ｂ）に示すように、バイポーラトランジスタで構成される従来の差動増幅回路９０ａにおいては、電流供給トランジスタＱ３のエミッタが、抵抗Ｒ１を介して所定電圧の電源ラインＤＬに接続され、電流供給トランジスタＱ３のコレクタが、２つの入力トランジスタＱ１，Ｑ２の各エミッタに共通接続される。また、２つの入力トランジスタＱ１，Ｑ２の各コレクタは、それぞれ、トランジスタＱ４と抵抗Ｒ２およびトランジスタＱ５と抵抗Ｒ３を介して、接地ラインＧＬに接続されている。

また、電圧増幅回路９０ｂは、定電流駆動されるトランジスタＱ６とダーリントン接続されたトランジスタＱ７、Ｑ８とが、電源ラインＤＬと接地ラインＧＬとの間に直列に接続された回路構成となっている。また、トランジスタＱ８のコレクタとトランジスタＱ５のコレクタとの間には、位相補償用のコンデンサＣ１が接続されている。
特開２００４−１１７０３２号公報

図３（ｂ）に示す半導体回路装置９０の片電源演算増幅回路においては、差動増幅回路９０ａに流す図中に太線矢印で示したバイアス電流Ｉｂにより、差動増幅回路９０ａの増幅率が決定され、位相補償は、位相補償用のコンデンサＣ１の容量とバイアス電流Ｉｂで決定される。図３（ａ），（ｂ）に示す半導体回路装置９０の演算増幅回路では、回路の動作スピードと発信の起き難さである回路の安定性が、トレードオフ関係にある。すなわち、半導体回路装置９０の演算増幅回路の応答スピードを上げるためには、“バイアス電流Ｉｂを増やす”こと、“コンデンサＣ１の容量を減らす”こと、それぞれに効果がある。逆に、半導体回路装置９０の演算増幅回路の安定性は、“バイアス電流Ｉｂを減らす”こと、“コンデンサＣ１の容量を増やす”こと、それぞれに効果がある。このように、回路の動作スピードと安定性がバイアス電流ＩｂとコンデンサＣ１容量に対してトレードオフ関係にあるため、図３（ｂ）に示す半導体回路装置９０の片電源演算増幅回路の回路構成において、発振のしない安定した回路で応答スピードの高い回路を実現することが困難であった。

これに対して、回路の動作スピードと安定性を両立させるために、これまで次に示すような方法が提案されてきている。

例えば、図３（ｂ）に示す半導体回路装置９０の演算増幅回路は、バイアス電流ＩｂとコンデンサＣ１からなる１ポールによる位相補償であるが、パラメータを増やした２ポール位相補償やフィードフォワード補償といった方法が提案されている。しかしながら、２ポール位相補償は、回路のばらつきに対して発振余裕度の低下が激しい等、公差設計上の難しさがある。また、フィードフォワード補償は、非反転増幅回路やボルテージフォロアでは使用できないという欠点がある。

また、回路構成を変更して、入力端子のうち反転入力端子のインピーダンスを下げ、電流帰還形の演算増幅回路とする方法が提案されている。この方法では、非常に高速な回路動作を実現できるものの、反転増幅回路のみの限定使用となってしまう。

さらに別の方法として、横型バイポーラトランジスタから高速の縦型バイポーラトランジスタやＭＯＳトランジスタへ、トランジスタ素子を変更する方法が提案されている。この方法は、上記のように適用回路に制限がなく、非常に良好な特性が得られる反面、製造工程が複雑となり、製造コストが増大してしまう。

そこで本発明は、差動増幅回路が形成されてなる半導体回路装置であって、回路の動作スピードと安定性を両立させることができると共に、適用回路に制限がなく、安価に製造することのできる半導体回路装置を提供することを目的としている。

請求項１に記載の発明は、差動増幅回路が形成されてなる半導体回路装置であって、前記差動増幅回路を構成するトランジスタが、バイポーラトランジスタであり、前記差動増幅回路における２つの入力トランジスタにバイアス電流を供給する電流供給トランジスタが、マルチコレクタのバイポーラトランジスタからなり、前記電流供給トランジスタの第１コレクタが、前記２つの入力トランジスタの各エミッタに共通接続され、前記第１コレクタと前記電流供給トランジスタの第２コレクタとの間で、寄生抵抗が形成され、前記第２コレクタと接地ラインの間で、バイアス点調整用のダイオードと基準電圧を発生する直流電源が、前記ダイオードのアノードが第２コレクタ側で前記直流電源の負極が接地ライン側となるように、順に直列接続されてなり、前記直流電源の基準電圧により、前記第２コレクタが、前記２つの入力トランジスタに入力が無い状態で、前記第１コレクタと同電位に設定されてなり、前記２つの入力トランジスタのいずれかに入力があると、前記第１コレクタの電位が前記第２コレクタの電位より下がり、前記寄生抵抗を介して第２コレクタ側から第１コレクタ側へ電流が流れるように構成されてなることを特徴としている。

上記半導体回路装置においては、第２コレクタと接地ラインの間でバイアス点調整用のダイオードと共に接続されている直流電源の基準電圧により、２つの入力トランジスタに入力が無い状態で、電流供給トランジスタの第２コレクタが１コレクタと同電位に設定されている。このため、上記半導体回路装置においては、電流供給トランジスタがシングルコレクタのバイポーラトランジスタからなり寄生抵抗を有しない従来の半導体回路装置と同様に、差動増幅回路のバイアス電流を設定することができる。従って、上記半導体回路装置は、バイアス電流に依存した差動増幅回路の安定性に係わる位相補償について、従来の半導体回路装置と同様の位相補償をすることができ、従来の半導体回路装置と同様の安定性を持たせることができる。

一方、上記半導体回路装置においては、電流供給トランジスタの第１コレクタと第２コレクタ間に、寄生抵抗が形成されている。また、第２コレクタは、第２コレクタと接地ラインの間でバイアス点調整用のダイオードと共に接続されている直流電源の基準電圧により、２つの入力トランジスタに入力が無い状態で、第１コレクタと同電位に設定されている。２つの入力トランジスタのいずれかに入力があると、上記半導体回路装置においては、第１コレクタの電位が第２コレクタの電位より下がり、前記寄生抵抗を介して第２コレクタ側から第１コレクタ側へ電流が流れる。従って、２つの入力トランジスタのいずれかに入力がある場合のみ、差動増幅回路のバランスがくずれて、バイアス電流が増量する。すなわち、２つの入力トランジスタのいずれかに入力がある場合のみ、バイアス電流が増量して、差動増幅回路の応答スピードが高められる。

上記半導体回路装置の差動増幅回路を構成するトランジスタは、高速のＭＯＳトランジスタではなく、任意のバイポーラトランジスタであってよい。また、高速の縦型バイポーラトランジスタである必要もなく、安価な横型バイポーラトランジスタであってよい。従って、上記半導体回路装置は、安価な半導体回路装置とすることができる。

また、上記半導体回路装置の差動増幅回路の基本的な回路構成は、電流供給トランジスタをマルチコレクタのバイポーラトランジスタとし、第１コレクタと第２コレクタとの間に寄生抵抗を形成する点、第２コレクタと接地ラインの間でバイアス点調整用のダイオードと基準電圧を発生する直流電源を順に直列接続する点を除いて、一般的な差動増幅回路の回路構成と同様である。従って、上記半導体回路装置における差動増幅回路の回路構成は、２ポール位相補償やフィードフォワード補償、あるいは電流帰還形のように特殊な回路構成をとるものではないため、当該差動増幅回路の適用回路に特に制限はない。

以上のようにして、上記半導体回路装置は、差動増幅回路が形成されてなる半導体回路装置であって、回路の動作スピードと安定性を両立させることができると共に、適用回路に制限がなく、安価に製造することのできる半導体回路装置とすることができる。

上記半導体回路装置は、例えば請求項２に記載のように、前記半導体回路装置が、演算増幅回路が形成されてなる半導体回路装置であって、前記差動増幅回路が、前記演算増幅回路の入力段であるように構成することができる。またこの場合には、例えば請求項３に記載のように、前記演算増幅回路が、出力段である電圧増幅回路を有してなり、前記電圧増幅回路を構成するトランジスタが、バイポーラトランジスタであるように構成することができる。

上記半導体回路装置における差動増幅回路は、接地ラインと２つの電源ラインを有する両電源差動増幅回路であってもよいが、請求項４に記載のように、前記差動増幅回路が、接地ラインと１つの電源ラインを有する片電源差動増幅回路である場合に好適である。

片電源差動増幅回路は、両電源差動増幅回路に較べて、回路構成が簡単で安価に製造できる反面、回路の動作スピードと安定性を両立させるための回路パラメータが少ない。従って、電流供給トランジスタの構成により回路の動作スピードと安定性を両立できる本発明の半導体回路装置は、上記したように回路パラメータが少なく回路の動作スピードと安定性の両立が困難な片電源差動増幅回路に特に好適である。

一般的に、上記半導体回路装置では、２つの入力トランジスタのいずれかに入力信号が入った状態において、２つの入力トランジスタに流れるバイアス電流の差は、数μＡと非常に小さくなる。このため、上記寄生抵抗の抵抗値は、１０ＭΩ程度の極めて大きな抵抗値が必要である。

このため、上記半導体回路装置は、例えば請求項５に記載のように、前記電流供給トランジスタが、横型ＰＮＰバイポーラトランジスタであり、前記寄生抵抗が、前記第１コレクタと第２コレクタをソースおよびドレインとして、ゲート接地された寄生ＰチャネルＭＯＳトランジスタにおける、前記ソースとドレイン間のインピーダンスであるように構成することが好ましい。

上記半導体回路装置においては、横型ＰＮＰバイポーラトランジスタである電流供給トランジスタの第１コレクタと第２コレクタが、通常のコレクタ動作を行うと共に、第１コレクタと第２コレクタの電位差が大きくなると、それぞれ、寄生ＰチャネルＭＯＳトランジスタのドレインおよびソースとして動作する。上記寄生ＰチャネルＭＯＳトランジスタのゲートは接地されているため、当該寄生ＰチャネルＭＯＳトランジスタはオン状態で使用されることになり、ソースとドレイン間のインピーダンスを上記寄生抵抗として利用することができる。

またこの場合には、請求項６に記載のように、前記横型ＰＮＰバイポーラトランジスタが、埋め込み酸化膜を有するＳＯＩ基板のＮ導電型のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて絶縁分離されてなり、前記絶縁分離トレンチが、側壁酸化膜を介して内部にポリシリコンが埋め込まれてなる絶縁分離トレンチであり、前記寄生ＰチャネルＭＯＳトランジスタのゲートが、前記絶縁分離トレンチの外側の前記ＳＯＩ層からなるフィールド領域であるように構成することが好ましい。

上記半導体回路装置における寄生ＰチャネルＭＯＳトランジスタのゲート酸化膜は、絶縁分離トレンチの側壁酸化膜となる。この側壁酸化膜の膜厚は非常に厚いため、寄生ＰチャネルＭＯＳトランジスタの閾値電圧は１０〜２０Ｖと非常に高くなり、当該寄生ＰチャネルＭＯＳトランジスタのオン抵抗は、数ＭΩのハイインピーダンスとなる。このように、絶縁分離トレンチの厚い側壁酸化膜を利用して、通常では製造困難な高抵抗値の寄生抵抗を作り出すことができ、入力トランジスタに入力信号が入った時の電流供給トランジスタのバイアス電流制御に好適に利用することができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、差動増幅回路が形成されてなる本発明の半導体回路装置の一例で、演算増幅器である半導体回路装置１００の内部構成を示す回路図である。尚、図１の半導体回路装置１００において、図３（ｂ）に示す半導体回路装置９０と同様の部分については、同じ符号を付した。また、図３（ａ）の演算増幅器（半導体回路装置）９０の代表的な利用形態を示す回路図は、図１の演算増幅器（半導体回路装置）１００にも同様に適用される。

図１に示す半導体回路装置１００の演算増幅回路も、図３（ｂ）に示す半導体回路装置９０の演算増幅回路と同様で、接地ラインＧＬと１つの電源ラインＤＬの間に挿入される片電源演算増幅回路である。図１の半導体回路装置１００の演算増幅回路は、入力段である差動増幅回路１００ａと出力段である電圧増幅回路９０ｂとから構成されている。

また、図１の半導体回路装置１００も、図３（ｂ）の半導体回路装置９０と同様に、全て、バイポーラトランジスタで構成されている。従って、差動増幅回路１００ａにおける２つの入力トランジスタＱ１，Ｑ２、および２つの入力トランジスタＱ１，Ｑ２にバイアス電流を供給する電流供給トランジスタＱ３ｐも、バイポーラトランジスタからなる。しかしながら、図１の半導体回路装置１００における電流供給トランジスタＱ３ｐは、図３（ｂ）の半導体回路装置９０における電流供給トランジスタＱ３に対して、以下の点で詳細構造が異なっている。

すなわち、図３（ｂ）の従来の半導体回路装置９０における電流供給トランジスタＱ３が、シングルコレクタのバイポーラトランジスタであるのに対し、図１の半導体回路装置１００における図中に破線で囲った電流供給トランジスタＱ３ｐは、マルチコレクタのバイポーラトランジスタからなる。電流供給トランジスＱ３ｐの複数個あるコレクタのうちの一つである第１コレクタｃ_１は、２つの入力トランジスタＱ１，Ｑ２の各エミッタに共通接続されている。一方、第１コレクタｃ_１と電流供給トランジスＱ３ｐの複数個あるコレクタのうちのもう一つの第２コレクタｃ_２との間で、寄生抵抗Ｒｐが形成されている。第２コレクタｃ_２は、２つの入力トランジスタＱ１，Ｑ２に入力が無い状態で、基準電圧Ｅ１とバイアス点調整ダイオードＤ１により、第１コレクタｃ_１と同電位に設定される。

尚、図３（ｂ）の半導体回路装置９０における差動増幅回路９０ａと同様に、図１の半導体回路装置１００の差動増幅回路１００ａにおいても、電流供給トランジスタＱ３ｐのエミッタが、抵抗Ｒ１を介して所定電圧の電源ラインＤＬに接続される。また、２つの入力トランジスタＱ１，Ｑ２の各コレクタは、それぞれ、トランジスタＱ４と抵抗Ｒ２およびトランジスタＱ５と抵抗Ｒ３を介して、接地ラインＧＬに接続されている。

また、図１の半導体回路装置１００における電圧増幅回路９０ｂは、図３（ｂ）の半導体回路装置９０における電圧増幅回路９０ｂと同じである。すなわち、半導体回路装置１００の電圧増幅回路９０ｂは、定電流駆動されるトランジスタＱ６とダーリントン接続されたトランジスタＱ７、Ｑ８とが、電源ラインＤＬと接地ラインＧＬとの間に直列に接続された回路構成となっている。また、トランジスタＱ８のコレクタとトランジスタＱ５のコレクタとの間には、位相補償用のコンデンサＣ１が接続されている。尚、製造コストを低減するため、電圧増幅回路９０ｂを構成するトランジスタも、差動増幅回路１００ａを構成するトランジスタと同様のバイポーラトランジスタとすることが好ましい。

図１に示す半導体回路装置１００においては、２つの入力トランジスタＱ１，Ｑ２に入力が無い状態で、図３（ｂ）に示す電流供給トランジスタＱ３がシングルコレクタのバイポーラトランジスタからなり寄生抵抗を有しない従来の半導体回路装置９０と同様に、差動増幅回路１００ａのバイアス電流Ｉｂを設定することができる。従って、図１の半導体回路装置１００は、バイアス電流Ｉｂに依存した差動増幅回路１００ａの安定性に係わる位相補償について、図３（ｂ）の従来の半導体回路装置９０と同様の位相補償をすることができ、従来の半導体回路装置９０と同様の安定性を持たせることができる。

一方、図１の半導体回路装置１００においては、電流供給トランジスタＱ３ｐの第１コレクタｃ１と第２コレクタｃ２間に、寄生抵抗Ｒｐが形成されている。また、第２コレクタｃ２は、２つの入力トランジスタＱ１，Ｑ２に入力が無い状態で、基準電圧Ｅ１とバイアス点調整ダイオードＤ１により第１コレクタｃ１と同電位に設定されている。従って、２つの入力トランジスタＱ１，Ｑ２のいずれかに入力がある場合のみ、差動増幅回路１００ａのバランスがくずれて、バイアス電流Ｉｂが増量する。すなわち、２つの入力トランジスタＱ１，Ｑ２のいずれかに入力がある場合のみ、バイアス電流Ｉｂが増量して、差動増幅回路１００ａの応答スピードが高められる。

図１の半導体回路装置１００の差動増幅回路１００ａを構成するトランジスタは、高速のＭＯＳトランジスタではなく、任意のバイポーラトランジスタであってよい。また、高速の縦型バイポーラトランジスタである必要もなく、図３（ｂ）の半導体回路装置９０と同様に、安価な横型バイポーラトランジスタであってもよい。従って、図１の半導体回路装置１００は、安価な半導体回路装置とすることができる。

また、図１に示す半導体回路装置１００の差動増幅回路１００ａの基本的な回路構成は、電流供給トランジスタＱ３ｐをマルチコレクタのバイポーラトランジスタとし、第１コレクタｃ_１と第２コレクタｃ_２との間に寄生抵抗Ｒｐを形成し、第２コレクタｃ_２の電位を設定する基準電圧Ｅ１とバイアス点調整ダイオードＤ１を追加する点を除いて、図３（ｂ）に示す一般的な差動増幅回路９０ａの回路構成と同様である。従って、図１の半導体回路装置１００における差動増幅回路１００ａの回路構成は、２ポール位相補償やフィードフォワード補償、あるいは電流帰還形のように特殊な回路構成をとるものではないため、図１に示す差動増幅回路１００ａの適用回路に特に制限はない。

以上のようにして、図１に示す半導体回路装置１００は、差動増幅回路１００ａが形成されてなる半導体回路装置であって、回路の動作スピードと安定性を両立させることができると共に、適用回路に制限がなく、安価に製造することのできる半導体回路装置となっている。

尚、図１の半導体回路装置１００は、演算増幅回路が形成された半導体回路装置であって、本発明の要部である上記構成の電流供給トランジスタＱ３ｐを有する差動増幅回路１００ａが、演算増幅回路の入力段として用いられている。しかしながら、本発明の半導体回路装置およびそこに形成される差動増幅回路は、演算増幅回路の入力段に限らず、ボルテージフォロア等の任意の差動増幅回路であってよく、従って、任意の差動増幅回路が形成されてなる半導体回路装置に適用することができる。

また、図１の半導体回路装置１００における差動増幅回路１００ａは、接地ラインＧＬと１つの電源ラインＤＬを有する片電源差動増幅回路である。上記した本発明の差動増幅回路が形成されてなる半導体回路装置は、接地ラインと２つの電源ラインを有する両電源差動増幅回路であってもよいが、特に、片電源差動増幅回路に好適である。

片電源差動増幅回路は、両電源差動増幅回路に較べて、回路構成が簡単で安価に製造できる反面、回路の動作スピードと安定性を両立させるための回路パラメータが少ない。従って、図１に示す電流供給トランジスタＱ３ｐの構成により回路の動作スピードと安定性を両立できる本発明の半導体回路装置１００は、上記したように回路パラメータが少なく回路の動作スピードと安定性の両立が困難な片電源差動増幅回路に特に適している。

次に、本発明の半導体回路装置に形成される差動増幅回路が片電源差動増幅回路である場合において、図１の半導体回路装置１００における電流供給トランジスタＱ３ｐの好適な実施形態について説明する。

図２は、上記電流供給トランジスタＱ３ｐの好適な実施形態で、図２（ａ）は、電流供給トランジスタＱ３ｐの模式的な上面図である。図２（ｂ）と図２（ｃ）は、それぞれ、図２（ａ）における一点鎖線Ａ−ＡとＢ−Ｂでの模式的な断面図である。

一般的に、図１の半導体回路装置１００では、２つの入力トランジスタＱ１，Ｑ２のいずれかに入力信号が入った状態において、２つの入力トランジスタＱ１，Ｑ２に流れるバイアス電流の差は、数μＡと非常に小さくなる。このため、電流供給トランジスタＱ３ｐにおける寄生抵抗Ｒｐの抵抗値は、１０ＭΩ程度の極めて大きな抵抗値が必要である。

図２（ａ）〜（ｃ）に示す電流供給トランジスタＱ３ｐは、埋め込み酸化膜１１を有するＳＯＩ（Silicon On Insulator）基板１０のＮ導電型のＳＯＩ層１２に形成され、埋め込み酸化膜１１に達する絶縁分離トレンチＴにより取り囲まれて絶縁分離された、横型ＰＮＰバイポーラトランジスタである。図２の電流供給トランジスタＱ３ｐでは、Ｎ導電型（Ｎ−）のＳＯＩ層１２がベース領域となっており、表層部に形成された高濃度Ｎ導電型（Ｎ＋）領域ｂがベースへのコンタクト領域となっている。また、電流供給トランジスタＱ３ｐでは、ＳＯＩ層１２の表層部に形成された高濃度Ｐ導電型（Ｐ＋）領域ｅがエミッタ領域となっており、別の２つの高濃度Ｐ導電型（Ｐ＋）領域ｃ_１，ｃ_２が図１の第１コレクタｃ_１と第２コレクタｃ_２に対応するコレクタ領域で、マルチコレクタのバイポーラトランジスタとなっている。図２（ａ）〜（ｃ）において、電流供給トランジスタＱ３ｐを取り囲む絶縁分離トレンチＴは、側壁酸化膜１３を介して内部にポリシリコン１４が埋め込まれてなる絶縁分離トレンチである。

図２の電流供給トランジスタＱ３ｐでは、図１に示す寄生抵抗Ｒｐが、次のように構成される。すなわち、図２の電流供給トランジスタＱ３ｐでは、第１コレクタｃ_１と第２コレクタｃ_２をソースｓおよびドレインｄとして、絶縁分離トレンチＴの外側のＳＯＩ層１２からなるフィールド領域Ｆをゲートｇとする、図２（ａ）に示した寄生ＰチャネルＭＯＳトランジスタＭｐが構成される。フィールド領域Ｆは通常接地（ＧＮＤ，０Ｖ）されるため、図２（ａ）に示す寄生ＰチャネルＭＯＳトランジスタＭｐは、ゲート接地された寄生ＰチャネルＭＯＳトランジスタとなる。このように、ゲートｇ（フィールド領域Ｆ）が接地された寄生ＰチャネルＭＯＳトランジスタＭｐは、オン状態で使用されることになり、第１コレクタｃ_１と第２コレクタｃ_２であるソースｓとドレインｄ間のインピーダンスを、図１に示す寄生抵抗Ｒｐとして利用することができる。

ここで、図２の電流供給トランジスタＱ３ｐを用いた図１の半導体回路装置１００について、その動作を詳細に説明する。

演算増幅器である図１の半導体回路装置１００では、入力信号がない場合の反転入力端子１と非反転入力端子２が同電位であることを利用して、基準電圧Ｅ１とバイアス点調整ダイオードＤ１により、第１コレクタｃ_１と第２コレクタｃ_２が同電位に設定される。そのため、入力信号がない場合の図１に太線矢印で示した差動増幅回路１００ａのバイアス電流Ｉｂは、寄生ＰチャネルＭＯＳトランジスタＭｐ（従って寄生抵抗Ｒｐ）が無い図３（ｂ）に示す半導体回路装置９０と同じバイアス電流Ｉｂに設定できる。

入力信号により反転入力端子１と非反転入力端子２に電位差が生じると、第１コレクタｃ_１の電位はバランス点から下がるので、第２コレクタｃ_２の電位が高くなり、第１コレクタｃ_１と第２コレクタｃ_２間の電圧と寄生ＰチャネルＭＯＳトランジスタＭｐのインピーダンス（寄生抵抗Ｒｐ）で決まる電流が、第１コレクタｃ_１側に流れ込み、入力信号がない場合のバイアス電流Ｉｂが増量される。この寄生ＰチャネルＭＯＳトランジスタＭｐのインピーダンス（寄生抵抗Ｒｐ）および基準電圧Ｅ１とバイアス点調整ダイオードＤ１によるバイアス電流Ｉｂの増量は、反転入力端子１と非反転入力端子２がバランスせず異なる電位にある場合のみ動作し、差動増幅回路１００ａの高速な動作が可能となる。一方、反転入力端子１と非反転入力端子２がバランスして同電位にある場合のバイアス電流は、寄生抵抗Ｒｐが無い図３（ｂ）に示す従来の半導体回路装置９０と同じバイアス電流Ｉｂであり、図１の半導体回路装置１００の安定性は損なわれない。

以上のように、図２の電流供給トランジスタＱ３ｐが形成された図１の半導体回路装置１００では、横型ＰＮＰバイポーラトランジスタである電流供給トランジスタＱ３ｐの第１コレクタｃ_１と第２コレクタｃ_２が、通常のコレクタ動作を行うと共に、寄生ＰチャネルＭＯＳトランジスタＭｐのドレインｄおよびソースｓとしても動作し、このソースｓとドレインｄ間のインピーダンスが寄生抵抗Ｒｐとして機能する。

図２（ａ）に示す寄生ＰチャネルＭＯＳトランジスタＭｐのゲート酸化膜は、絶縁分離トレンチＴの側壁酸化膜１３となる。この側壁酸化膜１３の膜厚は非常に厚いため、寄生ＰチャネルＭＯＳトランジスタＭｐの閾値電圧は１０〜２０Ｖと非常に高くなり、寄生ＰチャネルＭＯＳトランジスタＭｐのオン抵抗は、数ＭΩのハイインピーダンスとなる。このように、図２の電流供給トランジスタＱ３ｐによれば、絶縁分離トレンチＴの厚い側壁酸化膜１３を利用して、通常では製造困難な高抵抗値の寄生抵抗Ｒｐを作り出すことができ、入力トランジスタＱ１，Ｑ２に入力信号が入った時の電流供給トランジスタＱ３ｐのバイアス電流制御に好適に利用することができる。

以上のように、図２に示した電流供給トランジスタＱ３ｐに形成される寄生ＰチャネルＭＯＳトランジスタＭｐのソースｓとドレインｄ間のインピーダンスは、図１に示す半導体回路装置１００における寄生抵抗Ｒｐとして好適である。しかしながら、これに限らず、図１に示した本発明の半導体回路装置１００における電流供給トランジスタＱ３ｐの第１コレクタｃ_１と第２コレクタｃ_２間に形成される寄生抵抗Ｒｐは、高い抵抗値を有する任意の寄生抵抗であってよい。

差動増幅回路が形成されてなる本発明の半導体回路装置の一例で、演算増幅器である半導体回路装置１００の内部構成を示す回路図である。 図１の電流供給トランジスタＱ３ｐの好適な実施形態で、（ａ）は、電流供給トランジスタＱ３ｐの模式的な上面図である。（ｂ）と（ｃ）は、それぞれ、（ａ）における一点鎖線Ａ−ＡとＢ−Ｂでの模式的な断面図である。 差動増幅回路が形成されてなる従来の半導体回路装置の一例で、（ａ）は、差動増幅回路を内部に有する演算増幅器（半導体回路装置）９０の代表的な利用形態を示す回路図であり、（ｂ）は、（ａ）の半導体回路装置９０の内部構成を示す回路図である。

符号の説明

９０，１００ 半導体回路装置（演算増幅器）
９０ａ，１００ａ 差動増幅回路
９０ｂ 電圧増幅回路
１ 反転入力端子
２ 非反転入力端子
３ 出力端子
Ｑ１，Ｑ２ 入力トランジスタ
Ｑ３，Ｑ３ｐ 電流供給トランジスタ
ｃ_１ 第１コレクタ
ｃ_２ 第２コレクタ
Ｒｐ 寄生抵抗
Ｅ１ 基準電圧
Ｄ１ バイアス点調整ダイオード
ＧＬ 接地ライン
Ｃ１ 位相補償用のコンデンサ
１０ ＳＯＩ基板
１１ 埋め込み酸化膜
１２ ＳＯＩ層
Ｔ 絶縁分離トレンチ
１３ 側壁酸化膜
１４ ポリシリコン
Ｆ フィールド領域
Ｍｐ 寄生ＰチャネルＭＯＳトランジスタ
ｓ ソース
ｄ ドレイン
ｇ ゲート

Claims (6)

1. 差動増幅回路が形成されてなる半導体回路装置であって、
   前記差動増幅回路を構成するトランジスタが、バイポーラトランジスタであり、
   前記差動増幅回路における２つの入力トランジスタにバイアス電流を供給する電流供給トランジスタが、マルチコレクタのバイポーラトランジスタからなり、
   前記電流供給トランジスタの第１コレクタが、前記２つの入力トランジスタの各エミッタに共通接続され、
   前記第１コレクタと前記電流供給トランジスタの第２コレクタとの間で、寄生抵抗が形成され、
   前記第２コレクタと接地ラインの間で、バイアス点調整用のダイオードと基準電圧を発生する直流電源が、前記ダイオードのアノードが第２コレクタ側で前記直流電源の負極が接地ライン側となるように、順に直列接続されてなり、
   前記直流電源の基準電圧により、前記第２コレクタが、前記２つの入力トランジスタに入力が無い状態で、前記第１コレクタと同電位に設定されてなり、
   前記２つの入力トランジスタのいずれかに入力があると、前記第１コレクタの電位が前記第２コレクタの電位より下がり、前記寄生抵抗を介して第２コレクタ側から第１コレクタ側へ電流が流れるように構成されてなることを特徴とする半導体回路装置。
2. 前記半導体回路装置が、演算増幅回路が形成されてなる半導体回路装置であって、
   前記差動増幅回路が、前記演算増幅回路の入力段であることを特徴とする請求項１に記載の半導体回路装置。
3. 前記演算増幅回路が、出力段である電圧増幅回路を有してなり、
   前記電圧増幅回路を構成するトランジスタが、バイポーラトランジスタであることを特徴とする請求項２に記載の半導体回路装置。
4. 前記差動増幅回路が、片電源差動増幅回路であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体回路装置。
5. 前記電流供給トランジスタが、横型ＰＮＰバイポーラトランジスタであり、
   前記寄生抵抗が、前記第１コレクタと第２コレクタをソースおよびドレインとして、ゲート接地された寄生ＰチャネルＭＯＳトランジスタにおける、前記ソースとドレイン間のインピーダンスであることを特徴とする請求項４に記載の半導体回路装置。
6. 前記横型ＰＮＰバイポーラトランジスタが、埋め込み酸化膜を有するＳＯＩ基板のＮ導電型のＳＯＩ層に形成され、前記埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれて絶縁分離されてなり、
   前記絶縁分離トレンチが、側壁酸化膜を介して内部にポリシリコンが埋め込まれてなる絶縁分離トレンチであり、
   前記寄生ＰチャネルＭＯＳトランジスタのゲートが、前記絶縁分離トレンチの外側の前記ＳＯＩ層からなるフィールド領域であることを特徴とする請求項５に記載の半導体回路装置。

Images