JPH09181587A - 自由コレクタ端子を備えたバイポーラトランジスタ回路 - Google Patents
自由コレクタ端子を備えたバイポーラトランジスタ回路Info
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- JPH09181587A JPH09181587A JP8274362A JP27436296A JPH09181587A JP H09181587 A JPH09181587 A JP H09181587A JP 8274362 A JP8274362 A JP 8274362A JP 27436296 A JP27436296 A JP 27436296A JP H09181587 A JPH09181587 A JP H09181587A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
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Abstract
(57)【要約】
【課題】寄生バイポーラトランジスタによる電流利得の
損失を低減し、製造工程への依存度の小さい自由コレク
タ端子を持つバイポーラトランジスタ回路を提供する。 【解決手段】 各々のベース端子が互いに連結され、各
々のコレクタ端子に第１電源電圧が共通に印加されるよ
う連結された第１及び第２のバイポーラトランジスタ
と、前記第１及び第２のパイポーラトランジスタのエミ
ッタ端子電圧を入力電圧として受け、両入力電圧間の誤
差を検出し、これを増幅して出力するトランスコンダク
タと、前記トランスコンダクタから検出された前記両入
力電圧間の誤差電圧をゲート入力として受け入れるよう
に連結され、ドレインが前記第２のバイポーラトランジ
スタのエミッタと連結され、ソースが第２電源電圧が印
加されるよう連結され、ゲート電圧に対応するドレイン
電流を生成する第１のモストランジスタと、前記第１の
モストランジスタに対してミラー関係を持つように連結
され、前記第１のモストランジスタのドレイン電流に比
例する大きさのドレイン電流を生成する第２のモストラ
ンジスタとで構成する。
損失を低減し、製造工程への依存度の小さい自由コレク
タ端子を持つバイポーラトランジスタ回路を提供する。 【解決手段】 各々のベース端子が互いに連結され、各
々のコレクタ端子に第１電源電圧が共通に印加されるよ
う連結された第１及び第２のバイポーラトランジスタ
と、前記第１及び第２のパイポーラトランジスタのエミ
ッタ端子電圧を入力電圧として受け、両入力電圧間の誤
差を検出し、これを増幅して出力するトランスコンダク
タと、前記トランスコンダクタから検出された前記両入
力電圧間の誤差電圧をゲート入力として受け入れるよう
に連結され、ドレインが前記第２のバイポーラトランジ
スタのエミッタと連結され、ソースが第２電源電圧が印
加されるよう連結され、ゲート電圧に対応するドレイン
電流を生成する第１のモストランジスタと、前記第１の
モストランジスタに対してミラー関係を持つように連結
され、前記第１のモストランジスタのドレイン電流に比
例する大きさのドレイン電流を生成する第２のモストラ
ンジスタとで構成する。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタ回路に係り、より詳細に説明すると、Ｃモス（ＣＭ
ＯＳ：Complementary Metal−Oxide −Semiconductor)
工程により製造されるチップ上に集積化されて実現され
る自由コレクタ端子を備えたバイポーラトランジスタ回
路に関する。
スタ回路に係り、より詳細に説明すると、Ｃモス（ＣＭ
ＯＳ：Complementary Metal−Oxide −Semiconductor)
工程により製造されるチップ上に集積化されて実現され
る自由コレクタ端子を備えたバイポーラトランジスタ回
路に関する。
【０００２】
【従来の技術】以下、添付された図面を参照して従来の
技術によるバイポーラトランジスタ回路を説明する。
技術によるバイポーラトランジスタ回路を説明する。
【０００３】図５は従来の技術による垂直型バイポーラ
トランジスタの断面図であり、図６は図５に図示された
トランジスタの等価回路である。また、図７は従来の技
術による水平型バイポーラトランジスタの断面図であ
り、図８は図７に図示されたトランジスタの等価回路で
ある。
トランジスタの断面図であり、図６は図５に図示された
トランジスタの等価回路である。また、図７は従来の技
術による水平型バイポーラトランジスタの断面図であ
り、図８は図７に図示されたトランジスタの等価回路で
ある。
【０００４】まず、図５及び図６を参照して従来の垂直
型バイポーラトランジスタを説明する。図５に図示され
たように、従来の技術による垂直型バイポーラトランジ
スタは、ｎ基板53と、このｎ基板53の表面でその内部に
向かってｐ型不純物が注入されて形成されたｐウェル52
と、このｐウェル52の表面でその内部に向かって高濃度
のｎ型不純物が注入されて形成されたｎ+ 領域51とから
なる。
型バイポーラトランジスタを説明する。図５に図示され
たように、従来の技術による垂直型バイポーラトランジ
スタは、ｎ基板53と、このｎ基板53の表面でその内部に
向かってｐ型不純物が注入されて形成されたｐウェル52
と、このｐウェル52の表面でその内部に向かって高濃度
のｎ型不純物が注入されて形成されたｎ+ 領域51とから
なる。
【０００５】また、ｎ基板53の表面には電源電圧（ＶＤ
Ｄ）が印加され、ｐウェル52の表面にはベース電極
（Ｂ）が形成され、前記ｎ+ 領域51の表面にはエミッタ
電極（Ｅ）が形成される。
Ｄ）が印加され、ｐウェル52の表面にはベース電極
（Ｂ）が形成され、前記ｎ+ 領域51の表面にはエミッタ
電極（Ｅ）が形成される。
【０００６】このように、バイポーラトランジスタの断
面構造はｎ型、ｐ型、ｎ型が順に積み重なった構造であ
るため垂直型バイポーラトランジスタと呼ばれている。
面構造はｎ型、ｐ型、ｎ型が順に積み重なった構造であ
るため垂直型バイポーラトランジスタと呼ばれている。
【０００７】図６に示す記号は図５に断面で図示された
トランジスタの等価的な表現（等価回路）である。一般
的に、Ｃモス工程では素子間の分離のため接合分離が利
用され、基板は電源電圧の一方と接続される。
トランジスタの等価的な表現（等価回路）である。一般
的に、Ｃモス工程では素子間の分離のため接合分離が利
用され、基板は電源電圧の一方と接続される。
【０００８】これにより、前記構造のバイポーラトラン
ジスタではコレクタ端子が基板にいつも縛られており、
通常的なトランジスタの形成時に、コレクタ端子に電源
電圧が固定される場合が多いのでコレクタ端子の利用が
極めて制限を受ける。
ジスタではコレクタ端子が基板にいつも縛られており、
通常的なトランジスタの形成時に、コレクタ端子に電源
電圧が固定される場合が多いのでコレクタ端子の利用が
極めて制限を受ける。
【０００９】前記のようなコレクタ端子の利用が制限さ
れる問題点を克服するためにコレクタ端子を基板から開
放した自由コレクタ端子を提供する水平型バイポーラト
ランジスタが図７及び図８に図示されている。
れる問題点を克服するためにコレクタ端子を基板から開
放した自由コレクタ端子を提供する水平型バイポーラト
ランジスタが図７及び図８に図示されている。
【００１０】このような水平型バイポーラトランジスタ
の自由コレクタ端子に関する詳細はビトーズ(E.A.Vitto
z)によって“The Design of High Performance Analog
circuits on Digital CMOS chips”(IEEE JSSC, Vol.sc
-20, No. 3, June 1985.)に開示されたことがある。
の自由コレクタ端子に関する詳細はビトーズ(E.A.Vitto
z)によって“The Design of High Performance Analog
circuits on Digital CMOS chips”(IEEE JSSC, Vol.sc
-20, No. 3, June 1985.)に開示されたことがある。
【００１１】次に図７及び図８を参照して従来の技術に
よる水平型バイポーラトランジスタを説明する。図７に
図示されたように、従来の技術による水平型バイポーラ
トランジスタは、ｎ基板73と、このｎ基板73の表面から
内部へｐ型不純物が注入されて形成されたｐウェル72
と、このｐウェル72の表面から内部へ高濃度のｎ型不純
物が注入されて形成された二つのｎ+ 領域71とからな
る。
よる水平型バイポーラトランジスタを説明する。図７に
図示されたように、従来の技術による水平型バイポーラ
トランジスタは、ｎ基板73と、このｎ基板73の表面から
内部へｐ型不純物が注入されて形成されたｐウェル72
と、このｐウェル72の表面から内部へ高濃度のｎ型不純
物が注入されて形成された二つのｎ+ 領域71とからな
る。
【００１２】ｎ基板73には電源電圧（ＶＤＤ）が印加さ
れるように連結され、ｐウェル72にはベース端子（Ｂ）
とモス構造のゲート端子（Ｇ）が形成され、両ｎ+ 領域
71にはエミッタ端子とコレクタ端子とがそれぞれ形成さ
れる。
れるように連結され、ｐウェル72にはベース端子（Ｂ）
とモス構造のゲート端子（Ｇ）が形成され、両ｎ+ 領域
71にはエミッタ端子とコレクタ端子とがそれぞれ形成さ
れる。
【００１３】このようにして、モストランジスタのソー
ス端子をエミッタ端子（Ｅ）に、ドレイン端子をコレク
タ端子（Ｃ）に、ウェルをベース端子（Ｂ）にして水平
型バイポーラトランジスタが形成されていることがわか
る。ゲート端子（Ｇ）はチャンネルストップを調節する
端子として使用され、ｎ基板73に印加される電源電圧
（ＶＤＤ）は素子分離のためのものである。
ス端子をエミッタ端子（Ｅ）に、ドレイン端子をコレク
タ端子（Ｃ）に、ウェルをベース端子（Ｂ）にして水平
型バイポーラトランジスタが形成されていることがわか
る。ゲート端子（Ｇ）はチャンネルストップを調節する
端子として使用され、ｎ基板73に印加される電源電圧
（ＶＤＤ）は素子分離のためのものである。
【００１４】図８に示す記号は図７に断面で図示された
トランジスタの等価回路である。ところが、前記水平型
バイポーラトランジスタではソース−ウェル−ドレイン
の水平に形成される本来のバイポーラトランジスタ他
に、ソース−ウェル−基板とからなる垂直型バイポーラ
トランジスタが寄生的に共存する。
トランジスタの等価回路である。ところが、前記水平型
バイポーラトランジスタではソース−ウェル−ドレイン
の水平に形成される本来のバイポーラトランジスタ他
に、ソース−ウェル−基板とからなる垂直型バイポーラ
トランジスタが寄生的に共存する。
【００１５】これにより、コレクタ電流は元の水平型バ
イポーラトランジスタと寄生の垂直型バイポーラトラン
ジスタとに２分されて流れ、寄生トランジスタに流れる
電流の量は製造工程に依存する。
イポーラトランジスタと寄生の垂直型バイポーラトラン
ジスタとに２分されて流れ、寄生トランジスタに流れる
電流の量は製造工程に依存する。
【００１６】
【発明が解決しようとする課題】結局、前記水平型バイ
ポーラトランジスタではコレクタ電流の予測が難しいだ
けでなく、垂直型バイポーラトランジスタの寄生による
電流利得の損失が大きい。さらに、このような寄生電流
は製造工程への依存度が大きく、実際利用時に寄生電流
を減少させるためには付加的な回路を必要とする。
ポーラトランジスタではコレクタ電流の予測が難しいだ
けでなく、垂直型バイポーラトランジスタの寄生による
電流利得の損失が大きい。さらに、このような寄生電流
は製造工程への依存度が大きく、実際利用時に寄生電流
を減少させるためには付加的な回路を必要とする。
【００１７】本発明は前述のような従来の技術的な問題
点を解決するためのもので、所定の回路を付加して自由
コレクタ端子を持つバイポーラトランジスタ回路を提供
することを目的とする。
点を解決するためのもので、所定の回路を付加して自由
コレクタ端子を持つバイポーラトランジスタ回路を提供
することを目的とする。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、各々のベース端子が互いに連結され、各
々のコレクタ端子に第１電源電圧が共通に印加されるよ
うに連結された第１及び第２のバイポーラトランジスタ
と、前記第１及び第２のバイポーラトランジスタのエミ
ッタ端子電圧を入力電圧として受け、両入力電圧間の誤
差を検出し、これを増幅して出力するトランスコンダク
タと、前記トランスコンダクタから検出された前記両入
力電圧間の誤差電圧をゲート入力として受け入れるよう
に連結され、ドレインが前記第２のバイポーラトランジ
スタのエミッタに連結され、ソースが第２電源電圧が印
加されるよう連結され、ゲート電圧に対応するドレイン
電流を生成する第１のモストランジスタと、前記第１の
モストランジスタに対してミラー関係を持つように連結
され、前記第１のモストランジスタのドレイン電流に比
例する大きさのドレイン電流を生成する第２のモストラ
ンジスタを含めた構成とする。
め、本発明は、各々のベース端子が互いに連結され、各
々のコレクタ端子に第１電源電圧が共通に印加されるよ
うに連結された第１及び第２のバイポーラトランジスタ
と、前記第１及び第２のバイポーラトランジスタのエミ
ッタ端子電圧を入力電圧として受け、両入力電圧間の誤
差を検出し、これを増幅して出力するトランスコンダク
タと、前記トランスコンダクタから検出された前記両入
力電圧間の誤差電圧をゲート入力として受け入れるよう
に連結され、ドレインが前記第２のバイポーラトランジ
スタのエミッタに連結され、ソースが第２電源電圧が印
加されるよう連結され、ゲート電圧に対応するドレイン
電流を生成する第１のモストランジスタと、前記第１の
モストランジスタに対してミラー関係を持つように連結
され、前記第１のモストランジスタのドレイン電流に比
例する大きさのドレイン電流を生成する第２のモストラ
ンジスタを含めた構成とする。
【００１９】本発明の構成で、第１及び第２のバイポー
ラトランジスタの共通ベース端子は全体トランジスタ回
路のベース端子となり、第１のバイポーラトランジスタ
のエミッタ端子は全体トランジスタ回路のエミッタ端子
となり、第２モストランジスタのドレイン端子は全体ト
ランジスタ回路のコレクタ端子となる。
ラトランジスタの共通ベース端子は全体トランジスタ回
路のベース端子となり、第１のバイポーラトランジスタ
のエミッタ端子は全体トランジスタ回路のエミッタ端子
となり、第２モストランジスタのドレイン端子は全体ト
ランジスタ回路のコレクタ端子となる。
【００２０】また前記トランスコンダクタ、第１のモス
トランジスタ及び第２のバイポーラトランジスタはネガ
ティブフィードバックループを形成し、フィードバック
ループの利得が充分に増加すると、トランスコンダクタ
の２つの入力電圧間の誤差電圧が０に接近する。
トランジスタ及び第２のバイポーラトランジスタはネガ
ティブフィードバックループを形成し、フィードバック
ループの利得が充分に増加すると、トランスコンダクタ
の２つの入力電圧間の誤差電圧が０に接近する。
【００２１】前記フィードバックループの利得は２つの
バイポーラトランジスタのバイアス電流、トランスコン
ダクタの利得及び第１のモストランジスタのＷ／Ｌ
（Ｗ：チャンネル幅、Ｌ：チャンネルの長さ）により決
定される。
バイポーラトランジスタのバイアス電流、トランスコン
ダクタの利得及び第１のモストランジスタのＷ／Ｌ
（Ｗ：チャンネル幅、Ｌ：チャンネルの長さ）により決
定される。
【００２２】
【発明の実施の形態】以下、添付された図面を参照して
本発明の好ましい実施の形態を説明する。図１は本発明
の実施の形態による自由コレクタ端子を備えているバイ
ポーラトランジスタ回路の詳細回路図であり、図２は図
１に図示された回路の等価回路である。また図３は図１
に図示された回路中のトランスコンダクタの詳細回路図
である。図４は本発明による回路と従来技術による回路
の電気的特性を比較したグラフである。
本発明の好ましい実施の形態を説明する。図１は本発明
の実施の形態による自由コレクタ端子を備えているバイ
ポーラトランジスタ回路の詳細回路図であり、図２は図
１に図示された回路の等価回路である。また図３は図１
に図示された回路中のトランスコンダクタの詳細回路図
である。図４は本発明による回路と従来技術による回路
の電気的特性を比較したグラフである。
【００２３】まず、図１を参照して本発明の実施の形態
による自由コレクタ端子を備えているバイポーラトラン
ジスタ回路の構成を説明する。図１に図示されたよう
に、本発明の実施の形態による自由コレクタ端子を備え
ているバイポーラトランジスタ回路は、各々のコレクタ
端子に第１電源電圧（ＶＤＤ）が共通に印加されるよう
に連結され、各々のベース端子が互いに連結されたバイ
ポーラトランジスタ（Ｑ１，Ｑ２）と、各バイポーラト
ランジスタ（Ｑ１，Ｑ２）のエミッタ端子が２つの入力
端子に印加されるよう連結されたトランスコンダクタ１
と、ゲート端子にトランスコンダクタ１の出力端子が連
結され、ドレイン端子にバイポーラトランジスタ（Ｑ
２）のエミッタ端子が連結され、ソース端子に第２電源
電圧（ＶＳＳ）が印加されるように連結されたモストラ
ンジスタ（Ｍ５）と、ゲート端子がモストランジスタ
（Ｍ５）のゲート端子に連結され、ソース端子に第２電
源電圧（ＶＳＳ）が印加されるように連結されたモスト
ランジスタ（Ｍ６）とからなる。
による自由コレクタ端子を備えているバイポーラトラン
ジスタ回路の構成を説明する。図１に図示されたよう
に、本発明の実施の形態による自由コレクタ端子を備え
ているバイポーラトランジスタ回路は、各々のコレクタ
端子に第１電源電圧（ＶＤＤ）が共通に印加されるよう
に連結され、各々のベース端子が互いに連結されたバイ
ポーラトランジスタ（Ｑ１，Ｑ２）と、各バイポーラト
ランジスタ（Ｑ１，Ｑ２）のエミッタ端子が２つの入力
端子に印加されるよう連結されたトランスコンダクタ１
と、ゲート端子にトランスコンダクタ１の出力端子が連
結され、ドレイン端子にバイポーラトランジスタ（Ｑ
２）のエミッタ端子が連結され、ソース端子に第２電源
電圧（ＶＳＳ）が印加されるように連結されたモストラ
ンジスタ（Ｍ５）と、ゲート端子がモストランジスタ
（Ｍ５）のゲート端子に連結され、ソース端子に第２電
源電圧（ＶＳＳ）が印加されるように連結されたモスト
ランジスタ（Ｍ６）とからなる。
【００２４】このバイポーラトランジスタ回路では、２
つのバイポーラトランジスタ（Ｑ１，Ｑ２）には垂直型
ｎｐｎ型トランジスタが使用され、２つのモストランジ
スタ（Ｍ５，Ｍ６）にはｎチャネル型モストランジスタ
が使用されるが、本発明の技術的範囲はこれに限定され
ず、この回路は本発明の技術分野で通常の知識を持った
者により二重性を持つように置換できる。
つのバイポーラトランジスタ（Ｑ１，Ｑ２）には垂直型
ｎｐｎ型トランジスタが使用され、２つのモストランジ
スタ（Ｍ５，Ｍ６）にはｎチャネル型モストランジスタ
が使用されるが、本発明の技術的範囲はこれに限定され
ず、この回路は本発明の技術分野で通常の知識を持った
者により二重性を持つように置換できる。
【００２５】また、このバイポーラトランジスタ回路の
等価的な回路記号（等価回路）が図２に図示されてお
り、図２のベース端子（Ｂ）は図１の２つのバイポーラ
トランジスタの共通ベース端子（Ｂ）であり、図２のエ
ミッタ端子（Ｅ）は図１のバイポーラトランジスタ（Ｑ
１）のエミッタ端子（Ｅ）であり、図２のコレクタ端子
（Ｃ）は図１のモストランジスタ（Ｍ６）のドレイン端
子である。
等価的な回路記号（等価回路）が図２に図示されてお
り、図２のベース端子（Ｂ）は図１の２つのバイポーラ
トランジスタの共通ベース端子（Ｂ）であり、図２のエ
ミッタ端子（Ｅ）は図１のバイポーラトランジスタ（Ｑ
１）のエミッタ端子（Ｅ）であり、図２のコレクタ端子
（Ｃ）は図１のモストランジスタ（Ｍ６）のドレイン端
子である。
【００２６】次に前記構成を参照して本発明の実施の形
態による自由コレクタ端子を備えているバイポーラトラ
ンジスタ回路の動作を説明する。
態による自由コレクタ端子を備えているバイポーラトラ
ンジスタ回路の動作を説明する。
【００２７】２つのバイポーラトランジスタ（Ｑ１，Ｑ
２）は共通ベース端子（Ｂ）に供給される電流に対応し
て通常のトランジスタ動作を遂行し、２つのバイポーラ
トランジスタ（Ｑ１，Ｑ２）のエミッタ端子の電圧はト
ランスコンダクタ１の２つの入力端子に印加される。
２）は共通ベース端子（Ｂ）に供給される電流に対応し
て通常のトランジスタ動作を遂行し、２つのバイポーラ
トランジスタ（Ｑ１，Ｑ２）のエミッタ端子の電圧はト
ランスコンダクタ１の２つの入力端子に印加される。
【００２８】トランスコンダクタ１では２つの入力電圧
間の誤差電圧が検出された後、電流に変換されて出力さ
れ、自身の出力抵抗により電圧値に変換されることによ
り結果的に増幅された誤差電圧がモストランジスタ（Ｍ
５）のゲート端子に現われる。
間の誤差電圧が検出された後、電流に変換されて出力さ
れ、自身の出力抵抗により電圧値に変換されることによ
り結果的に増幅された誤差電圧がモストランジスタ（Ｍ
５）のゲート端子に現われる。
【００２９】誤差電圧はモストランジスタ（Ｍ５）のゲ
ート端子に印加されてモストランジスタ（Ｍ５）を動作
させる。２つのモストランジスタ（Ｍ５，Ｍ６）のドレ
イン電流は増幅された誤差電圧により可変される。これ
によりモストランジスタ（Ｍ５）のドレイン端子電流は
バイポーラトランジスタ（Ｑ２）のエミッタ電圧にも影
響を及ぼす。
ート端子に印加されてモストランジスタ（Ｍ５）を動作
させる。２つのモストランジスタ（Ｍ５，Ｍ６）のドレ
イン電流は増幅された誤差電圧により可変される。これ
によりモストランジスタ（Ｍ５）のドレイン端子電流は
バイポーラトランジスタ（Ｑ２）のエミッタ電圧にも影
響を及ぼす。
【００３０】基本的に、本発明の実施の形態による自由
コレクタ端子を備えているバイポーラトランジスタ回路
の動作は、トランスコンダクタ１−モストランジスタ
（Ｍ５）−バイポーラトランジスタ（Ｑ２）から構成さ
れるネガティブフィードバックループによりなってい
る。
コレクタ端子を備えているバイポーラトランジスタ回路
の動作は、トランスコンダクタ１−モストランジスタ
（Ｍ５）−バイポーラトランジスタ（Ｑ２）から構成さ
れるネガティブフィードバックループによりなってい
る。
【００３１】前記フィードバックループの利得が充分に
大きい場合、トランスコンダクタ１の２つの入力端子は
フィードバックループにより殆ど同一な電圧を持つよう
になり、これは２つのバイポーラトランジスタ（Ｑ１，
Ｑ２）のエミッタ端子電圧が殆ど同一であることを意味
する。
大きい場合、トランスコンダクタ１の２つの入力端子は
フィードバックループにより殆ど同一な電圧を持つよう
になり、これは２つのバイポーラトランジスタ（Ｑ１，
Ｑ２）のエミッタ端子電圧が殆ど同一であることを意味
する。
【００３２】従って、バイポーラトランジスタ（Ｑ２）
はバイポーラトランジスタ（Ｑ１）と同一なコレクタ、
ベース、エミッタ電圧を持つようになり、バイポーラト
ランジスタ（Ｑ１）のエミッタ端子電流と殆ど同じ量が
バイポーラトランジスタ（Ｑ２）のエミッタ端子に流れ
るようになる。
はバイポーラトランジスタ（Ｑ１）と同一なコレクタ、
ベース、エミッタ電圧を持つようになり、バイポーラト
ランジスタ（Ｑ１）のエミッタ端子電流と殆ど同じ量が
バイポーラトランジスタ（Ｑ２）のエミッタ端子に流れ
るようになる。
【００３３】また、この電流は損失なくモストランジス
タ（Ｍ５）のドレイン端子を通じてソース端子に流れ、
ミラー関係によりモストランジスタ（Ｍ６）のドレイン
端子電流として現われる。
タ（Ｍ５）のドレイン端子を通じてソース端子に流れ、
ミラー関係によりモストランジスタ（Ｍ６）のドレイン
端子電流として現われる。
【００３４】このように、図１の回路は全体的に通常の
バイポーラトランジスタと同様に動作し、２つのモスト
ランジスタ（Ｍ５，Ｍ６）の大きさが同一でチャンネル
長変調(Channel length modulation）効果を無視する
と、全体バイポーラトランジスタ回路のエミッタ端子
（Ｅ）電流がコレクタ端子（Ｃ）にそのまま現れ、全体
バイポーラトランジスタ回路の電流利得(HFE）は下記の
数式で表現できる。 ここで、ＩEV，ＩBV及び HFEV は垂直型の２つのバイポ
ーラトランジスタ（Ｑ１，Ｑ２）各々のエミッタ端子電
流、ベース端子電流及び電流利得である。
バイポーラトランジスタと同様に動作し、２つのモスト
ランジスタ（Ｍ５，Ｍ６）の大きさが同一でチャンネル
長変調(Channel length modulation）効果を無視する
と、全体バイポーラトランジスタ回路のエミッタ端子
（Ｅ）電流がコレクタ端子（Ｃ）にそのまま現れ、全体
バイポーラトランジスタ回路の電流利得(HFE）は下記の
数式で表現できる。 ここで、ＩEV，ＩBV及び HFEV は垂直型の２つのバイポ
ーラトランジスタ（Ｑ１，Ｑ２）各々のエミッタ端子電
流、ベース端子電流及び電流利得である。
【００３５】なお、前述の自由コレクタ端子を備えてい
るバイポーラトランジスタ回路で、出力インピーダンス
を増加させるための２つのＮチャネル型モストランジス
タ（Ｍ５，Ｍ６）に更にＮチャネル型モストランジスタ
を追加して周知のカスコード形態で代替させることも出
来る。
るバイポーラトランジスタ回路で、出力インピーダンス
を増加させるための２つのＮチャネル型モストランジス
タ（Ｍ５，Ｍ６）に更にＮチャネル型モストランジスタ
を追加して周知のカスコード形態で代替させることも出
来る。
【００３６】図３にはトランスコンダクタ１の詳細を回
路が図示されており、つぎにトランスコンダクタに関し
て説明する。
路が図示されており、つぎにトランスコンダクタに関し
て説明する。
【００３７】図３に図示されたように、トランスコンダ
クタ１は、各々ソース端子に直列連結された電源電圧
（ＶＤＤ）及び電流源（Ｉｓｓ）が印加され、各々のゲ
ート端子に入力電圧Ｖｉ（＋）、Ｖｉ（−）が印加され
た２つのＰモストランジスタ（Ｍ１，Ｍ２）と、ドレイ
ン端子がＰモストランジスタ（Ｍ１）のドレイン端子に
連結され、ゲート端子とドレン端子とが互いに連結さ
れ、ソース端子に電源電圧（ＶＳＳ）が印加されるよう
に連結されたＮモストランジスタ（Ｍ３）と、ドレイン
端子がＰモストランジスタ（Ｍ２）のドレイン端子に連
結され、ゲート端子がＮモストランジスタ（Ｍ３）のゲ
ート端子に連結され、ソース端子に電源電圧（ＶＳＳ）
が印加されるように連結されたＮモストランジスタ（Ｍ
４）とからなる。
クタ１は、各々ソース端子に直列連結された電源電圧
（ＶＤＤ）及び電流源（Ｉｓｓ）が印加され、各々のゲ
ート端子に入力電圧Ｖｉ（＋）、Ｖｉ（−）が印加され
た２つのＰモストランジスタ（Ｍ１，Ｍ２）と、ドレイ
ン端子がＰモストランジスタ（Ｍ１）のドレイン端子に
連結され、ゲート端子とドレン端子とが互いに連結さ
れ、ソース端子に電源電圧（ＶＳＳ）が印加されるよう
に連結されたＮモストランジスタ（Ｍ３）と、ドレイン
端子がＰモストランジスタ（Ｍ２）のドレイン端子に連
結され、ゲート端子がＮモストランジスタ（Ｍ３）のゲ
ート端子に連結され、ソース端子に電源電圧（ＶＳＳ）
が印加されるように連結されたＮモストランジスタ（Ｍ
４）とからなる。
【００３８】前述のトランスコンダクタ回路で、Ｐモス
トランジスタ（Ｍ２）とＮモストランジスタ（Ｍ４）と
の接点から出力電流（Ｉout ）が得られる。図３に図示
されたトランスコンダクタ回路は広く利用されているも
ので、２つのＰモストランジスタ（Ｍ１，Ｍ２）は差動
対を構成し、２つのＮモストランジスタ（Ｍ３，Ｍ４）
は能動負荷を形成する。
トランジスタ（Ｍ２）とＮモストランジスタ（Ｍ４）と
の接点から出力電流（Ｉout ）が得られる。図３に図示
されたトランスコンダクタ回路は広く利用されているも
ので、２つのＰモストランジスタ（Ｍ１，Ｍ２）は差動
対を構成し、２つのＮモストランジスタ（Ｍ３，Ｍ４）
は能動負荷を形成する。
【００３９】より詳細に説明すると、２つのＰモストラ
ンジスタ（Ｍ１，Ｍ２）はゲート端子の電圧に対応する
電流を各々のドレイン端子に発生させ、Ｎモストランジ
スタ（Ｍ３）のドレイン端子電流はＰモストランジスタ
（Ｍ１）のドレイン端子電流と同一な値となる。
ンジスタ（Ｍ１，Ｍ２）はゲート端子の電圧に対応する
電流を各々のドレイン端子に発生させ、Ｎモストランジ
スタ（Ｍ３）のドレイン端子電流はＰモストランジスタ
（Ｍ１）のドレイン端子電流と同一な値となる。
【００４０】また、２つのＮモストランジスタ（Ｍ３，
Ｍ４）のミラー関係によりＮモストランジスタ（Ｍ３）
のドレイン端子電流はＮモストランジスタ（Ｍ４）のド
レイン端子に現われる。
Ｍ４）のミラー関係によりＮモストランジスタ（Ｍ３）
のドレイン端子電流はＮモストランジスタ（Ｍ４）のド
レイン端子に現われる。
【００４１】これにより、Ｎモストランジスタ（Ｍ４）
のドレイン端子に現われるＰモストランジスタ（Ｍ１）
のドレイン端子電流とＰモストランジスタ（Ｍ２）のド
レイン端子電流間の差の値が出力電流（Ｉout ）として
提供される。
のドレイン端子に現われるＰモストランジスタ（Ｍ１）
のドレイン端子電流とＰモストランジスタ（Ｍ２）のド
レイン端子電流間の差の値が出力電流（Ｉout ）として
提供される。
【００４２】この出力電流は２つのモストランジスタ
（Ｍ２，Ｍ５）の出力抵抗により電圧値に変換され、変
換された電圧値は図１の回路のＮモストランジスタ（Ｍ
５）のゲート端子に印加される。
（Ｍ２，Ｍ５）の出力抵抗により電圧値に変換され、変
換された電圧値は図１の回路のＮモストランジスタ（Ｍ
５）のゲート端子に印加される。
【００４３】図３のようなトランスコンダクタ回路を図
１に適用する場合、図１に図示された回路でのネガティ
ブフィードバックループの利得は次の数式で表現でき
る。 ここで、ｇmjは各々モストランジスタ（Ｍj、ｊ＝１、
５）またはバイポーラトランジスタ（Ｑ２）のセルフト
ランスコンダクタンスを表わし、ｇojは各々モストラン
ジスタ（Ｍj 、ｊ＝２、４）の出力トランスコンダクタ
ンスを表わす。
１に適用する場合、図１に図示された回路でのネガティ
ブフィードバックループの利得は次の数式で表現でき
る。 ここで、ｇmjは各々モストランジスタ（Ｍj、ｊ＝１、
５）またはバイポーラトランジスタ（Ｑ２）のセルフト
ランスコンダクタンスを表わし、ｇojは各々モストラン
ジスタ（Ｍj 、ｊ＝２、４）の出力トランスコンダクタ
ンスを表わす。
【００４４】ループ利得は２つのバイポーラトランジス
タのバイアス電流とモストランジスタ（Ｍj 、ｊ＝１、
２、４、５）のＷ／Ｌとを調節することにより増加する
ことができる。
タのバイアス電流とモストランジスタ（Ｍj 、ｊ＝１、
２、４、５）のＷ／Ｌとを調節することにより増加する
ことができる。
【００４５】図４は従来の技術による垂直型バイポーラ
トランジスタ（ＶＰＮＰ）と本発明の実施の形態による
自由コレクタ端子を備えているバイポーラトランジスタ
回路との代表的な電気的特性を比較したものである。図
４に図示されたグラフはスパイスシミュレーションによ
り２種類のトランジスタに対してベース−エミッタ両端
電圧を可変しながらコレクタ電流とベース電流とを測定
したものである。
トランジスタ（ＶＰＮＰ）と本発明の実施の形態による
自由コレクタ端子を備えているバイポーラトランジスタ
回路との代表的な電気的特性を比較したものである。図
４に図示されたグラフはスパイスシミュレーションによ
り２種類のトランジスタに対してベース−エミッタ両端
電圧を可変しながらコレクタ電流とベース電流とを測定
したものである。
【００４６】図４を参照にすると、本発明の回路のコレ
クタ電流が１nA〜 100μA 範囲で殆ど直線で現われ、５
周期以上で指数関数的な特性をもっていることがわか
る。
クタ電流が１nA〜 100μA 範囲で殆ど直線で現われ、５
周期以上で指数関数的な特性をもっていることがわか
る。
【００４７】
【発明の効果】以上説明したように本発明では、Ｃモス
工程を経て作製されるチップにバイポーラトランジスタ
を作製するに際し、付加的な回路の大きな負担がない。
また、寄生的な垂直型バイポーラトランジスタが存在す
る問題が解決できるという利点がある。
工程を経て作製されるチップにバイポーラトランジスタ
を作製するに際し、付加的な回路の大きな負担がない。
また、寄生的な垂直型バイポーラトランジスタが存在す
る問題が解決できるという利点がある。
【図１】本発明の実施の形態による自由コレクタ端子を
備えてたバイポーラトランジスタ回路の詳細回路図。
備えてたバイポーラトランジスタ回路の詳細回路図。
【図２】図１に図示された回路の等価回路。
【図３】図１に図示された回路中のトランスコンダクタ
の詳細回路図。
の詳細回路図。
【図４】本発明による回路と従来技術による回路との電
気的特性を比較したグラフ。
気的特性を比較したグラフ。
【図５】従来の技術による垂直型バイポーラトランジス
タの断面図。
タの断面図。
【図６】図５に図示されたトランジスタの等価回路。
【図７】従来の技術による水平型バイポーラトランジス
タの断面図。
タの断面図。
【図８】図７に図示されたトランジスタの等価回路。
Ｑ１，Ｑ２ バイポーラトランジスタ Ｍ１，Ｍ２ Ｐチャネル型モストランジスタ Ｍ３，Ｍ４，Ｍ５，Ｍ６ Ｎチャネル型モストランジ
スタ Ｂ 共通ベース端子 Ｃ コレクタ端子 Ｅ エミッタ端子 １ トランスコンダクタ
スタ Ｂ 共通ベース端子 Ｃ コレクタ端子 Ｅ エミッタ端子 １ トランスコンダクタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】この出力電流は２つのモストランジスタ
（Ｍ２，Ｍ４）の出力抵抗により電圧値に変換され、変
換された電圧値は図１の回路のＮモストランジスタ（Ｍ
５）のゲート端子に印加される。
（Ｍ２，Ｍ４）の出力抵抗により電圧値に変換され、変
換された電圧値は図１の回路のＮモストランジスタ（Ｍ
５）のゲート端子に印加される。
Claims (9)
- 【請求項１】 各々のベース端子が互いに連結され、各
々のコレクタ端子に第１電源電圧が共通に印加されるよ
う連結された第１及び第２のバイポーラトランジスタ
と、 前記第１及び第２のバイポーラトランジスタのエミッタ
端子電圧を入力電圧として受け、両入力電圧間の誤差を
検出し、これを増幅して出力するトランスコンダクタ
と、 前記トランスコンダクタから検出された前記両入力電圧
間の誤差電圧をゲート入力として受け入れるように連結
され、ドレインが前記第２のバイポーラトランジスタの
エミッタと連結され、ソースが第２電源電圧が印加され
るよう連結され、ゲート電圧に対応するドレイン電流を
生成する第１のモストランジスタと、 前記第１のモストランジスタに対してミラー関係を持つ
ように連結され、前記第１のモストランジスタのドレイ
ン電流に比例する大きさのドレイン電流を生成する第２
のモストランジスタと、からなることを特徴とする自由
コレクタ端子を備えたバイポーラトランジスタ回路。 - 【請求項２】 前記第１及び第２のバイポーラトランジ
スタの共通ベース端子は全体トランジスタ回路のベース
端子となり、前記第１のバイポーラトランジスタのエミ
ッタ端子は全体トランジスタ回路のエミッタ端子とな
り、前記第２のモストランジスタのドレイン端子は全体
トランジスタ回路のコレクタ端子となることを特徴とす
る請求項１記載の自由コレクタ端子を備えたバイポーラ
トランジスタ回路。 - 【請求項３】 前記トランスコンダクタ、第１のモスト
ランジスタ及び第２のバイポーラトランジスタがネガテ
ィブフィードバックループを形成し、前記ネガティブフ
ィードバックループの利得が充分に増加すると前記トラ
ンスコンダクタの両入力電圧間の誤差が減少されるよう
動作することを特徴とする請求項１記載の自由コレクタ
端子を備えたバイポーラトランジスタ回路。 - 【請求項４】 前記第１及び第２のバイポーラトランジ
スタのバイアス電流、前記トランスコンダクタの利得及
び前記第１のモストランジスタのチャンネル幅／チャン
ネル長さの比を調節することにより前記フィードバック
ループの利得を増加させることを特徴とする請求項３記
載の自由コレクタ端子を備えたバイポーラトランジスタ
回路。 - 【請求項５】 前記第１のモストランジスタと第２のモ
ストランジスタとにカスコード形態でモストランジスタ
を追加し、出力インピーダンスを増加させることを特徴
とする請求項１記載の自由コレクタ端子を備えたバイポ
ーラトランジスタ回路。 - 【請求項６】 前記第１及び第２のモストランジスタは
Ｎチャネル型モストランジスタであり、前記第１及び第
２のバイポーラトランジスタはｎｐｎ型トランジスタで
あることを特徴とする請求項１記載の自由コレクタ端子
を備えたバイポーラトランジスタ回路。 - 【請求項７】 前記トランスコンダクタは共通ソース端
子に印加された電流から各ゲート端子に印加される入力
電圧に対応する所定のドレイン端子電流を生成する一対
のＰチャネル型モストランジスタと、 互いにミラー構造を持つように連結され、前記一対のＰ
チャネル型モストランジスタ各々のドレイン端子電流間
の差の値を生成して出力電流として外部に提供する一対
のＮチャネル型モストランジスタとを含むことを特徴と
する請求項１記載の自由コレクタ端子を備えたバイポー
ラトランジスタ回路。 - 【請求項８】 前記トランスコンダクタは前記出力電流
を外部へ提供し、出力抵抗により電圧値として変換され
るようにすることを特徴とする請求項７記載の自由コレ
クタ端子を備えたバイポーラトランジスタ回路。 - 【請求項９】 前記トランスコンダクタは前記出力電流
を電圧値に変換するために、前記一対のＮチャネル型モ
ストランジスタの後段に電流／電圧変換回路を付加した
ことを特徴とする請求項７記載の自由コレクタ端子を備
えたバイポーラトランジスタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950036001A KR0158625B1 (ko) | 1995-10-18 | 1995-10-18 | 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로 |
| KR1995P-36001 | 1995-10-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181587A true JPH09181587A (ja) | 1997-07-11 |
Family
ID=19430561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8274362A Pending JPH09181587A (ja) | 1995-10-18 | 1996-10-17 | 自由コレクタ端子を備えたバイポーラトランジスタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751183A (ja) |
| JP (1) | JPH09181587A (ja) |
| KR (1) | KR0158625B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822505B1 (en) * | 1999-12-27 | 2004-11-23 | Texas Instruments Incorporated | Mobility compensation in MOS integrated circuits |
| US6653708B2 (en) | 2000-08-08 | 2003-11-25 | Intersil Americas Inc. | Complementary metal oxide semiconductor with improved single event performance |
| US10171045B2 (en) | 2016-08-18 | 2019-01-01 | Skyworks Solutions, Inc. | Apparatus and methods for low noise amplifiers with mid-node impedance networks |
| US10230332B2 (en) | 2016-08-18 | 2019-03-12 | Skyworks Solutions, Inc. | Apparatus and methods for biasing low noise amplifiers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0045841B1 (en) * | 1980-06-24 | 1985-11-27 | Nec Corporation | Linear voltage-current converter |
| US4675561A (en) * | 1985-11-15 | 1987-06-23 | Precision Monolithics, Inc. | FET output drive circuit with parasitic transistor inhibition |
| NL8503394A (nl) * | 1985-12-10 | 1987-07-01 | Philips Nv | Stroomaftastschakeling voor een vermogenshalfgeleiderinrichting, in het bijzonder geintegreerde intelligente vermogenshalfgeleiderschakelaar voor met name automobieltoepassingen. |
| US4714872A (en) * | 1986-07-10 | 1987-12-22 | Tektronix, Inc. | Voltage reference for transistor constant-current source |
| GB2206010A (en) * | 1987-06-08 | 1988-12-21 | Philips Electronic Associated | Differential amplifier and current sensing circuit including such an amplifier |
| US5220207A (en) * | 1991-09-03 | 1993-06-15 | Allegro Microsystems, Inc. | Load current monitor for MOS driver |
-
1995
- 1995-10-18 KR KR1019950036001A patent/KR0158625B1/ko not_active IP Right Cessation
-
1996
- 1996-10-17 US US08/730,879 patent/US5751183A/en not_active Expired - Lifetime
- 1996-10-17 JP JP8274362A patent/JPH09181587A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024161A (ko) | 1997-05-30 |
| US5751183A (en) | 1998-05-12 |
| KR0158625B1 (ko) | 1998-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041101 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050524 |