JP2685715B2 - アナログ乗算器 - Google Patents
アナログ乗算器Info
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- JP2685715B2 JP2685715B2 JP6177206A JP17720694A JP2685715B2 JP 2685715 B2 JP2685715 B2 JP 2685715B2 JP 6177206 A JP6177206 A JP 6177206A JP 17720694 A JP17720694 A JP 17720694A JP 2685715 B2 JP2685715 B2 JP 2685715B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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Description
【０００１】
【産業上の利用分野】本発明は、BiCMOS工程またはCMOS
工程で製造されるバイポーラトランジスタと、CMOSトラ
ンジスタと、GaAsFET とを利用したアナログ乗算器に関
する。
工程で製造されるバイポーラトランジスタと、CMOSトラ
ンジスタと、GaAsFET とを利用したアナログ乗算器に関
する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる韓国特許出願第1993-14487号の明細書の記載
に基づくものであって、当該韓国特許出願の番号を参照
することによって当該韓国特許出願の明細書の記載内容
が本明細書の一部分を構成するものとする。
の基礎たる韓国特許出願第1993-14487号の明細書の記載
に基づくものであって、当該韓国特許出願の番号を参照
することによって当該韓国特許出願の明細書の記載内容
が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】近年、大規模集積回路技術の発達によ
り、多数の複雑な回路等が１つのチップに集積されるよ
うになり、特に、CMOS(complementary metal-oxide-sem
iconductor) 技術の発達により、デジタル回路とアナロ
グ回路が混在する信号処理用チップ等が生産されるよう
になった。そして、通信用回路または神経網回路、フィ
ルタ、電圧利得制御回路等を具現させる場合、アナログ
回路が組み込まれることがあり、アナログ乗算器を必要
とする。
り、多数の複雑な回路等が１つのチップに集積されるよ
うになり、特に、CMOS(complementary metal-oxide-sem
iconductor) 技術の発達により、デジタル回路とアナロ
グ回路が混在する信号処理用チップ等が生産されるよう
になった。そして、通信用回路または神経網回路、フィ
ルタ、電圧利得制御回路等を具現させる場合、アナログ
回路が組み込まれることがあり、アナログ乗算器を必要
とする。
【０００４】今まで、集積回路上で具現されるアナログ
乗算器が数多く提案されており、これにともなって、乗
算器回路の設計技術も大きく向上した。バイポーラトラ
ンジスタを用いて、CMOSトランジスタ回路等の多様な構
造を有する回路等が提案されてきた。
乗算器が数多く提案されており、これにともなって、乗
算器回路の設計技術も大きく向上した。バイポーラトラ
ンジスタを用いて、CMOSトランジスタ回路等の多様な構
造を有する回路等が提案されてきた。
【０００５】さらに、現在、高速度動作をする回路に対
する研究が進んでおり、高速で動作可能な半導体素子の
開発に多くの時間と努力が傾注されている。特に、高速
で動作する素子であるGaAsFET(GaAs field effect tran
sistor) が開発され、この素子を利用した高速動作回路
等が無線通信、MMIC(Microwave Monolithic IC) 等に多
く応用されている。
する研究が進んでおり、高速で動作可能な半導体素子の
開発に多くの時間と努力が傾注されている。特に、高速
で動作する素子であるGaAsFET(GaAs field effect tran
sistor) が開発され、この素子を利用した高速動作回路
等が無線通信、MMIC(Microwave Monolithic IC) 等に多
く応用されている。
【０００６】従来から一般的な乗算器の構造としては、
図９に示すような、Gilbert が提案したGilbert セル構
造のアナログ乗算器が知られている。
図９に示すような、Gilbert が提案したGilbert セル構
造のアナログ乗算器が知られている。
【０００７】
【発明が解決しようとする課題】この構造は、純粋なバ
イポーラトランジスタを利用したもので、入力側に印加
される電圧範囲が極めて狭いという欠点があり、また、
純粋バイポーラ工程のみを利用するので、CMOS工程では
利用し難く、さらに、バイポーラトランジスタを利用す
るため、処理速度に限界があった。
イポーラトランジスタを利用したもので、入力側に印加
される電圧範囲が極めて狭いという欠点があり、また、
純粋バイポーラ工程のみを利用するので、CMOS工程では
利用し難く、さらに、バイポーラトランジスタを利用す
るため、処理速度に限界があった。
【０００８】本発明の目的は、このような問題点を解決
し、アナログ機能とデジタル機能を１つのチップで作る
とともに、消費電力が少なく、チップ内で小さい面積で
具現され、高速の処理速度を有するアナログ乗算器を提
供することにある。
し、アナログ機能とデジタル機能を１つのチップで作る
とともに、消費電力が少なく、チップ内で小さい面積で
具現され、高速の処理速度を有するアナログ乗算器を提
供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、乗算出力電圧を出力するように出
力抵抗を介して正供給電圧源に接続され、入力電圧をバ
ッファリングするために乗数（被乗数）の信号値を入力
するバッファリング手段と、バッファリング手段にドレ
イン端子がそれぞれ接続され、バッファリングされた乗
数（被乗数）の信号値を受け、ゲート端子では被乗数
（乗数）の信号値を受けて乗算を行う第１ないし第４MO
SFETと、第１ないし第４nMOSFET の各ソース端子に共通
に一端が接続され、他端は負供給電圧源に接続され、バ
イアス電流を供給するバイアス電流源とを具備する。
るために、本発明は、乗算出力電圧を出力するように出
力抵抗を介して正供給電圧源に接続され、入力電圧をバ
ッファリングするために乗数（被乗数）の信号値を入力
するバッファリング手段と、バッファリング手段にドレ
イン端子がそれぞれ接続され、バッファリングされた乗
数（被乗数）の信号値を受け、ゲート端子では被乗数
（乗数）の信号値を受けて乗算を行う第１ないし第４MO
SFETと、第１ないし第４nMOSFET の各ソース端子に共通
に一端が接続され、他端は負供給電圧源に接続され、バ
イアス電流を供給するバイアス電流源とを具備する。
【００１０】そして、バッファリング手段は、乗数（被
乗数）信号値をベース端子に受け、コレクタ端子が乗算
出力電圧を出力するように、出力抵抗を介して正供給電
圧源に接続され、エミッタ端子が乗算を行う第１ないし
第４nMOSFET の各ドレイン端子に接続された第１ないし
第４バイポーラトランジスタを具備する。
乗数）信号値をベース端子に受け、コレクタ端子が乗算
出力電圧を出力するように、出力抵抗を介して正供給電
圧源に接続され、エミッタ端子が乗算を行う第１ないし
第４nMOSFET の各ドレイン端子に接続された第１ないし
第４バイポーラトランジスタを具備する。
【００１１】さらに、バッファリング手段は、乗数（被
乗数）信号値をベース端子に受けて、第１コレクタ端子
が乗算出力電圧を出力するように出力抵抗を介して正供
給電圧源に接続され、第２コレクタ端子が正供給電圧源
に直接接続され、エミッタ端子が乗算を行う第１ないし
第４nMOSFET の各ドレイン端子に接続された第１ないし
第４寄生バイポーラトランジスタを具備することもでき
る。
乗数）信号値をベース端子に受けて、第１コレクタ端子
が乗算出力電圧を出力するように出力抵抗を介して正供
給電圧源に接続され、第２コレクタ端子が正供給電圧源
に直接接続され、エミッタ端子が乗算を行う第１ないし
第４nMOSFET の各ドレイン端子に接続された第１ないし
第４寄生バイポーラトランジスタを具備することもでき
る。
【００１２】さらに、本発明の実施態様に係るアナログ
乗算器は、乗算出力電圧を出力するように、出力工程を
通じて正供給電圧源に接続され、入力電圧をバッファリ
ングするために乗数（または被乗数）の信号値を入力す
るバッファリング手段と、バッファリング手段にドレイ
ン端子がそれぞれ接続され、バッファリングされた乗数
（または被乗数）の信号値を受け、ゲート端子には被乗
数（または乗数）の信号値を受けて乗算を行う第１ない
し第４GaAsFET と、第１ないし第４GaAsFET の各ソース
端子に共通に一端が接続され、他端は負供給電圧源に接
続され、バイアス電流を供給するバイアス電流源とを具
備することができる。
乗算器は、乗算出力電圧を出力するように、出力工程を
通じて正供給電圧源に接続され、入力電圧をバッファリ
ングするために乗数（または被乗数）の信号値を入力す
るバッファリング手段と、バッファリング手段にドレイ
ン端子がそれぞれ接続され、バッファリングされた乗数
（または被乗数）の信号値を受け、ゲート端子には被乗
数（または乗数）の信号値を受けて乗算を行う第１ない
し第４GaAsFET と、第１ないし第４GaAsFET の各ソース
端子に共通に一端が接続され、他端は負供給電圧源に接
続され、バイアス電流を供給するバイアス電流源とを具
備することができる。
【００１３】そして、本発明の実施態様に係るアナログ
乗算器は、バッファリング手段は、乗数（被乗数）信号
値をゲート端子に受け、ドレイン端子が乗算出力電圧を
出力するように出力抵抗を介して正供給電圧源に接続さ
れ、ソース端子が乗算を行う第１ないし第４GaAsFET の
各ドレイン端子に接続された第５ないし第８GaAsFET具
備する。
乗算器は、バッファリング手段は、乗数（被乗数）信号
値をゲート端子に受け、ドレイン端子が乗算出力電圧を
出力するように出力抵抗を介して正供給電圧源に接続さ
れ、ソース端子が乗算を行う第１ないし第４GaAsFET の
各ドレイン端子に接続された第５ないし第８GaAsFET具
備する。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１５】＜第１実施例＞図１および図２はそれぞれ
nMOSFET(n-channel MOSFET) およびGaAsFET の電圧−電
流動作特性グラフである。
nMOSFET(n-channel MOSFET) およびGaAsFET の電圧−電
流動作特性グラフである。
【００１６】本発明に係るアナログ乗算器は、図１およ
び図２に示すようなnMOSFET の入出力電圧−電流特性お
よびGaAsFET の入出力電圧−電流特性を利用したもので
あって、特に、線形領域にある場合の特性を利用したも
のである。
び図２に示すようなnMOSFET の入出力電圧−電流特性お
よびGaAsFET の入出力電圧−電流特性を利用したもので
あって、特に、線形領域にある場合の特性を利用したも
のである。
【００１７】まず、nMOSFET およびGaAsFET の各動作領
域における動作特性を考察すると、次のようになる。す
なわち、 (1) 遮断領域では、ゲート−ソース間に印加される電圧
が小さく、このとき、ドレイン−ソース間に流れる電流
は０になる。
域における動作特性を考察すると、次のようになる。す
なわち、 (1) 遮断領域では、ゲート−ソース間に印加される電圧
が小さく、このとき、ドレイン−ソース間に流れる電流
は０になる。
【００１８】(2) 線形領域では、ゲート−ソース間に印
加される電圧が大きく、ドレイン−ソース間に印加され
る電圧が極めて小さい場合であり、このとき、ドレイン
−ソース間に流れる電流はゲート−ソース間の電圧とド
レイン−ソース間に印加される電圧に依存し、電圧制御
抵抗のような役割をすることになる。
加される電圧が大きく、ドレイン−ソース間に印加され
る電圧が極めて小さい場合であり、このとき、ドレイン
−ソース間に流れる電流はゲート−ソース間の電圧とド
レイン−ソース間に印加される電圧に依存し、電圧制御
抵抗のような役割をすることになる。
【００１９】(3) 飽和領域では、ゲート−ソース間に印
加される電圧がドレイン−ソース間に印加される電圧よ
り小さい場合であり、このとき、ドレイン−ソースに流
れる電流は、ゲート−ソース間に印加される電圧にのみ
依存する。
加される電圧がドレイン−ソース間に印加される電圧よ
り小さい場合であり、このとき、ドレイン−ソースに流
れる電流は、ゲート−ソース間に印加される電圧にのみ
依存する。
【００２０】そして、各動作領域における電圧−電流関
係式および条件等を考察すると、次のようになる。
係式および条件等を考察すると、次のようになる。
【００２１】 ＜遮断領域＞ 条件 ：（ＶGS−ＶTn）＜０ 電流式：ＩDS＝０ ＜線形領域＞ 条件 ：（ＶGS−ＶTn）＞ＶDS 電流式：ＩDS＝β［（ＶGS−ＶTn）ＶDS−（１／２）Ｖ2 DS ］ ＜飽和領域＞ 条件 ：（ＶGS−ＶTn）≦ＶDS 電流式：ＩDS＝β（ＶGS−ＶTn）2 ここで、ＩDS： ドレイン−ソース間に流れる電流 β： 伝達コンダクタンスパラメータ ＶGS： ゲート−ソース間印加電圧 ＶDS： ドレイン−ソース間印加電圧 ＶTn： nMOSFET およびGaAsFET の閾値電圧である。
【００２２】上記の電圧−電流関係を、図１および図２
ではＶGSとＶDSの関係で示す。
ではＶGSとＶDSの関係で示す。
【００２３】本発明は各FET の線形領域における動作を
利用するもので、図３は本発明の第１実施例に係るアナ
ログ乗算器の全体構成を示す。
利用するもので、図３は本発明の第１実施例に係るアナ
ログ乗算器の全体構成を示す。
【００２４】図３に示す通り、正の電源に接続された出
力抵抗（ＲOUT ）と、入力電圧をバッファリングするた
めのバイポーラトランジスタ（Ｑ１〜Ｑ４）と、乗算演
算のためのnMOSFET （Ｍ１〜Ｍ４）と、回路全体にバイ
アス電流を供給するバイアス電流源（ＩB ）とを具備す
る。図３において、ＶDD，ＶSSは正、負の電圧源であ
る。Ｖ+ X，Ｖ- Xは乗算器における乗数（被乗数）入力信
号であり、Ｖ+ Y，Ｖ- Yは被乗数（乗数）入力信号であ
る。Ｖ+ OUT，Ｖ- OUTは出力信号であり、Ｖ1 〜Ｖ5は各
節点における電圧を示す。
力抵抗（ＲOUT ）と、入力電圧をバッファリングするた
めのバイポーラトランジスタ（Ｑ１〜Ｑ４）と、乗算演
算のためのnMOSFET （Ｍ１〜Ｍ４）と、回路全体にバイ
アス電流を供給するバイアス電流源（ＩB ）とを具備す
る。図３において、ＶDD，ＶSSは正、負の電圧源であ
る。Ｖ+ X，Ｖ- Xは乗算器における乗数（被乗数）入力信
号であり、Ｖ+ Y，Ｖ- Yは被乗数（乗数）入力信号であ
る。Ｖ+ OUT，Ｖ- OUTは出力信号であり、Ｖ1 〜Ｖ5は各
節点における電圧を示す。
【００２５】次に、定性的な動作を説明する。
【００２６】電圧源（ＶDD，ＶSS）とバイアス電流源
（ＩB ）に電流が流れると、各バイポーラトランジスタ
（Ｑ１〜Ｑ４）と、nMOSFET （Ｍ１〜Ｍ４）に電流が流
れるようになる。回路に入力電圧である乗数（被乗数）
信号電圧ＶX （Ｖ+ X，Ｖ- X）と、被乗数（乗数）信号電
圧ＶY （Ｖ+ Y，Ｖ- Y）が印加されると、バイポーラトラ
ンジスタ（Ｑ１〜Ｑ４）は入力電圧をバッファリングす
るようになる。このとき、バイポーラトランジスタ（Ｑ
１〜Ｑ４）のエミッタでは、ベースに印加される乗数
（被乗数）信号電圧（Ｖ+ X，Ｖ- X）が約0.6 〜0.7 Ｖだ
けレベルシフトされるようになり、この電圧はnMOSFET
（Ｍ１〜Ｍ４）のドレインに印加される。
（ＩB ）に電流が流れると、各バイポーラトランジスタ
（Ｑ１〜Ｑ４）と、nMOSFET （Ｍ１〜Ｍ４）に電流が流
れるようになる。回路に入力電圧である乗数（被乗数）
信号電圧ＶX （Ｖ+ X，Ｖ- X）と、被乗数（乗数）信号電
圧ＶY （Ｖ+ Y，Ｖ- Y）が印加されると、バイポーラトラ
ンジスタ（Ｑ１〜Ｑ４）は入力電圧をバッファリングす
るようになる。このとき、バイポーラトランジスタ（Ｑ
１〜Ｑ４）のエミッタでは、ベースに印加される乗数
（被乗数）信号電圧（Ｖ+ X，Ｖ- X）が約0.6 〜0.7 Ｖだ
けレベルシフトされるようになり、この電圧はnMOSFET
（Ｍ１〜Ｍ４）のドレインに印加される。
【００２７】nMOSFET （Ｍ１〜Ｍ４）のゲートに被乗数
（乗数）信号電圧（Ｖ + X ，Ｖ- X）が印加され、この信号
の同相信号が、ドレインに印加される電圧の同相信号よ
り高くなると、nMOSFET （Ｍ１〜Ｍ４）の動作領域は線
形領域に入り、上述したように、電圧−制御抵抗の特性
を有するようになる。このときの出力電流は、近似的に
は、ゲートの入力電圧（Ｖ+ Y，Ｖ- Y）とドレインに印加
される電圧の積で表わされ、入力信号の乗算が可能にな
る。
（乗数）信号電圧（Ｖ + X ，Ｖ- X）が印加され、この信号
の同相信号が、ドレインに印加される電圧の同相信号よ
り高くなると、nMOSFET （Ｍ１〜Ｍ４）の動作領域は線
形領域に入り、上述したように、電圧−制御抵抗の特性
を有するようになる。このときの出力電流は、近似的に
は、ゲートの入力電圧（Ｖ+ Y，Ｖ- Y）とドレインに印加
される電圧の積で表わされ、入力信号の乗算が可能にな
る。
【００２８】このような原理を利用してアナログ乗算器
を具現し、４つのバイポーラトランジスタ（Ｑ１〜Ｑ
４）と、４つのnMOSFET （Ｍ１〜Ｍ４）を利用した。バ
イポーラトランジスタ（Ｑ１〜Ｑ４）をバッファおよび
レベルシフト機能として用い、２つの入力のうちの一方
をnMOSFET のドレインに印加し、他方をnMOSFET のゲー
トに印加して、線形性の優れた乗算器を具現させた。
を具現し、４つのバイポーラトランジスタ（Ｑ１〜Ｑ
４）と、４つのnMOSFET （Ｍ１〜Ｍ４）を利用した。バ
イポーラトランジスタ（Ｑ１〜Ｑ４）をバッファおよび
レベルシフト機能として用い、２つの入力のうちの一方
をnMOSFET のドレインに印加し、他方をnMOSFET のゲー
トに印加して、線形性の優れた乗算器を具現させた。
【００２９】次に、定量的な動作を説明する。
【００３０】nMOSFET の動作領域が線形動作領域にある
場合は、入力電圧−出力電流の関係式は、
場合は、入力電圧−出力電流の関係式は、
【００３１】
【数１】IDS ＝β [(VGS−VTn) VDS−(1/2) V2 DS] のようになり、nMOSFET でドレインとソース間に流れる
電流は、ＶGSとＶDSの関数となる。電流関係式におい
て、Ｖ2 DS 成分がない場合は、ＩDSはＶGSとＶDSの積で
表わされる。
電流は、ＶGSとＶDSの関数となる。電流関係式におい
て、Ｖ2 DS 成分がない場合は、ＩDSはＶGSとＶDSの積で
表わされる。
【００３２】図３に示す乗数（被乗数）信号電圧（Ｖ
X ）と、被乗数（乗数）信号電圧（ＶY ）は、差動(ful
ly differential)入力信号であり、回路構造上、ＶY 信
号はＶX 信号より高い同相信号成分がなければならな
い。この場合の各入力信号は、次のようになる。すなわ
ち、
X ）と、被乗数（乗数）信号電圧（ＶY ）は、差動(ful
ly differential)入力信号であり、回路構造上、ＶY 信
号はＶX 信号より高い同相信号成分がなければならな
い。この場合の各入力信号は、次のようになる。すなわ
ち、
【００３３】
【数２】 V+ X ＝-V - X ＝(1/2) VX V+ Y ＝VQ＋(1/2) VY V- Y ＝VQ−(1/2) VY ただし、ＶQ はＶY 信号の同相信号成分であり、その電
圧値は正の値を有する。
圧値は正の値を有する。
【００３４】次に、各素子等の電圧−電流関係式等を考
察する。まず、バイポーラトランジスタ（Ｑ１〜Ｑ４）
にかかるベース−エミッタ間の電圧は、
察する。まず、バイポーラトランジスタ（Ｑ１〜Ｑ４）
にかかるベース−エミッタ間の電圧は、
【００３５】
【数３】
【００３６】上記の式からＩC の電流変化が大きい場合
でも、現れるＶBEの変化は小さいことが分かる。従っ
て、各バイポーラトランジスタのＶBEの電圧変化が極め
て小さいと仮定すると、次のようになる。すなわち、
でも、現れるＶBEの変化は小さいことが分かる。従っ
て、各バイポーラトランジスタのＶBEの電圧変化が極め
て小さいと仮定すると、次のようになる。すなわち、
【００３７】
【数４】VBE ＝VBE1＝VBE2＝VBE3＝VBE4 ただし、ＶBE1 〜ＶBE4 は各バイポーラトランジスタ
（Ｑ１〜Ｑ４）のベース−エミッタ間の電圧を示す。従
って、
（Ｑ１〜Ｑ４）のベース−エミッタ間の電圧を示す。従
って、
【００３８】
【数５】 V1＝V2＝V+ X −VBE ＝(1/2) VX−VBE V3＝V4＝V- X −VBE ＝-(1/2) VX −VBE になり、それぞれのnMOSFET に流れる電流は次のように
表わされる。
表わされる。
【００３９】
【数６】 IDS1＝β1[(V- Y−VTn) (V1−V5) −(1/2)(V1−V5)2] IDS2＝β2[(V+ Y−VTn) (V2−V5) −(1/2)(V2−V5)2] IDS3＝β3[(V+ Y−VTn)（V3−V5) −(1/2)(V3−V5)2] IDS4＝β4[(V- Y−VTn) (V4−V5) −(1/2)(V4−V5)2] さらに、出力電圧は、
【００４０】
【数７】VOUT＝V+ OUT −V- OUT ＝ROUT1 (IDS2 ＋IDS4)
−ROUT2(IDS1＋IDS3) になる。
−ROUT2(IDS1＋IDS3) になる。
【００４１】ここで、ＲOUT1＝ＲOUT2＝ＲOUT であり、
各nMOSFET の大きさが全て同じである場合は、β1 ＝β
2 ＝β3 ＝β4 ＝βになり、従って、出力電圧は
各nMOSFET の大きさが全て同じである場合は、β1 ＝β
2 ＝β3 ＝β4 ＝βになり、従って、出力電圧は
【００４２】
【数８】 VOUT ＝βROUT [(V+ Y−V- Y) (V1−V5）−(V+ Y−V- Y) (V3−V5)] ＝βROUT [(V+ Y−V- Y)(V+ X−VBE −V5) −(V+ Y−V- Y)(V- X−VBE −V5)] ＝βROUT [(V+ Y−V- Y)(V+ X−V- X) ＝βROUT [VXVY] のように表される。
【００４３】上記の関係式から、出力電圧は乗数および
被乗数としての入力電圧ＶX とＶYの積で表わされ、ＶX
とＶY の符号に関係なく動作する４象限(4 quadrant)
動作のアナログ乗算器になり、その特性は極めて線形的
な特性を有する。
被乗数としての入力電圧ＶX とＶYの積で表わされ、ＶX
とＶY の符号に関係なく動作する４象限(4 quadrant)
動作のアナログ乗算器になり、その特性は極めて線形的
な特性を有する。
【００４４】回路の利得を決定する要素はβとＲOUT に
依存するが、ＶＱまたはバイアス電流（ＩB ）と、供給
電圧等には関係しないため、極めて安定した動作をする
ようになる。
依存するが、ＶＱまたはバイアス電流（ＩB ）と、供給
電圧等には関係しないため、極めて安定した動作をする
ようになる。
【００４５】本実施例の利点は、バイポーラトランジス
タのみを利用した乗算器に比べて、入力電圧の範囲が極
めて広く、線形性が良く、併せて、BiCMOS(bipolar -CM
OS)工程により狭い面積で具現され、消費電力が軽減さ
れることである。
タのみを利用した乗算器に比べて、入力電圧の範囲が極
めて広く、線形性が良く、併せて、BiCMOS(bipolar -CM
OS)工程により狭い面積で具現され、消費電力が軽減さ
れることである。
【００４６】＜第２実施例＞図４は本発明の第２実施例
を示す。これはBiCMOS工程でなく、純粋CMOS工程により
バイポーラトランジスタを利用して具現したアナログ乗
算器の例である。
を示す。これはBiCMOS工程でなく、純粋CMOS工程により
バイポーラトランジスタを利用して具現したアナログ乗
算器の例である。
【００４７】本実施例は、図３に示すバイポーラトラン
ジスタに替えて、図４に示すような２つのコレクタを有
するバイポーラトランジスタを用いたものであり、２つ
のコレクタを有するバイポーラトランジスタは、CMOS工
程により得られるバイポーラトランジスタである。図４
に示す構成は、一般のBiCMOS工程に幾つかの工程を追加
して具現させることができ、従って、一般的なCMOS工程
技術では提供されないこともある。
ジスタに替えて、図４に示すような２つのコレクタを有
するバイポーラトランジスタを用いたものであり、２つ
のコレクタを有するバイポーラトランジスタは、CMOS工
程により得られるバイポーラトランジスタである。図４
に示す構成は、一般のBiCMOS工程に幾つかの工程を追加
して具現させることができ、従って、一般的なCMOS工程
技術では提供されないこともある。
【００４８】本実施例では、２つのコレクタが寄生バイ
ポーラトランジスタを利用して具現され、第１実施例に
係るアナログ乗算器と同様の効果が得られる。
ポーラトランジスタを利用して具現され、第１実施例に
係るアナログ乗算器と同様の効果が得られる。
【００４９】図５および図６はCMOS工程で作られる寄生
バイポーラトランジスタの構造図である。図５は寄生バ
イポーラトランジスタの垂直断面図であり、図６はその
水平断面図である。図７は寄生バイポーラトランジスタ
を記号で示したものである。図に示す寄生バイポーラト
ランジスタはＰ−ウェル工程で作られるnpn トランジス
タである（Ｎ−ウェル工程の場合は、pnp トランジスタ
が得られる）。
バイポーラトランジスタの構造図である。図５は寄生バ
イポーラトランジスタの垂直断面図であり、図６はその
水平断面図である。図７は寄生バイポーラトランジスタ
を記号で示したものである。図に示す寄生バイポーラト
ランジスタはＰ−ウェル工程で作られるnpn トランジス
タである（Ｎ−ウェル工程の場合は、pnp トランジスタ
が得られる）。
【００５０】ここで、Ｐ−ウェル内のｎ−拡散領域は、
CMOS工程でnMOSFET のソースまたはドレインの拡散領域
であり、Ｐ−拡散領域はＰ−ウェルの電源コンタクト(p
owercontact) のためのサブストレート拡散領域にな
る。さらに、Ｎ−サブストレート上にあるＮ−拡散領域
は、電源コンタクトのためのサブストレート拡散領域に
なり、このＮ−拡散領域には、常に、電圧源（ＶDD）が
印加される。
CMOS工程でnMOSFET のソースまたはドレインの拡散領域
であり、Ｐ−拡散領域はＰ−ウェルの電源コンタクト(p
owercontact) のためのサブストレート拡散領域にな
る。さらに、Ｎ−サブストレート上にあるＮ−拡散領域
は、電源コンタクトのためのサブストレート拡散領域に
なり、このＮ−拡散領域には、常に、電圧源（ＶDD）が
印加される。
【００５１】図５において、N-diff(1) とN-diff(2) は
バイポーラトランジスタのエミッタと第１コレクタにな
り、Ｐ−ウェルはベース層になり、ポリシリコンのチャ
ンネル長がトランジスタベース層の厚さになる。このよ
うに構成されたバイポーラトランジスタをラテラルバイ
ポーラトランジスタと言い、そのコレクタは任意の電圧
を有することができる。
バイポーラトランジスタのエミッタと第１コレクタにな
り、Ｐ−ウェルはベース層になり、ポリシリコンのチャ
ンネル長がトランジスタベース層の厚さになる。このよ
うに構成されたバイポーラトランジスタをラテラルバイ
ポーラトランジスタと言い、そのコレクタは任意の電圧
を有することができる。
【００５２】しかし、このように構成した場合は、N-di
ff(1) と、Ｐ−ウェルと、Ｎ−サブストレート間に、も
う１つのバイポーラトランジスタが作られるようにな
る。このトランジスタのコレクタの電位は、常に、ＶDD
に結合される。このトランジスタをバーティカルトラン
ジスタという。
ff(1) と、Ｐ−ウェルと、Ｎ−サブストレート間に、も
う１つのバイポーラトランジスタが作られるようにな
る。このトランジスタのコレクタの電位は、常に、ＶDD
に結合される。このトランジスタをバーティカルトラン
ジスタという。
【００５３】従って、CMOS工程によりトランジスタを具
現させる場合には、２つのコレクタを有するバイポーラ
トランジスタを作ることができ、一方のコレクタは任意
の電圧が印加され、他方のコレクタは常に供給電圧源に
結合される。
現させる場合には、２つのコレクタを有するバイポーラ
トランジスタを作ることができ、一方のコレクタは任意
の電圧が印加され、他方のコレクタは常に供給電圧源に
結合される。
【００５４】図６はCMOS工程でバイポーラトランジスタ
を作るときのレイアウトの平面図であり、図６のＡ−
Ａ′線断面を図５に示す。図７に示す第１コレクタはラ
テラルトランジスタを示し、第２コレクタはバーティカ
ルトランジスタを示す。
を作るときのレイアウトの平面図であり、図６のＡ−
Ａ′線断面を図５に示す。図７に示す第１コレクタはラ
テラルトランジスタを示し、第２コレクタはバーティカ
ルトランジスタを示す。
【００５５】このように構成されたバイポーラトランジ
スタを利用して、図４に示す回路を具現させた場合は、
純粋CMOS工程技術を利用しても、広い入力電圧領域でも
線形動作するアナログ乗算器を作ることができる。
スタを利用して、図４に示す回路を具現させた場合は、
純粋CMOS工程技術を利用しても、広い入力電圧領域でも
線形動作するアナログ乗算器を作ることができる。
【００５６】＜第３実施例＞図８は本発明の第３実施例
を示す。図８において、Ｇ１〜Ｇ８はGaAsFET をそれぞ
れ示す。
を示す。図８において、Ｇ１〜Ｇ８はGaAsFET をそれぞ
れ示す。
【００５７】本実施例に係るアナログ乗算器は、乗数ま
たは被乗数信号電圧をバッファリングするためのGaAsFE
T Ｇ１〜Ｇ４と、被乗数または乗数信号電圧を入力を受
けて、GaAsFET Ｇ１〜Ｇ４に入力された乗数または被乗
数信号と乗算するGaAsFET Ｇ５〜Ｇ８と、回路全体にバ
イアス電流を供給するバイアス電流源（ＩB ）とを具備
する。
たは被乗数信号電圧をバッファリングするためのGaAsFE
T Ｇ１〜Ｇ４と、被乗数または乗数信号電圧を入力を受
けて、GaAsFET Ｇ１〜Ｇ４に入力された乗数または被乗
数信号と乗算するGaAsFET Ｇ５〜Ｇ８と、回路全体にバ
イアス電流を供給するバイアス電流源（ＩB ）とを具備
する。
【００５８】本実施例に係るアナログ乗算器は、図３に
示すバイポーラトランジスタ（Ｑ１〜Ｑ４）と、nMOSFE
T （Ｍ１〜Ｍ４）とに替えて、GaAsFET を用いた例であ
る。本実施例に係るアナログ乗算器は、第１実施例に係
るアナログ乗算器の定性的および定量的な動作と大部分
同一であるので、異なる部分のみを説明する。
示すバイポーラトランジスタ（Ｑ１〜Ｑ４）と、nMOSFE
T （Ｍ１〜Ｍ４）とに替えて、GaAsFET を用いた例であ
る。本実施例に係るアナログ乗算器は、第１実施例に係
るアナログ乗算器の定性的および定量的な動作と大部分
同一であるので、異なる部分のみを説明する。
【００５９】GaAsFET （Ｇ１〜Ｇ８）の動作領域が線形
動作領域にある場合、入力電圧−出力電圧の関係式は、
動作領域にある場合、入力電圧−出力電圧の関係式は、
【００６０】
【数９】IDS ＝β [(VGS−VTn) VDS−(1/2) V2 DS] と表され、GaAsFET でドレインとソース間に流れる電流
は、ＶGSとＶDSの関数で表される。この関係式におい
て、Ｖ2 DS 成分がない場合は、ＩDSはＶGSとＶDSの積で
表わされる。図８に示す乗数または被乗数の信号電圧Ｖ
X とＶY 信号は、差動入力信号であり、回路構造上、Ｖ
Y 信号はＶX の信号より高い同相信号成分を有しなけれ
ばならない。この場合、各入力信号は
は、ＶGSとＶDSの関数で表される。この関係式におい
て、Ｖ2 DS 成分がない場合は、ＩDSはＶGSとＶDSの積で
表わされる。図８に示す乗数または被乗数の信号電圧Ｖ
X とＶY 信号は、差動入力信号であり、回路構造上、Ｖ
Y 信号はＶX の信号より高い同相信号成分を有しなけれ
ばならない。この場合、各入力信号は
【００６１】
【数１０】 V+ X ＝−V- X ＝(1/2) VX V + Y ＝−V - Y ＝(1/2) V Y である。ただし、Ｇ１〜Ｇ４がＧ５〜Ｇ８より物理的な
大きさが極めて大きい場合、Ｇ１〜Ｇ４はバッファのよ
うに動作する。
大きさが極めて大きい場合、Ｇ１〜Ｇ４はバッファのよ
うに動作する。
【００６２】従って、Ｇ１〜Ｇ４のゲート−ソース間の
電圧は、入力信号電圧に関係なくほとんど一定の電圧を
維持する。そして、各GaAsFET に流れる電流と出力電圧
は、図３に示すnMOSFET と同一である。従って、図３に
示すアナログ乗算器と同様に、出力電圧は、乗数が被乗
数の信号電圧ＶX とＶY の積で表わされ、ＶX とＶYの
符号に関係なく動作する４象限動作のアナログ周波数混
合器になり、その特性が極めて線形的な特性を有する。
同様に、回路における利得を決定する要素は、βとＲ
OUT に依存しており、ＶQ か、バイアス電流（ＩB ）
か、あるいは供給電圧等には関係しないので、極めて安
定して動作をするようになる。
電圧は、入力信号電圧に関係なくほとんど一定の電圧を
維持する。そして、各GaAsFET に流れる電流と出力電圧
は、図３に示すnMOSFET と同一である。従って、図３に
示すアナログ乗算器と同様に、出力電圧は、乗数が被乗
数の信号電圧ＶX とＶY の積で表わされ、ＶX とＶYの
符号に関係なく動作する４象限動作のアナログ周波数混
合器になり、その特性が極めて線形的な特性を有する。
同様に、回路における利得を決定する要素は、βとＲ
OUT に依存しており、ＶQ か、バイアス電流（ＩB ）
か、あるいは供給電圧等には関係しないので、極めて安
定して動作をするようになる。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、バイポーラトランジスタの
みを利用した乗算器に比べて入力電圧の範囲が極めて広
く、線形性が良いのは勿論、GaAsFET が高速動作の素子
特性を有するので、高速処理が行われ、電力消費が軽減
されるという効果がある。
上記のように構成したので、バイポーラトランジスタの
みを利用した乗算器に比べて入力電圧の範囲が極めて広
く、線形性が良いのは勿論、GaAsFET が高速動作の素子
特性を有するので、高速処理が行われ、電力消費が軽減
されるという効果がある。
【図１】nMOSの電圧−電流動作特性を示す図である。
【図２】GaAsFET の電圧−電流動作特性を示す図であ
る。
る。
【図３】本発明の第１実施例を示す回路図である。
【図４】本発明の第２実施例を示す回路図である。
【図５】純粋CMOS工程で作られる寄生バイポーラトラン
ジスタの構造を示す垂直断面図である。
ジスタの構造を示す垂直断面図である。
【図６】純粋CMOS工程で作られる寄生バイポーラトラン
ジスタの構造を示す水平断面図である。
ジスタの構造を示す水平断面図である。
【図７】寄生バイポーラトランジスタを記号で示す図で
ある。
ある。
【図８】本発明の第３実施例を示す回路図である。
【図９】従来のアナログ乗算器を示す回路図である。
ＲOUT 出力抵抗 Ｑ１〜Ｑ４ 第１〜第４バイポーラトランジスタ Ｍ１〜Ｍ４ 第１〜第４nMOSFET Ｇ１〜Ｇ８ 第１〜第８GaAsFET ＩB 電流源
Claims (1)
- 【請求項１】 第１入力信号（Ｖｘ＝Ｖｘ+ −Ｖｘ- ）
と第２入力信号（Ｖｙ＝Ｖｙ+ −Ｖｙ- ）を乗算するた
めのアナログ乗算器において、 一端に前記第１入力信号のプラス電圧が入力されていて
バッファリングし、他端が出力抵抗に連結されていて乗
算出力電圧を出力する第１および第２バッファリング手
段と、 一端に前記第１入力信号のマイナス電圧が入力されてい
てバッファリングし、他端が出力抵抗に連結されていて
乗算出力電圧を出力する第３および第４バッファリング
手段と、 ドレインが前記第１バッファリング手段に連結され、前
記第１入力信号が入力され、ゲートが第２入力信号のマ
イナス電圧電源に連結されていて前記第２入力信号が入
力され、前記第１入力信号と第２入力信号を乗算する第
１ＭＯＳトランジスタと、 ドレインが前記第２バッファリング手段に連結されてい
て前記第１入力信号が入力され、ゲートが第２入力信号
のプラス電圧電源に連結されていて第２入力信号が入力
され、前記第１入力信号と前記第２入力信号を乗算する
第２ＭＯＳトランジスタと、 ドレインが前記第３バッファリング手段に連結されてい
て前記第１入力信号が入力され、ゲートが第２入力信号
のプラス電圧電源に連結されていて第２入力信号が入力
され、前記第１入力信号と前記第２入力信号を乗算する
第３ＭＯＳトランジスタと、 ドレインが前記第４バッファリング手段に連結されてい
て前記第１入力信号が入力され、ゲートが第２入力信号
のマイナス電圧電源に連結されていて第２入力信号が入
力され、前記第１入力信号と前記第２入力信号を乗算す
る第４ＭＯＳトランジスタと、 一端が前記第１ないし第４ＭＯＳトランジスタの各ソー
スに共通に連結されており、他端がマイナス供給電源に
連結されていてバイアス電流を供給するバイアス電流源
とを備えたことを特徴とするアナログ乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR930014487 | 1993-07-28 | ||
| KR1993-14487 | 1993-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0757026A JPH0757026A (ja) | 1995-03-03 |
| JP2685715B2 true JP2685715B2 (ja) | 1997-12-03 |
Family
ID=19360285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6177206A Expired - Fee Related JP2685715B2 (ja) | 1993-07-28 | 1994-07-28 | アナログ乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2685715B2 (ja) |
| KR (1) | KR960014199B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100381784B1 (ko) * | 1996-04-22 | 2003-07-07 | 삼성탈레스 주식회사 | 디지털과 아날로그 혼합 신호처리 장치 |
| KR100615998B1 (ko) * | 2003-11-05 | 2006-08-28 | 주식회사 효성 | 유브이 차단성 투명 폴리에스테르 용기의 제조방법 및 이방법으로 제조된 용기 |
| US8559906B2 (en) * | 2011-06-24 | 2013-10-15 | Northrop Grumman Systems Corporation | System and method for providing a carbon nanotube mixer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632061B2 (ja) * | 1990-08-27 | 1994-04-27 | 喜光 松本 | アナログ乗算・平均回路及び該回路を使用した電力計回路 |
-
1994
- 1994-07-14 KR KR1019940017027A patent/KR960014199B1/ko not_active IP Right Cessation
- 1994-07-28 JP JP6177206A patent/JP2685715B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0757026A (ja) | 1995-03-03 |
| KR960014199B1 (ko) | 1996-10-14 |
| KR950004049A (ko) | 1995-02-17 |
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