JPH1051246A - 低電圧演算増幅器とその方法 - Google Patents
低電圧演算増幅器とその方法Info
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- JPH1051246A JPH1051246A JP9085643A JP8564397A JPH1051246A JP H1051246 A JPH1051246 A JP H1051246A JP 9085643 A JP9085643 A JP 9085643A JP 8564397 A JP8564397 A JP 8564397A JP H1051246 A JPH1051246 A JP H1051246A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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Abstract
(57)【要約】
【課題】 バッテリから電力を供給される汎用演算増幅
器を提供する。 【解決手段】 低電圧演算増幅器１０は、摂氏０〜７０
度の温度範囲にわたり、１〜８ボルトの電圧範囲で動作
する。入力段１２は、N チャネル空乏モードMOSFETを用
いて、差分入力を増幅し、一定の相互コンダクタンスを
維持する。ソース・フォロアMOSFET１３は、AC信号「段
１出力」の転送にあたり、単一利得を電流シンク・トラ
ンジスタ１８のベースに提供する。シンク制御回路１４
およびソース制御回路２２は、トランジスタ１８，２４
内にベース駆動電流を生成する。入力信号により、「シ
ンク通過」信号のAC信号経路がシンク・トランジスタを
制御して電流を流入させ、あるいはトランスリニア・ル
ープ１６を通じて、「ソース通過」信号を発生させる。
出力段は、約５０ミリアンペアのシンクおよびソース電
流を提供する。
器を提供する。 【解決手段】 低電圧演算増幅器１０は、摂氏０〜７０
度の温度範囲にわたり、１〜８ボルトの電圧範囲で動作
する。入力段１２は、N チャネル空乏モードMOSFETを用
いて、差分入力を増幅し、一定の相互コンダクタンスを
維持する。ソース・フォロアMOSFET１３は、AC信号「段
１出力」の転送にあたり、単一利得を電流シンク・トラ
ンジスタ１８のベースに提供する。シンク制御回路１４
およびソース制御回路２２は、トランジスタ１８，２４
内にベース駆動電流を生成する。入力信号により、「シ
ンク通過」信号のAC信号経路がシンク・トランジスタを
制御して電流を流入させ、あるいはトランスリニア・ル
ープ１６を通じて、「ソース通過」信号を発生させる。
出力段は、約５０ミリアンペアのシンクおよびソース電
流を提供する。
Description
【０００１】
【産業上の利用分野】本発明は、一般に集積回路設計に
関し、さらに詳しくは、レール対レール入力能力を得る
ために空乏モード金属酸化物半導体電界効果トランジス
タ（MOSFET）を採用する差分増幅器入力段を有するモノ
リシック演算増幅器に関する。
関し、さらに詳しくは、レール対レール入力能力を得る
ために空乏モード金属酸化物半導体電界効果トランジス
タ（MOSFET）を採用する差分増幅器入力段を有するモノ
リシック演算増幅器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】演算
増幅器を取り巻く電子システムの産業の動向は、バッテ
リ源から供給される、より低い動作電圧に向かってい
る。このため、増幅器の用途は、高入力インピーダン
ス，低入力オフセット電圧，低ノイズ，高帯域幅，高速
の充分な出力駆動能力などの従来の演算増幅器の装備に
加えて、低電圧単一電源の動作を必要とする。種々の集
積回路製造過程により、ダーリントンPNP トランジスタ
およびPャネル空乏モードMOSFETなど、演算増幅器の入
力段に関して上記の基準を満たすことを目標とする差分
入力段の技術が生まれている。増幅器出力段は、NPN ，
PNP およびMOSFETを含むトランジスタを組み合わせて、
低いクロスオーバ歪み，レール対レール性能を含む大き
な出力電圧揺動，優れた位相および利得限界，低い出力
インピーダンスおよび対称の電流流出および流入（ソー
スおよびシンク）能力を目標とする技術を用いてきた。
増幅器を取り巻く電子システムの産業の動向は、バッテ
リ源から供給される、より低い動作電圧に向かってい
る。このため、増幅器の用途は、高入力インピーダン
ス，低入力オフセット電圧，低ノイズ，高帯域幅，高速
の充分な出力駆動能力などの従来の演算増幅器の装備に
加えて、低電圧単一電源の動作を必要とする。種々の集
積回路製造過程により、ダーリントンPNP トランジスタ
およびPャネル空乏モードMOSFETなど、演算増幅器の入
力段に関して上記の基準を満たすことを目標とする差分
入力段の技術が生まれている。増幅器出力段は、NPN ，
PNP およびMOSFETを含むトランジスタを組み合わせて、
低いクロスオーバ歪み，レール対レール性能を含む大き
な出力電圧揺動，優れた位相および利得限界，低い出力
インピーダンスおよび対称の電流流出および流入（ソー
スおよびシンク）能力を目標とする技術を用いてきた。
【０００３】単一の電源電圧源から種々の入力段が動作
するが、増幅器動作に関する低電圧限界は、入力段の種
類と集積回路製造過程により異なる。演算増幅器に関す
る現在の入力段設計は、１ボルト付近に寿命限界を有す
るバッテリにより電力を供給される製品での使用が不可
能な電圧動作限界を呈する。たとえば、複数のバイポー
ラ・トランジスタを用いて温度効果と電流経路とを補償
する演算増幅器は、標準のトランジスタのベース−エミ
ッタ電圧降下により課せられる低い電圧限界を有する。
するが、増幅器動作に関する低電圧限界は、入力段の種
類と集積回路製造過程により異なる。演算増幅器に関す
る現在の入力段設計は、１ボルト付近に寿命限界を有す
るバッテリにより電力を供給される製品での使用が不可
能な電圧動作限界を呈する。たとえば、複数のバイポー
ラ・トランジスタを用いて温度効果と電流経路とを補償
する演算増幅器は、標準のトランジスタのベース−エミ
ッタ電圧降下により課せられる低い電圧限界を有する。
【０００４】そのため、バッテリ源から電力を供給され
る種々の用途、特に演算増幅器の特性を減じない低電圧
用途において用いることのできる汎用的な演算増幅器が
必要である。高入力インピーダンスと低入力オフセット
電圧を提供する演算増幅器入力段が必要である。信号経
路内のトランジスタを最小限に抑えて、高速と高帯域幅
とを提供しながら、入力と出力の両方に関してレール対
レール能力を有する演算増幅器が必要である。
る種々の用途、特に演算増幅器の特性を減じない低電圧
用途において用いることのできる汎用的な演算増幅器が
必要である。高入力インピーダンスと低入力オフセット
電圧を提供する演算増幅器入力段が必要である。信号経
路内のトランジスタを最小限に抑えて、高速と高帯域幅
とを提供しながら、入力と出力の両方に関してレール対
レール能力を有する演算増幅器が必要である。
【０００５】
【実施例】低電圧演算増幅器１０のブロック図を図１に
示す。差分入力信号VIN が、演算増幅器入力段１２の２
つの入力の両端に印加される。演算増幅器入力段１２の
端子６７は、MOSFET１３のゲートに結合される。ドレイ
ン端子，ソース端子およびゲート端子を有するMOSFET装
置は、第１電流端子，第２電流端子および制御端子を有
する電流導電トランジスタである。以下の説明では、バ
イポーラ・トランジスタの代わりに、必要に応じてMOSF
ETまたはその他の同等品を用いることができる点に留意
すること。MOSFET１３のドレインは、１ボルトなど正の
電源で動作する電源導体VCC に結合される。演算増幅器
１０の負の電源が図面内では示され、全体を通じて接地
基準として説明される。MOSFET１３のソースは、シンク
制御回路１４の入力と、約２５マイクロアンペアを流入
する電流シンク１５の第１端子とに結合される。MOSFET
１３のバルク（図示せず）は電圧基準（図示せず）に結
合される。電流シンク１５の第２端子は、接地基準に結
合される。シンク制御回路１４の端子１０７は、トラン
スリニア・ループ１６の第１入力と、NPN トランジスタ
１８のベースとに結合される。キャパシタ２０は、トラ
ンジスタ１８のベースとコレクタとの間に結合され、好
適な実施例においては、約８ピコファラドの容量を有す
る。エミッタ端子，コレクタ端子およびベース端子を有
するNPN トランジスタまたはPNP トランジスタは、第１
電流端子，第２電流端子および制御端子を有する電流導
電トランジスタである。トランジスタ１８のエミッタは
接地基準に結合され、トランジスタ１８のコレクタは出
力信号VOUTを生成する端子２５に結合される。
示す。差分入力信号VIN が、演算増幅器入力段１２の２
つの入力の両端に印加される。演算増幅器入力段１２の
端子６７は、MOSFET１３のゲートに結合される。ドレイ
ン端子，ソース端子およびゲート端子を有するMOSFET装
置は、第１電流端子，第２電流端子および制御端子を有
する電流導電トランジスタである。以下の説明では、バ
イポーラ・トランジスタの代わりに、必要に応じてMOSF
ETまたはその他の同等品を用いることができる点に留意
すること。MOSFET１３のドレインは、１ボルトなど正の
電源で動作する電源導体VCC に結合される。演算増幅器
１０の負の電源が図面内では示され、全体を通じて接地
基準として説明される。MOSFET１３のソースは、シンク
制御回路１４の入力と、約２５マイクロアンペアを流入
する電流シンク１５の第１端子とに結合される。MOSFET
１３のバルク（図示せず）は電圧基準（図示せず）に結
合される。電流シンク１５の第２端子は、接地基準に結
合される。シンク制御回路１４の端子１０７は、トラン
スリニア・ループ１６の第１入力と、NPN トランジスタ
１８のベースとに結合される。キャパシタ２０は、トラ
ンジスタ１８のベースとコレクタとの間に結合され、好
適な実施例においては、約８ピコファラドの容量を有す
る。エミッタ端子，コレクタ端子およびベース端子を有
するNPN トランジスタまたはPNP トランジスタは、第１
電流端子，第２電流端子および制御端子を有する電流導
電トランジスタである。トランジスタ１８のエミッタは
接地基準に結合され、トランジスタ１８のコレクタは出
力信号VOUTを生成する端子２５に結合される。
【０００６】図１のソース制御回路２２の端子１４７
は、トランスリニア・ループ１６の出力とPNP トランジ
スタ２４のベースとに結合される。キャパシタ２６は、
トランジスタ２４のベースとコレクタとの間に結合さ
れ、好適な実施例においては、約８ピコファラドの容量
を有する。トランジスタ２４のエミッタは、動作電位V
CCに結合される。トランジスタ２４のコレクタは、出力
ドライバ段出力としてVOUTを生成する端子２５に結合さ
れる。約２０ピコファラドに選択されるキャパシタ２８
と、約１．４キロオームに選択される抵抗２７とは、演
算増幅器入力段１２の端子２５と端子６７との間に直列
に結合される。
は、トランスリニア・ループ１６の出力とPNP トランジ
スタ２４のベースとに結合される。キャパシタ２６は、
トランジスタ２４のベースとコレクタとの間に結合さ
れ、好適な実施例においては、約８ピコファラドの容量
を有する。トランジスタ２４のエミッタは、動作電位V
CCに結合される。トランジスタ２４のコレクタは、出力
ドライバ段出力としてVOUTを生成する端子２５に結合さ
れる。約２０ピコファラドに選択されるキャパシタ２８
と、約１．４キロオームに選択される抵抗２７とは、演
算増幅器入力段１２の端子２５と端子６７との間に直列
に結合される。
【０００７】低電圧演算増幅器１０は、２つの増幅段を
有する。演算増幅器入力段１２の出力は、第１増幅段と
しての被増幅差分入力信号によって構成され、出力ドラ
イバ段２９が第２増幅段となる。MOSFET１３は、N チャ
ネル空乏モード・ソース・フォロアMOSFETとして接続さ
れ、負の閾値電圧を持つように処理される。空乏モード
・ソース・フォロアにおいては、ゲート端子に与えられ
た電圧電位がソース端子に伝えられる。MOSFET装置は、
入力信号を変更または増幅しないので、演算増幅器入力
段１２から受信された信号を転送する際に単一利得を提
供する。MOSFET１３は、MOSFET装置本来の高入力インピ
ーダンスを提供する。この高入力インピーダンスは、MO
SFET装置を処理する際に形成される誘電性酸化物によ
る、電流経路から、接地基準または動作電位VCC のいず
れか一方へのゲート端子の分離に由来する。
有する。演算増幅器入力段１２の出力は、第１増幅段と
しての被増幅差分入力信号によって構成され、出力ドラ
イバ段２９が第２増幅段となる。MOSFET１３は、N チャ
ネル空乏モード・ソース・フォロアMOSFETとして接続さ
れ、負の閾値電圧を持つように処理される。空乏モード
・ソース・フォロアにおいては、ゲート端子に与えられ
た電圧電位がソース端子に伝えられる。MOSFET装置は、
入力信号を変更または増幅しないので、演算増幅器入力
段１２から受信された信号を転送する際に単一利得を提
供する。MOSFET１３は、MOSFET装置本来の高入力インピ
ーダンスを提供する。この高入力インピーダンスは、MO
SFET装置を処理する際に形成される誘電性酸化物によ
る、電流経路から、接地基準または動作電位VCC のいず
れか一方へのゲート端子の分離に由来する。
【０００８】図１を参照して、シンク制御回路１４は、
低電圧演算増幅器１０の電流シンク能力を制御するトラ
ンジスタ１８のベース電流駆動を生成する。低電圧演算
増幅器１０は、８ボルトないし１ボルトのVCC 動作範囲
を有する。３ボルトの動作電位VCC においては、トラン
ジスタ１８の電流シンク能力は、５０ミリアンペアであ
る。ソース制御回路２２は、低電圧演算増幅器１０の電
流ソース能力を制御するトランジスタ２４のベース電流
駆動を生成する。３ボルトの動作電位VCC においては、
トランジスタ２４の電流ソース能力は、５０ミリアンペ
アである。信号VIN が演算増幅器入力段１２により増幅
されると、端子１０７におけるトランスリニア・ループ
１６への信号は、端子６７における信号の被転送出力と
なる。このため、演算増幅器入力段１２に対する入力信
号VIN に基づいて、トランスリニア・ループ１６は、シ
ンク制御回路１４を動作させて低電圧演算増幅器１０が
トランジスタ１８を介して電流を流入するか、ソース制
御回路２２を動作させて低電圧演算増幅器入力段がトラ
ンジスタ２４を介して電流を流出するかを選択する。
低電圧演算増幅器１０の電流シンク能力を制御するトラ
ンジスタ１８のベース電流駆動を生成する。低電圧演算
増幅器１０は、８ボルトないし１ボルトのVCC 動作範囲
を有する。３ボルトの動作電位VCC においては、トラン
ジスタ１８の電流シンク能力は、５０ミリアンペアであ
る。ソース制御回路２２は、低電圧演算増幅器１０の電
流ソース能力を制御するトランジスタ２４のベース電流
駆動を生成する。３ボルトの動作電位VCC においては、
トランジスタ２４の電流ソース能力は、５０ミリアンペ
アである。信号VIN が演算増幅器入力段１２により増幅
されると、端子１０７におけるトランスリニア・ループ
１６への信号は、端子６７における信号の被転送出力と
なる。このため、演算増幅器入力段１２に対する入力信
号VIN に基づいて、トランスリニア・ループ１６は、シ
ンク制御回路１４を動作させて低電圧演算増幅器１０が
トランジスタ１８を介して電流を流入するか、ソース制
御回路２２を動作させて低電圧演算増幅器入力段がトラ
ンジスタ２４を介して電流を流出するかを選択する。
【０００９】図１を参照して、２つの増幅段を有する低
電圧演算増幅器１０は、２つの周波数極を有する。抵抗
２７およびキャパシタ２８の機能は、１つの周波数極を
低電圧演算増幅器１０の帯域幅よりも高くずらして、も
う一方の主要周波数極を低い周波数にずらすことであ
る。この分極技術の目的は、増幅器の安定性を確保する
ことである。すなわち、第２極を、単一利得点を超えて
移動することにより、充分な位相限界が得られるので、
位相シフトは単一利得点において１８０度にならず、低
電圧増幅器１０が発振することを防ぐ。
電圧演算増幅器１０は、２つの周波数極を有する。抵抗
２７およびキャパシタ２８の機能は、１つの周波数極を
低電圧演算増幅器１０の帯域幅よりも高くずらして、も
う一方の主要周波数極を低い周波数にずらすことであ
る。この分極技術の目的は、増幅器の安定性を確保する
ことである。すなわち、第２極を、単一利得点を超えて
移動することにより、充分な位相限界が得られるので、
位相シフトは単一利得点において１８０度にならず、低
電圧増幅器１０が発振することを防ぐ。
【００１０】図２は、図１に示される演算増幅器と共に
用いるのに適した演算増幅器入力段１２の好適な実施例
の概略図である。低電圧演算増幅器１０の第１増幅段
は、演算増幅器入力段１２により行われる。信号VIN
は、N チャネル空乏モード金属酸化物半導体電界効果ト
ランジスタ（MOSFET）３０，３２のゲートの両端に結合
された差分入力である。MOSFET３０のドレインは、電流
ソース３４の１つの端子に結合され、約８０マイクロア
ンペアの電流を供給する。MOSFET３２のドレインは、電
流ソース３６の１つの端子に結合され、約８０マイクロ
アンペアの電流を供給する。電流ソース３４，３６の両
方の第２端子は、動作電位VCC 結合される。MOSFET３
０，３２の両方のソース端子は、電流シンク３８の１つ
の端子に結合され、約４０マイクロアンペアを流入す
る。電流シンク３８のもう一方の端子は、接地基準に結
合される。MOSFET３０およびMOSFET３２のバルクまたは
ウェル端子は、接地基準に結合される。
用いるのに適した演算増幅器入力段１２の好適な実施例
の概略図である。低電圧演算増幅器１０の第１増幅段
は、演算増幅器入力段１２により行われる。信号VIN
は、N チャネル空乏モード金属酸化物半導体電界効果ト
ランジスタ（MOSFET）３０，３２のゲートの両端に結合
された差分入力である。MOSFET３０のドレインは、電流
ソース３４の１つの端子に結合され、約８０マイクロア
ンペアの電流を供給する。MOSFET３２のドレインは、電
流ソース３６の１つの端子に結合され、約８０マイクロ
アンペアの電流を供給する。電流ソース３４，３６の両
方の第２端子は、動作電位VCC 結合される。MOSFET３
０，３２の両方のソース端子は、電流シンク３８の１つ
の端子に結合され、約４０マイクロアンペアを流入す
る。電流シンク３８のもう一方の端子は、接地基準に結
合される。MOSFET３０およびMOSFET３２のバルクまたは
ウェル端子は、接地基準に結合される。
【００１１】入力信号VIN を受信する図２のMOSFET３
０，３２の差分対は、MOSFET３０，３２のドレイン端子
から、電流バイアス回路３９に対する交流（AC）信号入
力として供給される２つの出力を生成する。電流バイア
ス回路３９の機能は、MOSFET３０，３２のドレイン端子
から結合された２つの入力に等しい負荷を与え、出力端
子６７において電流ソースおよびシンク能力を一致さ
せ、出力端子６７に高インピーダンスを与え、入力信号
VIN の差分−単終段変換を行うことである。トランジス
タ４０，４２，４４，４６，４８は、好適な実施例にお
いては、トランジスタ４８のコレクタに結合された共通
トランジスタ・ベース端子を有するPNP 型である。約２
０マイクロアンペアを流入する電流シンク５０は、トラ
ンジスタ４８の共通ベースおよびコレクタ端子に結合さ
れた第１端子を有する。電流シンク５０の第２端子は接
地基準に結合される。トランジスタ４０，４２のエミッ
タは、MOSFET３０のドレインに結合される。トランジス
タ４４，４６のエミッタは、MOSFET３２のドレインに結
合される。トランジスタ４８のエミッタは、約７．５キ
ロオームに選択された抵抗４９の１つの端子に結合さ
れ、抵抗４９の第２端子は動作電位VCC に結合される。
０，３２の差分対は、MOSFET３０，３２のドレイン端子
から、電流バイアス回路３９に対する交流（AC）信号入
力として供給される２つの出力を生成する。電流バイア
ス回路３９の機能は、MOSFET３０，３２のドレイン端子
から結合された２つの入力に等しい負荷を与え、出力端
子６７において電流ソースおよびシンク能力を一致さ
せ、出力端子６７に高インピーダンスを与え、入力信号
VIN の差分−単終段変換を行うことである。トランジス
タ４０，４２，４４，４６，４８は、好適な実施例にお
いては、トランジスタ４８のコレクタに結合された共通
トランジスタ・ベース端子を有するPNP 型である。約２
０マイクロアンペアを流入する電流シンク５０は、トラ
ンジスタ４８の共通ベースおよびコレクタ端子に結合さ
れた第１端子を有する。電流シンク５０の第２端子は接
地基準に結合される。トランジスタ４０，４２のエミッ
タは、MOSFET３０のドレインに結合される。トランジス
タ４４，４６のエミッタは、MOSFET３２のドレインに結
合される。トランジスタ４８のエミッタは、約７．５キ
ロオームに選択された抵抗４９の１つの端子に結合さ
れ、抵抗４９の第２端子は動作電位VCC に結合される。
【００１２】トランジスタ５２，５４，５６，５８，６
０，６２，６４，６６，７２は、図２の演算増幅器入力
段１２の好適な実施例においてはNPN 型である。トラン
ジスタ４４，５２の共通コレクタは、トランジスタ５
４，５６の共通ベースに結合する。トランジスタ４０，
４２，５８，６０の共通コレクタは、トランジスタ６
２，６４の共通ベースに結合される。トランジスタ５２
のエミッタは、トランジスタ５４のコレクタに結合され
る。トランジスタ５６のコレクタは、トランジスタ５８
のエミッタに結合される。トランジスタ５４，５６のエ
ミッタは、接地基準に結合される。トランジスタ６０の
エミッタは、トランジスタ６２のコレクタに結合され
る。トランジスタ６４のコレクタは、トランジスタ６６
のエミッタに結合される。トランジスタ６２，６４のエ
ミッタは、接地基準に結合される。トランジスタ５２，
５８，６０，６６の共通ベース端子は、２０マイクロア
ンペアを流出する電流ソース６８の１つの端子と、９キ
ロオームの抵抗７０の１つの端子とに結合される。電流
ソース６８の第２端子は、動作電位VCC に結合される。
抵抗７０の第２端子は、トランジスタ７２の共通コレク
タおよびベースに結合される。トランジスタ７２のエミ
ッタは接地基準に結合される。トランジスタ４６，６６
の共通コレクタは、演算増幅器入力段出力として信号
「段１出力(STAGE-1 OUTPUT)」を生成する出力端子６７
に結合される。これで演算増幅器入力段１２に関する接
続が完了する。
０，６２，６４，６６，７２は、図２の演算増幅器入力
段１２の好適な実施例においてはNPN 型である。トラン
ジスタ４４，５２の共通コレクタは、トランジスタ５
４，５６の共通ベースに結合する。トランジスタ４０，
４２，５８，６０の共通コレクタは、トランジスタ６
２，６４の共通ベースに結合される。トランジスタ５２
のエミッタは、トランジスタ５４のコレクタに結合され
る。トランジスタ５６のコレクタは、トランジスタ５８
のエミッタに結合される。トランジスタ５４，５６のエ
ミッタは、接地基準に結合される。トランジスタ６０の
エミッタは、トランジスタ６２のコレクタに結合され
る。トランジスタ６４のコレクタは、トランジスタ６６
のエミッタに結合される。トランジスタ６２，６４のエ
ミッタは、接地基準に結合される。トランジスタ５２，
５８，６０，６６の共通ベース端子は、２０マイクロア
ンペアを流出する電流ソース６８の１つの端子と、９キ
ロオームの抵抗７０の１つの端子とに結合される。電流
ソース６８の第２端子は、動作電位VCC に結合される。
抵抗７０の第２端子は、トランジスタ７２の共通コレク
タおよびベースに結合される。トランジスタ７２のエミ
ッタは接地基準に結合される。トランジスタ４６，６６
の共通コレクタは、演算増幅器入力段出力として信号
「段１出力(STAGE-1 OUTPUT)」を生成する出力端子６７
に結合される。これで演算増幅器入力段１２に関する接
続が完了する。
【００１３】本発明の１つの特徴として、演算増幅器入
力段１２は、N チャネル空乏モードMOSFET３０，３２を
用いて、レール間を揺動し、ゲートが接地にあっても、
動作電源にあっても、半電源にあっても最小相互コンダ
クタンス変化を呈する。相互コンダクタンスは、MOSFET
のゲート−ソース電圧の一定の変化に関するMOSFETドレ
イン電流変化として測定される。増幅器の帯域幅は、相
互コンダクタンスに比例する。図１に見られるMOSFET１
３と、演算増幅器入力段１２のMOSFET３０，３２とは、
ゲート，ドレイン，ソースおよびバルクとして表される
４つの端子を有するシリコン基板上に構築されたN チャ
ネル空乏モード装置である。処理マスク層が、ヒ素など
のN 型ドーピング材料をシリコン内に注入する領域を規
定して、ソースおよびドレイン領域を形成する。MOSFET
ゲート領域も、処理マスク層により規定されるので、ゲ
ート導体およびゲート酸化物は、ソース領域とドレイン
領域とを物理的に隔てる。N チャネルのソースおよびド
レイン領域は、ホウ素などのP 型材料注入を受けるウェ
ル領域内に閉じこめられる。アルミニウム金属などの低
抵抗導電率材料が、ゲート端子，ソース端子，ドレイン
端子およびウェル端子またはバルクへの電気的接続部と
なる。
力段１２は、N チャネル空乏モードMOSFET３０，３２を
用いて、レール間を揺動し、ゲートが接地にあっても、
動作電源にあっても、半電源にあっても最小相互コンダ
クタンス変化を呈する。相互コンダクタンスは、MOSFET
のゲート−ソース電圧の一定の変化に関するMOSFETドレ
イン電流変化として測定される。増幅器の帯域幅は、相
互コンダクタンスに比例する。図１に見られるMOSFET１
３と、演算増幅器入力段１２のMOSFET３０，３２とは、
ゲート，ドレイン，ソースおよびバルクとして表される
４つの端子を有するシリコン基板上に構築されたN チャ
ネル空乏モード装置である。処理マスク層が、ヒ素など
のN 型ドーピング材料をシリコン内に注入する領域を規
定して、ソースおよびドレイン領域を形成する。MOSFET
ゲート領域も、処理マスク層により規定されるので、ゲ
ート導体およびゲート酸化物は、ソース領域とドレイン
領域とを物理的に隔てる。N チャネルのソースおよびド
レイン領域は、ホウ素などのP 型材料注入を受けるウェ
ル領域内に閉じこめられる。アルミニウム金属などの低
抵抗導電率材料が、ゲート端子，ソース端子，ドレイン
端子およびウェル端子またはバルクへの電気的接続部と
なる。
【００１４】図２の演算増幅器入力段１２は、小さい信
号差分入力を受け取り、正確に増幅を行う。N チャネル
空乏モードMOSFET３０，３２は、入力信号VIN の電圧範
囲と、動作電位VCC の範囲にわたり、飽和モードで連続
動作する。MOSFET装置は、装置のドレイン電圧が装置の
ゲート電圧と閾値電圧との差よりも大きいときは、飽和
領域内で動作するので、装置の閾値電圧が重要なMOSFET
パラメータとなる。空乏モードMOSFET１３，３０，３２
に関しては、閾値電圧は、ドレイン−ソース電流導電が
終端される、測定されたゲート−ソース電圧である。
号差分入力を受け取り、正確に増幅を行う。N チャネル
空乏モードMOSFET３０，３２は、入力信号VIN の電圧範
囲と、動作電位VCC の範囲にわたり、飽和モードで連続
動作する。MOSFET装置は、装置のドレイン電圧が装置の
ゲート電圧と閾値電圧との差よりも大きいときは、飽和
領域内で動作するので、装置の閾値電圧が重要なMOSFET
パラメータとなる。空乏モードMOSFET１３，３０，３２
に関しては、閾値電圧は、ドレイン−ソース電流導電が
終端される、測定されたゲート−ソース電圧である。
【００１５】シリコン・ウェハ上に作成されたN チャネ
ル装置の閾値電圧は、ドレイン−ソース導電チャネルを
排除し、電流の流れを終端させるための４つの特定の物
理的処理製造効果を克服するために必要とされるゲート
電圧として定義される。第１および第２閾値効果は、シ
リコン対二酸化シリコンの界面におけるゲート下の仕事
関数と電荷とを克服するためにゲートに印加される電圧
電位として定義されるフラットバンド電圧に基づく。仕
事関数電位は、ゲート材料と半導体材料内のフェルミ・
レベルにおける電子エネルギの差に基づく。シリコン対
二酸化シリコンの界面における電荷は、結晶配向と集積
回路処理とに依存する。MOSFETの第３および第４閾値電
圧効果は、表面反転層を形成するために必要な電圧電位
に帰する。ゲート導体に印加される電界によりソースか
らドレインに誘導されるN 型導電チャネル層は、バルク
材料内の不純物濃度に依存する。
ル装置の閾値電圧は、ドレイン−ソース導電チャネルを
排除し、電流の流れを終端させるための４つの特定の物
理的処理製造効果を克服するために必要とされるゲート
電圧として定義される。第１および第２閾値効果は、シ
リコン対二酸化シリコンの界面におけるゲート下の仕事
関数と電荷とを克服するためにゲートに印加される電圧
電位として定義されるフラットバンド電圧に基づく。仕
事関数電位は、ゲート材料と半導体材料内のフェルミ・
レベルにおける電子エネルギの差に基づく。シリコン対
二酸化シリコンの界面における電荷は、結晶配向と集積
回路処理とに依存する。MOSFETの第３および第４閾値電
圧効果は、表面反転層を形成するために必要な電圧電位
に帰する。ゲート導体に印加される電界によりソースか
らドレインに誘導されるN 型導電チャネル層は、バルク
材料内の不純物濃度に依存する。
【００１６】N チャネル空乏モードMOSFETに関する閾値
電圧項は、集積回路製造中の処理に直接関わる４つの項
目、ウェハ開始材料，導電性ゲート材料の種類，ゲート
酸化物界面におけるシリコン内の不純物およびP ウェル
・バルク領域のドーピング濃度により決まる。閾値調整
注入と呼ばれる処理フローの段階により、ゲート領域内
により濃度の高いN 型線量注入を課することにより、N
チャネルMOSFET装置はエンハンスメント・モードから空
乏モードへと変更される。空乏モードMOSFET３０，３２
は、負の閾値電圧で処理される。ゲートが接地基準にあ
っても、負の閾値をもつMOSFET空乏モード装置は、ドレ
イン−ソース端子からの電流導電経路のための反転層を
作り出す。
電圧項は、集積回路製造中の処理に直接関わる４つの項
目、ウェハ開始材料，導電性ゲート材料の種類，ゲート
酸化物界面におけるシリコン内の不純物およびP ウェル
・バルク領域のドーピング濃度により決まる。閾値調整
注入と呼ばれる処理フローの段階により、ゲート領域内
により濃度の高いN 型線量注入を課することにより、N
チャネルMOSFET装置はエンハンスメント・モードから空
乏モードへと変更される。空乏モードMOSFET３０，３２
は、負の閾値電圧で処理される。ゲートが接地基準にあ
っても、負の閾値をもつMOSFET空乏モード装置は、ドレ
イン−ソース端子からの電流導電経路のための反転層を
作り出す。
【００１７】空乏モードMOSFET３０または３２のゲート
が接地基準にあると、装置は飽和され、最小限の基板効
果をもつ通常の共通モード範囲内で動作する。シリコン
・ウェハとして処理される装置面積当たりの相互コンダ
クタンスが高いので、N チャネルMOSFETが望ましい。MO
SFET３０，３２のゲート電圧電位が接地基準よりも上が
ると、MOSFET３０，３２のソース端子は正のゲート電圧
に従動する。MOSFET３０，３２のバルク端子が接地基準
に結合されていると、バルク端子電圧より高いソース端
子電圧電位により、チャネルのコンダクタンスが変調さ
れ、これが基板効果となる。ソース−バルク電圧が増大
すると、N チャネル空乏モードMOSFET装置の閾値電圧
は、バルク内の注入ドーピングにより誘導された負の値
から、正の値に向かって動的に移動する。正の閾値を有
すると、MOSFET装置の共通モード範囲は、正の供給レー
ルにおける検知に向けて移動する。高濃度のP 型ウェル
・ドーピングにより、N チャネル空乏モードMOSFET３
０，３２の基板効果が増大し、正のレールで動作しなが
ら飽和領域での両装置の動作を維持する。従って、基板
効果は、閾値電圧を変調し、MOSFET装置の飽和領域内で
の動作を維持することにより、N チャネル空乏モードMO
SFET装置を扶助する。
が接地基準にあると、装置は飽和され、最小限の基板効
果をもつ通常の共通モード範囲内で動作する。シリコン
・ウェハとして処理される装置面積当たりの相互コンダ
クタンスが高いので、N チャネルMOSFETが望ましい。MO
SFET３０，３２のゲート電圧電位が接地基準よりも上が
ると、MOSFET３０，３２のソース端子は正のゲート電圧
に従動する。MOSFET３０，３２のバルク端子が接地基準
に結合されていると、バルク端子電圧より高いソース端
子電圧電位により、チャネルのコンダクタンスが変調さ
れ、これが基板効果となる。ソース−バルク電圧が増大
すると、N チャネル空乏モードMOSFET装置の閾値電圧
は、バルク内の注入ドーピングにより誘導された負の値
から、正の値に向かって動的に移動する。正の閾値を有
すると、MOSFET装置の共通モード範囲は、正の供給レー
ルにおける検知に向けて移動する。高濃度のP 型ウェル
・ドーピングにより、N チャネル空乏モードMOSFET３
０，３２の基板効果が増大し、正のレールで動作しなが
ら飽和領域での両装置の動作を維持する。従って、基板
効果は、閾値電圧を変調し、MOSFET装置の飽和領域内で
の動作を維持することにより、N チャネル空乏モードMO
SFET装置を扶助する。
【００１８】演算増幅器入力段１２の代替の実施例に
は、４つのトランジスタ５２，５４，５６，５８を電流
ミラーとして配列された２つのNPN トランジスタに置き
換え、４つのトランジスタ６０，６２，６４，６６をこ
れも電流ミラーとして配列された２つのNPN トランジス
タに置き換える段階が含まれる。図２を参照して、実際
の代替の実施例では、トランジスタ５２，５８，６０，
６６のそれぞれに関してコレクタからエミッタの配線を
短絡し、その後でこれらのトランジスタを回路図から取
り除く。代替の実施例においては、演算増幅器入力段１
２の電流ソース６８，抵抗７０およびトランジスタ７２
により与えられる電圧基準が排除される。直前に説明さ
れた代替実施例に関して図２に示される演算増幅器入力
段１２を参照して、トランジスタ４０のコレクタ内に流
れる電流は約３０マイクロアンペアのIce である。等価
の電流Ice は、演算増幅器入力が共通モードにあるとき
にトランジスタ４２，４４，４６の各々にも流れる。ト
ランジスタ４４内のIce コレクタ電流の2Ibe部分が、ト
ランジスタ５４，５６にベース電流を供給するために用
いられ、トランジスタ５４のコレクタには（Ice −2
Ibe）の電流が残る。トランジスタ５４，５６の電流ミ
ラーは、（Ice −2Ibe）電流がトランジスタ５６のコレ
クタ内にもあることを意味する。トランジスタ４０，４
２がそれぞれ等しいIce 電流を供給し、トランジスタ５
６のコレクタ内の電流が（Ice −2Ibe）とすると、トラ
ンジスタ６２のコレクタ電流は、トランジスタ６２，６
４のベースへの電流2Ibeを減じた後のIce となる。トラ
ンジスタ６２，６４の電流ミラーは、トランジスタ６２
の等価のIce コレクタ電流が、トランジスタ６４のコレ
クタ電流であることを意味し、それぞれトランジスタ４
６により供給されるICE 電流と一致する。そのため、
「段１出力」信号へのソースおよびシンク電流は、トラ
ンジスタ４６のソース電流およびトランジスタ６４のシ
ンク電流を通じて一致する出力能力を有する。
は、４つのトランジスタ５２，５４，５６，５８を電流
ミラーとして配列された２つのNPN トランジスタに置き
換え、４つのトランジスタ６０，６２，６４，６６をこ
れも電流ミラーとして配列された２つのNPN トランジス
タに置き換える段階が含まれる。図２を参照して、実際
の代替の実施例では、トランジスタ５２，５８，６０，
６６のそれぞれに関してコレクタからエミッタの配線を
短絡し、その後でこれらのトランジスタを回路図から取
り除く。代替の実施例においては、演算増幅器入力段１
２の電流ソース６８，抵抗７０およびトランジスタ７２
により与えられる電圧基準が排除される。直前に説明さ
れた代替実施例に関して図２に示される演算増幅器入力
段１２を参照して、トランジスタ４０のコレクタ内に流
れる電流は約３０マイクロアンペアのIce である。等価
の電流Ice は、演算増幅器入力が共通モードにあるとき
にトランジスタ４２，４４，４６の各々にも流れる。ト
ランジスタ４４内のIce コレクタ電流の2Ibe部分が、ト
ランジスタ５４，５６にベース電流を供給するために用
いられ、トランジスタ５４のコレクタには（Ice −2
Ibe）の電流が残る。トランジスタ５４，５６の電流ミ
ラーは、（Ice −2Ibe）電流がトランジスタ５６のコレ
クタ内にもあることを意味する。トランジスタ４０，４
２がそれぞれ等しいIce 電流を供給し、トランジスタ５
６のコレクタ内の電流が（Ice −2Ibe）とすると、トラ
ンジスタ６２のコレクタ電流は、トランジスタ６２，６
４のベースへの電流2Ibeを減じた後のIce となる。トラ
ンジスタ６２，６４の電流ミラーは、トランジスタ６２
の等価のIce コレクタ電流が、トランジスタ６４のコレ
クタ電流であることを意味し、それぞれトランジスタ４
６により供給されるICE 電流と一致する。そのため、
「段１出力」信号へのソースおよびシンク電流は、トラ
ンジスタ４６のソース電流およびトランジスタ６４のシ
ンク電流を通じて一致する出力能力を有する。
【００１９】上述の概略図で示される代替の実施例は、
出力端子６７における信号「段１出力」の有効出力イン
ピーダンスを改善する目的で、図２に示される好適な実
施例に強化される。トランジスタ６４に直列にカスコー
ド・トランジスタ（cascodetransistor）６６を追加す
ることにより、出力端子６７の出力インピーダンスが増
大する。トランジスタ６０は、バランス・トランジスタ
６６に追加される。トランジスタ５４，５６にトランジ
スタ５２，５８を追加すると、トランジスタ６０，６
２，６４，６６により形成されるカスコード電流ミラー
のIbe を一致および解消する別のカスコード電流ミラー
が形成される。
出力端子６７における信号「段１出力」の有効出力イン
ピーダンスを改善する目的で、図２に示される好適な実
施例に強化される。トランジスタ６４に直列にカスコー
ド・トランジスタ（cascodetransistor）６６を追加す
ることにより、出力端子６７の出力インピーダンスが増
大する。トランジスタ６０は、バランス・トランジスタ
６６に追加される。トランジスタ５４，５６にトランジ
スタ５２，５８を追加すると、トランジスタ６０，６
２，６４，６６により形成されるカスコード電流ミラー
のIbe を一致および解消する別のカスコード電流ミラー
が形成される。
【００２０】図２に示される演算増幅器入力段１２は、
ゲート端子に印加される電圧に対する２乗の関係に従っ
て、MOSFET３０，３２の飽和電流に基づき、第１段階の
信号VIN の増幅を行う。端子６７が「段１出力」信号を
供給する電流バイアス回路３９は、トランジスタ４６，
６６の共通コレクタに対する接続に関しては高いインピ
ーダンス出力となる。電流バイアス回路３９は、「段１
出力」信号を供給する際のトランジスタ４６，６６のソ
ースおよびシンク電流能力も一致させる。上述のよう
に、トランジスタ５２，５４，５６，５８は、Ibe が解
消されるような方法で結合されるので、トランジスタ４
６，６６は、端子６７において「段１出力」信号を供給
する際にソースおよびシンク電流能力を一致させる。
図２を参照して、トランジスタ４８のコレクタに結合さ
れたベースがVbe ダイオード電圧基準を設定し、電流シ
ンク５０から抵抗４９を介して約２０マイクロアンペア
の電流に加えられると、動作電位VCC より約０．７５ボ
ルト低い電圧を設定する。トランジスタ４０，４２，４
４，４６は、動作電位VCC より低いトランジスタ・ベー
ス基準電圧として供給される０．７５ボルトにより能動
動作領域内に維持される。同様に、接地基準電圧より約
０．７５ボルト高い電位を用いて、トランジスタ５２，
５８，６０，６６をその能動領域にバイアスさせる。
０．７５ボルトの電位は、電流ソース６８からの２０マ
イクロアンペアの電流を、９キロオームの抵抗７０を通
じて、トランジスタ７２のVbe 電圧降下に加えたもので
ある。
ゲート端子に印加される電圧に対する２乗の関係に従っ
て、MOSFET３０，３２の飽和電流に基づき、第１段階の
信号VIN の増幅を行う。端子６７が「段１出力」信号を
供給する電流バイアス回路３９は、トランジスタ４６，
６６の共通コレクタに対する接続に関しては高いインピ
ーダンス出力となる。電流バイアス回路３９は、「段１
出力」信号を供給する際のトランジスタ４６，６６のソ
ースおよびシンク電流能力も一致させる。上述のよう
に、トランジスタ５２，５４，５６，５８は、Ibe が解
消されるような方法で結合されるので、トランジスタ４
６，６６は、端子６７において「段１出力」信号を供給
する際にソースおよびシンク電流能力を一致させる。
図２を参照して、トランジスタ４８のコレクタに結合さ
れたベースがVbe ダイオード電圧基準を設定し、電流シ
ンク５０から抵抗４９を介して約２０マイクロアンペア
の電流に加えられると、動作電位VCC より約０．７５ボ
ルト低い電圧を設定する。トランジスタ４０，４２，４
４，４６は、動作電位VCC より低いトランジスタ・ベー
ス基準電圧として供給される０．７５ボルトにより能動
動作領域内に維持される。同様に、接地基準電圧より約
０．７５ボルト高い電位を用いて、トランジスタ５２，
５８，６０，６６をその能動領域にバイアスさせる。
０．７５ボルトの電位は、電流ソース６８からの２０マ
イクロアンペアの電流を、９キロオームの抵抗７０を通
じて、トランジスタ７２のVbe 電圧降下に加えたもので
ある。
【００２１】図３は、演算増幅器入力段１２の別の代替
の実施例を示す。MOSFET３０，３２は、前述のように電
流ソース３４，３６と電流シンク３８とに結合される。
入力信号VIN を受信するMOSFET３０，３２の差分対は、
MOSFET３０，３２のドレイン端子から２つの入力を生成
する。MOSFET３０のドレインからの出力は、PNP トラン
ジスタ２００のエミッタに結合される。MOSFET３２のド
レインからの出力は、PNP トランジスタ２０２のエミッ
タに結合される。トランジスタ２００，２０２の共通ベ
ースは、電圧基準を受けるよう結合される。NPN トラン
ジスタ２０４，２０６の共通ベースは、トランジスタ２
０４のコレクタに結合される。トランジスタ２００のコ
レクタは、トランジスタ２０４のコレクタに結合され
る。トランジスタ２０２のコレクタは、出力信号「段１
出力」を生成する端子６７に結合される。トランジスタ
２０６のコレクタは、端子６７に結合される。トランジ
スタ２０４，２０６のエミッタは接地基準に結合され
る。
の実施例を示す。MOSFET３０，３２は、前述のように電
流ソース３４，３６と電流シンク３８とに結合される。
入力信号VIN を受信するMOSFET３０，３２の差分対は、
MOSFET３０，３２のドレイン端子から２つの入力を生成
する。MOSFET３０のドレインからの出力は、PNP トラン
ジスタ２００のエミッタに結合される。MOSFET３２のド
レインからの出力は、PNP トランジスタ２０２のエミッ
タに結合される。トランジスタ２００，２０２の共通ベ
ースは、電圧基準を受けるよう結合される。NPN トラン
ジスタ２０４，２０６の共通ベースは、トランジスタ２
０４のコレクタに結合される。トランジスタ２００のコ
レクタは、トランジスタ２０４のコレクタに結合され
る。トランジスタ２０２のコレクタは、出力信号「段１
出力」を生成する端子６７に結合される。トランジスタ
２０６のコレクタは、端子６７に結合される。トランジ
スタ２０４，２０６のエミッタは接地基準に結合され
る。
【００２２】再び図３を参照して、MOSFET３０，３２の
差分対は、入力信号VIN を受信し、トランジスタ２０
０，２０２，２０４，２０６と共に入力信号の差分−単
終段変換を実行する。しかし、トランジスタ２０２，２
０６は、ソースおよびシンク電流能力を一致させず、図
２に示される好適な実施例ほど高い出力インピーダンス
を端子６７に生成しない。
差分対は、入力信号VIN を受信し、トランジスタ２０
０，２０２，２０４，２０６と共に入力信号の差分−単
終段変換を実行する。しかし、トランジスタ２０２，２
０６は、ソースおよびシンク電流能力を一致させず、図
２に示される好適な実施例ほど高い出力インピーダンス
を端子６７に生成しない。
【００２３】図４も、演算増幅器入力段１２のさらに別
の代替の実施例である。MOSFET３０は抵抗２０８に、MO
SFET３２は抵抗２１０に結合される。抵抗２０８，２１
０の第２端子は、動作電位VCC に結合される。入力信号
VIN を受信するMOSFET３０，３２の差分対は、MOSFET３
０，３２のドレイン端子から出力を生成する。MOSFET３
０のドレインからの出力は、PNP トランジスタ２１２の
エミッタに結合される。MOSFET３２のドレインからの出
力は、PNP トランジスタ２１４のエミッタに結合され
る。トランジスタ２１２，２１４の共通ベースは、トラ
ンジスタ２１２のコレクタに結合される。電流シンク２
１６の第１端子は、トランジスタ２１２のコレクタに結
合される。トランジスタ２１４のコレクタは、信号「段
１出力」を生成する出力端子６７に結合される。電流シ
ンク２１８の第１端子は、端子６７に結合される。電流
シンク２１６，２１８の第２端子は、接地基準に結合さ
れる。ここでも、図４に示される代替の実施例は、ソー
スおよびシンク電流能力を一致させず、図２に示される
好適な実施例ほど高い出力インピーダンスを端子６７に
生成しない。
の代替の実施例である。MOSFET３０は抵抗２０８に、MO
SFET３２は抵抗２１０に結合される。抵抗２０８，２１
０の第２端子は、動作電位VCC に結合される。入力信号
VIN を受信するMOSFET３０，３２の差分対は、MOSFET３
０，３２のドレイン端子から出力を生成する。MOSFET３
０のドレインからの出力は、PNP トランジスタ２１２の
エミッタに結合される。MOSFET３２のドレインからの出
力は、PNP トランジスタ２１４のエミッタに結合され
る。トランジスタ２１２，２１４の共通ベースは、トラ
ンジスタ２１２のコレクタに結合される。電流シンク２
１６の第１端子は、トランジスタ２１２のコレクタに結
合される。トランジスタ２１４のコレクタは、信号「段
１出力」を生成する出力端子６７に結合される。電流シ
ンク２１８の第１端子は、端子６７に結合される。電流
シンク２１６，２１８の第２端子は、接地基準に結合さ
れる。ここでも、図４に示される代替の実施例は、ソー
スおよびシンク電流能力を一致させず、図２に示される
好適な実施例ほど高い出力インピーダンスを端子６７に
生成しない。
【００２４】図５は、図１の低電圧演算増幅器１０で用
いるのに適したシンク制御回路１４の概略図である。NP
N トランジスタ７４，７６，７８，８０の共通ベース
は、シンク制御回路１４の入力として、図１に示される
MOSFET１３のソースからの出力を受けるよう結合され
る。トランジスタ７４のエミッタは、好適な実施例にお
いては、約３オームに選択された抵抗８２の第１端子に
結合される。トランジスタ７６のエミッタは、約１．５
キロオームに選択された抵抗８４の第１端子に結合され
る。トランジスタ７８のエミッタは、約１．５キロオー
ムに選択された抵抗８４の第１端子に結合される。トラ
ンジスタ８０のエミッタは、約１．５キロオームに選択
された抵抗８８の第１端子に結合される。抵抗８２，８
４，８６，８８の第２端子は、接地基準に結合される。
いるのに適したシンク制御回路１４の概略図である。NP
N トランジスタ７４，７６，７８，８０の共通ベース
は、シンク制御回路１４の入力として、図１に示される
MOSFET１３のソースからの出力を受けるよう結合され
る。トランジスタ７４のエミッタは、好適な実施例にお
いては、約３オームに選択された抵抗８２の第１端子に
結合される。トランジスタ７６のエミッタは、約１．５
キロオームに選択された抵抗８４の第１端子に結合され
る。トランジスタ７８のエミッタは、約１．５キロオー
ムに選択された抵抗８４の第１端子に結合される。トラ
ンジスタ８０のエミッタは、約１．５キロオームに選択
された抵抗８８の第１端子に結合される。抵抗８２，８
４，８６，８８の第２端子は、接地基準に結合される。
【００２５】図５のNPN トランジスタ９０，９２の共通
ベースは、約２５キロオームに選択された抵抗９４の第
１端子に結合される。トランジスタ９０のエミッタは、
トランジスタ７４のコレクタに結合される。トランジス
タ９２，９６の共通エミッタは、トランジスタ７６のコ
レクタに結合される。トランジスタ９２のコレクタは、
PNP トランジスタ１００のエミッタと、約４キロオーム
に選択された抵抗９８の第１端子とに結合される。NPN
トランジスタ９６のコレクタは、PNP トランジスタ１０
２のエミッタと、約４キロオームに選択された抵抗１０
４の第１端子とに結合される。トランジスタ１００，１
０２の共通ベースは、トランジスタ１００のコレクタ
と、トランジスタ７８のコレクタとに結合される。トラ
ンジスタ１０２のコレクタは、トランジスタ８０のコレ
クタと、PNP トランジスタ１０６のベースとに結合す
る。約５ピコファラドの容量に選択されたキャパシタ１
０８の第１端子は、トランジスタ１０６のベースに結合
する。キャパシタ１０８の第２端子は、接地基準に結合
される。トランジスタ１０６のコレクタは、信号「シン
ク１通過（SINK-1 PASS THROUGH ）」を生成する端子１
０７に結合される。トランジスタ１０６のエミッタは、
約２５キロオームに選択された抵抗１１０の第１端子
と、約１キロオームに選択された抵抗１１２の第１端子
とに結合される。抵抗１１０の第２端子は、トランジス
タ９６のベースに結合される。抵抗９４，９８，１０
４，１１２の第２端子と、トランジスタ９０のコレクタ
とは、動作電位VCC に結合される。
ベースは、約２５キロオームに選択された抵抗９４の第
１端子に結合される。トランジスタ９０のエミッタは、
トランジスタ７４のコレクタに結合される。トランジス
タ９２，９６の共通エミッタは、トランジスタ７６のコ
レクタに結合される。トランジスタ９２のコレクタは、
PNP トランジスタ１００のエミッタと、約４キロオーム
に選択された抵抗９８の第１端子とに結合される。NPN
トランジスタ９６のコレクタは、PNP トランジスタ１０
２のエミッタと、約４キロオームに選択された抵抗１０
４の第１端子とに結合される。トランジスタ１００，１
０２の共通ベースは、トランジスタ１００のコレクタ
と、トランジスタ７８のコレクタとに結合される。トラ
ンジスタ１０２のコレクタは、トランジスタ８０のコレ
クタと、PNP トランジスタ１０６のベースとに結合す
る。約５ピコファラドの容量に選択されたキャパシタ１
０８の第１端子は、トランジスタ１０６のベースに結合
する。キャパシタ１０８の第２端子は、接地基準に結合
される。トランジスタ１０６のコレクタは、信号「シン
ク１通過（SINK-1 PASS THROUGH ）」を生成する端子１
０７に結合される。トランジスタ１０６のエミッタは、
約２５キロオームに選択された抵抗１１０の第１端子
と、約１キロオームに選択された抵抗１１２の第１端子
とに結合される。抵抗１１０の第２端子は、トランジス
タ９６のベースに結合される。抵抗９４，９８，１０
４，１１２の第２端子と、トランジスタ９０のコレクタ
とは、動作電位VCC に結合される。
【００２６】図５のシンク制御回路１４の機能は、図１
に示される出力トランジスタ１８により、低電圧演算増
幅器１０の出力におけるIoutなどの電流を流入するため
に必要とされる適切なベース駆動電流を供給することで
ある。図１のトランジスタ１８のエミッタ幾何学形状
は、図５のトランジスタ７４のエミッタ幾何学形状のNT
倍の寸法である。この好適な実施例に関しては、比率を
決定するNTトランジスタ乗数は約２５である。そのた
め、出力トランジスタ１８は、トランジスタ７４のコレ
クタ電流よりNT倍大きいコレクタ電流を有する。トラン
ジスタ９０は、トランジスタ７４と同一または同様のエ
ミッタ幾何学形状の寸法を有するので、同一または同様
のコレクタ電流Iout/NT を導電する。トランジスタ９０
のベース電流は、Iout/ （NT・B ）であり、B はトラン
ジスタのベース電流で除算したトランジスタのコレクタ
電流の比として定義されるトランジスタ電流利得であ
る。トランジスタ９２，９６は、差分単一利得増幅器を
形成し、トランジスタ９２のベースが抵抗９４内のIout
/ （NT・B ）電流により起こる電圧降下を検知する。
に示される出力トランジスタ１８により、低電圧演算増
幅器１０の出力におけるIoutなどの電流を流入するため
に必要とされる適切なベース駆動電流を供給することで
ある。図１のトランジスタ１８のエミッタ幾何学形状
は、図５のトランジスタ７４のエミッタ幾何学形状のNT
倍の寸法である。この好適な実施例に関しては、比率を
決定するNTトランジスタ乗数は約２５である。そのた
め、出力トランジスタ１８は、トランジスタ７４のコレ
クタ電流よりNT倍大きいコレクタ電流を有する。トラン
ジスタ９０は、トランジスタ７４と同一または同様のエ
ミッタ幾何学形状の寸法を有するので、同一または同様
のコレクタ電流Iout/NT を導電する。トランジスタ９０
のベース電流は、Iout/ （NT・B ）であり、B はトラン
ジスタのベース電流で除算したトランジスタのコレクタ
電流の比として定義されるトランジスタ電流利得であ
る。トランジスタ９２，９６は、差分単一利得増幅器を
形成し、トランジスタ９２のベースが抵抗９４内のIout
/ （NT・B ）電流により起こる電圧降下を検知する。
【００２７】かくして、トランジスタ９０および抵抗９
４は、トランジスタ１８に見られるIoutより比例的に小
さい電流を、抵抗９４の両端の電圧に変換して、これが
差分単一利得増幅器に対する１つの入力となる。トラン
ジスタ９２のベースの電圧は、（Iout・R94 ）/ （NT・
B ）の電圧について、抵抗９４の抵抗R94 で乗算した抵
抗９４内の電流になる。差分単一利得増幅器の入力は、
両方とも一致する電圧電位を有する。差分単一利得増幅
器のもう一方の入力は、トランジスタ９６のベースに印
加される。トランジスタ９６のベースの電圧は、抵抗R
12 を有する抵抗１１２を通る電流ICから起こる。一致
する電圧電位を有する差分単一利得増幅器の両入力によ
り、結果は（IC・R112）＝（Iout・R94 ）/ （NT・B ）
となる。電流ICについてこれを解くと、（Iout・NR）/
（NT・B となり、NRは抵抗９４および抵抗１１２の抵抗
値の比、すなわちR94 ／R112である。抵抗１１２を通る
電流ICは、基本的にはトランジスタ１０６のエミッタ−
コレクタ電流となる。NTに一致するように値NRを選択す
ることにより、電流ICはIout/Bの値を有する。かくし
て、２つのトランジスタ、すなわちトランジスタ１８と
トランジスタ７４の、２つの抵抗すなわち抵抗９４と抵
抗１１２に対する比を一致させることにより、トランジ
スタ１０６を流れる電流Iout/Bは、シンク・トランジス
タ１８にベース電流を供給する。図１に示されるように
トランジスタ１８内にIout/Bのベース電流があるとき、
トランジスタ１８のコレクタ電流はIoutである。図５の
シンク制御回路１４の機能は、図１に示される出力トラ
ンジスタ１８が低電圧演算増幅器１０の出力において電
流Ioutを流入するために必要とする適切なベース駆動電
流を供給することである。
４は、トランジスタ１８に見られるIoutより比例的に小
さい電流を、抵抗９４の両端の電圧に変換して、これが
差分単一利得増幅器に対する１つの入力となる。トラン
ジスタ９２のベースの電圧は、（Iout・R94 ）/ （NT・
B ）の電圧について、抵抗９４の抵抗R94 で乗算した抵
抗９４内の電流になる。差分単一利得増幅器の入力は、
両方とも一致する電圧電位を有する。差分単一利得増幅
器のもう一方の入力は、トランジスタ９６のベースに印
加される。トランジスタ９６のベースの電圧は、抵抗R
12 を有する抵抗１１２を通る電流ICから起こる。一致
する電圧電位を有する差分単一利得増幅器の両入力によ
り、結果は（IC・R112）＝（Iout・R94 ）/ （NT・B ）
となる。電流ICについてこれを解くと、（Iout・NR）/
（NT・B となり、NRは抵抗９４および抵抗１１２の抵抗
値の比、すなわちR94 ／R112である。抵抗１１２を通る
電流ICは、基本的にはトランジスタ１０６のエミッタ−
コレクタ電流となる。NTに一致するように値NRを選択す
ることにより、電流ICはIout/Bの値を有する。かくし
て、２つのトランジスタ、すなわちトランジスタ１８と
トランジスタ７４の、２つの抵抗すなわち抵抗９４と抵
抗１１２に対する比を一致させることにより、トランジ
スタ１０６を流れる電流Iout/Bは、シンク・トランジス
タ１８にベース電流を供給する。図１に示されるように
トランジスタ１８内にIout/Bのベース電流があるとき、
トランジスタ１８のコレクタ電流はIoutである。図５の
シンク制御回路１４の機能は、図１に示される出力トラ
ンジスタ１８が低電圧演算増幅器１０の出力において電
流Ioutを流入するために必要とする適切なベース駆動電
流を供給することである。
【００２８】このように、シンク制御回路１４は、３つ
の変換ステップを実行する。第１ステップは、トランジ
スタ１８およびトランジスタ７４に対してトランジスタ
・エミッタ幾何学形状比を提供して、トランジスタ１３
０のベースにIout/ （NT・B）の電流を生成することで
ある。ステップ２で、シンク制御回路１４は、差分単一
利得増幅器の入力に、抵抗９４内に生成されるIout/
（NT・B ）電流に依存する電圧を生成する。最終ステッ
プは、シンク制御回路１４内のトランジスタ１０６がト
ランジスタ１０６内にコレクタ電流Iout/Bを生成するよ
う抵抗比を決定して、低電圧演算増幅器１０内の出力ト
ランジスタ１８にベース駆動電流を供給することであ
る。図１に示されるトランジスタ１８に関するこのよう
なベース駆動電流は、トランジスタおよび抵抗の比と、
図５に示されるシンク制御回路１４に見られる差分単一
利得増幅器により与えられる電圧の両方とに依存する。
この好適な実施例については、NTトランジスタの比は約
２５で、NR抵抗の比は約２５である。
の変換ステップを実行する。第１ステップは、トランジ
スタ１８およびトランジスタ７４に対してトランジスタ
・エミッタ幾何学形状比を提供して、トランジスタ１３
０のベースにIout/ （NT・B）の電流を生成することで
ある。ステップ２で、シンク制御回路１４は、差分単一
利得増幅器の入力に、抵抗９４内に生成されるIout/
（NT・B ）電流に依存する電圧を生成する。最終ステッ
プは、シンク制御回路１４内のトランジスタ１０６がト
ランジスタ１０６内にコレクタ電流Iout/Bを生成するよ
う抵抗比を決定して、低電圧演算増幅器１０内の出力ト
ランジスタ１８にベース駆動電流を供給することであ
る。図１に示されるトランジスタ１８に関するこのよう
なベース駆動電流は、トランジスタおよび抵抗の比と、
図５に示されるシンク制御回路１４に見られる差分単一
利得増幅器により与えられる電圧の両方とに依存する。
この好適な実施例については、NTトランジスタの比は約
２５で、NR抵抗の比は約２５である。
【００２９】図１の低電圧演算増幅器１０においては、
入力信号VIN の増幅を行うと、端子６７に演算増幅器入
力段１２の出力として信号「段１出力」が生成され、こ
れをMOSFET１３がトランジスタ１８のベースに直接伝
え、ベース−エミッタ電圧（Vbe ）の変化が起こる。V
be が変化すると、電流Ioutを流入するトランジスタ１
８は、電流を修正して、（Iout＋△Iout）」を流入す
る。シンク制御回路１４は、トランジスタ１８のベース
で△Vbe に応答し、シンク・トランジスタ１８内の△I
outコレクタ電流変化を補う追加のベース電流をトラン
ジスタ１８に生成する。シンク制御回路１４は、低電圧
演算増幅器１０が入力信号VIN の変化に応答すると、図
１に示される出力シンク・トランジスタ１８が必要とす
るだけ、ベース駆動電流をトランジスタ１０６に流す。
入力信号VIN の増幅を行うと、端子６７に演算増幅器入
力段１２の出力として信号「段１出力」が生成され、こ
れをMOSFET１３がトランジスタ１８のベースに直接伝
え、ベース−エミッタ電圧（Vbe ）の変化が起こる。V
be が変化すると、電流Ioutを流入するトランジスタ１
８は、電流を修正して、（Iout＋△Iout）」を流入す
る。シンク制御回路１４は、トランジスタ１８のベース
で△Vbe に応答し、シンク・トランジスタ１８内の△I
outコレクタ電流変化を補う追加のベース電流をトラン
ジスタ１８に生成する。シンク制御回路１４は、低電圧
演算増幅器１０が入力信号VIN の変化に応答すると、図
１に示される出力シンク・トランジスタ１８が必要とす
るだけ、ベース駆動電流をトランジスタ１０６に流す。
【００３０】図１に示されるソース制御回路２２を好適
な実施例として図６に示す。PNP トランジスタ１１４，
１１６，１１８，１２０の共通ベースは、信号「ソース
１通過(SOURCE-1 PASS THROUGH) 」を生成する端子１４
７に結合される。トランジスタ１１４のエミッタは、約
１０オームに選択された抵抗１２２の第１端子に結合さ
れる。トランジスタ１１６のエミッタは、約４キロオー
ムに選択された抵抗１２４の第１端子に結合される。ト
ランジスタ１１８のエミッタは、約１キロオームに選択
された抵抗１２６の第１端子に結合される。トランジス
タ１２０のエミッタは、約１キロオームに選択された抵
抗１２８の第１端子に結合される。抵抗１２２，１２
４，１２６，１２８の第２端子は、動作電位VCC に結合
される。
な実施例として図６に示す。PNP トランジスタ１１４，
１１６，１１８，１２０の共通ベースは、信号「ソース
１通過(SOURCE-1 PASS THROUGH) 」を生成する端子１４
７に結合される。トランジスタ１１４のエミッタは、約
１０オームに選択された抵抗１２２の第１端子に結合さ
れる。トランジスタ１１６のエミッタは、約４キロオー
ムに選択された抵抗１２４の第１端子に結合される。ト
ランジスタ１１８のエミッタは、約１キロオームに選択
された抵抗１２６の第１端子に結合される。トランジス
タ１２０のエミッタは、約１キロオームに選択された抵
抗１２８の第１端子に結合される。抵抗１２２，１２
４，１２６，１２８の第２端子は、動作電位VCC に結合
される。
【００３１】PNP トランジスタ１３０，１３２の共通ベ
ースは、約２５キロオームに選択された抵抗１３４の第
１端子に結合される。トランジスタ１３０のエミッタ
は、トランジスタ１１４のコレクタに結合される。トラ
ンジスタ１３２，１３６の共通エミッタは、トランジス
タ１１６のコレクタに結合される。トランジスタ１３２
のコレクタは、トランジスタ１４０のエミッタと、約４
キロオームに選択された抵抗１３８の第１端子とに結合
される。PNP トランジスタ１３６のコレクタは、トラン
ジスタ１４２のエミッタと、約４キロオームに選択され
た抵抗１４４の第１端子とに結合される。NPN トランジ
スタ１４０，１４２の共通ベースは、トランジスタ１４
０のコレクタと、トランジスタ１１８のコレクタとに結
合される。トランジスタ１４２のコレクタは、トランジ
スタ１２０のコレクタと、NPN トランジスタ１４６のベ
ースとに結合する。約１０ピコファラドの容量に選択さ
れたキャパシタ１４８は、トランジスタ１４６のベース
に結合された第１端子を有する。キャパシタ１４８の第
２端子は、接地基準に結合される。トランジスタ１４６
のコレクタは、信号「ソース１通過（SOURCE-1 PASS TH
ROUGH ）」を生成する端子１４７に結合される。トラン
ジスタ１４６のエミッタは、約２５キロオームに選択さ
れた抵抗１５０の第１端子と、約５００オームに選択さ
れた抵抗１５２の第１端子とに結合される。抵抗１５０
の第２端子は、トランジスタ１３６のベースに結合され
る。抵抗１３４，１３８，１４４，１５２の第２端子
と、トランジスタ１３０のコレクタとは、接地基準に結
合される。
ースは、約２５キロオームに選択された抵抗１３４の第
１端子に結合される。トランジスタ１３０のエミッタ
は、トランジスタ１１４のコレクタに結合される。トラ
ンジスタ１３２，１３６の共通エミッタは、トランジス
タ１１６のコレクタに結合される。トランジスタ１３２
のコレクタは、トランジスタ１４０のエミッタと、約４
キロオームに選択された抵抗１３８の第１端子とに結合
される。PNP トランジスタ１３６のコレクタは、トラン
ジスタ１４２のエミッタと、約４キロオームに選択され
た抵抗１４４の第１端子とに結合される。NPN トランジ
スタ１４０，１４２の共通ベースは、トランジスタ１４
０のコレクタと、トランジスタ１１８のコレクタとに結
合される。トランジスタ１４２のコレクタは、トランジ
スタ１２０のコレクタと、NPN トランジスタ１４６のベ
ースとに結合する。約１０ピコファラドの容量に選択さ
れたキャパシタ１４８は、トランジスタ１４６のベース
に結合された第１端子を有する。キャパシタ１４８の第
２端子は、接地基準に結合される。トランジスタ１４６
のコレクタは、信号「ソース１通過（SOURCE-1 PASS TH
ROUGH ）」を生成する端子１４７に結合される。トラン
ジスタ１４６のエミッタは、約２５キロオームに選択さ
れた抵抗１５０の第１端子と、約５００オームに選択さ
れた抵抗１５２の第１端子とに結合される。抵抗１５０
の第２端子は、トランジスタ１３６のベースに結合され
る。抵抗１３４，１３８，１４４，１５２の第２端子
と、トランジスタ１３０のコレクタとは、接地基準に結
合される。
【００３２】図６のソース制御回路２２の機能は、図１
に示される出力トランジスタ２４が、低電圧演算増幅器
１０の出力におけるIoutなどの電流を流出するために必
要とする適切なベース駆動電流を供給することである。
図１のトランジスタ２４のエミッタ幾何学形状は、図６
のトランジスタ１１４のエミッタ幾何学形状のNt倍の寸
法である。この好適な実施例に関しては、比率を決定す
るNtトランジスタ乗数は約５０である。そのため、出力
トランジスタ２４は、トランジスタ１１４のコレクタ電
流よりNt倍大きいコレクタ電流を有する。トランジスタ
１３０は、トランジスタ１１４と同一または同様のエミ
ッタ幾何学形状の寸法を有するので、同一または同様の
コレクタ電流Iout/Nt を導電する。トランジスタ１３０
のベース電流は、Iout/ （Nt・B ）であり、B はトラン
ジスタのベース電流で除算したトランジスタのコレクタ
電流の比として定義されるトランジスタ電流利得であ
る。トランジスタ１３２，１３６は、差分単一利得増幅
器を形成し、トランジスタ１３２のベースが抵抗１３４
内のIout/ （Nt・B ）電流により起こる電圧降下を検知
する。
に示される出力トランジスタ２４が、低電圧演算増幅器
１０の出力におけるIoutなどの電流を流出するために必
要とする適切なベース駆動電流を供給することである。
図１のトランジスタ２４のエミッタ幾何学形状は、図６
のトランジスタ１１４のエミッタ幾何学形状のNt倍の寸
法である。この好適な実施例に関しては、比率を決定す
るNtトランジスタ乗数は約５０である。そのため、出力
トランジスタ２４は、トランジスタ１１４のコレクタ電
流よりNt倍大きいコレクタ電流を有する。トランジスタ
１３０は、トランジスタ１１４と同一または同様のエミ
ッタ幾何学形状の寸法を有するので、同一または同様の
コレクタ電流Iout/Nt を導電する。トランジスタ１３０
のベース電流は、Iout/ （Nt・B ）であり、B はトラン
ジスタのベース電流で除算したトランジスタのコレクタ
電流の比として定義されるトランジスタ電流利得であ
る。トランジスタ１３２，１３６は、差分単一利得増幅
器を形成し、トランジスタ１３２のベースが抵抗１３４
内のIout/ （Nt・B ）電流により起こる電圧降下を検知
する。
【００３３】かくして、トランジスタ１３０および抵抗
１３４は、トランジスタ２４に見られるIoutより比例的
に小さい電流を、抵抗１３４の両端の電圧に変換して、
これが差分単一利得増幅器に対する１つの入力となる。
従って、トランジスタ１３２のベースの電圧は、（Iout
・R134）/ （Nt・B ）の電圧について、抵抗１３４の抵
抗R134で乗算した抵抗１３４内の電流になる。差分単一
利得増幅器の入力は、両方とも一致する電圧電位を有す
る。差分単一利得増幅器のもう一方の入力は、トランジ
スタ１３６のベースに印加される。トランジスタ１３６
のベースの電圧は、抵抗R152を有する抵抗１５２を通る
電流ICから起こる。一致する電圧電位を有する差分単一
利得増幅器の両入力により、結果は（IC・R152）＝（I
out・R134）/ （Nt・B ）となる。電流ICについてこれ
を解くと、（Iout・Nr）/ （Nt・B）となり、Nrは抵抗
１３４および抵抗１５２の抵抗値の比、すなわちR13413
4LLL／R152である。抵抗１５２を通る電流ICは、基本的
にはトランジスタ１４６のコレクタ−エミッタ電流とな
る。Ntに一致するように値Nrを選択することにより、電
流ICはIout/Bの値を有する。かくして、２つのトランジ
スタ、すなわちトランジスタ２４とトランジスタ１１４
の、２つの抵抗すなわち抵抗１３４と抵抗１５２に対す
る比を一致させることにより、トランジスタ１４６を流
れる電流Iout/Bは、ソース・トランジスタ２４にベース
電流を供給する。図１に示されるようにトランジスタ２
４内にIout/Bのベース電流があるとき、トランジスタ２
４のコレクタ電流はIoutである。図６のソース制御回路
の機能は、図１に示される出力トランジスタ２４が低電
圧演算増幅器１０の出力において電流Ioutを流出するた
めに必要とする適切なベース駆動電流を供給することで
ある。 このように、ソース制御回路２２は、３つの変
換ステップを実行する。第１ステップは、トランジスタ
２４およびトランジスタ１１４のトランジスタ・エミッ
タ幾何学形状比を提供して、トランジスタ９０のベース
にIout/ （Nt・B ）の電流を生成することである。ステ
ップ２で、ソース制御回路２２は、差分単一利得増幅器
の入力に、抵抗１３４内に生成されるIout/ （Nt・B ）
電流に依存する電圧を生成する。最終ステップは、ソー
ス制御回路２２内のトランジスタ１４６がコレクタ電流
Iout/Bを生成するよう抵抗比を決定して、低電圧演算増
幅器１０内の出力トランジスタ２４にベース駆動電流を
供給することである。図１に示されるトランジスタ２４
に関するこのようなベース駆動電流は、トランジスタお
よび抵抗の比と、図６に示されるソース制御回路２２に
見られる差分単一利得増幅器により与えられる電圧の両
方とに依存する。この好適な実施例については、Ntトラ
ンジスタの比は約５０で、Nr抵抗の比は約５０である。
１３４は、トランジスタ２４に見られるIoutより比例的
に小さい電流を、抵抗１３４の両端の電圧に変換して、
これが差分単一利得増幅器に対する１つの入力となる。
従って、トランジスタ１３２のベースの電圧は、（Iout
・R134）/ （Nt・B ）の電圧について、抵抗１３４の抵
抗R134で乗算した抵抗１３４内の電流になる。差分単一
利得増幅器の入力は、両方とも一致する電圧電位を有す
る。差分単一利得増幅器のもう一方の入力は、トランジ
スタ１３６のベースに印加される。トランジスタ１３６
のベースの電圧は、抵抗R152を有する抵抗１５２を通る
電流ICから起こる。一致する電圧電位を有する差分単一
利得増幅器の両入力により、結果は（IC・R152）＝（I
out・R134）/ （Nt・B ）となる。電流ICについてこれ
を解くと、（Iout・Nr）/ （Nt・B）となり、Nrは抵抗
１３４および抵抗１５２の抵抗値の比、すなわちR13413
4LLL／R152である。抵抗１５２を通る電流ICは、基本的
にはトランジスタ１４６のコレクタ−エミッタ電流とな
る。Ntに一致するように値Nrを選択することにより、電
流ICはIout/Bの値を有する。かくして、２つのトランジ
スタ、すなわちトランジスタ２４とトランジスタ１１４
の、２つの抵抗すなわち抵抗１３４と抵抗１５２に対す
る比を一致させることにより、トランジスタ１４６を流
れる電流Iout/Bは、ソース・トランジスタ２４にベース
電流を供給する。図１に示されるようにトランジスタ２
４内にIout/Bのベース電流があるとき、トランジスタ２
４のコレクタ電流はIoutである。図６のソース制御回路
の機能は、図１に示される出力トランジスタ２４が低電
圧演算増幅器１０の出力において電流Ioutを流出するた
めに必要とする適切なベース駆動電流を供給することで
ある。 このように、ソース制御回路２２は、３つの変
換ステップを実行する。第１ステップは、トランジスタ
２４およびトランジスタ１１４のトランジスタ・エミッ
タ幾何学形状比を提供して、トランジスタ９０のベース
にIout/ （Nt・B ）の電流を生成することである。ステ
ップ２で、ソース制御回路２２は、差分単一利得増幅器
の入力に、抵抗１３４内に生成されるIout/ （Nt・B ）
電流に依存する電圧を生成する。最終ステップは、ソー
ス制御回路２２内のトランジスタ１４６がコレクタ電流
Iout/Bを生成するよう抵抗比を決定して、低電圧演算増
幅器１０内の出力トランジスタ２４にベース駆動電流を
供給することである。図１に示されるトランジスタ２４
に関するこのようなベース駆動電流は、トランジスタお
よび抵抗の比と、図６に示されるソース制御回路２２に
見られる差分単一利得増幅器により与えられる電圧の両
方とに依存する。この好適な実施例については、Ntトラ
ンジスタの比は約５０で、Nr抵抗の比は約５０である。
【００３４】図１の低電圧演算増幅器１０においては、
入力信号VIN の増幅を行うと、演算増幅器入力段１２の
出力として信号「段１出力」が生成され、これをMOSFET
１３がトランジスタ１８のベースに直接伝え、ベース−
エミッタ電圧（Vbe ）の変化が起こる。トランスリニア
・ループ１６は、トランジスタ１８のベースに見られる
のと同じ大きさのVbe 電圧をトランジスタ２４のベース
に伝える。しかし、Vbe 電圧は、反対の符号を持つ、す
なわち、トランジスタ１８のVbe が大きくなると、トラ
ンジスタ２４のVbe は小さくなる。Vbe が変化すると、
電流Ioutを流出するトランジスタ２４は、電流を修正し
て、（Iout−△Iout）を流出する。ソース制御回路２２
は、低電圧演算増幅器１０が入力信号VIN の変化に応答
すると、図１の出力ソース・トランジスタ２４が必要と
するベース駆動電流を供給する。
入力信号VIN の増幅を行うと、演算増幅器入力段１２の
出力として信号「段１出力」が生成され、これをMOSFET
１３がトランジスタ１８のベースに直接伝え、ベース−
エミッタ電圧（Vbe ）の変化が起こる。トランスリニア
・ループ１６は、トランジスタ１８のベースに見られる
のと同じ大きさのVbe 電圧をトランジスタ２４のベース
に伝える。しかし、Vbe 電圧は、反対の符号を持つ、す
なわち、トランジスタ１８のVbe が大きくなると、トラ
ンジスタ２４のVbe は小さくなる。Vbe が変化すると、
電流Ioutを流出するトランジスタ２４は、電流を修正し
て、（Iout−△Iout）を流出する。ソース制御回路２２
は、低電圧演算増幅器１０が入力信号VIN の変化に応答
すると、図１の出力ソース・トランジスタ２４が必要と
するベース駆動電流を供給する。
【００３５】図７は、簡略化されたトランスリニア・ル
ープ１６の実施例を示す。NPN トランジスタ２３０のベ
ースは、端子１０７に結合される。NPN トランジスタ２
３０，２３２の共通コレクタは、NPN トランジスタ２３
２，２３４の共通ベースに結合される。トランジスタ２
３０，２３２，２３４の共通エミッタは、接地基準に結
合される。電流ソース２３６は、トランジスタ２３２の
コレクタに結合される。電流ソース２３６の第２端子
は、動作電位VCC に結合される。PNP トランジスタ２３
８のベースおよびコレクタは、トランジスタ２３４のコ
レクタに結合される。トランジスタ２３８のエミッタ
は、動作電位VCC に結合される。PNP トランジスタ２３
８のベースおよびコレクタは、出力端子１４７に結合さ
れる。端子１４７は、出力ドライバ段２９（図１参照）
のソース・トランジスタ２４のベースに結合される。
ープ１６の実施例を示す。NPN トランジスタ２３０のベ
ースは、端子１０７に結合される。NPN トランジスタ２
３０，２３２の共通コレクタは、NPN トランジスタ２３
２，２３４の共通ベースに結合される。トランジスタ２
３０，２３２，２３４の共通エミッタは、接地基準に結
合される。電流ソース２３６は、トランジスタ２３２の
コレクタに結合される。電流ソース２３６の第２端子
は、動作電位VCC に結合される。PNP トランジスタ２３
８のベースおよびコレクタは、トランジスタ２３４のコ
レクタに結合される。トランジスタ２３８のエミッタ
は、動作電位VCC に結合される。PNP トランジスタ２３
８のベースおよびコレクタは、出力端子１４７に結合さ
れる。端子１４７は、出力ドライバ段２９（図１参照）
のソース・トランジスタ２４のベースに結合される。
【００３６】さらに図７を参照して、たとえば、トラン
スリニア・ループ１６の簡略化された実施例は、端子１
０７において、正の電圧変化を受け、これによりトラン
ジスタ２３０のベース−エミッタ電圧Vbe が修正され
る。出力ドライバ段２９（図１参照）のトランジスタ１
８の導電率を上げるのと同じ＋△Vbe が、トランジスタ
２３０の導電率も上げ、ダイオード接続トランジスタ２
３２から電流を分岐する。このため、電流ソース２３６
は、トランジスタ２３０がトランジスタ２３０のコレク
タ端子に適切に入る、あるいは端子１０７で受信された
信号からトランジスタ２３０の△Vbe により決まるよう
に、トランジスタ２３２内に迂回する電流を供給する。
トランジスタ２３４は、トランジスタ２３２を有する電
流ミラー・トランジスタを形成する。トランジスタ２３
０の＋△Vbe により、トランジスタ２３２が導電する電
流が小さくなり、電流ミラーはトランジスタ２３４が導
電する電流を小さくする。トランジスタ２３４内の電流
が小さくなるということは、ダイオード接続トランジス
タ２３８内の減少した電流がトランジスタ２３８の減少
したVbe を発生させるということである。トランジスタ
２３８のベースに見られる同一の減少Vbe は、出力ドラ
イバ段（図１参照）の出力ソース・トランジスタ２４の
ベースに見られる。従って、出力シンク・トランジスタ
１８（図１参照）のより高度な導電率に関して＋△Vbe
が大きくなると、トランスリニア・ループ１６により、
出力ソース・トランジスタ２４（図１参照）のより低い
導電率に関して同等なだけ−△Vbe 減少する。
スリニア・ループ１６の簡略化された実施例は、端子１
０７において、正の電圧変化を受け、これによりトラン
ジスタ２３０のベース−エミッタ電圧Vbe が修正され
る。出力ドライバ段２９（図１参照）のトランジスタ１
８の導電率を上げるのと同じ＋△Vbe が、トランジスタ
２３０の導電率も上げ、ダイオード接続トランジスタ２
３２から電流を分岐する。このため、電流ソース２３６
は、トランジスタ２３０がトランジスタ２３０のコレク
タ端子に適切に入る、あるいは端子１０７で受信された
信号からトランジスタ２３０の△Vbe により決まるよう
に、トランジスタ２３２内に迂回する電流を供給する。
トランジスタ２３４は、トランジスタ２３２を有する電
流ミラー・トランジスタを形成する。トランジスタ２３
０の＋△Vbe により、トランジスタ２３２が導電する電
流が小さくなり、電流ミラーはトランジスタ２３４が導
電する電流を小さくする。トランジスタ２３４内の電流
が小さくなるということは、ダイオード接続トランジス
タ２３８内の減少した電流がトランジスタ２３８の減少
したVbe を発生させるということである。トランジスタ
２３８のベースに見られる同一の減少Vbe は、出力ドラ
イバ段（図１参照）の出力ソース・トランジスタ２４の
ベースに見られる。従って、出力シンク・トランジスタ
１８（図１参照）のより高度な導電率に関して＋△Vbe
が大きくなると、トランスリニア・ループ１６により、
出力ソース・トランジスタ２４（図１参照）のより低い
導電率に関して同等なだけ−△Vbe 減少する。
【００３７】図７のトランスリニア・ループ１６の簡略
化された実施例が端子１０７において、負の電圧変化を
受けると、トランジスタ２３０のベース−エミッタ電圧
が修正される。出力ドライバ段２９（図１参照）のトラ
ンジスタ１８の導電率を下げるのと同じ−△Vbe が、ト
ランジスタ２３０の導電率も下げ、ダイオード接続トラ
ンジスタ２３２への電流を増大する。このため、電流ソ
ース２３６は、トランジスタ２３０がトランジスタ２３
０のコレクタ端子に適切に入れる、あるいは端子１０７
で受信された信号により起こるトランジスタ２３０のV
be 変化により決まるように、トランジスタ２３２内に
迂回させる電流を供給する。トランジスタ２３４は、ト
ランジスタ２３２を有する電流ミラー・トランジスタを
形成する。トランジスタ２３０の−△Vbe は、従って、
トランジスタ２３４により導電される電流を大きくす
る。トランジスタ２３４内の電流が大きくなるというこ
とは、ダイオード接続トランジスタ２３８の増大した電
流を意味し、トランジスタ２３８のVbe を増大する。ト
ランジスタ２３８のベースに見られる同一の増大Vbe
は、出力ドライバ段（図１参照）の出力ソース・トラン
ジスタ２４のベースに見られる。従って、出力シンク・
トランジスタ１８（図１参照）の導電率の減少に関し
て、△Vbe が小さくなると、トランスリニア・ループ１
６により、出力ソース・トランジスタ２４（図１参照）
の増大する導電率に関して同等の＋△Vbe となる。
化された実施例が端子１０７において、負の電圧変化を
受けると、トランジスタ２３０のベース−エミッタ電圧
が修正される。出力ドライバ段２９（図１参照）のトラ
ンジスタ１８の導電率を下げるのと同じ−△Vbe が、ト
ランジスタ２３０の導電率も下げ、ダイオード接続トラ
ンジスタ２３２への電流を増大する。このため、電流ソ
ース２３６は、トランジスタ２３０がトランジスタ２３
０のコレクタ端子に適切に入れる、あるいは端子１０７
で受信された信号により起こるトランジスタ２３０のV
be 変化により決まるように、トランジスタ２３２内に
迂回させる電流を供給する。トランジスタ２３４は、ト
ランジスタ２３２を有する電流ミラー・トランジスタを
形成する。トランジスタ２３０の−△Vbe は、従って、
トランジスタ２３４により導電される電流を大きくす
る。トランジスタ２３４内の電流が大きくなるというこ
とは、ダイオード接続トランジスタ２３８の増大した電
流を意味し、トランジスタ２３８のVbe を増大する。ト
ランジスタ２３８のベースに見られる同一の増大Vbe
は、出力ドライバ段（図１参照）の出力ソース・トラン
ジスタ２４のベースに見られる。従って、出力シンク・
トランジスタ１８（図１参照）の導電率の減少に関し
て、△Vbe が小さくなると、トランスリニア・ループ１
６により、出力ソース・トランジスタ２４（図１参照）
の増大する導電率に関して同等の＋△Vbe となる。
【００３８】図７を参照して、低電圧トランスリニア・
ループ１６の零入力電流は、トランジスタの幾何学形状
の寸法に依存する。トランジスタ１８（図１参照）のエ
ミッタ面積は、トランジスタ２３０のエミッタ面積のNn
倍の寸法である。トランジスタ２４（図１参照）のエミ
ッタ面積は、トランジスタ２３８のエミッタ面積のNp倍
の寸法である。また、電流ミラー・トランジスタは、ト
ランジスタ２３４のエミッタ形状がトランジスタ２３２
のエミッタ形状のMn倍になるような寸法になっている。
エミッタ面積がトランジスタの電流容量を決定するの
で、電流ソース２３６の電流2Iと、３つの変数Nn，Np，
Mnの選択により、低電圧トランスリニア・ループ１６の
その他の電流が設定される。かくして、シンク・トラン
ジスタ１８（図１参照）の零入力電流IQは、IQ＝（Nn・
I ）により設定され、ソース・トランジスタ２４（図１
参照）の零入力電流IQは、IQ＝（Mn・Np・I ）により設
定される。トランジスタ２３０，２３２，２３４に関し
て接地基準へのエミッタ端子の結合経路に抵抗を追加す
るか、あるいはトランジスタ２３８の動作電位VCC への
エミッタ端子の結合経路に抵抗を追加することにより、
エミッタが衰退し、倍数Nn，Np，Mnが変化することにな
る。
ループ１６の零入力電流は、トランジスタの幾何学形状
の寸法に依存する。トランジスタ１８（図１参照）のエ
ミッタ面積は、トランジスタ２３０のエミッタ面積のNn
倍の寸法である。トランジスタ２４（図１参照）のエミ
ッタ面積は、トランジスタ２３８のエミッタ面積のNp倍
の寸法である。また、電流ミラー・トランジスタは、ト
ランジスタ２３４のエミッタ形状がトランジスタ２３２
のエミッタ形状のMn倍になるような寸法になっている。
エミッタ面積がトランジスタの電流容量を決定するの
で、電流ソース２３６の電流2Iと、３つの変数Nn，Np，
Mnの選択により、低電圧トランスリニア・ループ１６の
その他の電流が設定される。かくして、シンク・トラン
ジスタ１８（図１参照）の零入力電流IQは、IQ＝（Nn・
I ）により設定され、ソース・トランジスタ２４（図１
参照）の零入力電流IQは、IQ＝（Mn・Np・I ）により設
定される。トランジスタ２３０，２３２，２３４に関し
て接地基準へのエミッタ端子の結合経路に抵抗を追加す
るか、あるいはトランジスタ２３８の動作電位VCC への
エミッタ端子の結合経路に抵抗を追加することにより、
エミッタが衰退し、倍数Nn，Np，Mnが変化することにな
る。
【００３９】図８は、図１に示されるトランスリニア・
ループ１６の好適な実施例を示す。PNP トランジスタ１
５４，１５６の共通ベースは、トランジスタ１５４のコ
レクタと、約１０マイクロアンペアの電流を流入する電
流シンク１５８の第１端子とに結合される。トランジス
タ１５６のコレクタは、NPN トランジスタ１６０のベー
スと、約３３キロオームに選択された抵抗１６２の第１
端子とに結合される。抵抗１６２の第２端子は、NPN ト
ランジスタ１６４のベースおよびコレクタに結合する。
トランジスタ１６０のエミッタは、NPN トランジスタ１
６６のコレクタに結合する。トランジスタ１６６のベー
スは、信号「シンク１通過」を受信する端子１０７に結
合する。トランジスタ１６０のエミッタは、PNP トラン
ジスタ１６８のコレクタに結合する。トランジスタ１６
０のエミッタは、NPN トランジスタ１７０，１７２の共
通ベースに結合する。トランジスタ１６０のエミッタ
は、トランジスタ１７０のコレクタと、約１７５マイク
ロアンペアを流出する電流ソース１７４の第１端子とに
結合する。トランジスタ１６６のエミッタは、約５０オ
ームに選択された抵抗１７６の第１端子に結合する。ト
ランジスタ１７０のエミッタは、約１００オームに選択
された抵抗１７８の第１端子に結合される。トランジス
タ１７２のエミッタは、約２５オームに選択された抵抗
１８０の第１端子に結合される。トランジスタ１６８の
エミッタは、約３００オームに選択された抵抗１８２に
結合される。トランジスタ１７２，１８４の共通コレク
タは、PNP トランジスタ１８４のベースに結合され、信
号「ソース１通過」を生成する端子１４７に結合され
る。トランジスタ１８４のエミッタは、約４００オーム
に選択された抵抗１８６の第１端子に結合される。トラ
ンジスタ１５４，１５６のエミッタは、動作電位VCC に
結合される。トランジスタ１６０のコレクタは、動作電
位VCC に結合される。抵抗１８２，１８６の第２端子
と、電流ソース１７４の第２端子は、動作電位VCC に結
合される。抵抗１７６，１７８，１８０の第２端子は、
接地基準に結合される。トランジスタ１６４のエミッタ
と電流シンク１５８の第２端子とは、接地基準に結合さ
れる。
ループ１６の好適な実施例を示す。PNP トランジスタ１
５４，１５６の共通ベースは、トランジスタ１５４のコ
レクタと、約１０マイクロアンペアの電流を流入する電
流シンク１５８の第１端子とに結合される。トランジス
タ１５６のコレクタは、NPN トランジスタ１６０のベー
スと、約３３キロオームに選択された抵抗１６２の第１
端子とに結合される。抵抗１６２の第２端子は、NPN ト
ランジスタ１６４のベースおよびコレクタに結合する。
トランジスタ１６０のエミッタは、NPN トランジスタ１
６６のコレクタに結合する。トランジスタ１６６のベー
スは、信号「シンク１通過」を受信する端子１０７に結
合する。トランジスタ１６０のエミッタは、PNP トラン
ジスタ１６８のコレクタに結合する。トランジスタ１６
０のエミッタは、NPN トランジスタ１７０，１７２の共
通ベースに結合する。トランジスタ１６０のエミッタ
は、トランジスタ１７０のコレクタと、約１７５マイク
ロアンペアを流出する電流ソース１７４の第１端子とに
結合する。トランジスタ１６６のエミッタは、約５０オ
ームに選択された抵抗１７６の第１端子に結合する。ト
ランジスタ１７０のエミッタは、約１００オームに選択
された抵抗１７８の第１端子に結合される。トランジス
タ１７２のエミッタは、約２５オームに選択された抵抗
１８０の第１端子に結合される。トランジスタ１６８の
エミッタは、約３００オームに選択された抵抗１８２に
結合される。トランジスタ１７２，１８４の共通コレク
タは、PNP トランジスタ１８４のベースに結合され、信
号「ソース１通過」を生成する端子１４７に結合され
る。トランジスタ１８４のエミッタは、約４００オーム
に選択された抵抗１８６の第１端子に結合される。トラ
ンジスタ１５４，１５６のエミッタは、動作電位VCC に
結合される。トランジスタ１６０のコレクタは、動作電
位VCC に結合される。抵抗１８２，１８６の第２端子
と、電流ソース１７４の第２端子は、動作電位VCC に結
合される。抵抗１７６，１７８，１８０の第２端子は、
接地基準に結合される。トランジスタ１６４のエミッタ
と電流シンク１５８の第２端子とは、接地基準に結合さ
れる。
【００４０】図８のトランスリニア・ループは、高周波
数応答特性を有する高速出力段となる。すでに説明し
た、簡略化されたトランスリニア・ループ１６と同様の
方法で、端子１０７における増大電圧信号「シンク１通
過」により、トランジスタ１６６はダイオード接続トラ
ンジスタ１７０から電流を分岐させる。トランジスタ１
７０の電流が小さくなるということは、電流ミラー装置
であるトランジスタ１７２の電流も小さくなるというこ
とである。トランジスタ１７２の電流が小さくなるとい
うことは、ダイオード接続トランジスタ１８４の電流が
小さくなり、トランジスタ１８４のVbe 電圧が低くなる
ということである。トランジスタ１８４のベース−エミ
ッタ電圧の低下は、図１のトランジスタ２４のVbe とし
ても見られる。かくして、トランジスタ１８のベース電
圧をより正の度合の大きい電位に変調するAC信号によ
り、トランジスタ１８は導電率がより高くなるが、トラ
ンスリニア・ループ１６はトランジスタ２４の導電率を
下げる。トランスリニア・ループ１６は、信号電圧利得
を与えずに、トランジスタ１８のベースからの信号をト
ランジスタ２４のベースに移し替える。演算増幅器入力
段１２および出力トランジスタ１８，２４だけが信号利
得を与える。端子１０７における信号「シンク１通過」
によるシンク・トランジスタ１８（図１参照）両端の＋
△Vbe は、トランスリニア・ループ１６により、ソース
・トランジスタ２４（図１参照）両端の一致する−△V
be に変換される。
数応答特性を有する高速出力段となる。すでに説明し
た、簡略化されたトランスリニア・ループ１６と同様の
方法で、端子１０７における増大電圧信号「シンク１通
過」により、トランジスタ１６６はダイオード接続トラ
ンジスタ１７０から電流を分岐させる。トランジスタ１
７０の電流が小さくなるということは、電流ミラー装置
であるトランジスタ１７２の電流も小さくなるというこ
とである。トランジスタ１７２の電流が小さくなるとい
うことは、ダイオード接続トランジスタ１８４の電流が
小さくなり、トランジスタ１８４のVbe 電圧が低くなる
ということである。トランジスタ１８４のベース−エミ
ッタ電圧の低下は、図１のトランジスタ２４のVbe とし
ても見られる。かくして、トランジスタ１８のベース電
圧をより正の度合の大きい電位に変調するAC信号によ
り、トランジスタ１８は導電率がより高くなるが、トラ
ンスリニア・ループ１６はトランジスタ２４の導電率を
下げる。トランスリニア・ループ１６は、信号電圧利得
を与えずに、トランジスタ１８のベースからの信号をト
ランジスタ２４のベースに移し替える。演算増幅器入力
段１２および出力トランジスタ１８，２４だけが信号利
得を与える。端子１０７における信号「シンク１通過」
によるシンク・トランジスタ１８（図１参照）両端の＋
△Vbe は、トランスリニア・ループ１６により、ソース
・トランジスタ２４（図１参照）両端の一致する−△V
be に変換される。
【００４１】トランスリニア・ループ１６のすでに説明
された簡略化された実施例と同様の方法で、端子１０７
の減少電圧信号「シンク１通過」は、トランジスタ１６
６に、電流をダイオード接続トランジスタ１７０内に送
らせる。トランジスタ１７０の電流が大きくなるという
ことは、電流ミラー装置であるトランジスタ１７２の電
流も大きくなるということである。トランジスタ１７２
の電流が大きくなるということは、ダイオード接続トラ
ンジスタ１８４の電流が大きくなり、トランジスタ１８
４のVbe が高くなるということである。トランジスタ１
８４のベース−エミッタ電圧の増大は、図１のトランジ
スタ２４のVbe としても見られる。かくして、トランジ
スタ１８のベース電圧をより低い電圧電位に変調するAC
信号により、トランジスタ１８の導電率はより低くなる
が、トランスリニア・ループ１６はトランジスタ２４の
導電率を上げる。端子１０７における信号「シンク１通
過」によるシンク・トランジスタ１８（図１参照）両端
の−△Vbe は、トランスリニア・ループ１６により、ソ
ース・トランジスタ２４（図１参照）両端の一致する＋
△Vbe に変換される。低電圧トランスリニア・ループ１
６は、出力装置に対する低インピーダンス経路となり、
それによりソース・トランジスタ２４のベースに電圧利
得を与えないようにする。
された簡略化された実施例と同様の方法で、端子１０７
の減少電圧信号「シンク１通過」は、トランジスタ１６
６に、電流をダイオード接続トランジスタ１７０内に送
らせる。トランジスタ１７０の電流が大きくなるという
ことは、電流ミラー装置であるトランジスタ１７２の電
流も大きくなるということである。トランジスタ１７２
の電流が大きくなるということは、ダイオード接続トラ
ンジスタ１８４の電流が大きくなり、トランジスタ１８
４のVbe が高くなるということである。トランジスタ１
８４のベース−エミッタ電圧の増大は、図１のトランジ
スタ２４のVbe としても見られる。かくして、トランジ
スタ１８のベース電圧をより低い電圧電位に変調するAC
信号により、トランジスタ１８の導電率はより低くなる
が、トランスリニア・ループ１６はトランジスタ２４の
導電率を上げる。端子１０７における信号「シンク１通
過」によるシンク・トランジスタ１８（図１参照）両端
の−△Vbe は、トランスリニア・ループ１６により、ソ
ース・トランジスタ２４（図１参照）両端の一致する＋
△Vbe に変換される。低電圧トランスリニア・ループ１
６は、出力装置に対する低インピーダンス経路となり、
それによりソース・トランジスタ２４のベースに電圧利
得を与えないようにする。
【００４２】図１のシンク制御回路１４およびソース制
御回路２２は、出力ドライバ段２９の出力トランジスタ
１８，２４のためのベース電流駆動を与えるにあたり、
重要な直流（DC）発生機能を提供する。しかし、低電圧
演算増幅器１０の周波数性能は、シンク制御回路１４ま
たはソース制御回路２２に依存しない。低電圧演算増幅
器１０周波数性能は、演算増幅器入力段１２のVIN から
「段１出力」へ、ソース・フォロアMOSFET１３を通り、
出力電流シンク・トランジスタ１８のベースに直接進む
AC信号経路に依存する。電流シンク側から電流ソース側
へのAC信号経路は、出力電流シンク・トランジスタ１８
のベースから、トランスリニア・ループ１６を通り、出
力電流ソース・トランジスタ２４のベースに続く。この
ように、AC信号経路は、シンク制御回路１４およびソー
ス制御回路２２内の回路構成を迂回して、低電圧演算増
幅器１０の周波数性能を高める。低電圧演算増幅器１０
の帯域幅は５メガヘルツである。バイアス回路２３は、
シンク制御回路１４，ソース制御回路２２およびトラン
スリニア・ループ１６によって構成される。第１バイア
ス出力は、ソース・フォロア両端で転送される信号と、
シンク制御回路１４により生成される電流とにより、端
子１０７で生成される。第２バイアス出力は、トランス
リニア・ループ１６により転送される信号と、ソース制
御回路２２により生成される電流とにより、端子１４７
で生成される。
御回路２２は、出力ドライバ段２９の出力トランジスタ
１８，２４のためのベース電流駆動を与えるにあたり、
重要な直流（DC）発生機能を提供する。しかし、低電圧
演算増幅器１０の周波数性能は、シンク制御回路１４ま
たはソース制御回路２２に依存しない。低電圧演算増幅
器１０周波数性能は、演算増幅器入力段１２のVIN から
「段１出力」へ、ソース・フォロアMOSFET１３を通り、
出力電流シンク・トランジスタ１８のベースに直接進む
AC信号経路に依存する。電流シンク側から電流ソース側
へのAC信号経路は、出力電流シンク・トランジスタ１８
のベースから、トランスリニア・ループ１６を通り、出
力電流ソース・トランジスタ２４のベースに続く。この
ように、AC信号経路は、シンク制御回路１４およびソー
ス制御回路２２内の回路構成を迂回して、低電圧演算増
幅器１０の周波数性能を高める。低電圧演算増幅器１０
の帯域幅は５メガヘルツである。バイアス回路２３は、
シンク制御回路１４，ソース制御回路２２およびトラン
スリニア・ループ１６によって構成される。第１バイア
ス出力は、ソース・フォロア両端で転送される信号と、
シンク制御回路１４により生成される電流とにより、端
子１０７で生成される。第２バイアス出力は、トランス
リニア・ループ１６により転送される信号と、ソース制
御回路２２により生成される電流とにより、端子１４７
で生成される。
【００４３】以上、図１の低電圧演算増幅器１０は、摂
氏０度ないし７０度の温度範囲にわたり、８ボルトない
し１ボルトの電圧範囲内で動作することは明白である。
演算増幅器入力段１２は、N チャネル空乏モードMOSFET
３０，３２（図２参照）を用いて、入力VIN の増幅を行
い、一定の相互コンダクタンスを維持する。ソース・フ
ォロアMOSFET１３（図１参照）は、AC信号「段１出力」
の転送にあたり、電流シンク・トランジスタ１８のベー
スへ単一利得を提供する。シンク制御回路１４およびソ
ース制御回路２２を通る別のDCループが、トランジスタ
１８，２４内でベース駆動電流のバイアスを生成する。
入力信号により、「シンク通過」信号のAC信号経路が演
算増幅器出力シンク・トランジスタを制御して電流を流
入させ、あるいはトランスリニア・ループ１６を通じて
演算増幅器出力ソース・トランジスタを制御する「ソー
ス通過」信号に電流を流出する。出力段は、約５０ミリ
アンペアのシンクおよびソース電流を提供する。
氏０度ないし７０度の温度範囲にわたり、８ボルトない
し１ボルトの電圧範囲内で動作することは明白である。
演算増幅器入力段１２は、N チャネル空乏モードMOSFET
３０，３２（図２参照）を用いて、入力VIN の増幅を行
い、一定の相互コンダクタンスを維持する。ソース・フ
ォロアMOSFET１３（図１参照）は、AC信号「段１出力」
の転送にあたり、電流シンク・トランジスタ１８のベー
スへ単一利得を提供する。シンク制御回路１４およびソ
ース制御回路２２を通る別のDCループが、トランジスタ
１８，２４内でベース駆動電流のバイアスを生成する。
入力信号により、「シンク通過」信号のAC信号経路が演
算増幅器出力シンク・トランジスタを制御して電流を流
入させ、あるいはトランスリニア・ループ１６を通じて
演算増幅器出力ソース・トランジスタを制御する「ソー
ス通過」信号に電流を流出する。出力段は、約５０ミリ
アンペアのシンクおよびソース電流を提供する。
【００４４】本発明は、好適な実施例に関して説明され
たが、本発明は多くの方法で修正することができるこ
と、また特に設定され上記に説明された事例外にも多く
の実施例が可能であることは当業者には明白であろう。
従って、添付の請求項により、本発明の精神と範囲に入
るすべての修正を包含するものである。
たが、本発明は多くの方法で修正することができるこ
と、また特に設定され上記に説明された事例外にも多く
の実施例が可能であることは当業者には明白であろう。
従って、添付の請求項により、本発明の精神と範囲に入
るすべての修正を包含するものである。
【図面の簡単な説明】
【図１】本発明の好適な実施例による演算増幅器のブロ
ック図である。
ック図である。
【図２】図１に示される低電圧演算増幅器のための入力
段の好適な実施例を示す概略図である。
段の好適な実施例を示す概略図である。
【図３】図１に示される低電圧演算増幅器のための入力
段の代替の実施例を示す概略図である。
段の代替の実施例を示す概略図である。
【図４】図１に示される低電圧演算増幅器のための入力
段の別の代替の実施例を示す概略図である。
段の別の代替の実施例を示す概略図である。
【図５】図１に示される演算増幅器のための出力シンク
・トランジスタ・ベース電流発生段を示す概略図であ
る。
・トランジスタ・ベース電流発生段を示す概略図であ
る。
【図６】図１に示される演算増幅器のための出力ソース
・トランジスタ・ベース電流発生段を示す概略図であ
る。
・トランジスタ・ベース電流発生段を示す概略図であ
る。
【図７】図１に示される演算増幅器のための低電圧トラ
ンスリニア・ループの代替の実施例を示す概略図であ
る。
ンスリニア・ループの代替の実施例を示す概略図であ
る。
【図８】図１に示される出力増幅器のソースまたはシン
ク能力を選択する低電圧トランスリニア・ループの好適
な実施例を示す概略図である。
ク能力を選択する低電圧トランスリニア・ループの好適
な実施例を示す概略図である。
１０ 低電圧演算増幅器 １２ 演算増幅器入力段 １３ MOSFET装置 １４ シンク制御回路 １５ 電流シンク １６ トランスリニア・ループ １８，２４ トランジスタ ２０，２６，２８ キャパシタ ２２ ソース制御回路 ２３ バイアス回路 ２５，６７，１０７，１４７ 端子 ２７ 抵抗 ２９ 出力ドライバ段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・ディー・ペティ アメリカ合衆国アリゾナ州テンピ、イース ト・サイテーション・レーン1311 (72)発明者 ロバート・エル・バイン アメリカ合衆国アリゾナ州テンピ、サウ ス・ホルブルック・レーン5623
Claims (3)
- 【請求項１】 差分入力を受信し、増幅された差分入力
によって構成される演算増幅器入力段出力を提供する演
算増幅器入力段（１２）；前記演算増幅器入力段に結合
され、前記演算増幅器入力段出力を受信し、それから転
送された出力を提供するソース・フォロア（１３）；前
記ソース・フォロア（１３）に結合され、前記の転送さ
れた出力を受信し、それから第１バイアス出力および第
２バイアス出力を提供するバイアス回路（２３）；およ
び前記バイアス回路（２３）および前記演算増幅器入力
段出力に結合され、前記第１バイアス出力および前記第
２バイアス出力を受信し、それから出力ドライバ段出力
を提供する出力ドライバ段（２９）であって、前記出力
ドライバ段出力が前記差分入力の増幅である出力ドライ
バ段（２９）；によって構成されることを特徴とする低
電圧演算増幅器（１０）。 - 【請求項２】 低電圧演算増幅器において、差分入力を
増幅する方法であって：差分入力（VIN ）を受信する段
階；前記差分入力（VLIN）を増幅して演算増幅器入力段
出力（VIN ）を生成する段階；第１バイアス出力および
第２バイアス出力を前記演算増幅器入力段出力から提供
する段階；および前記第１バイアス出力および前記第２
バイアス出力から、前記差分入力の増幅である出力ドラ
イバ段出力を提供する段階；によって構成されることを
特徴とする方法。 - 【請求項３】 差分入力（VIN ）を受信し、増幅された
差分入力によって構成される演算増幅器入力段出力を提
供する演算増幅器入力段（１２）；前記演算増幅器入力
段に結合され、前記演算増幅器入力段出力を受信し、そ
れから第１バイアス出力および第２バイアス出力を提供
するバイアス回路（２３）；および前記バイアス回路
（２３）および前記演算増幅器入力段出力に結合され、
前記第１バイアス出力および前記第２バイアス出力を受
信し、それから出力ドライバ段出力を提供する出力ドラ
イバ段（２９）であって、前記出力ドライバ段出力が前
記差分入力の増幅である出力ドライバ段（２９）；によ
って構成されることを特徴とする低電圧演算増幅器（１
０）。
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|---|---|
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| JP4315299B2 JP4315299B2 (ja) | 2009-08-19 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6198315B1 (en) | 1998-01-12 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Current detection circuit |
| JP2019009548A (ja) * | 2017-06-22 | 2019-01-17 | ローム株式会社 | オペアンプ及びそれを用いたｄｃ／ｄｃコンバータ |
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| US6362686B1 (en) * | 1999-10-04 | 2002-03-26 | Texas Instruments Incorporated | Fast saturation recovery operational amplifier input stage |
| US6529076B2 (en) * | 2000-09-25 | 2003-03-04 | Texas Instruments Incorporated | Fast saturation recovery operational amplifier input stage |
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| US7088175B2 (en) * | 2001-02-13 | 2006-08-08 | Quantum Applied Science & Research, Inc. | Low noise, electric field sensor |
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| US6703900B2 (en) | 2002-06-05 | 2004-03-09 | Texas Instruments Incorporated | Fast, stable overload recovery circuit and method |
| US6961601B2 (en) * | 2003-06-11 | 2005-11-01 | Quantum Applied Science & Research, Inc. | Sensor system for measuring biopotentials |
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| CN105099451B (zh) * | 2015-07-31 | 2018-06-15 | 华为技术有限公司 | 差分放大电路及使用该差分放大电路的流水线模数转换器 |
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-
1997
- 1997-03-13 EP EP97104329A patent/EP0797295A1/en not_active Ceased
- 1997-03-18 KR KR1019970009125A patent/KR970068129A/ko not_active Application Discontinuation
- 1997-03-18 CN CN97104514A patent/CN1081407C/zh not_active Expired - Fee Related
- 1997-03-19 JP JP08564397A patent/JP4315299B2/ja not_active Expired - Lifetime
- 1997-03-21 TW TW086103602A patent/TW374238B/zh not_active IP Right Cessation
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| KR970068129A (ko) | 1997-10-13 |
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| CN1165428A (zh) | 1997-11-19 |
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