KR100203965B1 - 반도체 집적회로 - Google Patents

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Abstract

본 발명의 차등 증폭회로에 있어서, 바이폴라 트랜지스터의 에미터 영역과 콜렉터 영역간의 베이스 영역상에 백 게이트(28,29)를 갖는 소자를 이용하여 그 백 게이트(28,29)를 각각 다른쪽 트랜지스터의 콜렉터 또는 에미터(24,25)에 접속하고, 각 트랜지스터의 동작이 커지도록 정귀환을 건다. 본 발명은 트랜지스터의 동작을 고속화시키고, 또한 출력 진폭을 크게 할 수 있기 때문에, 차등 증폭회로의 증폭율을 상승시켜서 회로의 동작을 안정화시킬수 있다. 따라서, 종래 바이폴라 트랜지스터와 FET를 이용한 차등 증폭회로와 비교하여 회로의 집적화나 소자 동작의 안정화를 도모할 수 있다.

Description

반도체 직접회로
제1도는 본 발명의 실시예를 도시한 회로도.
제2도는 본 발명의 실시예에 이용하는 트랜지스터의 단면도.
제3도는 본 발명의 실시예에 이용하는 트랜지스터의 단면도.
제4도는 종래의 차동 증폭회로를 도시한 회로도.
제5도는 종래의 차동 증폭회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
11, 12 : PNP 가로형 바이폴라 트랜지스터
21 : 반도체 기판 22, 23 : 베이스 영역
24, 25 : 콜렉터 영역 26, 27 : 에미터 영역
28, 29 : 게이트 전극
본 발명은 반도체 집적 회로, 특히 차동 증폭회로를 구비한 반도체 집적 회로에 관한 것이다. 종래부터 대부분의 아날로그 회로내에는 차동 증폭회로가 이용되고 있다. 이 차동 증폭회로는 흐르는 전류의 총합이 규정된 2개의 트랜지스터의 베이스 또는 게이트에 입력된 전위차를 증폭하여 출력시키는 회로이다. 이 차동 증폭기는 바이폴라 트랜지스터를 이용한 것과 전계효과형 트랜지스터(이하, FET라 한다)를 이용한 것이 있고, 통상 IC회로에서는 각 소자는 동일칩내에 근접하여 만들어진다. 이 때문에 트랜지스터의 증폭율등의 각 정수는 칩의 온도가 변호하였다고 하더라도 2개의 트랜지스터에서 거의 동일하게 변화하기 때문에 회로의 평형이 유지되며, 안정된 동작을 하는 특징이 있다. 이들 차동 증폭 회로에 요구되는 특징으로서는 앞단의 회로에 의한 베이스 전류 등의 변동의 영향을 받기 어렵고, 또 회로의 안정 동작을 위해 전류 증폭율이 높은 소자를 이용해야 한다. 차동 증폭 회로의 증폭율은 트랜지스터의 컨덕턴스를 gm, 콜렉터 또는 에미터(FET의 경우는 소스 또는 드레인)와 접지간에 접속되는 부하를 R로 하면 gm*R으로 표시된다. 이 컨덕턴스 gm은 콜렉터(드레인)전류의 값에 의해 변동된다.
제 4도에 도시된 차동 증폭회로는 바이폴라 트랜지스터를 이용한 회로예이다. 도시된 바와 같이 2개의 트랜지스터 (Tr1, Tr2)의 베이스 단자는 입력(IN1, IN2)에 접속되고, 에미터 단자는 정전류원(1)에 접속되며, 2개의 트랜지스터의 에미터 전류의 총합은 일정한 값으로 규정된다. 출력(OUT1, OUT2)은 2기의 콜랙터 단자의 전위차에 의해 취출된다. 각각의 콜렉터 단자는 저항(R1, R2)을 통하여 접지되어 있다. 증폭율이 높은 트랜지스터를 이용함으로써 베이스 전류의 영향을 받지 않고 안정된 특징을 얻을 수 있다. 또 차동 증폭회로의 증폭율을 높이기 위해서는 개개의 트랜지스터의 전류 구동 능력을 높일 필요가 있지만, 가로형 PNP 트랜지스터를 이용한 경우, 그 구조상 전류 구동 능력이 작으며, 이것을 증가시키기 위해서는 소자 크기를 크게 할 필요가 있다. 또, 세로형 NPN 트랜지스터를 이용한 경우, 학실하게 소자 크기가 작아도 어느 정도의 전류 구동 능력을 얻을 수 있지만, 제조 비용이 대폭으로 높아진다. 이상과 같이 차동 증폭회로를 바이폴라 트랜지스터에 의하여 구성한 경우에는 베이스 전류의 영향에 의하여 회로의 안정성을 충분히 확보할 수 없다는 문제점이 있고, 이것을 해결하기 위해서는 비용 상승과 소자 크기의 증대를 면할수 없다는 문제점이 있다.
제5도에 도시된 차동 증폭회로는 FET를 이용한 회로예이다. 도시한 바와 같이 2개의 트랜지스터 (Tr1, Tr2)의 게이트 단자는 입력 (IN1, IN2)에 접속되고, 소스 단자는 정전류원(1)에 접속되며, 2개의 트랜지스터 (Tr1, Tr2)의 소스 전류의 총합은 일정한 값으로 규정된다. 출력(OUT1, OUT2)은 2개의 드레인 단자의 전위차에 의하여 취출된다. 제4도에 도시된 바이폴라 트랜지스터에 의하여 구성되는 차동 증폭회로에 비하여 게이트가 고임피던스이며, 이 게이트가 입력이 되기 때문에 도시생략한 앞단 회로의 전류 변동의 영향을 받는 것은 적지만 ,일반적으로 FET는 바이폴라 트랜지스터에 비하여 전류 구동 능력이 충분하지 않고, 또한 2개의 트랜지스터의 특성을 완전히 일치시키는 것이 곤란하며, 회로의 안정성에 문제점이 있다. 따러서, 종래의 FET또는 바이폴라 트랜지스터를 차동 증폭회로에 이용한 경우에는 회로의 안정성, 비용상승, 소자크기의 증대라는 문제점이 있다.
그런데, 근래 트랜지스터의 전류 증폭율의 향상과 집적화를 달성하기 위하여 가로형 바이폴라 트랜지스터의 기판 표면상에 MOS(Metal Oxide Silicon)구조를 형성하고, 이전극에 소정의 전압을 인가함으로써 놓은 전류 증폭율을 얻는 소자 구조의 검토가 행해지고 있다. 이 소자의 구조가 개시된 것으로는 일본 특허 공개 공보 소화 제63-136669호, 평성 제6-13396호가 있다. 이들 공개 특허 공보에 개시된 반도체 장치는 반도체 기판을 베이스 영역으로 하여 이 베이스 영역에 반대 도전형 에미터 영역 및 콜렉터 영역을 병렬로 설치한 가로형 트랜지스터에 있어서, 에미터 영역과 콜렉터 영역과의 사이의 베이스 영역의 반도체 기판 표면상에 절연막을 통하여 도전막(이하, 백 게이트라 한다)을 형성한 구조로 되어 있다. 그리고, 백 게이트에 베이스 영역을 반대 도전형화하는 전위를 안가함으로써, 에미터 영역고 콜렉터 영역과의 사이의 베이스 영역의 전위를 저하시켜서 에미터로부터의 주입 효율을 높이고, 채널 영역을 넓혀서 높은 전류 증폭율을 얻으려고 하는 것이다. 상기한 바와 같이, 종래의 트랜지스터에 의하여 구성된 차동 증폭회로에서 이것을 바이폴라 트랜지스터에 의하여 구성된 경우에는 베이스 전류의 영향에 의하여 회로의 안정성을 충분히 확보할 수 없으며, 이것을 해결하기 위해서는 비용 상승과 소자 크기의 증대를 면할 수 없다. 또 FET에 의하여 구성된 경우에는 차동 증폭회로의 증폭율이 충분하지 않고, 또한 2개의 트랜지스터의 특성을 완전히 일치시키는 것이 곤란하며, 회로의 안정성에 문제가 있다.
본 발명은 상기한 바와 같이, 에미터 영역과 콜렉터 영역과의 사이에 절연막을 통하여 백 게이트가 형성된 가로형 바이폴라 트랜지스터를 이용하여 집적도가 향상되고 안정된 특성을 가지는 차동 증폭회로의 제공을 목적으로 한다. 본 발명은 상기의 목적을 달성하기 위하여 제1도전형 베이스 영역과, 이 베이스 영역 표면상에 형성된 제2도전형 에미터 영역과, 이 에미터 영역과 이격하여 형성된 제2도전형 콜렉터 영역과, 적어도 상기 에미터 영역과 상기 콜렉터 영역간의 상기 베이스 영역 표면상에 절연막을 통하여 형성된 도전막을 구비하는 제1, 제2 트랜지스터와, 상기 제1트랜지스터의 콜렉터 영역과 상기 제2트랜지스터의 도전막을 접속하고, 상기 제2트랜지스터의 콜렉터영역과 상기 제1트랜지스터의 도전막을 접속하며, 상기 제1트랜지스터의 에미터 영역과 상기 제2트랜지스터의 에미터 영역을 정전류원에 공통으로 접속하고, 상기 제1트랜지스터의 콜렉터 영역을 제1부하 소자를 통하여 소정 전압에 접속하며, 상기 제2트랜지스터의 콜렉터 영역을 제2부하소자를 통하여 상기 소정 전압에 접속하고, 상기 제1트랜지스터의 베이스 영역을 제1입력으로 하고, 상기 제2트랜지스터의 베이스 영역을 제2입력으로 하며, 상기 제1트랜지스터의 콜렉터 영역을 제1출력으로 하고, 상기 제2트랜지스터의 콜렉터 영역을 제2출력으로 한 차동 증폭회로를 가지는 것을 특징으로 하는 반도체 집적 회로를 구성한다.
본 발명에 있어서는 차동 증폭회로에 이용되는 트랜지스터를 바이폴라 트랜지스터의 에미터 영역과의 사이의 베이스 영역상에 백게이트를 가지는 소자를 이용하며, 그 백 게이트를 각각 다른쪽 트랜지스터의 콜렉터 또는 에미터에 접속함으로써, 각 트랜지스터의 동작이 커지는 방향으로 정귀환을 건다. 이 결과, 트랜지스터의 동작을 고속화 시키고. 또한 출력의 진폭을 크게 할 수 있기 때문에, 차동 증폭회로의 증폭율을 상승시키고 회로의 동작을 안정화시킬 수 있다. 본 발명의 실시예에 관하여 이하에 도면을 참조하여 설명한다. 종래 FET와 바이폴라 트랜지터로 차동 증폭회로를 구성한 경우에, 소자의 백 게이트 전극이 있는 경우는 이 백 게이트 전극이 있는 경우는 경우는 이 백 게이트는 전원 전위 또는 접지 전위가 되도록 접속하여 이용하는 것이 일반적이므로 소자 기호는 생략하여 기술되는 것이 있다. 본 발명에 있어서 차동 증폭회로에 있어서의 바이폴라 트랜지스터는 등가적으로 FET와의 조합에 의한 소자이고, 회로의 접속에 있어서는 바이폴라를 유효하게 활용하기 위하여 소자 기호는 FET와 바이폴라 트랜지스터를 조합한 기호로 나타낸다. 먼저, 본 발명의 차동 증폭회로의 등가회로를 제 1 도에 도시한다. 본 발명의 실시예에 있어서 차동 증폭회로에서는 반도체 기판을 베이스 영역으로 하여 이 베이스 영역에 반대 도전형 에미터 영역 및 콜렉터 영역을 가판표면에 병렬로 설치한 가로형 트랜지스터에 있어서, 에미터 영역과 콜렉터 영역과의 사이의 베이스 영역의 반도체 기판 표면상에 절연막을 통하여 백 게이트 전극을 형성한 2개의 소자(이하, 단지 트랜지스터라 한다)(11,12)를 이용한다.
트랜지스터(11,12)의 베이스 단자를 입력(IN1,IN2)으로 하고, 트랜지스터(11)의 백 게이트 전극을 트랜지스터(12)의 콜렉터 단자에, 또 동일하게 트랜지스터(12)의 백 게이트 전극을 트랜지스터(11)의 콜렉터 단자에 각각 접속한다. 또, 트랜지스터(11,12)의 에미터 단자는 공통으로 정전류원(Ⅰ)의 출력에 접속한다. 또 콜렉터 단자는 소정의 부하 소자, 예컨대 저항(R1,R2)을 통하여 접지된다. 다음에 본 발명의 차동 증폭회로로서 이용하는 소자의 구조 및 그 접속 관계에 관하여 제2도의 단면도를 참조하여 설명한다. 여기애서 본 발명은 2개의 트랜지스터에 의하여 구성되기 때문에, 단면도에 있어서도 이것에 대응하여 2개의 트랜지스터에 관하여 도시한다. 도시된 바와 같이 본 발명의 차등 증폭회로에 이용하는 트랜지스터는 P형 반도체 기판(21)증에 형성된 N형 웰 영역을 베이스 영역(22,23)으로 하고, 기판 표면상에 이격하여 베이스 영역(22,23)에 대하여 반대 도전형 콜렉터 영역(24,25)과 에미터 영역(26,27)이 형성되며, 이들 에미터 영역과 콜렉터 영역(24,25) 사이의 베이스 영역(22,23)표면상에 절연막을 통하여 게이트 전극(28,29)이 형성된 구조로 되어 있다. 또 콜렉터 영역에 접속되는 R1,R2는 반도체 기판(21)내에 확산에 의하여 형성해도 좋고, 또는 반도체기판(21)상에 다결정 실리콘막등에 의하여 형성해도 좋다. 또 정전류원(Ⅰ)은 동일 칩내에 형성해도 좋고, 다른 칩에 형성해도 좋다. 이소자의 구조로서는 제3도에 도시한 바와 같이 제2도에 도시한 구조에 추가로 에미터 영역(26,27)으로부터 이격하여 형성된 콜렉터 영역(24,24',25,25')과, 에미터 영역(26,27)과 콜렉터 영역과의 사이의 베이스 영역(22,23)표면상에 절연막을 통하여 게이트 전극(28,28',29,29')이 형성된 소자를 이용해도 된다. 또한, 제 3도의 부호는 제2도와 동일 기능을 가지는 것은 동일하게 기술하고 있다. 계속하여 상기에 단면을 도시한 2개의 트랜지스터의 접속 관계에 관하여 설명한다. 또, 설명상 도면 왼쪽에 형성되어 있는 트랜지스터를 Trl, 오른쪽에 형서되어 있는 트랜지스터를Tr2로 한다. 이 Tr1,Tr2는 제1도에 있어서의 트랜지스터(11,12)에 대응하고 있다. Tr1의 게이트(28,28')와 Tr2의 콜렉터 영역(25,25')을 접속하고, 또 저항 R2를 통하여 접지된다. 여기서 R2의 앞에서 출력(OUT2)을 얻는다. 동일하게 Tr2의 게이트(29,29')와 Tr1의 콜렉터 영역(24,24')을 접속하고, 또 저항(R1)을 통하여 접지된다. 여기서 R1의 앞에서 출력(OUT1)을 얻는다. 또 Tr1의 에미터 영역(26)과 Tr2의 에미터 영역(27)을 공통으로 접속하고, 이것을 정전류원(Ⅰ)에 접속한다. 또 입력(IN1)은 Tr1의 베이스 영역에, 또 입력(IN2)은 Tr2의 베이스 영역에 입력한다. 이 접속 관계는 제2, 제3도에 있어서 동일하다. 이어서 상기에 도시한 회로의 동작에 관하여 제1도를 참조하여 설명한다. 예컨대 IN1에 고레벨, IN2에 저레벨의 입력신호가 인가된 경우 트랜지스터(11)의 콜렉터 전류는 감소되며, 역으로 트랜지스터(12)의 콜렉터 전류는 증가한다. 이 결과, OUT1에 나타나는 트랜지스터(11)의 콜렉터 전압은 감소되며, OUT2에 나타나는 트랜지스터(12)의 콜렉터 전압은 증가한다. 이 동작 원리에 관해서는 종래의 차동 증폭회로와 동일하고, IN1와 IN2의 입력신호의 전압차는 증폭되어 증폭이 큰 출력신호(OUT1,OUT2)의 전압차로 되어 출력된다. 본 발명에서 이용하는 트랜지스터는 통산의 기로형 바이폴라 트랜지스터의 에미터 영역과 콜렉터 영역과의 사이의 베이스 영역상에 백게이트를 가지고 있다. 이 백 게이트에 그 소자의 동작에 따라서 적당한 전압을 인가함으로써, 그 증폭율을 항상시키는 것이 가능하다. 본 발명에 있어서는 이 성질을 이용하여 차동 증폭회로를 구성하는 2개의 트랜지스터의 작용에 의하여 그 증폭율이 더욱 향상되도록 접속된다. 즉 , IN1에 고레벨, IN2에 저레벨의 입력신호가 인가된 경우, 트랜지스터(11)의 콜렉터 전류의 감소에 의하여 콜렉터 전압은 저하된다. 이 결과 트랜지스터(12)의 백 게이트에 인가된 전압은 하강되고, 트랜지스터(12)의 베이스영역에 형성된 콜렉터 영역과 에미터 영역과의 사이의 채널폭이 넓어지기 때문에, 트랜지스터(12)의 전류 구동 능력이 향상되고, 트랜지스터(12)의 콜렉터 전류는 증가한다. 한편, 트랜지스터(12)의 콜렉터 전류가 증가됨으로써 콜렉터 전압이 상승한다. 이 결과 트랜지스터(11)의 백 게이트에 인가되는 전압은 상승하고, 트랜지스터(11)의 베이스 영역에 형성되는 콜렉터 영역과 에미터 영역과의 사이의 채널폭이 좁아지기 때문에 트랜지스터(11)의 전류 구동 능력은 저하하며, 트랜지스터(11)의 콜렉터 전류는 감소한다. 따라서, 트랜지스터(11,12)에 있어서는 그 동작이 커지는 방향으로 정귀환이 걸리기 때문에 동작이 고속화되고, 또 출력 진폭이 커지기 때문에 차등 증폭회로의 증폭율이 상승하며, 회로의 동작이 안정화된다. 상기 실시예에 있어서는 N형 웰 영역에 형성된 PNP트랜지스터의 예에 관하여 나타내었지만, 이것과 반대 조전형 NPN트랜지스터를 이용하는 것도 가능하다. 또, 각 트랜지스터의 콜렉터와 저항(R1,R2) 또는 저항(R1,R2)과 접지 전위와의 사이에 백 게이트에 인가되는 바이어스 전압을 조정하기 위한 전압 강하 소자, 예컨대 다이오드등을 추가할 수도 있다. 이 다이오드를 콜렉터에 추가 접속하고 , 백게이트에 걸리는 바이어스 전압을 조정함으로써, 백게이트에 인가되는 전압을 적정화할 수 있으며, 각 트랜지스터의 전류 구동능력을 향상시키는 효과를 보다 안정시킬 수 있다. 지금까지 본 발명을 양호한 실시예로서 설명하였지만 본 발명은 상기 실시예에 의해 한정되는 것이 아니라 후기되는 청구 범위에 의해 정의되는 것으로 한다. 또한, 본원 청구범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다. 본 발명에 있어서는 차등 증폭회로에 이용되는 트랜지스터를 바이플라트랜지스터의 에미터 영역과 콜렉터 영역과의 사이의 베이스 영역상에 백게이트를 가지는 소자를 이용하고, 그 백 게이트를 각각 다른쪽의 트랜지스터의 콜렉터 또는 에미터에 접속함으로써, 각 트랜지스터의 동작이 커지는 방향으로 정귀환을 건다. 이결과, 트랜지스터의 동작을 고속화시키고, 또 출력 진폭을 높일 수 있기 때문에 차등 증폭회로의 증폭율을 상승시켜서 회로의 동작을 안정화시킬 수 있다. 따라서, 종래의 바이폴라 트랜지스터와 FET를 이용한 차동증폭회로를 비교하여 회로의 집적화와 소자 동작의 안정화를 도모할 수 있는 차등 증폭 회로를 가지는 반도체 집적 회로의 제공이 가능하다.

Claims (6)

  1. 제1도전형 베이스영역(22)과, 상기 베이스 영역 표면상에 형성된 제2도전형에미터영역(26)과, 상기 에미터 영역과 이격하여 상기 베이스 영역 표면상에 형성된 제2도전형 콜렉터 영역(24,24')과, 적어도 상기 에미터 영역과 상기 콜렉터 영역간의 상기 베이스 영역 표면상에 절연막을 통하여 형성된 도전막(28,28')을 구비하는 제1트랜지스터와; 제1도전형 베이스 영역(23)과, 상기 베이스 영역 표면상에 형성된 제2도전형 에미터 영역(27)과, 상기 에미터 영역과 이격하여 상기 베이스 영역 표면상에 형성되고 상기 제1트랜지스터의 도전막에 접속된 제2도전형 콜렉터 영역(25,25')과, 적어도 상기 에미터 영역과 상기 콜렉터 영역간의 상기 베이스 영역 표면상에 절연막을 통하여 형성되며 상기 제1트랜지스터의 콜렉터 영역에 접속된 도전막(29,29')을 구비하는 제2트랜지스터와; 상기 제1트랜지스터의 에미터 영역과 상기 제2트랜지스터의 에미터 영역에 접속된 정전류원(Ⅰ)과; 상기 제1트랜지스터의 콜렉터 영역과 소정 전압과의 사이에 접속된 제1부하소자(R1)와; 상기 제2트랜지스터의 콜렉터 영역과 상기 소정 전압과의 사이에 접속된 제2부하소자(R2)와; 상기 제1트랜지스터의 베이스 영역과 상기 제2트랜지스터의 베이스 영역을 입력으로 하고, 상기 제1트랜지스터의 콜렉터 영역과 상기 제2트랜지스터의 콜렉터 영역을 출력으로 한 차등 증폭회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 소자 분리 영역을 통하여 제1도전형 반도체 기판에 형성된 제2도전형인 2개의 웰 영역을 베이스 영역(22,23)으로 하고, 상기 2개의 베이스 영역에 서로 이격하여 형성된 제1도전형 콜렉터 영역(24,24',25,25') 및 에미터 영역(26,27)과, 상기 콜렉터 영역과 상기 에미터 영역간의 상기 반도체기판상에 절연막을 통하여 형성된 도전막(28,28',29,29')을 구비하는 제1및 제2트랜지스터와; 상기 제1 및 제2트랜지스터의 에미터 영역에 공통 접속된 정전류원 (Ⅰ)과; 상기 제 1트랜지스터의 콜렉터 영역과 소정 전압과의 사이에 접속된 제1부하소자(R1)와; 상기 제2트랜지스터의 콜렉터 영역과 소정 전압과의 사이에 접속된 제 2부하 소자(R2)와; 상기 제1 트랜지스터의 콜렉터 영역과 상기 제2트랜지스터의 도전막을 접속하는 수단과; 상기 제2 트랜지스터의 콜렉터 영역과 상기 제1트랜지스터의 도전막을 접속하는 수단과; 상기 제1트랜지스터의 베이스 영역을 제1입력(IN1)으로 하고, 상기 제2트랜지스터의 베이스 영역을 제2입력(IN2)으로 하며, 상기 제1트랜지스터의 콜렉터 영역을 제1출력(OUT1)으로 하고, 상기 제2트랜지스터의 콜렉터영역을 제2출력(OUT2)으로 하는 차등 증폭회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1도전형 에미터 영역(26)과, 제1도전형 콜렉터 영역(24,24')과, 제2도전형 베이스 영역(22)을 갖는 제1트랜지스터와; 제1도전형 에미터영역(27)과, 제1도전형 콜렉터 영역(25,25')과, 제2도전형 베이스 영역(23)을 갖는 제2트랜지스터와; 상기 제1트랜지스터의 콜렉터 영역과 소정 전압과의 사이에 접속되는 제1부하 소자(R1)와; 상기 제2트랜지스터의 콜렉터 영역과 소정 전압과의 사이에 접속되는 제2부하 소자(R2)와; 상기 제1및 제2트랜지스터의 에미터 영역에 공통 접속되는 정전류원(Ⅰ)과; 상기제1 및 제2 트랜지스터의 베이스 영역을 입력(IN1,IN2)으로 하고, 상기 제1 및 제2트랜지스터의 콜렉터 영역을 출력(OUT1,OUT2)으로 하는 차등 증폭회로를 갖는 반도체 집적 회로에 있어서, 상기 제1 및 제2트랜지스터의 에미터 영역과 콜렉터 영역간의 베이스영역상에 절연막을 통하여 형성된 도전막(28,28',29,29')과, 상기 제1트랜지스터의 상기 도전막과 상기 제2트랜지스터의 콜렉터 영역을 접속하는 수단과, 상기 제2트랜지스터의 상기 도전막과 상기 제 1트랜지스터의 콜렉터 영역을 접속하는 수단을 갖는 차등 증폭회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 제1트랜지스터의 콜렉터 영역과 상기 제1부하 소자와의 사이에 설치된 제1전압 하강 소자와, 상기 제2트랜지스터의 콜렉터 영역과 상기 제2부하 소자와의 사이에 설치된 제2전압 하강 소자를 갖는 것을 특징으로 하는 반도체 집적 회로.
  5. 제2항에 있어서, 상기 제1트랜지스터의 콜렉터 영역과 상기 제1부하 소자와의 사이에 설치된 제1전압 강하 소자와, 상기 제2트랜지스터의 콜렉터 영역과 상기 제2부하 소자와의 사이에 설치된 제2전압 강하 소자를 갖는 것을 특징으로 하는 반도체 집적 회로.
  6. 제3항에 있어서, 상기 제1트랜지스터의 콜렉터 영역과 상기 제1부하 소자와의 사이에 설치된 제1전압 강하 소자와, 상기 제 2트랜지스터의 콜렉터 영역과 상기 제2부하 소자와의 사이에 설치된 제2전압 강하 소자를 갖는 것을 특징으로 하는 반도체 집적 회로.
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