KR0153846B1 - 반도체 집적회로 - Google Patents

반도체 집적회로

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KR0153846B1 KR1019950025549A KR19950025549A KR0153846B1 KR 0153846 B1 KR0153846 B1 KR 0153846B1 KR 1019950025549 A KR1019950025549 A KR 1019950025549A KR 19950025549 A KR19950025549 A KR 19950025549A KR 0153846 B1 KR0153846 B1 KR 0153846B1
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사토 후미오
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Abstract

본 발명에 있어서는 횡형 바이폴라트랜지스터의 에미터영역, 콜렉터영역 사이의 베이스영역 상에 게이트전극을 형성하고, 이 구조의 소자(11, 12)를 이용하여 전류미러 회로를 구성하며, 각각의 게이트전극에 전류미러 회로의 기준전류(14)에 따른 바이어스전압이 인가되도록 한 구성으로 한다.
본 발명에 의하면, 전류원으로서 이용되는 전류미러 회로에 있어서 전류값이 큰 영역에 있어서도 베이스전류에 의한 영향을 거의 무시할 수 있기 때문에 미러계수가 높고, 또한 보상회로 등을 필요로 하지 않는다. 따라서, 회로를 구성하기 위한 소자수가 적고, 더욱이 전류 구동능력이 큰 전류미러 회로를 제공할 수 있다.

Description

반도체 집적회로
제1도는 본 발명의 실시예를 나타낸 회로도,
제2도는 본 발명의 실시예에 이용하는 트랜지스터의 단면도,
제3도는 종래의 전류미러 회로도,
제4도는 미러계수의 드레인전압 의존성을 나타낸 특성도,
제5도는 종래의 전류미러 회로도,
* 도면의 주요부분에 대한 부호의 설명
11,12 : 횡형 PNP 바이폴라트랜지스터 13,28 : 다이오드,
14 : 기준전류 15,34,54 : 출력전류,
16 : 에미터단자 17 : 콜렉터단자,
18 : 베이스단자 19 : 게이트전극,
20 : 저항 21 : P형 반도체기판,
22 : 베이스영역 23 : 콜렉터영역,
24 : 에미터영역 25 : 절연막,
26 : 게이트전극 27 : 매립층
31,32 : FET 33,53 : 기준전류,
51,52 : 트랜지스터
[산업상의 이용분야]
본 발명은 반도체 집적회로, 특히 정전류회로로서 전류미러 회로를 구비한 반도체 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래로부터 아날로그회로 내에는 정전류회로가 많이 이용되고 있다. 이 정전류회로의 대표적인 것으로서는 전류미러 회로가 알려져 있다. 이 전류미러 회로에는 전계효과형 트랜지스터(이하, FET라 칭한다)를 이용한 것이나 바이폴라트랜지스터를 이용한 것이 있다.
FET를 이용한 것으로서는 제3도에 나타낸 바와같이, FET(31, 32)의 각각의 게이트단자 서로를 접속하고, 게이트전극과 기준전류 설정측의 FET(31)의 소스단자 또는 드레인단자를 접속하며, 백게이트와 드레인단자 또는 소스단자를 전원에 접속한 구성의 것이 대표적이다. 전류원으로서는 FET(32)의 출력전류(34)를 이용한다.
전류미러 회로의 성능을 나타내는 수치인, 각각의 FET로부터의 출력전류의 출력전류비(이하, 미러계수라 칭한다.)는 1에 가까운 쪽이 바람직하다. 이 미러계수를 1에 가깝게 하기 위해서는 2개의 FET의 전기적 특성이 동일하게 되는 소자를 선택하고, 더욱이 출력전류에 대하여 드레인전압 의존성을 절감할 필요가 있다.
제4도에 미러계수의 드레인전압 의존성의 일례를 나타내는 바, 이에 의하면 미러계수를 1에 가깝게 하는데에는 드레인전압이 어느정도 이상 클 필요가 있다. 이것은 드레인전압의 변화에 의한 채널 길이의 영향이 크고, 따라서 드레인전압의 출력전류에 주는 영향이 크기 때문이다. 이 미러계수의 드레인전압 의존성을 절감하는 데에는 FET의 소자 크기를 크게하는 것이나 보상회로를 설치하는 등의 대책이 필요하게 된다.
따라서, 종래의 FET를 전류미러 회로에 이용한 경우에는 그 성능을 향상시키기 위하여 소자수를 증가시키는 것이 소자 크기를 크게 증가할 필요가 있고, 소자 크기의 소형화나 축소화, 집적화의 점에 있어서 문제로 되어 있다.
한편, 바이폴라트랜지스터를 이용한 것으로서는 제5도에 나타낸 바와 같이, 2개의 트랜지스터(51, 52)의 각각의 베이스단자 서로를 접속하고, 베이스단자와 기준전류 설정측의 트랜지스터(51)의 콜렉터단자, 또는 에미터단자를 접속하며, 에미터단자 또는 콜렉터단자를 전원에 접속한 구조의 것이 대표적이다. 전류원으로서는 트랜지스터(52)의 출력전류(54)를 이용한다.
FET의 경우와 마찬가지로 전류미러 회로로서는 각각의 트랜지스터의 출력 전류의비(미러계수)는 1에 가까운 쪽이 바람직하다. 트랜지스터의 전류 증폭율은 콜렉터전류와 베이스전류의 비에 의해 결정되지만, 이 전류 증폭율의 값이 낮은 만큼 콜렉터전류는 베이스전류의 변화의 영향을 받기 쉽고, 전류 증폭율이 낮은 경우는 2개의 트랜지스터의 출력전류의 차가 크게 되기 때문에 미러계수도 저하된다. 따라서, 전류미러 회로에 이용하는 트랜지스터로서는 전류증폭율이 높은 것을 이용하는 것이 바람직하지만, 고성능인 전류미러 회로를 구성하기 위하여 콜렉터전류의 베이스전류의 변동에 의한 영향을 억제하기 때문에 보상회로를 더하는 등의 대책이 취해지고 있다. 그런, 이 결과 소자수가 증가하여 집적화의 점에 있어서 문제로 되어 있다.
이들 문제점을 해결하기 위하여 횡형 바이폴라트랜지스터의 기판 표면 상에 MOS(Metal Oxide SiliCon)구조를 형성하고, 이 전극에 소정의 전압을 인가함으로써 높은 전류 증폭율을 얻는 소자 구조의 검사가 행해지고 있다. 이 소자의 구조가 나타난 것으로서는 일본 특허공개공보 소63-136669호 공보나 특허공개공보 평6-13396호 공보가 있다. 이들의 특허공개공보에 기재된 반도체장치는 반도체기판을 베이스영역으로하고, 이 베이스영역에 반대 도전형의 에미터영역 및 콜렉터영역을 병렬로 설치한 횡형 트랜지스터에 있어서, 에미터영역과 콜레터영역 사이의 베이스영역의 반도체기판 표면상에 절연막을 매개로 도전막을 형성한 구조로 되어 잇다. 그리고, 도전막에 베이스영역을 반대 도전형화 하는 것과 같은 전위를 인가함으로써 이 부분에 채널을 형성하여 높은 전류 증폭율을 얻도록 하는 것이다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 에미터영역과 콜렉터영역의 사이에 절연막을 매개로 도전막이 형성된 횡형 바아폴라트랜지스터를 이용하여 전류미러회로를 구성한다. 그리고, 이 도전막에 전류미러 회로의 기준전류에 대응한 바이어스 전압이 인가되는 것과 같은 구성으로 함으로써 기준전류에 따라 채널 영역의 폭이 넓어지고, 각 트랜지스터에 있어서 동작전류가 증가해도 충분히 높은 전류 증폭율을 유지시켜 종래에 비해 미러계수가 높고, 또한 대전류에 대응할 수 있는 전류미러 회로를 구성하는 것을 목적으로한다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 베이스영역과, 이 베이스영역 표면상에 에미터영역과 콜렉터영역이 떨어져 형성되고, 적어도 상기 에미터영역과 상기 콜렉터영역 사이의 상기 베이스영역 표면 상에 절연막을 매개로 형성된 도전막을 갖춘제1 및 제2횡형 바이폴라트랜지스터를 이용하여 전류미러 회로를 구성하여, 상기 제1 및 제2트랜지스터의 도전막에 상기 제1트랜지스터의 출력전류에 대응한 바이어스 전압이 인가되는 구성으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 베이스 영역 중에서 형성되는 채널 폭을 이 기준전류에 따라 변화시켜 전류가 큰 경우에서도 각 트랜지스터의 전류 증폭율을 높은 상태로 유지할 수 있다 따라서, 베이스 전류에 의한 영향이 거의 무시할 수 있기 때문에 미러계수가 높고, 또한 보상회로 등을 필요로 하지 않기 때문에 소자수가 적어지고, 더욱이 전류 구동능력이 큰 전류미러 회로를 제공할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 분 발명의 실시예의 전류미러 회로의 회로도를 제1도에 나타냈다. 종래 FET나 바이폴라트랜지스터로 전류미러 회로를 구성한 경우에서 소자의 백게이트 전극인 경우는 이 백게이트는 전원전위 또는 접지전위로 되도록 접속하고 있다. 본 발명에 있어서의 전류미러 회로에 있어서 바이폴라트랜지스터는 등가적으로 FET와의 조합으로 이용하기 때문에 FET와 바이폴라트랜지스터의 각각의 백게이트는 접속한 구조로 된다. 따라서, 소자의 기호는 FET와 바이폴라트랜지스터를 조합시킨 기호로 나타낸다. 또한, 이하의 설명에 있어서는 바이폴라트랜지스터의 에미터영역, 콜렉터영역 및 이들 영역 사이의 베이스영역 상의 도전막을 게이트전극이라 칭한다.
본 발명의 등가회로를 제1도에 나타냈다. 본 발명의 실시예 있어서 전류미러 회로는 2개의 횡형 PNP 바이폴라트랜지스터(11, 12)의 베이스단자(18)서로를 접속하고, 또한 트랜지스터(11, 12)의 에미터단자(16)는 전원(VDD)에 접속하여 이용한다. 또한, 기준전류 설정측의 트랜지스터(11)의 콜렉터단자(17)는 베이스단자(18)와 등전위로 되도록 접속한다. 또한, 트랜지스터(11,12)의 게이트전극(19)은 기준전류 설정측의 트랜지스터(11)의 콜렉터단자(17)에 접속한 다이오드(13)의 캐소드와 등전위로 되도록 접속하여 이용한다. 이에 의해 콜렉터단자(17)와 게이트전극(19)의 전위차는 원하는 기준전류(14)의 전류값에 대해 0.7∼0.8Ⅴ정도의 범위로 변화한다. 또한, 전류미러 회로로서의 전류원은 트랜지스터(12)의 출력(15)을 이용한다.
여기에서 다이오드(13)의 애노드를 기준전류 설정측의 콜렉터단자(17)에 접속하고, 캐소드를 트랜지스터(11, 12)의 게이트전극(19)에 접속하는 것은 트랜지스터(11)에 흐르는 전류미러 회로의 기준전류(14)의 전류값에 따라 트랜지스터(11, 12)의 베이스영역에 형성되는 채널의 폭을 제어하는 바이어스 전압을 인가하기 때문이다. 전류값(14)이 변화함에 따라 다이오드(13)에 있어서의 전압강하도 변화하기 때문에, 게이트전극에 인가되는 바이어스 전압도 이 기준전류(14)의 전류값에 따라 변화하는 것으로 된다. 따라서, 이 기준전류(14)의 변화에 의해 트랜지스터의 베이스 영역에 형성되는 채널의 폭이 늘고 줄기 때문에, 기준전류(14)의 전류값에 따른 폭의 채널이 형성되는 것으로 된다. 또한, 게이트전극으로의 바이어스 수단으로서는 다이오드(13)를 이용하는 변화로 전압강하가 0.5∼1.0Ⅴ정도로 되는 것과 같은 값의 저항을 이용하고, 기준전류(14)에 대응한 바이어스 전압이 게이트전극에 인가되도록 해도 된다. 더욱이, 다이오드와 저항을 조합시켜 이용해도 된다. 또한, 저항(20)에 대해서는 기준전류(14)를 발생시키기 위한 것으로, 저항의 다른 다이오드나 트랜지스터 등의 부하소자 또는 이들을 조합시킨 것이 좋다.
본 발명에 의하면, 전류 증폭율이 50k 정도인 횡형 바이폴라트랜지스터의 베이스 영역 상에 게이트전극을 갖춘 소자를 이용하고, 이 게이트전극에 전류미러회로의 기준전류에 대응한 바이어스 전압을 인가함으로써 대전류에 있어서도 전류 증폭율이 높게 되는 구성으로 한다. 따라서, 기준전류가 큰 영역에 있어서도 트랜지스터 단체의 전류 증폭율이 50k의 경우에서는 미러계수는 0.9996으로 된다.
이에 의해 전류 미러 회로의 미러계수를 향상시키기 위해 이용하고 있는 트랜지스터의 전류 증폭율을 학보하기 위한 보상회로가 불필요하게 되어 회로를 구성하는 소자수를 절감시킬 수 있다. 더욱이, FET로 회로를 구성한 경우에 비해, 특히 대전류 영역에 있어서 전류 증폭율의 포화경향이 적기 때문에 전류 구동능력이 현저히 향상된다. 떠한, 미러계수의 드레인전압 의존성이 문제가 되지 않기 때문에 저전압의 영역으로 사용하는 것 및 소자크기를 적게할 수 있다.
더욱이, 대전류를 확보할 목적으로 1개의 전류미러 회로를 구성하기 때문에 복수의 트랜지스터를 병렬로 접속하고 있는 경우에 비해 본 발명에 있어서의 실시예에서는 전류 구동능력이 향상하기 위하여 트랜지스터를 복수병렬로 접속하지 않아도 충분히 대전류에 대응할 수 있으며, 그 결과 소자를 절감시킬수 있다. 물곤 더욱 대전류를 얻는 경우에는 트랜지스터를 복수 병렬로 접속하여 이용하는 것도 가능하다.
다음에, 본 발명의 전류미러 회로의 단면도를 제2도에 나타낸다. 도시한 바와같이, 본 발명의 전류미러 회로의 단면도는 P형 반도체기관(21)중에 형성된 N형 웰영역을 베이스 영역(22)으로하여 기판의 표면 상에서 떨어져 베이스영역(22)에 대해 반대 도전형의 콜렉터영역(23)과 에미터영역(24)이 형성되고, 이 콜렉터영역(23)과 에미터영역(24)사이의 베이스영역(22) 표명상에 절연막(25)을 매개로 게이트전극(26)이 형성된 구조로 되어 있다.
또한, 도면 중의 점선으로 에워싸여 나타낸 바와 같이 본 발명의 전류미러 회로에 이용하는 횡형 PNP 바이폴라트랜지스터(11, 12)는 웰영역을 베이스영역(22)으로 하고, 콜렉터영역(23)과 에미터영역(24) 및 절연막(25)을 매개로 형성된 게이트전극(26)에 의해 구성되어 있다.
종래의 횡형 바이폴라트랜지스터는 통상 2개의 콜렉터영역의 사이에 에미터영역이 형성된 구조로 되어 있다. 본 발명에 있어서는 콜렉터영역(23)과 에미터영역(24) 사이의 게이트전극(26)을 2장소에 형성하고, 에미터영역(24)을 공통으로 이용함으로써 1개의 웰영역(22)에 바이폴라트랜지스터를 2개 형성할 수 있으며, 따라서 회로의 집적화를 도모할 수 있다. 또한, 웰영역(22)에 2개의 트랜지스터를 형성함으로써, 2개의 트랜지스터의 베이스단자는 매립층(27)에 의해 접속되어 있는 것으로 되고, 기판 상에서의 배선이 불필요하게 된다. 더욱이, 에미터영역(24)은 2개의 트랜지스터로 공통이고, 전원에 접속하는 배선은 1개로 좋다. 따라서, 배선을 형성하기 위한 형성 공정이나 스페이스 및 설계상의 제약을 절감시킬 수 있다.
또한, 콜레터영역(23), 에미터영역(24)사이의 게이트전극(26)에 대한 바이어스 수단으로서의 다이오드(28)는 예컨데, 상기 2개의 트랜지스터가 형성되어 있는 영역의 인접하는 영역에 기판과는 반대 도전형의 불순물을 도입하여 PN접합에 의해 형성한다. 그리고, 이 PN접합의 각각에 전극을 형성하고, 이 2개의 전극과 트랜지스터의 콜레터단자(23) 및 게이트전극(26)을 각각 접속한다, 또한, 바이어스 수단으로서 저항을 이용하는 경우에는 원하는 저항값으로 되도록 다결정 실리콘막 중에 원하는 농도의 불순물을 도입함으로써 형성해도 되고, 반도체기판 중에 소정 농도의 도전형의 불순물을 도입하여, 확산저항을 형성해도 된다.
상기 실시예에 있어서는 P형 MOS와 PNP형 트랜지스터의 예에 대하여 나타냈지만, 이와 반대 도전형의 MOS나 트랜지스터를 이용하는 것도 가능하다, 또한, 트랜지스터와 전원의 사이에 저항을 접속함으로써 작은 전류를 발생시키거나, 소자의 전기적 특성의 오차를 억제할 수 있는 것은 종래와 마찬가지이다.
또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 나타낸 실시예로 한정할 위도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 전류원으로서 이용되는 전류미러 회로에 이용되는 각 트랜지스터에 있어서, 전류값이 큰 영역에 있어서도 베이스전류에 의한 영향을 거의 무시할 수 있기 때문에, 미러계수가 높고, 또한 보상회로 등을 필요로 하지 않는다. 보상회로 등을 필요로 하지 않기 때문에 회로를 구성하기 위한 소자수가 적고, 더욱이 전류 구동능력의 큰 전류미러 회로를 제공할 수 있다.

Claims (9)

  1. 제1도전형 베이스영역(22)과, 이 베이스영역(22) 표면 상에 형성된 제2도전형 에미터영역(23), 이 에미터영역(23)과 떨어져 형성된 제2도전형 콜렉터영역(24) 및, 적어도 상기 에미터영역(23)과 상기 콜렉터영역(24)사이의 상기 베이스영역 표면 상에 절연막(25)을 매개로 형성된 도전막(25)을 갖춘 제1 및 제2횡형 바이폴라트랜지스터(11, 12)와, 이 제1 및 제2트랜지스터(11, 12)의 도전막에 상기 제1트랜지스터(11)의 출력전류에 대응한 바이어스 전압을 인가하는 수단을 갖추고, 상기 제1트랜지스터(11)의 출력전류를 기준전류로 하고, 상기 제2트랜지스터(12)의 출력전류를 전류원으로 하는 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  2. 제1항에 있어서, 상기 바이어스 전압을 인가하는 수단이 제1트랜지스터(11)의 출력단자(23)와, 상기 제1 및 제2트랜지스터(11, 12)의 도전막(26)과의 사이에 접속되어 있는 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  3. 제2항에 있어서, 상기 바이어스 전압을 인가하는 수단이 상기 기준전류에 대응하여 상기 도전막에 대하여 상기 제1트랜지스터(11)의 출력전압의 전압강하를 발생시키는 소자(28)인 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  4. 제3항에 있어서, 상기 바이어스 전압을 인가하는 수단이 저항 또는 다이오드인 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  5. 제1항에 있어서, 상기 바이어스 전압이 상기 제1 및 제2트랜지스터(11, 12)의 상기 에미터영역과 상기 콜레터영역 사이의 상기 베이스영역에 형성되는 채널 폭을 변화 시키는 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  6. 제1항에 있어서, 상기 제1 및 제2트랜지스터(11, 12)가 동일의 웰(22)내에 형성되는 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  7. 제6항에 있어서, 상기 제1 및 제2트랜지스터(11, 12)가 에미터영역(24)을 공유하는 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  8. 제1도전형 베이스영역(22)과, 이 베이스영역(22) 표면 상에 제2도전형 에미터영역(23)과 콜렉터영역(24)이 떨어져 형성된 제1 및 제2횡형 바이폴라트랜지스터(11, 12)를 갖추고, 상기 제1 및 제2트랜지스터(11, 12)의 에미터영역(23) 또는 콜레터영역(24)의 한쪽을 입력단자, 다른 쪽을 출력단자로 하고, 상기 제1 및 제2트랜지스터(11, 12)의 베이스영역(22)을 서로 접속하고, 상기 제1트랜지스터(11)의 출력단자와 상기 제1트랜지스터(11)의 베이스영역(22)을 접속하고, 상기 제1트랜지스터(11)의 출력을 기준전류로 하고, 상기 제2트랜지스터(12)의 출력을 전류원으로 하는 전류미러 회로를 구비하며, 상기 제1 및 제2트랜지스터(11, 12)의 상기 에미터영역(23)과 콜렉터영역(24) 사이의 상기 베이스영역(22) 표면 상에 절연막(25)을 매개로 도전막(26)이 형성되고, 이 도전막(26)에 상기 기준전류에 대응한 바이어스전압이 인가되는 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
  9. 반도체기판 표면에서 상기 반도체기판 내에 형성된 제1도전형 제1영역과, 상기 반도체기판 표면이 상기 제1영역 내에 형성된 제2도전형 제2영역, 이 제2영역에서 떨어져 상기 반도체기판 표면의 상기 제1영역 내에 형성된 제2도전형 제3영역, 상기 제2영역과 상기 제3영역의 사이에 상기 제2영역과 상기 제3영역에서 떨어져 상기 반도체기판 표면의 상기 제1영역 내에 형성된 제2도전형 제4영역, 상기 제2영역과 상기 제4영역 사이의 상기 반도체기판 표면 상에 제1절연막을 매개로 형성된 제1도전막, 상기 제3영역과 상기 제4영역 사이의 상기 반도체기판 표면 상에 제2절연막을 매개로 형성된 제2도전막, 제1부하소자, 제2부하소자, 상기 제2영역과 상기 제1영역을 접속하는 제1배선, 상기 제1배선과 상기 제1부하소자의 입력단자를 접속하는 제2배선, 상기 제1부하소자의 출력단자와 상기 제2부하소자의 입력단자를 접속하는 제3배선, 상기 제2부하소자의 출력단자와 출력전압을 접속하는 제4배선, 상기 제1부하소자의 출력단자와 상기 제1도전막을 접속하는 제5배선, 상기 제1부하소자의 출력단자와 상기 제1도전막을 접속하는 제6배선, 상기 제4영역과 입력전압을 접속하는 제6배선 및, 상기 제4배선영역에 접속된 제7배선을 구비하여 구성된 것을 특징으로 하는 전류미러 회로를 갖춘 반도체 집적회로.
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