JPH02260561A - 半導体装置 - Google Patents

半導体装置

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JPH02260561A
JPH02260561A JP1081290A JP8129089A JPH02260561A JP H02260561 A JPH02260561 A JP H02260561A JP 1081290 A JP1081290 A JP 1081290A JP 8129089 A JP8129089 A JP 8129089A JP H02260561 A JPH02260561 A JP H02260561A
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terminal
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善紀 山田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に関するもので、特に共通電位端
子（以下グランド端子と記す）を有する半導体装置にお
いて、グランド端子用リード部材としてボンディングワ
イヤを使用しない構造の半導体装置に利用されるもので
ある。
（従来の技術） 一般に１つの半導体チップに複数の回路素子を搭載した
半導体装置、即ちモノリシック集積回路は、小形、軽量
、低消費電力、低コスト、°高信°頼性、高密度等の特
徴を持ち、電子計算機、テレビ、ラジオ、カメラ、自動
車等各方面に応用されている。
以下、グランド端子を有する半導体装置の一例として、
モノリシック集積回路の直接結合増幅半導体装置を取り
上げ、従来技術について説明する。
第７図は上記半導体装置の回路図である。　この集積回
路は、２個のトランジスタ１（区別する必要のあるとき
は符号ｉａ、ｔｂで表わす）と６個の抵抗２（符号２ａ
ないし２ｆ）か°ら構成され、入力端子３８、出力端子
３ｂ、バイアス端子３ｃ及びグランド端子３ｄを備えて
いる。
第７５１に示した半導体装置をモノリシック亀積回路に
した時の回路素子等の割付は配置パターン（以下レイア
ウトパターンという）の−例を第８図に示す、　トラン
ジスタ領域４は２ケ所（４ａ。
４ｂ）、抵抗領域５は６ケ所（５ａないし５ｆ）設けら
れ、各領域はＰＮ接合により分離されると共に、各トラ
ンジスタ素子及び抵抗素子間はアルミ配線６（斜線部分
）によって接続される。　又入力、出力、バイアス及び
グランドの各端子３ａないし３ｄは、それぞれリード部
材９ａないし９ｄと同体で、外囲器から突出して形成さ
れる。
各リード部材９とチップ上に形成されるポンディングパ
ッド７（７ａないし７ｄ）とはそれぞれ対応するボンデ
ィングワイヤ８（８ａないし８ｄ　）によって接続され
ている。
上記構成のモノリシック集積回路の機能の概要は次の通
りである。　入力端子３ａとグランド端子３ｄとに印加
される入力信号電圧は、トランジスタｌａ、ｌｂにより
増幅され、出力端子３ｂとグランド端子３ｄとから外部
回路（図示してない）に出力される。　入力端子３ａ、
前段トランジスタ１ａ、次段トランジスタ１ｂ及び出力
端子３ｂは導電部材により結ばれ、いわゆる直接結合２
段増幅回路を構成する。　抵抗２ａないし２［の第１の
機能は、バイアス端子３Ｃとグランド端子３ｄとの間に
供給される直流電圧を分圧して、トランジスタ１ａ及び
１ｂのコレクタ、ベース及びエミッタに所定のバイアス
電圧を与え、これによりトランジスタの動作点を決める
ものである。
又抵抗２ｄ及び２ｆは負帰還抵抗とも呼ばれ、安定で良
質な増幅動作を得るために設けられる。
第９図は、上記半導体装置の模式的な一断面図である。
　即ち従来の半導体チップは、高比抵抗の一導電型（例
えばＰ型）半導体基板１０に一導電型とは反対の導電型
（例えばＮ型）のエピタキシャル層１１を備え、更にこ
のエピタキシャル層１１上に形成されたシリコン酸化膜
１２上にポンディングパッド７を備えた構造になってい
る。
このような構造を持つモノリシック集積回路チップは、
リード部材９（９ａないし９ｄ）上に搭載され、ポンデ
ィングパッド７とリード部材９とは、ボンディングワイ
ヤ８によって接続されている。
以上述べたように従来の上記半導体装置では、ボンディ
ングワイヤ８によって、ポンディングパッド７とリード
部材９とを接続しているので、ボンディングワイヤ８の
インダクタンスが寄生成分として付加されることになる
。　従って直接結合増幅半導体装置をモノリシックに集
積化したときの等価回路は、第１０図に示すようにトラ
ンジスタ１と抵抗２との他に、インダクタンス１３ａな
いし１３ｄが付加されたものになる。　この寄生インダ
クタ、ンス１３のうち、グランド端子３ｄに接続された
寄生インダクタンス１３ｄによって生ずるインピーダン
スは、信号周波数によってその値が異なり、又トランジ
スタ１ａ又はｔｂのエミッタ抵抗に抵抗２ｄ又は２「を
介して直列に接続されているので、トランジスタ１ａ及
び１ｂの利得を低下させる原因となる。　特に信号周波
数が高くなるほど、インピーダンスが高くなり、寄生イ
ンダクタンスによる効果が強くなる。
（発哄が解決しようとする課題） これまで述べたように、グランド端子を有する従来のモ
ノリシック半導体装置においては、グランド用リード部
材としてボンディングワイヤを使用している。一般にボ
ンディングワイヤには寄生インダクタンスが存在する。
　特にグ、ランド用ボンディングワイヤは、入力電流、
出力電流及びバイアス電流の共通電路であり且つエミッ
タに直列に接続されるので、寄生インダクタンスの値が
僅かであっても、装置の特性に与える影響、例えば利得
低下等について無視することができない大きさとなる。
　この寄生インダクタンスのインピーダンスは、周波数
が高くなるほど大きくなり、高周波特性等、装置の特性
を著しく劣化させるという問題がある。
本発明の目的は、このような欠点を除去し、高周波特性
の改善を図り、併せて搭載される素子のレイアウトパタ
ーン設計の自由度を増加する等を図った半導体装置を提
供することである。
［発明の構成］ （課題を解決するための手段） 本発明は、＜ａ　＞低比抵抗で、共通電位端子用リード
部材を兼ねる一導電型の半導体基板と、（ｂ　）この半
導体基板上に形成される高比抵抗の一導電型の第１エピ
タキシャル層と、（Ｃ）第１エピタキシャル層上に形成
される反対導電型の第２エピタキシャル層と、（ｄ　）
第２エピタキシャル層の表面上から選択的に形成され、
第２及び第１のエピタキシャル層を通り前記半導体基板
に達すると共に第２エピタキシャル層とＰＮ接合により
分離される低比抵抗の一導電型半導体層とを、具備する
ことを特徴とする半導体装置である。
なお共通電位端子は多くの場合、接地電位で使用される
ので、グランド端子又は接地端子と呼ばれるが、必ずし
も接地電位とは限らない、　共通電位端子は、装置の入
力端子対、出力端子対、又はバイアス電源端子対の各２
つの端子のうち共通電位の端子である（以下便宜上グラ
ンド端子と呼ぶ）、　グランド端子用リード部材は、ベ
レットに搭載される回路素子のグランド電位となる電極
をグランド端子に収り出す導電部材である。
（作用） 上記（ａ　）項記載の半導体基板は、基板本来の機能の
ほか、グランド用リード部材を兼ねるので低比抵抗とす
る。　　（Ｃ）項記載の第２エピタキシャル層は、トラ
ンジスタ等の能動回路素子及び抵抗等の受動回路素子を
形成する素子領域を選択的に含む、　　（ｂ）項記載の
エピタキシャル層は、第２エピタキシャル層と半導体基
板との間に介在し、ＰＮ接合による所定の素子分離耐圧
が得られるように高比抵抗とする。　　（ｄ）項記載の
一導電型半導体層は、第２エピタキシャル層の表面上に
、選択的に形成される回路素子のグランド電位となる電
極又は電極配線から、基板の厚さ方向に第２、第１エピ
タキシャル層を通り、半導体基板に達する例えば低い高
さの柱状形のグランド用リード部材である。　即ちこの
リード部材は入力信号電流、出力信号電流及びバイアス
電流のうち少なくともいずれかの電、流が通過する電路
となるもので、低比抵抗の半導体層から構成されるが、
所定の抵抗値を満たす範囲で電路の断面積は小さいこと
が望ましい、　上記構成の半導体装置では、チップ上に
形成される回路素子のグランド電位となる電極又は電極
配線が、従来のボンディングワイヤに代わって低い高さ
の低比抵抗の半導体層によってリード部材を兼ねる基板
と結ばれるので、その寄生インダクタンスは大幅に削減
される。
又チップ上のグランド配線の引き回しや、グランド用ポ
ンディングパッドも削減されるので、素子形成領域を広
くすることができる。
（実施例） 以下本発明の一実施例について第１図ないし第３図を参
照して説明する。　本実施例の半導体装置は、直接結合
増幅半導体装置であり、第７図ないし第９図と同符号は
同じ部分を表わし、説明を省略することがある。
第１図（ａ）及び（ｂ）は、それぞれ第２図に示すレイ
アウトパターンのＸ、−Ｘ、線及びＸ２−Ｘ２線断面図
である。　第１図（ａ）に示すように、まず不純物濃度
Ｉ　Ｘ　１Ｇ”　ａｔｏｌｌｓ／　Ｃｌｍ３で、厚さ５
００〜６００μｍの低比抵抗の一導電型（Ｐ型）半導体
基板２０を用意する。　このＰ１基板２０上に、不純物
濃度４Ｘ１０”　　ａｔｏｍｓ／ＣＩ’の高比抵抗で、
厚さ２０〜２５μｌのＰ型第１エピタキシャル層２１を
堆積する。　更に第１エピタキシャル層２１上に不純物
濃度１　ｘ　１Ｇ’　　ａｔｏｍｓ／　ｃｍ’で、厚さ
２〜５μｍの反対導電型（Ｎ型）第２エピタキシャル層
２２を形成する°、　その後、この第２エピタキシャル
層２２０表面からイオン注入又は熱拡散等の方法によっ
て、Ｐ型の不純物例えばボロン（Ｂ）を選択的に拡散し
、第２及び第１エピタキシャル層を通りＰ＋″基板２０
に達する低比抵抗（不純物濃度５ｘｌＯ’　　ａｔｏｌ
ｌｓ／Ｃ１１’　）のＰ１型型半体層３０を形成する。
　第２エピタキシャル層２２の表面から不純物を拡散す
る領域は、後工程で形成される電極配線のうち、グラン
ド電位となる電極配線（電極を含む、以下グランドｔｆ
Ｉ配線と呼ぶ）直下の所定の選択領域である。
第１図（ｂ）に示すように、この拡散工程で、トランジ
スタ素子分離領域３１も形成される。
更に引き続き公知の方法により、第２エピタキシャル層
内にトランジスタのＰベース領域３２、抵抗領域５ｂ及
びＮエミッタ領域３４が設けられ、トランジスタ及び抵
抗等の回路素子が形成される。
次に、第２エピタキシャル層上のシリコン酸化膜１２の
うち、各回路素子の電極を形成する部分と、Ｐ型半導体
層３０上との一部を開口し、アルミ電極を含む電極配線
２６を形成する。　この時、グランド電極配線２６ｇと
Ｐ１１型半導層３０とは導通するように形成される。　
その後、半導体基板２０をグランド端子と同体のリード
部材９ｄ上に半田付は等により固着する。
第２図に本実施例の半導体装置のレイアウトパターンを
示す、　入力端子２３ａ、出力端子２３ｂ及びバイアス
端子２３Ｃは従来例と同様、リード部材９ａないし９Ｃ
を介してボンディングワイヤ８ａないし８Ｃにより、そ
れぞれポンディングパッド７ａないし７Ｃに接続されて
いる。
本実施例では、回路素子の電極のうちグランド電位とな
る電極は、抵抗領域５ｂ、５ｄ及び５ずの一方の側に形
成される電極であり、これらグランド電位電極はグラン
ド電極配線２６Ｃ１により互いに接続される。　この電
極配線２６ｇ直下の選択領域に、これと接し且つ基板２
０に達するＰ＋型半導体層３０が形成されている。　又
基板２０は、グランド端子２３ｄを含むリード部材９ｄ
上に搭載される。
以上のような構成であれば、Ｐ４４型半導層３０と半導
体基板２０とを通して、チップ上のグランド電極配線２
６ｇをグランド端子用リード部材９ｄまで導通させるこ
とができる。　このためポンディングパッドからボンデ
ィングワイヤを使用して、グランド電極配線２６Ｑをリ
ード部材９ｄに接続する必要がなく、グランド端子用ポ
ンディングパッドとボンディングワイヤは不要となる。
第３図は上記の本実施例における半導体装置の等価回路
を示すものである。　本実施例では、グランド端子用ボ
ンディングワイヤを使用しないので、その寄生インダク
タンスは存在しない、　ボンディングワイヤに代わって
グランド電極配線とリード部材とを接続するＰ４４型半
導層３０の寄生インダクタンスは、実質的に無視できる
ほど小さい、　従って本等価回路ではグランド端子側に
は寄生インダクタンスは付加されていない。
上記構成の半導体装置を動作させたとき、Ｐゝ型型半体
体層３０第２エピタキシャル層２２との間に形成される
ＰＮ接合は逆バイアスされ相互に分離される。　又Ｐ１
１型半導層３０は、入力電流、出力電流及びバイアス電
流の共通の電路となるが、これらの合成電流の流れは寄
生インダクタンスの影響５を受けない。
このため本実施例の半導体装置では、従来例に比し、利
得対周波数特性が極めて優れ、特に使用周波数帯の高域
部分における特性劣化が大幅に改善された。
又ボンディングワイヤが１本減るため、ボンディングワ
イヤによる不良に対して信頼性が向上する。　更にグラ
ンド端子用ポンデイ６ングパツドも不要となるので、素
子形成領域を広くすることが可能である。
上記実施例においては、基板表面のグランド電極配線２
ｆｌを、１ケ所の２４型半導体層３０により半導体基板
２０に接続させた装置について述べたが、１ケ所に限定
されない、　例えば第４図に示すように複数（この例で
は３ケ所）のＰ１１型半導層（３０ａ　、３０ｂ　、３
０ｃ　）により、グランド電極配線と半導体基板とを電
気接続しても差支えない、　この時の半導体装置のレイ
アウトパターンを第５図に、又電気等価回路図を第６図
に示す、　第４図ないし第６図において、符号２６ａ　
、２６ｂ　、２６ｃはそれぞれ抵抗領域５ｂ（又は抵抗
２ｂ　）、５ｄ　　（２ｄ　）、５ｆ　　＜２ｆ　）の
一方の端部に設けられるグランド電極配線で、各グラン
ド電極配線はＰ′″型半型体導体層３０ａ０ｂ　、３０
ｃにより、いずれも半導体基板２０に電気接続される。
　この実施例では、グランド電位となる電極を含み且つ
これに近接するグランド電極配線直下に、Ｐ１１型半導
層を設け、該電極配線と半導体基板２０との電気接続を
素子ごとに実施することが可能となる。　これにより従
来のようにグランド電極配線の引き回しを行なう必要が
なくなり、レイアウトパターン設計の自由度が大幅に増
加すると共に素子形成領域を広くすることができ、集積
度を向上できる。
これまでの実施例では一導電型をＰ型、反対導電型をＮ
型とする半導体装置について述べたが、Ｐ型とＮ型とを
入れ替えても同様に適用できることは勿論である。
又本実施例では、モノリシック集積回路として直接結合
増幅半導体装置を取り上げたがこれに限定されない、　
即ちモノリシックに形成される半導体装置で、入力端子
対、出力端子対及びバイアス端子対のうち少なくとも２
つ以上の端子対を有し、対をなす一方の端子を共通電位
端子として構成する半導体装置に対し本発明を適用する
ことができる。
［発明の効果］ これまで詳述したように、本発明のグランド端子を有す
るモノリシック半導体装置においては、半導体基板の裏
面をグランド端子用リード板とし、基板表面上に形成さ
れるグランド電極配線と前記リード板とを、基板の厚さ
方向に形成される低抵抗の半導体層により接続し、従来
のグランド端子用ボンディングワイヤを使用しない、　
これにより、該ボンディングワイヤによって生ずるグラ
ンド端子側に付加される寄生インダクタンスの影響を取
り除くことができ、極めて高周波特性が優れた半導体装
置を提供することができな、　又前記低抵抗の半導体層
は複数箇所に設けることが可能で、レイアウトパターン
設計の自由度は大幅に増加する。　又グランド電極配線
の引き回し及びグランド端子用ポンディングパッド等が
不要となるので素子領域を広くすることができ、集積度
を向上することができる。　又ボンディングワイヤを使
用しないので、信頼性に劣るボンディング箇所が減少し
、装置の信頼性も向上する。
【図面の簡単な説明】
第１図は本発明の半導体装置の一実施例の断面図、第２
図は第１図の半導体装置のレイアウトパターン、第３図
は第１図の半導体装置の等価回路図、第４図は本発明の
半導体装置の他の実施例の断面図、第５図は第４図の半
導体装置のレイアウトパターン、第６図は第４図の半導
体装置の等価回Ｆ＃１図、第７図は従来の半導体装置の
回路図、第８図はこの従来の半導体装置のレイアウトパ
ターン、第９図は第８図の半導体装置の断面図、第１Ｏ
図は第８図の半導体装Ｉの等価回路図である。 １・・・トランジスタ素子、　２・・・抵抗素子、３ａ
　、　２３ａ　・・・入力端子、　３ｂ　、　２３ｂ　
・・・出力端子、　３Ｃ，２３ｃ・・・バイアス端子、
　３ｄ。 ２３ｄ・・・共通電位端子（グランド端子）、　４・・
・トランジスタ領域、　５・・・抵抗領域、　６．２６
・・・電極を含む電極配線、　７・・・ポンディングパ
ッド、　８・・・ボンディングワイヤ、　９・・・リー
ド部材、　１０．２０・・・半導体基板、　２１・・・
第１エピタキシャル層、　２２・・・第２エピタキシャ
ル層、２６ａ　、２６ｂ　、２６ｃ　、２６ｇ”−グラ
ンド電極配線、　３０．３０ａ　、３０ｂ　、３０ｃ　
・・・低比抵抗の一導電型半導体層。 第１図 第 ｐ道 第 ０℃ 第 図 第 図 第１０図

Claims (1)

  1. 【特許請求の範囲】 １　低比抵抗で、共通電位端子用リード部材を兼ねる一
    導電型の半導体基板と、この半導体基板上に形成される
    高比抵抗の一導電型の第１エピタキシャル層と、第１エ
    ピタキシャル層上に形成される反対導電型の第２エピタ
    キシャル層と、第２エピタキシャル層の表面上から選択
    的に形成され、第２及び第１のエピタキシャル層を通り
    前記半導体基板に達すると共に第２エピタキシャル層と
    ＰＮ接合により分離される低比抵抗の一導電型半導体層
    とを、 具備することを特徴とする半導体装置。
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