JP4626935B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にエミッタ接地型の高周波ＢＪＴ（バイポーラ・ジャンクション・トランジスタ）における低ノイズ・高利得を図った半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、高利得を図ったＢＪＴとして、サブストレートをエミッタとする技術が提案されている。図１６は特許文献１に記載のＢＪＴの断面図であり、ｐ+ 型サブストレート２０１上にｐ- 型エピタキシャル層２０２を有し、このｐ- 型エピタキシャル層２０２中の素子形成領域にｎ+ 型コレクタ埋込層２０３を有し、さらにその上にｎ- 型エピタキシャル層２０４を有している。このｎ- 型エピタキシャル層２０４中の前記ｎ+ 型コレクタ埋込層２０３上にはｐ型ベース層２０５を有し、さらにこのｐ型ベース層２０５中にｎ+ 型エミッタ層２０６を有している。また、前記ｎ+ 型コレクタ埋込層２０３上の一部にはｎ+ 型コレクタコンタクト層２０７を有している。そして、前記ｎ+ 型コレクタコンタクト層２０７、ｐ型ベース層２０５、ｎ+ 型エミッタ層２０６はそれぞれ基板の表面の絶縁膜２１１に設けた開口を通してそれぞれコレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅに接続されている。コレクタ電極Ｃ及びベース電極Ｂはそれぞれ図には表れない配線によって所要の電気接続が行われる。また、エミッタ電極Ｅは前記ｎ+ 型コレクタ埋込層２０３が形成されていない領域において前記ｐ+ 型サブストレート２０１上に形成されたｐ+ 型埋込層２０９及び絶縁膜下に形成されたｐ+ 型拡散層からなるチャネルストッパ層２１０を介して電気的に接続されており、これによりエミッタ電極Ｅはチャネルストッパ層２１０，ｐ+ 型埋込層２０９を介してｐ+ 型サブストレート２０１に電気接続された構成とされている。前記ｐ+ 型サブストレート２０１の裏面にはメタライズ層２２１が形成されており、図には表れないパッケージリードに接続される。
【０００３】
【特許文献１】
特開昭６４−７３６６９号公報
【０００４】
また、図１７は特許文献２に記載のチップ構成のＢＪＴの断面図であり、基本的には図１６のＢＪＴの構造と同じである。すなわち、ｐ+ 型サブストレート３０１上にｐ- 型エピタキシャル層３０２を有し、このｐ- 型エピタキシャル層３０２中の素子形成領域にｎ+ 型コレクタ埋込層３０３を有し、さらにその上にｎ- 型エピタキシャル層３０４を有している。このｎ- 型エピタキシャル層３０４中の前記ｎ+ コレクタ埋込層３０３上にはｐ型ベース層３０５を有し、さらにその上にｎ+ 型エミッタ層３０６を有している。また、前記ｎ+ 型コレクタ埋込層３０３上の一部にはｎ+ 型コレクタコンタクト層３０７を有している。そして、ｎ+ 型コレクタコンタクト層３０７、ｐ型ベース層３０５及びｎ+ 型エミッタ層３０６はそれぞれ絶縁膜３１２に設けた開口からポリシリコン膜３２１を介してそれぞれコレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅに接続されている。その上で、エミッタ電極Ｅは前記ｎ+ 型コレクタ埋込層３０３が形成されていない領域において前記ｐ+ 型サブストレート３０１上に形成されたｐ+ 型埋込層３０９及び絶縁膜下に形成された高濃度ｐ+ 型拡散層からなるチャネルストッパ層３１０を介して電気的に接続されており、これによりエミッタ電極Ｅはチャネルストッパ層３１０及びｐ+ 型埋込層３０９を介してｐ+ 型サブストレート３０１に電気接続された構成とされている。さらに、このように形成されたＢＪＴチップはｐ+ 型サブストレート３０１の裏面においてリードフレームのアイランド３３１に搭載され、ベース電極Ｂ及びコレクタ電極ＣはそれぞれボンディングワイヤＢＷを介してリード３３２，３３３に電気接続されている。
【０００５】
【特許文献２】
特開平１０−２４７７１３号公報
【０００６】
これら従来のＢＪＴは、いずれもエミッタ層がＢＪＴのエミッタ電極及びｐ+ 型拡散層やｐ+ 型埋込層を介してｐ+ 型サブストレートに電気接続されているため、ＢＪＴに対してボンディングワイヤによるエミッタ配線を行う必要がない。そのため、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【０００７】
【発明が解決しようとする課題】
しかしながら本発明者の検討によれば、このような従来のＢＪＴでは、低雑音化を実現することが難しいという問題があることが判明した。すなわち、いずれのＢＪＴも、ベースとしてのｐ型拡散層の直下にはｎ+ 埋込層上の高抵抗のｎ- 型エピタキシャル層が存在しているので、このｐ型拡散層の直上において電気接続されているベース電極の直下には当該高抵抗のｎ- 型エピタキシャル層が存在することになる。このため、ｎ- 型エピタキシャル層に生じる熱雑音がｎ- 型エピタキシャル層とベース電極との間に存在する基板表面の絶縁膜を誘電体とする寄生容量を介してベース電極に入力され、雑音特性（ＮＦ特性）を低下させる要因となっている。また、いずれのＢＪＴにおいても図には表れないが、ベース電極を基板表面の絶縁膜上で延長されてベースとは異なる位置に設けたベースボンディングパッドに接続する構成としたときに、当該ベースボンディングパッドの直下に絶縁膜下に設けられたチャネルストッパ層としての高濃度ｐ+ 型拡散層を介して高抵抗のｐ- 型エピタキシャル層が存在する場合には、当該ｐ型エピタキシャル層に生じる熱雑音が当該基板表面の絶縁膜を誘電体とする寄生容量を介してベース電極に入力され、ＮＦ特性を低下する要因となっている。
【０００８】
本発明の目的は、このようなベース電極あるいはベースボンディングパッドの直下に存在する高抵抗層が要因となるＮＦ特性を改善したエミッタ接地型の高周波ＢＪＴとその製造方法を提供するものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、一導電型の低抵抗の半導体基板上に一導電型の高抵抗の半導体層を有し、高抵抗の半導体層中に低抵抗の半導体基板に接続する一導電型の低抵抗の拡散層を有し、高抵抗の半導体層上に逆導電型の高抵抗のエピタキシャル層を有し、エピタキシャル層に低抵抗の拡散層と接続する一導電型の低抵抗のサブエミッタ層を有し、高抵抗の半導体層上にコレクタとベースとエミッタとを含む素子が形成され、エミッタに接続されるエミッタ電極をサブエミッタ層と低抵抗の拡散層によって半導体基板に電気接続した半導体装置において、ベースに接続されて外部に導出接続するためのベースボンディングパッドをサブエミッタ層の直上領域の絶縁膜上に配設し、半導体基板は裏面を接地している。
【００１０】
すなわち、本発明にかかるＢＪＴは、一導電型の低抵抗のサブストレートと、サブストレート上に成長された一導電型の高抵抗の第１のエピタキシャル層と、第１のエピタキシャル層中に形成された逆導電型の低抵抗のコレクタ埋込層と、コレクタ埋込層及び第１のエピタキシャル層上に成長された逆導電型の高抵抗の第２のエピタキシャル層と、第２のエピタキシャル層に形成された一導電型のベースと、ベースに形成された逆導電型のエミッタと、第２のエピタキシャル層に形成されてコレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層と、ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極と、第２のエピタキシャル層に形成された一導電型の低抵抗のサブエミッタ層と、サブエミッタ層をサブストレートに接続する、第１のエピタキシャル層に形成された一導電型の低抵抗の埋込層と、サブエミッタ層に接続されかつエミッタ電極に接続されるサブエミッタ電極と、サブエミッタ層の直上領域を覆う絶縁膜上に形成されてベース電極に接続されるベースボンディングパッドとを備え、サブストレートは裏面を接地する。
【００１１】
ここで、サブエミッタ層は少なくともベースボンディングパッドの直下領域の全てを覆う領域に形成されることが好ましい。また、サブエミッタ層とベースボンディングパッドとの間に導電膜が介在され、この導電膜がサブエミッタ電極に直接接続される構成とすることが好ましい。この場合、サブエミッタ層と導電膜とを合わせた領域はベースボンディングパッドの直下領域の全てを覆う領域として形成されていることが好ましい。また、サブエミッタ層は素子分離用のチャネルストッパ層で構成してもよい。
【００１２】
本発明の半導体装置の製造方法は、一導電型の低抵抗のサブストレート上に一導電型の高抵抗の第１のエピタキシャル層を成長する工程と、第１のエピタキシャル層にサブストレートに接続される一導電型の低抵抗の埋込層を形成する工程と、第１のエピタキシャル層中に逆導電型の低抵抗のコレクタ埋込層を形成する工程と、コレクタ埋込層及び第１のエピタキシャル層上に逆導電型の高抵抗の第２のエピタキシャル層を成長する工程と、第２のエピタキシャル層にコレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層を形成する工程と、第２のエピタキシャル層に一導電型の埋込層に接続される一導電型の低抵抗のサブエミッタ層を形成する工程と、コレクタ埋込層上の第２のエピタキシャル層上に一導電型のベースを形成する工程と、ベースに逆導電型のエミッタを形成する工程と、ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極を形成する工程と、サブエミッタ層とエミッタ電極とを接続するサブエミッタ電極を形成する工程と、サブエミッタ層の直上領域を覆う絶縁膜上にベース電極に接続されるベースボンディングパッドを形成する工程と、サブストレートの裏面に接地電極を形成する工程を備える。
【００１３】
本発明の製造方法において、サブエミッタ層上を覆う絶縁膜上に導電膜を形成する工程を備え、ベースボンディングパッドはこの導電膜を覆う第２の絶縁膜上に形成し、サブエミッタ電極はこの導電膜に接続されるように形成することが好ましい。また、サブエミッタ層は素子分離絶縁膜の直下に形成されるチャネルストッパ層として形成してもよい。
【００１４】
本発明の半導体装置、特にＢＪＴによれば、エミッタはエミッタ電極からサブエミッタ電極に電気接続され、このサブエミッタ電極からサブエミッタ層及び埋込層を介して接地されるサブストレートに電気接続される。そのため、エミッタ電極に対してボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【００１５】
また、ベース電極はベースボンディングパッドに電気接続され、このベースボンディングパッドに接続されるボンディングワイヤによって外部に接続されるが、ベースボンディングパッドの直下にはサブエミッタ層が存在しており、このサブエミッタ層埋込層を介してサブストレートに電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、高抵抗のエピタキシャル層において生じる熱雑音はサブエミッタ層によって接地に逃がされることになり、ベースボンディングパッドの直下の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドないしベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の第１の実施形態のＢＪＴの各電極及び配線の平面レイアウト図、図２は図１のＡ−Ａ’線に沿う断面図である。これらの図において、高濃度低抵抗のｐ+ 型サブストレート１０１上に低濃度高抵抗のｐ- 型エピタキシャル層１０２が形成され、このｐ- 型エピタキシャル層１０２中の素子形成領域にはコレクタとなる高濃度・低抵抗のｎ+ 型コレクタ埋込層１０３が形成されている。また、このｎ+ 型コレクタ埋込層１０３上の前記ｐ- エピタキシャル層１０２上には、低濃度・高抵抗のｎ- 型エピタキシャル層１０４が形成されており、このｎ- 型エピタキシャル層１０４にはｐ型ベース層１０５が形成され、前記ｐ型ベース層１０５にはｎ+ 型エミッタ層１０７が形成されている。さらに、前記ｎ- 型エピタキシャル層１０４には、前記ｎ+ 型コレクタ埋込層１０３に達する深さのｎ+ 型コレクタコンタクト層１０８が形成されている。一方、前記ｐ- 型エピタキシャル層１０２中の素子分離領域となる領域には高濃度・低抵抗のｐ+ 型埋込層１０９が形成されており、このｐ+ 型埋込層１０９は前記ｐ+ 型サブトスレート１０１に接する深さにまで形成されている。また、前記ｎ- 型エピタキシャル層１０４の前記ｐ+ 型埋込層１０９上には、高濃度・低抵抗のｐ+ 型サブエミッタ層１１０が形成されている。
【００１７】
そして、全表面に第１の絶縁膜１１１が形成されている。前記ｐ型ベース層１０５に対応する箇所にベースコンタクトホールが開口され、このベースコンタクトホールを覆うように第１のポリシリコン膜１２１及び第２の絶縁膜１１２が積層状態に形成されている。前記第１のポリシリコン膜１２１及び第２の絶縁膜１１２はその中心位置において前記ｎ+ 型エミッタ層１０７を露出する開口が形成されるとともに、前記第１のポリシリコン膜１２１はこの開口の周囲においてｐ型ベース層１０５に接続されている。さらに、この開口の内面にはシリコン酸化膜からなる第１及び第２の側壁１１５ａ，１１５ｂが形成され、特に第２の側壁１１５ｂで囲まれた前記開口を覆う領域及びその周囲領域に第２のポリシリコン膜１２２が形成されてｎ+ 型エミッタ層１０７に接続されている。その上で全面に第３の絶縁膜１１３及び第４の絶縁膜１１４が形成され、これら第３，４の絶縁膜を通してコレクタコンタクトホールが開口され、前記第１，３，４の絶縁膜を通してサブエミッタコンタクトホールが開口され、前記第２，３，４の絶縁膜を通してベースコンタクトホール、エミッタコンタクトホールがそれぞれ開口され、各コンタクトホール内にはバリアメタル膜１２３が形成され、さらに各コンタクトホール内に金属等の配線材料１２４が埋設され、これによりそれぞれコレクタ電極Ｃ、ザブエミッタ電極ＳＥ、ベース電極Ｂ、エミッタ電極Ｅが形成されている。
【００１８】
また、前記ｐ+ 型サブエミッタ層１１０が形成されている領域の前記第１，３，４の絶縁膜上には、前記配線材料１２４の一部を利用してベースボンディングパッドＢＰが形成されている。ここで、図１に示すように、前記配線材料１２４を前記第４の絶縁膜上で所要のパターンに形成して配線Ｌを形成することにより、前記エミッタ電極Ｅと前記サブエミッタ電極ＳＥとが電気接続され、前記ベース電極Ｂと前記ベースボンディングパッドＢＰとが電気接続され、さらに、前記コレクタ電極ＣにはコレクタボンディングパッドＣＰが電気接続されている。なお、図２に示すように、前記ｐ+ 型サブストレート１０１の裏面にはメタライズ膜１２５が形成されている。
【００１９】
このように構成されたＢＪＴは、ｐ+ 型サブストレート１０１の裏面のメタライズ１２５を利用してリードフレーム１３０のアイランド１３１上に搭載すると同時に、当該アイランド１３１に対する電気接続を行っている。また、図２には示されないが、図１に示した前記コレクタボンディングパッドＣＰ及びベースボンディングパッドＢＰは、前記リードフレームのリードにボンディングワイヤにより電気接続されている。
【００２０】
以上の構成のＢＪＴの製造方法を図３〜図１２を参照して説明する。先ず、図３のように、ｐ+ 型サブストレート１０１上にｐ− 型エピタキシャル層１０２をエピタキシャル成長する。ここで、ｐ+ 型サブストレート１０１は例えば比抵抗ρ＝0.01〜0.1 Ωｃｍのものを用いている。また、ｐ- 型エピタキシャル層１０２はボロンを添加して例えば比抵抗ρ＝５〜３０Ωｃｍで、厚さ２〜１５μｍに形成する。
【００２１】
次いで、図４のように、表面にフォトレジストを塗布し、素子分離領域内の一部で、後にベースボンディングパッドを形成する領域よりも広い領域を開口したレジストパターン１４１を形成する。そして、このレジストパターン１４１を用いて前記ｐ- 型エピタキシャル層１０２にボロン（Ｂ）をイオン注入し、かつ１１００℃以上で熱処理して前記ｐ+ 型サブストレート１０１にまで達する深さのｐ+ 型埋込層１０９を形成する。例えば、ボロン濃度は１Ｅ１８ｃｍ-3とする。
【００２２】
次いで、図５のように、新たに表面にフォトレジストを塗布し、素子形成領域を開口したレジストパターン１４２を形成する。そして、このレジストパターン１４２を用いて前記ｐ- 型エピタキシャル層１０２の表面領域に砒素（Ａｓ）をイオン注入し、例えば抵抗ρｓ＝１０〜３０Ω／□のｎ+ 型コレクタ埋込層１０３を形成する。
【００２３】
次いで、図６のように、前記ｐ- 型エピタキシャル層１０２上にｎ- 型エピタキシャル層１０４をエピタキシャル成長する。ここで、ｎ-型エピタキシャル層１０４はリン（Ｐ）を添加して例えば比抵抗ρ＝０．５〜４Ωｃｍで、厚さ０．５〜５μｍに形成する。
【００２４】
次いで、図７のように、新たに表面にフォトレジストを塗布し、前記ｐ+ 型埋込層１０９上の領域を開口したレジストパターン１４３を形成する。そして、このレジストパターン１４３を用いて前記ｎ- 型エピタキシャル層１０４にボロン（Ｂ）をイオン注入し、かつ９００℃以上で熱処理して前記ｐ+ 型埋込層１０９にまで達するｐ+ 型サブエミッタ層１１０を形成する。例えば、ボロン濃度は１Ｅ１８ｃｍ-3とする。
【００２５】
次いで、図８のように、新たに表面にフォトレジストを塗布し、前記ｎ+ 型コレクタ埋込層１０３上の一部領域を開口したレジストパターン１４４を形成する。そして、このレジストパターン１４４を用いて前記ｎ- 型エピタキシャル層１０４にリン（Ｐ）をイオン注入し、かつ熱処理して前記ｐ+ 型コレクタ埋込層１０３にまで達するｐ+ 型コレクタコンタクト層１０８を形成する。このｐ+ 型コレクタコンタクト層１０８の比抵抗はｐ+ 型コレクタ埋込層１０３と同程度とする。
【００２６】
次いで、図９のように、表面に熱酸化法やＣＶＤ法により成長した酸化膜により第１の絶縁膜１１１を形成する。そして、前記第１の絶縁膜１１１を図外のレジストパターンを用いたフォトリソグラフィ技術を用いて選択エッチングし、ベースの形成領域を開口する。このときｎ- 型エピタキシャル層１０４の表面は浅くエッチングされる。そして、この開口した領域に熱酸化により薄いシリコン酸化膜１１１ｃを形成する。なお、要部については拡大図を併せて示している。これは図１０，図１１においても同様である。
【００２７】
次いで、図１０のように、前記第１の絶縁膜１１１及び薄いシリコン酸化膜１１１ｃの上に所要の厚さにボロン（Ｂ）を添加した第１のポリシリコン膜１２１を形成し、かつその上に第２の絶縁膜１１２を積層し、その後図外のレジストパターンを用いたフォトリソグラフィ技術により前記第２の絶縁膜１１２、第１のポリシリコン膜１２１を選択エッチングして前記開口よりも狭い領域を開口する。次いで、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで前記第２の絶縁膜１１２の開口の内側面にのみ前記絶縁膜を残して第１の側壁１１５ａを形成し、前記第１のポリシリコン膜１２１の端部を絶縁被覆する。しかる後、前記薄いシリコン酸化膜１１１ｃをエッチングし、凹部１０６を形成する。このとき薄いシリコン酸化膜１１１ｃは第１のポリシリコン膜１２１の開口された縁部よりも外側に向けた下部領域までエッチングされるため、凹部１０６も第１の側壁１１５ａよりも拡大された領域に形成される。
【００２８】
しかる後、図１１のように、形成された凹部１０６の底面に露呈されたｎ- 型エピタキシャル層１０４上にボロン（Ｂ）を添加したＳｉＧｅを選択エピタキシャル成長し、ｎ- 型エピタキシャル層１０４と一体化されたＰ型ベース層１０５を形成する。このｐ型ベース層１０５は周辺において前記第１のポリシリコン膜１２１に接続される。再度、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで前記第１の側壁１１５ａの内側に第２の側壁１１５ｂを形成し、開口を狭める。しかる後、第２のポリシリコン膜１２２を形成した後、当該第２のポリシリコン膜１２２に砒素（Ａｓ）を注入する。これにより注入された砒素（Ａｓ）は前記Ｐ型ベース層１０５に注入され、ｐ+ 型エミッタ層１０７が形成される。
【００２９】
その後、図１２のように、図外のレジストパターンを用いたフォトリソグラフィ技術によって第２のポリシリコン膜１２２を選択エッチングし前記第２の絶縁膜１１２及び第２の側壁１１５ｂの開口を覆う領域に残す。さらに、図外のレジストパターンを用いたフォトリソグラフィ技術によって絶縁膜１１２と第１のポリシリコン膜１２１を選択エッチングする。さらに、その上に全面にＣＶＤ法によりシリコン酸化膜からなる第３の絶縁膜１１３を形成し、その上に平坦化のための絶縁膜１１４を形成する。
【００３０】
次いで、図２に示したように、前記第４，３，１の各絶縁膜１１４，１１３，１１１を通して前記ｎ+ 型コレクタコンタクト層１０８を露出するコレクタコンタクトホールを開口し、同時に前記ｐ+ 型サブエミッタ層１１０を露出するサブエミッタコンタクトホールを開口する。また、前記第４，３，２の各絶縁膜１１４，１１３，１１２を通して前記第１のポリシリコン膜１２１を露出するベースコンタクトホールを開口する。さらに、前記第４，３の各絶縁膜１１４，１１３を通して前記第２のポリシリコン膜１２２を露出するエミッタコンタクトホールを開口する。そして、前記各コンタクトホール内にチタン（Ｔｉ）、チタンタングステン（ＴｉＷ）等からなるバリア膜１２３を形成し、さらに前記各コンタクトホールをアルミニウム（Ａｌ）や金（Ａｕ）等の金属材料１２４を埋め込んでコレクタ電極Ｃ、サブエミッタ電極ＳＥ、ベース電極Ｂ、エミッタ電極Ｅを形成する。
【００３１】
さらに、図１に示したように、これら各電極Ｃ，ＳＥ，Ｂ，Ｅと同時に前記各電極につながる配線Ｌを形成する。そして、この配線Ｌにより、前記エミッタ電極Ｅと前記サブエミッタ電極ＳＥとを電気接続する。また、前記金属材料１２４の一部で前記ｐ+ 型サブエミッタ層１１０上の前記第４絶縁膜１１４上にベースボンディングパッドＢＰを形成し、また、同時に第４絶縁膜１１４上の他の領域にコレクタボンディングパッドＣＰを形成し、当該配線工程で形成する配線Ｌによって前記ベース電極ＢとベースボンディングパッドＢＰを電気接続し、またコレクタ電極ＣとコレクタボンディングパッドＣＰを電気接続する。以上により、図１及び図２に示したＢＪＴが製造される。
【００３２】
この第１の実施形態のＢＪＴによれば、ｎ+ 型エミッタ層１０７はエミッタ電極Ｅから配線Ｌを通してサブエミッタ電極ＳＥに電気接続され、このサブエミッタ電極ＳＥからｐ+ 型サブエミッタ層１１０及びｐ+ 型埋込層１０９を介してｐ+ 型サブストレート１０１に電気接続される。さらに、ｐ+ 型サブストレート１０１から裏面のメタライズ１２５を介してリードフレーム１３０のアイランド１３１に電気接続されて接地されることになる。したがって、ＢＪＴをリードフレームに搭載したときには、エミッタ電極Ｅをリードフレームに接続するためのボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【００３３】
また、ベース電極Ｂは配線Ｌを介してベースボンディングパッドＢＰに電気接続され、このベースボンディングパッドＢＰに接続されるボンディングワイヤによって所定のリードに電気接続されることになる。このとき、ベースボンディングパッドＢＰの直下にはｐ+ 型サブエミッタ層１１０が存在しており、このｐ+ 型サブエミッタ層１１０は前述のようにｐ+ 型埋込層１０９を介してｐ+ 型サブストレート１０１に電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、ベースボンディングパッドＢＰの下層に存在する高抵抗のｎ- 型エピタキシャル層１０４やｐ- 型エピタキシャル層１０２で生じる熱雑音はｐ+ 型サブエミッタ層１１０によって接地に逃がされることになり、ベースボンディングパッドＢＰの直下において第４，３，１の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドＢＰないしベース電極Ｂ、さらにはＢＪＴのベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【００３４】
また、この第１の実施形態ではベース層１０５をシリコンゲルマニウム（ＳｉＧｅ）層で構成しているため、バンドギャップが小さくなり、エミッタ−ベース接合がヘテロ接合となる。このＥＢヘテロ接合によりエミッタからベースへの電子注入効率が高くなるため、従来のシリコンＢＪＴに比べｈFEが大きくなる。従来のシリコンＢＪＴではｈFEの低下を避けるためベース不純物濃度を高濃度（例えば、１Ｅ１８ｃｍ-3以上）にできなかったが、ＳｉＧｅ・ＨＢＴではｈFEを低下させることなく、ベース不純物濃度を高濃度にできる。したがって、ＳｉＧｅ・ＨＢＴでは、ベース不純物濃度を高濃度とすることで、ベース抵抗が低減し、ベース抵抗起因で発生する熱雑音を低減できる。
【００３５】
因みに、第１の実施形態のＢＪＴでは、４００ＭＨｚ〜５．５ＧＨｚの高周波帯域での使用において、雑音特性（ＮＦ特性）が０．１〜０．３ｄＢ改善されたことが確認された。また、利得についても、エミッタボンディングワイヤを用いたＢＪＴに比較して２〜３ｄＢ改善されたことが確認されている。
【００３６】
図１３は本発明の第２の実施形態のＢＪＴの断面図であり、第１の実施形態の図２の断面図に相当する図である。なお、第１の実施形態と等価な部分には同一符号を付して詳細な説明は省略する。この第２の実施形態では、第２の絶縁膜１１２を形成した上にｎ+ 型エミッタ層１０７を形成するための第２のポリシリコン膜１２２を形成する際に、当該第２のポリシリコン膜１２２の一部１２２ａをｐ+ 型サブエミッタ層１１０の直上の領域、換言すればベースボンディングパッドＢＰを形成する領域に可及的に広い面積に形成しておく。そして、前記第２のポリシリコン膜１２２，１２２ａ上に第３及び第４の絶縁膜１１３，１１４を形成し、その後前記ｐ+ 型サブエミッタ層１１０の直上にサブエミッタ電極ＳＥを形成する際に、当該サブエミッタ電極ＳＥが前記第２のポリシリコン膜の一部１２２ａに電気接続するように構成している。
【００３７】
この第２の実施形態では、ベースボンディングパッドＢＰの直下には、第４，３の絶縁膜１１４，１１３を介してサブエミッタ電極ＳＥに接続された第２のポリシリコン膜の一部１２２ａが存在し、このポリシリコン膜１２２ａはサブエミッタ電極ＳＥを介してｐ+ 型サブエミッタ層１１０、ｐ+ 型埋込層１０９、さらにｐ+ 型サブストレート１０１に接続されて接地電位とされている。すなわち、第２のポリシリコン膜の一部１２２ａは接地シールド膜として構成されている。これにより、ベースボンディングパッドＢＰは直下において接地シールド膜１２２ａによってシールドされた状態となり、ｐ- 型エピタキシャル層１０２の熱雑音がベースボンディングパッドＢＰないしはベースに入力されることを確実に防止することが可能になる。
【００３８】
この第２の実施形態においては、ｐ+ 型サブエミッタ層１１０を広く形成し、このｐ+ 型サブエミッタ層１１０上に接地シールド膜１２２ａを形成した例を示しているが、ｐ+ 型サブエミッタ層１１０の面積に制約を受けるような場合、すなわち、ベースボンディングパッドＢＰの全直下領域にわたってｐ+ 型サブエミッタ層１１０を形成できないような場合でも、接地シールド膜１２２ａをベースボンディングパッドＢＰの全直下領域にわたって形成することでベースボンディングパッドＢＰへの熱雑音の入力防止効果を得ることができる。また、この場合、例えば、図１４に示すように、ベースボンディングパッドＢＰの全直下領域の一部の領域にｐ+ 型サブエミッタ層１１０を配設し、他の領域に接地シールド膜１２２ａがそれぞれ形成され、これらｐ+ 型サブエミッタ層１１０と接地シールド膜１２２ａとでベースボンディングパッドＢＰの全直下領域をシールドするように構成することも可能である。
【００３９】
図１５は本発明の第３の実施形態の断面図であり、第１及び第２の実施形態と等価な部分には同一符号を付して詳細な説明は省略する。この実施形態では、熱酸化膜で素子形成領域を絶縁分離するための素子分離絶縁膜１１１ａを形成し、その上に絶縁膜１１１ｂを形成して第１の絶縁膜１１１として構成している。前記素子分離絶縁膜１１１ａはＬＯＣＯＳ法あるいはＳＴＩ法等が採用可能であるが、ここではＬＯＣＯＳ法を用いた例を示している。そして、このＬＯＣＯＳ法の素子分離絶縁膜（以下、ＬＯＣＯＳ膜と称する）１１１ａの直下にｐ+ 型チャネルストッパ層１１０Ａを形成して素子間の分離を行っているが、このｐ+ 型チャネルストッパ層１１０Ａの少なくとも一部の直下に予めｐ+ 型埋込層１０９を形成しておき、ｐ+ 型サブストレート１０１に接続するように構成している。さらに、前記ＬＯＣＯＳ膜１１１ａの一部にサブエミッタ電極ＳＥを形成して前記ｐ+ 型チャネルストッパ層１１０Ａに電気接続する一方で、前記ＬＯＣＯＳ膜１１１ａ上にベースボンディングパッドＢＰを形成している。
【００４０】
この第３の実施形態では、従来技術のように素子分離絶縁膜で素子間を絶縁分離するためのｐ+ 型チャネルストッパ層１１０Ａが存在するＢＪＴに本発明を適用する場合に、当該ｐ+ 型チャネルストッパ層１１０Ａをｐ+ 型サブエミッタ層として機能させるとともに、当該ｐ+ 型チャネルストッパ層１１０Ａの直上の絶縁膜上にベースボンディングパッドＢＰを配置することで、ｐ- 型エピタキシャル層１０２やｎ− 型エピタキシャル層１０４からの熱雑音がベースボンディングパッドＢＰに入力することが防止できる。したがって、第３の実施形態では従来の製造工程をほとんどそのまま利用して本発明を実現することが可能であり、製造工程の短縮が実現できる。
【００４１】
ここで、前記各実施形態ではＮＰＮ型のＢＪＴに本発明を適用した例を示しているが、ＰＮＰ型のＢＪＴについても各層の極性を逆にすることで本発明を同様に適用することが可能である。
【００４２】
また、前記各実施形態では、セルフアラインのＳｅＧｅベースとして構成した例を示しているが、セルフアラインでイオン注入を行って形成したイオン注入ベースとして構成してもよい。あるいは、コンベンショナルなプレーナ型のベースとして構成してもよいことは言うまでもない。
【００４３】
【発明の効果】
以上説明したように本発明は、エミッタはエミッタ電極からサブエミッタ電極に電気接続され、このサブエミッタ電極からサブエミッタ層及び埋込層を介して接地されるサブストレートに電気接続され、このサブストレートは裏面が接地される。そのため、エミッタ電極に対してボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。また、ベース電極はベースボンディングパッドに電気接続され、このベースボンディングパッドに接続されるボンディングワイヤによって外部に接続されるが、ベースボンディングパッドの直下にはサブストレートと同じ導電型のサブエミッタ層が存在しており、このサブエミッタ層埋込層を介してサブストレートに電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、高抵抗のエピタキシャル層において生じる熱雑音はサブエミッタ層によって接地に逃がされることになり、ベースボンディングパッドの直下の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドないしベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＢＪＴの電極の平面レイアウト図である。
【図２】図１のＡ−Ａ’線に沿う断面図である。
【図３】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図４】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図５】第１の実施形態の製造方法を工程順に示す断面図のその３である。
【図６】第１の実施形態の製造方法を工程順に示す断面図のその４である。
【図７】第１の実施形態の製造方法を工程順に示す断面図のその５である。
【図８】第１の実施形態の製造方法を工程順に示す断面図のその６である。
【図９】第１の実施形態の製造方法を工程順に示す断面図のその７である。
【図１０】第１の実施形態の製造方法を工程順に示す断面図のその８である。
【図１１】第１の実施形態の製造方法を工程順に示す断面図のその９である。
【図１２】第１の実施形態の製造方法を工程順に示す断面図のその１０である。
【図１３】本発明の第２の実施形態の図２と同様の断面図である。
【図１４】本発明の第２の実施形態の変形例の図１３と同様の断面図である。
【図１５】本発明の第３の実施形態の変形例の図１３と同様の断面図である。
【図１６】従来のＢＪＴの一例の断面図である。
【図１７】従来のＢＪＴの他の例の断面図である。
【符号の説明】
１０１ ｐ+ 型サブストレート
１０２ ｐ- 型エピタキシャル層
１０３ ｎ+ 型コレクタ埋込層
１０４ ｎ- 型エピタキシャル層
１０５ ｐ型ベース層
１０７ ｎ+ 型エミッタ層
１０８ ｎ+ 型コレクタコンタクト層
１０９ ｐ+ 型埋込層
１１０ ｐ+ 型サブエミッタ層
１１１ 第１の絶縁膜
１１１ａ ＬＯＣＯＳ膜
１１２ 第２の絶縁膜
１１３ 第３の絶縁膜
１１４ 第４の絶縁膜
１１５ 側壁
１２１ 第１のポリシリコン膜
１２２ 第２のポリシリコン膜
１２３ バリア膜
１２４ 配線材料
１３０ リードフレーム
１３１ アイランド
Ｃ コレクタ電極
Ｂ ベース電極
Ｅ エミッタ電極
ＳＥ サブエミッタ電極
ＢＰ ベースボンディングパッド
ＣＰ コレクタボンディングパッド
Ｌ 配線
【発明の属する技術分野】
本発明は半導体装置に関し、特にエミッタ接地型の高周波ＢＪＴ（バイポーラ・ジャンクション・トランジスタ）における低ノイズ・高利得を図った半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、高利得を図ったＢＪＴとして、サブストレートをエミッタとする技術が提案されている。図１６は特許文献１に記載のＢＪＴの断面図であり、ｐ+ 型サブストレート２０１上にｐ- 型エピタキシャル層２０２を有し、このｐ- 型エピタキシャル層２０２中の素子形成領域にｎ+ 型コレクタ埋込層２０３を有し、さらにその上にｎ- 型エピタキシャル層２０４を有している。このｎ- 型エピタキシャル層２０４中の前記ｎ+ 型コレクタ埋込層２０３上にはｐ型ベース層２０５を有し、さらにこのｐ型ベース層２０５中にｎ+ 型エミッタ層２０６を有している。また、前記ｎ+ 型コレクタ埋込層２０３上の一部にはｎ+ 型コレクタコンタクト層２０７を有している。そして、前記ｎ+ 型コレクタコンタクト層２０７、ｐ型ベース層２０５、ｎ+ 型エミッタ層２０６はそれぞれ基板の表面の絶縁膜２１１に設けた開口を通してそれぞれコレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅに接続されている。コレクタ電極Ｃ及びベース電極Ｂはそれぞれ図には表れない配線によって所要の電気接続が行われる。また、エミッタ電極Ｅは前記ｎ+ 型コレクタ埋込層２０３が形成されていない領域において前記ｐ+ 型サブストレート２０１上に形成されたｐ+ 型埋込層２０９及び絶縁膜下に形成されたｐ+ 型拡散層からなるチャネルストッパ層２１０を介して電気的に接続されており、これによりエミッタ電極Ｅはチャネルストッパ層２１０，ｐ+ 型埋込層２０９を介してｐ+ 型サブストレート２０１に電気接続された構成とされている。前記ｐ+ 型サブストレート２０１の裏面にはメタライズ層２２１が形成されており、図には表れないパッケージリードに接続される。
【０００３】
【特許文献１】
特開昭６４−７３６６９号公報
【０００４】
また、図１７は特許文献２に記載のチップ構成のＢＪＴの断面図であり、基本的には図１６のＢＪＴの構造と同じである。すなわち、ｐ+ 型サブストレート３０１上にｐ- 型エピタキシャル層３０２を有し、このｐ- 型エピタキシャル層３０２中の素子形成領域にｎ+ 型コレクタ埋込層３０３を有し、さらにその上にｎ- 型エピタキシャル層３０４を有している。このｎ- 型エピタキシャル層３０４中の前記ｎ+ コレクタ埋込層３０３上にはｐ型ベース層３０５を有し、さらにその上にｎ+ 型エミッタ層３０６を有している。また、前記ｎ+ 型コレクタ埋込層３０３上の一部にはｎ+ 型コレクタコンタクト層３０７を有している。そして、ｎ+ 型コレクタコンタクト層３０７、ｐ型ベース層３０５及びｎ+ 型エミッタ層３０６はそれぞれ絶縁膜３１２に設けた開口からポリシリコン膜３２１を介してそれぞれコレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅに接続されている。その上で、エミッタ電極Ｅは前記ｎ+ 型コレクタ埋込層３０３が形成されていない領域において前記ｐ+ 型サブストレート３０１上に形成されたｐ+ 型埋込層３０９及び絶縁膜下に形成された高濃度ｐ+ 型拡散層からなるチャネルストッパ層３１０を介して電気的に接続されており、これによりエミッタ電極Ｅはチャネルストッパ層３１０及びｐ+ 型埋込層３０９を介してｐ+ 型サブストレート３０１に電気接続された構成とされている。さらに、このように形成されたＢＪＴチップはｐ+ 型サブストレート３０１の裏面においてリードフレームのアイランド３３１に搭載され、ベース電極Ｂ及びコレクタ電極ＣはそれぞれボンディングワイヤＢＷを介してリード３３２，３３３に電気接続されている。
【０００５】
【特許文献２】
特開平１０−２４７７１３号公報
【０００６】
これら従来のＢＪＴは、いずれもエミッタ層がＢＪＴのエミッタ電極及びｐ+ 型拡散層やｐ+ 型埋込層を介してｐ+ 型サブストレートに電気接続されているため、ＢＪＴに対してボンディングワイヤによるエミッタ配線を行う必要がない。そのため、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【０００７】
【発明が解決しようとする課題】
しかしながら本発明者の検討によれば、このような従来のＢＪＴでは、低雑音化を実現することが難しいという問題があることが判明した。すなわち、いずれのＢＪＴも、ベースとしてのｐ型拡散層の直下にはｎ+ 埋込層上の高抵抗のｎ- 型エピタキシャル層が存在しているので、このｐ型拡散層の直上において電気接続されているベース電極の直下には当該高抵抗のｎ- 型エピタキシャル層が存在することになる。このため、ｎ- 型エピタキシャル層に生じる熱雑音がｎ- 型エピタキシャル層とベース電極との間に存在する基板表面の絶縁膜を誘電体とする寄生容量を介してベース電極に入力され、雑音特性（ＮＦ特性）を低下させる要因となっている。また、いずれのＢＪＴにおいても図には表れないが、ベース電極を基板表面の絶縁膜上で延長されてベースとは異なる位置に設けたベースボンディングパッドに接続する構成としたときに、当該ベースボンディングパッドの直下に絶縁膜下に設けられたチャネルストッパ層としての高濃度ｐ+ 型拡散層を介して高抵抗のｐ- 型エピタキシャル層が存在する場合には、当該ｐ型エピタキシャル層に生じる熱雑音が当該基板表面の絶縁膜を誘電体とする寄生容量を介してベース電極に入力され、ＮＦ特性を低下する要因となっている。
【０００８】
本発明の目的は、このようなベース電極あるいはベースボンディングパッドの直下に存在する高抵抗層が要因となるＮＦ特性を改善したエミッタ接地型の高周波ＢＪＴとその製造方法を提供するものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、一導電型の低抵抗の半導体基板上に一導電型の高抵抗の半導体層を有し、高抵抗の半導体層中に低抵抗の半導体基板に接続する一導電型の低抵抗の拡散層を有し、高抵抗の半導体層上に逆導電型の高抵抗のエピタキシャル層を有し、エピタキシャル層に低抵抗の拡散層と接続する一導電型の低抵抗のサブエミッタ層を有し、高抵抗の半導体層上にコレクタとベースとエミッタとを含む素子が形成され、エミッタに接続されるエミッタ電極をサブエミッタ層と低抵抗の拡散層によって半導体基板に電気接続した半導体装置において、ベースに接続されて外部に導出接続するためのベースボンディングパッドをサブエミッタ層の直上領域の絶縁膜上に配設し、半導体基板は裏面を接地している。
【００１０】
すなわち、本発明にかかるＢＪＴは、一導電型の低抵抗のサブストレートと、サブストレート上に成長された一導電型の高抵抗の第１のエピタキシャル層と、第１のエピタキシャル層中に形成された逆導電型の低抵抗のコレクタ埋込層と、コレクタ埋込層及び第１のエピタキシャル層上に成長された逆導電型の高抵抗の第２のエピタキシャル層と、第２のエピタキシャル層に形成された一導電型のベースと、ベースに形成された逆導電型のエミッタと、第２のエピタキシャル層に形成されてコレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層と、ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極と、第２のエピタキシャル層に形成された一導電型の低抵抗のサブエミッタ層と、サブエミッタ層をサブストレートに接続する、第１のエピタキシャル層に形成された一導電型の低抵抗の埋込層と、サブエミッタ層に接続されかつエミッタ電極に接続されるサブエミッタ電極と、サブエミッタ層の直上領域を覆う絶縁膜上に形成されてベース電極に接続されるベースボンディングパッドとを備え、サブストレートは裏面を接地する。
【００１１】
ここで、サブエミッタ層は少なくともベースボンディングパッドの直下領域の全てを覆う領域に形成されることが好ましい。また、サブエミッタ層とベースボンディングパッドとの間に導電膜が介在され、この導電膜がサブエミッタ電極に直接接続される構成とすることが好ましい。この場合、サブエミッタ層と導電膜とを合わせた領域はベースボンディングパッドの直下領域の全てを覆う領域として形成されていることが好ましい。また、サブエミッタ層は素子分離用のチャネルストッパ層で構成してもよい。
【００１２】
本発明の半導体装置の製造方法は、一導電型の低抵抗のサブストレート上に一導電型の高抵抗の第１のエピタキシャル層を成長する工程と、第１のエピタキシャル層にサブストレートに接続される一導電型の低抵抗の埋込層を形成する工程と、第１のエピタキシャル層中に逆導電型の低抵抗のコレクタ埋込層を形成する工程と、コレクタ埋込層及び第１のエピタキシャル層上に逆導電型の高抵抗の第２のエピタキシャル層を成長する工程と、第２のエピタキシャル層にコレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層を形成する工程と、第２のエピタキシャル層に一導電型の埋込層に接続される一導電型の低抵抗のサブエミッタ層を形成する工程と、コレクタ埋込層上の第２のエピタキシャル層上に一導電型のベースを形成する工程と、ベースに逆導電型のエミッタを形成する工程と、ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極を形成する工程と、サブエミッタ層とエミッタ電極とを接続するサブエミッタ電極を形成する工程と、サブエミッタ層の直上領域を覆う絶縁膜上にベース電極に接続されるベースボンディングパッドを形成する工程と、サブストレートの裏面に接地電極を形成する工程を備える。
【００１３】
本発明の製造方法において、サブエミッタ層上を覆う絶縁膜上に導電膜を形成する工程を備え、ベースボンディングパッドはこの導電膜を覆う第２の絶縁膜上に形成し、サブエミッタ電極はこの導電膜に接続されるように形成することが好ましい。また、サブエミッタ層は素子分離絶縁膜の直下に形成されるチャネルストッパ層として形成してもよい。
【００１４】
本発明の半導体装置、特にＢＪＴによれば、エミッタはエミッタ電極からサブエミッタ電極に電気接続され、このサブエミッタ電極からサブエミッタ層及び埋込層を介して接地されるサブストレートに電気接続される。そのため、エミッタ電極に対してボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【００１５】
また、ベース電極はベースボンディングパッドに電気接続され、このベースボンディングパッドに接続されるボンディングワイヤによって外部に接続されるが、ベースボンディングパッドの直下にはサブエミッタ層が存在しており、このサブエミッタ層埋込層を介してサブストレートに電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、高抵抗のエピタキシャル層において生じる熱雑音はサブエミッタ層によって接地に逃がされることになり、ベースボンディングパッドの直下の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドないしベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の第１の実施形態のＢＪＴの各電極及び配線の平面レイアウト図、図２は図１のＡ−Ａ’線に沿う断面図である。これらの図において、高濃度低抵抗のｐ+ 型サブストレート１０１上に低濃度高抵抗のｐ- 型エピタキシャル層１０２が形成され、このｐ- 型エピタキシャル層１０２中の素子形成領域にはコレクタとなる高濃度・低抵抗のｎ+ 型コレクタ埋込層１０３が形成されている。また、このｎ+ 型コレクタ埋込層１０３上の前記ｐ- エピタキシャル層１０２上には、低濃度・高抵抗のｎ- 型エピタキシャル層１０４が形成されており、このｎ- 型エピタキシャル層１０４にはｐ型ベース層１０５が形成され、前記ｐ型ベース層１０５にはｎ+ 型エミッタ層１０７が形成されている。さらに、前記ｎ- 型エピタキシャル層１０４には、前記ｎ+ 型コレクタ埋込層１０３に達する深さのｎ+ 型コレクタコンタクト層１０８が形成されている。一方、前記ｐ- 型エピタキシャル層１０２中の素子分離領域となる領域には高濃度・低抵抗のｐ+ 型埋込層１０９が形成されており、このｐ+ 型埋込層１０９は前記ｐ+ 型サブトスレート１０１に接する深さにまで形成されている。また、前記ｎ- 型エピタキシャル層１０４の前記ｐ+ 型埋込層１０９上には、高濃度・低抵抗のｐ+ 型サブエミッタ層１１０が形成されている。
【００１７】
そして、全表面に第１の絶縁膜１１１が形成されている。前記ｐ型ベース層１０５に対応する箇所にベースコンタクトホールが開口され、このベースコンタクトホールを覆うように第１のポリシリコン膜１２１及び第２の絶縁膜１１２が積層状態に形成されている。前記第１のポリシリコン膜１２１及び第２の絶縁膜１１２はその中心位置において前記ｎ+ 型エミッタ層１０７を露出する開口が形成されるとともに、前記第１のポリシリコン膜１２１はこの開口の周囲においてｐ型ベース層１０５に接続されている。さらに、この開口の内面にはシリコン酸化膜からなる第１及び第２の側壁１１５ａ，１１５ｂが形成され、特に第２の側壁１１５ｂで囲まれた前記開口を覆う領域及びその周囲領域に第２のポリシリコン膜１２２が形成されてｎ+ 型エミッタ層１０７に接続されている。その上で全面に第３の絶縁膜１１３及び第４の絶縁膜１１４が形成され、これら第３，４の絶縁膜を通してコレクタコンタクトホールが開口され、前記第１，３，４の絶縁膜を通してサブエミッタコンタクトホールが開口され、前記第２，３，４の絶縁膜を通してベースコンタクトホール、エミッタコンタクトホールがそれぞれ開口され、各コンタクトホール内にはバリアメタル膜１２３が形成され、さらに各コンタクトホール内に金属等の配線材料１２４が埋設され、これによりそれぞれコレクタ電極Ｃ、ザブエミッタ電極ＳＥ、ベース電極Ｂ、エミッタ電極Ｅが形成されている。
【００１８】
また、前記ｐ+ 型サブエミッタ層１１０が形成されている領域の前記第１，３，４の絶縁膜上には、前記配線材料１２４の一部を利用してベースボンディングパッドＢＰが形成されている。ここで、図１に示すように、前記配線材料１２４を前記第４の絶縁膜上で所要のパターンに形成して配線Ｌを形成することにより、前記エミッタ電極Ｅと前記サブエミッタ電極ＳＥとが電気接続され、前記ベース電極Ｂと前記ベースボンディングパッドＢＰとが電気接続され、さらに、前記コレクタ電極ＣにはコレクタボンディングパッドＣＰが電気接続されている。なお、図２に示すように、前記ｐ+ 型サブストレート１０１の裏面にはメタライズ膜１２５が形成されている。
【００１９】
このように構成されたＢＪＴは、ｐ+ 型サブストレート１０１の裏面のメタライズ１２５を利用してリードフレーム１３０のアイランド１３１上に搭載すると同時に、当該アイランド１３１に対する電気接続を行っている。また、図２には示されないが、図１に示した前記コレクタボンディングパッドＣＰ及びベースボンディングパッドＢＰは、前記リードフレームのリードにボンディングワイヤにより電気接続されている。
【００２０】
以上の構成のＢＪＴの製造方法を図３〜図１２を参照して説明する。先ず、図３のように、ｐ+ 型サブストレート１０１上にｐ− 型エピタキシャル層１０２をエピタキシャル成長する。ここで、ｐ+ 型サブストレート１０１は例えば比抵抗ρ＝0.01〜0.1 Ωｃｍのものを用いている。また、ｐ- 型エピタキシャル層１０２はボロンを添加して例えば比抵抗ρ＝５〜３０Ωｃｍで、厚さ２〜１５μｍに形成する。
【００２１】
次いで、図４のように、表面にフォトレジストを塗布し、素子分離領域内の一部で、後にベースボンディングパッドを形成する領域よりも広い領域を開口したレジストパターン１４１を形成する。そして、このレジストパターン１４１を用いて前記ｐ- 型エピタキシャル層１０２にボロン（Ｂ）をイオン注入し、かつ１１００℃以上で熱処理して前記ｐ+ 型サブストレート１０１にまで達する深さのｐ+ 型埋込層１０９を形成する。例えば、ボロン濃度は１Ｅ１８ｃｍ-3とする。
【００２２】
次いで、図５のように、新たに表面にフォトレジストを塗布し、素子形成領域を開口したレジストパターン１４２を形成する。そして、このレジストパターン１４２を用いて前記ｐ- 型エピタキシャル層１０２の表面領域に砒素（Ａｓ）をイオン注入し、例えば抵抗ρｓ＝１０〜３０Ω／□のｎ+ 型コレクタ埋込層１０３を形成する。
【００２３】
次いで、図６のように、前記ｐ- 型エピタキシャル層１０２上にｎ- 型エピタキシャル層１０４をエピタキシャル成長する。ここで、ｎ-型エピタキシャル層１０４はリン（Ｐ）を添加して例えば比抵抗ρ＝０．５〜４Ωｃｍで、厚さ０．５〜５μｍに形成する。
【００２４】
次いで、図７のように、新たに表面にフォトレジストを塗布し、前記ｐ+ 型埋込層１０９上の領域を開口したレジストパターン１４３を形成する。そして、このレジストパターン１４３を用いて前記ｎ- 型エピタキシャル層１０４にボロン（Ｂ）をイオン注入し、かつ９００℃以上で熱処理して前記ｐ+ 型埋込層１０９にまで達するｐ+ 型サブエミッタ層１１０を形成する。例えば、ボロン濃度は１Ｅ１８ｃｍ-3とする。
【００２５】
次いで、図８のように、新たに表面にフォトレジストを塗布し、前記ｎ+ 型コレクタ埋込層１０３上の一部領域を開口したレジストパターン１４４を形成する。そして、このレジストパターン１４４を用いて前記ｎ- 型エピタキシャル層１０４にリン（Ｐ）をイオン注入し、かつ熱処理して前記ｐ+ 型コレクタ埋込層１０３にまで達するｐ+ 型コレクタコンタクト層１０８を形成する。このｐ+ 型コレクタコンタクト層１０８の比抵抗はｐ+ 型コレクタ埋込層１０３と同程度とする。
【００２６】
次いで、図９のように、表面に熱酸化法やＣＶＤ法により成長した酸化膜により第１の絶縁膜１１１を形成する。そして、前記第１の絶縁膜１１１を図外のレジストパターンを用いたフォトリソグラフィ技術を用いて選択エッチングし、ベースの形成領域を開口する。このときｎ- 型エピタキシャル層１０４の表面は浅くエッチングされる。そして、この開口した領域に熱酸化により薄いシリコン酸化膜１１１ｃを形成する。なお、要部については拡大図を併せて示している。これは図１０，図１１においても同様である。
【００２７】
次いで、図１０のように、前記第１の絶縁膜１１１及び薄いシリコン酸化膜１１１ｃの上に所要の厚さにボロン（Ｂ）を添加した第１のポリシリコン膜１２１を形成し、かつその上に第２の絶縁膜１１２を積層し、その後図外のレジストパターンを用いたフォトリソグラフィ技術により前記第２の絶縁膜１１２、第１のポリシリコン膜１２１を選択エッチングして前記開口よりも狭い領域を開口する。次いで、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで前記第２の絶縁膜１１２の開口の内側面にのみ前記絶縁膜を残して第１の側壁１１５ａを形成し、前記第１のポリシリコン膜１２１の端部を絶縁被覆する。しかる後、前記薄いシリコン酸化膜１１１ｃをエッチングし、凹部１０６を形成する。このとき薄いシリコン酸化膜１１１ｃは第１のポリシリコン膜１２１の開口された縁部よりも外側に向けた下部領域までエッチングされるため、凹部１０６も第１の側壁１１５ａよりも拡大された領域に形成される。
【００２８】
しかる後、図１１のように、形成された凹部１０６の底面に露呈されたｎ- 型エピタキシャル層１０４上にボロン（Ｂ）を添加したＳｉＧｅを選択エピタキシャル成長し、ｎ- 型エピタキシャル層１０４と一体化されたＰ型ベース層１０５を形成する。このｐ型ベース層１０５は周辺において前記第１のポリシリコン膜１２１に接続される。再度、全面に絶縁膜を成長し、かつこの絶縁膜を異方性エッチングすることで前記第１の側壁１１５ａの内側に第２の側壁１１５ｂを形成し、開口を狭める。しかる後、第２のポリシリコン膜１２２を形成した後、当該第２のポリシリコン膜１２２に砒素（Ａｓ）を注入する。これにより注入された砒素（Ａｓ）は前記Ｐ型ベース層１０５に注入され、ｐ+ 型エミッタ層１０７が形成される。
【００２９】
その後、図１２のように、図外のレジストパターンを用いたフォトリソグラフィ技術によって第２のポリシリコン膜１２２を選択エッチングし前記第２の絶縁膜１１２及び第２の側壁１１５ｂの開口を覆う領域に残す。さらに、図外のレジストパターンを用いたフォトリソグラフィ技術によって絶縁膜１１２と第１のポリシリコン膜１２１を選択エッチングする。さらに、その上に全面にＣＶＤ法によりシリコン酸化膜からなる第３の絶縁膜１１３を形成し、その上に平坦化のための絶縁膜１１４を形成する。
【００３０】
次いで、図２に示したように、前記第４，３，１の各絶縁膜１１４，１１３，１１１を通して前記ｎ+ 型コレクタコンタクト層１０８を露出するコレクタコンタクトホールを開口し、同時に前記ｐ+ 型サブエミッタ層１１０を露出するサブエミッタコンタクトホールを開口する。また、前記第４，３，２の各絶縁膜１１４，１１３，１１２を通して前記第１のポリシリコン膜１２１を露出するベースコンタクトホールを開口する。さらに、前記第４，３の各絶縁膜１１４，１１３を通して前記第２のポリシリコン膜１２２を露出するエミッタコンタクトホールを開口する。そして、前記各コンタクトホール内にチタン（Ｔｉ）、チタンタングステン（ＴｉＷ）等からなるバリア膜１２３を形成し、さらに前記各コンタクトホールをアルミニウム（Ａｌ）や金（Ａｕ）等の金属材料１２４を埋め込んでコレクタ電極Ｃ、サブエミッタ電極ＳＥ、ベース電極Ｂ、エミッタ電極Ｅを形成する。
【００３１】
さらに、図１に示したように、これら各電極Ｃ，ＳＥ，Ｂ，Ｅと同時に前記各電極につながる配線Ｌを形成する。そして、この配線Ｌにより、前記エミッタ電極Ｅと前記サブエミッタ電極ＳＥとを電気接続する。また、前記金属材料１２４の一部で前記ｐ+ 型サブエミッタ層１１０上の前記第４絶縁膜１１４上にベースボンディングパッドＢＰを形成し、また、同時に第４絶縁膜１１４上の他の領域にコレクタボンディングパッドＣＰを形成し、当該配線工程で形成する配線Ｌによって前記ベース電極ＢとベースボンディングパッドＢＰを電気接続し、またコレクタ電極ＣとコレクタボンディングパッドＣＰを電気接続する。以上により、図１及び図２に示したＢＪＴが製造される。
【００３２】
この第１の実施形態のＢＪＴによれば、ｎ+ 型エミッタ層１０７はエミッタ電極Ｅから配線Ｌを通してサブエミッタ電極ＳＥに電気接続され、このサブエミッタ電極ＳＥからｐ+ 型サブエミッタ層１１０及びｐ+ 型埋込層１０９を介してｐ+ 型サブストレート１０１に電気接続される。さらに、ｐ+ 型サブストレート１０１から裏面のメタライズ１２５を介してリードフレーム１３０のアイランド１３１に電気接続されて接地されることになる。したがって、ＢＪＴをリードフレームに搭載したときには、エミッタ電極Ｅをリードフレームに接続するためのボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。
【００３３】
また、ベース電極Ｂは配線Ｌを介してベースボンディングパッドＢＰに電気接続され、このベースボンディングパッドＢＰに接続されるボンディングワイヤによって所定のリードに電気接続されることになる。このとき、ベースボンディングパッドＢＰの直下にはｐ+ 型サブエミッタ層１１０が存在しており、このｐ+ 型サブエミッタ層１１０は前述のようにｐ+ 型埋込層１０９を介してｐ+ 型サブストレート１０１に電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、ベースボンディングパッドＢＰの下層に存在する高抵抗のｎ- 型エピタキシャル層１０４やｐ- 型エピタキシャル層１０２で生じる熱雑音はｐ+ 型サブエミッタ層１１０によって接地に逃がされることになり、ベースボンディングパッドＢＰの直下において第４，３，１の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドＢＰないしベース電極Ｂ、さらにはＢＪＴのベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【００３４】
また、この第１の実施形態ではベース層１０５をシリコンゲルマニウム（ＳｉＧｅ）層で構成しているため、バンドギャップが小さくなり、エミッタ−ベース接合がヘテロ接合となる。このＥＢヘテロ接合によりエミッタからベースへの電子注入効率が高くなるため、従来のシリコンＢＪＴに比べｈFEが大きくなる。従来のシリコンＢＪＴではｈFEの低下を避けるためベース不純物濃度を高濃度（例えば、１Ｅ１８ｃｍ-3以上）にできなかったが、ＳｉＧｅ・ＨＢＴではｈFEを低下させることなく、ベース不純物濃度を高濃度にできる。したがって、ＳｉＧｅ・ＨＢＴでは、ベース不純物濃度を高濃度とすることで、ベース抵抗が低減し、ベース抵抗起因で発生する熱雑音を低減できる。
【００３５】
因みに、第１の実施形態のＢＪＴでは、４００ＭＨｚ〜５．５ＧＨｚの高周波帯域での使用において、雑音特性（ＮＦ特性）が０．１〜０．３ｄＢ改善されたことが確認された。また、利得についても、エミッタボンディングワイヤを用いたＢＪＴに比較して２〜３ｄＢ改善されたことが確認されている。
【００３６】
図１３は本発明の第２の実施形態のＢＪＴの断面図であり、第１の実施形態の図２の断面図に相当する図である。なお、第１の実施形態と等価な部分には同一符号を付して詳細な説明は省略する。この第２の実施形態では、第２の絶縁膜１１２を形成した上にｎ+ 型エミッタ層１０７を形成するための第２のポリシリコン膜１２２を形成する際に、当該第２のポリシリコン膜１２２の一部１２２ａをｐ+ 型サブエミッタ層１１０の直上の領域、換言すればベースボンディングパッドＢＰを形成する領域に可及的に広い面積に形成しておく。そして、前記第２のポリシリコン膜１２２，１２２ａ上に第３及び第４の絶縁膜１１３，１１４を形成し、その後前記ｐ+ 型サブエミッタ層１１０の直上にサブエミッタ電極ＳＥを形成する際に、当該サブエミッタ電極ＳＥが前記第２のポリシリコン膜の一部１２２ａに電気接続するように構成している。
【００３７】
この第２の実施形態では、ベースボンディングパッドＢＰの直下には、第４，３の絶縁膜１１４，１１３を介してサブエミッタ電極ＳＥに接続された第２のポリシリコン膜の一部１２２ａが存在し、このポリシリコン膜１２２ａはサブエミッタ電極ＳＥを介してｐ+ 型サブエミッタ層１１０、ｐ+ 型埋込層１０９、さらにｐ+ 型サブストレート１０１に接続されて接地電位とされている。すなわち、第２のポリシリコン膜の一部１２２ａは接地シールド膜として構成されている。これにより、ベースボンディングパッドＢＰは直下において接地シールド膜１２２ａによってシールドされた状態となり、ｐ- 型エピタキシャル層１０２の熱雑音がベースボンディングパッドＢＰないしはベースに入力されることを確実に防止することが可能になる。
【００３８】
この第２の実施形態においては、ｐ+ 型サブエミッタ層１１０を広く形成し、このｐ+ 型サブエミッタ層１１０上に接地シールド膜１２２ａを形成した例を示しているが、ｐ+ 型サブエミッタ層１１０の面積に制約を受けるような場合、すなわち、ベースボンディングパッドＢＰの全直下領域にわたってｐ+ 型サブエミッタ層１１０を形成できないような場合でも、接地シールド膜１２２ａをベースボンディングパッドＢＰの全直下領域にわたって形成することでベースボンディングパッドＢＰへの熱雑音の入力防止効果を得ることができる。また、この場合、例えば、図１４に示すように、ベースボンディングパッドＢＰの全直下領域の一部の領域にｐ+ 型サブエミッタ層１１０を配設し、他の領域に接地シールド膜１２２ａがそれぞれ形成され、これらｐ+ 型サブエミッタ層１１０と接地シールド膜１２２ａとでベースボンディングパッドＢＰの全直下領域をシールドするように構成することも可能である。
【００３９】
図１５は本発明の第３の実施形態の断面図であり、第１及び第２の実施形態と等価な部分には同一符号を付して詳細な説明は省略する。この実施形態では、熱酸化膜で素子形成領域を絶縁分離するための素子分離絶縁膜１１１ａを形成し、その上に絶縁膜１１１ｂを形成して第１の絶縁膜１１１として構成している。前記素子分離絶縁膜１１１ａはＬＯＣＯＳ法あるいはＳＴＩ法等が採用可能であるが、ここではＬＯＣＯＳ法を用いた例を示している。そして、このＬＯＣＯＳ法の素子分離絶縁膜（以下、ＬＯＣＯＳ膜と称する）１１１ａの直下にｐ+ 型チャネルストッパ層１１０Ａを形成して素子間の分離を行っているが、このｐ+ 型チャネルストッパ層１１０Ａの少なくとも一部の直下に予めｐ+ 型埋込層１０９を形成しておき、ｐ+ 型サブストレート１０１に接続するように構成している。さらに、前記ＬＯＣＯＳ膜１１１ａの一部にサブエミッタ電極ＳＥを形成して前記ｐ+ 型チャネルストッパ層１１０Ａに電気接続する一方で、前記ＬＯＣＯＳ膜１１１ａ上にベースボンディングパッドＢＰを形成している。
【００４０】
この第３の実施形態では、従来技術のように素子分離絶縁膜で素子間を絶縁分離するためのｐ+ 型チャネルストッパ層１１０Ａが存在するＢＪＴに本発明を適用する場合に、当該ｐ+ 型チャネルストッパ層１１０Ａをｐ+ 型サブエミッタ層として機能させるとともに、当該ｐ+ 型チャネルストッパ層１１０Ａの直上の絶縁膜上にベースボンディングパッドＢＰを配置することで、ｐ- 型エピタキシャル層１０２やｎ− 型エピタキシャル層１０４からの熱雑音がベースボンディングパッドＢＰに入力することが防止できる。したがって、第３の実施形態では従来の製造工程をほとんどそのまま利用して本発明を実現することが可能であり、製造工程の短縮が実現できる。
【００４１】
ここで、前記各実施形態ではＮＰＮ型のＢＪＴに本発明を適用した例を示しているが、ＰＮＰ型のＢＪＴについても各層の極性を逆にすることで本発明を同様に適用することが可能である。
【００４２】
また、前記各実施形態では、セルフアラインのＳｅＧｅベースとして構成した例を示しているが、セルフアラインでイオン注入を行って形成したイオン注入ベースとして構成してもよい。あるいは、コンベンショナルなプレーナ型のベースとして構成してもよいことは言うまでもない。
【００４３】
【発明の効果】
以上説明したように本発明は、エミッタはエミッタ電極からサブエミッタ電極に電気接続され、このサブエミッタ電極からサブエミッタ層及び埋込層を介して接地されるサブストレートに電気接続され、このサブストレートは裏面が接地される。そのため、エミッタ電極に対してボンディングワイヤによるエミッタ配線を行う必要がなく、ボンディングワイヤによるインピーダンスを低減して高周波特性を向上させることができるとともに、エミッタ配線の配線長を短縮して電圧降下を抑制し、利得を改善することが可能になる。また、ベース電極はベースボンディングパッドに電気接続され、このベースボンディングパッドに接続されるボンディングワイヤによって外部に接続されるが、ベースボンディングパッドの直下にはサブストレートと同じ導電型のサブエミッタ層が存在しており、このサブエミッタ層埋込層を介してサブストレートに電気接続されて接地されているため、接地電位（ＧＮＤ電位）とされている。そのため、高抵抗のエピタキシャル層において生じる熱雑音はサブエミッタ層によって接地に逃がされることになり、ベースボンディングパッドの直下の絶縁膜を誘電体とする寄生容量が存在している場合でも、熱雑音がベースボンディングパッドないしベースに入力されることがなく、雑音特性（ＮＦ特性）を改善することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＢＪＴの電極の平面レイアウト図である。
【図２】図１のＡ−Ａ’線に沿う断面図である。
【図３】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図４】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図５】第１の実施形態の製造方法を工程順に示す断面図のその３である。
【図６】第１の実施形態の製造方法を工程順に示す断面図のその４である。
【図７】第１の実施形態の製造方法を工程順に示す断面図のその５である。
【図８】第１の実施形態の製造方法を工程順に示す断面図のその６である。
【図９】第１の実施形態の製造方法を工程順に示す断面図のその７である。
【図１０】第１の実施形態の製造方法を工程順に示す断面図のその８である。
【図１１】第１の実施形態の製造方法を工程順に示す断面図のその９である。
【図１２】第１の実施形態の製造方法を工程順に示す断面図のその１０である。
【図１３】本発明の第２の実施形態の図２と同様の断面図である。
【図１４】本発明の第２の実施形態の変形例の図１３と同様の断面図である。
【図１５】本発明の第３の実施形態の変形例の図１３と同様の断面図である。
【図１６】従来のＢＪＴの一例の断面図である。
【図１７】従来のＢＪＴの他の例の断面図である。
【符号の説明】
１０１ ｐ+ 型サブストレート
１０２ ｐ- 型エピタキシャル層
１０３ ｎ+ 型コレクタ埋込層
１０４ ｎ- 型エピタキシャル層
１０５ ｐ型ベース層
１０７ ｎ+ 型エミッタ層
１０８ ｎ+ 型コレクタコンタクト層
１０９ ｐ+ 型埋込層
１１０ ｐ+ 型サブエミッタ層
１１１ 第１の絶縁膜
１１１ａ ＬＯＣＯＳ膜
１１２ 第２の絶縁膜
１１３ 第３の絶縁膜
１１４ 第４の絶縁膜
１１５ 側壁
１２１ 第１のポリシリコン膜
１２２ 第２のポリシリコン膜
１２３ バリア膜
１２４ 配線材料
１３０ リードフレーム
１３１ アイランド
Ｃ コレクタ電極
Ｂ ベース電極
Ｅ エミッタ電極
ＳＥ サブエミッタ電極
ＢＰ ベースボンディングパッド
ＣＰ コレクタボンディングパッド
Ｌ 配線
Claims (12)
- 一導電型の低抵抗の半導体基板上に一導電型の高抵抗の半導体層を有し、前記高抵抗の半導体層中に前記低抵抗の半導体基板に接続する一導電型の低抵抗の拡散層を有し、前記高抵抗の半導体層上に逆導電型の高抵抗のエピタキシャル層を有し、前記エピタキシャル層に前記低抵抗の拡散層と接続する一導電型の低抵抗のサブエミッタ層を有し、前記高抵抗の半導体層上にコレクタとベースとエミッタとを含む素子が形成され、前記エミッタに接続されるエミッタ電極を前記サブエミッタ層と前記低抵抗の拡散層によって前記半導体基板に電気接続した半導体装置において、前記ベースに接続されて外部に導出接続するためのベースボンディングパッドを前記サブエミッタ層の直上領域の絶縁膜上に配設し、前記半導体基板は裏面を接地したことを特徴とする半導体装置。
- 一導電型の低抵抗のサブストレートと、前記サブストレート上に成長された一導電型の高抵抗の第１のエピタキシャル層と、前記第１のエピタキシャル層中に形成された逆導電型の低抵抗のコレクタ埋込層と、前記コレクタ埋込層及び前記第１のエピタキシャル層上に成長された逆導電型の高抵抗の第２のエピタキシャル層と、前記第２のエピタキシャル層に形成された一導電型のベースと、前記ベースに形成された逆導電型のエミッタと、前記第２のエピタキシャル層に形成されて前記コレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層と、前記ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極と、前記第２のエピタキシャル層に形成された一導電型の低抵抗のサブエミッタ層と、前記サブエミッタ層を前記サブストレートに接続する、前記第１のエピタキシャル層に形成された一導電型の低抵抗の埋込層と、前記サブエミッタ層に接続されかつ前記エミッタ電極に接続されるサブエミッタ電極と、前記サブエミッタ層の直上領域を覆う絶縁膜上に形成されて前記ベース電極に接続されるベースボンディングパッドとを備え、前記サブストレートは裏面を接地することを特徴とする半導体装置。
- 前記コレクタ、ベース、エミッタでバイポーラ・ジャンクション・トランジスタが構成される請求項２に記載の半導体装置。
- 前記サブエミッタ層は少なくとも前記ベースボンディングパッドの直下領域の全てを覆う領域に形成されていることを特徴とする請求項２または３に記載の半導体装置。
- 前記サブエミッタ層と前記ベースボンディングパッドとの間に導電膜が介在され、前記導電膜が前記サブエミッタ電極に接続されていることを特徴とする請求項２または３に記載の半導体装置。
- 前記導電膜は前記サブエミッタ電極に直接接続されていることを特徴とする請求項５に記載の半導体装置。
- 前記サブエミッタ層と前記導電膜とを合わせた領域は前記ベースボンディングパッドの直下領域の全てを覆う領域として形成されていることを特徴とする請求項５または６に記載の半導体装置。
- 前記サブエミッタ層は素子分離用のチャネルストッパ層で形成されていることを特徴とする請求項２ないし７のいずれかに記載の半導体装置。
- 前記エミッタ電極と、前記サブエミッタ層と接続するサブエミッタ電極とが同一配線層で形成され、前記ベース電極と前記ベースボンディングパッドとが同一配線層で形成されていることを特徴とする請求項２ないし８のいずれかに記載の半導体装置。
- 一導電型の低抵抗のサブストレート上に一導電型の高抵抗の第１のエピタキシャル層を成長する工程と、前記第１のエピタキシャル層に前記サブストレートに接続される一導電型の低抵抗の埋込層を形成する工程と、前記第１のエピタキシャル層中に逆導電型の低抵抗のコレクタ埋込層を形成する工程と、前記コレクタ埋込層及び前記第１のエピタキシャル層上に逆導電型の高抵抗の第２のエピタキシャル層を成長する工程と、前記第２のエピタキシャル層に前記コレクタ埋込層につながる逆導電型の低抵抗のコレクタコンタクト層を形成する工程と、前記第２のエピタキシャル層に前記一導電型の埋込層に接続される一導電型の低抵抗のサブエミッタ層を形成する工程と、前記コレクタ埋込層上の前記第２のエピタキシャル層上に一導電型のベースを形成する工程と、前記ベースに逆導電型のエミッタを形成する工程と、前記ベース、エミッタ及びコレクタコンタクト層にそれぞれ接続されるベース電極、エミッタ電極、コレクタ電極を形成する工程と、前記サブエミッタ層と前記エミッタ電極とを接続するサブエミッタ電極を形成する工程と、前記サブエミッタ層の直上領域を覆う絶縁膜上に前記ベース電極に接続されるベースボンディングパッドを形成する工程と、前記サブストレートの裏面に接地電極を形成する工程を備えることを特徴とする半導体装置の製造方法。
- 前記サブエミッタ層上を覆う絶縁膜上に導電膜を形成する工程を備え、前記ベースボンディングパッドは前記導電膜の直上領域を覆う第２の絶縁膜上に形成し、前記サブエミッタ電極は前記導電膜に直接接続された状態に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記サブエミッタ層は素子分離絶縁膜の直下に形成されるチャネルストッパ層として形成することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192074A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
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|---|---|---|---|---|
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|---|---|---|---|---|
| JPS57192074A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
| JPH10247713A (ja) * | 1997-03-05 | 1998-09-14 | Toshiba Corp | 半導体素子、半導体装置及びこれらの製造方法 |
| JP2002508889A (ja) * | 1997-07-04 | 2002-03-19 | テレフオンアクチーボラゲツト エル エム エリクソン（パブル） | バイポーラ・パワー・トランジスタおよび製造方法 |
| JP2000252289A (ja) * | 1999-03-03 | 2000-09-14 | Toshiba Corp | バイポーラトランジスタとその製造方法 |
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