JP2007243140A - 半導体装置、電子装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】平面でコレクタ引き出し領域7を取り囲み、分離部6、コレクタ領域4およびコレクタ埋め込み領域2を貫通して基板1に達する溝8内に絶縁膜を埋め込んで形成した分離部8Aによってp+型の分離領域3とn+型のコレクタ埋め込み領域2との間、およびp+型の分離領域5とn型のコレクタ領域4(n+型のコレクタ引き出し領域7)との間での素子分離を行う。また、絶縁膜16、酸化シリコン膜12、9、半導体領域7Pおよび分離領域5、3を貫通し基板1に達する溝17内に導電性膜を埋め込んで形成した導電体層18によってエミッタ配線(配線22D)と基板1との間の電流経路を形成し、エミッタ配線と基板1との間のインピーダンスを低減する。
【選択図】図22
Description
前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第1半導体層と、
前記第1半導体層上に形成されたコレクタ用の第2半導体層と、
前記第2半導体層上に形成された前記バイポーラトランジスタのベース用の第3半導体層と、
前記第3半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第4半導体層と、
前記半導体基板上に形成され、前記第3半導体層と電気的に接続されたベース用の第1電極と、
前記半導体基板上に形成され、前記第4半導体層と電気的に接続されたエミッタ用の第2電極と、
平面で前記第3半導体層および前記第4半導体層を囲むように配置され、前記第1半導体層および前記第2半導体層と電気的に接続された第5半導体層と、
前記半導体基板上に形成され、前記第5半導体層と電気的に接続されたコレクタ用の第3電極と、
前記半導体基板上に形成され、前記半導体基板に達する第1溝部と、
前記第1溝部を埋め込み、第1パッドと前記半導体基板とを電気的に接続する第1導電性膜とを備えるものである。
前記半導体基板上にて平面で前記第5半導体層を囲むように配置され、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように形成された第2溝部と、
前記第2溝部を埋め込む第1絶縁膜とを備えるものである。
前記半導体チップは、前記支持基板の前記主面上でパターニングされた金属フレームと接するように前記支持基板上に搭載され、
前記半導体チップは、前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第1半導体層と、
前記第1半導体層上に形成されたコレクタ用の第2半導体層と、
前記第2半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第3半導体層と、
前記第3半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第4半導体層と、
前記半導体基板上に形成され、前記第3半導体層と電気的に接続されたベース用の第1電極と、
前記半導体基板上に形成され、前記第4半導体層と電気的に接続されたエミッタ用の第2電極と、
平面で前記第3半導体層および前記第4半導体層を囲むように配置され、前記第1半導体層および前記第2半導体層と電気的に接続された第5半導体層と、
前記半導体基板上に形成され、前記第5半導体層と電気的に接続されたコレクタ用の第3電極と、
前記半導体基板上の前記第2領域に形成され、前記半導体基板に達する第1溝部と、
前記第1溝部を埋め込み、第1パッドと前記半導体基板とを電気的に接続する第1導電性膜と、
前記半導体基板上の前記第1領域にて平面で前記第5半導体層を囲むように配置され、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように形成された第2溝部と、
前記第2溝部を埋め込む第1絶縁膜とを備えるものである。
(a)前記半導体基板上に前記バイポーラトランジスタのコレクタ用の第1半導体層を形成する工程、
(b)前記第1半導体層上にコレクタ用の第2半導体層を形成する工程、
(c)前記半導体基板上の前記第1領域に前記第1半導体層および前記第2半導体層と電気的に接続する第5半導体層を形成する工程、
(d)前記第2半導体層上に前記バイポーラトランジスタのベース用の第3半導体層を形成する工程、
(e)前記第3半導体層内に前記バイポーラトランジスタのエミッタ用の第4半導体層を形成する工程、
(f)前記半導体基板上の前記第2領域に前記半導体基板に達する第1溝部を形成する工程、
(g)前記第1溝部を第1導電性膜で埋め込む工程、
(h)前記半導体基板上の前記第2領域に前記第1導電性膜と電気的に接続するエミッタパッドを形成する工程、
を含み、
前記第5半導体層は、平面で前記第3半導体層および前記第4半導体層を囲むように形成するものである。
前記(c)工程後、
(i)前記半導体基板上の前記第1領域に平面で前記第5半導体層を取り囲み、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように第2溝部を形成する工程、
(j)前記第2溝部を第1絶縁膜で埋め込む工程、
を含むものである。
前記第1溝部は複数本備えられているものである。
本実施の形態1の電子装置は、たとえば5GHz帯無線LAN用途で用いられるPAを含むものである。また、本実施の形態1の半導体装置は、そのPA用のRFバイポーラトランジスタを含むものである。本実施の形態1においては、5GHz帯とは5.0〜6.0GHzの周波数帯域のことを指し、5GHz帯においては、5.2および5.8GHzの周波数が一般的に用いられ、5.8GHzが無線LANとして用いられることが多い。この本実施の形態1の電子装置および半導体装置について、その製造工程に沿って説明する。
次に、本実施の形態2について説明する。
次に、本実施の形態3について説明する。
次に、本実施の形態4について説明する。
次に、本実施の形態5について説明する。
1C チップ
2 コレクタ埋め込み領域(第1半導体層)
3 分離領域(第2半導体層)
4 コレクタ領域
5 分離領域
6 分離部
7 コレクタ引き出し領域(第5半導体層)
7P 半導体領域
8 溝(第2溝部)
8A 分離部(第1絶縁膜)
9 酸化シリコン膜
10 ヘテロ接合層(第3半導体層)
10B ベース領域(第3半導体層)
11 ベース引き出し電極(第1電極)
12 酸化シリコン膜
13 窒化シリコン膜
14 エミッタ引き出し電極(第2電極)
15 エミッタ領域(第4半導体層)
16 絶縁膜(第2絶縁膜)
17 溝(第1溝部)
17A 溝(第3溝部、第4溝部)
18 導電体層(第1導電性膜)
19 絶縁膜
20A〜20D コンタクトホール
21A プラグ(第3電極)
21B〜21D プラグ
22A〜22D 配線
25 絶縁膜
26 プラグ
27 配線
28 絶縁膜
29、29D プラグ
30 配線
31 エミッタパッド
32 ベースパッド
33 コレクタパッド
34 絶縁膜
35 開口部
36 支持基板
37 モールド樹脂
101 基板
102 コレクタ埋め込み領域
103 分離領域
104 コレクタ領域
105 分離領域
107 コレクタ引き出し領域
108 ベース配線
109 コレクタ配線
110、111 エミッタ配線
112 プラグ
113 p+型半導体領域
AR1 領域
BL ベース配線(金属フレーム)
BW ボンディングワイヤ
CL コレクタ配線(金属フレーム)
EL エミッタ配線(金属フレーム)
L1〜L3 活性領域
PNJ PN接合部
Claims (28)
- 半導体基板上の第1領域にバイポーラトランジスタを有し、前記半導体基板上の第2領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置であって、
前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第1半導体層と、
前記第1半導体層上に形成されたコレクタ用の第2半導体層と、
前記第2半導体層上に形成された前記バイポーラトランジスタのベース用の第3半導体層と、
前記第3半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第4半導体層と、
前記半導体基板上に形成され、前記第3半導体層と電気的に接続されたベース用の第1電極と、
前記半導体基板上に形成され、前記第4半導体層と電気的に接続されたエミッタ用の第2電極と、
平面で前記第3半導体層および前記第4半導体層を囲むように配置され、前記第1半導体層および前記第2半導体層と電気的に接続された第5半導体層と、
前記半導体基板上に形成され、前記第5半導体層と電気的に接続されたコレクタ用の第3電極と、
前記半導体基板上に形成され、前記半導体基板に達する第1溝部と、
前記第1溝部を埋め込み、第1パッドと前記半導体基板とを電気的に接続する第1導電性膜とを備えることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第3半導体層は、シリコンゲルマニウムを含むことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板上にて平面で前記第5半導体層を囲むように配置され、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように形成された第2溝部と、
前記第2溝部を埋め込む第1絶縁膜とを備えることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1半導体層、前記第2半導体層、前記第4半導体層および前記第5半導体層はn型の導電型を有し、
前記第3半導体層はp型の導電型を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1半導体層中の不純物濃度は、前記第2半導体層中の不純物濃度より高いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1導電性膜は、タングステンを主成分とすることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1導電性膜は、前記半導体基板と同じ導電型を有する多結晶シリコンを主成分とすることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板上の第3領域に、前記バイポーラトランジスタのコレクタと電気的に接続されたコレクタパッドが形成され、
前記半導体基板上の第4領域に、前記バイポーラトランジスタのベースと電気的に接続されたベースパッドが形成されていることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記エミッタパッド、前記コレクタパッドおよび前記ベースパッドには、それぞれ前記半導体基板外からボンディングワイヤが接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1溝部は、前記半導体基板の裏面まで達していることを特徴とする半導体装置。 - 半導体基板上の第1領域にバイポーラトランジスタを有し、前記半導体基板上の第2領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置であって、
前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第1半導体層と、
前記第1半導体層上に形成されたコレクタ用の第2半導体層と、
前記第2半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第3半導体層と、
前記第3半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第4半導体層と、
前記半導体基板上に形成され、前記第3半導体層と電気的に接続されたベース用の第1電極と、
前記半導体基板上に形成され、前記第4半導体層と電気的に接続されたエミッタ用の第2電極と、
平面で前記第3半導体層および前記第4半導体層を囲むように配置され、前記第1半導体層および前記第2半導体層と電気的に接続された第5半導体層と、
前記半導体基板上に形成され、前記第5半導体層と電気的に接続されたコレクタ用の第3電極と、
前記半導体基板上の前記第2領域に形成され、前記半導体基板に達する第1溝部と、
前記第1溝部を埋め込み、第1パッドと前記半導体基板とを電気的に接続する第1導電性膜と、
前記半導体基板上の前記第1領域にて平面で前記第5半導体層を囲むように配置され、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように形成された第2溝部と、
前記第2溝部を埋め込む第1絶縁膜とを備えることを特徴とする半導体装置。 - 半導体基板上の第1領域にバイポーラトランジスタを有し、前記半導体基板上の第2領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体チップが支持基板の主面上に搭載された電子装置であって、
前記半導体チップは、前記支持基板の前記主面上でパターニングされた金属フレームと接するように前記支持基板上に搭載され、
前記半導体チップは、前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第1半導体層と、
前記第1半導体層上に形成されたコレクタ用の第2半導体層と、
前記第2半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第3半導体層と、
前記第3半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第4半導体層と、
前記半導体基板上に形成され、前記第3半導体層と電気的に接続されたベース用の第1電極と、
前記半導体基板上に形成され、前記第4半導体層と電気的に接続されたエミッタ用の第2電極と、
平面で前記第3半導体層および前記第4半導体層を囲むように配置され、前記第1半導体層および前記第2半導体層と電気的に接続された第5半導体層と、
前記半導体基板上に形成され、前記第5半導体層と電気的に接続されたコレクタ用の第3電極と、
前記半導体基板上の前記第2領域に形成され、前記半導体基板に達する第1溝部と、
前記第1溝部を埋め込み、第1パッドと前記半導体基板とを電気的に接続する第1導電性膜と、
前記半導体基板上の前記第1領域にて平面で前記第5半導体層を囲むように配置され、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように形成された第2溝部と、
前記第2溝部を埋め込む第1絶縁膜とを備えることを特徴とする電子装置。 - 請求項12記載の電子装置において、
前記金属フレームは、前記支持基板の裏面に達するようにパターニングされていることを特徴とする電子装置。 - 半導体基板上の第1領域にバイポーラトランジスタを有し、前記半導体基板上の第2領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置の製造方法であって、
(a)前記半導体基板上に前記バイポーラトランジスタのコレクタ用の第1半導体層を形成する工程、
(b)前記第1半導体層上にコレクタ用の第2半導体層を形成する工程、
(c)前記半導体基板上の前記第1領域に前記第1半導体層および前記第2半導体層と電気的に接続する第5半導体層を形成する工程、
(d)前記第2半導体層上に前記バイポーラトランジスタのベース用の第3半導体層を形成する工程、
(e)前記第3半導体層内に前記バイポーラトランジスタのエミッタ用の第4半導体層を形成する工程、
(f)前記半導体基板上の前記第2領域に前記半導体基板に達する第1溝部を形成する工程、
(g)前記第1溝部を第1導電性膜で埋め込む工程、
(h)前記半導体基板上の前記第2領域に前記第1導電性膜と電気的に接続するエミッタパッドを形成する工程、
を含み、
前記第5半導体層は、平面で前記第3半導体層および前記第4半導体層を囲むように形成することを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(e)工程と前記(f)工程との間で、前記第4半導体層上および前記半導体基板の前記第2領域上に第2絶縁膜を形成する工程。 - 請求項14記載の半導体装置の製造方法において、
前記第3半導体層は、シリコンゲルマニウムを含むことを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記第1導電性膜は、タングステンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記第1導電性膜は、前記半導体基板と同じ導電型を有する多結晶シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(c)工程後、
(i)前記半導体基板上の前記第1領域に平面で前記第5半導体層を取り囲み、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように第2溝部を形成する工程、
(j)前記第2溝部を第1絶縁膜で埋め込む工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項19記載の半導体装置の製造方法において、
前記第2溝部は、前記第1溝部を形成する前に形成することを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記(g)工程後、前記半導体基板の裏面を研削して前記第1導電性膜を前記半導体基板の裏面に露出させる工程を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の第1領域にバイポーラトランジスタを有し、前記半導体基板上の第2領域に前記バイポーラトランジスタのエミッタと電気的に接続されたエミッタパッドを有する半導体装置であって、
前記半導体基板上に形成された前記バイポーラトランジスタのコレクタ用の第1半導体層と、
前記第1半導体層上に形成されたコレクタ用の第2半導体層と、
前記第2半導体層上に形成されたシリコンゲルマニウムを含む前記バイポーラトランジスタのベース用の第3半導体層と、
前記第3半導体層内に形成された前記バイポーラトランジスタのエミッタ用の第4半導体層と、
前記半導体基板上に形成され、前記第3半導体層と電気的に接続されたベース用の第1電極と、
前記半導体基板上に形成され、前記第4半導体層と電気的に接続されたエミッタ用の第2電極と、
平面で前記第3半導体層および前記第4半導体層を囲むように配置され、前記第1半導体層および前記第2半導体層と電気的に接続された第5半導体層と、
前記半導体基板上に形成され、前記第5半導体層と電気的に接続されたコレクタ用の第3電極と、
前記半導体基板上の前記第2領域に形成され、前記半導体基板に達し、1組の長辺および1組の短辺を有する平面形状の複数の第1溝部と、
前記複数の第1溝部を埋め込み、第1パッドと前記半導体基板とを電気的に接続する第1導電性膜と、
前記半導体基板上の前記第1領域にて平面で前記第5半導体層を囲むように配置され、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板に達するように形成された第2溝部と、
前記第2溝部を埋め込む第1絶縁膜とを備えることを特徴とする半導体装置。 - 請求項22記載の半導体装置において、
前記複数の第1溝部間を接続する第3溝部が形成され、
前記第3溝部には、前記第1導電性膜が埋め込まれていることを特徴とする半導体装置。 - 請求項23記載の半導体装置において、
前記複数の第1溝部間を接続する第4溝部が形成され、
前記第3溝部は、1本の前記第1溝部における前記1組の長辺のうちの第1長辺に接続し、
前記第4溝部は、1本の前記第1溝部における前記1組の長辺のうちの前記第1長辺とは異なる第2長辺に接続し、
前記複数の第3溝部の中心を結ぶ直線と前記複数の第4溝部の中心を結ぶ直線とは、同一直線上にないことを特徴とする半導体装置。 - 請求項24記載の半導体装置において、
前記複数の第1溝部、前記第3溝部および前記第4溝部は、同一工程にて形成されていることを特徴とする半導体装置。 - 請求項24記載の半導体装置において、
前記複数の第1溝部、前記第3溝部および前記第4溝部は、前記半導体基板の裏面まで達していることを特徴とする半導体装置。 - 請求項22記載の半導体装置において、
前記複数の第1溝部は、それぞれの長辺が平行となるように配列されていることを特徴とする半導体装置。 - 請求項22記載の半導体装置において、
前記第1導電性膜は、タングステン、前記半導体基板と同じ導電型を有する多結晶シリコンまたは金を主成分とすることを特徴とする半導体装置。
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