JP2005044956A - 半導体装置 - Google Patents
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Abstract
【課題】基板エミッタ構造のバイポーラトランジスタのコレクタ抵抗を低減する。
【解決手段】無線通信機器のフロントエンド部の送信および受信用の増幅器において、その増幅器を構成するバイポーラトランジスタＱｅをそのエミッタの電位が半導体基板１Ｓｅの電位と等しくするような基板エミッタ構造とするとともに、そのバイポーラトランジスタＱｅのｎ型のコレクタ領域２ｂ、ｐ型のベース領域５ａおよびｎ＋型のエミッタ領域８を、ｎ＋型のコレクタ引出領域２ｃおよびｎ＋型のコレクタ埋込領域２ａで取り囲むような構成とした。これにより、コレクタ電流の経路を増やせるので、コレクタ抵抗を低減できる。
【選択図】 図７
【解決手段】無線通信機器のフロントエンド部の送信および受信用の増幅器において、その増幅器を構成するバイポーラトランジスタＱｅをそのエミッタの電位が半導体基板１Ｓｅの電位と等しくするような基板エミッタ構造とするとともに、そのバイポーラトランジスタＱｅのｎ型のコレクタ領域２ｂ、ｐ型のベース領域５ａおよびｎ＋型のエミッタ領域８を、ｎ＋型のコレクタ引出領域２ｃおよびｎ＋型のコレクタ埋込領域２ａで取り囲むような構成とした。これにより、コレクタ電流の経路を増やせるので、コレクタ抵抗を低減できる。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導装置技術に関し、特に、無線通信機器のフロントエンド部の送信または受信用の増幅器に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
無線通信機器のフロントエンド部の送信または受信用の増幅器として使用されるバイポーラトランジスタの構造として基板コレクタ構造がある。基板コレクタ構造は、半導体基板の主面にベース、エミッタを設ける一方、半導体基板の主面とは反対側の裏面にコレクタを設ける構造である。しかし、基板コレクタ構造は、ベース・コレクタ間の容量が大きく利得が低下するので、近年は、ベース・コレクタ間の容量を小さくすることが可能な基板エミッタ構造への移行が進められている。基板エミッタ構造は、半導体基板の主面にベース、コレクタおよびエミッタを設ける一方、半導体基板の主面とは反対側の裏面と上記エミッタとを電気的に接続して同電位に設定した構造である。発明者が検討した基板エミッタ構造では、コレクタレイアウトがストライプ型とされている。すなわち、半導体基板の主面に細長い長方形状の複数のコレクタが互いにほぼ平行になるように配置され、隣接するコレクタの間に、細長い長方形状のエミッタおよびベースがコレクタにほぼ平行な状態で配置されるような構成とされている。
【０００３】
なお、上記ストライプ型の他に、エミッタの４辺側４方を囲むように、コレクタ引出層を配置するタイプもある（例えば特許文献１〜４参照）。
【０００４】
【特許文献１】
特開平１１−１２１４５９号公報
【０００５】
【特許文献２】
特開平６−２２４２１４号公報
【０００６】
【特許文献３】
特開平１１−１２１４５９号公報
【０００７】
【特許文献４】
特開２００１−２６７３２７号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記基板エミッタ構造においては、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、上記コレクタレイアウトがストライプ型の基板エミッタ構造では、コレクタ電流の流れが不均一になり、ある特定箇所に電流が集中するため、コレクタ抵抗の増大や素子破壊耐量の低下を招く問題がある。
【００１０】
特に、無線通信機器のフロントエンド部の送受信用の増幅器として使用される高周波出力用のバイポーラトランジスタでは、高効率化、高利得化、高出力化、高速化、高耐圧化および高い素子破壊耐量の実現が重要であり、そのうち、コレクタ抵抗の低減は、高効率化、高利得化、高出力化および高速化を導く重要なパラメータであることや今後更に高周波化が進むことから、そのバイポーラトランジスタのコレクタ抵抗を如何にして低減させるかが重要な課題となる。
【００１１】
また、半導体装置の高速動作に伴い浅接合化や微細化が進められ、バイポーラトランジスタの素子破壊耐量は益々低下する傾向にあるので、バイポーラトランジスタの素子破壊耐量を如何にして向上させるかが重要な課題である。
【００１２】
本発明の目的は、バイポーラトランジスタのコレクタ抵抗を低減することのできる技術を提供することにある。
【００１３】
また、本発明の目的は、バイポーラトランジスタの素子破壊耐量を向上させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明は、基板エミッタ構造のバイポーラトランジスタのエミッタ領域をコレクタ領域で取り囲む構成を有するものである。
【００１７】
また、本発明は、基板エミッタ構造のバイポーラトランジスタのエミッタ領域と半導体基板との間の耐圧を、前記バイポーラトランジスタのエミッタ領域とコレクタ領域との間の耐圧よりも低くしたものである。
【００１８】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本実施の形態１においては、例えば２．４ＧＨｚ帯または５．８ＧＨｚ帯の高周波信号用のデジタルコードレス電話のフロントエンド部に本実施の形態の半導体装置を適用した場合について説明する。
【００２１】
図１は、そのフロントエンド部ＦＥの回路ブロックの一例を示している。このフロントエンド部ＦＥは、アンテナＡＮＴ、送受信信号切換スイッチＳＷおよびベースバンド処理部Ｂ／Ｂの他、その送受信信号切換スイッチＳＷとベースバンド処理部Ｂ／Ｂとの間に、受信系の低ノイズ増幅器（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）ＬＮＡ、低ノイズアンプ用のバッファ回路ＬＮＡＢ、ダウンコンバータ回路ＤＣ、ローパスフィルタＬＰＦおよびＩＦ（Ｉｎｔｅｒ ｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）アンプＩＦＡ１の一群と、送信系の電力増幅器（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）ＰＡ、ＰＡ用のドライバ回路ＰＡＤ、アップコンバータ回路ＵＣおよびＩＦアンプＩＦＡ２の一群と、ＰＬＬ周波数シンセサイザ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ）ＰＳＹ、高周波（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）用の電圧制御発振回路（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）ＶＣＯおよび発振回路用の出力バッファ回路ＯＳＢの一群とを有している。本実施の形態１の半導体装置は、例えば上記受信系増幅器の低ノイズ増幅器ＬＮＡ、送信系増幅器の電力増幅器（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）ＰＡ、ドライバ回路ＰＡＤおよびプリドライバ回路等に適用されている。なお、上記ドライバ回路ＰＡＤの前段にプリドライバ回路を設けても良い。
【００２２】
図２は、受信系増幅器の低ノイズ増幅器ＬＮＡの回路図の一例を示している。なお、送信系増幅器の電力増幅器ＰＡおよびドライバ回路ＰＡＤの回路構成は、回路定数やトランジスタ性能が異なるだけで、図２とほぼ同一である。符号のＶＢＢはベース電圧、ＶＣＣはコレクタ電圧、ＧＮＤは接地電位（基準電位）、Ｃ１〜Ｃ１３はコンデンサ、Ｒ１は抵抗、Ｌ１〜Ｌ４はコイル、ＩＮは入力、ＯＵＴは出力、さらにＱｅ１はバイポーラトランジスタを示している。バイポーラトランジスタＱｅ１は後述のように基板エミッタ構造とされている。
【００２３】
図３は、雑音指数の周波数特性を示している。横軸は周波数、縦軸は雑音指数（ＮＦ：Ｎｏｉｓｅ Ｆｉｇｕｒｅ）を示している。本実施の形態１では、上記低ノイズ増幅器ＬＮＡ用のバイポーラトランジスタＱｅ１のトランジション周波数ｆＴは、分配ノイズ（Ｐａｒｔｉｔｉｏｎ ｎｏｉｓｅ）領域の周波数よりも大きく、例えば２４ＧＨｚ以上とする。分配ノイズは、バイポーラトランジスタのエミッタから注入された電流がベースとコレクタとに分かれるが、この分配比の微小なゆらぎにより発生する雑音で、周波数の２乗に比例（６ｄＢ／ｏｃｔ）して増加する。また、雑音指数（ＮＦ）は、２．０ｄＢ以下とされている。
【００２４】
図４は上記送信系または受信系増幅器が形成された半導体チップ（以下、チップという）１Ｃの実装例を示している。また、図５は図４のＸ１−Ｘ１線の断面図を示している。チップ１Ｃは、その主面（デバイス形成面）を上に向け、かつ、半導体基板（以下、基板という）１Ｓｅの裏面を配線基板ＣＢのエミッタ配線ＥＬに接触させた状態で、配線基板ＣＢの主面上に実装されている。チップ１Ｃの主面には、エミッタ用のボンディングパッドＥＢＰ、ベース用のボンディングパッドＢＢＰおよびコレクタ用のボンディングパッドＣＢＰが配置されている。エミッタ用のボンディングパッドＥＢＰは、チップ１Ｃの後述の送信系または受信系増幅器のバイポーラトランジスタのエミッタ電極と電気的に接続されているとともに、ボンディングワイヤ（以下、単にワイヤという）Ｗｒを通じて上記エミッタ配線ＥＬと電気的に接続されている。これにより、上記バイポーラトランジスタのエミッタ電極は、基板１Ｓｅと電気的に接続されている。また、ベース用のボンディングパッドＢＢＰは、後述の送信系または受信系増幅器のバイポーラトランジスタのベース電極Ｂｐと電気的に接続されているとともに、ワイヤＷｒを通じて配線基板ＣＢ主面のベース配線ＢＬと電気的に接続されている。さらに、コレクタ用のボンディングパッドＣＢＰは、後述の送信系または受信系増幅器のバイポーラトランジスタのコレクタ電極と電気的に接続されているとともに、ワイヤＷｒを通じて配線基板ＣＢ主面のコレクタ配線ＣＬと電気的に接続されている。
【００２５】
ただし、上記低ノイズ増幅器ＬＮＡおよびバッファ回路ＬＮＡＢ等のような受信系増幅器は、同一のチップ１Ｃに形成しても良いし、複数のチップ１Ｃに分けて形成しても良い。同一のチップ１Ｃに形成することにより、受信系増幅器を小型化できる。また、複数のチップ１Ｃに分けて形成することにより、個々のチップ１Ｃ毎にプロセス条件を設定できるので、受信系増幅器の電気的特性を向上させることができる。また、上記電力増幅器ＰＡ、ドライバ回路ＰＡＤおよびプリドライバ回路等のような送信系増幅器も同一のチップ１Ｃに形成しても良いし、複数のチップ１Ｃに分けて形成しても良い。この場合もそれぞれの場合で上記受信系増幅器で説明したのと同様の効果を得ることができる。さらに、上記受信系増幅器と送信系増幅器とを同一のチップ１Ｃに形成しても良いし、別々にしても良い。この場合もそれぞれの場合で上記受信系増幅器で説明したのと同様の効果を得ることができる。
【００２６】
次に、図６は上記受信系増幅器および送信系増幅器のバイポーラトランジスタＱｅ（上記バイポーラトランジスタＱｅ１等）の要部平面図、図７は図６の単位トランジスタセルＵＴＣのＸ２−Ｘ２線の断面図をそれぞれ示している。
【００２７】
上記バイポーラトランジスタＱｅは、図６の左右方向に沿って配置された複数の単位トランジスタセルＵＴＣが並列接続されて構成されている。各単位トランジスタセルＵＴＣは、基板エミッタ構造とされている。基板１Ｓｅは、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなる。基板１Ｓｅ上には、ｎ＋型のコレクタ埋込領域（第１ｎ型半導体層）２ａおよびｐ＋型の分離領域（第２ｐ型半導体層）３ａが形成されている。ｎ＋型のコレクタ埋込領域２ａは、基板１Ｓｅの上部に、例えばヒ素（Ａｓ）が導入されてなり、ｐ＋型の分離領域３ａは、基板１Ｓｅの上部に、例えばホウ素（Ｂ）が導入されてなる。
【００２８】
このｎ＋型のコレクタ埋込領域２ａおよびｐ＋型の分離領域３ａ上には、ｎ型のエピタキシャル層４ＥＰが形成されている。エピタキシャル層４ＥＰは、例えばｎ型のシリコン単結晶からなる。エピタキシャル層４ＥＰには、ｎ型のコレクタ領域（第２ｎ型半導体層）２ｂ、ｎ＋型のコレクタ引出領域（第４ｎ型半導体層）２ｃおよびｐ型の分離領域（第２ｐ型半導体層）３ｂが形成されている。ｎ型のコレクタ領域２ｂおよびｎ＋型のコレクタ引出領域２ｃは、エピタキシャル層４ＥＰに、例えばリン（Ｐ）が導入されてなり、ｐ型の分離領域３ｂは、エピタキシャル層４ＥＰに、例えばホウ素が導入されてなる。ｎ＋型のコレクタ引出領域２ｃは、平面で見ると、各単位トランジスタセルＵＴＣのｎ型のコレクタ領域２ｂを取り囲むように枠状に形成され、断面で見ると、エピタキシャル層４ＥＰの上面（デバイス形成面）から上記ｎ＋型のコレクタ埋込領域３ａに接続されるように延在した状態で形成されている。
【００２９】
上記エピタキシャル層４ＥＰのｎ型のコレクタ領域２ｂ上には、ｐ型のベース領域（第１ｐ型半導体層）５ａと、それに接続された状態でｐ型のベース領域５ａの外周に形成されたｐ＋型のベース引出領域（第１ｐ型半導体層）５ｂと、それらを取り囲むように形成された分離部６とが形成されている。ｐ型のベース領域５ａおよびｐ＋型のベース引出領域５ｂは、上記エピタキシャル層４ＥＰの上部に、例えばホウ素が導入されてなる。ｐ＋型のベース引出領域５ｂには、ベース引出電極７が電気的に接続されている。ベース引出電極（ベース用の電極）７は、例えばＰ＋型の多結晶シリコンからなり、その一部は上記分離部６上に乗り上げている。分離部６は、例えば酸化シリコン（ＳｉＯ２等）からなり、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成されている。上記ｐ型のベース領域５ａには、ｎ＋型のエミッタ領域（第３ｎ型半導体層）８が形成されている。このエミッタ領域８は、ベース領域５ａに、例えばリンまたはヒ素が導入されることで形成されており、エミッタ領域８の底面および側面はベース領域５ａに取り囲まれている。
【００３０】
また、上記エピタキシャル層４ＥＰ上には、例えば酸化シリコンからなる絶縁膜９ａが堆積されている。絶縁膜９ａの一部には、上記ベース領域５ａおよびベース引出領域５ｂに達するような開口部１０が形成されている。この開口部１０の側面および底面には、例えば酸化シリコンからなる絶縁膜９ｂが形成されている。この開口部１０には、エミッタ引出電極（エミッタ用の電極）１１の一部が埋め込まれている。エミッタ引出電極１１は、例えばｎ＋型の多結晶シリコンからなり、絶縁膜９ｂに開口された孔１２を通じて上記エミッタ領域８と電気的に接続されている。さらに、上記絶縁膜９ａおよびエミッタ引出電極１１上には、例えば酸化シリコンからなる絶縁膜９ｃが堆積されている。絶縁膜９ｃ上には、コレクタ電極（コレクタ用の電極）Ｃｐ、ベース電極（ベース用の電極）Ｂｐおよびエミッタ電極（エミッタ用の電極）Ｅｐが形成されている。コレクタ電極Ｃｐは、絶縁膜９ａ，９ｃに開口された孔１３内のプラグ１４を通じて上記コレクタ引出領域２ｃと電気的に接続されている。コレクタ電極Ｃｐは、平面で見ると、上記コレクタ引出領域２ｃに沿って延在しており、その平面形状は、各単位トランジスタセルＵＴＣを取り囲むような枠状とされている。ベース電極Ｂｐは、絶縁膜９ａ，９ｃに開口された孔１３内のプラグ１４を通じて上記ベース引出電極７と電気的に接続されている。ベース電極Ｂｐの平面形状は、図６の上下方向に延びる細長い長方形状のパターンとされている。エミッタ電極Ｅｐは、絶縁膜９ｂに開口された孔１３内のプラグ１４を通じて上記エミッタ引出電極１１と電気的に接続されている。エミッタ電極Ｅｐの平面形状は、上記ベース電極Ｂｐに沿って延びる細長い長方形状のパターンとされている。このエミッタ電極Ｅｐは、上記基板１Ｓｅと電気的に接続されている。これにより、コレクタ−ベース間容量を低減できる。上記コレクタ電極Ｃｐ、ベース電極Ｂｐおよびエミッタ電極Ｅｐは、例えば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）および窒化チタン等を下層から順に積層した導体膜からなる。また、上記プラグ１４は、例えばタングステンの単体導体膜または窒化チタンとタングステンとの積層導体膜からなる。また、これらコレクタ電極Ｃｐ、ベース電極Ｂｐおよびエミッタ電極Ｅｐは、例えば酸化シリコンからなる絶縁膜９ｄにより覆われている。
【００３１】
このように本実施の形態１においては、ｎ型のコレクタ領域２ｂ、ｐ型のベース領域５ａ、ｐ＋型のベース引出領域５ｂおよびエミッタ領域８が、ｎ＋型のコレクタ埋込領域２ａおよびｎ＋型のコレクタ引出領域２ｃにより取り囲まれている（エンクローチ型コレクタレイアウト）。すなわち、基板コレクタ構造では、コレクタ高濃度領域（ｎ＋型のコレクタ埋込領域２ａおよびｎ＋型のコレクタ引出領域２ｃ）が１つの単位トランジスタセルＵＴＣ当たり３面であるのに対し、本実施の形態１では、コレクタ高濃度領域（ｎ＋型のコレクタ埋込領域２ａおよびｎ＋型のコレクタ引出領域２ｃ）が１つの単位トランジスタセルＵＴＣ当たり５面とされる。
【００３２】
これにより、本実施の形態１では、単位トランジスタセルＵＴＣでの電流経路を増やすことができるので、コレクタ抵抗を低減することができる。図８は、本発明者が検討したコレクタ抵抗低減の効果試算のためのコレクタ抵抗Ｒｃの定義の説明図を示している。コレクタ抵抗Ｒｃ１〜Ｒｃ３の総和は、電流経路ＩＣ２のコレクタ抵抗であり、コレクタ抵抗Ｒｃ４は、電流経路ＩＣ１のコレクタ抵抗を示している。ここでは、１／Ｒｃ＝１／（Ｒｃ１＋Ｒｃ２＋Ｒｃ３）＋１／Ｒｃ４と表すことができる。また、図９および図１０は、本発明者が検討したエンクローチ型コレクタレイアウトの効果試算のための説明図を示している。図９はエンクローチ型コレクタレイアウトの場合の基板１Ｓｅ（エピタキシャル層４ＥＰ）の要部平面、図１０は図９のＸ３−Ｘ３線の断面を示している。Ｒｃ５〜Ｒｃ８、Ｒｃ２’、Ｒｃ３’、Ｒｃ２’’、Ｒｃ３’’、Ｒｃ２’’’、Ｒｃ３’’はコレクタ抵抗を示している。ストライプ型コレクタでは、コレクタ抵抗Ｒｃを、１／Ｒｃ＝１／（Ｒｃ１＋Ｒｃ２＋Ｒｃ３）＋１／（Ｒｃ１＋Ｒｃ２’＋Ｒｃ３’）＋１／Ｒｃ５＋１／Ｒｃ６のように表すことができる。また、エンクローチ型コレクタレイアウトでは、コレクタ抵抗Ｒｃを、１／Ｒｃ＝１／（Ｒｃ１＋Ｒｃ２＋Ｒｃ３）＋１／（Ｒｃ１＋Ｒｃ２’＋Ｒｃ３’）＋１／（Ｒｃ１＋Ｒｃ２’’＋Ｒｃ３’’）＋１／（Ｒｃ１＋Ｒｃ２’’’＋Ｒｃ３’’’）＋１／Ｒｃ５＋１／Ｒｃ６＋１／Ｒｃ７＋１／Ｒｃ８のように表すことができる。したがって、発明者の検討では、本実施の形態のエンクローチ型コレクタレイアウトの場合、コレクタ抵抗を上記ストライプ型の場合の約１／２に低減できる。
【００３３】
ここで、送信用の増幅器（電力増幅器ＰＡおよびドライバ回路ＰＡＤ等）では、利得（ＰＧ：Ｐｏｗｅｒ Ｇａｉｎ）の向上が重視されている。利得（ＰＧ）は、ＰＧ≒１０ｌｏｇｆＴ／（８π・ｒｂｂ’・ＣＢＣ・ｆ２）で表すことができる。この式のｆＴはトランジション周波数であり、１／（２πｆＴ）＝τｅ＋ＷＢ２／ηＤｎ＋ＸＣ／２Ｖｓａｔ＋（ＣＢＥ＋ＣＢＣ）／ｇｍ＋Ｒｃ・ＣＢＣの式がある。また、上記２つの式のＣＢＣはベース−コレクタ間容量である。本実施の形態１では、基板エミッタ構造としたことにより、ベース−コレクタ間容量（ＣＢＣ）を低減できる。また、本実施の形態１によれば、上記のようにコレクタ抵抗Ｒｃを低減できるので、上記トランジション周波数（ｆＴ）に関する式を参照すると分かるように、トランジション周波数（ｆＴ）を向上させることができる。したがって、上記ＰＧの式を参照すると分かるように、送信用の増幅器の利得（ＰＧ）を向上させることができる。一方、受信用の増幅器（低ノイズ増幅器ＬＮＡ等）では、雑音指数（ＮＦ）の向上が重視されている。雑音指数（ＮＦ）は、ＮＦ≒１＋２１／２ｆ（ｇｍ（ＲＢ＋ＲＥ））１／２／ｆＴで表すことができる。本実施の形態１では、上記のようにトランジション周波数（ｆＴ）を向上できるので、上記ＮＦの式から受信用の増幅器の雑音指数（ＮＦ）を小さくすることができる。したがって、送信系および受信系増幅器（上記低ノイズ増幅器ＬＮＡ、電力増幅器ＰＡおよびドライバ回路ＰＡＤ等）のバイポーラトランジスタＱｅの高性能化（高速化、高利得化、高出力化および高効率化）を実現することが可能となる。
【００３４】
また、本実施の形態１のようなエンクローチ型コレクタレイアウトでは、単位トランジスタセルＵＴＣでの電流経路を均一にすることができるので、電流集中を緩和できる。図１１および図１２は、エンクローチ型コレクタレイアウトの場合のコレクタ電流の様子を模式的に示している。図１１は基板１Ｓ（エピタキシャル層４ＥＰ）の要部平面図、図１２は図１１の一部破断斜視図を示している。また、図１３および図１４は、比較のためストライプ型の場合のコレクタ電流の様子を模式的に示している。図１１〜図１４の矢印は電子の流れを示している。エンクローチ型コレクタレイアウトの場合、コレクタ高濃度層（コレクタ埋込領域２ａおよびコレクタ引出領域２ｃ）が、ベース領域５ａおよびエミッタ領域８の外周側面および底面側を取り囲むようになっているので、図１３および図１４のストライプ型に比べて、コレクタ電流の経路が多くなる上、そのコレクタ電流が均一に分散されている。
【００３５】
また、本実施の形態１のようなエンクローチ型コレクタレイアウトでは、エピタキシャル層４ＥＰの表面上のコレクタからベースに流れる電流の経路を増やすことができ、電流集中を緩和できるので、コレクタ−エミッタ間抵抗を低減でき、容量依存型の素子破壊耐量が得られる構造とすることができる。図１５は、素子破壊耐量の評価方法例の説明図を示している。サンプルを２０〜３０個程度用意し評価を行う。直流電源ＤＣＰからコンデンサＣｔに電圧を印加した後、スイッチＳＷｔを切り換えてコンデンサＣｔに蓄えられた電荷を抵抗Ｒｔを介して被評価物ＤＵＴに流すことで評価を行う。被評価物ＤＵＴには、上記バイポーラトランジスタＱｅを持つ半導体装置がセットされる。直流電源ＤＣＰの電源電圧をステップ上昇させていった時に印加電圧毎に残存した被評価物の量をデータとして記憶し、素子破壊耐量を測定する。評価基準は、１００％残存時の印加電圧とする。上記コンデンサＣｔの容量は、例えば１００ｐＦ、抵抗Ｒｔの抵抗値は、例えば１．５ＫΩである。
【００３６】
図１６〜図１９は、本発明者が検討したエンクローチ型コレクタレイアウトの効果試算のための定義の説明図を示している。図１６はエンクローチ型コレクタレイアウトの場合の基板１Ｓｅ（エピタキシャル層４ＥＰ）の要部平面図、図１７は図１６のＸ４−Ｘ４線の断面図、図１８は図１６および図１７のバイポーラトランジスタＱｅの回路図、図１９はストライプ型コレクタレイアウトの場合の基板１Ｓｅ（エピタキシャル層４ＥＰ）の要部平面図をそれぞれ示している。図１８のＲＢはベース抵抗を示している。
【００３７】
ストライプ型コレクタレイアウトの場合、１／Ｒｃ＝１／Ｒｃ１＋１／Ｒｃ２＋１／Ｒｃ３＋１／Ｒｃ４と表すことができる。一方、エンクローチ型コレクタレイアウトの場合、１／Ｒｃ＝１／Ｒｃ＝１／Ｒｃ１＋１／Ｒｃ２＋１／Ｒｃ３＋１／Ｒｃ４＋１／Ｒｃ５＋１／Ｒｃ６＋１／Ｒｃ７＋１／Ｒｃ８と表すことができる。この２つの式から、エンクローチ型コレクタレイアウトは、ストライプ型コレクタレイアウトに比べて２倍の抵抗が並列に接続されている。また、ストライプ型コレクタレイアウトの場合のコレクタ−基板１Ｓｅ間の容量（すなわち、コレクタ−エミッタ間容量）Ｃｃｓは、Ｃｃｓ＝Ｃｃｓ１＋Ｃｃｓ２＋Ｃｃｓ３と表すことができる。一方、エンクローチ型コレクタレイアウトの場合のコレクタ−基板１Ｓｅ間の容量Ｃｃｓは、Ｃｃｓ＝Ｃｃｓ１＋Ｃｃｓ２＋Ｃｃｓ３＋Ｃｃｓ４＋Ｃｃｓ５と表すことができる。この２つの容量Ｃｃｓの式から、エンクローチ型コレクタレイアウトの場合のコレクタと基板１Ｓｅとの間の容量Ｃｃｓを、ストライプ型コレクタレイアウトの容量Ｃｃｓの１．６倍以上にできる。これら電流集中の緩和と容量Ｃｃｓの増大とにより、エンクローチ型コレクタレイアウトの場合、コレクタＣから侵入する過電流および過電荷に対してマージンを増やすことができるので、素子破壊耐量を向上させることができる。したがって、送信系増幅器（電力増幅器ＰＡおよびドライバ回路ＰＡＤ等）および受信系増幅器（低ノイズ増幅器ＬＮＡ等）の耐圧および素子破壊耐量を向上させることが可能となる。
【００３８】
次に、上記エンクローチ型コレクタレイアウトのバイポーラトランジスタＱｅの形成方法の一例を特に図６および図７等により説明する。
【００３９】
まず、例えばｐ＋型のシリコンからなる基板１Ｓｅ（この段階では、平面略円形状の半導体ウエハ）に、フォトリソグラフィ（以下、単にリソグラフィという）工程を経て、イオン注入法または熱拡散法等により、ｎ＋型のコレクタ埋込領域２ａを形成する。この際、コレクタ埋込領域２ａの抵抗を低くするため、高濃度で浅い接合を形成するのに適したヒ素を用いる。これにより、コレクタ埋込領域２ａの抵抗を低くすることができるので、コレクタ抵抗を低減できる。
【００４０】
続いて、ｎ＋型のコレクタ埋込領域２ａとアイソレーションするため、リソグラフィ工程を経て、イオン注入法または熱拡散法等により、ｐ＋型の分離領域３ａを形成する。この分離領域３ａの不純物濃度がコレクタと基板１Ｓｅとの間の容量を決めるパラメータとなるため最適化を図る。その後、基板１Ｓの主面上にエピタキシャル法によりｎ型のエピタキシャル層４ＥＰを形成し、ｎ型のコレクタ領域２ｂを形成する。この際、ｐ型の分離領域３ｂと、これに囲まれた活性領域とのアイソレーションを考慮し、ｎ型のコレクタ領域２ｂの不純物濃度を低くする。これは、ｎ型のコレクタ領域２ｂの不純物濃度が高いと、ｐ型の分離領域３ｂがｎ型に反転し、アイソレーションできなくなる可能性があるためであり、ｎ型のコレクタ領域２ｂの不純物濃度は最適化が重要である。その後、上記活性領域のアイソレーションのため、リソグラフィ工程を経て、イオン注入法または熱拡散法等により、ｐ型の分離領域３ｂを形成する。
【００４１】
次いで、エピタキシャル層４ＥＰの上面上に分離部６を形成し、エピタキシャル層４ＥＰの上面部に上記活性領域を形成する。この際、エミッタ−ベース接合領域用の活性領域と、コレクタ引出領域用の活性領域とを同時に形成する。コレクタ引出領域は上記エンクローチ型コレクタレイアウトを採用する。これにより、上記のようにコレクタからベースに流れる電流の経路を増加させることができ、かつ、電流集中を緩和できるので、コレクタ抵抗の低減と、素子破壊耐量の向上とを同時に実現できる。続いて、リソグラフィ工程を経て、イオン注入法等により、ｎ＋型のコレクタ引出領域２ｃを形成する。この際、コレクタ引出領域２ｃは、コレクタ領域２ｂの上面からコレクタ埋込領域２ａに達するようにしなければならないため、コレクタ引出領域２ｃを形成するための不純物として、例えば拡散係数の大きいリンを用いる。また、コレクタ引出領域２ｃの抵抗はコレクタ抵抗に影響するため低抵抗化が必要である。
【００４２】
次いで、上記エミッタ−ベース接合領域用の活性領域に、リソグラフィ工程を経て、イオン注入法等により、ｐ型のベース領域５ａを形成し、ｐｎ接合を形成した後、ベース引出電極７およびエミッタ引出電極１１からの不純物の熱拡散により、ベース領域５ａにｐ＋型のベース引出領域５ｂおよびｎ＋型のエミッタ領域８を自己整合的に形成する。ベース引出電極７は、ｐ型の多結晶シリコンで形成し、エミッタ引出電極１１は、ｎ型の多結晶シリコンで形成する。このうち、エミッタ引出電極１１を形成するためのｎ型の多結晶シリコンは、例えばＩＤＰ（Ｉｎ Ｓｉｔｕ ｐｈｏｓｐｈｏｒｕｓ−Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）を適用し、バイポーラトランジスタＱｅの電流増幅率ｈＦＥの温度依存性を考慮する。これは、温度依存性に優れているＩＤＰ膜を使用することにより、高出力デバイス用途の中で重要となる熱による素子破壊を低減または防止するためである。その後、絶縁膜９ｃをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積した後、配線工程を経て、最終の表面保護用の絶縁膜９ｄを堆積する。この時、本実施の形態１のバイポーラトランジスタＱｅは基板エミッタ構造なので、チップの主面（デバイス形成面）からコレクタ電極Ｃｐを引き出せる。これにより、コレクタ用のボンディングパッドＣＢＰを複数設けることができ、コレクタ用のワイヤＷｒの数を増やすことができるので、インピーダンスの改善（低減）が可能となる。その後、基板１Ｓｅ（半導体ウエハ）の裏面を研削した後、その裏面に、例えば金（Ａｕ）等のような導体膜を蒸着法等により被着する。この研削処理では、放熱性の向上を考慮して最終的なチップの厚さが薄くなるように仕上げる。
【００４３】
次に、図２０は上記電圧制御発振回路ＶＣＯのバイポーラトランジスタＱｃの要部平面図、図２１は図２０の単位トランジスタセルＵＴＣのＸ５−Ｘ５線の断面図をそれぞれ示している。
【００４４】
電圧制御発振回路ＶＣＯは、直流電圧の制御によって発振周波数を変える周波数変換のための局部発振回路として用いられている。この電圧制御発振回路ＶＣＯは、無線通信機器の送信機および受信機に内蔵され、無線通信回路の品質に影響を及ぼす重要な回路の一つとなっている。発振周波数ｆｏｓ≒１／（２π（ＬＣ）１／２）と表すことができる。このため、Ｌ，Ｃが重要なパラメータとなる。Ｃは回路構成に使用される容量とバイポーラトランジスタＱｃの容量との双方が関係する。より高周波領域で発振させるには容量Ｃを小さくする必要がある。すなわち、容量Ｃがあまり大きくなると発振周波数ｆｏｓが下がり高周波領域での発振が困難になる。ここで、上記基板エミッタ構造を採用すると、上記のようにコレクタ−エミッタ間の容量が大きくなり発振周波数が下がるので、本実施の形態１では、上記電圧制御発振回路ＶＣＯ等のような発振回路用のバイポーラトランジスタＱｃには、基板コレクタ構造が採用されている。すなわち、例えば以下の構成とされている。
【００４５】
上記バイポーラトランジスタＱｃは、図２０の左右方向に沿って配置された複数の単位トランジスタセルＵＴＣが並列接続されて構成されている。各単位トランジスタセルＵＴＣは、基板コレクタ構造とされている。基板１Ｓｃは、例えばｎ＋型のシリコン（Ｓｉ）単結晶からなり、基板１Ｓｃの裏面がコレクタ電極Ｃｐとなっている。基板１Ｓｃ上には、例えばｎ型のシリコン単結晶からなるエピタキシャル層４ＥＰが形成されている。エピタキシャル層４ＥＰには、上記と同様にｎ型のコレクタ領域２ｂが形成されている。ｎ型のコレクタ領域２ｂ上には、ｐ型のベース領域５ａと、その外周に形成されたｐ＋型のベース引出領域５ｂと、それらを取り囲むように形成された分離部６とが上記と同様に形成されている。ｐ＋型のベース引出領域５ｂには、上記と同様にベース引出電極７が電気的に接続されている。上記ｐ型のベース領域５ａには、上記と同様にｎ＋型のエミッタ領域８が形成されている。絶縁膜９ｃ上には、ベース電極Ｂｐおよびエミッタ電極Ｅｐが形成されている。ベース電極Ｂｐは、絶縁膜９ａ，９ｃに開口された孔１３内のプラグ１４を通じて上記ベース引出電極７と電気的に接続されている。また、エミッタ電極Ｅｐは、絶縁膜９ｂに開口された孔１３内のプラグ１４を通じて上記エミッタ引出電極１１と電気的に接続されている。この場合、発振回路のバイポーラトランジスタＱｃは、上記送信系および受信系増幅器のバイポーラトランジスタＱｅとは別のチップに形成されている。
【００４６】
このように本実施の形態１では、電圧制御発振回路ＶＣＯ等のような発振回路用のバイポーラトランジスタＱｃを基板コレクタ構造としたことにより、上記容量Ｃを小さくすることができるので、発振周波数を向上させることができる。
【００４７】
（実施の形態２）
本実施の形態２では、図２２に示すように、活性領域と分離領域とのアイソレーションを行うべく、活性領域と分離領域との境界部にＵ溝型分離部１８が形成されている。Ｕ溝型分離部１８は、エピタキシャル層４ＥＰの上面からコレクタ埋込領域２ａを貫通し、基板１Ｓｅまで達するように形成されたＵ溝内に、例えば酸化シリコン等のような絶縁膜等が埋め込まれることで形成されている。
【００４８】
前記実施の形態１で説明したように、コレクタ領域２ｂの不純物濃度が高いと、ｐ型の分離領域３ｂがｎ型に反転し、アイソレーションできなくなる可能性があるのに対し、上記のようにＵ溝型分離部１８を設けることにより、ｐ型の分離領域３ｂがｎ型に反転するのを防止できるので、コレクタ領域２ｂが形成されるｎ型のエピタキシャル層４ＥＰの不純物濃度を高くすることができる。すなわち、コレクタ領域２ｂ全域の不純物濃度が均一なるようにすることができるので、電流集中を緩和することができ、その結果、素子破壊耐量を向上させることが可能となる。
【００４９】
（実施の形態３）
本実施の形態３では、図２３に示すように、基板コレクタ構造のベース領域５ａの周辺にエンクローチ型コレクタレイアウトを適用する。すなわち、ｎ型のエピタキシャル層４ＥＰには、平面的にはベース領域５ａおよびコレクタ領域２ｂの外周を取り囲むように、断面的にはｎ＋型の基板１Ｓｃから分離部６に達するように、ｎ＋型のコレクタ領域２ｄが形成されている。
【００５０】
前記実施の形態１で説明した基板コレクタ構造の場合は、電流経路が縦方向（基板１Ｓｃの厚さ方向）であるのに対して、本実施の形態３の場合は、電流経路が縦方向（基板１Ｓｃの厚さ方向）とそれに交差する横方向とに形成されるため、コレクタ抵抗を低減できる上、電流集中を緩和でき、素子破壊耐量を向上させることができる。
【００５１】
（実施の形態４）
本実施の形態４では、例えばシリコンゲルマニウム（ＳｉＧｅ）のＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にエンクローチ型コレクタレイアウトを適用した場合について説明する。
【００５２】
図２４は、そのＨＢＴＱｅ２の要部断面図を示している。分離部６に囲まれた活性領域のコレクタ領域２ｂ（エピタキシャル層４ＥＰ）上には、ヘテロ接合層２０がエピタキシャル法により形成されている。ヘテロ接合層２０は、例えばノンドープのシリコンゲルマニウム（ＳｉＧｅ）層、ｐ型のシリコン−ゲルマニウム層およびノンドープのシリコン層が下層から順に堆積されてなる。ヘテロ接合層２０は、ベース領域を形成する部分であり、ベース引出電極７と電気的に接続されている。ヘテロ接合層２０の上記ノンドープのシリコン層には、エミッタ領域８が形成されている。エミッタ領域８は、エミッタ引出電極１１と電気的に接続されている。コレクタ引出領域２ｃおよびコレクタ電極Ｃｐは、前記図６と同様に、コレクタ領域２ｂ、ヘテロ接合層２０およびエミッタ領域８を取り囲むように平面枠状に形成されている。コレクタ引出領域２ｂは、コレクタ引出電極２１と電気的に接続されている。コレクタ引出電極２１は、例えばｎ型の多結晶シリコンからなり、プラグ１４を通じてコレクタ電極Ｃｐと電気的に接続されている。この場合も前記実施の形態１と同様の効果を得ることができる。
【００５３】
次に、図２５は、遮断周波数・耐圧積のグラフ図を示している。遮断周波数・耐圧積とは、一般に高周波（ＲＦ）バイポーラトランジスタの性能指数を示しており、数値が高いほどそのデバイスは優れていることを示している。同図から、ＳｉＧｅ−ＨＢＴのラインにおいて、ベース開放のコレクタ−エミッタ間電圧ＶＣＥＯが４Ｖ以上のデバイスは、上記電力増幅器ＰＡとして使用し、４Ｖ以下のデバイスは、上記低ノイズ増幅器ＬＮＡとして使用している。その理由は、それぞれのデバイスに印加される電圧が、送信段の電力増幅器ＰＡは高く、受信段の低ノイズ増幅器ＬＮＡは比較的小さいためである。また、低ノイズ増幅器ＬＮＡは高周波領域での低雑音を重視するためトランジション周波数ｆＴの高いデバイスが要求されるからである。一方、Ｓｉデバイスのラインにおいて、ベース開放のコレクタ−エミッタ間電圧ＶＣＥＯが４Ｖ以上のデバイスは、上記電圧制御発振回路ＶＣＯとして使用している。
【００５４】
（実施の形態５）
本実施の形態５では、例えばトランジション周波数ｆＴが２０ＧＨｚ以上の基板エミッタ構造の高速・高周波（ＲＦ）バイポーラトランジスタについて説明する。本実施の形態５〜８のバイポーラトランジスタは、前記実施の形態１〜４の無線通信機のフロントエンド部の送信系および受信系の増幅器にも使用できるが、それ以外の増幅器に適用しても有効である。また、本実施の形態５〜８の構成は、前記実施の形態４のシリコン−ゲルマニウム（ＳｉＧｅ）等のＨＢＴにも適用できる。
【００５５】
まず、課題について説明する。近年、高速・高周波バイポーラトランジスタでは、動作速度の向上を図るために、素子の微細化および浅い接合化が必須であるが、容量はそれに伴い低減する結果、素子破壊耐量が低下している。図２６は、前記実施の形態１と同様の基板エミッタ構造のバイポーラトランジスタＱｅ５０の要部断面図を示している。ここでは、エミッタ−基板間の耐圧が、エミッタ−コレクタ間の耐圧よりも高い構造とされている。この構造の場合、サージ電流ＳＧ１，ＳＧ２は矢印に示すように流れるが、特に分離部６直下のｎ型のコレクタ領域２ｂ（低不純物濃度のｎ型のエピタキシャル層４ＥＰ）でのサージ電流ＳＧ１の経路での発熱による破壊の問題が発生し易い。
【００５６】
次に、図２７は、本実施の形態５のバイポーラトランジスタを有するチップ１Ｃの実装例を示している。チップ１Ｃの実装状態は、前記実施の形態１の図４および図５で説明したのと同じである。また、図２８は、図２７のチップ１Ｃの主面の平面図を示している。チップ１Ｃの主面の四隅近傍には、ベース用のボンディングパッドＢＢＰ、エミッタ用のボンディングパッドＥＢＰおよびコレクタ用のボンディングパッドＣＢＰが配置されている。
【００５７】
次に、図２９は、本実施の形態５のバイポーラトランジスタＱｅ３の要部断面図を示している。ＩＣ１，ＩＣ２はコレクタ電流の電流経路を示している。また、図３０は図２９にサージ電流ＳＧ３の経路を付したものである。開口部１０の側面に形成されたサイドウォールスペーサ２２は、例えば酸化シリコンからなる。
【００５８】
本実施の形態５では、ｐ＋型の分離領域３ａの側部が、ｎ＋型のコレクタ埋込領域２ａの側部に接しており、その接触部にｐｎ接合が形成されている。そして、そのｐ＋型の分離領域３ａとｎ＋型のコレクタ埋込領域２ａとで形成されるｐｎ接合のブレークダウン電圧を、素子本体であるエミッタ領域８とコレクタ領域２ｂとの間の耐圧よりも数百ｍＶ程度低くなるように設計されている。すなわち、エミッタ−基板１Ｓｅ間の耐圧が、エミッタ−コレクタ間の耐圧よりも低い構造とされている。これにより、出力端子であるコレクタから侵入したサージ電流を、図３０に示すように、サージ電流ＳＧ１，ＳＧ２の経路で逃がす他に、サージ電流ＳＧ３の経路で基板１Ｓｅに逃がすことができる。すなわち、コレクタから侵入したサージ電流は、ｎ＋型のコレクタ引出領域２ｃを通過し、ｎ＋型のコレクタ埋込領域２ａに達するが、ｐ＋型の分離領域３ａとｎ＋型のコレクタ埋込領域２ａとの接合部に形成されるｐｎ接合のブレークダウン電圧が、コレクタ領域２ｂとエミッタ領域８との間の耐圧よりも低く設定されているので、サージ電流はコレクタ領域２ｂから素子本体に侵入せず、ｐ＋型の分離領域３ａに到る。ｐ＋型の分離領域３ａに侵入したサージ電流は、同じ導電型のｐ型の基板１Ｓｅに流れ、さらにエミッタ配線ＥＬを通じて接地電位ＧＮＤに流れる。したがって、素子耐圧を若干犠牲にするだけで、バイポーラトランジスタＱｅ３の素子破壊耐量を向上させることができる。この結果、バイポーラトランジスタＱｅ３を有する半導体装置の付加価値が高くなる。また、高速デバイスと破壊耐量との背反関係を改善することができる。さらに、バイポーラトランジスタＱｅ３を有する半導体装置の組立ラインでの静電気等による破壊発生を低減または防止できる。
【００５９】
次に、本実施の形態５の半導体装置の製造方法の一例を図３１〜図３４により説明する。
【００６０】
まず、図３１に示すように、リソグラフィ工程で形成されたレジストパターンにより範囲を限定し、ｐ型の基板１Ｓｅ（この段階では半導体ウエハ）の主面にｎ＋型のコレクタ埋込領域２ａをイオン注入法等により選択的に形成する。この時の条件としては、例えばドーズ種をアンチモン（Ｓｂ）、ドーズ量を１．５×１０１５／ｃｍ２程度、注入エネルギーを１００ｋｅＶとする。
【００６１】
続いて、図３２に示すように、リソグラフィ工程で範囲を限定せず、不純物イオンを基板１Ｓｅ（半導体ウエハ）の主面全面に注入することにより、基板１Ｓｅの主面にｐ＋型の分離領域３ａを形成する。この時の条件としては、例えばドーズ種を二フッ化ホウ素（ＢＦ２）、ドーズ量を１．０×１０１４／ｃｍ２、注入エネルギーを１００ｋｅＶとする。このドーズ量は、ｎ＋型のコレクタ埋込領域２ａの形成時のそれよりも低く、かつ、約１／１０よりも多くする。これにより、ｎ＋型のコレクタ埋込領域２ａの導電型を反転させることなく、ｐ＋型の分離領域３ａの不純物濃度を高くでき、それらの接触部に高濃度のｐｎ接合を形成することができる。
【００６２】
その後、図３３に示すように、基板１Ｓｅ（半導体ウエハ）の主面上に、ｎ型のエピタキシャル層４ＥＰをエピタキシャル法により形成した後、リソグラフィ工程で形成されたレジストパターンにより範囲を限定し、ｐ型の基板１Ｓｅの主面にｐ型の分離領域３ｂをイオン注入法等により選択的に形成する。このｐ型の分離領域３ｂはｐ＋型の分離領域３ａに接するように形成されている。その後、エピタキシャル層４ＥＰの主面に、分離部６をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成する。これにより、素子本体用の活性領域とコレクタ引出領域用の活性領域を定義する。
【００６３】
次いで、図３４に示すように、リソグラフィ工程で形成されたレジストパターンにより範囲を限定し、エピタキシャル層４ＥＰにｎ＋型のコレクタ引出領域２ｃをイオン注入法等により選択的に形成する。このｎ＋型のコレクタ引出領域２ｃはｎ＋型のコレクタ埋込領域に高濃度で接触するように形成されている（エンクローチ型コレクタレイアウト）。続いて、ｐ型のベース領域５ａ、ｐ＋型のベース引出電極７およびｐ＋型のベース引出領域５ｂ等のようなベース部を形成した後、エミッタ引出電極１１およびエミッタ領域８等のようなエミッタ部を形成する。エミッタ引出電極１１は、サイドウォールスペーサ２２によって、ベース領域５ａやベース引出電極７から電気的に絶縁されている。その後、配線層および層間絶縁膜を形成し、バイポーラトランジスタＱｅ３を形成する。
【００６４】
このような製造方法による実際の試作例では、ＥＩＡＪ（Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅｓ Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｊａｐａｎ）法による測定で、上記図２６の構造で２００Ｖであったコレクタ−エミッタ間の静電破壊耐量を２３０Ｖまで向上させることができることを本発明者は確認した。これにより、２３０Ｖ程度までのサージがｎ＋型のコレクタ埋込領域２ａからｐ＋型の分離領域３ａに、確実にバイパスされていることが証明された。
【００６５】
（実施の形態６）
図３５は、本実施の形態６のバイポーラトランジスタＱｅ４の要部断面図を示している。また、図３６は図３５にサージ電流ＳＧ３の経路を付したものである。
【００６６】
本実施の形態６では、ｐ＋型の分離領域３ａが、ｎ＋型のコレクタ埋込領域２ａの側部および底部を取り囲み、ｎ＋型のコレクタ埋込領域２ａの側部および底部に接しており、その接触部にｐｎ接合が形成されている。そして、前記実施の形態５と同様に、エミッタ−基板１Ｓｅ間の耐圧が、エミッタ−コレクタ間の耐圧よりも低い構造とされている。
【００６７】
この本実施の形態６によれば、上記ｐｎ接合の面積を前記実施の形態５よりも増大させることができ、前記実施の形態５よりもサージ電流ＳＧ３の経路を増やすことができるので、前記実施の形態５よりも素子破壊耐量を向上させることが可能となる。
【００６８】
このような本実施の形態６の半導体装置を製造するには、例えば次のようにする。まず、図３７に示すように、基板１Ｓｅ（半導体ウエハ）の全面にｐ＋型の分離領域３ａを形成するための不純物をイオン注入法等により導入した後、図３８に示すように、リソグラフィ工程により形成されたレジストパターンにより範囲を限定した状態で、ｐ＋型の分離領域３ａ形成時の注入エネルギーよりも低いエネルギーでｎ＋型のコレクタ埋込領域２ａを形成するための不純物をイオン注入法等により選択的に導入し、ｎ＋型のコレクタ埋込領域２ａを形成する。これにより、ｎ＋型のコレクタ埋込領域２ａの側部および底部下の全体にｐ＋型の分離領域３ａを形成し、そのコレクタ埋込領域２ａの側部および底部下の全体に高濃度のｐｎ接合を形成する。これ以降は、前記実施の形態５と同様なので説明を省略する。
【００６９】
（実施の形態７）
図３９は、本実施の形態７のバイポーラトランジスタＱｅ５の要部断面図を示している。また、図４０は図３９にサージ電流ＳＧ２の経路を付したものである。
【００７０】
本実施の形態７では、素子内分離領域（コレクタ引出領域とコレクタ領域との間、コレクタ埋込領域２ａを共通として隣接する２つのバイポーラトランジスタＱｅ５間）に浅い溝型の分離部（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）６ａが設けられ、素子間分離領域（コレクタ埋込領域２ａを共通として隣接する２つのバイポーラトランジスタＱｅの外周部）に浅い溝型の分離部６ａと深い溝型の分離部（ＤＴＩ：Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）６ｂとが設けられている。浅い溝型の分離部６ａは、エピタキシャル層４ＥＰの上面からｎ＋型のコレクタ埋込領域２ａの上部に入り込む程度の深さに掘られた溝内に絶縁膜が埋め込まれることで形成されている。一方、深い溝型の分離部６ｂは、浅い溝型の分離部６ａの上面から基板１Ｓｅの充分に深い位置まで到達するような深さで掘られた溝内に絶縁膜が埋め込まれることで形成されている。エミッタ−基板１Ｓｅ間の耐圧は、前記実施の形態５，６と同様にエミッタ−コレクタ間の耐圧よりも低くても良いが、高くても良い。
【００７１】
このような構造の場合は、素子接合部のｎ型のエピタキシャル層４ＥＰとｎ＋型のコレクタ埋込領域２ｃとが浅い溝型の分離部６ａにより完全に分離されていることにより、コレクタから侵入したサージ電流ＳＧ２は、ｎ＋型のコレクタ引出領域２ｃ、ｎ＋型のコレクタ埋込領域２ａおよびｎ型のエピタキシャル層４ＥＰを順に通過する。すなわち、図２６に示したサージ電流ＳＧ１の経路（分離部６の直下のエピタキシャル層４ＥＰに流れるサージ電流）を無くすことができる。このため、分離部６の直下の低不純物濃度のｎ型のエピタキシャル層４ＥＰに流れるサージ電流ＳＧ１による素子内部の発熱を防止することができるので、その発熱に起因する破壊を防止することができる。また、他の効果として、本実施の形態７によれば、深い溝型の分離部６ｂにより素子分離を行っていることにより、寄生容量成分を低減させることができるので、素子の高周波特性を向上させることができる。また、本実施の形態７の半導体装置は、容量低減が可能ので、例えば上記電圧制御発振回路ＶＣＯ等のような発振回路にも適用できる。
【００７２】
このような本実施の形態７の半導体装置を製造するには、例えば次のようにする。まず、図４１に示すように、前記実施の形態５と同様に、基板１Ｓｅ（半導体ウエハ）の主面に、ｎ＋型のコレクタ埋込領域２ａおよびｎ型のエピタキシャル層４ＥＰを形成した後、浅い溝型の分離部６ａを形成する。浅い溝型の分離部６ａは、エピタキシャル層４ＥＰの上面からｎ＋型のコレクタ埋込領域２ａの上部に一部入り込むような溝を形成した後、基板１Ｓｅの主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、その絶縁膜を化学機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により研磨することで、上記溝内に絶縁膜を埋め込むことで形成されている。このため、浅い溝型の分離部６ａの上面は平坦にされている。続いて、図４２に示すように、ｎ＋型のコレクタ埋込領域２ａの外周に配置されている浅い分離部６ａの位置に、深い溝型の分離部６ｂを形成する。この深い溝型の分離部６ｂは、分離部６ａの上面から基板１Ｓｅの充分深い位置まで達するような溝を形成した後、上記分離部６ａと同様に、その溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成されている。これ以降は、前記実施の形態５，６と同様にして半導体装置を製造する。
【００７３】
（実施の形態８）
図４３は、本実施の形態８のバイポーラトランジスタＱｅ６の要部断面図を示している。
【００７４】
本実施の形態８では、基板１Ｓｅが、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とされている。すなわち、基板１Ｓｅは、支持基板１Ｓｅａと、その上にい形成された埋込絶縁層１Ｓｅｂと、その上に形成された半導体層１Ｓｅｃとを有している。支持基板１Ｓｅは、例えばｐ型のシリコン単結晶からなる。埋込絶縁層１Ｓｅｂは、例えば酸化シリコンからなる。半導体層１Ｓｅｃは、例えばｐ型のシリコン単結晶からなる。深い溝型の分離部６ｂは、エピタキシャル層４ＥＰの上面から埋込絶縁層１Ｓｅｂを貫通して支持基板１Ｓｅａに達するように形成されている。本実施の形態８によれば、基板１ＳｅとしてＳＯＩ基板を用いたことにより、素子分離をさらに確実にでき、寄生容量を低減させることができるので、素子の高周波特性を向上させることができる。また、本実施の形態８の半導体装置は、容量低減が可能なので、例えば上記電圧制御発振回路ＶＣＯ等のような発振回路にも適用できる。
【００７５】
また、ｎ＋型のコレクタ埋込領域２ａの外周には、これに接するようにｐ＋型の分離領域３ａが形成されｐｎ接合が形成されている。また、ｐ＋型の分離領域３ａ上には、それに接するようにｐ型の分離領域３ｂが形成されている。そして、そのｐ＋型の分離領域３ａとｎ＋型のコレクタ埋込領域２ａとで形成されるｐｎ接合のブレークダウン電圧を、素子本体であるエミッタ領域８とコレクタ領域２ｂとの間の耐圧よりも数百ｍＶ程度低くなるように設計されている。これにより、コレクタから侵入したサージ電流は、ｎ＋型のコレクタ引出領域２ｃを通過し、ｎ＋型のコレクタ埋込領域２ａに達するが、素子本体に侵入せず、ｐ＋型の分離領域３ａおよびｐ型の分離領域３ｂを通じて、エピタキシャル層４ＥＰの主面側から接地電位ＧＮＤに流れる。したがって、バイポーラトランジスタＱｅ６の素子破壊耐量を向上させることができる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えばデジタルコードレス電話の高周波信号帯は２．４ＧＨｚ帯または５．８ＧＨｚ帯に限定されるものではなく種々変更可能である。
【００７８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタルコードレス電話のフロントエンド部に適用した場合について説明したが、それに限定されるものではなく、基本的に基板エミッタ構造のバイポーラトランジスタを有する半導体装置には適用可能であり、例えばデジタル携帯電話等のような移動体通信機器、携帯型のパーソナルコンピュータの通信器、または無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）システム等の増幅器に適用できる。
【００７９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
（１）．基板エミッタ構造のバイポーラトランジスタのエミッタ領域をコレクタ領域で取り囲むことにより、そのバイポーラトランジスタのコレクタ抵抗を低減させることが可能となる。
（２）．基板エミッタ構造のバイポーラトランジスタのエミッタ領域をコレクタ領域で取り囲むことにより、そのバイポーラトランジスタの素子破壊耐量を向上させることが可能となる。
（３）．基板エミッタ構造のバイポーラトランジスタのエミッタ領域と半導体基板との間の耐圧を、前記バイポーラトランジスタのエミッタ領域とコレクタ領域との間の耐圧よりも低くしたことにより、そのバイポーラトランジスタの素子破壊耐量を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を適用した無線機器のフロントエンド部の一例の回路ブロックの説明図である。
【図２】図１の受信用の低ノイズ増幅器の一例の回路図である。
【図３】雑音指数の周波数特性のグラフ図である。
【図４】本発明の一実施の形態である半導体装置の半導体チップの実装例を示した配線基板の要部平面図である。
【図５】図４のＸ１−Ｘ１線の断面図である。
【図６】本発明の一実施の形態である半導体装置の要部平面図である。
【図７】図６のＸ２−Ｘ２線の断面図である。
【図８】本発明者が検討したコレクタ抵抗低減の効果試算のためのコレクタ抵抗の定義の説明図である。
【図９】エンクローチ型コレクタレイアウトの場合の半導体基板の要部平面図である。
【図１０】図９のＸ３−Ｘ３線の断面図である。
【図１１】エンクローチ型の場合のコレクタ電流の様子を模式的に示した半導体基板の要部平面図である。
【図１２】図１１の一部破断斜視図である。
【図１３】ストライプ型の場合のコレクタ電流の様子を比較のため模式的に示した半導体基板の要部平面図である。
【図１４】図１３の一部破断斜視図である。
【図１５】素子破壊耐量の評価方法例の説明図である。
【図１６】エンクローチ型コレクタレイアウトの場合の半導体基板の要部平面図である。
【図１７】図１６のＸ４−Ｘ４線の断面図である。
【図１８】図１６および図１７のバイポーラトランジスタの回路図である。
【図１９】ストライプ型コレクタレイアウトの場合の半導体基板の要部平面図である。
【図２０】電圧制御発振回路のバイポーラトランジスタの要部平面図である。
【図２１】図２０の単位トランジスタセルのＸ５−Ｘ５線の断面図である。
【図２２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２３】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【図２４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置の遮断周波数・耐圧積のグラフ図である。
【図２６】本発明者が検討した基板エミッタ構造のバイポーラトランジスタの要部断面図である。
【図２７】本発明のさらに別の実施の形態である半導体装置の半導体チップの実装例の要部平面図である。
【図２８】図２６の半導体チップの主面の平面図である。
【図２９】本発明のさらに別の実施の形態である半導体装置の要部断面図である。
【図３０】図２９にサージ電流を付した半導体装置の要部断面図である。
【図３１】図２９の半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】本発明の別の実施の形態である半導体装置の要部断面図である。
【図３６】図３５にサージ電流を付した半導体装置の要部断面図である。
【図３７】図３５の半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】本発明のさらに別の実施の形態である半導体装置の要部断面図である。
【図４０】図３９にサージ電流を付した半導体装置の要部断面図である。
【図４１】図３９の半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】本発明の別の実施の形態である半導体装置の要部断面図である。
【符号の説明】
１Ｓｅ，１Ｓｃ 半導体基板
１Ｓｅａ 支持基板
１Ｓｅｂ 埋込絶縁層
１Ｓｅｃ 半導体層
１Ｃ 半導体チップ
２ａ コレクタ埋込領域（第１ｎ型半導体層）
２ｂ コレクタ領域（第２ｎ型半導体層）
２ｃ コレクタ引出領域（第４ｎ型半導体層）
２ｄ コレクタ領域
３ａ，３ｂ 分離領域（第２ｐ型半導体層）
４ＥＰ エピタキシャル層
５ａ ベース領域（第１ｐ型半導体層）
５ｂ ベース引出領域（第１ｐ型半導体層）
６ 分離部
６ａ 分離部
６ｂ 分離部
７ ベース引出電極（ベース用の電極）
８ エミッタ領域（第３ｎ型半導体層）
９ａ〜９ｄ 絶縁膜
１０ 開口部
１１ エミッタ引出電極（エミッタ用の電極）
１２ 孔
１３ 孔
１４ プラグ
１８ Ｕ溝型分離部
２０ ヘテロ接合層
２１ コレクタ引出電極
２２ サイドウォールスペーサ
ＦＥ フロントエンド部
ＡＮＴ アンテナ
ＳＷ 送受信信号切換スイッチ
Ｂ／Ｂ ベースバンド処理部
ＬＮＡ 低ノイズ増幅器
ＬＮＡＢ バッファ回路
ＤＣ ダウンコンバータ回路
ＬＰＦ ローパスフィルタ
ＩＦＡ１ ＩＦアンプ
ＰＡ 電力増幅器
ＰＡＤ ドライバ回路
ＵＣ アップコンバータ回路
ＩＦＡ２ ＩＦアンプ
ＰＳＹ ＰＬＬ周波数シンセサイザ
ＶＣＯ 電圧制御発振回路
ＯＳＢ 出力バッファ回路
Ｑｅ，Ｑｅ１〜Ｑｅ６ バイポーラトランジスタ
Ｑｅ２ ＨＢＴ
Ｑｅ５０ バイポーラトランジスタ
Ｑｃ バイポーラトランジスタ
ＵＴＣ 単位トランジスタセル
ＣＢ 配線基板
ＢＢＰ，ＣＢＰ，ＥＢＰ ボンディングパッド
Ｗｒ ボンディングワイヤ
ＢＬ ベース配線
ＣＬ コレクタ配線
ＥＬ エミッタ配線
Ｂｐ ベース電極（ベース用の電極）
Ｃｐ コレクタ電極（コレクタ用の電極）
Ｅｐ エミッタ電極（エミッタ用の電極）
Ｒｃ、Ｒｃ１〜Ｒｃ８ コレクタ抵抗
Ｒｃ２’、Ｒｃ３’、Ｒｃ２’’、Ｒｃ３’’、Ｒｃ２’’’、Ｒｃ３’’ コレクタ抵抗
Ｃｔ コンデンサ
ＳＷｔ スイッチ
Ｒｔ 抵抗
ＤＣＰ 直流電源
ＤＵＴ 被評価物
ＩＣ１，ＩＣ２ 電流経路
ＳＧ１〜ＳＧ４ サージ電流
【発明の属する技術分野】
本発明は、半導装置技術に関し、特に、無線通信機器のフロントエンド部の送信または受信用の増幅器に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
無線通信機器のフロントエンド部の送信または受信用の増幅器として使用されるバイポーラトランジスタの構造として基板コレクタ構造がある。基板コレクタ構造は、半導体基板の主面にベース、エミッタを設ける一方、半導体基板の主面とは反対側の裏面にコレクタを設ける構造である。しかし、基板コレクタ構造は、ベース・コレクタ間の容量が大きく利得が低下するので、近年は、ベース・コレクタ間の容量を小さくすることが可能な基板エミッタ構造への移行が進められている。基板エミッタ構造は、半導体基板の主面にベース、コレクタおよびエミッタを設ける一方、半導体基板の主面とは反対側の裏面と上記エミッタとを電気的に接続して同電位に設定した構造である。発明者が検討した基板エミッタ構造では、コレクタレイアウトがストライプ型とされている。すなわち、半導体基板の主面に細長い長方形状の複数のコレクタが互いにほぼ平行になるように配置され、隣接するコレクタの間に、細長い長方形状のエミッタおよびベースがコレクタにほぼ平行な状態で配置されるような構成とされている。
【０００３】
なお、上記ストライプ型の他に、エミッタの４辺側４方を囲むように、コレクタ引出層を配置するタイプもある（例えば特許文献１〜４参照）。
【０００４】
【特許文献１】
特開平１１−１２１４５９号公報
【０００５】
【特許文献２】
特開平６−２２４２１４号公報
【０００６】
【特許文献３】
特開平１１−１２１４５９号公報
【０００７】
【特許文献４】
特開２００１−２６７３２７号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記基板エミッタ構造においては、以下の課題があることを本発明者は見出した。
【０００９】
すなわち、上記コレクタレイアウトがストライプ型の基板エミッタ構造では、コレクタ電流の流れが不均一になり、ある特定箇所に電流が集中するため、コレクタ抵抗の増大や素子破壊耐量の低下を招く問題がある。
【００１０】
特に、無線通信機器のフロントエンド部の送受信用の増幅器として使用される高周波出力用のバイポーラトランジスタでは、高効率化、高利得化、高出力化、高速化、高耐圧化および高い素子破壊耐量の実現が重要であり、そのうち、コレクタ抵抗の低減は、高効率化、高利得化、高出力化および高速化を導く重要なパラメータであることや今後更に高周波化が進むことから、そのバイポーラトランジスタのコレクタ抵抗を如何にして低減させるかが重要な課題となる。
【００１１】
また、半導体装置の高速動作に伴い浅接合化や微細化が進められ、バイポーラトランジスタの素子破壊耐量は益々低下する傾向にあるので、バイポーラトランジスタの素子破壊耐量を如何にして向上させるかが重要な課題である。
【００１２】
本発明の目的は、バイポーラトランジスタのコレクタ抵抗を低減することのできる技術を提供することにある。
【００１３】
また、本発明の目的は、バイポーラトランジスタの素子破壊耐量を向上させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
すなわち、本発明は、基板エミッタ構造のバイポーラトランジスタのエミッタ領域をコレクタ領域で取り囲む構成を有するものである。
【００１７】
また、本発明は、基板エミッタ構造のバイポーラトランジスタのエミッタ領域と半導体基板との間の耐圧を、前記バイポーラトランジスタのエミッタ領域とコレクタ領域との間の耐圧よりも低くしたものである。
【００１８】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本実施の形態１においては、例えば２．４ＧＨｚ帯または５．８ＧＨｚ帯の高周波信号用のデジタルコードレス電話のフロントエンド部に本実施の形態の半導体装置を適用した場合について説明する。
【００２１】
図１は、そのフロントエンド部ＦＥの回路ブロックの一例を示している。このフロントエンド部ＦＥは、アンテナＡＮＴ、送受信信号切換スイッチＳＷおよびベースバンド処理部Ｂ／Ｂの他、その送受信信号切換スイッチＳＷとベースバンド処理部Ｂ／Ｂとの間に、受信系の低ノイズ増幅器（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）ＬＮＡ、低ノイズアンプ用のバッファ回路ＬＮＡＢ、ダウンコンバータ回路ＤＣ、ローパスフィルタＬＰＦおよびＩＦ（Ｉｎｔｅｒ ｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）アンプＩＦＡ１の一群と、送信系の電力増幅器（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）ＰＡ、ＰＡ用のドライバ回路ＰＡＤ、アップコンバータ回路ＵＣおよびＩＦアンプＩＦＡ２の一群と、ＰＬＬ周波数シンセサイザ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ）ＰＳＹ、高周波（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）用の電圧制御発振回路（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）ＶＣＯおよび発振回路用の出力バッファ回路ＯＳＢの一群とを有している。本実施の形態１の半導体装置は、例えば上記受信系増幅器の低ノイズ増幅器ＬＮＡ、送信系増幅器の電力増幅器（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）ＰＡ、ドライバ回路ＰＡＤおよびプリドライバ回路等に適用されている。なお、上記ドライバ回路ＰＡＤの前段にプリドライバ回路を設けても良い。
【００２２】
図２は、受信系増幅器の低ノイズ増幅器ＬＮＡの回路図の一例を示している。なお、送信系増幅器の電力増幅器ＰＡおよびドライバ回路ＰＡＤの回路構成は、回路定数やトランジスタ性能が異なるだけで、図２とほぼ同一である。符号のＶＢＢはベース電圧、ＶＣＣはコレクタ電圧、ＧＮＤは接地電位（基準電位）、Ｃ１〜Ｃ１３はコンデンサ、Ｒ１は抵抗、Ｌ１〜Ｌ４はコイル、ＩＮは入力、ＯＵＴは出力、さらにＱｅ１はバイポーラトランジスタを示している。バイポーラトランジスタＱｅ１は後述のように基板エミッタ構造とされている。
【００２３】
図３は、雑音指数の周波数特性を示している。横軸は周波数、縦軸は雑音指数（ＮＦ：Ｎｏｉｓｅ Ｆｉｇｕｒｅ）を示している。本実施の形態１では、上記低ノイズ増幅器ＬＮＡ用のバイポーラトランジスタＱｅ１のトランジション周波数ｆＴは、分配ノイズ（Ｐａｒｔｉｔｉｏｎ ｎｏｉｓｅ）領域の周波数よりも大きく、例えば２４ＧＨｚ以上とする。分配ノイズは、バイポーラトランジスタのエミッタから注入された電流がベースとコレクタとに分かれるが、この分配比の微小なゆらぎにより発生する雑音で、周波数の２乗に比例（６ｄＢ／ｏｃｔ）して増加する。また、雑音指数（ＮＦ）は、２．０ｄＢ以下とされている。
【００２４】
図４は上記送信系または受信系増幅器が形成された半導体チップ（以下、チップという）１Ｃの実装例を示している。また、図５は図４のＸ１−Ｘ１線の断面図を示している。チップ１Ｃは、その主面（デバイス形成面）を上に向け、かつ、半導体基板（以下、基板という）１Ｓｅの裏面を配線基板ＣＢのエミッタ配線ＥＬに接触させた状態で、配線基板ＣＢの主面上に実装されている。チップ１Ｃの主面には、エミッタ用のボンディングパッドＥＢＰ、ベース用のボンディングパッドＢＢＰおよびコレクタ用のボンディングパッドＣＢＰが配置されている。エミッタ用のボンディングパッドＥＢＰは、チップ１Ｃの後述の送信系または受信系増幅器のバイポーラトランジスタのエミッタ電極と電気的に接続されているとともに、ボンディングワイヤ（以下、単にワイヤという）Ｗｒを通じて上記エミッタ配線ＥＬと電気的に接続されている。これにより、上記バイポーラトランジスタのエミッタ電極は、基板１Ｓｅと電気的に接続されている。また、ベース用のボンディングパッドＢＢＰは、後述の送信系または受信系増幅器のバイポーラトランジスタのベース電極Ｂｐと電気的に接続されているとともに、ワイヤＷｒを通じて配線基板ＣＢ主面のベース配線ＢＬと電気的に接続されている。さらに、コレクタ用のボンディングパッドＣＢＰは、後述の送信系または受信系増幅器のバイポーラトランジスタのコレクタ電極と電気的に接続されているとともに、ワイヤＷｒを通じて配線基板ＣＢ主面のコレクタ配線ＣＬと電気的に接続されている。
【００２５】
ただし、上記低ノイズ増幅器ＬＮＡおよびバッファ回路ＬＮＡＢ等のような受信系増幅器は、同一のチップ１Ｃに形成しても良いし、複数のチップ１Ｃに分けて形成しても良い。同一のチップ１Ｃに形成することにより、受信系増幅器を小型化できる。また、複数のチップ１Ｃに分けて形成することにより、個々のチップ１Ｃ毎にプロセス条件を設定できるので、受信系増幅器の電気的特性を向上させることができる。また、上記電力増幅器ＰＡ、ドライバ回路ＰＡＤおよびプリドライバ回路等のような送信系増幅器も同一のチップ１Ｃに形成しても良いし、複数のチップ１Ｃに分けて形成しても良い。この場合もそれぞれの場合で上記受信系増幅器で説明したのと同様の効果を得ることができる。さらに、上記受信系増幅器と送信系増幅器とを同一のチップ１Ｃに形成しても良いし、別々にしても良い。この場合もそれぞれの場合で上記受信系増幅器で説明したのと同様の効果を得ることができる。
【００２６】
次に、図６は上記受信系増幅器および送信系増幅器のバイポーラトランジスタＱｅ（上記バイポーラトランジスタＱｅ１等）の要部平面図、図７は図６の単位トランジスタセルＵＴＣのＸ２−Ｘ２線の断面図をそれぞれ示している。
【００２７】
上記バイポーラトランジスタＱｅは、図６の左右方向に沿って配置された複数の単位トランジスタセルＵＴＣが並列接続されて構成されている。各単位トランジスタセルＵＴＣは、基板エミッタ構造とされている。基板１Ｓｅは、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなる。基板１Ｓｅ上には、ｎ＋型のコレクタ埋込領域（第１ｎ型半導体層）２ａおよびｐ＋型の分離領域（第２ｐ型半導体層）３ａが形成されている。ｎ＋型のコレクタ埋込領域２ａは、基板１Ｓｅの上部に、例えばヒ素（Ａｓ）が導入されてなり、ｐ＋型の分離領域３ａは、基板１Ｓｅの上部に、例えばホウ素（Ｂ）が導入されてなる。
【００２８】
このｎ＋型のコレクタ埋込領域２ａおよびｐ＋型の分離領域３ａ上には、ｎ型のエピタキシャル層４ＥＰが形成されている。エピタキシャル層４ＥＰは、例えばｎ型のシリコン単結晶からなる。エピタキシャル層４ＥＰには、ｎ型のコレクタ領域（第２ｎ型半導体層）２ｂ、ｎ＋型のコレクタ引出領域（第４ｎ型半導体層）２ｃおよびｐ型の分離領域（第２ｐ型半導体層）３ｂが形成されている。ｎ型のコレクタ領域２ｂおよびｎ＋型のコレクタ引出領域２ｃは、エピタキシャル層４ＥＰに、例えばリン（Ｐ）が導入されてなり、ｐ型の分離領域３ｂは、エピタキシャル層４ＥＰに、例えばホウ素が導入されてなる。ｎ＋型のコレクタ引出領域２ｃは、平面で見ると、各単位トランジスタセルＵＴＣのｎ型のコレクタ領域２ｂを取り囲むように枠状に形成され、断面で見ると、エピタキシャル層４ＥＰの上面（デバイス形成面）から上記ｎ＋型のコレクタ埋込領域３ａに接続されるように延在した状態で形成されている。
【００２９】
上記エピタキシャル層４ＥＰのｎ型のコレクタ領域２ｂ上には、ｐ型のベース領域（第１ｐ型半導体層）５ａと、それに接続された状態でｐ型のベース領域５ａの外周に形成されたｐ＋型のベース引出領域（第１ｐ型半導体層）５ｂと、それらを取り囲むように形成された分離部６とが形成されている。ｐ型のベース領域５ａおよびｐ＋型のベース引出領域５ｂは、上記エピタキシャル層４ＥＰの上部に、例えばホウ素が導入されてなる。ｐ＋型のベース引出領域５ｂには、ベース引出電極７が電気的に接続されている。ベース引出電極（ベース用の電極）７は、例えばＰ＋型の多結晶シリコンからなり、その一部は上記分離部６上に乗り上げている。分離部６は、例えば酸化シリコン（ＳｉＯ２等）からなり、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成されている。上記ｐ型のベース領域５ａには、ｎ＋型のエミッタ領域（第３ｎ型半導体層）８が形成されている。このエミッタ領域８は、ベース領域５ａに、例えばリンまたはヒ素が導入されることで形成されており、エミッタ領域８の底面および側面はベース領域５ａに取り囲まれている。
【００３０】
また、上記エピタキシャル層４ＥＰ上には、例えば酸化シリコンからなる絶縁膜９ａが堆積されている。絶縁膜９ａの一部には、上記ベース領域５ａおよびベース引出領域５ｂに達するような開口部１０が形成されている。この開口部１０の側面および底面には、例えば酸化シリコンからなる絶縁膜９ｂが形成されている。この開口部１０には、エミッタ引出電極（エミッタ用の電極）１１の一部が埋め込まれている。エミッタ引出電極１１は、例えばｎ＋型の多結晶シリコンからなり、絶縁膜９ｂに開口された孔１２を通じて上記エミッタ領域８と電気的に接続されている。さらに、上記絶縁膜９ａおよびエミッタ引出電極１１上には、例えば酸化シリコンからなる絶縁膜９ｃが堆積されている。絶縁膜９ｃ上には、コレクタ電極（コレクタ用の電極）Ｃｐ、ベース電極（ベース用の電極）Ｂｐおよびエミッタ電極（エミッタ用の電極）Ｅｐが形成されている。コレクタ電極Ｃｐは、絶縁膜９ａ，９ｃに開口された孔１３内のプラグ１４を通じて上記コレクタ引出領域２ｃと電気的に接続されている。コレクタ電極Ｃｐは、平面で見ると、上記コレクタ引出領域２ｃに沿って延在しており、その平面形状は、各単位トランジスタセルＵＴＣを取り囲むような枠状とされている。ベース電極Ｂｐは、絶縁膜９ａ，９ｃに開口された孔１３内のプラグ１４を通じて上記ベース引出電極７と電気的に接続されている。ベース電極Ｂｐの平面形状は、図６の上下方向に延びる細長い長方形状のパターンとされている。エミッタ電極Ｅｐは、絶縁膜９ｂに開口された孔１３内のプラグ１４を通じて上記エミッタ引出電極１１と電気的に接続されている。エミッタ電極Ｅｐの平面形状は、上記ベース電極Ｂｐに沿って延びる細長い長方形状のパターンとされている。このエミッタ電極Ｅｐは、上記基板１Ｓｅと電気的に接続されている。これにより、コレクタ−ベース間容量を低減できる。上記コレクタ電極Ｃｐ、ベース電極Ｂｐおよびエミッタ電極Ｅｐは、例えば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）および窒化チタン等を下層から順に積層した導体膜からなる。また、上記プラグ１４は、例えばタングステンの単体導体膜または窒化チタンとタングステンとの積層導体膜からなる。また、これらコレクタ電極Ｃｐ、ベース電極Ｂｐおよびエミッタ電極Ｅｐは、例えば酸化シリコンからなる絶縁膜９ｄにより覆われている。
【００３１】
このように本実施の形態１においては、ｎ型のコレクタ領域２ｂ、ｐ型のベース領域５ａ、ｐ＋型のベース引出領域５ｂおよびエミッタ領域８が、ｎ＋型のコレクタ埋込領域２ａおよびｎ＋型のコレクタ引出領域２ｃにより取り囲まれている（エンクローチ型コレクタレイアウト）。すなわち、基板コレクタ構造では、コレクタ高濃度領域（ｎ＋型のコレクタ埋込領域２ａおよびｎ＋型のコレクタ引出領域２ｃ）が１つの単位トランジスタセルＵＴＣ当たり３面であるのに対し、本実施の形態１では、コレクタ高濃度領域（ｎ＋型のコレクタ埋込領域２ａおよびｎ＋型のコレクタ引出領域２ｃ）が１つの単位トランジスタセルＵＴＣ当たり５面とされる。
【００３２】
これにより、本実施の形態１では、単位トランジスタセルＵＴＣでの電流経路を増やすことができるので、コレクタ抵抗を低減することができる。図８は、本発明者が検討したコレクタ抵抗低減の効果試算のためのコレクタ抵抗Ｒｃの定義の説明図を示している。コレクタ抵抗Ｒｃ１〜Ｒｃ３の総和は、電流経路ＩＣ２のコレクタ抵抗であり、コレクタ抵抗Ｒｃ４は、電流経路ＩＣ１のコレクタ抵抗を示している。ここでは、１／Ｒｃ＝１／（Ｒｃ１＋Ｒｃ２＋Ｒｃ３）＋１／Ｒｃ４と表すことができる。また、図９および図１０は、本発明者が検討したエンクローチ型コレクタレイアウトの効果試算のための説明図を示している。図９はエンクローチ型コレクタレイアウトの場合の基板１Ｓｅ（エピタキシャル層４ＥＰ）の要部平面、図１０は図９のＸ３−Ｘ３線の断面を示している。Ｒｃ５〜Ｒｃ８、Ｒｃ２’、Ｒｃ３’、Ｒｃ２’’、Ｒｃ３’’、Ｒｃ２’’’、Ｒｃ３’’はコレクタ抵抗を示している。ストライプ型コレクタでは、コレクタ抵抗Ｒｃを、１／Ｒｃ＝１／（Ｒｃ１＋Ｒｃ２＋Ｒｃ３）＋１／（Ｒｃ１＋Ｒｃ２’＋Ｒｃ３’）＋１／Ｒｃ５＋１／Ｒｃ６のように表すことができる。また、エンクローチ型コレクタレイアウトでは、コレクタ抵抗Ｒｃを、１／Ｒｃ＝１／（Ｒｃ１＋Ｒｃ２＋Ｒｃ３）＋１／（Ｒｃ１＋Ｒｃ２’＋Ｒｃ３’）＋１／（Ｒｃ１＋Ｒｃ２’’＋Ｒｃ３’’）＋１／（Ｒｃ１＋Ｒｃ２’’’＋Ｒｃ３’’’）＋１／Ｒｃ５＋１／Ｒｃ６＋１／Ｒｃ７＋１／Ｒｃ８のように表すことができる。したがって、発明者の検討では、本実施の形態のエンクローチ型コレクタレイアウトの場合、コレクタ抵抗を上記ストライプ型の場合の約１／２に低減できる。
【００３３】
ここで、送信用の増幅器（電力増幅器ＰＡおよびドライバ回路ＰＡＤ等）では、利得（ＰＧ：Ｐｏｗｅｒ Ｇａｉｎ）の向上が重視されている。利得（ＰＧ）は、ＰＧ≒１０ｌｏｇｆＴ／（８π・ｒｂｂ’・ＣＢＣ・ｆ２）で表すことができる。この式のｆＴはトランジション周波数であり、１／（２πｆＴ）＝τｅ＋ＷＢ２／ηＤｎ＋ＸＣ／２Ｖｓａｔ＋（ＣＢＥ＋ＣＢＣ）／ｇｍ＋Ｒｃ・ＣＢＣの式がある。また、上記２つの式のＣＢＣはベース−コレクタ間容量である。本実施の形態１では、基板エミッタ構造としたことにより、ベース−コレクタ間容量（ＣＢＣ）を低減できる。また、本実施の形態１によれば、上記のようにコレクタ抵抗Ｒｃを低減できるので、上記トランジション周波数（ｆＴ）に関する式を参照すると分かるように、トランジション周波数（ｆＴ）を向上させることができる。したがって、上記ＰＧの式を参照すると分かるように、送信用の増幅器の利得（ＰＧ）を向上させることができる。一方、受信用の増幅器（低ノイズ増幅器ＬＮＡ等）では、雑音指数（ＮＦ）の向上が重視されている。雑音指数（ＮＦ）は、ＮＦ≒１＋２１／２ｆ（ｇｍ（ＲＢ＋ＲＥ））１／２／ｆＴで表すことができる。本実施の形態１では、上記のようにトランジション周波数（ｆＴ）を向上できるので、上記ＮＦの式から受信用の増幅器の雑音指数（ＮＦ）を小さくすることができる。したがって、送信系および受信系増幅器（上記低ノイズ増幅器ＬＮＡ、電力増幅器ＰＡおよびドライバ回路ＰＡＤ等）のバイポーラトランジスタＱｅの高性能化（高速化、高利得化、高出力化および高効率化）を実現することが可能となる。
【００３４】
また、本実施の形態１のようなエンクローチ型コレクタレイアウトでは、単位トランジスタセルＵＴＣでの電流経路を均一にすることができるので、電流集中を緩和できる。図１１および図１２は、エンクローチ型コレクタレイアウトの場合のコレクタ電流の様子を模式的に示している。図１１は基板１Ｓ（エピタキシャル層４ＥＰ）の要部平面図、図１２は図１１の一部破断斜視図を示している。また、図１３および図１４は、比較のためストライプ型の場合のコレクタ電流の様子を模式的に示している。図１１〜図１４の矢印は電子の流れを示している。エンクローチ型コレクタレイアウトの場合、コレクタ高濃度層（コレクタ埋込領域２ａおよびコレクタ引出領域２ｃ）が、ベース領域５ａおよびエミッタ領域８の外周側面および底面側を取り囲むようになっているので、図１３および図１４のストライプ型に比べて、コレクタ電流の経路が多くなる上、そのコレクタ電流が均一に分散されている。
【００３５】
また、本実施の形態１のようなエンクローチ型コレクタレイアウトでは、エピタキシャル層４ＥＰの表面上のコレクタからベースに流れる電流の経路を増やすことができ、電流集中を緩和できるので、コレクタ−エミッタ間抵抗を低減でき、容量依存型の素子破壊耐量が得られる構造とすることができる。図１５は、素子破壊耐量の評価方法例の説明図を示している。サンプルを２０〜３０個程度用意し評価を行う。直流電源ＤＣＰからコンデンサＣｔに電圧を印加した後、スイッチＳＷｔを切り換えてコンデンサＣｔに蓄えられた電荷を抵抗Ｒｔを介して被評価物ＤＵＴに流すことで評価を行う。被評価物ＤＵＴには、上記バイポーラトランジスタＱｅを持つ半導体装置がセットされる。直流電源ＤＣＰの電源電圧をステップ上昇させていった時に印加電圧毎に残存した被評価物の量をデータとして記憶し、素子破壊耐量を測定する。評価基準は、１００％残存時の印加電圧とする。上記コンデンサＣｔの容量は、例えば１００ｐＦ、抵抗Ｒｔの抵抗値は、例えば１．５ＫΩである。
【００３６】
図１６〜図１９は、本発明者が検討したエンクローチ型コレクタレイアウトの効果試算のための定義の説明図を示している。図１６はエンクローチ型コレクタレイアウトの場合の基板１Ｓｅ（エピタキシャル層４ＥＰ）の要部平面図、図１７は図１６のＸ４−Ｘ４線の断面図、図１８は図１６および図１７のバイポーラトランジスタＱｅの回路図、図１９はストライプ型コレクタレイアウトの場合の基板１Ｓｅ（エピタキシャル層４ＥＰ）の要部平面図をそれぞれ示している。図１８のＲＢはベース抵抗を示している。
【００３７】
ストライプ型コレクタレイアウトの場合、１／Ｒｃ＝１／Ｒｃ１＋１／Ｒｃ２＋１／Ｒｃ３＋１／Ｒｃ４と表すことができる。一方、エンクローチ型コレクタレイアウトの場合、１／Ｒｃ＝１／Ｒｃ＝１／Ｒｃ１＋１／Ｒｃ２＋１／Ｒｃ３＋１／Ｒｃ４＋１／Ｒｃ５＋１／Ｒｃ６＋１／Ｒｃ７＋１／Ｒｃ８と表すことができる。この２つの式から、エンクローチ型コレクタレイアウトは、ストライプ型コレクタレイアウトに比べて２倍の抵抗が並列に接続されている。また、ストライプ型コレクタレイアウトの場合のコレクタ−基板１Ｓｅ間の容量（すなわち、コレクタ−エミッタ間容量）Ｃｃｓは、Ｃｃｓ＝Ｃｃｓ１＋Ｃｃｓ２＋Ｃｃｓ３と表すことができる。一方、エンクローチ型コレクタレイアウトの場合のコレクタ−基板１Ｓｅ間の容量Ｃｃｓは、Ｃｃｓ＝Ｃｃｓ１＋Ｃｃｓ２＋Ｃｃｓ３＋Ｃｃｓ４＋Ｃｃｓ５と表すことができる。この２つの容量Ｃｃｓの式から、エンクローチ型コレクタレイアウトの場合のコレクタと基板１Ｓｅとの間の容量Ｃｃｓを、ストライプ型コレクタレイアウトの容量Ｃｃｓの１．６倍以上にできる。これら電流集中の緩和と容量Ｃｃｓの増大とにより、エンクローチ型コレクタレイアウトの場合、コレクタＣから侵入する過電流および過電荷に対してマージンを増やすことができるので、素子破壊耐量を向上させることができる。したがって、送信系増幅器（電力増幅器ＰＡおよびドライバ回路ＰＡＤ等）および受信系増幅器（低ノイズ増幅器ＬＮＡ等）の耐圧および素子破壊耐量を向上させることが可能となる。
【００３８】
次に、上記エンクローチ型コレクタレイアウトのバイポーラトランジスタＱｅの形成方法の一例を特に図６および図７等により説明する。
【００３９】
まず、例えばｐ＋型のシリコンからなる基板１Ｓｅ（この段階では、平面略円形状の半導体ウエハ）に、フォトリソグラフィ（以下、単にリソグラフィという）工程を経て、イオン注入法または熱拡散法等により、ｎ＋型のコレクタ埋込領域２ａを形成する。この際、コレクタ埋込領域２ａの抵抗を低くするため、高濃度で浅い接合を形成するのに適したヒ素を用いる。これにより、コレクタ埋込領域２ａの抵抗を低くすることができるので、コレクタ抵抗を低減できる。
【００４０】
続いて、ｎ＋型のコレクタ埋込領域２ａとアイソレーションするため、リソグラフィ工程を経て、イオン注入法または熱拡散法等により、ｐ＋型の分離領域３ａを形成する。この分離領域３ａの不純物濃度がコレクタと基板１Ｓｅとの間の容量を決めるパラメータとなるため最適化を図る。その後、基板１Ｓの主面上にエピタキシャル法によりｎ型のエピタキシャル層４ＥＰを形成し、ｎ型のコレクタ領域２ｂを形成する。この際、ｐ型の分離領域３ｂと、これに囲まれた活性領域とのアイソレーションを考慮し、ｎ型のコレクタ領域２ｂの不純物濃度を低くする。これは、ｎ型のコレクタ領域２ｂの不純物濃度が高いと、ｐ型の分離領域３ｂがｎ型に反転し、アイソレーションできなくなる可能性があるためであり、ｎ型のコレクタ領域２ｂの不純物濃度は最適化が重要である。その後、上記活性領域のアイソレーションのため、リソグラフィ工程を経て、イオン注入法または熱拡散法等により、ｐ型の分離領域３ｂを形成する。
【００４１】
次いで、エピタキシャル層４ＥＰの上面上に分離部６を形成し、エピタキシャル層４ＥＰの上面部に上記活性領域を形成する。この際、エミッタ−ベース接合領域用の活性領域と、コレクタ引出領域用の活性領域とを同時に形成する。コレクタ引出領域は上記エンクローチ型コレクタレイアウトを採用する。これにより、上記のようにコレクタからベースに流れる電流の経路を増加させることができ、かつ、電流集中を緩和できるので、コレクタ抵抗の低減と、素子破壊耐量の向上とを同時に実現できる。続いて、リソグラフィ工程を経て、イオン注入法等により、ｎ＋型のコレクタ引出領域２ｃを形成する。この際、コレクタ引出領域２ｃは、コレクタ領域２ｂの上面からコレクタ埋込領域２ａに達するようにしなければならないため、コレクタ引出領域２ｃを形成するための不純物として、例えば拡散係数の大きいリンを用いる。また、コレクタ引出領域２ｃの抵抗はコレクタ抵抗に影響するため低抵抗化が必要である。
【００４２】
次いで、上記エミッタ−ベース接合領域用の活性領域に、リソグラフィ工程を経て、イオン注入法等により、ｐ型のベース領域５ａを形成し、ｐｎ接合を形成した後、ベース引出電極７およびエミッタ引出電極１１からの不純物の熱拡散により、ベース領域５ａにｐ＋型のベース引出領域５ｂおよびｎ＋型のエミッタ領域８を自己整合的に形成する。ベース引出電極７は、ｐ型の多結晶シリコンで形成し、エミッタ引出電極１１は、ｎ型の多結晶シリコンで形成する。このうち、エミッタ引出電極１１を形成するためのｎ型の多結晶シリコンは、例えばＩＤＰ（Ｉｎ Ｓｉｔｕ ｐｈｏｓｐｈｏｒｕｓ−Ｄｏｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）を適用し、バイポーラトランジスタＱｅの電流増幅率ｈＦＥの温度依存性を考慮する。これは、温度依存性に優れているＩＤＰ膜を使用することにより、高出力デバイス用途の中で重要となる熱による素子破壊を低減または防止するためである。その後、絶縁膜９ｃをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積した後、配線工程を経て、最終の表面保護用の絶縁膜９ｄを堆積する。この時、本実施の形態１のバイポーラトランジスタＱｅは基板エミッタ構造なので、チップの主面（デバイス形成面）からコレクタ電極Ｃｐを引き出せる。これにより、コレクタ用のボンディングパッドＣＢＰを複数設けることができ、コレクタ用のワイヤＷｒの数を増やすことができるので、インピーダンスの改善（低減）が可能となる。その後、基板１Ｓｅ（半導体ウエハ）の裏面を研削した後、その裏面に、例えば金（Ａｕ）等のような導体膜を蒸着法等により被着する。この研削処理では、放熱性の向上を考慮して最終的なチップの厚さが薄くなるように仕上げる。
【００４３】
次に、図２０は上記電圧制御発振回路ＶＣＯのバイポーラトランジスタＱｃの要部平面図、図２１は図２０の単位トランジスタセルＵＴＣのＸ５−Ｘ５線の断面図をそれぞれ示している。
【００４４】
電圧制御発振回路ＶＣＯは、直流電圧の制御によって発振周波数を変える周波数変換のための局部発振回路として用いられている。この電圧制御発振回路ＶＣＯは、無線通信機器の送信機および受信機に内蔵され、無線通信回路の品質に影響を及ぼす重要な回路の一つとなっている。発振周波数ｆｏｓ≒１／（２π（ＬＣ）１／２）と表すことができる。このため、Ｌ，Ｃが重要なパラメータとなる。Ｃは回路構成に使用される容量とバイポーラトランジスタＱｃの容量との双方が関係する。より高周波領域で発振させるには容量Ｃを小さくする必要がある。すなわち、容量Ｃがあまり大きくなると発振周波数ｆｏｓが下がり高周波領域での発振が困難になる。ここで、上記基板エミッタ構造を採用すると、上記のようにコレクタ−エミッタ間の容量が大きくなり発振周波数が下がるので、本実施の形態１では、上記電圧制御発振回路ＶＣＯ等のような発振回路用のバイポーラトランジスタＱｃには、基板コレクタ構造が採用されている。すなわち、例えば以下の構成とされている。
【００４５】
上記バイポーラトランジスタＱｃは、図２０の左右方向に沿って配置された複数の単位トランジスタセルＵＴＣが並列接続されて構成されている。各単位トランジスタセルＵＴＣは、基板コレクタ構造とされている。基板１Ｓｃは、例えばｎ＋型のシリコン（Ｓｉ）単結晶からなり、基板１Ｓｃの裏面がコレクタ電極Ｃｐとなっている。基板１Ｓｃ上には、例えばｎ型のシリコン単結晶からなるエピタキシャル層４ＥＰが形成されている。エピタキシャル層４ＥＰには、上記と同様にｎ型のコレクタ領域２ｂが形成されている。ｎ型のコレクタ領域２ｂ上には、ｐ型のベース領域５ａと、その外周に形成されたｐ＋型のベース引出領域５ｂと、それらを取り囲むように形成された分離部６とが上記と同様に形成されている。ｐ＋型のベース引出領域５ｂには、上記と同様にベース引出電極７が電気的に接続されている。上記ｐ型のベース領域５ａには、上記と同様にｎ＋型のエミッタ領域８が形成されている。絶縁膜９ｃ上には、ベース電極Ｂｐおよびエミッタ電極Ｅｐが形成されている。ベース電極Ｂｐは、絶縁膜９ａ，９ｃに開口された孔１３内のプラグ１４を通じて上記ベース引出電極７と電気的に接続されている。また、エミッタ電極Ｅｐは、絶縁膜９ｂに開口された孔１３内のプラグ１４を通じて上記エミッタ引出電極１１と電気的に接続されている。この場合、発振回路のバイポーラトランジスタＱｃは、上記送信系および受信系増幅器のバイポーラトランジスタＱｅとは別のチップに形成されている。
【００４６】
このように本実施の形態１では、電圧制御発振回路ＶＣＯ等のような発振回路用のバイポーラトランジスタＱｃを基板コレクタ構造としたことにより、上記容量Ｃを小さくすることができるので、発振周波数を向上させることができる。
【００４７】
（実施の形態２）
本実施の形態２では、図２２に示すように、活性領域と分離領域とのアイソレーションを行うべく、活性領域と分離領域との境界部にＵ溝型分離部１８が形成されている。Ｕ溝型分離部１８は、エピタキシャル層４ＥＰの上面からコレクタ埋込領域２ａを貫通し、基板１Ｓｅまで達するように形成されたＵ溝内に、例えば酸化シリコン等のような絶縁膜等が埋め込まれることで形成されている。
【００４８】
前記実施の形態１で説明したように、コレクタ領域２ｂの不純物濃度が高いと、ｐ型の分離領域３ｂがｎ型に反転し、アイソレーションできなくなる可能性があるのに対し、上記のようにＵ溝型分離部１８を設けることにより、ｐ型の分離領域３ｂがｎ型に反転するのを防止できるので、コレクタ領域２ｂが形成されるｎ型のエピタキシャル層４ＥＰの不純物濃度を高くすることができる。すなわち、コレクタ領域２ｂ全域の不純物濃度が均一なるようにすることができるので、電流集中を緩和することができ、その結果、素子破壊耐量を向上させることが可能となる。
【００４９】
（実施の形態３）
本実施の形態３では、図２３に示すように、基板コレクタ構造のベース領域５ａの周辺にエンクローチ型コレクタレイアウトを適用する。すなわち、ｎ型のエピタキシャル層４ＥＰには、平面的にはベース領域５ａおよびコレクタ領域２ｂの外周を取り囲むように、断面的にはｎ＋型の基板１Ｓｃから分離部６に達するように、ｎ＋型のコレクタ領域２ｄが形成されている。
【００５０】
前記実施の形態１で説明した基板コレクタ構造の場合は、電流経路が縦方向（基板１Ｓｃの厚さ方向）であるのに対して、本実施の形態３の場合は、電流経路が縦方向（基板１Ｓｃの厚さ方向）とそれに交差する横方向とに形成されるため、コレクタ抵抗を低減できる上、電流集中を緩和でき、素子破壊耐量を向上させることができる。
【００５１】
（実施の形態４）
本実施の形態４では、例えばシリコンゲルマニウム（ＳｉＧｅ）のＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にエンクローチ型コレクタレイアウトを適用した場合について説明する。
【００５２】
図２４は、そのＨＢＴＱｅ２の要部断面図を示している。分離部６に囲まれた活性領域のコレクタ領域２ｂ（エピタキシャル層４ＥＰ）上には、ヘテロ接合層２０がエピタキシャル法により形成されている。ヘテロ接合層２０は、例えばノンドープのシリコンゲルマニウム（ＳｉＧｅ）層、ｐ型のシリコン−ゲルマニウム層およびノンドープのシリコン層が下層から順に堆積されてなる。ヘテロ接合層２０は、ベース領域を形成する部分であり、ベース引出電極７と電気的に接続されている。ヘテロ接合層２０の上記ノンドープのシリコン層には、エミッタ領域８が形成されている。エミッタ領域８は、エミッタ引出電極１１と電気的に接続されている。コレクタ引出領域２ｃおよびコレクタ電極Ｃｐは、前記図６と同様に、コレクタ領域２ｂ、ヘテロ接合層２０およびエミッタ領域８を取り囲むように平面枠状に形成されている。コレクタ引出領域２ｂは、コレクタ引出電極２１と電気的に接続されている。コレクタ引出電極２１は、例えばｎ型の多結晶シリコンからなり、プラグ１４を通じてコレクタ電極Ｃｐと電気的に接続されている。この場合も前記実施の形態１と同様の効果を得ることができる。
【００５３】
次に、図２５は、遮断周波数・耐圧積のグラフ図を示している。遮断周波数・耐圧積とは、一般に高周波（ＲＦ）バイポーラトランジスタの性能指数を示しており、数値が高いほどそのデバイスは優れていることを示している。同図から、ＳｉＧｅ−ＨＢＴのラインにおいて、ベース開放のコレクタ−エミッタ間電圧ＶＣＥＯが４Ｖ以上のデバイスは、上記電力増幅器ＰＡとして使用し、４Ｖ以下のデバイスは、上記低ノイズ増幅器ＬＮＡとして使用している。その理由は、それぞれのデバイスに印加される電圧が、送信段の電力増幅器ＰＡは高く、受信段の低ノイズ増幅器ＬＮＡは比較的小さいためである。また、低ノイズ増幅器ＬＮＡは高周波領域での低雑音を重視するためトランジション周波数ｆＴの高いデバイスが要求されるからである。一方、Ｓｉデバイスのラインにおいて、ベース開放のコレクタ−エミッタ間電圧ＶＣＥＯが４Ｖ以上のデバイスは、上記電圧制御発振回路ＶＣＯとして使用している。
【００５４】
（実施の形態５）
本実施の形態５では、例えばトランジション周波数ｆＴが２０ＧＨｚ以上の基板エミッタ構造の高速・高周波（ＲＦ）バイポーラトランジスタについて説明する。本実施の形態５〜８のバイポーラトランジスタは、前記実施の形態１〜４の無線通信機のフロントエンド部の送信系および受信系の増幅器にも使用できるが、それ以外の増幅器に適用しても有効である。また、本実施の形態５〜８の構成は、前記実施の形態４のシリコン−ゲルマニウム（ＳｉＧｅ）等のＨＢＴにも適用できる。
【００５５】
まず、課題について説明する。近年、高速・高周波バイポーラトランジスタでは、動作速度の向上を図るために、素子の微細化および浅い接合化が必須であるが、容量はそれに伴い低減する結果、素子破壊耐量が低下している。図２６は、前記実施の形態１と同様の基板エミッタ構造のバイポーラトランジスタＱｅ５０の要部断面図を示している。ここでは、エミッタ−基板間の耐圧が、エミッタ−コレクタ間の耐圧よりも高い構造とされている。この構造の場合、サージ電流ＳＧ１，ＳＧ２は矢印に示すように流れるが、特に分離部６直下のｎ型のコレクタ領域２ｂ（低不純物濃度のｎ型のエピタキシャル層４ＥＰ）でのサージ電流ＳＧ１の経路での発熱による破壊の問題が発生し易い。
【００５６】
次に、図２７は、本実施の形態５のバイポーラトランジスタを有するチップ１Ｃの実装例を示している。チップ１Ｃの実装状態は、前記実施の形態１の図４および図５で説明したのと同じである。また、図２８は、図２７のチップ１Ｃの主面の平面図を示している。チップ１Ｃの主面の四隅近傍には、ベース用のボンディングパッドＢＢＰ、エミッタ用のボンディングパッドＥＢＰおよびコレクタ用のボンディングパッドＣＢＰが配置されている。
【００５７】
次に、図２９は、本実施の形態５のバイポーラトランジスタＱｅ３の要部断面図を示している。ＩＣ１，ＩＣ２はコレクタ電流の電流経路を示している。また、図３０は図２９にサージ電流ＳＧ３の経路を付したものである。開口部１０の側面に形成されたサイドウォールスペーサ２２は、例えば酸化シリコンからなる。
【００５８】
本実施の形態５では、ｐ＋型の分離領域３ａの側部が、ｎ＋型のコレクタ埋込領域２ａの側部に接しており、その接触部にｐｎ接合が形成されている。そして、そのｐ＋型の分離領域３ａとｎ＋型のコレクタ埋込領域２ａとで形成されるｐｎ接合のブレークダウン電圧を、素子本体であるエミッタ領域８とコレクタ領域２ｂとの間の耐圧よりも数百ｍＶ程度低くなるように設計されている。すなわち、エミッタ−基板１Ｓｅ間の耐圧が、エミッタ−コレクタ間の耐圧よりも低い構造とされている。これにより、出力端子であるコレクタから侵入したサージ電流を、図３０に示すように、サージ電流ＳＧ１，ＳＧ２の経路で逃がす他に、サージ電流ＳＧ３の経路で基板１Ｓｅに逃がすことができる。すなわち、コレクタから侵入したサージ電流は、ｎ＋型のコレクタ引出領域２ｃを通過し、ｎ＋型のコレクタ埋込領域２ａに達するが、ｐ＋型の分離領域３ａとｎ＋型のコレクタ埋込領域２ａとの接合部に形成されるｐｎ接合のブレークダウン電圧が、コレクタ領域２ｂとエミッタ領域８との間の耐圧よりも低く設定されているので、サージ電流はコレクタ領域２ｂから素子本体に侵入せず、ｐ＋型の分離領域３ａに到る。ｐ＋型の分離領域３ａに侵入したサージ電流は、同じ導電型のｐ型の基板１Ｓｅに流れ、さらにエミッタ配線ＥＬを通じて接地電位ＧＮＤに流れる。したがって、素子耐圧を若干犠牲にするだけで、バイポーラトランジスタＱｅ３の素子破壊耐量を向上させることができる。この結果、バイポーラトランジスタＱｅ３を有する半導体装置の付加価値が高くなる。また、高速デバイスと破壊耐量との背反関係を改善することができる。さらに、バイポーラトランジスタＱｅ３を有する半導体装置の組立ラインでの静電気等による破壊発生を低減または防止できる。
【００５９】
次に、本実施の形態５の半導体装置の製造方法の一例を図３１〜図３４により説明する。
【００６０】
まず、図３１に示すように、リソグラフィ工程で形成されたレジストパターンにより範囲を限定し、ｐ型の基板１Ｓｅ（この段階では半導体ウエハ）の主面にｎ＋型のコレクタ埋込領域２ａをイオン注入法等により選択的に形成する。この時の条件としては、例えばドーズ種をアンチモン（Ｓｂ）、ドーズ量を１．５×１０１５／ｃｍ２程度、注入エネルギーを１００ｋｅＶとする。
【００６１】
続いて、図３２に示すように、リソグラフィ工程で範囲を限定せず、不純物イオンを基板１Ｓｅ（半導体ウエハ）の主面全面に注入することにより、基板１Ｓｅの主面にｐ＋型の分離領域３ａを形成する。この時の条件としては、例えばドーズ種を二フッ化ホウ素（ＢＦ２）、ドーズ量を１．０×１０１４／ｃｍ２、注入エネルギーを１００ｋｅＶとする。このドーズ量は、ｎ＋型のコレクタ埋込領域２ａの形成時のそれよりも低く、かつ、約１／１０よりも多くする。これにより、ｎ＋型のコレクタ埋込領域２ａの導電型を反転させることなく、ｐ＋型の分離領域３ａの不純物濃度を高くでき、それらの接触部に高濃度のｐｎ接合を形成することができる。
【００６２】
その後、図３３に示すように、基板１Ｓｅ（半導体ウエハ）の主面上に、ｎ型のエピタキシャル層４ＥＰをエピタキシャル法により形成した後、リソグラフィ工程で形成されたレジストパターンにより範囲を限定し、ｐ型の基板１Ｓｅの主面にｐ型の分離領域３ｂをイオン注入法等により選択的に形成する。このｐ型の分離領域３ｂはｐ＋型の分離領域３ａに接するように形成されている。その後、エピタキシャル層４ＥＰの主面に、分離部６をＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成する。これにより、素子本体用の活性領域とコレクタ引出領域用の活性領域を定義する。
【００６３】
次いで、図３４に示すように、リソグラフィ工程で形成されたレジストパターンにより範囲を限定し、エピタキシャル層４ＥＰにｎ＋型のコレクタ引出領域２ｃをイオン注入法等により選択的に形成する。このｎ＋型のコレクタ引出領域２ｃはｎ＋型のコレクタ埋込領域に高濃度で接触するように形成されている（エンクローチ型コレクタレイアウト）。続いて、ｐ型のベース領域５ａ、ｐ＋型のベース引出電極７およびｐ＋型のベース引出領域５ｂ等のようなベース部を形成した後、エミッタ引出電極１１およびエミッタ領域８等のようなエミッタ部を形成する。エミッタ引出電極１１は、サイドウォールスペーサ２２によって、ベース領域５ａやベース引出電極７から電気的に絶縁されている。その後、配線層および層間絶縁膜を形成し、バイポーラトランジスタＱｅ３を形成する。
【００６４】
このような製造方法による実際の試作例では、ＥＩＡＪ（Ｅｌｅｃｔｒｏｎｉｃ Ｉｎｄｕｓｔｒｉｅｓ Ａｓｓｏｃｉａｔｉｏｎ ｏｆ Ｊａｐａｎ）法による測定で、上記図２６の構造で２００Ｖであったコレクタ−エミッタ間の静電破壊耐量を２３０Ｖまで向上させることができることを本発明者は確認した。これにより、２３０Ｖ程度までのサージがｎ＋型のコレクタ埋込領域２ａからｐ＋型の分離領域３ａに、確実にバイパスされていることが証明された。
【００６５】
（実施の形態６）
図３５は、本実施の形態６のバイポーラトランジスタＱｅ４の要部断面図を示している。また、図３６は図３５にサージ電流ＳＧ３の経路を付したものである。
【００６６】
本実施の形態６では、ｐ＋型の分離領域３ａが、ｎ＋型のコレクタ埋込領域２ａの側部および底部を取り囲み、ｎ＋型のコレクタ埋込領域２ａの側部および底部に接しており、その接触部にｐｎ接合が形成されている。そして、前記実施の形態５と同様に、エミッタ−基板１Ｓｅ間の耐圧が、エミッタ−コレクタ間の耐圧よりも低い構造とされている。
【００６７】
この本実施の形態６によれば、上記ｐｎ接合の面積を前記実施の形態５よりも増大させることができ、前記実施の形態５よりもサージ電流ＳＧ３の経路を増やすことができるので、前記実施の形態５よりも素子破壊耐量を向上させることが可能となる。
【００６８】
このような本実施の形態６の半導体装置を製造するには、例えば次のようにする。まず、図３７に示すように、基板１Ｓｅ（半導体ウエハ）の全面にｐ＋型の分離領域３ａを形成するための不純物をイオン注入法等により導入した後、図３８に示すように、リソグラフィ工程により形成されたレジストパターンにより範囲を限定した状態で、ｐ＋型の分離領域３ａ形成時の注入エネルギーよりも低いエネルギーでｎ＋型のコレクタ埋込領域２ａを形成するための不純物をイオン注入法等により選択的に導入し、ｎ＋型のコレクタ埋込領域２ａを形成する。これにより、ｎ＋型のコレクタ埋込領域２ａの側部および底部下の全体にｐ＋型の分離領域３ａを形成し、そのコレクタ埋込領域２ａの側部および底部下の全体に高濃度のｐｎ接合を形成する。これ以降は、前記実施の形態５と同様なので説明を省略する。
【００６９】
（実施の形態７）
図３９は、本実施の形態７のバイポーラトランジスタＱｅ５の要部断面図を示している。また、図４０は図３９にサージ電流ＳＧ２の経路を付したものである。
【００７０】
本実施の形態７では、素子内分離領域（コレクタ引出領域とコレクタ領域との間、コレクタ埋込領域２ａを共通として隣接する２つのバイポーラトランジスタＱｅ５間）に浅い溝型の分離部（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）６ａが設けられ、素子間分離領域（コレクタ埋込領域２ａを共通として隣接する２つのバイポーラトランジスタＱｅの外周部）に浅い溝型の分離部６ａと深い溝型の分離部（ＤＴＩ：Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）６ｂとが設けられている。浅い溝型の分離部６ａは、エピタキシャル層４ＥＰの上面からｎ＋型のコレクタ埋込領域２ａの上部に入り込む程度の深さに掘られた溝内に絶縁膜が埋め込まれることで形成されている。一方、深い溝型の分離部６ｂは、浅い溝型の分離部６ａの上面から基板１Ｓｅの充分に深い位置まで到達するような深さで掘られた溝内に絶縁膜が埋め込まれることで形成されている。エミッタ−基板１Ｓｅ間の耐圧は、前記実施の形態５，６と同様にエミッタ−コレクタ間の耐圧よりも低くても良いが、高くても良い。
【００７１】
このような構造の場合は、素子接合部のｎ型のエピタキシャル層４ＥＰとｎ＋型のコレクタ埋込領域２ｃとが浅い溝型の分離部６ａにより完全に分離されていることにより、コレクタから侵入したサージ電流ＳＧ２は、ｎ＋型のコレクタ引出領域２ｃ、ｎ＋型のコレクタ埋込領域２ａおよびｎ型のエピタキシャル層４ＥＰを順に通過する。すなわち、図２６に示したサージ電流ＳＧ１の経路（分離部６の直下のエピタキシャル層４ＥＰに流れるサージ電流）を無くすことができる。このため、分離部６の直下の低不純物濃度のｎ型のエピタキシャル層４ＥＰに流れるサージ電流ＳＧ１による素子内部の発熱を防止することができるので、その発熱に起因する破壊を防止することができる。また、他の効果として、本実施の形態７によれば、深い溝型の分離部６ｂにより素子分離を行っていることにより、寄生容量成分を低減させることができるので、素子の高周波特性を向上させることができる。また、本実施の形態７の半導体装置は、容量低減が可能ので、例えば上記電圧制御発振回路ＶＣＯ等のような発振回路にも適用できる。
【００７２】
このような本実施の形態７の半導体装置を製造するには、例えば次のようにする。まず、図４１に示すように、前記実施の形態５と同様に、基板１Ｓｅ（半導体ウエハ）の主面に、ｎ＋型のコレクタ埋込領域２ａおよびｎ型のエピタキシャル層４ＥＰを形成した後、浅い溝型の分離部６ａを形成する。浅い溝型の分離部６ａは、エピタキシャル層４ＥＰの上面からｎ＋型のコレクタ埋込領域２ａの上部に一部入り込むような溝を形成した後、基板１Ｓｅの主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、その絶縁膜を化学機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により研磨することで、上記溝内に絶縁膜を埋め込むことで形成されている。このため、浅い溝型の分離部６ａの上面は平坦にされている。続いて、図４２に示すように、ｎ＋型のコレクタ埋込領域２ａの外周に配置されている浅い分離部６ａの位置に、深い溝型の分離部６ｂを形成する。この深い溝型の分離部６ｂは、分離部６ａの上面から基板１Ｓｅの充分深い位置まで達するような溝を形成した後、上記分離部６ａと同様に、その溝内に酸化シリコン等からなる絶縁膜を埋め込むことで形成されている。これ以降は、前記実施の形態５，６と同様にして半導体装置を製造する。
【００７３】
（実施の形態８）
図４３は、本実施の形態８のバイポーラトランジスタＱｅ６の要部断面図を示している。
【００７４】
本実施の形態８では、基板１Ｓｅが、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とされている。すなわち、基板１Ｓｅは、支持基板１Ｓｅａと、その上にい形成された埋込絶縁層１Ｓｅｂと、その上に形成された半導体層１Ｓｅｃとを有している。支持基板１Ｓｅは、例えばｐ型のシリコン単結晶からなる。埋込絶縁層１Ｓｅｂは、例えば酸化シリコンからなる。半導体層１Ｓｅｃは、例えばｐ型のシリコン単結晶からなる。深い溝型の分離部６ｂは、エピタキシャル層４ＥＰの上面から埋込絶縁層１Ｓｅｂを貫通して支持基板１Ｓｅａに達するように形成されている。本実施の形態８によれば、基板１ＳｅとしてＳＯＩ基板を用いたことにより、素子分離をさらに確実にでき、寄生容量を低減させることができるので、素子の高周波特性を向上させることができる。また、本実施の形態８の半導体装置は、容量低減が可能なので、例えば上記電圧制御発振回路ＶＣＯ等のような発振回路にも適用できる。
【００７５】
また、ｎ＋型のコレクタ埋込領域２ａの外周には、これに接するようにｐ＋型の分離領域３ａが形成されｐｎ接合が形成されている。また、ｐ＋型の分離領域３ａ上には、それに接するようにｐ型の分離領域３ｂが形成されている。そして、そのｐ＋型の分離領域３ａとｎ＋型のコレクタ埋込領域２ａとで形成されるｐｎ接合のブレークダウン電圧を、素子本体であるエミッタ領域８とコレクタ領域２ｂとの間の耐圧よりも数百ｍＶ程度低くなるように設計されている。これにより、コレクタから侵入したサージ電流は、ｎ＋型のコレクタ引出領域２ｃを通過し、ｎ＋型のコレクタ埋込領域２ａに達するが、素子本体に侵入せず、ｐ＋型の分離領域３ａおよびｐ型の分離領域３ｂを通じて、エピタキシャル層４ＥＰの主面側から接地電位ＧＮＤに流れる。したがって、バイポーラトランジスタＱｅ６の素子破壊耐量を向上させることができる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
例えばデジタルコードレス電話の高周波信号帯は２．４ＧＨｚ帯または５．８ＧＨｚ帯に限定されるものではなく種々変更可能である。
【００７８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタルコードレス電話のフロントエンド部に適用した場合について説明したが、それに限定されるものではなく、基本的に基板エミッタ構造のバイポーラトランジスタを有する半導体装置には適用可能であり、例えばデジタル携帯電話等のような移動体通信機器、携帯型のパーソナルコンピュータの通信器、または無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）システム等の増幅器に適用できる。
【００７９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
（１）．基板エミッタ構造のバイポーラトランジスタのエミッタ領域をコレクタ領域で取り囲むことにより、そのバイポーラトランジスタのコレクタ抵抗を低減させることが可能となる。
（２）．基板エミッタ構造のバイポーラトランジスタのエミッタ領域をコレクタ領域で取り囲むことにより、そのバイポーラトランジスタの素子破壊耐量を向上させることが可能となる。
（３）．基板エミッタ構造のバイポーラトランジスタのエミッタ領域と半導体基板との間の耐圧を、前記バイポーラトランジスタのエミッタ領域とコレクタ領域との間の耐圧よりも低くしたことにより、そのバイポーラトランジスタの素子破壊耐量を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を適用した無線機器のフロントエンド部の一例の回路ブロックの説明図である。
【図２】図１の受信用の低ノイズ増幅器の一例の回路図である。
【図３】雑音指数の周波数特性のグラフ図である。
【図４】本発明の一実施の形態である半導体装置の半導体チップの実装例を示した配線基板の要部平面図である。
【図５】図４のＸ１−Ｘ１線の断面図である。
【図６】本発明の一実施の形態である半導体装置の要部平面図である。
【図７】図６のＸ２−Ｘ２線の断面図である。
【図８】本発明者が検討したコレクタ抵抗低減の効果試算のためのコレクタ抵抗の定義の説明図である。
【図９】エンクローチ型コレクタレイアウトの場合の半導体基板の要部平面図である。
【図１０】図９のＸ３−Ｘ３線の断面図である。
【図１１】エンクローチ型の場合のコレクタ電流の様子を模式的に示した半導体基板の要部平面図である。
【図１２】図１１の一部破断斜視図である。
【図１３】ストライプ型の場合のコレクタ電流の様子を比較のため模式的に示した半導体基板の要部平面図である。
【図１４】図１３の一部破断斜視図である。
【図１５】素子破壊耐量の評価方法例の説明図である。
【図１６】エンクローチ型コレクタレイアウトの場合の半導体基板の要部平面図である。
【図１７】図１６のＸ４−Ｘ４線の断面図である。
【図１８】図１６および図１７のバイポーラトランジスタの回路図である。
【図１９】ストライプ型コレクタレイアウトの場合の半導体基板の要部平面図である。
【図２０】電圧制御発振回路のバイポーラトランジスタの要部平面図である。
【図２１】図２０の単位トランジスタセルのＸ５−Ｘ５線の断面図である。
【図２２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２３】本発明のさらに他の実施の形態である半導体装置の要部断面図である。
【図２４】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置の遮断周波数・耐圧積のグラフ図である。
【図２６】本発明者が検討した基板エミッタ構造のバイポーラトランジスタの要部断面図である。
【図２７】本発明のさらに別の実施の形態である半導体装置の半導体チップの実装例の要部平面図である。
【図２８】図２６の半導体チップの主面の平面図である。
【図２９】本発明のさらに別の実施の形態である半導体装置の要部断面図である。
【図３０】図２９にサージ電流を付した半導体装置の要部断面図である。
【図３１】図２９の半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】本発明の別の実施の形態である半導体装置の要部断面図である。
【図３６】図３５にサージ電流を付した半導体装置の要部断面図である。
【図３７】図３５の半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】本発明のさらに別の実施の形態である半導体装置の要部断面図である。
【図４０】図３９にサージ電流を付した半導体装置の要部断面図である。
【図４１】図３９の半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】本発明の別の実施の形態である半導体装置の要部断面図である。
【符号の説明】
１Ｓｅ，１Ｓｃ 半導体基板
１Ｓｅａ 支持基板
１Ｓｅｂ 埋込絶縁層
１Ｓｅｃ 半導体層
１Ｃ 半導体チップ
２ａ コレクタ埋込領域（第１ｎ型半導体層）
２ｂ コレクタ領域（第２ｎ型半導体層）
２ｃ コレクタ引出領域（第４ｎ型半導体層）
２ｄ コレクタ領域
３ａ，３ｂ 分離領域（第２ｐ型半導体層）
４ＥＰ エピタキシャル層
５ａ ベース領域（第１ｐ型半導体層）
５ｂ ベース引出領域（第１ｐ型半導体層）
６ 分離部
６ａ 分離部
６ｂ 分離部
７ ベース引出電極（ベース用の電極）
８ エミッタ領域（第３ｎ型半導体層）
９ａ〜９ｄ 絶縁膜
１０ 開口部
１１ エミッタ引出電極（エミッタ用の電極）
１２ 孔
１３ 孔
１４ プラグ
１８ Ｕ溝型分離部
２０ ヘテロ接合層
２１ コレクタ引出電極
２２ サイドウォールスペーサ
ＦＥ フロントエンド部
ＡＮＴ アンテナ
ＳＷ 送受信信号切換スイッチ
Ｂ／Ｂ ベースバンド処理部
ＬＮＡ 低ノイズ増幅器
ＬＮＡＢ バッファ回路
ＤＣ ダウンコンバータ回路
ＬＰＦ ローパスフィルタ
ＩＦＡ１ ＩＦアンプ
ＰＡ 電力増幅器
ＰＡＤ ドライバ回路
ＵＣ アップコンバータ回路
ＩＦＡ２ ＩＦアンプ
ＰＳＹ ＰＬＬ周波数シンセサイザ
ＶＣＯ 電圧制御発振回路
ＯＳＢ 出力バッファ回路
Ｑｅ，Ｑｅ１〜Ｑｅ６ バイポーラトランジスタ
Ｑｅ２ ＨＢＴ
Ｑｅ５０ バイポーラトランジスタ
Ｑｃ バイポーラトランジスタ
ＵＴＣ 単位トランジスタセル
ＣＢ 配線基板
ＢＢＰ，ＣＢＰ，ＥＢＰ ボンディングパッド
Ｗｒ ボンディングワイヤ
ＢＬ ベース配線
ＣＬ コレクタ配線
ＥＬ エミッタ配線
Ｂｐ ベース電極（ベース用の電極）
Ｃｐ コレクタ電極（コレクタ用の電極）
Ｅｐ エミッタ電極（エミッタ用の電極）
Ｒｃ、Ｒｃ１〜Ｒｃ８ コレクタ抵抗
Ｒｃ２’、Ｒｃ３’、Ｒｃ２’’、Ｒｃ３’’、Ｒｃ２’’’、Ｒｃ３’’ コレクタ抵抗
Ｃｔ コンデンサ
ＳＷｔ スイッチ
Ｒｔ 抵抗
ＤＣＰ 直流電源
ＤＵＴ 被評価物
ＩＣ１，ＩＣ２ 電流経路
ＳＧ１〜ＳＧ４ サージ電流
Claims (20)
- 通信システムのフロントエンド部内のバイポーラトランジスタを有する低ノイズ増幅器または電力増幅器に用いる半導体装置であって、
（ａ）ｐ型の半導体基板と、
（ｂ）前記ｐ型の半導体基板上に形成されたコレクタ用の第１ｎ型半導体層と、
（ｃ）前記コレクタ用の第１ｎ型半導体層上に形成されたコレクタ用の第２ｎ型半導体層と、
（ｄ）前記コレクタ用の第２ｎ型半導体層上に形成されたベース用の第１ｐ型半導体層と、
（ｅ）前記ベース用の第１ｐ型半導体層内に形成されたエミッタ用の第３ｎ型半導体層と、
（ｆ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記コレクタ用の第１、第２ｎ型半導体層と電気的に接続されたコレクタ用の電極と、
（ｇ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記ベース用の第１ｐ型半導体層と電気的に接続されたベース用の電極と、
（ｈ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記エミッタ用の第３ｎ型半導体層および前記ｐ型の半導体基板と電気的に接続されたエミッタ用の電極と、
（ｉ）前記コレクタ用の第２ｎ型半導体層に形成され、前記コレクタ用の電極と前記コレクタ用の第１、第２ｎ型半導体層とを電気的に接続するコレクタ用の第４ｎ型半導体層とを備え、
前記コレクタ用の第１、第４ｎ型半導体層は、その不純物濃度が前記コレクタ用の第２ｎ型半導体層の不純物濃度よりも高くなるように形成され、
前記コレクタ用の第４ｎ型半導体層は、前記コレクタ用の第１ｎ型半導体層に接するように形成され、前記ｐ型の半導体基板の主面内において前記エミッタ用の第３ｎ型半導体層を取り囲むように形成されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、前記バイポーラトランジスタは、前記低ノイズ増幅器または電力増幅器に複数設けられ、それぞれのバイポーラトランジスタが独立したｐ型の半導体基板に形成されていることを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記通信システムの信号の周波数帯が２．４ＧＨｚ帯または５．８ＧＨｚ帯であることを特徴とする半導体装置。
- 請求項３記載の半導体装置において、前記バイポーラトランジスタのトランジション周波数が２０ＧＨｚより高いことを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記ベース用の第１ｐ型半導体層がシリコンまたはシリコンゲルマニウムからなることを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記低ノイズ増幅器用のバイポーラトランジスタと電力増幅器用のバイポーラトランジスタが同一の半導体チップに形成されていることを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記低ノイズ増幅器用のバイポーラトランジスタのトランジション周波数は、分配ノイズ領域の周波数よりも高いことを特徴とする半導体装置。
- 請求項１記載の半導体装置において、前記通信システムがデジタルコードレスフォンまたはデジタル携帯電話であることを特徴とする半導体装置。
- バイポーラトランジスタを有する増幅器に用いる半導体装置であって、
（ａ）ｐ型の半導体基板と、
（ｂ）前記ｐ型の半導体基板上に形成されたコレクタ用の第１ｎ型半導体層と、
（ｃ）前記コレクタ用の第１ｎ型半導体層上に形成されたコレクタ用の第２ｎ型半導体層と、
（ｄ）前記コレクタ用の第２ｎ型半導体層上に形成されたベース用の第１ｐ型半導体層と、
（ｅ）前記ベース用の第１ｐ型半導体層内に形成されたエミッタ用の第３ｎ型半導体層と、
（ｆ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記コレクタ用の第１、第２ｎ型半導体層と電気的に接続されたコレクタ用の電極と、
（ｇ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記ベース用の第１ｐ型半導体層と電気的に接続されたベース用の電極と、
（ｈ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記エミッタ用の第３ｎ型半導体層および前記ｐ型の半導体基板と電気的に接続されたエミッタ用の電極と、
（ｉ）前記コレクタ用の第２ｎ型半導体層に形成され、前記コレクタ用の電極と前記コレクタ用の第１、第２ｎ型半導体層とを電気的に接続するコレクタ用の第４ｎ型半導体層とを備え、
前記コレクタ用の第１、第４ｎ型半導体層は、その不純物濃度が前記コレクタ用の第２ｎ型半導体層の不純物濃度よりも高くなるように形成され、
前記コレクタ用の第４ｎ型半導体層は、前記コレクタ用の第１ｎ型半導体層に接するように形成され、前記ｐ型の半導体基板の主面内において前記エミッタ用の第３ｎ型半導体層を取り囲むように形成されていることを特徴とする半導体装置。 - 請求項９記載の半導体装置において、前記ベース用の第１ｐ型半導体層がシリコンまたはシリコンゲルマニウムからなることを特徴とする半導体装置。
- バイポーラトランジスタを有する増幅器に用いる半導体装置であって、
（ａ）ｐ型の半導体基板と、
（ｂ）前記ｐ型の半導体基板上に形成されたコレクタ用の第１ｎ型半導体層と、
（ｃ）前記コレクタ用の第１ｎ型半導体層上に形成されたコレクタ用の第２ｎ型半導体層と、
（ｄ）前記コレクタ用の第２ｎ型半導体層上に形成されたベース用の第１ｐ型半導体層と、
（ｅ）前記ベース用の第１ｐ型半導体層内に形成されたエミッタ用の第３ｎ型半導体層と、
（ｆ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記コレクタ用の第１、第２ｎ型半導体層と電気的に接続されたコレクタ用の電極と、
（ｇ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記ベース用の第１ｐ型半導体層と電気的に接続されたベース用の電極と、
（ｈ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記エミッタ用の第３ｎ型半導体層および前記ｐ型の半導体基板と電気的に接続されたエミッタ用の電極と、
（ｉ）前記コレクタ用の第２ｎ型半導体層に形成され、前記コレクタ用の電極と前記コレクタ用の第１、第２ｎ型半導体層とを電気的に接続するコレクタ用の第４ｎ型半導体層とを備え、
前記コレクタ用の第１、第４ｎ型半導体層は、その不純物濃度が前記コレクタ用の第２ｎ型半導体層の不純物濃度よりも高くなるように形成され、
前記コレクタ用の第４ｎ型半導体層は、前記コレクタ用の第１ｎ型半導体層に接するように形成され、前記ｐ型の半導体基板の主面内において前記エミッタ用の第３ｎ型半導体層を取り囲むように形成されており、
前記バイポーラトランジスタのエミッタと前記ｐ型の半導体基板との間の耐圧が、前記バイポーラトランジスタのエミッタとコレクタとの間の耐圧よりも低いことを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、前記ｐ型の半導体基板に接するように前記ｐ型の半導体基板上に形成された第２ｐ型半導体層が、前記コレクタ用の第１ｎ型半導体層と接触され、その接触部にｐｎ接合が形成されていることを特徴とする半導体装置。
- 請求項１２記載の半導体装置において、前記第２ｐ型半導体層は、前記コレクタ用の第１ｎ型半導体層の側部および底部に接触するように形成されていることを特徴とする半導体装置。
- 請求項１０記載の半導体装置において、前記増幅器は、通信システムのフロントエンド部の低ノイズ増幅器または電力増幅器であることを特徴とする半導体装置。
- バイポーラトランジスタを有する増幅器に用いる半導体装置であって、
（ａ）ｐ型の半導体基板と、
（ｂ）前記ｐ型の半導体基板上に形成されたコレクタ用の第１ｎ型半導体層と、
（ｃ）前記コレクタ用の第１ｎ型半導体層上に形成されたコレクタ用の第２ｎ型半導体層と、
（ｄ）前記コレクタ用の第２ｎ型半導体層上に形成されたベース用の第１ｐ型半導体層と、
（ｅ）前記ベース用の第１ｐ型半導体層内に形成されたエミッタ用の第３ｎ型半導体層と、
（ｆ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記コレクタ用の第１、第２ｎ型半導体層と電気的に接続されたコレクタ用の電極と、
（ｇ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記ベース用の第１ｐ型半導体層と電気的に接続されたベース用の電極と、
（ｈ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記エミッタ用の第３ｎ型半導体層および前記ｐ型の半導体基板と電気的に接続されたエミッタ用の電極と、
（ｉ）前記コレクタ用の第２ｎ型半導体層に形成され、前記コレクタ用の電極と前記コレクタ用の第１、第２ｎ型半導体層とを電気的に接続するコレクタ用の第４ｎ型半導体層とを備え、
前記コレクタ用の第１、第４ｎ型半導体層は、その不純物濃度が前記コレクタ用の第２ｎ型半導体層の不純物濃度よりも高くなるように形成され、
前記コレクタ用の第４ｎ型半導体層は、前記コレクタ用の第１ｎ型半導体層に接するように形成され、前記ｐ型の半導体基板の主面内において前記エミッタ用の第３ｎ型半導体層を取り囲むように形成されており、
前記コレクタ用の第２ｎ型半導体層と、前記コレクタ用の第４ｎ型半導体層との間に、溝型の分離部を設けたことを特徴とする半導体装置。 - 請求項１５記載の半導体装置において、前記コレクタ用の第４ｎ型半導体層の外側に、第１の溝型の分離部と、前記第１の溝型の分離部の上面から前記ｐ型の半導体基板に達する第２の溝型の分離部とを設けたことを特徴とする半導体装置。
- 請求項１５記載の半導体装置において、前記増幅器は、通信システムのフロントエンド部の低ノイズ増幅器または電力増幅器であることを特徴とする半導体装置。
- バイポーラトランジスタを有する増幅器に用いる半導体装置であって、
（ａ）絶縁層上に半導体層が形成された半導体基板と、
（ｂ）前記半導体層上に形成されたコレクタ用の第１ｎ型半導体層と、
（ｃ）前記コレクタ用の第１ｎ型半導体層上に形成されたコレクタ用の第２ｎ型半導体層と、
（ｄ）前記コレクタ用の第２ｎ型半導体層上に形成されたベース用の第１ｐ型半導体層と、
（ｅ）前記ベース用の第１ｐ型半導体層内に形成されたエミッタ用の第３ｎ型半導体層と、
（ｆ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記コレクタ用の第１、第２ｎ型半導体層と電気的に接続されたコレクタ用の電極と、
（ｇ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記ベース用の第１ｐ型半導体層と電気的に接続されたベース用の電極と、
（ｈ）前記エミッタ用の第３ｎ型半導体層よりも上層に形成され、前記エミッタ用の第３ｎ型半導体層と電気的に接続されたエミッタ用の電極と、
（ｉ）前記コレクタ用の第２ｎ型半導体層に形成され、前記コレクタ用の電極と前記コレクタ用の第１、第２ｎ型半導体層とを電気的に接続するコレクタ用の第４ｎ型半導体層とを備え、
前記コレクタ用の第１、第４ｎ型半導体層は、その不純物濃度が前記コレクタ用の第２ｎ型半導体層の不純物濃度よりも高くなるように形成され、
前記コレクタ用の第４ｎ型半導体層は、前記コレクタ用の第１ｎ型半導体層に接するように形成され、前記半導体基板の主面内において前記エミッタ用の第３ｎ型半導体層を取り囲むように形成されており、
前記コレクタ用の第２ｎ型半導体層と、前記コレクタ用の第４ｎ型半導体層との間に、溝型の分離部を設け、
前記コレクタ用の第４ｎ型半導体層の外側に、第１の溝型の分離部と、前記第１の溝型の分離部の上面から前記半導体基板の絶縁層に達する第２の溝型の分離部とを設け、
前記溝型の分離部と、前記第１、第２の溝型の分離部との間に、第２ｐ型半導体層を設けたことを特徴とする半導体装置。 - 請求項１８記載の半導体装置において、前記第２ｐ型半導体層が、前記コレクタ用の第１ｎ型半導体層と接触され、その接触部にｐｎ接合が形成されており、そのｐｎ接合のブレークダウン電圧が、前記バイポーラトランジスタのエミッタとコレクタとの間の耐圧よりも低いことを特徴とする半導体装置。
- 請求項１８記載の半導体装置において、前記増幅器は、通信システムのフロントエンド部の低ノイズ増幅器または電力増幅器であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003202278A JP2005044956A (ja) | 2003-07-28 | 2003-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005044956A true JP2005044956A (ja) | 2005-02-17 |
Family
ID=34262043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003202278A Pending JP2005044956A (ja) | 2003-07-28 | 2003-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005044956A (ja) |
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