JP2606170B2 - 高出力用バイポーラ・トランジスタ - Google Patents
高出力用バイポーラ・トランジスタInfo
- Publication number
- JP2606170B2 JP2606170B2 JP32266094A JP32266094A JP2606170B2 JP 2606170 B2 JP2606170 B2 JP 2606170B2 JP 32266094 A JP32266094 A JP 32266094A JP 32266094 A JP32266094 A JP 32266094A JP 2606170 B2 JP2606170 B2 JP 2606170B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating
- emitter
- semi
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高出力用バイポーラ・ト
ランジスタに関する。
ランジスタに関する。
【０００２】
【従来の技術】高出力用バイポーラ・トランジスタのパ
ターンレイアウトは、図３に示すように、小出力のトラ
ンジスタ・セル（フィンガ）を多数並列配置して構成さ
れる。しかしこの配列では、動作状態において中央に近
いフィンガにおいて隣接のフィンガからの発熱の重なり
合いにより放熱が悪くなり、中央が高温になり、それに
より、バイポーラ・トランジスタの特性から、中央部の
フィンガのみ電流が増加して発熱量も増加、それがまた
温度を上げる、という正帰還が発生する。そのため、大
部分のフィンガが正常であっても、中央部のフィンガか
ら破壊が始まって短絡し、トランジスタが全体として使
用できなくなってしまう場合があり、これがトランジス
タの出力の最大値を制限するものであった。この熱集中
を避けるため、各フィンガのエミッタに個別にバラスト
抵抗（膜抵抗体１５−１，…を有している）を接続する
ことが行われる。このバラスト抵抗により、特定のフィ
ンガの電流が増えた場合にベース・エミッタ間電圧が減
少するように負帰還がかかり、中央部のフィンガのみへ
の熱集中が緩和される。
ターンレイアウトは、図３に示すように、小出力のトラ
ンジスタ・セル（フィンガ）を多数並列配置して構成さ
れる。しかしこの配列では、動作状態において中央に近
いフィンガにおいて隣接のフィンガからの発熱の重なり
合いにより放熱が悪くなり、中央が高温になり、それに
より、バイポーラ・トランジスタの特性から、中央部の
フィンガのみ電流が増加して発熱量も増加、それがまた
温度を上げる、という正帰還が発生する。そのため、大
部分のフィンガが正常であっても、中央部のフィンガか
ら破壊が始まって短絡し、トランジスタが全体として使
用できなくなってしまう場合があり、これがトランジス
タの出力の最大値を制限するものであった。この熱集中
を避けるため、各フィンガのエミッタに個別にバラスト
抵抗（膜抵抗体１５−１，…を有している）を接続する
ことが行われる。このバラスト抵抗により、特定のフィ
ンガの電流が増えた場合にベース・エミッタ間電圧が減
少するように負帰還がかかり、中央部のフィンガのみへ
の熱集中が緩和される。
【０００３】一方、トランジスタを高周波でも動作させ
るためには、各フィンガの接地抵抗、インダクタンスを
小さくすることが必要であるが、この接地特性を良くす
るためにチップの裏面に接地用導体膜１６を設け、そこ
からフィンガの存在する表面に向けて穴（バイアホール
１２）を開け、ここに金属配線材（金等）を充填する。
このバイアホールの表面側はバラスト抵抗の一方の電極
１７および膜抵抗体１５−１，１５−２，１５−３を介
してエミッタ・セル電極配線１１−１，１１−２，１１
−３に接続される。例えば、各トランジスタ・セルのエ
ミッタ層の平面寸法が２×５μｍ2 程度の場合、各バラ
スト抵抗としては、１０Ω程度の値のものが使用され
る。なお、図３において、トランジスタ・セルのコレク
タ層（例えばＮ型ＧａＡｓ層２）はコレクタ・セル電極
８に接続される。このコレクタ・セル電極８は酸化シリ
コン膜９に設けられたコレクタ・コンタクト孔１０Ｃを
介して図示しないコレクタ電極配線に接続される。この
コレクタ電極は、図示しない層間絶縁膜を被覆して設け
てもよいし、エアー・ブリッジ構造でエミッタ・セル電
極配線１１−１，…もしくはベース電極１３と非接触に
設けてもよい。
るためには、各フィンガの接地抵抗、インダクタンスを
小さくすることが必要であるが、この接地特性を良くす
るためにチップの裏面に接地用導体膜１６を設け、そこ
からフィンガの存在する表面に向けて穴（バイアホール
１２）を開け、ここに金属配線材（金等）を充填する。
このバイアホールの表面側はバラスト抵抗の一方の電極
１７および膜抵抗体１５−１，１５−２，１５−３を介
してエミッタ・セル電極配線１１−１，１１−２，１１
−３に接続される。例えば、各トランジスタ・セルのエ
ミッタ層の平面寸法が２×５μｍ2 程度の場合、各バラ
スト抵抗としては、１０Ω程度の値のものが使用され
る。なお、図３において、トランジスタ・セルのコレク
タ層（例えばＮ型ＧａＡｓ層２）はコレクタ・セル電極
８に接続される。このコレクタ・セル電極８は酸化シリ
コン膜９に設けられたコレクタ・コンタクト孔１０Ｃを
介して図示しないコレクタ電極配線に接続される。この
コレクタ電極は、図示しない層間絶縁膜を被覆して設け
てもよいし、エアー・ブリッジ構造でエミッタ・セル電
極配線１１−１，…もしくはベース電極１３と非接触に
設けてもよい。
【０００４】
【発明が解決しようとする課題】上述した従来例では、
各トランジスタ・セルに個別にバラスト抵抗を接続する
ために、フィンガ近傍に抵抗体パターン（膜抵抗体１５
−１等）を平面的にレイアウトする必要がある。しかし
この抵抗体パターンは配線金属との接続部も含めると、
トランジスタ・セル部（能動領域）よりも面積が広くな
る場合もあり、高出力用バイポーラ・トランジスタの小
型化を達成する上での障害となるという問題があった。
各トランジスタ・セルに個別にバラスト抵抗を接続する
ために、フィンガ近傍に抵抗体パターン（膜抵抗体１５
−１等）を平面的にレイアウトする必要がある。しかし
この抵抗体パターンは配線金属との接続部も含めると、
トランジスタ・セル部（能動領域）よりも面積が広くな
る場合もあり、高出力用バイポーラ・トランジスタの小
型化を達成する上での障害となるという問題があった。
【０００５】本発明の目的は小型化が可能な、バラスト
抵抗付の高出力用バイポーラ・トランジスタを提供する
ことにある。
抵抗付の高出力用バイポーラ・トランジスタを提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明の高出力用バイポ
ーラ・トランジスタは、半絶縁性半導体基板の一表面に
順次に積層されたコレクタ層、ベース層およびエミッタ
層を有するトランジスタ・セルを複数個並列に配置した
能動領域、前記能動領域を区画する絶縁領域、前記トラ
ンジスタ・セルのエミッタ層と接続し、かつその近傍の
前記絶縁領域の表面に接触して前記トランジスタ・セル
毎に独立して設けられたエミッタ・セル電極配線、前記
各エミッタ・セル電極配線の前記絶縁領域の表面との接
触部直下からそれぞれ前記半絶縁性半導体基板の前記一
表面と対向する裏面へ貫通するバイアホール、前記各バ
イアホールを充填する抵抗体を含むバラスト抵抗および
前記半絶縁性半導体基板の裏面を被覆し前記各抵抗体に
接続する接地用導体膜を有するというものである。
ーラ・トランジスタは、半絶縁性半導体基板の一表面に
順次に積層されたコレクタ層、ベース層およびエミッタ
層を有するトランジスタ・セルを複数個並列に配置した
能動領域、前記能動領域を区画する絶縁領域、前記トラ
ンジスタ・セルのエミッタ層と接続し、かつその近傍の
前記絶縁領域の表面に接触して前記トランジスタ・セル
毎に独立して設けられたエミッタ・セル電極配線、前記
各エミッタ・セル電極配線の前記絶縁領域の表面との接
触部直下からそれぞれ前記半絶縁性半導体基板の前記一
表面と対向する裏面へ貫通するバイアホール、前記各バ
イアホールを充填する抵抗体を含むバラスト抵抗および
前記半絶縁性半導体基板の裏面を被覆し前記各抵抗体に
接続する接地用導体膜を有するというものである。
【０００７】半絶縁性半導体基板、コレクタ層、ベース
層およびエミッタ層がそれぞれ半絶縁性ＧａＡｓ基板、
第１導電型ＧａＡｓ層、第２導電型ＧａＡｓ層および第
１導電型Ａｌx Ｇａ1-x Ａｓ層（０≦ｘ＜１）とするこ
とができる。
層およびエミッタ層がそれぞれ半絶縁性ＧａＡｓ基板、
第１導電型ＧａＡｓ層、第２導電型ＧａＡｓ層および第
１導電型Ａｌx Ｇａ1-x Ａｓ層（０≦ｘ＜１）とするこ
とができる。
【０００８】また、絶縁領域をイオン注入絶縁領域と
し、エミッタ・セル電極配線を第１導電型Ｉｎy Ｇａ
1-y Ａｓ層（０≦ｙ＜１）を介して第１導電型Ａｌx Ｇ
ａ1-x Ａｓ層とオーム性接触させることができる。
し、エミッタ・セル電極配線を第１導電型Ｉｎy Ｇａ
1-y Ａｓ層（０≦ｙ＜１）を介して第１導電型Ａｌx Ｇ
ａ1-x Ａｓ層とオーム性接触させることができる。
【０００９】更に抵抗体をＷＳｉz （z ＝０．４〜１．
５）とすることができる。
５）とすることができる。
【００１０】
【作用】小出力のトランジスタ・セル（フィンガ）をチ
ップ表面に複数個並列配置して、チップ裏面が接地用導
体膜で覆われた構成の高出力用バイポーラ・トランジス
タにおいては、チップの裏面から表面に向けてトランジ
スタ・セルの近傍に開口するバイアホールを、各トラン
ジスタ・セルに対して個別に設けて抵抗体の配置場所と
して利用することができる。このバイアホールに、通常
の配線金属よりも高い抵抗率を持つ抵抗体を充填し、バ
イアホール中の抵抗体の裏面側を接地用導体膜に、表面
側を個別にエミッタ・セル電極配線に接続することで、
抵抗体の占有すべき場所を、バイアホールの占有してい
た場所に完全に一致させることができる。
ップ表面に複数個並列配置して、チップ裏面が接地用導
体膜で覆われた構成の高出力用バイポーラ・トランジス
タにおいては、チップの裏面から表面に向けてトランジ
スタ・セルの近傍に開口するバイアホールを、各トラン
ジスタ・セルに対して個別に設けて抵抗体の配置場所と
して利用することができる。このバイアホールに、通常
の配線金属よりも高い抵抗率を持つ抵抗体を充填し、バ
イアホール中の抵抗体の裏面側を接地用導体膜に、表面
側を個別にエミッタ・セル電極配線に接続することで、
抵抗体の占有すべき場所を、バイアホールの占有してい
た場所に完全に一致させることができる。
【００１１】
【実施例】図１（ａ）は本発明の一実施例の主要部を示
す半導体チップの平面図、図１（ｂ）および図２はそれ
ぞれ図１（ａ）のＸ−Ｘ線断面図およびＹ−Ｙ線断面図
である。
す半導体チップの平面図、図１（ｂ）および図２はそれ
ぞれ図１（ａ）のＸ−Ｘ線断面図およびＹ−Ｙ線断面図
である。
【００１２】この実施例は、半絶縁性ＧａＡｓ基板１の
一表面に積層されたコレクタ層（厚さ０．５μｍのＮ型
ＧａＡｓ層２）、ベース層（厚さ０．０８μｍのＰ型Ｇ
ａＡｓ層３）およびエミッタ層（厚さ０．２μｍのＮ型
Ａｌ0.25Ｇａ0.75Ａｓ層４）を有するトランジスタ・セ
ルを３個、互いに隣接するトランジスタ・セルのコレク
タ部の一部をそれぞれ共有して並列に配置した能動領
域、この能動領域を区画するプロトン注入領域６、前述
のトランジスタ・セルのエミッタ層とＮ+ 型Ｉｎy Ｇａ
1-y Ａｓ層（ｙは表面で０．５、厚さ方向に漸次０に近
づく傾斜組成。以下単にＩｎy Ｇａ1-y Ａｓと記す）を
介して接続しかつその近傍のプロトン注入領域６の表面
に接触し前述のトランジスタ・セル毎に独立して設けら
れた金膜である。エミッタ・セル電極配線１１−１Ａ，
１１−２Ａ，１１−３Ａ、各エミッタ・セル電極配線の
プロトン注入領域６の表面との接触部直下からそれぞれ
半絶縁性半導体基板の前述の一表面と対向する裏面へ貫
通するバイアホール１２−１Ａ，１２−２Ａ，１２−３
Ａ、これらの各バイアホールを充填する抵抗体（ＷＳｉ
z 、ｚ＝０．４〜１．５，好ましくは０．７〜１．０）
１５−１Ａ，１５−２Ａ，１５−３Ａを含むバラスト抵
抗および半絶縁性ＧａＡｓ基板１の裏面を被覆し抵抗体
１５−１Ａ，１５−２Ａ，１５−３Ａに接続する接地用
導体膜１６Ａ（厚さ３０μｍの金膜）を有するというも
のである。半絶縁性ＧａＡｓ基板１の厚さを３０μｍ、
バイアホール径を約９μｍ×９μｍとすると各バラスト
抵抗の抵抗値は約１０Ωとなる。
一表面に積層されたコレクタ層（厚さ０．５μｍのＮ型
ＧａＡｓ層２）、ベース層（厚さ０．０８μｍのＰ型Ｇ
ａＡｓ層３）およびエミッタ層（厚さ０．２μｍのＮ型
Ａｌ0.25Ｇａ0.75Ａｓ層４）を有するトランジスタ・セ
ルを３個、互いに隣接するトランジスタ・セルのコレク
タ部の一部をそれぞれ共有して並列に配置した能動領
域、この能動領域を区画するプロトン注入領域６、前述
のトランジスタ・セルのエミッタ層とＮ+ 型Ｉｎy Ｇａ
1-y Ａｓ層（ｙは表面で０．５、厚さ方向に漸次０に近
づく傾斜組成。以下単にＩｎy Ｇａ1-y Ａｓと記す）を
介して接続しかつその近傍のプロトン注入領域６の表面
に接触し前述のトランジスタ・セル毎に独立して設けら
れた金膜である。エミッタ・セル電極配線１１−１Ａ，
１１−２Ａ，１１−３Ａ、各エミッタ・セル電極配線の
プロトン注入領域６の表面との接触部直下からそれぞれ
半絶縁性半導体基板の前述の一表面と対向する裏面へ貫
通するバイアホール１２−１Ａ，１２−２Ａ，１２−３
Ａ、これらの各バイアホールを充填する抵抗体（ＷＳｉ
z 、ｚ＝０．４〜１．５，好ましくは０．７〜１．０）
１５−１Ａ，１５−２Ａ，１５−３Ａを含むバラスト抵
抗および半絶縁性ＧａＡｓ基板１の裏面を被覆し抵抗体
１５−１Ａ，１５−２Ａ，１５−３Ａに接続する接地用
導体膜１６Ａ（厚さ３０μｍの金膜）を有するというも
のである。半絶縁性ＧａＡｓ基板１の厚さを３０μｍ、
バイアホール径を約９μｍ×９μｍとすると各バラスト
抵抗の抵抗値は約１０Ωとなる。
【００１３】なお、プロトン注入領域６はＮ型ＧａＡｓ
層および半絶縁性ＧａＡｓ基板の表面部に亘っている。
８はコレクタ・セル電極でＮ型ＧａＡｓ層２にオーム性
接触をし、また酸化シリコン膜９に設けられたコレクタ
・コンタクト孔１０Ｃを介してコレクタ電極配線１４に
接続される。このコレクタ電極配線１４は従来例と同様
に公知のエア・ブリッジ構造にすることもできる。
層および半絶縁性ＧａＡｓ基板の表面部に亘っている。
８はコレクタ・セル電極でＮ型ＧａＡｓ層２にオーム性
接触をし、また酸化シリコン膜９に設けられたコレクタ
・コンタクト孔１０Ｃを介してコレクタ電極配線１４に
接続される。このコレクタ電極配線１４は従来例と同様
に公知のエア・ブリッジ構造にすることもできる。
【００１４】次に、この実施例の製造法について説明す
る。
る。
【００１５】半絶縁性ＧａＡｓ基板の一表面に順次にＮ
型ＧａＡｓ層２，Ｐ型ＧａＡｓ層３，Ｎ型Ａｌ0.25Ｇａ
0.75Ａｓ層４およびＮ+ 型Ｉｎy Ｇａ1-y Ａｓ層５をエ
ピタキシャル成長し、フォトリソグラフィー法を利用し
てエミッタメサＥＭを形成し、次に同様にしてベースメ
サＢＭを形成する。続いて、エミッタメサＥＭおよびベ
ースメサを覆うフォトレジスト膜をマスクとしてプロト
ン注入を行ない平面形状が長方形の能動領域を区画す
る。次に、ベース・セル電極配線７，コレクタ・セル電
極８を形成した後、酸化シリコン膜９をＣＶＤ法で堆積
し、ベース・コンタクト孔１０Ｂ，コレクタ・コンタク
ト孔１０Ｃ，エミッタ・コンタクト孔１０Ｅおよび抵抗
コンタクト１０Ｒをそれぞれ形成する。次に金膜を形成
しパターニングすることによってベース電極１３，エミ
ッタ・セル電極配線１１−１Ａ，１１−２Ａ，１１−３
Ａおよびコレクタ電極配線１４を形成する。次に、半絶
縁性ＧａＡｓ基板１を裏面からエッチングしてバイアホ
ール１２−１Ａ，１２−２Ａ，１２−３Ａを形成する。
次にＷＳｉz ターゲットを用いたスパッタリングを行な
いバイアホール１２−１Ａ，１２−２Ａ，１２−３Ａを
埋める。次に、エッチバック法およびまたはフォトエッ
チング技術を利用してバイアホール以外の裏面に被着さ
れたＷＳｉz 膜を除去する。このとき、例えば、ＣＦ4
ガスを使用したプラズマエッチングを利用する。次に厚
さ３０μｍの金膜などをめっき法により形成して接地用
導体膜１６Ａとする。
型ＧａＡｓ層２，Ｐ型ＧａＡｓ層３，Ｎ型Ａｌ0.25Ｇａ
0.75Ａｓ層４およびＮ+ 型Ｉｎy Ｇａ1-y Ａｓ層５をエ
ピタキシャル成長し、フォトリソグラフィー法を利用し
てエミッタメサＥＭを形成し、次に同様にしてベースメ
サＢＭを形成する。続いて、エミッタメサＥＭおよびベ
ースメサを覆うフォトレジスト膜をマスクとしてプロト
ン注入を行ない平面形状が長方形の能動領域を区画す
る。次に、ベース・セル電極配線７，コレクタ・セル電
極８を形成した後、酸化シリコン膜９をＣＶＤ法で堆積
し、ベース・コンタクト孔１０Ｂ，コレクタ・コンタク
ト孔１０Ｃ，エミッタ・コンタクト孔１０Ｅおよび抵抗
コンタクト１０Ｒをそれぞれ形成する。次に金膜を形成
しパターニングすることによってベース電極１３，エミ
ッタ・セル電極配線１１−１Ａ，１１−２Ａ，１１−３
Ａおよびコレクタ電極配線１４を形成する。次に、半絶
縁性ＧａＡｓ基板１を裏面からエッチングしてバイアホ
ール１２−１Ａ，１２−２Ａ，１２−３Ａを形成する。
次にＷＳｉz ターゲットを用いたスパッタリングを行な
いバイアホール１２−１Ａ，１２−２Ａ，１２−３Ａを
埋める。次に、エッチバック法およびまたはフォトエッ
チング技術を利用してバイアホール以外の裏面に被着さ
れたＷＳｉz 膜を除去する。このとき、例えば、ＣＦ4
ガスを使用したプラズマエッチングを利用する。次に厚
さ３０μｍの金膜などをめっき法により形成して接地用
導体膜１６Ａとする。
【００１６】なお、抵抗体１５−１Ａ等がバイアホール
を完全に埋めた場合を図示したが、必ずしもその必要は
ない。バイアホールの大きさ、充填する材質（抵抗率）
および必要な抵抗値に応じてどの程度まで埋めるかを定
めればよい。
を完全に埋めた場合を図示したが、必ずしもその必要は
ない。バイアホールの大きさ、充填する材質（抵抗率）
および必要な抵抗値に応じてどの程度まで埋めるかを定
めればよい。
【００１７】従来例の抵抗体膜を設ける場所が不要とな
るのでチップ面積の縮小が達成できる。
るのでチップ面積の縮小が達成できる。
【００１８】以上、ＧａＡｓ−ＡｌＧａＡｓ系の例をあ
げて説明したが、本発明はＩｎＰ−ＩｎＧａＡｓ系など
その他の化合物半導体を使用した高出力用バイポーラ・
トランジスタに適用できることはいうまでもない。
げて説明したが、本発明はＩｎＰ−ＩｎＧａＡｓ系など
その他の化合物半導体を使用した高出力用バイポーラ・
トランジスタに適用できることはいうまでもない。
【００１９】
【発明の効果】以上説明したように本発明はバラスト抵
抗をバイアホールに充填した抵抗体で実現することによ
り、バラスト抵抗が占有するチップ面積が不要となるの
で熱的に安定な高出力用バイポーラ・トランジスタの小
型化が達成できるという効果がある。
抗をバイアホールに充填した抵抗体で実現することによ
り、バラスト抵抗が占有するチップ面積が不要となるの
で熱的に安定な高出力用バイポーラ・トランジスタの小
型化が達成できるという効果がある。
【図１】本発明の一実施例の主要部を示す平面図（図１
（ａ））および断面図（図１（ｂ））である。
（ａ））および断面図（図１（ｂ））である。
【図２】図１のＹ−Ｙ線断面図である。
【図３】従来例の主要部を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ Ｎ型ＧａＡｓ層 ３ Ｐ型ＧａＡｓ層 ４ Ｎ型Ａｌ0.25Ｇａ0.75Ａｓ層 ５ Ｎ+ 型Ｉｎy Ｇａ1-y Ａｓ層 ６ プロトン注入領域 ７ ベース・セル電極配線 ８ コレクタ・セル電極 ９ 酸化シリコン膜 １０Ｂ ベース・コンタクト孔 １０Ｃ コレクタ・コンタクト孔 １０Ｅ エミッタ・コンタクト孔 １０Ｒ 抵抗・コンタクト孔 １１−１，１１−１Ａ，１１−２，１１−２Ａ，１１−
３，１１−３Ａ エミッタ・セル電極配線 １２，１２−１Ａ，１２−２Ａ，１２−３Ａ バイア
ホール １３ ベース電極 １４ コレクタ電極配線 １５−１，１５−２，１５−３ 膜抵抗体 １５−１Ａ，１５−２Ａ，１５−３Ａ 抵抗体 １６，１６Ａ 接地用導体膜 １７ バラスト抵抗の電極
３，１１−３Ａ エミッタ・セル電極配線 １２，１２−１Ａ，１２−２Ａ，１２−３Ａ バイア
ホール １３ ベース電極 １４ コレクタ電極配線 １５−１，１５−２，１５−３ 膜抵抗体 １５−１Ａ，１５−２Ａ，１５−３Ａ 抵抗体 １６，１６Ａ 接地用導体膜 １７ バラスト抵抗の電極
Claims (4)
- 【請求項１】 半絶縁性半導体基板の一表面に順次に積
層されたコレクタ層、ベース層およびエミッタ層を有す
るトランジスタ・セルを複数個並列に配置した能動領
域、前記能動領域を区画する絶縁領域、前記トランジス
タ・セルのエミッタ層と接続し、かつその近傍の前記絶
縁領域の表面に接触して前記トランジスタ・セル毎に独
立して設けられたエミッタ・セル電極配線、前記各エミ
ッタ・セル電極配線の前記絶縁領域の表面との接触部直
下からそれぞれ前記半絶縁性半導体基板の前記一表面と
対向する裏面へ貫通するバイアホール、前記各バイアホ
ールを充填する抵抗体を含むバラスト抵抗および前記半
絶縁性半導体基板の裏面を被覆し前記各抵抗体に接続す
る接地用導体膜を有することを特徴とする高出力用バイ
ポーラ・トランジスタ。 - 【請求項２】 半絶縁性半導体基板、コレクタ層、ベー
ス層およびエミッタ層がそれぞれ半絶縁性ＧａＡｓ基
板、第１導電型ＧａＡｓ層、第２導電型ＧａＡｓ層およ
び第１導電型Ａｌx Ｇａ1-x Ａｓ層（０≦ｘ＜１）であ
る請求項１記載の高出力用バイポーラ・トランジスタ。 - 【請求項３】 絶縁領域がイオン注入絶縁領域であり、
エミッタ・セル電極配線が第１導電型Ｉｎy Ｇａ1-y Ａ
ｓ層（０≦ｙ＜１）を介して第１導電型Ａｌx Ｇａ1-x
Ａｓ層とオーム性接触している請求項２記載の高出力用
バイポーラ・トランジスタ。 - 【請求項４】 抵抗体がＷＳｉz （z ＝０．４〜１．
５）でなる請求項１，２または３記載の高出力用バイポ
ーラ・トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32266094A JP2606170B2 (ja) | 1994-12-26 | 1994-12-26 | 高出力用バイポーラ・トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32266094A JP2606170B2 (ja) | 1994-12-26 | 1994-12-26 | 高出力用バイポーラ・トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181153A JPH08181153A (ja) | 1996-07-12 |
| JP2606170B2 true JP2606170B2 (ja) | 1997-04-30 |
Family
ID=18146183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32266094A Expired - Fee Related JP2606170B2 (ja) | 1994-12-26 | 1994-12-26 | 高出力用バイポーラ・トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606170B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243140A (ja) | 2006-02-09 | 2007-09-20 | Renesas Technology Corp | 半導体装置、電子装置および半導体装置の製造方法 |
-
1994
- 1994-12-26 JP JP32266094A patent/JP2606170B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08181153A (ja) | 1996-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08279562A (ja) | 半導体装置、及びその製造方法 | |
| JP2006186159A (ja) | 半導体装置およびそれを用いた無線通信機器 | |
| US20050263822A1 (en) | Semiconductor device and manufacturing method thereof | |
| US6680494B2 (en) | Ultra high speed heterojunction bipolar transistor having a cantilevered base | |
| US5155561A (en) | Permeable base transistor having an electrode configuration for heat dissipation | |
| US6639257B2 (en) | Hetero-junction bipolar transistor having a dummy electrode | |
| JPH098064A (ja) | 半導体デバイス | |
| US20010042867A1 (en) | Monolithic compound semiconductor integrated circuit and method of forming the same | |
| JP2001028425A (ja) | 半導体装置及びその製造方法 | |
| JP2019102724A (ja) | 半導体素子 | |
| JP2007027269A (ja) | バイポーラトランジスタ及び電力増幅器 | |
| US4890191A (en) | Integrated circuits | |
| JP2007027225A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2606170B2 (ja) | 高出力用バイポーラ・トランジスタ | |
| US20060289896A1 (en) | Semiconductor device and method for fabricating the same | |
| JP3660832B2 (ja) | 半導体集積回路装置 | |
| US5929468A (en) | Compound semiconductor device | |
| JPH02121335A (ja) | バイポーラトランジスタの製造方法 | |
| JP3509682B2 (ja) | ヘテロ接合バイポーラトランジスタおよびその製造方法、並びに、通信装置 | |
| TWI237392B (en) | Semiconductor device and method of producing same | |
| JP2912906B1 (ja) | 半導体装置 | |
| JPH10144801A (ja) | 半導体装置 | |
| JP2953966B2 (ja) | バイポーラトランジスタの製造方法 | |
| KR100471520B1 (ko) | 반도체디바이스 | |
| US20090085162A1 (en) | Semiconductor device and integrated semiconductor circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961210 |
|
| LAPS | Cancellation because of no payment of annual fees |