JPH08181308A - 絶縁ゲート半導体装置 - Google Patents
絶縁ゲート半導体装置Info
- Publication number
- JPH08181308A JPH08181308A JP6326010A JP32601094A JPH08181308A JP H08181308 A JPH08181308 A JP H08181308A JP 6326010 A JP6326010 A JP 6326010A JP 32601094 A JP32601094 A JP 32601094A JP H08181308 A JPH08181308 A JP H08181308A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode
- gate
- source
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 56
- 239000010410 layer Substances 0.000 claims description 227
- 239000004020 conductor Substances 0.000 claims description 70
- 239000011229 interlayer Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000012528 membrane Substances 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 abstract description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000000605 extraction Methods 0.000 description 20
- 239000012535 impurity Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 239000003870 refractory metal Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 that is Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
Abstract
(57)【要約】
【目的】ゲートボンディング部から各ゲートへの抵抗を
低減すると共に各ゲート抵抗間のアンバランスを無くし
て高周波特性を改善し、かつ、１層目金属層の電流容量
の制限を受けずに高出力化できる絶縁ゲート半導体装置
を得る。 【構成】多結晶シリコンゲート電極９上に並列に１層目
アルミニウムを接続した２層構造とし、隣接するゲート
同士をこの２層構造のままチャネル領域外で接続する。
各隣接するゲートの真中から開口部４０を介して２層目
アルミニウムの引出し電極１７により接続し、引出し電
極１７の中央にゲートボンディング４１を設ける。ソー
ス及びドレイン電極は、それぞれ１層目アルミニウム１
０，１１と２層目アルミニウム１５，１６の２層構造に
する。
低減すると共に各ゲート抵抗間のアンバランスを無くし
て高周波特性を改善し、かつ、１層目金属層の電流容量
の制限を受けずに高出力化できる絶縁ゲート半導体装置
を得る。 【構成】多結晶シリコンゲート電極９上に並列に１層目
アルミニウムを接続した２層構造とし、隣接するゲート
同士をこの２層構造のままチャネル領域外で接続する。
各隣接するゲートの真中から開口部４０を介して２層目
アルミニウムの引出し電極１７により接続し、引出し電
極１７の中央にゲートボンディング４１を設ける。ソー
ス及びドレイン電極は、それぞれ１層目アルミニウム１
０，１１と２層目アルミニウム１５，１６の２層構造に
する。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート半導体装置に
係り、特に高周波／高出力用途に好適な絶縁ゲート半導
体装置に関する。
係り、特に高周波／高出力用途に好適な絶縁ゲート半導
体装置に関する。
【０００２】
【従来の技術】従来、この種の絶縁ゲート半導体装置と
して、特公平６−５７５２号公報に記載されたような高
周波／高出力用のＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴと称する）が知られている。図６は、
この従来の高周波／高出力用ＭＯＳＦＥＴの概略構成を
示す図であり、（ａ）はパターン平面図、（ｂ）は同図
（ａ）のＡ−Ａ’線に沿った活性領域の断面図である。
また、図７は、図６（ａ）のＢ−Ｂ’線に沿ったゲート
引出し電極部分の断面図である。図６及び図７におい
て、参照符号２１は高不純物濃度のｐ形シリコン基板、
２２はｐ形エピタキシャル層、２３はゲート絶縁膜用の
シリコン酸化膜、２４は例えばモリブデンの高融点金属
とシリコンとの化合物すなわち金属シリサイドからなる
ゲート電極用導体層、２５は層間絶縁膜、２６はアルミ
ニウムなどの金属からなるソース金属電極、２７は同じ
くドレイン金属電極、２８はゲート取り出し用ボンディ
ング金属電極、２９はゲート電極用導体層２４よりも抵
抗率の低い島状電極、３０は高不純物濃度のソース層３
５とソース金属電極２６とのコンタクトホール、３１は
高不純物濃度のドレイン層３６とドレイン金属電極２７
とのコンタクトホール、３２はゲート取り出し用ボンデ
ィング金属電極２８とのコンタクトホール、３３はドレ
イン金属電極２７の一部が広く形成されたドレイン取り
出し用ボンディング金属電極、３４はソース金属電極２
６の一部が広く形成されたソース取り出し用ボンディン
グ金属電極、３７は低不純物濃度のドレイン層である。
尚、高不純物濃度のドレイン層３６とソース層３５は同
一工程で同時に形成される不純物層である。
して、特公平６−５７５２号公報に記載されたような高
周波／高出力用のＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴと称する）が知られている。図６は、
この従来の高周波／高出力用ＭＯＳＦＥＴの概略構成を
示す図であり、（ａ）はパターン平面図、（ｂ）は同図
（ａ）のＡ−Ａ’線に沿った活性領域の断面図である。
また、図７は、図６（ａ）のＢ−Ｂ’線に沿ったゲート
引出し電極部分の断面図である。図６及び図７におい
て、参照符号２１は高不純物濃度のｐ形シリコン基板、
２２はｐ形エピタキシャル層、２３はゲート絶縁膜用の
シリコン酸化膜、２４は例えばモリブデンの高融点金属
とシリコンとの化合物すなわち金属シリサイドからなる
ゲート電極用導体層、２５は層間絶縁膜、２６はアルミ
ニウムなどの金属からなるソース金属電極、２７は同じ
くドレイン金属電極、２８はゲート取り出し用ボンディ
ング金属電極、２９はゲート電極用導体層２４よりも抵
抗率の低い島状電極、３０は高不純物濃度のソース層３
５とソース金属電極２６とのコンタクトホール、３１は
高不純物濃度のドレイン層３６とドレイン金属電極２７
とのコンタクトホール、３２はゲート取り出し用ボンデ
ィング金属電極２８とのコンタクトホール、３３はドレ
イン金属電極２７の一部が広く形成されたドレイン取り
出し用ボンディング金属電極、３４はソース金属電極２
６の一部が広く形成されたソース取り出し用ボンディン
グ金属電極、３７は低不純物濃度のドレイン層である。
尚、高不純物濃度のドレイン層３６とソース層３５は同
一工程で同時に形成される不純物層である。
【０００３】図６に示すように、各チャネル領域上の島
状電極２９に覆われたストライプ状のゲート電極用導体
層２４の一端は、それぞれチャネル領域外に延在してソ
ース金属電極２６の下で１本に共通接続されてからゲー
ト取り出し用ボンディング金属電極２８に接続されてい
る。また、図７の断面図に示すように、ゲート引出し電
極部分においては、ソース電極２６とゲート電極２４と
は酸化膜２５を介して重なった構造となっている。
状電極２９に覆われたストライプ状のゲート電極用導体
層２４の一端は、それぞれチャネル領域外に延在してソ
ース金属電極２６の下で１本に共通接続されてからゲー
ト取り出し用ボンディング金属電極２８に接続されてい
る。また、図７の断面図に示すように、ゲート引出し電
極部分においては、ソース電極２６とゲート電極２４と
は酸化膜２５を介して重なった構造となっている。
【０００４】ところで一般に、自己整合的にソース・ド
レイン領域を形成するためにゲート電極用導体にモリブ
デンやタングステンなどの高融点金属を用いる場合、こ
れらの高融点金属材料は水との反応性が強く酸化しやす
いので、酸化防止膜の工程を追加するなどの対策が必要
になる。これに対して、図６及び図７に示した構成を有
する高周波／高出力用ＭＯＳＦＥＴでは、ゲート電極用
導体として抵抗率は高いが酸化性雰囲気で安定な高融点
金属シリサイドを用いて対処している。そして、この高
融点金属シリサイドによるゲート抵抗の上昇を少なくす
るため、ストライプ状のゲートフィンガー部の高融点金
属シリサイド２４上に並列に抵抗率が低い島状電極２９
を接続して低ゲート抵抗化を図り、高周波領域における
周波数特性と出力特性の向上を達成している。
レイン領域を形成するためにゲート電極用導体にモリブ
デンやタングステンなどの高融点金属を用いる場合、こ
れらの高融点金属材料は水との反応性が強く酸化しやす
いので、酸化防止膜の工程を追加するなどの対策が必要
になる。これに対して、図６及び図７に示した構成を有
する高周波／高出力用ＭＯＳＦＥＴでは、ゲート電極用
導体として抵抗率は高いが酸化性雰囲気で安定な高融点
金属シリサイドを用いて対処している。そして、この高
融点金属シリサイドによるゲート抵抗の上昇を少なくす
るため、ストライプ状のゲートフィンガー部の高融点金
属シリサイド２４上に並列に抵抗率が低い島状電極２９
を接続して低ゲート抵抗化を図り、高周波領域における
周波数特性と出力特性の向上を達成している。
【０００５】
【発明が解決しようとする課題】しかしながら、前述し
た構成の従来の絶縁ゲート半導体装置では、ゲート電極
用導体層として抵抗率の高い高融点金属シリサイドを用
いている影響を少しでも低減するために、抵抗率が低い
島状電極２９をゲートフィンガー部に並列接続している
が、ゲート取り出し用ボンディング金属電極２８から各
島状電極２９が並列接続されたゲートフィンガー部へ至
るソース電極２６直下のゲート引出し電極部分の経路は
依然として抵抗率の高い金属シリサイド２４だけであ
り、しかもゲート取り出し用ボンディング金属電極２８
から遠いゲートフィンガー部の経路ほど抵抗が高くなる
配置のため、動作周波数が１ＧＨｚ〜５ＧＨｚの高周波
領域では、この金属シリサイド２４のゲート抵抗のアン
バランスの影響が大きくなること、およびゲート電極用
導体層２４とソース金属電極２６との間の容量とゲート
電極用導体層２４の抵抗とにより遅延が生じることか
ら、所望の高周波特性が得られないという問題点があっ
た。
た構成の従来の絶縁ゲート半導体装置では、ゲート電極
用導体層として抵抗率の高い高融点金属シリサイドを用
いている影響を少しでも低減するために、抵抗率が低い
島状電極２９をゲートフィンガー部に並列接続している
が、ゲート取り出し用ボンディング金属電極２８から各
島状電極２９が並列接続されたゲートフィンガー部へ至
るソース電極２６直下のゲート引出し電極部分の経路は
依然として抵抗率の高い金属シリサイド２４だけであ
り、しかもゲート取り出し用ボンディング金属電極２８
から遠いゲートフィンガー部の経路ほど抵抗が高くなる
配置のため、動作周波数が１ＧＨｚ〜５ＧＨｚの高周波
領域では、この金属シリサイド２４のゲート抵抗のアン
バランスの影響が大きくなること、およびゲート電極用
導体層２４とソース金属電極２６との間の容量とゲート
電極用導体層２４の抵抗とにより遅延が生じることか
ら、所望の高周波特性が得られないという問題点があっ
た。
【０００６】また、前述した従来構造の絶縁ゲート半導
体装置は、アルミニウムなどの低抵抗金属電極が１層で
あるために、微細なパターンを形成するにはこの金属電
極層を余り厚くできないという厚さの制限により、電流
容量が大きくとれず、更なる高出力化を図りにくいとい
う難点もある。
体装置は、アルミニウムなどの低抵抗金属電極が１層で
あるために、微細なパターンを形成するにはこの金属電
極層を余り厚くできないという厚さの制限により、電流
容量が大きくとれず、更なる高出力化を図りにくいとい
う難点もある。
【０００７】そこで、本発明の目的は、ゲート電極の微
細化が可能で信頼性も良く、自己整合的にソース・ドレ
イン層が形成でき、しかも、１層目の低抵抗金属層の厚
さによる電流容量の制限を受けず、各ゲートフィンガー
部へのゲート抵抗のアンバランスが生じないようにゲー
ト電極配置を考慮して良好な高周波／高出力特性が得ら
れる絶縁ゲート半導体装置を提供することにある。
細化が可能で信頼性も良く、自己整合的にソース・ドレ
イン層が形成でき、しかも、１層目の低抵抗金属層の厚
さによる電流容量の制限を受けず、各ゲートフィンガー
部へのゲート抵抗のアンバランスが生じないようにゲー
ト電極配置を考慮して良好な高周波／高出力特性が得ら
れる絶縁ゲート半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る絶縁ゲート
半導体装置は、第１導電形の半導体基体と、半導体基体
上に設けられた第１導電形の半導体層と、半導体層の表
面に交互に設けられた第２導電形のドレイン、ソース層
と、ドレイン、ソース層相互間に設けられた第１導電形
のチャネル領域と、チャネル領域上にゲート絶縁膜を介
して設けられたゲート電極用導体層と、ゲート電極用導
体層を覆うようにして設けられた第１の層間絶縁膜と、
第１の層間絶縁膜上に設けられたゲート電極用導体層よ
りも低抵抗の第１の金属導体層と、第１の金属導体層を
覆うように設けらた第２の層間絶縁膜と、第２の層間絶
縁膜上に設けられた第２の金属導体層と、ドレイン層上
の前記第１の層間絶縁膜に対して設けられた開口部を介
して前記ドレイン層に接続された第１の金属導体層から
なる第１層目ドレイン電極と、ソース層上の前記第１の
層間絶縁膜に対して設けられた開口部を介して前記ソー
ス層に接続された第１の金属導体層からなる第１層目ソ
ース電極と、ゲート電極用導体層上の前記第１の層間絶
縁膜に対して設けられた開口部を介して前記ゲート電極
用導体層に接続された第１の金属導体層からなる第１層
目ゲート電極とから構成される絶縁ゲート半導体装置に
おいて、前記第１層目ドレイン電極上の第２の層間絶縁
膜に対して設けられた開口部を介して各一端側が第１層
目ドレイン電極に接続されると共に他端側が共通接続さ
れた第２の金属導体層からなる第２層目ドレイン電極
と、前記第１層目ソース電極上の第２の層間絶縁膜に対
して設けられた開口部を介して各一端側が第１層目ソー
ス電極に接続されると共に他端側がチャネル領域外に位
置する延在部を有した第２の金属導体層からなる第２層
目ソース電極と、前記第１層目ドレイン電極を挟んで隣
接する第１層目ゲート電極同士を、ゲート電極用導体層
と共に前記第２層目ドレイン電極の一端側のチャネル領
域外に延在させて接続部を構成し、この各接続部の中央
上の第２の層間絶縁膜に対して設けられた開口部を介し
て各一端側が第２の金属導体層に接続されると共に他端
側が隣接する第２層目ソース電極の前記延在部間を経て
共通に接続される第２の金属導体層からなる第２層目ゲ
ート電極導体層の中央に設けたゲート取り出し用電極
と、を少なくとも有することを特徴とするものである。
この場合、前記ゲート電極用導体層と第１層目ゲート電
極とを接続する第１の層間絶縁膜に設けた開口部を、ゲ
ートフィンガー部１本当たりに複数、例えば図５（ａ）
に示すように、ゲート電極導体層９上の層間絶縁膜１３
に矩形の開口部６０を２０μｍごとに配置するように設
けることができる。
半導体装置は、第１導電形の半導体基体と、半導体基体
上に設けられた第１導電形の半導体層と、半導体層の表
面に交互に設けられた第２導電形のドレイン、ソース層
と、ドレイン、ソース層相互間に設けられた第１導電形
のチャネル領域と、チャネル領域上にゲート絶縁膜を介
して設けられたゲート電極用導体層と、ゲート電極用導
体層を覆うようにして設けられた第１の層間絶縁膜と、
第１の層間絶縁膜上に設けられたゲート電極用導体層よ
りも低抵抗の第１の金属導体層と、第１の金属導体層を
覆うように設けらた第２の層間絶縁膜と、第２の層間絶
縁膜上に設けられた第２の金属導体層と、ドレイン層上
の前記第１の層間絶縁膜に対して設けられた開口部を介
して前記ドレイン層に接続された第１の金属導体層から
なる第１層目ドレイン電極と、ソース層上の前記第１の
層間絶縁膜に対して設けられた開口部を介して前記ソー
ス層に接続された第１の金属導体層からなる第１層目ソ
ース電極と、ゲート電極用導体層上の前記第１の層間絶
縁膜に対して設けられた開口部を介して前記ゲート電極
用導体層に接続された第１の金属導体層からなる第１層
目ゲート電極とから構成される絶縁ゲート半導体装置に
おいて、前記第１層目ドレイン電極上の第２の層間絶縁
膜に対して設けられた開口部を介して各一端側が第１層
目ドレイン電極に接続されると共に他端側が共通接続さ
れた第２の金属導体層からなる第２層目ドレイン電極
と、前記第１層目ソース電極上の第２の層間絶縁膜に対
して設けられた開口部を介して各一端側が第１層目ソー
ス電極に接続されると共に他端側がチャネル領域外に位
置する延在部を有した第２の金属導体層からなる第２層
目ソース電極と、前記第１層目ドレイン電極を挟んで隣
接する第１層目ゲート電極同士を、ゲート電極用導体層
と共に前記第２層目ドレイン電極の一端側のチャネル領
域外に延在させて接続部を構成し、この各接続部の中央
上の第２の層間絶縁膜に対して設けられた開口部を介し
て各一端側が第２の金属導体層に接続されると共に他端
側が隣接する第２層目ソース電極の前記延在部間を経て
共通に接続される第２の金属導体層からなる第２層目ゲ
ート電極導体層の中央に設けたゲート取り出し用電極
と、を少なくとも有することを特徴とするものである。
この場合、前記ゲート電極用導体層と第１層目ゲート電
極とを接続する第１の層間絶縁膜に設けた開口部を、ゲ
ートフィンガー部１本当たりに複数、例えば図５（ａ）
に示すように、ゲート電極導体層９上の層間絶縁膜１３
に矩形の開口部６０を２０μｍごとに配置するように設
けることができる。
【０００９】また、ソース電極の延在部の直下の前記半
導体層に前記半導体基体に達する第１導電形の貫通層す
なわち図３で言えば、ソース電極の延在部の直下にｐ形
貫通層２０を設け、更に前記半導体基体の裏面にソース
裏面電極５０を設ければ好適である。そしてこの場合、
前記貫通層をソース電極直下のチャネル領域にかからな
い部分に、例えば図３（ａ），（ｂ）に示すように、ｐ
形貫通層２０をストライプ状のソース電極１０の直下の
チャネル領域にかからない部分に設けてもよい。更に、
前記半導体層のチャネル領域とソース層形成領域に、半
導体基体に達する第１導電形のベース層、例えば図３に
示すように、ｐ形ベース層３を設けることもできる。ま
た、前記ゲート電極用導体層は、多結晶シリコンもしく
は金属シリサイドで構成すれば好適である。
導体層に前記半導体基体に達する第１導電形の貫通層す
なわち図３で言えば、ソース電極の延在部の直下にｐ形
貫通層２０を設け、更に前記半導体基体の裏面にソース
裏面電極５０を設ければ好適である。そしてこの場合、
前記貫通層をソース電極直下のチャネル領域にかからな
い部分に、例えば図３（ａ），（ｂ）に示すように、ｐ
形貫通層２０をストライプ状のソース電極１０の直下の
チャネル領域にかからない部分に設けてもよい。更に、
前記半導体層のチャネル領域とソース層形成領域に、半
導体基体に達する第１導電形のベース層、例えば図３に
示すように、ｐ形ベース層３を設けることもできる。ま
た、前記ゲート電極用導体層は、多結晶シリコンもしく
は金属シリサイドで構成すれば好適である。
【００１０】
【作用】本発明の絶縁ゲート半導体装置によれば、第１
層目ドレイン電極上の第２の層間絶縁膜に対して設けら
れた開口部を介して各一端側が第１層目ドレイン電極に
接続されると共に他端側が共通接続された第２の金属導
体層からなる第２層目ドレイン電極を設けたことによ
り、第１層目ドレイン電極だけの場合の電流容量の制限
が緩和され大電流容量となるので、高出力化を図ること
ができる。そして、ドレイン取り出し用ボンディング部
を第２層の金属導体層とすることによりドレイン取り出
し用ボンディング部の寄生容量を低減することもでき
る。
層目ドレイン電極上の第２の層間絶縁膜に対して設けら
れた開口部を介して各一端側が第１層目ドレイン電極に
接続されると共に他端側が共通接続された第２の金属導
体層からなる第２層目ドレイン電極を設けたことによ
り、第１層目ドレイン電極だけの場合の電流容量の制限
が緩和され大電流容量となるので、高出力化を図ること
ができる。そして、ドレイン取り出し用ボンディング部
を第２層の金属導体層とすることによりドレイン取り出
し用ボンディング部の寄生容量を低減することもでき
る。
【００１１】また、第１層目ソース電極上の第２の層間
絶縁膜に対して設けられた開口部を介して各一端側が第
１層目ソース電極に接続されると共に他端側がチャネル
領域外に位置する延在部を有した第２の金属導体層から
なる第２層目ソース電極は、ソース電極取り出し用電極
すなわちボンディングパッド部として用いるが、延在部
の直下に貫通層を設け、かつ、半導体基体の裏面にソー
ス裏面電極を設けた場合にはボンディングする必要がな
くなり、ソースのインダクタンスを低減することができ
る。
絶縁膜に対して設けられた開口部を介して各一端側が第
１層目ソース電極に接続されると共に他端側がチャネル
領域外に位置する延在部を有した第２の金属導体層から
なる第２層目ソース電極は、ソース電極取り出し用電極
すなわちボンディングパッド部として用いるが、延在部
の直下に貫通層を設け、かつ、半導体基体の裏面にソー
ス裏面電極を設けた場合にはボンディングする必要がな
くなり、ソースのインダクタンスを低減することができ
る。
【００１２】更に、第１層目ドレイン電極を挟んで隣接
する第１層目ゲート電極同士を、ゲート電極用導体層と
共にチャネル領域外に延在させて接続部を構成し、この
各接続部の中央上の第２の層間絶縁膜に対して設けられ
た開口部を介して各一端側が第２の金属導体層に接続さ
れると共に他端側が隣接する第２層目ソース電極の前記
延在部間を経て共通に接続される第２の金属導体層から
なる第２層目ゲート電極導体層の中央にゲート取り出し
用電極を設けたことにより、ゲート取り出し用電極から
各ゲートフィンガー部へ至るゲート抵抗が実質的に等し
くできアンバランスが生じないと共に、第２層目ゲート
電極導体層をソース電極と交差せずにゲート取り出し用
電極へ接続する構成となるため、ソース・ゲート間の寄
生容量が小さくできるので、０．５〜５ＧＨｚの周波数
帯で良好な高周波特性を得ることができる。
する第１層目ゲート電極同士を、ゲート電極用導体層と
共にチャネル領域外に延在させて接続部を構成し、この
各接続部の中央上の第２の層間絶縁膜に対して設けられ
た開口部を介して各一端側が第２の金属導体層に接続さ
れると共に他端側が隣接する第２層目ソース電極の前記
延在部間を経て共通に接続される第２の金属導体層から
なる第２層目ゲート電極導体層の中央にゲート取り出し
用電極を設けたことにより、ゲート取り出し用電極から
各ゲートフィンガー部へ至るゲート抵抗が実質的に等し
くできアンバランスが生じないと共に、第２層目ゲート
電極導体層をソース電極と交差せずにゲート取り出し用
電極へ接続する構成となるため、ソース・ゲート間の寄
生容量が小さくできるので、０．５〜５ＧＨｚの周波数
帯で良好な高周波特性を得ることができる。
【００１３】また、ゲート電極用導体層と第１層目のゲ
ート電極とを接続する第１の層間絶縁膜に設けた開口部
を、ゲートフィンガー部１本当たりに複数設けることに
より、ゲートフィンガー部の幅が微細になった場合でも
良好な接続を確保できる。更に、第１導電形の貫通層を
第１層目ソース電極の直下の一部にも設けることによ
り、ソース抵抗の低減が図れる。また更に、前記半導体
層のチャネル領域とソース層形成領域に、半導体基体に
達する第１導電形のベース層を設けることにより、しき
い値の制御ができると共にソース抵抗の低減も図ること
ができる。
ート電極とを接続する第１の層間絶縁膜に設けた開口部
を、ゲートフィンガー部１本当たりに複数設けることに
より、ゲートフィンガー部の幅が微細になった場合でも
良好な接続を確保できる。更に、第１導電形の貫通層を
第１層目ソース電極の直下の一部にも設けることによ
り、ソース抵抗の低減が図れる。また更に、前記半導体
層のチャネル領域とソース層形成領域に、半導体基体に
達する第１導電形のベース層を設けることにより、しき
い値の制御ができると共にソース抵抗の低減も図ること
ができる。
【００１４】
【実施例】次に、本発明に係る絶縁ゲート半導体装置の
実施例につき、添付図面を参照しながら以下詳細に説明
する。 ＜実施例１＞図１及び図２を用いて第１の実施例につい
て説明する。図１は本発明に係る絶縁ゲート半導体装置
の一実施例を示す図であり、高周波／高出力用ＭＯＳＦ
ＥＴに適用した図である。同図（ａ）はＭＯＳＦＥＴの
平面図で、（ｂ）はそのＡ−Ａ’線で示した活性領域部
分の断面構造図である。また、図２は、図１（ａ）のＢ
−Ｂ’線で示したゲート引出し電極部分の断面構造図で
ある。尚、図１（ａ）の平面図には、分かりやすくする
ために、電極層と、酸化膜及び層間絶縁膜に設けた開口
部のパターンだけを示し、不純物層のパターンは省略し
てある。
実施例につき、添付図面を参照しながら以下詳細に説明
する。 ＜実施例１＞図１及び図２を用いて第１の実施例につい
て説明する。図１は本発明に係る絶縁ゲート半導体装置
の一実施例を示す図であり、高周波／高出力用ＭＯＳＦ
ＥＴに適用した図である。同図（ａ）はＭＯＳＦＥＴの
平面図で、（ｂ）はそのＡ−Ａ’線で示した活性領域部
分の断面構造図である。また、図２は、図１（ａ）のＢ
−Ｂ’線で示したゲート引出し電極部分の断面構造図で
ある。尚、図１（ａ）の平面図には、分かりやすくする
ために、電極層と、酸化膜及び層間絶縁膜に設けた開口
部のパターンだけを示し、不純物層のパターンは省略し
てある。
【００１５】図１（ａ），（ｂ）において、参照符号１
は抵抗率が０．０１Ω・ｃｍのｐ形半導体基板を示し、
このｐ形半導体基板１上にエピタキシャル法によって形
成された抵抗率が１０Ω・ｃｍ、厚さが４μｍのｐ形の
シリコンエピタキシャル層２が設けられる。エピタキシ
ャル層２中の表面にリンのイオン打込みにより高不純物
濃度のｎ形ソース層４及びドレイン層５が形成され、こ
のｎ形ドレイン層５の周囲には砒素のイオン打ち込みに
よって低不純物濃度のｎ形ドレイン層６が形成されてい
る。このｎ形ドレイン層６は、ドレイン耐圧の向上に効
果がある。ここで、高不純物濃度のｎ形ソース層４と低
不純物濃度のｎ形ドレイン層６との間の距離で規定され
るチャネル領域７すなわちゲート長は、例えば本実施例
では０．５μｍとする。また、厚さ０．１μｍの高濃度
にリンがドープされた多結晶シリコン層をパターニング
して形成したゲート電極導体層９が、ｐ形エピタキシャ
ル層２の表面上に形成した２５ｎｍの厚さのゲート酸化
膜８を介して設けられている。尚、前述したｎ形ソース
層４とｎ形ドレイン層６とは、このゲート電極導体層９
に対して自己整合的に形成されていることは勿論であ
る。更に、第１層目のアルミニウムのソース電極１０
が、ゲート酸化膜８と層間絶縁膜１３の開口部１８を通
してｎ形ソース層４に接続され、同様に、第１層目のア
ルミニウムのドレイン電極１１が、ゲート酸化膜８と層
間絶縁膜１３の開口部１９を通してｎ形ドレイン層５に
接続されている。また、多結晶シリコンのゲート電極導
体層９上には第１層目のアルミニウムのゲート電極１２
が接続され、本実施例の場合、図１（ａ）の平面図に示
すように２本のＵ字状のゲート電極１２のそれぞれの真
中より層間絶縁膜１４に設けた開口部４０を介して第２
層目のアルミニウムのゲート引出し電極導体層１７を介
してゲート取り出し電極のゲートボンディング部４１に
対称に接続される。ソース領域における第１層目のアル
ミニウムのソース電極１０上には、層間絶縁膜１４に設
けた開口部を介して第２層目のアルミニウムのソース電
極１５が接続され、各ストライプ状のソース層４の領域
外までソース電極１５が延在してソース取り出し電極の
ソースボンディング部４２を形成している。第１層目の
アルミニウムのドレイン電極１１上には、層間絶縁膜１
４に設けた開口部を介して第２層目のアルミニウムのド
レイン電極１６が接続され、各ストライプ状のドレイン
層５，６の領域外まで延在してドレイン取り出し電極用
のドレインボンディング部４３を形成している。
は抵抗率が０．０１Ω・ｃｍのｐ形半導体基板を示し、
このｐ形半導体基板１上にエピタキシャル法によって形
成された抵抗率が１０Ω・ｃｍ、厚さが４μｍのｐ形の
シリコンエピタキシャル層２が設けられる。エピタキシ
ャル層２中の表面にリンのイオン打込みにより高不純物
濃度のｎ形ソース層４及びドレイン層５が形成され、こ
のｎ形ドレイン層５の周囲には砒素のイオン打ち込みに
よって低不純物濃度のｎ形ドレイン層６が形成されてい
る。このｎ形ドレイン層６は、ドレイン耐圧の向上に効
果がある。ここで、高不純物濃度のｎ形ソース層４と低
不純物濃度のｎ形ドレイン層６との間の距離で規定され
るチャネル領域７すなわちゲート長は、例えば本実施例
では０．５μｍとする。また、厚さ０．１μｍの高濃度
にリンがドープされた多結晶シリコン層をパターニング
して形成したゲート電極導体層９が、ｐ形エピタキシャ
ル層２の表面上に形成した２５ｎｍの厚さのゲート酸化
膜８を介して設けられている。尚、前述したｎ形ソース
層４とｎ形ドレイン層６とは、このゲート電極導体層９
に対して自己整合的に形成されていることは勿論であ
る。更に、第１層目のアルミニウムのソース電極１０
が、ゲート酸化膜８と層間絶縁膜１３の開口部１８を通
してｎ形ソース層４に接続され、同様に、第１層目のア
ルミニウムのドレイン電極１１が、ゲート酸化膜８と層
間絶縁膜１３の開口部１９を通してｎ形ドレイン層５に
接続されている。また、多結晶シリコンのゲート電極導
体層９上には第１層目のアルミニウムのゲート電極１２
が接続され、本実施例の場合、図１（ａ）の平面図に示
すように２本のＵ字状のゲート電極１２のそれぞれの真
中より層間絶縁膜１４に設けた開口部４０を介して第２
層目のアルミニウムのゲート引出し電極導体層１７を介
してゲート取り出し電極のゲートボンディング部４１に
対称に接続される。ソース領域における第１層目のアル
ミニウムのソース電極１０上には、層間絶縁膜１４に設
けた開口部を介して第２層目のアルミニウムのソース電
極１５が接続され、各ストライプ状のソース層４の領域
外までソース電極１５が延在してソース取り出し電極の
ソースボンディング部４２を形成している。第１層目の
アルミニウムのドレイン電極１１上には、層間絶縁膜１
４に設けた開口部を介して第２層目のアルミニウムのド
レイン電極１６が接続され、各ストライプ状のドレイン
層５，６の領域外まで延在してドレイン取り出し電極用
のドレインボンディング部４３を形成している。
【００１６】このように構成される本実施例のＭＯＳＦ
ＥＴでは、ゲート電極用導体層がアルミニウムと多結晶
シリコンの２層膜で構成されて低抵抗化されていると共
に、ゲートボンディング部４１から各ゲートフィンガー
部へ至る経路が対称となってゲート抵抗のアンバランス
が生じない配置となっている。また、ゲート部分の構造
は多結晶シリコン−シリコン酸化膜−シリコン構造をし
ているので、熱的に安定であり１０００℃程度の熱処理
工程を経てもゲートの特性が変わらない。勿論、ゲート
電極用導体層は、多結晶シリコンであるから１μｍ以下
の微細加工も容易である。また、２層目のアルミニウム
によりゲート取り出し電極を構成し、しかもゲート電極
導体層１７がソース電極１５とは交差しないように配置
しているためゲート・ソース間の寄生容量も小さくな
り、全体としてゲート電極の抵抗及び浮遊容量の低減を
容易に行うことができ、高周波特性及び信頼性が、従来
例に比べて格段に向上した。
ＥＴでは、ゲート電極用導体層がアルミニウムと多結晶
シリコンの２層膜で構成されて低抵抗化されていると共
に、ゲートボンディング部４１から各ゲートフィンガー
部へ至る経路が対称となってゲート抵抗のアンバランス
が生じない配置となっている。また、ゲート部分の構造
は多結晶シリコン−シリコン酸化膜−シリコン構造をし
ているので、熱的に安定であり１０００℃程度の熱処理
工程を経てもゲートの特性が変わらない。勿論、ゲート
電極用導体層は、多結晶シリコンであるから１μｍ以下
の微細加工も容易である。また、２層目のアルミニウム
によりゲート取り出し電極を構成し、しかもゲート電極
導体層１７がソース電極１５とは交差しないように配置
しているためゲート・ソース間の寄生容量も小さくな
り、全体としてゲート電極の抵抗及び浮遊容量の低減を
容易に行うことができ、高周波特性及び信頼性が、従来
例に比べて格段に向上した。
【００１７】本実施例によれば、試作した高周波／高出
力用ＭＯＳＦＥＴを用いたセルラ電話用電力増幅器にお
いて動作周波数が１．８ＧＨｚ帯の増幅出力電力が２Ｗ
で効率が５５％に達した。これは、従来装置の８００Ｍ
Ｈｚ帯の増幅出力電力が２Ｗで効率が５０％に比べ、周
波数及び効率が共に格段に向上している。
力用ＭＯＳＦＥＴを用いたセルラ電話用電力増幅器にお
いて動作周波数が１．８ＧＨｚ帯の増幅出力電力が２Ｗ
で効率が５５％に達した。これは、従来装置の８００Ｍ
Ｈｚ帯の増幅出力電力が２Ｗで効率が５０％に比べ、周
波数及び効率が共に格段に向上している。
【００１８】＜実施例２＞次に、図３及び図４を用いて
第２の実施例について説明する。図３は本発明に係る絶
縁ゲート半導体装置の別の実施例を示す図であり、高周
波／高出力用ＭＯＳＦＥＴに適用した図である。同図
（ａ）はＭＯＳＦＥＴの平面図で、（ｂ）はそのＡ−
Ａ’線で示した活性領域部分の断面構造図である。図４
は、図３（ａ）のＢ−Ｂ’線で示したゲート引出し電極
部分の断面構造図である。尚、図３（ａ）の平面図に
は、分かりやすくするために、電極層と、酸化膜及び層
間絶縁膜に設けた開口部と、貫通層とを示してあり、ド
レイン層、ソース層及びベース層は省略してある。ま
た、図３及び図４において、実施例１の図１及び図２で
示した部分と同一の構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、ソース電極直下のチャネ
ル領域７にかからない部分に半導体基板１に達する深い
高不純物濃度のｐ形貫通層２０とチャネル領域７にかか
るｐ形ベース層３とを設け、ｎ形ソース層４とｐ形ベー
ス層３及び貫通層２０が酸化膜８，１３の開口部１８で
第１層目のアルミニウムのソース電極１０により接続さ
れる構造としている点が前述した実施例と相違する。ｐ
形ベース層３は、ボロンのイオン打込みによって形成す
ればよい。高不純物濃度のｐ形貫通層２０は、同様にイ
オン打込みによって形成しても良いし、デポジションに
よって形成しても良い。
第２の実施例について説明する。図３は本発明に係る絶
縁ゲート半導体装置の別の実施例を示す図であり、高周
波／高出力用ＭＯＳＦＥＴに適用した図である。同図
（ａ）はＭＯＳＦＥＴの平面図で、（ｂ）はそのＡ−
Ａ’線で示した活性領域部分の断面構造図である。図４
は、図３（ａ）のＢ−Ｂ’線で示したゲート引出し電極
部分の断面構造図である。尚、図３（ａ）の平面図に
は、分かりやすくするために、電極層と、酸化膜及び層
間絶縁膜に設けた開口部と、貫通層とを示してあり、ド
レイン層、ソース層及びベース層は省略してある。ま
た、図３及び図４において、実施例１の図１及び図２で
示した部分と同一の構成部分については、説明の便宜
上、同一の参照符号を付してその詳細な説明は省略す
る。すなわち、本実施例では、ソース電極直下のチャネ
ル領域７にかからない部分に半導体基板１に達する深い
高不純物濃度のｐ形貫通層２０とチャネル領域７にかか
るｐ形ベース層３とを設け、ｎ形ソース層４とｐ形ベー
ス層３及び貫通層２０が酸化膜８，１３の開口部１８で
第１層目のアルミニウムのソース電極１０により接続さ
れる構造としている点が前述した実施例と相違する。ｐ
形ベース層３は、ボロンのイオン打込みによって形成す
ればよい。高不純物濃度のｐ形貫通層２０は、同様にイ
オン打込みによって形成しても良いし、デポジションに
よって形成しても良い。
【００１９】このような構造とすることにより、前記実
施例の利点に加えて以下の特徴がある。本実施例の高周
波／高出力ＭＯＳＦＥＴは、高不純物濃度のｐ形貫通層
２０を設けたことにより、ソース電流の取り出しをボン
ディングワイヤによらずに半導体基板１の裏面に設けた
ソース裏面電極５０により取り出すことができ、ソース
抵抗を減らせると共に、ソースのボンディングワイヤに
よるインダクタンス成分を無くすことができる。また、
ｐ形ベース層３を設けたことによりチャネル領域７のし
きい値を所望の値に制御することができる。
施例の利点に加えて以下の特徴がある。本実施例の高周
波／高出力ＭＯＳＦＥＴは、高不純物濃度のｐ形貫通層
２０を設けたことにより、ソース電流の取り出しをボン
ディングワイヤによらずに半導体基板１の裏面に設けた
ソース裏面電極５０により取り出すことができ、ソース
抵抗を減らせると共に、ソースのボンディングワイヤに
よるインダクタンス成分を無くすことができる。また、
ｐ形ベース層３を設けたことによりチャネル領域７のし
きい値を所望の値に制御することができる。
【００２０】尚、ｐ形ベース層３が比較的高濃度の場合
には、貫通層２０の代わりにｐ形ベース層３を兼用して
も良い。また、このｐ形貫通層２０をソース領域の一端
から延在した第１層目及び第２層目のアルミニウムの広
いソース電極の下部だけに設けても良いし、後述する実
施例３のようにソース領域の両端から延在した第１層目
及び第２層目のアルミニウムの広いソース電極の下部に
設けても良い。
には、貫通層２０の代わりにｐ形ベース層３を兼用して
も良い。また、このｐ形貫通層２０をソース領域の一端
から延在した第１層目及び第２層目のアルミニウムの広
いソース電極の下部だけに設けても良いし、後述する実
施例３のようにソース領域の両端から延在した第１層目
及び第２層目のアルミニウムの広いソース電極の下部に
設けても良い。
【００２１】本実施例によれば、試作した高周波／高出
力用ＭＯＳＦＥＴを用いたセルラ電話用電力増幅器にお
いて動作周波数が１．８ＧＨｚ帯の増幅出力電力が２Ｗ
で効率が６０％に達した。これは従来装置の８００ＭＨ
ｚ帯の増幅出力電力が２Ｗで効率が５０％に比べ、周波
数及び効率が共に格段に向上している。
力用ＭＯＳＦＥＴを用いたセルラ電話用電力増幅器にお
いて動作周波数が１．８ＧＨｚ帯の増幅出力電力が２Ｗ
で効率が６０％に達した。これは従来装置の８００ＭＨ
ｚ帯の増幅出力電力が２Ｗで効率が５０％に比べ、周波
数及び効率が共に格段に向上している。
【００２２】＜実施例３＞次に、図５を用いて第３の実
施例について説明する。図５は本発明に係る絶縁ゲート
半導体装置のまた別の実施例を示す図であり、高周波／
高出力用ＭＯＳＦＥＴに適用した図である。同図（ａ）
はＭＯＳＦＥＴの平面図で、（ｂ）はそのＢ−Ｂ’線で
示したゲート引出し電極部分の断面構造図である。尚、
図５（ａ）の平面図には、分かりやすくするために、電
極層と、酸化膜及び層間絶縁膜に設けた開口部と、貫通
層とを示し、ドレイン層、ソース層及びベース層は省略
してある。また、同図（ａ）でＡ−Ａ’線で示した活性
領域部分の断面構造は、実施例２で示した図３（ａ）と
同じであるので断面構造図は省略する。
施例について説明する。図５は本発明に係る絶縁ゲート
半導体装置のまた別の実施例を示す図であり、高周波／
高出力用ＭＯＳＦＥＴに適用した図である。同図（ａ）
はＭＯＳＦＥＴの平面図で、（ｂ）はそのＢ−Ｂ’線で
示したゲート引出し電極部分の断面構造図である。尚、
図５（ａ）の平面図には、分かりやすくするために、電
極層と、酸化膜及び層間絶縁膜に設けた開口部と、貫通
層とを示し、ドレイン層、ソース層及びベース層は省略
してある。また、同図（ａ）でＡ−Ａ’線で示した活性
領域部分の断面構造は、実施例２で示した図３（ａ）と
同じであるので断面構造図は省略する。
【００２３】本実施例では、多結晶シリコンゲート電極
導体層９と第１層目のアルミニウムのゲート電極１２と
は層間絶縁膜１３で分離されており、それらの接続は層
間絶縁膜１３に設けた小さな矩形の複数の開口部６０を
通じて接続されている点、及び第１層目と第２層目のア
ルミニウムのソース電極１０，１５がチャネル領域の両
端から外に延在し、この延在した広い両端の電極部分に
もｐ形貫通層２０を設けている点が前述した実施例２の
構造と相違する。なお、多結晶シリコンゲート電極導体
層９のゲートフィンガー部の開口部６０の接続間隔を、
本実施例では、例えば２０μｍごとに行なっている。
導体層９と第１層目のアルミニウムのゲート電極１２と
は層間絶縁膜１３で分離されており、それらの接続は層
間絶縁膜１３に設けた小さな矩形の複数の開口部６０を
通じて接続されている点、及び第１層目と第２層目のア
ルミニウムのソース電極１０，１５がチャネル領域の両
端から外に延在し、この延在した広い両端の電極部分に
もｐ形貫通層２０を設けている点が前述した実施例２の
構造と相違する。なお、多結晶シリコンゲート電極導体
層９のゲートフィンガー部の開口部６０の接続間隔を、
本実施例では、例えば２０μｍごとに行なっている。
【００２４】このような構造とすることにより、前記実
施例２の利点に加えて以下の特徴がある。本実施例の高
周波／高出力ＭＯＳＦＥＴは、高不純物濃度のｐ形貫通
層２０を第１層目と第２層目のアルミニウムのソース電
極１０，１５がチャネル領域の両端から外に延在した広
い電極部分に設けたことにより、実施例２に比べて更に
ソース抵抗を減らせるので高周波特性が向上する。ま
た、多結晶シリコンゲート電極導体層９と第１層目のア
ルミニウムのゲート電極１２との間の層間絶縁膜１３に
複数の開口部６０を設けたことにより、細長い広い面積
の開口部を形成する場合に比べてオーバーエッチによる
多結晶シリコンゲート電極導体層９へのダメージを少な
くでき、ゲートフィンガー部の幅が微細になった場合で
も良好な接続を得ることができる。本実施例の構造も、
ソースのインダクタンスが小さいので、高周波特性が優
れている。なお、本実施例の構造は、ソース電極を基板
裏面から取り出し、ドレイン電極を表面全面に配置する
ことも可能となるので、そのようにした場合にはチャネ
ルで発生した熱の発散が容易となり、熱的破壊強度を従
来例に比べて向上させることができる。
施例２の利点に加えて以下の特徴がある。本実施例の高
周波／高出力ＭＯＳＦＥＴは、高不純物濃度のｐ形貫通
層２０を第１層目と第２層目のアルミニウムのソース電
極１０，１５がチャネル領域の両端から外に延在した広
い電極部分に設けたことにより、実施例２に比べて更に
ソース抵抗を減らせるので高周波特性が向上する。ま
た、多結晶シリコンゲート電極導体層９と第１層目のア
ルミニウムのゲート電極１２との間の層間絶縁膜１３に
複数の開口部６０を設けたことにより、細長い広い面積
の開口部を形成する場合に比べてオーバーエッチによる
多結晶シリコンゲート電極導体層９へのダメージを少な
くでき、ゲートフィンガー部の幅が微細になった場合で
も良好な接続を得ることができる。本実施例の構造も、
ソースのインダクタンスが小さいので、高周波特性が優
れている。なお、本実施例の構造は、ソース電極を基板
裏面から取り出し、ドレイン電極を表面全面に配置する
ことも可能となるので、そのようにした場合にはチャネ
ルで発生した熱の発散が容易となり、熱的破壊強度を従
来例に比べて向上させることができる。
【００２５】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく本発
明の精神を逸脱しない範囲内において種々の設計変更、
例えば、導電形を変えることによりｐチャネルＭＯＳＦ
ＥＴにすることもできることは勿論である。
したが、本発明は前記実施例に限定されることなく本発
明の精神を逸脱しない範囲内において種々の設計変更、
例えば、導電形を変えることによりｐチャネルＭＯＳＦ
ＥＴにすることもできることは勿論である。
【００２６】
【発明の効果】前述した実施例から明らかなように、本
発明によれば、絶縁ゲート半導体装置のゲート電極が微
細に加工でき、ゲートフィンガー部からゲートボンデイ
ング部までの電極用配線がアンバランスを生じないでし
かも低抵抗であり、かつ、ソース・ゲート間の引出し配
線が交差しないので低浮遊容量の構造にできるため、１
ＧＨｚを越え５ＧＨｚまでの周波数帯で十分な動作をす
る高周波性能を得ることができる。また、ソース電極及
びドレイン電極は低抵抗金属の２層構造により厚くでき
るので、電流容量も制限を受けずに高出力性能を得るこ
ともできるという効果がある。
発明によれば、絶縁ゲート半導体装置のゲート電極が微
細に加工でき、ゲートフィンガー部からゲートボンデイ
ング部までの電極用配線がアンバランスを生じないでし
かも低抵抗であり、かつ、ソース・ゲート間の引出し配
線が交差しないので低浮遊容量の構造にできるため、１
ＧＨｚを越え５ＧＨｚまでの周波数帯で十分な動作をす
る高周波性能を得ることができる。また、ソース電極及
びドレイン電極は低抵抗金属の２層構造により厚くでき
るので、電流容量も制限を受けずに高出力性能を得るこ
ともできるという効果がある。
【図１】本発明に係る絶縁ゲート半導体装置の一実施例
を示す図であり、（ａ）は平面図、（ｂ）は同図（ａ）
中にＡ−Ａ’線で示した活性領域部分の断面構造図であ
る。
を示す図であり、（ａ）は平面図、（ｂ）は同図（ａ）
中にＡ−Ａ’線で示した活性領域部分の断面構造図であ
る。
【図２】図１（ａ）のＢ−Ｂ’線で示したゲート引出し
電極部分の断面構造図である。
電極部分の断面構造図である。
【図３】本発明に係る絶縁ゲート半導体装置の別の実施
例を示す図であり、（ａ）は平面図、（ｂ）は同図
（ａ）中にＡ−Ａ’線で示した活性領域部分の断面構造
図である。
例を示す図であり、（ａ）は平面図、（ｂ）は同図
（ａ）中にＡ−Ａ’線で示した活性領域部分の断面構造
図である。
【図４】図３（ａ）のＢ−Ｂ’線で示したゲート引出し
電極部分の断面構造図である。
電極部分の断面構造図である。
【図５】本発明に係る絶縁ゲート半導体装置のまた別の
実施例を示す図であり、（ａ）は平面図、（ｂ）は同図
（ａ）中にＢ−Ｂ’線で示したゲート引出し電極部分の
断面構造図である。
実施例を示す図であり、（ａ）は平面図、（ｂ）は同図
（ａ）中にＢ−Ｂ’線で示したゲート引出し電極部分の
断面構造図である。
【図６】従来の高周波／高出力用ＭＯＳＦＥＴの概略構
成を示す図であり、（ａ）は平面図、（ｂ）は同図
（ａ）中にＡ−Ａ’線で示した活性領域の断面図であ
る。
成を示す図であり、（ａ）は平面図、（ｂ）は同図
（ａ）中にＡ−Ａ’線で示した活性領域の断面図であ
る。
【図７】図６（ａ）のＢ−Ｂ’線で示したゲート引出し
電極部分の断面図である。
電極部分の断面図である。
１…Ｐ型高濃度半導体基板、 ２…Ｐ型エピタキシャル層、 ３…ｐ形ベース領域、 ４…ｎ形ソース領域、 ５…ｎ形高濃度ドレイン領域、 ６…ｎ形低濃度ドレイン領域、 ７…チャネル領域、 ８…ゲート酸化膜、 ９…ゲート用多結晶シリコン膜、 １０…第１層目ソース電極、 １１…第１層目ドレイン電極、 １２…第１層目ゲート金属電極、 １３…第１層間絶縁膜、 １４…第２層間絶縁膜、 １５…第２層目ソース電極、 １６…第２層目ドレイン電極、 １７…ゲート引出し電極導体層、 １８，１９…開口部、 ２０…ｐ形高濃度不純物領域、 ２３…酸化膜、 ２４…金属シリサイド、 ２９…島状電極、 ４０，６０…開口部、 ４１…ゲートボンディング部、 ４２…ソースボンディング部、 ４３…ドレインボンディング部、 ５０…ソース裏面電極。
Claims (6)
- 【請求項１】第１導電形の半導体基体と、 半導体基体上に設けられた第１導電形の半導体層と、 半導体層の表面に交互に設けられた第２導電形のドレイ
ン、ソース層と、 ドレイン、ソース層相互間に設けられた第１導電形のチ
ャネル領域と、 チャネル領域上にゲート絶縁膜を介して設けられたゲー
ト電極用導体層と、 ゲート電極用導体層を覆うようにして設けられた第１の
層間絶縁膜と、 第１の層間絶縁膜上に設けられたゲート電極用導体層よ
りも低抵抗の第１の金属導体層と、 第１の金属導体層を覆うように設けらた第２の層間絶縁
膜と、 第２の層間絶縁膜上に設けられた第２の金属導体層と、 ドレイン層上の前記第１の層間絶縁膜に対して設けられ
た開口部を介して前記ドレイン層に接続された第１の金
属導体層からなる第１層目ドレイン電極と、 ソース層上の前記第１の層間絶縁膜に対して設けられた
開口部を介して前記ソース層に接続された第１の金属導
体層からなる第１層目ソース電極と、 ゲート電極用導体層上の前記第１の層間絶縁膜に対して
設けられた開口部を介して前記ゲート電極用導体層に接
続された第１の金属導体層からなる第１層目ゲート電極
とから構成される絶縁ゲート半導体装置において、 前記第１層目ドレイン電極上の第２の層間絶縁膜に対し
て設けられた開口部を介して各一端側が第１層目ドレイ
ン電極に接続されると共に他端側が共通接続された第２
の金属導体層からなる第２層目ドレイン電極と、 前記第１層目ソース電極上の第２の層間絶縁膜に対して
設けられた開口部を介して各一端側が第１層目ソース電
極に接続されると共に他端側がチャネル領域外に位置す
る延在部を有した第２の金属導体層からなる第２層目ソ
ース電極と、 前記第１層目ドレイン電極を挟んで隣接する第１層目ゲ
ート電極同士を、ゲート電極用導体層と共に前記第２層
目ドレイン電極の一端側のチャネル領域外に延在させて
接続部を構成し、この各接続部の中央上の第２の層間絶
縁膜に対して設けられた開口部を介して各一端側が第２
の金属導体層に接続されると共に他端側が隣接する第２
層目ソース電極の前記延在部間を経て共通に接続される
第２の金属導体層からなる第２層目ゲート電極導体層の
中央に設けたゲート取り出し用電極と、 を少なくとも有することを特徴とする絶縁ゲート半導体
装置。 - 【請求項２】前記ゲート電極用導体層と第１層目ゲート
電極とを接続する第１の層間絶縁膜に設けた開口部を、
ゲートフィンガー部１本当たりに複数設けてなる請求項
１記載の絶縁ゲート半導体装置。 - 【請求項３】ソース電極の延在部の直下の前記半導体層
に前記半導体基体に達する第１導電形の貫通層を設け、
更に前記半導体基体の裏面にソース裏面電極を設けてな
る請求項１または請求項２に記載の絶縁ゲート半導体装
置。 - 【請求項４】前記貫通層をソース電極直下のチャネル領
域にかからない部分に設けてなる請求項３記載の絶縁ゲ
ート半導体装置。 - 【請求項５】前記半導体層のチャネル領域とソース層形
成領域に、半導体基体に達する第１導電形のベース層を
更に設けてなる請求項１〜４のいずれか１項に記載の絶
縁ゲート半導体装置。 - 【請求項６】前記ゲート電極用導体層は多結晶シリコン
もしくは金属シリサイドからなる請求項１〜５のいずれ
か１項に記載の絶縁ゲート半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32601094A JP3593371B2 (ja) | 1994-12-27 | 1994-12-27 | 絶縁ゲート半導体装置 |
| TW084111791A TW366590B (en) | 1994-12-27 | 1995-11-07 | Insulated gate semiconductor |
| KR1019950051278A KR100398164B1 (ko) | 1994-12-27 | 1995-12-18 | 절연게이트반도체장치 |
| US08/579,288 US5719429A (en) | 1994-12-27 | 1995-12-27 | High frequency/high output insulated gate semiconductor device with reduced and balanced gate resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32601094A JP3593371B2 (ja) | 1994-12-27 | 1994-12-27 | 絶縁ゲート半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181308A true JPH08181308A (ja) | 1996-07-12 |
| JP3593371B2 JP3593371B2 (ja) | 2004-11-24 |
Family
ID=18183093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32601094A Expired - Lifetime JP3593371B2 (ja) | 1994-12-27 | 1994-12-27 | 絶縁ゲート半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5719429A (ja) |
| JP (1) | JP3593371B2 (ja) |
| KR (1) | KR100398164B1 (ja) |
| TW (1) | TW366590B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147756A (ja) * | 2004-11-18 | 2006-06-08 | Sony Corp | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
| KR100630773B1 (ko) * | 1999-11-09 | 2006-10-02 | 페어차일드코리아반도체 주식회사 | 낮은 온-저항을 갖는 수평형 디모스 트랜지스터 및 그제조방법 |
| JP2008199037A (ja) * | 2008-03-10 | 2008-08-28 | Renesas Technology Corp | 電力用半導体装置および電源回路 |
| JP2008252113A (ja) * | 2008-05-19 | 2008-10-16 | Renesas Technology Corp | 半導体装置 |
| JP2008547230A (ja) * | 2005-06-24 | 2008-12-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路チップのための多層相互接続 |
| JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
| US8232595B2 (en) | 1999-09-21 | 2012-07-31 | Renesas Electronics Corporation | Semiconductor device including a power MISFET and method of manufacturing the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917863A (ja) * | 1995-06-29 | 1997-01-17 | Rohm Co Ltd | 半導体装置および半導体装置の配線方法 |
| TW366543B (en) * | 1996-12-23 | 1999-08-11 | Nxp Bv | Semiconductor device |
| US6140160A (en) * | 1997-07-28 | 2000-10-31 | Micron Technology, Inc. | Method for fabricating a simplified CMOS polysilicon thin film transistor and resulting structure |
| US6249032B1 (en) * | 1998-10-01 | 2001-06-19 | Advanced Micro Devices, Inc. | Semiconductor device having patterned metal layer over a polysilicon line and method of fabrication thereof |
| DE19940758A1 (de) * | 1999-08-27 | 2001-03-15 | Infineon Technologies Ag | Verfahren zur Herstellung eines HF-FET und HF-FET |
| US6404030B1 (en) * | 2000-11-16 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Chain gate MOS structure |
| US6642578B1 (en) | 2002-07-22 | 2003-11-04 | Anadigics, Inc. | Linearity radio frequency switch with low control voltage |
| GB2476236A (en) | 2009-12-15 | 2011-06-22 | Cambridge Silicon Radio Ltd | On-Gate contacts |
| CN102651365B (zh) * | 2011-02-25 | 2015-03-11 | 晶豪科技股份有限公司 | 集成电路结构 |
| KR101299799B1 (ko) * | 2011-10-24 | 2013-08-23 | 숭실대학교산학협력단 | 멀티 게이트 트랜지스터 |
| US10855244B2 (en) | 2018-10-19 | 2020-12-01 | Cree, Inc. | Transistor level input and output harmonic terminations |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2554672B2 (ja) * | 1987-10-09 | 1996-11-13 | 株式会社東芝 | 電界効果型半導体装置 |
| JPH065752A (ja) * | 1992-06-22 | 1994-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP3185441B2 (ja) * | 1993-02-04 | 2001-07-09 | 株式会社日立製作所 | 高周波高出力電界効果トランジスタ |
-
1994
- 1994-12-27 JP JP32601094A patent/JP3593371B2/ja not_active Expired - Lifetime
-
1995
- 1995-11-07 TW TW084111791A patent/TW366590B/zh not_active IP Right Cessation
- 1995-12-18 KR KR1019950051278A patent/KR100398164B1/ko not_active IP Right Cessation
- 1995-12-27 US US08/579,288 patent/US5719429A/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8232595B2 (en) | 1999-09-21 | 2012-07-31 | Renesas Electronics Corporation | Semiconductor device including a power MISFET and method of manufacturing the same |
| US8482058B2 (en) | 1999-09-21 | 2013-07-09 | Renesas Electronics Corporation | Semiconductor device including a power MISFET |
| KR100630773B1 (ko) * | 1999-11-09 | 2006-10-02 | 페어차일드코리아반도체 주식회사 | 낮은 온-저항을 갖는 수평형 디모스 트랜지스터 및 그제조방법 |
| JP2006147756A (ja) * | 2004-11-18 | 2006-06-08 | Sony Corp | 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ |
| JP2008547230A (ja) * | 2005-06-24 | 2008-12-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路チップのための多層相互接続 |
| US8455924B2 (en) | 2005-06-24 | 2013-06-04 | International Business Machines Corporation | Multi-level interconnections for an integrated circuit chip |
| JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
| JP2008199037A (ja) * | 2008-03-10 | 2008-08-28 | Renesas Technology Corp | 電力用半導体装置および電源回路 |
| JP2008252113A (ja) * | 2008-05-19 | 2008-10-16 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026768A (ko) | 1996-07-22 |
| TW366590B (en) | 1999-08-11 |
| JP3593371B2 (ja) | 2004-11-24 |
| US5719429A (en) | 1998-02-17 |
| KR100398164B1 (ko) | 2003-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104157688B (zh) | 具有槽屏蔽电极结构的半导体器件 | |
| US8278708B2 (en) | Insulated gate type semiconductor device and method for fabricating the same | |
| JP3063374B2 (ja) | 低いソース・インダクタンスを有する半導体デバイス | |
| TWI500151B (zh) | 用於半導體裝置的溝槽遮罩結構和方法 | |
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| JPH08181308A (ja) | 絶縁ゲート半導体装置 | |
| US8698241B2 (en) | Semiconductor device | |
| CN101740612A (zh) | 用于具有槽屏蔽电极的半导体器件的接触结构和方法 | |
| JP2007243140A (ja) | 半導体装置、電子装置および半導体装置の製造方法 | |
| JPH07283414A (ja) | Ｍｏｓ型半導体装置 | |
| JP3129223B2 (ja) | 半導体装置 | |
| JPS6237965A (ja) | 縦形半導体装置およびその製造方法 | |
| US11769823B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP3481813B2 (ja) | 半導体装置 | |
| JP2001127284A (ja) | 半導体装置の製造方法 | |
| JP3329973B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04256367A (ja) | 半導体素子 | |
| JP4400035B2 (ja) | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体素子の製造方法 | |
| US20230187385A1 (en) | Rfldmos device and manufacturing method thereof | |
| JPS61278161A (ja) | 高耐圧半導体装置 | |
| JPH0697447A (ja) | 絶縁ゲート半導体装置 | |
| JPS61168263A (ja) | 半導体装置 | |
| JP3152290B2 (ja) | 容量素子を含む半導体装置の製造方法 | |
| JPH09289304A (ja) | 半導体装置 | |
| JP2005197398A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040705 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040830 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100903 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110903 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120903 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |