JP3481813B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Description
【０００１】
【発明の属する技術分野】本発明は超高周波の増幅に使
用される電力増幅用の半導体装置に関し、特にドレイ
ン，ゲートがそれぞれ櫛の歯状に複数個配置された構造
（以下、マルチフィンガー構造という）を有する半導体
装置に関するものである。
用される電力増幅用の半導体装置に関し、特にドレイ
ン，ゲートがそれぞれ櫛の歯状に複数個配置された構造
（以下、マルチフィンガー構造という）を有する半導体
装置に関するものである。
【０００２】
【従来の技術】従来、携帯用電話機の送信段には数百Ｍ
Ｈｚ（例えば、９００ＭＨｚ）の信号を増幅するパワー
トランジスタが使用されている。
Ｈｚ（例えば、９００ＭＨｚ）の信号を増幅するパワー
トランジスタが使用されている。
【０００３】これら携帯用電話機はバッテリで駆動され
るため、１回の充電によって少しでも長時間に亘って使
用できることが望まれる。また、携帯用電話機の外形の
小型化および軽量化のためバッテリや放熱板の大きさを
小さくする必要もある。すなわち、携帯用電話機に使用
されるパワートランジスタにおいては、電力増幅用の回
路電流の軽減および増幅効率の向上が課題となってい
る。
るため、１回の充電によって少しでも長時間に亘って使
用できることが望まれる。また、携帯用電話機の外形の
小型化および軽量化のためバッテリや放熱板の大きさを
小さくする必要もある。すなわち、携帯用電話機に使用
されるパワートランジスタにおいては、電力増幅用の回
路電流の軽減および増幅効率の向上が課題となってい
る。
【０００４】そこで、このような課題を解決するため、
ドレイン，ゲート，ソースからなる単位セルを複数個配
置し、ドレイン，ゲートを交互に櫛の歯状に接続して電
界効果トランジスタを形成したマルチフィンガー構造の
パワートランジスタが提案されている（例えば、実開昭
５１−８００６３号公報等）。
ドレイン，ゲート，ソースからなる単位セルを複数個配
置し、ドレイン，ゲートを交互に櫛の歯状に接続して電
界効果トランジスタを形成したマルチフィンガー構造の
パワートランジスタが提案されている（例えば、実開昭
５１−８００６３号公報等）。
【０００５】図９は従来のマルチフィンガー構造を有し
たパワートランジスタを示す説明図である。図９（ａ）
に示すとおり、ドレイン６１，ソース６２，ゲート６３
からなる単位セルが順次配置されて電界効果トランジス
タが形成され、一つのユニットを形成している。各単位
セルのドレイン６１はドレイン引き出し電極を通してそ
れぞれドレインパッド６４に共通接続され、同様に各ゲ
ート６３はゲート引き出し電極を通してそれぞれゲート
パッド６５に共通接続されている。また、ドレインパッ
ド６４およびゲートパッド６５は、信号の伝搬時間を均
等にするため、ユニットの中央部付近に配置されてい
る。ここで、一つのユニットと、ドレイン引き出し電極
と、ドレインパッドと、ゲート引き出し電極と、ゲート
パッドからなるものをトランジスタユニットと呼ぶ。
たパワートランジスタを示す説明図である。図９（ａ）
に示すとおり、ドレイン６１，ソース６２，ゲート６３
からなる単位セルが順次配置されて電界効果トランジス
タが形成され、一つのユニットを形成している。各単位
セルのドレイン６１はドレイン引き出し電極を通してそ
れぞれドレインパッド６４に共通接続され、同様に各ゲ
ート６３はゲート引き出し電極を通してそれぞれゲート
パッド６５に共通接続されている。また、ドレインパッ
ド６４およびゲートパッド６５は、信号の伝搬時間を均
等にするため、ユニットの中央部付近に配置されてい
る。ここで、一つのユニットと、ドレイン引き出し電極
と、ドレインパッドと、ゲート引き出し電極と、ゲート
パッドからなるものをトランジスタユニットと呼ぶ。
【０００６】さて、このような従来のマルチフィンガー
構造のトランジスタユニットは、高出力化のため、フィ
ンガー電極の本数を増やすか、またはドレイン６１，ソ
ース６２，ゲート６３の各フィンガー長を長くしてい
る。ＧａＡｓ基板上に形成したＭＥＳＦＥＴでは、ゲー
ト電極を電気抵抗の低い金属で形成できるため、フィン
ガー長を長くすることができる。しかしながら、Ｓｉ基
板上に酸化膜を介してゲート電極を形成する場合、酸化
膜と金属との密着性が悪いので、通常、ポリシリコンや
ＷＳｉなど金属に比べて抵抗の大きい導電体でゲート電
極を形成している。このため、ゲートフィンガー長を長
くすると、ゲート抵抗が大きくなり、高周波特性が劣化
する。したがって、ゲートフィンガー長を短くして、フ
ィンガー電極の本数を増やし、横に長く並べるている。
その結果、チップの形状は細長くなり、端部にあるゲー
トへの位相が遅れが生じて特性が劣化するという問題点
があった。
構造のトランジスタユニットは、高出力化のため、フィ
ンガー電極の本数を増やすか、またはドレイン６１，ソ
ース６２，ゲート６３の各フィンガー長を長くしてい
る。ＧａＡｓ基板上に形成したＭＥＳＦＥＴでは、ゲー
ト電極を電気抵抗の低い金属で形成できるため、フィン
ガー長を長くすることができる。しかしながら、Ｓｉ基
板上に酸化膜を介してゲート電極を形成する場合、酸化
膜と金属との密着性が悪いので、通常、ポリシリコンや
ＷＳｉなど金属に比べて抵抗の大きい導電体でゲート電
極を形成している。このため、ゲートフィンガー長を長
くすると、ゲート抵抗が大きくなり、高周波特性が劣化
する。したがって、ゲートフィンガー長を短くして、フ
ィンガー電極の本数を増やし、横に長く並べるている。
その結果、チップの形状は細長くなり、端部にあるゲー
トへの位相が遅れが生じて特性が劣化するという問題点
があった。
【０００７】そこで、このような問題点を解決するため
に図９（ｂ）に示すようにトランジスタユニットを中心
部で２個に分割し、各ユニットにパッドを設けたり、さ
らにチップの集積度をあげるため、図９（ｃ）に示すよ
うに各ユニットを９０゜回転させて並べたものが提案さ
れている。また、さらにチップの集積度をあげるため図
９（ｄ）に示すように共通化できるパッドを互いに接続
してユニット同士を近づけたものも提案されている。
に図９（ｂ）に示すようにトランジスタユニットを中心
部で２個に分割し、各ユニットにパッドを設けたり、さ
らにチップの集積度をあげるため、図９（ｃ）に示すよ
うに各ユニットを９０゜回転させて並べたものが提案さ
れている。また、さらにチップの集積度をあげるため図
９（ｄ）に示すように共通化できるパッドを互いに接続
してユニット同士を近づけたものも提案されている。
【０００８】ところが、これらの構造ではデバイスの回
路構成上ユニット同士の間で入力側または負荷側のイン
ピーダンスにアンバランスが生じ、動作特性が劣化する
ことがある。すなわち、負荷インピーダンスの大きいユ
ニットでは電流が小さくなり、負荷インピーダンスが小
さいユニットでは電流が大きくなって動作がばらばらに
なり、ユニット間で入力側または負荷側のインピーダン
スにアンバランスが生じて動作特性が劣化することがあ
る。
路構成上ユニット同士の間で入力側または負荷側のイン
ピーダンスにアンバランスが生じ、動作特性が劣化する
ことがある。すなわち、負荷インピーダンスの大きいユ
ニットでは電流が小さくなり、負荷インピーダンスが小
さいユニットでは電流が大きくなって動作がばらばらに
なり、ユニット間で入力側または負荷側のインピーダン
スにアンバランスが生じて動作特性が劣化することがあ
る。
【０００９】図１０および１１はそれぞれ図９（ｃ），
（ｄ）の各パッドにボンディングワイヤを接続した状態
を示す説明図である。ずなわち、組立時においてゲート
パッドにはゲートボンディングワイヤ（材質にＡｕ等を
用い、直径は２５〜５０μｍΦ）が接続され、ドレイン
パッドにはドレインボンディングワイヤ（材質にＡｕ等
を用い、直径は２５〜５０μｍΦ）が接続される。通
常、ワイヤをパッドにボンディングする場合、キャピラ
リ（図示せず）を使用するので、パッド間隔はキャピラ
リの外形より狭くすることができない。
（ｄ）の各パッドにボンディングワイヤを接続した状態
を示す説明図である。ずなわち、組立時においてゲート
パッドにはゲートボンディングワイヤ（材質にＡｕ等を
用い、直径は２５〜５０μｍΦ）が接続され、ドレイン
パッドにはドレインボンディングワイヤ（材質にＡｕ等
を用い、直径は２５〜５０μｍΦ）が接続される。通
常、ワイヤをパッドにボンディングする場合、キャピラ
リ（図示せず）を使用するので、パッド間隔はキャピラ
リの外形より狭くすることができない。
【００１０】図１０の例では、ボンディングパッドはト
ランジスタユニットのゲートまたはドレイン引き出し電
極に直交する方向に一列に並んで配置されている。その
ため、ユニット間の隙間は広くなりチップサイズが大き
くなってしまう。また、パッド同士が接近しているため
組立時にボンディングワイヤが接触しやすいといった製
造上の問題点がある。
ランジスタユニットのゲートまたはドレイン引き出し電
極に直交する方向に一列に並んで配置されている。その
ため、ユニット間の隙間は広くなりチップサイズが大き
くなってしまう。また、パッド同士が接近しているため
組立時にボンディングワイヤが接触しやすいといった製
造上の問題点がある。
【００１１】また、パッドからリードフレーム（図示せ
ず）までのワイヤの長さが長くなり、寄生インダクタン
スが増加して、高周波特性を劣化させる。さらに、ケー
トボンディングワイヤとドレイン電極間や、ドレインボ
ンディングワイヤとゲート電極間の寄生容量も増加し
て、アイソレーション特性や高周波特性を劣化させる。
ず）までのワイヤの長さが長くなり、寄生インダクタン
スが増加して、高周波特性を劣化させる。さらに、ケー
トボンディングワイヤとドレイン電極間や、ドレインボ
ンディングワイヤとゲート電極間の寄生容量も増加し
て、アイソレーション特性や高周波特性を劣化させる。
【００１２】図１２は図１１の等価回路を示す回路図で
ある。図１２において、各トランジスタユニットＴｒ
ａ、Ｔｒｂ、Ｔｒｃ、Ｔｒｄにはゲートボンディングワ
イヤのインダクタンス４１とドレインボンディングワイ
ヤのインダクタンス４２，４３が生じている。なお、こ
のときのデバイスの負荷インピーダンス４４はＺＬとし
ている。
ある。図１２において、各トランジスタユニットＴｒ
ａ、Ｔｒｂ、Ｔｒｃ、Ｔｒｄにはゲートボンディングワ
イヤのインダクタンス４１とドレインボンディングワイ
ヤのインダクタンス４２，４３が生じている。なお、こ
のときのデバイスの負荷インピーダンス４４はＺＬとし
ている。
【００１３】図１３は図１２の等価回路を示す回路図で
あり、従来例の欠点を定量的に表すためのものである。
図１２に示すドレインボンディングワイヤのインダクタ
ンス４３を等価な２本のインダクタンスに分解したもの
を考える。すなわち、インダクタンス４３はインダクタ
ンス２Ｌを有する２つのインダクタンスが並列に接続さ
れたものと見ることができる。
あり、従来例の欠点を定量的に表すためのものである。
図１２に示すドレインボンディングワイヤのインダクタ
ンス４３を等価な２本のインダクタンスに分解したもの
を考える。すなわち、インダクタンス４３はインダクタ
ンス２Ｌを有する２つのインダクタンスが並列に接続さ
れたものと見ることができる。
【００１４】また、負荷インピーダンスＺＬを等価な４
つのインピーダンス４５が並列に接続されたものとみな
し、４つに分解する。インピーダンス４５の大きさは負
荷インピーダンスＺＬの４倍になる。図１３において、
トランジスタユニットＴｒａ、Ｔｒｂから負荷側をみた
インピーダンスをそれぞれＺａ、Ｚｂとすると、概略、 Ｚａ＝Ｚｄ＝４ＺＬ＋ｊωＬ Ｚｂ＝Ｚｃ＝４ＺＬ＋ｊ２ωＬ となる。ただし、ＺＬ：負荷インピーダンス，ω＝２π
ｆ，ｆ：動作周波数である。
つのインピーダンス４５が並列に接続されたものとみな
し、４つに分解する。インピーダンス４５の大きさは負
荷インピーダンスＺＬの４倍になる。図１３において、
トランジスタユニットＴｒａ、Ｔｒｂから負荷側をみた
インピーダンスをそれぞれＺａ、Ｚｂとすると、概略、 Ｚａ＝Ｚｄ＝４ＺＬ＋ｊωＬ Ｚｂ＝Ｚｃ＝４ＺＬ＋ｊ２ωＬ となる。ただし、ＺＬ：負荷インピーダンス，ω＝２π
ｆ，ｆ：動作周波数である。
【００１５】このため、トランジスタユニットＴｒａ、
ＴｒｄとトランジスタユニットＴｒｂ、Ｔｒｃで負荷側
をみたインピーダンスに違いが生じ、各トランジスタユ
ニットの動作電流や出力信号の位相に違いが生じる。そ
の結果、全部のトランジスタユニットが均一に動作して
いる場合と比べて、４個のトランジスタユニットの合成
出力電力が減少するという問題点がある。これは、異な
るゲートパッドを有する２つのトランジスタユニットで
１つのドレインバッドを共有していることに起因してい
る。
ＴｒｄとトランジスタユニットＴｒｂ、Ｔｒｃで負荷側
をみたインピーダンスに違いが生じ、各トランジスタユ
ニットの動作電流や出力信号の位相に違いが生じる。そ
の結果、全部のトランジスタユニットが均一に動作して
いる場合と比べて、４個のトランジスタユニットの合成
出力電力が減少するという問題点がある。これは、異な
るゲートパッドを有する２つのトランジスタユニットで
１つのドレインバッドを共有していることに起因してい
る。
【００１６】
【発明が解決しようとする課題】以上のように従来のマ
ルチフィンガー構造の半導体装置にはパッドの位置に起
因した種々の問題点があった。本発明は、このような課
題を解決するためのものであり、アイソレーションの悪
化を防ぐとともに動作の安定した半導体装置を提供する
ことを目的とする。本発明の他の目的は、増幅効率の良
い半導体装置を提供することである。本発明の他の目的
は、静電破壊に強い半導体装置を提供することである。
ルチフィンガー構造の半導体装置にはパッドの位置に起
因した種々の問題点があった。本発明は、このような課
題を解決するためのものであり、アイソレーションの悪
化を防ぐとともに動作の安定した半導体装置を提供する
ことを目的とする。本発明の他の目的は、増幅効率の良
い半導体装置を提供することである。本発明の他の目的
は、静電破壊に強い半導体装置を提供することである。
【００１７】
【課題を解決するための手段】 このような目的を達成
するために、本発明に係る半導体装置は、高濃度に不純
物が導入された基板と、この基板上に形成されたエピタ
キシャル層と、このエピタキシャル層の第１の領域に表
面から前記基板に達するまで形成された第１の高濃度層
とを有する半導体基板と、前記エピタキシャル層表面の
第２の領域にドレインとゲートとソースからなる単位セ
ルを互いに隣接して複数個整列したユニットと、このド
レインの長手方向と直交する方向に延在し、各単位セル
のドレインを共通接続したドレイン引き出し電極と、前
記ドレイン引き出し電極とは前記ユニットに対し対向す
る辺に位置し、ゲート長手方向と直交する方向に延在
し、各単位セルのゲートを共通接続したゲート引き出し
電極と、前記ドレイン引き出し電極の一端に設けられた
ドレインパッドと、前記ゲート引き出し電極の一端であ
りかつ前記ドレインパッドとは反対側の端に設けられた
ゲートパッドとからなるトランジスタユニットを少なく
とも２つ有し、前記エピタキシャル層表面の第３の領域
に形成され、一端が前記ゲートパッドと電気的に接続さ
れ、他端が前記第１の高濃度層と基板中で電気的に接続
されたダイオードを備え、隣接するトランジスタユニッ
トのドレイン引き出し電極同士、またはゲート引き出し
電極同士を近接して配置したものである。このように構
成することにより本発明に係る半導体装置は、従来より
もゲートパッドとドレインパッドとの位置が離されるの
でアイソレーションの悪化を防くことができデバイスの
動作は安定したものになる。
するために、本発明に係る半導体装置は、高濃度に不純
物が導入された基板と、この基板上に形成されたエピタ
キシャル層と、このエピタキシャル層の第１の領域に表
面から前記基板に達するまで形成された第１の高濃度層
とを有する半導体基板と、前記エピタキシャル層表面の
第２の領域にドレインとゲートとソースからなる単位セ
ルを互いに隣接して複数個整列したユニットと、このド
レインの長手方向と直交する方向に延在し、各単位セル
のドレインを共通接続したドレイン引き出し電極と、前
記ドレイン引き出し電極とは前記ユニットに対し対向す
る辺に位置し、ゲート長手方向と直交する方向に延在
し、各単位セルのゲートを共通接続したゲート引き出し
電極と、前記ドレイン引き出し電極の一端に設けられた
ドレインパッドと、前記ゲート引き出し電極の一端であ
りかつ前記ドレインパッドとは反対側の端に設けられた
ゲートパッドとからなるトランジスタユニットを少なく
とも２つ有し、前記エピタキシャル層表面の第３の領域
に形成され、一端が前記ゲートパッドと電気的に接続さ
れ、他端が前記第１の高濃度層と基板中で電気的に接続
されたダイオードを備え、隣接するトランジスタユニッ
トのドレイン引き出し電極同士、またはゲート引き出し
電極同士を近接して配置したものである。このように構
成することにより本発明に係る半導体装置は、従来より
もゲートパッドとドレインパッドとの位置が離されるの
でアイソレーションの悪化を防くことができデバイスの
動作は安定したものになる。
【００１８】
［第１の実施の形態］次に、本発明の一つの実施の形態
について図を用いて説明する。図１は本発明の一つの実
施の形態を示す説明図である。図１は図１０における組
立時の支障やアイソレーションを解決するため、ドレイ
ンパッドとゲートパッドとを離して配置したものであ
る。
について図を用いて説明する。図１は本発明の一つの実
施の形態を示す説明図である。図１は図１０における組
立時の支障やアイソレーションを解決するため、ドレイ
ンパッドとゲートパッドとを離して配置したものであ
る。
【００１９】トランジスタユニットＴｒａの構成につい
て説明する。ゲート引き出し電極１２ｂに接続された複
数のゲートフィンガー電極８と、ドレイン引き出し電極
１２ａに接続された複数のドレインフィンガー電極１２
とを組み合わせることによって１個のユニットを構成し
ている。そして、このユニットが配置された領域とは離
れた位置にゲートパッド２２およびドレインパッド２１
が設けられ、ゲートパッド２２はゲート引き出し電極１
２ｂと接続され、ドレインパッド２１はドレイン引き出
し電極１２ａと接続されている。
て説明する。ゲート引き出し電極１２ｂに接続された複
数のゲートフィンガー電極８と、ドレイン引き出し電極
１２ａに接続された複数のドレインフィンガー電極１２
とを組み合わせることによって１個のユニットを構成し
ている。そして、このユニットが配置された領域とは離
れた位置にゲートパッド２２およびドレインパッド２１
が設けられ、ゲートパッド２２はゲート引き出し電極１
２ｂと接続され、ドレインパッド２１はドレイン引き出
し電極１２ａと接続されている。
【００２０】ドレインフィンガー電極１２とゲートフィ
ンガー電極８の間にはソースフィンガー電極１ｅが形成
され、後述のｐ＋打ち抜き層を介して半導体基板と電気
的に接続されている。各ドレインパッド２１はそれぞれ
ボンディングワイヤでリードフレーム（図示せず）と電
気的に接続され、同様に、ゲートパッド２２はそれぞれ
ボンディングワイヤでリードフレームと電気的に接続さ
れている。これらボンディングワイヤはチップの周辺に
位置しているので、ワイヤの長さを最小限にすることが
でき、ワイヤの寄生インダクタンスやワイヤと電極間の
寄生容量が小さくなり、高周波特性を向上させることが
できる。
ンガー電極８の間にはソースフィンガー電極１ｅが形成
され、後述のｐ＋打ち抜き層を介して半導体基板と電気
的に接続されている。各ドレインパッド２１はそれぞれ
ボンディングワイヤでリードフレーム（図示せず）と電
気的に接続され、同様に、ゲートパッド２２はそれぞれ
ボンディングワイヤでリードフレームと電気的に接続さ
れている。これらボンディングワイヤはチップの周辺に
位置しているので、ワイヤの長さを最小限にすることが
でき、ワイヤの寄生インダクタンスやワイヤと電極間の
寄生容量が小さくなり、高周波特性を向上させることが
できる。
【００２１】トランジスタユニットＴｒｂ，Ｔｒｃ，Ｔ
ｒｄはトランジスタユニットＴｒａと同じ構成をしてい
る。すなわち、トランジスタユニットＴｒａと同じもの
を複数列に配置することによって本発明に係る最も単純
な構成を実現することができる。このとき、トランジス
タユニットＴｒａと隣接配置されるトランジスタユニッ
トＴｒｂとは鏡面対象の関係となるように配置すること
で、ドレイン引き出し電極１２ａ同士が隣接することに
なり、ゲート−ドレイン間のアイソレーションを一層向
上できる。同様に、トランジスタユニットＴｒｂと隣接
配置されるトランジスタユニットＴｒｃとは鏡面対象の
関係となるように配置することで、ゲート引き出し電極
１２ｂ同士が隣接することになり、ゲート−ドレイン間
のアイソレーションを一層向上できる。
ｒｄはトランジスタユニットＴｒａと同じ構成をしてい
る。すなわち、トランジスタユニットＴｒａと同じもの
を複数列に配置することによって本発明に係る最も単純
な構成を実現することができる。このとき、トランジス
タユニットＴｒａと隣接配置されるトランジスタユニッ
トＴｒｂとは鏡面対象の関係となるように配置すること
で、ドレイン引き出し電極１２ａ同士が隣接することに
なり、ゲート−ドレイン間のアイソレーションを一層向
上できる。同様に、トランジスタユニットＴｒｂと隣接
配置されるトランジスタユニットＴｒｃとは鏡面対象の
関係となるように配置することで、ゲート引き出し電極
１２ｂ同士が隣接することになり、ゲート−ドレイン間
のアイソレーションを一層向上できる。
【００２２】ここで、各ドレインパッドはそれぞれワイ
ヤボンディングされ、リードフレーム（図示せず）に共
通接続されるので、各トランジスタユニットのドレイン
から負荷側をみたインピーダンスは、各トランジスタユ
ニットで同じになる。ゲートパッドについても同じこと
がいえる。従って、各トランジスタユニットの出力信号
間に振幅や位相の違いが生じないので、出力を効率よく
合成することができる。
ヤボンディングされ、リードフレーム（図示せず）に共
通接続されるので、各トランジスタユニットのドレイン
から負荷側をみたインピーダンスは、各トランジスタユ
ニットで同じになる。ゲートパッドについても同じこと
がいえる。従って、各トランジスタユニットの出力信号
間に振幅や位相の違いが生じないので、出力を効率よく
合成することができる。
【００２３】ここで、図１に係る本発明の性能と従来例
の性能とを比較してみる。図２は図１０における従来の
レイアウトおよび図１における本発明のレイアウトによ
るアイソレーション特性を示すグラフである。図２にお
いて、横軸は周波数ｆ［ＧＨｚ］を示し、縦軸はトラン
ジスタのｓパラメータの１つ、ｓ12を示す。これはトラ
ンジスタの出力側から入力側に戻る信号の大きさを示
し、数値が小さいほど戻る信号が少ない、すなわちアイ
ソレーションが良いことを意味する。図２から明らかな
ように、周波数ｆが９００ＭＨｚのとき本発明のレイア
ウトでは約３ｄＢの向上が得られていることがわかる。
したがって、本発明は戻る信号が少なく、アイソレーシ
ョンが非常に良いといえる。
の性能とを比較してみる。図２は図１０における従来の
レイアウトおよび図１における本発明のレイアウトによ
るアイソレーション特性を示すグラフである。図２にお
いて、横軸は周波数ｆ［ＧＨｚ］を示し、縦軸はトラン
ジスタのｓパラメータの１つ、ｓ12を示す。これはトラ
ンジスタの出力側から入力側に戻る信号の大きさを示
し、数値が小さいほど戻る信号が少ない、すなわちアイ
ソレーションが良いことを意味する。図２から明らかな
ように、周波数ｆが９００ＭＨｚのとき本発明のレイア
ウトでは約３ｄＢの向上が得られていることがわかる。
したがって、本発明は戻る信号が少なく、アイソレーシ
ョンが非常に良いといえる。
【００２４】図３は図１０における従来のレイアウトお
よび図１における本発明のレイアウトのトランジスタに
よる高周波増幅動作特性を示すグラフである。図３にお
いて、横軸は入力電力Ｐｉｎ［ｄＢｍ］を示し、左縦軸
は出力電力Ｐｏｕｔ［ｄＢｍ］を示し、右縦軸は付加効
率［％］を示す。なお、測定条件はＶｄｓ＝４．６Ｖ，
ｆ＝９００ＭＨｚとしている。図３から明らかなように
本発明はＰｏｕｔおよび付加効率ともに従来例よりも優
っていることがわかる。
よび図１における本発明のレイアウトのトランジスタに
よる高周波増幅動作特性を示すグラフである。図３にお
いて、横軸は入力電力Ｐｉｎ［ｄＢｍ］を示し、左縦軸
は出力電力Ｐｏｕｔ［ｄＢｍ］を示し、右縦軸は付加効
率［％］を示す。なお、測定条件はＶｄｓ＝４．６Ｖ，
ｆ＝９００ＭＨｚとしている。図３から明らかなように
本発明はＰｏｕｔおよび付加効率ともに従来例よりも優
っていることがわかる。
【００２５】例えば、図２に記載された結果の一部を表
１に抜き出してみる。表１は図３に示される結果を表に
したものである。表１より、Ｐｏｕｔおよび付加効率の
何れとも従来例よりも優れていることがわかる。
１に抜き出してみる。表１は図３に示される結果を表に
したものである。表１より、Ｐｏｕｔおよび付加効率の
何れとも従来例よりも優れていることがわかる。
【００２６】
【表１】
*Ｐｉｎ＝２５ｄＢｍ、５０Ω負荷での測定値
【００２７】なお、付加効率は以下の式を用いて算出し
ている。 付加効率（％）＝（Ｐｏｕｔ−Ｐｉｎ）／（Ｖｄｓ×Ｉ
ｄｓ）×１００ ここで、Ｐｏｕｔ：出力電力［Ｗ］、Ｐｉｎ：入力電力
［Ｗ］、Ｖｄｓ：ドレイン−ソース間電源電圧［Ｖ］、
Ｉｄｓ：ドレイン−ソース間電源電流［Ａ］である。
ている。 付加効率（％）＝（Ｐｏｕｔ−Ｐｉｎ）／（Ｖｄｓ×Ｉ
ｄｓ）×１００ ここで、Ｐｏｕｔ：出力電力［Ｗ］、Ｐｉｎ：入力電力
［Ｗ］、Ｖｄｓ：ドレイン−ソース間電源電圧［Ｖ］、
Ｉｄｓ：ドレイン−ソース間電源電流［Ａ］である。
【００２８】［第２の実施の形態］図４は本発明に係る
パワートランジスタの他の実施の形態を示す説明図であ
る。図４に示すように、一つのユニットは複数のドレイ
ン，ゲート，ソースからなる単位ユニットが交互に配置
されて形成されている。そして、各単位セルのドレイン
に接続されているドレインフィンガー電極１２はドレイ
ン引き出し電極１２ａに共通接続され、このドレイン引
き出し電極１２ａの一端にはボンディングワイヤを接続
するためのドレインパッド２１が接続されている。
パワートランジスタの他の実施の形態を示す説明図であ
る。図４に示すように、一つのユニットは複数のドレイ
ン，ゲート，ソースからなる単位ユニットが交互に配置
されて形成されている。そして、各単位セルのドレイン
に接続されているドレインフィンガー電極１２はドレイ
ン引き出し電極１２ａに共通接続され、このドレイン引
き出し電極１２ａの一端にはボンディングワイヤを接続
するためのドレインパッド２１が接続されている。
【００２９】同様に、各単位セルのゲートに接続されて
いるゲートフィンガー電極８はゲート引き出し電極１２
ｂに共通接続され、このゲート引き出し電極１２ｂの一
端にはボンディングワイヤを接続するためのゲートパッ
ド２２が接続されている。このようなトランジスタユニ
ットを２つ並べ、ゲート引き出し電極１２ｂを共用し、
２つのドレイン引き出し電極を共通接続して１つのドレ
インパッドを設けた構成をトランジスタユニット対と呼
ぶ。
いるゲートフィンガー電極８はゲート引き出し電極１２
ｂに共通接続され、このゲート引き出し電極１２ｂの一
端にはボンディングワイヤを接続するためのゲートパッ
ド２２が接続されている。このようなトランジスタユニ
ットを２つ並べ、ゲート引き出し電極１２ｂを共用し、
２つのドレイン引き出し電極を共通接続して１つのドレ
インパッドを設けた構成をトランジスタユニット対と呼
ぶ。
【００３０】このようにして形成された複数のトランジ
スタユニット対は、互いに隣接ドレインパッド間接続用
配線２４を介してドレインパッド同士を接続し、隣接ゲ
ートパッド間接続用配線２３を介してゲートパッド同士
を接続している。これらパッド間接続用配線２３，２４
は電力を合成あるいは分配するためのものではなく、発
振などを防止し、動作を安定化させるためのものであ
り、必ずしも必要ではない。すなわち、全てのトランジ
スタユニットが均一に動作している場合には、パッド間
接続用配線２３，２４の両端の信号は振幅と位相が同じ
状態にあり、信号はパッド間接続用配線２３，２４を通
して流れないためである。
スタユニット対は、互いに隣接ドレインパッド間接続用
配線２４を介してドレインパッド同士を接続し、隣接ゲ
ートパッド間接続用配線２３を介してゲートパッド同士
を接続している。これらパッド間接続用配線２３，２４
は電力を合成あるいは分配するためのものではなく、発
振などを防止し、動作を安定化させるためのものであ
り、必ずしも必要ではない。すなわち、全てのトランジ
スタユニットが均一に動作している場合には、パッド間
接続用配線２３，２４の両端の信号は振幅と位相が同じ
状態にあり、信号はパッド間接続用配線２３，２４を通
して流れないためである。
【００３１】また、各隣接ゲートパッド間接続用配線２
３には、ゲート酸化膜の静電破壊等を防止するためゲー
ト保護用ダイオード２６が接続されている。なお、図４
においては４個のトランジスタユニット対を接続したも
のが記載されているが、これは一つの実施の形態にすぎ
ずトランジスタユニット対の個数は任意に可変すること
ができる。
３には、ゲート酸化膜の静電破壊等を防止するためゲー
ト保護用ダイオード２６が接続されている。なお、図４
においては４個のトランジスタユニット対を接続したも
のが記載されているが、これは一つの実施の形態にすぎ
ずトランジスタユニット対の個数は任意に可変すること
ができる。
【００３２】次に、トランジスタユニットの詳細な構造
について説明する。図５は図４の破線で囲んだ部分を拡
大した説明図である。図５に示すように、半導体基板中
のドレインコンタクト１ｈに接続されたドレインフィン
ガー電極（第１アルミニウム配線層、以下１Ａｌとい
う）２ａは、スルーホール３１を介してドレインフィン
ガー電極（第２アルミニウム配線層、以下２Ａｌとい
う）１２に接続されている。そして、各単位セルのドレ
インフィンガー電極１２はドレイン引き出し電極１２ａ
に共通接続されている。
について説明する。図５は図４の破線で囲んだ部分を拡
大した説明図である。図５に示すように、半導体基板中
のドレインコンタクト１ｈに接続されたドレインフィン
ガー電極（第１アルミニウム配線層、以下１Ａｌとい
う）２ａは、スルーホール３１を介してドレインフィン
ガー電極（第２アルミニウム配線層、以下２Ａｌとい
う）１２に接続されている。そして、各単位セルのドレ
インフィンガー電極１２はドレイン引き出し電極１２ａ
に共通接続されている。
【００３３】また、ゲートフィンガー電極８はスルーホ
ール３２を介してゲート配線（１Ａｌ）２ｂに接続さ
れ、ゲート配線（１Ａｌ）２ｂはスルーホール３３を介
してゲート引き出し電極突起１２ｃに接続されている。
そして、各ゲート引き出し電極突起１２ｃはゲート引き
出し電極１２ｂに共通接続されている。
ール３２を介してゲート配線（１Ａｌ）２ｂに接続さ
れ、ゲート配線（１Ａｌ）２ｂはスルーホール３３を介
してゲート引き出し電極突起１２ｃに接続されている。
そして、各ゲート引き出し電極突起１２ｃはゲート引き
出し電極１２ｂに共通接続されている。
【００３４】ゲート引き出し電極１２ｂを仮に、ゲート
配線（１Ａｌ）２ｂと同一層である第１層アルミニウム
配線で形成すると、第１層アルミニウム配線と半導体基
板１との層間絶縁膜厚は、ゲート酸化膜（ＳｉＯ2）７
とＳｉＯ2層９とＢＰＳＧ層１０の各膜厚の和になり、
これは非常に薄いので、ゲート引き出し電極の浮遊容量
が大きくなり、高周波特性劣化の原因となる。したがっ
て、ゲート引き出し電極としては、第２層アルミニウム
配線で形成することが望まれる。しかしながら、第２層
アルミニウム配線とゲートフィンガー電極８とを直接コ
ンタクトするにはコンタクトホールのアスペクト比が大
きくなり、コンタクト不良が発生しやすくなる。これを
防ぐため、ゲートフィンガー電極８を一旦ゲート配線
（１Ａｌ）２ｂを介してゲート引き出し電極突起１２ｃ
に接続し、第２層アルミニウム配線であるゲート引き出
し電極１２ｂと接続した。
配線（１Ａｌ）２ｂと同一層である第１層アルミニウム
配線で形成すると、第１層アルミニウム配線と半導体基
板１との層間絶縁膜厚は、ゲート酸化膜（ＳｉＯ2）７
とＳｉＯ2層９とＢＰＳＧ層１０の各膜厚の和になり、
これは非常に薄いので、ゲート引き出し電極の浮遊容量
が大きくなり、高周波特性劣化の原因となる。したがっ
て、ゲート引き出し電極としては、第２層アルミニウム
配線で形成することが望まれる。しかしながら、第２層
アルミニウム配線とゲートフィンガー電極８とを直接コ
ンタクトするにはコンタクトホールのアスペクト比が大
きくなり、コンタクト不良が発生しやすくなる。これを
防ぐため、ゲートフィンガー電極８を一旦ゲート配線
（１Ａｌ）２ｂを介してゲート引き出し電極突起１２ｃ
に接続し、第２層アルミニウム配線であるゲート引き出
し電極１２ｂと接続した。
【００３５】半導体基板中のソースコンタクト１ｄには
ソース直上電極（１Ａｌ）２が接続され、このソース直
上電極（１Ａｌ）２は半導体基板中のｐ＋打ち抜き層１
ｃに接続されている。
ソース直上電極（１Ａｌ）２が接続され、このソース直
上電極（１Ａｌ）２は半導体基板中のｐ＋打ち抜き層１
ｃに接続されている。
【００３６】なお、本実施の形態においては、ドレイン
引き出し電極１２ａは幅２５μｍ、長さ５００μｍであ
る。ゲート引き出し電極１２ｂは幅２０μｍ、長さ４５
０μｍである。ドレインフィンガー電極（１Ａｌ）２ａ
およびドレインフィンガー電極（２Ａｌ）１２は幅３．
２μｍ、長さ５０μｍである。ゲートフィンガー電極８
は幅０．６μｍ、長さ５０μｍである。ソースコンタク
ト１ｄは幅１．２μｍ、長さ５０μｍである。ｐ＋打ち
抜き層１ｃは幅６．８μｍ、長さ４８μｍである。ま
た、ドレインパッド２１およびゲートパッド２２の形状
はそれぞれ１辺が１００μｍの正方形である。
引き出し電極１２ａは幅２５μｍ、長さ５００μｍであ
る。ゲート引き出し電極１２ｂは幅２０μｍ、長さ４５
０μｍである。ドレインフィンガー電極（１Ａｌ）２ａ
およびドレインフィンガー電極（２Ａｌ）１２は幅３．
２μｍ、長さ５０μｍである。ゲートフィンガー電極８
は幅０．６μｍ、長さ５０μｍである。ソースコンタク
ト１ｄは幅１．２μｍ、長さ５０μｍである。ｐ＋打ち
抜き層１ｃは幅６．８μｍ、長さ４８μｍである。ま
た、ドレインパッド２１およびゲートパッド２２の形状
はそれぞれ１辺が１００μｍの正方形である。
【００３７】図６は図２のＡ−Ａ’線における断面図で
ある。図６に示すように、半導体基板であるＳｉ基板１
にはリソグラフィー技術等によってｐ＋基板１ａ、ｐエ
ピ層１ｂ、ｐ＋打ち抜き層１ｃ、ソースコンタクト（ｎ
＋）１ｄ、ソース拡散層（ｎ）１ｅ、ｐウェル１ｆ、ド
レイン拡散層（ｎ−）１ｇ、ドレインコンタクト（ｎ
＋）１ｈが形成されている。
ある。図６に示すように、半導体基板であるＳｉ基板１
にはリソグラフィー技術等によってｐ＋基板１ａ、ｐエ
ピ層１ｂ、ｐ＋打ち抜き層１ｃ、ソースコンタクト（ｎ
＋）１ｄ、ソース拡散層（ｎ）１ｅ、ｐウェル１ｆ、ド
レイン拡散層（ｎ−）１ｇ、ドレインコンタクト（ｎ
＋）１ｈが形成されている。
【００３８】また、Ｓｉ基板１上には基板表面から、１
Ａｌ配線層（ソース直上電極２、ドレインフィンガー電
極２ａ等）、プラズマＴＥＯＳ（plasma-tetraethylort
hosilicate）層（以下、ｐ−ＴＥＯＳ層という）３、有
機シリカ＋無機シリカ層４、ｐ−ＴＥＯＳ層５、２Ａｌ
配線層（ドレインフィンガー電極１２等）、パッシベー
ション用の窒化膜（以下、ｐ窒化膜という）６が順次形
成されている。
Ａｌ配線層（ソース直上電極２、ドレインフィンガー電
極２ａ等）、プラズマＴＥＯＳ（plasma-tetraethylort
hosilicate）層（以下、ｐ−ＴＥＯＳ層という）３、有
機シリカ＋無機シリカ層４、ｐ−ＴＥＯＳ層５、２Ａｌ
配線層（ドレインフィンガー電極１２等）、パッシベー
ション用の窒化膜（以下、ｐ窒化膜という）６が順次形
成されている。
【００３９】なお、１Ａｌ配線層はＳｉ基板１側から順
にＴｉＮまたはＴｉ（膜厚は８０ｎｍ）とＡｌ−Ｓｉ−
Ｃｕ（膜厚は０．５５μｍ）とＴｉＮ（膜厚は３０ｎ
ｍ）とが順次積層されたものである。
にＴｉＮまたはＴｉ（膜厚は８０ｎｍ）とＡｌ−Ｓｉ−
Ｃｕ（膜厚は０．５５μｍ）とＴｉＮ（膜厚は３０ｎ
ｍ）とが順次積層されたものである。
【００４０】また、ｐウェル１ｆ上にはゲート酸化膜７
が形成され、ゲート酸化膜７の上にはゲートフィンガー
電極８が形成されている。このゲートフィンガー電極８
は、Ｓｉ基板１の主表面側からポリＳｉ（膜厚は１５０
ｎｍ）とＷＳｉ（膜厚は１７０ｎｍ）とが順次積層され
て形成されている。そして、ゲートフィンガー電極８の
断面は０．６μｍ程度の細さの断面寸法になるように加
工されている。さらに、このゲートフィンガー電極８の
全体は第１層間絶縁膜であるＳｉＯ2 層９によって覆わ
れている。ＳｉＯ2 層９の上には第２層間絶縁膜である
ＢＰＳＧ層１０が形成されている。
が形成され、ゲート酸化膜７の上にはゲートフィンガー
電極８が形成されている。このゲートフィンガー電極８
は、Ｓｉ基板１の主表面側からポリＳｉ（膜厚は１５０
ｎｍ）とＷＳｉ（膜厚は１７０ｎｍ）とが順次積層され
て形成されている。そして、ゲートフィンガー電極８の
断面は０．６μｍ程度の細さの断面寸法になるように加
工されている。さらに、このゲートフィンガー電極８の
全体は第１層間絶縁膜であるＳｉＯ2 層９によって覆わ
れている。ＳｉＯ2 層９の上には第２層間絶縁膜である
ＢＰＳＧ層１０が形成されている。
【００４１】以上のようにして形成されたゲートフィン
ガー電極８は、ゲート電圧が印加されるとゲート酸化膜
７を通じてＳｉ基板１内のｐウェル１ｆ中に形成された
チャネルに電界を形成する。その結果、このゲート電圧
によってソース拡散層（ｎ）１ｅとドレイン拡散層（ｎ
−）１ｇとの間のチャネルの伝導性がコントロールされ
る。
ガー電極８は、ゲート電圧が印加されるとゲート酸化膜
７を通じてＳｉ基板１内のｐウェル１ｆ中に形成された
チャネルに電界を形成する。その結果、このゲート電圧
によってソース拡散層（ｎ）１ｅとドレイン拡散層（ｎ
−）１ｇとの間のチャネルの伝導性がコントロールされ
る。
【００４２】また、ドレインフィンガー電極（１Ａｌ）
２ａおよびドレインフィンガー電極（２Ａｌ）１２は、
図５に示すようにゲートフィンガー電極８に対して平行
に伸びている。そして、このドレインフィンガー電極
（１Ａｌ）２ａはドレインコンタクト１ｈを通じＳｉ基
板１中のドレイン拡散層１ｇに接続されるとともに、コ
ンタクト３１を介してドレインフィンガー電極（２Ａ
ｌ）１２と接続されている。
２ａおよびドレインフィンガー電極（２Ａｌ）１２は、
図５に示すようにゲートフィンガー電極８に対して平行
に伸びている。そして、このドレインフィンガー電極
（１Ａｌ）２ａはドレインコンタクト１ｈを通じＳｉ基
板１中のドレイン拡散層１ｇに接続されるとともに、コ
ンタクト３１を介してドレインフィンガー電極（２Ａ
ｌ）１２と接続されている。
【００４３】ソース拡散層１ｄはゲートフィンガー電極
８の端部からゲート長方向にソースコンタクト１ｄまで
伸びている。そして、このソース拡散層１ｄはソースコ
ンタクト１ｄを介してソース直上電極（１Ａｌ）２に接
続され、このソース直上電極２はｐ＋基板１ａに達する
まで高濃度層が形成されているｐ＋打抜き層１ｃに接続
されている。
８の端部からゲート長方向にソースコンタクト１ｄまで
伸びている。そして、このソース拡散層１ｄはソースコ
ンタクト１ｄを介してソース直上電極（１Ａｌ）２に接
続され、このソース直上電極２はｐ＋基板１ａに達する
まで高濃度層が形成されているｐ＋打抜き層１ｃに接続
されている。
【００４４】次に、Ｓｉ基板１内の各拡散層について説
明する。表２は図６の各拡散層における拡散種と不純物
濃度とを示す表である。各拡散層は表２に記載された拡
散種を併記の不純物濃度だけＳｉ１基板にイオン注入す
ることによって形成される。
明する。表２は図６の各拡散層における拡散種と不純物
濃度とを示す表である。各拡散層は表２に記載された拡
散種を併記の不純物濃度だけＳｉ１基板にイオン注入す
ることによって形成される。
【００４５】
【表２】
【００４６】また、Ｓｉ基板１上の各層の厚さは表３の
値を採用している。表３は各層の厚さを示す表である。
値を採用している。表３は各層の厚さを示す表である。
【００４７】
【表３】
【００４８】本実施の形態では、第一の実施の形態に比
べ、ゲートフィンガー１２ｂを２つのトランジスタユニ
ット（以下トランジスタユニット対という）で共有した
ので、さらにチップ面積を縮小できる。このとき、ドレ
インフィンガー１２ａは隣接したトランジスタユニット
対と共有せずにそれぞれ別に設けている。ドレインパッ
ド２１を同一のゲートフィンガー１２ｂを有するトラン
ジスタユニット対で共有しても、出力信号の位相や振幅
が同じであるので、従来のように合成出力電力が低下す
ることはない。
べ、ゲートフィンガー１２ｂを２つのトランジスタユニ
ット（以下トランジスタユニット対という）で共有した
ので、さらにチップ面積を縮小できる。このとき、ドレ
インフィンガー１２ａは隣接したトランジスタユニット
対と共有せずにそれぞれ別に設けている。ドレインパッ
ド２１を同一のゲートフィンガー１２ｂを有するトラン
ジスタユニット対で共有しても、出力信号の位相や振幅
が同じであるので、従来のように合成出力電力が低下す
ることはない。
【００４９】さらに、複数のトランジスタユニット対を
複数並行に配置することにより、所望の電力を得ること
ができる。このような配置にしても、隣接するドレイン
フィンガ−１２ａを共有することはないので、各トラン
ジスタユニットからみた入力インピーダンスや出力イン
ピーダンスは同じになる。従って、各トランジスタユニ
ットの出力信号間に振幅や位相の違いが生じないので、
出力を効率よく合成することができる。
複数並行に配置することにより、所望の電力を得ること
ができる。このような配置にしても、隣接するドレイン
フィンガ−１２ａを共有することはないので、各トラン
ジスタユニットからみた入力インピーダンスや出力イン
ピーダンスは同じになる。従って、各トランジスタユニ
ットの出力信号間に振幅や位相の違いが生じないので、
出力を効率よく合成することができる。
【００５０】図４に係る本発明の性能と従来例の性能と
を比較して結果は、図２および図３に示す第１の実施の
形態の性能とほぼ同じ結果が得られた。本実施の形態の
トランジスタユニット対の類似の配置として特開平３−
２８９１４３が知られている。この例では、１つのトラ
ンジスタユニット対についてしか記載されておらず、複
数個のトランジスタユニットを設ける場合については、
なんら開示されていない。
を比較して結果は、図２および図３に示す第１の実施の
形態の性能とほぼ同じ結果が得られた。本実施の形態の
トランジスタユニット対の類似の配置として特開平３−
２８９１４３が知られている。この例では、１つのトラ
ンジスタユニット対についてしか記載されておらず、複
数個のトランジスタユニットを設ける場合については、
なんら開示されていない。
【００５１】また、これに示されたトランジスタはＧａ
Ａｓ基板上に形成したＭＥＳＦＥＴ構造のものであり、
ドレイン、ゲート、ソースの各電極を同一表面上に形成
せざるをえない。従って、いずれかの電極配線が必然的
に交差することになり、配線間の寄生容量が増加し、高
周波特性やアイソレーション特性を劣化させる。
Ａｓ基板上に形成したＭＥＳＦＥＴ構造のものであり、
ドレイン、ゲート、ソースの各電極を同一表面上に形成
せざるをえない。従って、いずれかの電極配線が必然的
に交差することになり、配線間の寄生容量が増加し、高
周波特性やアイソレーション特性を劣化させる。
【００５２】別の公知技術として、実開昭５１−８００
６３に示されているように、ソースをコンタクトを介し
て半導体基板と接続するということが知られている。し
かしながら、ＧａＡｓ基板の表面から裏面に接続するコ
ンタクトを形成することは非常に困難である。実開昭５
１−８００６３では、ＧａＡｓ基板の一部をエッチング
して開口部を設け、その開口部に金属を埋め込むことに
よりコンタクトを形成している。現在の技術水準で基板
表面側からエッチングする場合、開口部の大きさはＧａ
Ａｓ基板の厚さとほぼ同じくらいになってしまい、開口
部を小さくすることができない。通常、ＧａＡｓ基板の
厚さは薄いものでも３０μｍ程度あり、開口部の大きさ
は３０μｍ□程度になる。本実施の形態と比較すると、
６．８μｍ□のｐ＋打ち抜き層に対し、従来の開口部は
ほぼ２０倍の面積を占めることになる。
６３に示されているように、ソースをコンタクトを介し
て半導体基板と接続するということが知られている。し
かしながら、ＧａＡｓ基板の表面から裏面に接続するコ
ンタクトを形成することは非常に困難である。実開昭５
１−８００６３では、ＧａＡｓ基板の一部をエッチング
して開口部を設け、その開口部に金属を埋め込むことに
よりコンタクトを形成している。現在の技術水準で基板
表面側からエッチングする場合、開口部の大きさはＧａ
Ａｓ基板の厚さとほぼ同じくらいになってしまい、開口
部を小さくすることができない。通常、ＧａＡｓ基板の
厚さは薄いものでも３０μｍ程度あり、開口部の大きさ
は３０μｍ□程度になる。本実施の形態と比較すると、
６．８μｍ□のｐ＋打ち抜き層に対し、従来の開口部は
ほぼ２０倍の面積を占めることになる。
【００５３】逆に、基板裏面側からエッチングする場
合、表面側の開口部を小さくすることはできるが、表面
パターンとの位置合わせ精度が得られず、表面パターン
の配置に余裕を持たせて設計しなければならない。いず
れにしても、微細パターンに適用することは困難であっ
た。
合、表面側の開口部を小さくすることはできるが、表面
パターンとの位置合わせ精度が得られず、表面パターン
の配置に余裕を持たせて設計しなければならない。いず
れにしても、微細パターンに適用することは困難であっ
た。
【００５４】別の方法として、本実施の形態と同様、不
純物拡散によってコンタクトを形成する方法も考えられ
る。しかしながら、ＧａＡｓ基板中の不純物拡散速度は
非常に遅く、例えば、３０μｍ程度のＧａＡｓ基板に表
面から裏面までＳｉを拡散するには、４００℃で６００
時間以上もかかる。温度を上げれば、拡散時間を短くす
ることもできるが、ＧａＡｓ基板中のＡｓが分解してし
まい、トランジスタとして動作しなくなってしまう。こ
のように、ＧａＡｓ基板を用いたＭＥＳＦＥＴでは、各
ソースフィンガーをそれぞれコンタクトを介して基板側
に接続することは現実的ではなかった。
純物拡散によってコンタクトを形成する方法も考えられ
る。しかしながら、ＧａＡｓ基板中の不純物拡散速度は
非常に遅く、例えば、３０μｍ程度のＧａＡｓ基板に表
面から裏面までＳｉを拡散するには、４００℃で６００
時間以上もかかる。温度を上げれば、拡散時間を短くす
ることもできるが、ＧａＡｓ基板中のＡｓが分解してし
まい、トランジスタとして動作しなくなってしまう。こ
のように、ＧａＡｓ基板を用いたＭＥＳＦＥＴでは、各
ソースフィンガーをそれぞれコンタクトを介して基板側
に接続することは現実的ではなかった。
【００５５】次に、本発明に係るゲート保護用ダイオー
ドについて詳細に説明する。図８は従来のゲート保護用
ダイオードを示す平面図およびＣ−Ｃ’線断面図であ
る。この断面図に示すとおり、Ｓｉ基板１はｐ＋基板１
ａとその上に積層されたｐエピ層１ｂとによって形成さ
れ、ｐエピ層１ｂ中にはゲート保護用ダイオードとして
２個のダイオードが向かい合わせに接続したｐｎｐ接合
が形成されている。
ドについて詳細に説明する。図８は従来のゲート保護用
ダイオードを示す平面図およびＣ−Ｃ’線断面図であ
る。この断面図に示すとおり、Ｓｉ基板１はｐ＋基板１
ａとその上に積層されたｐエピ層１ｂとによって形成さ
れ、ｐエピ層１ｂ中にはゲート保護用ダイオードとして
２個のダイオードが向かい合わせに接続したｐｎｐ接合
が形成されている。
【００５６】図４の隣接ゲートパッド間接続用配線２３
から引き出された配線２５は、Ｓｉ基板１中に形成され
たダイオードのｐ拡散層５２に接続されている。また、
配線２５’はトランジスタセル中のソース電極から引き
出されたものであり、Ｓｉ基板１の主表面に形成されて
いる。そして、この配線２５’はダイオードのｐ拡散層
５３に接続されている。なお、配線２５とＳｉ基板１と
の間にはバリアメタル１１（ＴｉＮとＴｉ）が形成され
ている。
から引き出された配線２５は、Ｓｉ基板１中に形成され
たダイオードのｐ拡散層５２に接続されている。また、
配線２５’はトランジスタセル中のソース電極から引き
出されたものであり、Ｓｉ基板１の主表面に形成されて
いる。そして、この配線２５’はダイオードのｐ拡散層
５３に接続されている。なお、配線２５とＳｉ基板１と
の間にはバリアメタル１１（ＴｉＮとＴｉ）が形成され
ている。
【００５７】このように、Ｓｉ基板１の主表面側には３
個のｐ拡散層５１，５２，５３についてそれぞれ配線を
形成しなければならない。また、ソース配線とゲート配
線の交錯部ではエアブリッジ等の構造を用いなければな
らず配線構造は非常に複雑なものとなる。しかも、不要
な寄生容量を増加させ、高周波特性を劣化させていた。
個のｐ拡散層５１，５２，５３についてそれぞれ配線を
形成しなければならない。また、ソース配線とゲート配
線の交錯部ではエアブリッジ等の構造を用いなければな
らず配線構造は非常に複雑なものとなる。しかも、不要
な寄生容量を増加させ、高周波特性を劣化させていた。
【００５８】図７は本発明に係るゲート保護用ダイオー
ドの一つの実施の形態を示す平面図およびＢ−Ｂ’線断
面図である。この断面図に示すとおり、Ｓｉ基板１はｐ
＋基板１ａとその上に積層されたｐエピ層１ｂとによっ
て形成され、ｐエピ層１ｂ中にはゲート保護用ダイオー
ドとして２個のｐｎｐ接合が形成されている。さらに、
Ｓｉ基板１の主表面からｐ＋基板１ａにかけてｐ＋打ち
抜き層１ｃが形成されている。このｐ＋打ち抜き層１ｃ
はｐ拡散層５１と接続されている。
ドの一つの実施の形態を示す平面図およびＢ−Ｂ’線断
面図である。この断面図に示すとおり、Ｓｉ基板１はｐ
＋基板１ａとその上に積層されたｐエピ層１ｂとによっ
て形成され、ｐエピ層１ｂ中にはゲート保護用ダイオー
ドとして２個のｐｎｐ接合が形成されている。さらに、
Ｓｉ基板１の主表面からｐ＋基板１ａにかけてｐ＋打ち
抜き層１ｃが形成されている。このｐ＋打ち抜き層１ｃ
はｐ拡散層５１と接続されている。
【００５９】図４の隣接ゲートパッド間接続用配線２３
から引き出された配線２５は、Ｓｉ基板１中に形成され
たダイオードのｐ拡散層５１に接続されている。なお、
配線２５とＳｉ基板１との間にはバリアメタル（ＴｉＮ
とＴｉ）が形成されている。また、ソース電極はｐ＋基
板１ａおよびｐ＋打ち抜き層１ｃを介してｐ拡散層５
１，５３に接続されているため、Ｓｉ基板の表面に配線
を形成する必要が無くなり、配線構造は図８に示す従来
例と比べて簡単なものとなる。また、ｐ拡散層５３の直
近にｐ＋打ち抜き層１ｃを形成できるので、余分な経路
を通ることなく、静電気等を効果的に基板に逃がすこと
ができる。しかも、ソースとの接続配線による不要な寄
生容量を増加させることがないので、高周波特性を劣化
させることもない。
から引き出された配線２５は、Ｓｉ基板１中に形成され
たダイオードのｐ拡散層５１に接続されている。なお、
配線２５とＳｉ基板１との間にはバリアメタル（ＴｉＮ
とＴｉ）が形成されている。また、ソース電極はｐ＋基
板１ａおよびｐ＋打ち抜き層１ｃを介してｐ拡散層５
１，５３に接続されているため、Ｓｉ基板の表面に配線
を形成する必要が無くなり、配線構造は図８に示す従来
例と比べて簡単なものとなる。また、ｐ拡散層５３の直
近にｐ＋打ち抜き層１ｃを形成できるので、余分な経路
を通ることなく、静電気等を効果的に基板に逃がすこと
ができる。しかも、ソースとの接続配線による不要な寄
生容量を増加させることがないので、高周波特性を劣化
させることもない。
【００６０】
【発明の効果】以上説明したように本発明は、ドレイン
パッドとゲートパッドとを離して配置してあるため、ア
イソレーションが高いという効果を有する。特に集積度
を上げた際にその効果は顕著なものとなる。また、ドレ
インを挟むゲート間隔よりソースを挟むゲート間隔を広
げ、ゲートピッチが不等間隔になるように構成されてい
るため、集積度を上げた際に従来のものよりも単位面積
当たりの発熱量が低減でき、温度上昇が抑えられる。そ
の結果、本発明は配線のエレクトロマイグレーションが
従来のものよりも発生しにくいといえる。また、チャネ
ル部の温度を低く抑えられるので、電子移動度の低下を
抑制でき、チャネル抵抗の上昇を抑えられる。したがっ
て、パワートランジスタの出力が低下することなく、効
率の良いパワートランジスタが実現できる。しかも、ソ
ースを基板とすることで得られる効果をも併せもつ。即
ち、ソースを直接リードフレームにマウントすることが
できるので、ソースのボンディングワイヤが不要にな
り、ソースインダクダンスが低減でき、放熱性も向上で
きる。また、ソース配線とドレインやゲート配線とクロ
スオーバー配線をなくすことができるので、配線間の寄
生容量を低減できる。
パッドとゲートパッドとを離して配置してあるため、ア
イソレーションが高いという効果を有する。特に集積度
を上げた際にその効果は顕著なものとなる。また、ドレ
インを挟むゲート間隔よりソースを挟むゲート間隔を広
げ、ゲートピッチが不等間隔になるように構成されてい
るため、集積度を上げた際に従来のものよりも単位面積
当たりの発熱量が低減でき、温度上昇が抑えられる。そ
の結果、本発明は配線のエレクトロマイグレーションが
従来のものよりも発生しにくいといえる。また、チャネ
ル部の温度を低く抑えられるので、電子移動度の低下を
抑制でき、チャネル抵抗の上昇を抑えられる。したがっ
て、パワートランジスタの出力が低下することなく、効
率の良いパワートランジスタが実現できる。しかも、ソ
ースを基板とすることで得られる効果をも併せもつ。即
ち、ソースを直接リードフレームにマウントすることが
できるので、ソースのボンディングワイヤが不要にな
り、ソースインダクダンスが低減でき、放熱性も向上で
きる。また、ソース配線とドレインやゲート配線とクロ
スオーバー配線をなくすことができるので、配線間の寄
生容量を低減できる。
【図面の簡単な説明】
【図１】 本発明の一つの実施の形態を示す説明図であ
る。
る。
【図２】 アイソレーション特性を示すグラフである。
【図３】 高周波動作特性を示すグラフである。
【図４】 ４個のトランジスタユニットを結合した状態
を示す説明図である。
を示す説明図である。
【図５】 図４に係るトランジスタユニットの詳細な構
成を示す説明図である。
成を示す説明図である。
【図６】 図５に係るトランジスタユニットの断面を示
す断面図である。
す断面図である。
【図７】 本発明に係るゲート保護用ダイオードの一つ
の実施の形態を示す正面図および断面図である。
の実施の形態を示す正面図および断面図である。
【図８】 従来のゲート保護用ダイオードを示す正面図
および断面図である。
および断面図である。
【図９】 従来のマルチフィンガー構造のトランジスタ
ユニットを示す説明図である。
ユニットを示す説明図である。
【図１０】 ボンディングワイヤを接続した従来のマル
チフィンガー構造のトランジスタユニットを示す説明図
である。
チフィンガー構造のトランジスタユニットを示す説明図
である。
【図１１】 ボンディングワイヤを接続した従来のマル
チフィンガー構造のトランジスタユニットを示す説明図
である。
チフィンガー構造のトランジスタユニットを示す説明図
である。
【図１２】 図１１のトランジスタユニットの等価回路
を示す回路図である。
を示す回路図である。
【図１３】 図１２のトランジスタユニットの等価回路
を示す回路図である。
を示す回路図である。
８…ゲートフィンガー電極、１２…ドレインフィンガー
電極、１２ａ…ドレイン引き出し電極、１２ｂ…ゲート
引き出し電極、２１…ドレインパッド、２２…ゲートパ
ッド。
電極、１２ａ…ドレイン引き出し電極、１２ｂ…ゲート
引き出し電極、２１…ドレインパッド、２２…ゲートパ
ッド。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 井上 壽明
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 小瀬 泰
東京都港区芝五丁目７番１号 日本電気
株式会社内
(56)参考文献 特開 平５−251479（ＪＰ，Ａ)
特開 平３−289143（ＪＰ，Ａ)
特開 平８−181308（ＪＰ，Ａ)
特開 平６−97447（ＪＰ，Ａ)
特開 平１−181574（ＪＰ，Ａ)
特開 昭60−200547（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336 - 21/338
H01L 27/095 - 27/098
H01L 29/76
H01L 29/772 - 29/778
H01L 29/78
H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 高濃度に不純物が導入された基板と、こ
の基板上に形成されたエピタキシャル層と、このエピタ
キシャル層の第１の領域に表面から前記基板に達するま
で形成された第１の高濃度層とを有する半導体基板と、 前記エピタキシャル層表面の第２の領域にドレインとゲ
ートとソースからなる単位セルを互いに隣接して複数個
整列したユニットと、 このドレインの長手方向と直交する方向に延在し、各単
位セルのドレインを共通接続したドレイン引き出し電極
と、 前記ドレイン引き出し電極とは前記ユニットに対し対向
する辺に位置し、ゲート長手方向と直交する方向に延在
し、各単位セルのゲートを共通接続したゲート引き出し
電極と、 前記ドレイン引き出し電極の一端に設けられたドレイン
パッドと、前記ゲート引き出し電極の一端でありかつ前
記ドレインパッドとは反対側の端に設けられたゲートパ
ッドとからなるトランジスタユニットを少なくとも２つ
有し、 前記エピタキシャル層表面の第３の領域に形成され、一
端が前記ゲートパッドと電気的に接続され、他端が前記
第１の高濃度層と基板中で電気的に接続されたダイオー
ドを備え、 隣接するトランジスタユニットのドレイン引き出し電極
同士、またはゲート引き出し電極同士を近接して配置し
たことを特徴とする半導体装置。 - 【請求項２】 請求項１において、 ２個のソース同士の間には前記半導体基板の主表面から
裏面にかけて第２の高濃度層が形成され、前記ソースは
それぞれコンタクトを介して前記第２の高濃度層に電気
的に接続され、前記ソースと前記半導体基板とは電気的
に接続されていることを特徴とする半導体装置。 - 【請求項３】 請求項２において、 ２つの前記トランジスタユニットを互いに平行に配置
し、隣り合ったトランジスタユニットのゲート引き出し
電極を共用し、 前記隣り合ったトランジスタユニットのドレイン引き出
し電極同士を配線で接続したことを特徴とする半導体装
置。 - 【請求項４】 請求項３において、 ２つの前記トランジスタユニットを互いに平行に配置し
たトランジスタユニット対を複数個配置したことを特徴
とする半導体装置。 - 【請求項５】 請求項４において、 前記トランジスタユニット対のドレインパッド間同士を
電気的に接続し、前記トランジスタユニット対のゲート
パッド間同士を電気的に接続したことを特徴とする半導
体装置。 - 【請求項６】 シリコン基板の主表面にドレインとソー
スと、ポリシリコンで形成され、第１の金属配線層と電
気的に接続されたゲートとからなる絶縁ゲート型トラン
ジスタ単位セルを互いに隣接して複数個整列したユニッ
トと、 このドレインの長手方向と直交する方向に延在し、各単
位セルのドレインを共通接続したドレイン引き出し電極
と、 前記第１の金属配線層より上層に位置した第２の金属配
線層で形成され、前記ドレイン引き出し電極とは前記ユ
ニットに対し対向する辺に位置し、ゲート長手方向と直
交する方向に延在し、前記第１の金属配線層を介して各
単位セルのゲートを共通接続したゲート引き出し電極
と、 前記ドレイン引き出し電極および前記ゲート引き出し電
極の何れとも交差することなく前記ソースに接続された
ソース電極と、 前記ドレイン引き出し電極の一端に設けられたドレイン
パッドと、 前記ゲート引き出し電極の一端でありかつ前記ドレイン
パッドとは反対側の端に設けられたゲートパッドとから
なるトランジスタユニットを少なくとも２つ有し、 隣接するトランジスタユニットのドレイン引き出し電極
同士は、平行かつ近接して配置されたことを特徴とする
半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04616497A JP3481813B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
| EP98103155A EP0862224A1 (en) | 1997-02-28 | 1998-02-23 | Semiconductor device |
| TW087102759A TW412780B (en) | 1997-02-28 | 1998-02-24 | Semiconductor device |
| CN98100463A CN1123933C (zh) | 1997-02-28 | 1998-02-27 | 半导体器件 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04616497A JP3481813B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242169A JPH10242169A (ja) | 1998-09-11 |
| JP3481813B2 true JP3481813B2 (ja) | 2003-12-22 |
Family
ID=12739383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04616497A Expired - Fee Related JP3481813B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3481813B2 (ja) |
| KR (1) | KR100292904B1 (ja) |
| CN (1) | CN1123933C (ja) |
| TW (1) | TW412780B (ja) |
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|---|---|---|---|---|
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| SE520109C2 (sv) * | 2000-05-17 | 2003-05-27 | Ericsson Telefon Ab L M | Effekttransistorer för radiofrekvenser |
| US6963140B2 (en) * | 2003-03-17 | 2005-11-08 | Analog Power Intellectual Properties | Transistor having multiple gate pads |
| US7760317B2 (en) * | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
| JP2006269835A (ja) * | 2005-03-24 | 2006-10-05 | Nec Electronics Corp | 半導体装置 |
| JP2008199037A (ja) * | 2008-03-10 | 2008-08-28 | Renesas Technology Corp | 電力用半導体装置および電源回路 |
| CN102034864B (zh) * | 2009-09-28 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及制备其的方法 |
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| US10600746B2 (en) * | 2018-07-19 | 2020-03-24 | Cree, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors |
| CN118116966A (zh) * | 2022-11-30 | 2024-05-31 | 华为技术有限公司 | 半导体器件、半导体器件的制备方法及电子设备 |
| CN118523734A (zh) * | 2024-07-24 | 2024-08-20 | 成都屿西半导体科技有限公司 | 一种X波段高压大功率GaN MMIC功率放大器 |
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|---|---|---|---|---|
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| US5023677A (en) * | 1990-05-02 | 1991-06-11 | Texas Instruments Incorporated | Low parasitic FET topology for power and low noise GaAs FETs |
| JPH05251479A (ja) * | 1991-11-27 | 1993-09-28 | Nec Corp | 高周波用電界効果トランジスタ |
| JPH08162480A (ja) * | 1994-12-03 | 1996-06-21 | Sony Corp | 保護ダイオード内蔵型電界効果トランジスタ |
| JP2669392B2 (ja) * | 1995-03-10 | 1997-10-27 | 日本電気株式会社 | 半導体装置およびその実装構造 |
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- 1997-02-28 JP JP04616497A patent/JP3481813B2/ja not_active Expired - Fee Related
-
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- 1998-02-24 TW TW087102759A patent/TW412780B/zh not_active IP Right Cessation
- 1998-02-27 KR KR1019980006451A patent/KR100292904B1/ko not_active IP Right Cessation
- 1998-02-27 CN CN98100463A patent/CN1123933C/zh not_active Expired - Fee Related
Also Published As
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|---|---|
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