JPS58178546A - 半導体装置 - Google Patents

半導体装置

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JPS58178546A
JPS58178546A JP57061451A JP6145182A JPS58178546A JP S58178546 A JPS58178546 A JP S58178546A JP 57061451 A JP57061451 A JP 57061451A JP 6145182 A JP6145182 A JP 6145182A JP S58178546 A JPS58178546 A JP S58178546A
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JP
Japan
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conductor
conductive layer
layer
input
transistor
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JP57061451A
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Osamu Ishikawa
修 石川
Takeya Ezaki
豪弥 江崎
Masabumi Kubota
正文 久保田
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Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数の半導体素子と入力整合回路を同一パソ
ケージに設置した半導体装置に関し、特に、複数の半導
体素子及び入力整合回路の特性上のバラツキの両方を軽
減出来ると同時に、ワイヤーボンドによるワイヤー形状
の変動を押さえてワイヤーのインダクタンスの変化を減
少させ、半導体素子を均一動作させることが出来る半導
体装置に関する。
従来、複数のトランジスタと入力整合回路を同一パッケ
ージに設置する場合、各トランジスタ毎に個別に整合回
路を設け、パッケージ内の端部で接続していた。
第１図は、従来の半導体装置の内部構造を示す平面図で
ある。同図において、熱伝導性の良好なセラミックなど
からなる絶縁性基板１の一主面上にゲート電極用導電層
２、第１ドレイン電極用導電層３、第２ドレイン電極用
導電層４、ソース電極用導電層６がメタライズ等の方法
で形成されている。そして入力整合用容量６と出力整合
用容量７が、ソース電極用導電層６にダイボンドされ、
第１電界効果トランジスター８と第２電界効果トランジ
スター９が第１ドレイン電極用導電層３にダイボンドさ
れている。
第１のトランジスター８，９のソース電極は、それぞれ
ムｌはムＵ等のワイヤ１０．１１によって、ソース電極
用導電層６に接続されている。
又、ゲート電極はワイヤー１２．１３によって入力整合
用容量６に接続され、さらにワイヤー１４．１５によっ
て、ゲート電極用導電層２に接続されている。第１ドレ
イン電極用導電層３は、ワイヤー１６．１７によって、
出力整合用容針７と接続され、さらにワイヤー１８．１
９によって第２ドレイン電極用導電層４に接続されてい
る。
尚、ソース電極用導電層已に接続されたアース導電層で
ある。１ 第２図は、第１図に示した半導体装置の等価回路を模式
的に表わしだものである。同図において、第１図と同一
番号にダッシュが付された部分は、それぞれ同部分の等
側部分を示す。又、Ｇ１．ＤＩ。
Ｓｌは、第１電界効果トランジスタ８のゲート。
ドレイン、ソースに対応し、Ｇ２．Ｄ２，８２は同様に
第２電界効果トランジスタ９のゲート、ドレイン、ソー
スに対応している。電界効果トランジスタ８及び９には
それぞれ第１整合回路２１と第２整合回路２２が独立し
て接続されている。整合回路２１．２２の入力側は、接
点２′で接続されているものの、トランジスター側につ
いては、ゲートＧ１及びＧ２に分れている。この様な従
来例においては、整合回路２１．２２の特性のバラツキ
によって、整合回路２１．２２のトラン／スター側つま
りゲー）Ｇ１及び０２間において、電位及びインピーダ
ンスが変動する。従って、トランジスタ８，９を並列動
作させる場合、トランジスタ８，９０入力間に差を生じ
、一方のトランジスターには過大な入力が入り、他方の
トランジスターには、入力が殆んど入らず、結果として
パッケージ全体から得られる合計の出力としては小さな
値しか得られず、しかも複数トランジスターを並列にし
かも均一に動作させる事は極めて困難であった。
第３図に他の従来例を示す。第３図に示しだ個分、１チ
ツプに多数の個別トランジスターを形成し、並列動作さ
せるトランジスターの入力パッドをムｌ又はムＵ等で直
接接続した例である。第３図において、２３〜２６け、
それぞれ個別トランジスターのンースパッド、２７〜３
ｏはゲートハツトである。ゲートパッド２７〜３ｏはム
Ｅ又はムｕ等（７）’ツイヤ−３１〜３３によって結線
されている。しかし、本従来例ではワイヤーを用いてい
る為に、各ゲート間に大きなインダクタンス分が存在し
てしまい、しかもワイヤーの寸法のバラツキを生じやす
く、トランジスターを並列に均一に動作させる事は極め
て困難であった。
更に、この従来例では１チツプに多数の個別トランジス
ターを独立して形成する場合、１チツプ内に不良トラン
ジスターが存在した時に、これを避ける為に、その入力
となるゲートパッドをとばしてワイヤーで相互接続する
必要がある。従って相互接続のワイヤーの寸法の不均一
が、各トランジスタのゲート間のインダクタンスに大き
な差をもたらし、各トランジスタの入力ゲート部におい
てインピーダンス及び電位の変動となって現われ。
複数トランジスターを並列にかつ均一に動作させる事は
極めて困難であった。
本発明は、以上説明した従来の欠点に鑑みてなされたも
ので、本発明はインピーダンス整合［１１路と複数の半
導体素子の特性のバラツキを軽減出来、複数の半導体素
子を均一に並列動作させることが出来る半導体装置を提
供せんとするものである。
以下、本発明の構成を図面を用いて説明する。
第４図は本発明の半導体装置の一実施例の内部構造を示
す平面図、第５図は第４図のムーム′断面図、第６図は
第４図のＢ−Ｂ’断面図である。
同図において、第１図と同一番号は同一部分を示し、３
４は太い金属等で形成した導電体である。
第１電界効果トランジスタ８，９のゲート電極は、それ
ぞれワイヤー３６．３６によって導電体３４に接続され
、ワイヤー３７．３８によって入力整合用容量６に接続
され、さらに、ワイヤー１４゜１６によってゲート電極
用導電層２に接続されている。
本実施例では図面から明らかなように、導電体３４は、
太い金属で形成されている。又、導電体３４は、ワイヤ
ー３６〜３８と電気的に接続しており、他とは何ら電気
的に接続されていない。
更に、導電体３４は第６図に示す様にその長手方向の両
端で絶縁体３９で支持されている。
以上、明らかな様に本実施例においては、同一パッケー
ジ内において、久方整合回路６と複数のトランジスタ８
，９のゲートが、極めて小さなインダクタンス分しかな
い導電体３４を中継して接続されている８ 第７図は、第４図〜第６図に示す本発明に係る半導体装
置の等価回路を模式的に表わしだものである。同図にお
いて、第４図〜第６図と同一番号にダッシュを付けたも
のは同部分の等側部分を示す。
第７図において、入力整合回路部４ｏは、パッケージの
入力端部の接点２′で接続されているだけでなく、接続
線３４′においても接続されているので、整合回路のイ
ンピーダンス及び電位の変動を極めて小さくする事がで
きる。又、トランジスタ部４１の入力部分も同電位線３
４′で相互に接続され、入力整合回路部４０に接続され
ているので、トランジスタ８，９に入力される信号もバ
ラツキがなくなり均一となる、 以−１二の様に、本発明に係る実施例においては人力整
合回路部とトランジスタ部の入力を、極めて小さなイン
ダクタンス分しか持たない導電体３４を中継して接続し
ている為、各トランジスタ８゜９に入力整合回路を個別
に接続し、パッケージ入力端だけで接続した従来例に比
べ、入力整合回路部とトランジスタ部におけるインピー
ダンス及び電位の変動を極めて小さくする・攬ノ・でき
る。従って、各トランジスターに平均して入力電力を与
えることができ、パッケージの出力仙１から大きな出力
電力を得る事ができる。
又、本発明に係る実施例によ第１ば導電体３４から、入
力整合用容量６及び電界効果トランジスター８，９へ直
線的にワイヤー３６・３８を張る事ができる為、ワイヤ
ーボンドする場合に発生するワイヤー形状の変動を極め
て小さくする事ができる。又、導電体３４の位置をグラ
ンドよりかなり高くすれば、ワイヤー３６〜３８のイン
ダクタンス分の減少を押さえる事ができ、理想的な整合
回路を得る事ができる。
更に、本発明に係る実施例によれば１チツプに抜数の独
立したトランジスタを形成したチップを使用する場合で
も、不良のトランジスターを避けて、インダクタンス分
の小さな導電体３４から良品のトランジスターの入力パ
ッドへワイヤーボンドすれば良く、従来例の様な直接ト
ランジスタの入力パッドをワイヤーボンドする方法に比
べ、各ゲート間に存在するインダクタンスの差電極めて
小さくすることができるので、インピーダンス及び電位
の変動が小さく、各トランジスターに均一に電力を供給
することができる。
第８図は導電体の構造の他の実施例を示すものである。
同図は第６図と同じ部分の他の実施例を示すもので、第
６図と同一番号は同一部分を示す。すなわち、同図にお
いて、４２は絶縁支持体４３の一＝一部表面に導電体を
メタライズ等の方法で形成したものである。
以上の実施例として電界効果トランジスターのソース接
地の場合を説明しだが、他の接地方式でも同様の効果力
律）られることは言うまでもない。
又、半導体素子として電界効果１ラン／スタを用いたも
ので説明しだが、バイポーラ・トランジスタ等の他の能
動素子でも効果かれ）られることは明らかである。
以上、本発明は入力整合回路と半導体素子を同一パッケ
ージに設置した半導体装置の高性能化に極めて大きく寄
与することが出来るので工業的価値が高いものである。
【図面の簡単な説明】
第１図は従来の半導体装置を示す平面図、第２図は同図
の等価回路図、第３図は他の従来例を示す部分図、第４
図は本発明の一実施例に係る半導体装置の平面図、第６
図は第３図のムーム′断面図、第６図は第３図のＢ−Ｂ
’断面図、第７図は第４図の等価回路図、第８図は本発
明の他の実施例を示す構成図である。 １・・・・・・絶縁性基板、２・・・・　ゲート電極用
導電層、６・・・・・・入力整合用容量、８，９・・・
・・・電界効果トランジスタ、３６〜３８・・・・・・
ワイヤー、３４・・・・・・導電体。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 弼 ２θ 第２図 りｌ 第３図 ？３ 第４図 第５図 、７１ 第６図 ４ 第７図

Claims (1)

    【特許請求の範囲】
  1. 複数の半導体素子と入力整合回路を同一パッケージに設
    置した半導体装置であって、前記複数の半導体素子と前
    記入力整合回路の間に設けられた中継用導電体を備え、
    前記中継用導電体を介して前記複数の半導体素子と前記
    入力整合回路を相互接続することを特徴とする半導体装
    置。
JP57061451A 1982-04-12 1982-04-12 半導体装置 Pending JPS58178546A (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3996603A (en) * 1974-10-18 1976-12-07 Motorola, Inc. RF power semiconductor package and method of manufacture

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3996603A (en) * 1974-10-18 1976-12-07 Motorola, Inc. RF power semiconductor package and method of manufacture

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