JPH0576783B2 - - Google Patents

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JPH0576783B2
JPH0576783B2 JP59167509A JP16750984A JPH0576783B2 JP H0576783 B2 JPH0576783 B2 JP H0576783B2 JP 59167509 A JP59167509 A JP 59167509A JP 16750984 A JP16750984 A JP 16750984A JP H0576783 B2 JPH0576783 B2 JP H0576783B2
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JP
Japan
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power supply
wiring
integrated circuit
semiconductor integrated
conductive layer
Prior art date
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Expired - Lifetime
Application number
JP59167509A
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English (en)
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JPS6146050A (ja
Inventor
Hisashi Nagamine
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP59167509A priority Critical patent/JPS6146050A/ja
Publication of JPS6146050A publication Critical patent/JPS6146050A/ja
Publication of JPH0576783B2 publication Critical patent/JPH0576783B2/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路装置の回路能力向上
に関するものである。
（従来の技術） 一般に、半導体集積回路装置においてその入力
特性を向上する為には、回路に供給する電源の浮
き及び落ちを極力少なくする必要がある。このた
め浮き及び落ちを抑えるために電源線の幅をでき
るだけ広げた半導体集積回路装置が考えられ使用
されてきた。しかし電源の浮き及び落ちを抑えた
ものの、半導体集積回路装置の面積を必要以上大
きくしてしまうという欠点があつた。
（発明が解決しようとする問題点） 本発明の目的は電源の浮き及び落ちを抑え、し
かも面積の小さい半導体集積回路装置を提供する
ことである。
（問題を解説するための手段） 本発明は、電源パツドと内部回路とを接続する
導電層から成る電源線を有する半導体集積回路装
置において、電源線を絶縁層を介し、同一成分の
複数の導電層から成る積層構造とし、これら複数
の導電層は互いに導通されたものである。
（実施例） 以下に図面を参照して本発明をより詳細に説明
する。
従来は第３図に示すように電源パツト１から広
い配線３を用いて回路２に電源電圧を供給してい
た。第４図は第３図のＡからＢの点線で示した部
分の断面図で、基板３１の上に絶縁層３２に囲ま
れた導電層３３がある。
かかる構成では導電層３３の厚さには限界があ
るため幅をかなり広くしないと配線インピーダン
スによつて第３図の回路２に雑音が加わり出力の
歪みが大きくなつていた。
本発明の一実施例による第１図によれば電源パ
ツト１１から回路１２への配線を配線１３とその
上の同一成分からなる同じ幅の配線１４の二つの
層の配線で形成している。第２図は第１図の
A′からB′の点線で示した部分の断面図で基板４
１の上に絶縁層４２をはさみ第一導電層４３と第
二導電層４４がある。
このように回路に供給する電源に２つの同一成
分からなる導電層４３，４４を用いれば、第１図
の回路１２で消費される電流による配線インピー
ダンスからの影響を十分抑えるだけの配線断面積
にすることができるので回路の能力を向上させ、
規格に対して十分余裕を持たせることができる。
また従来の電源電圧を供給する配線３（または導
電層３３）の断面積を細い幅で実現できるので従
来の半導体集積回路装置に比べるとチツプサイズ
を小さくすることができる。
以上本発明の技術分野について回路能力の向上
につき述べて来たが、複数の同成分の層を重ねて
配線の断面積を増すことにより配線寿命を伸すこ
ともできる。
又本発明がバイポーラその他の集積回路装置に
適用出来る事は申す迄もない。
（発明の効果） このように本発明によれば、チツプチツプを大
きくすることなく電源の浮きや落ちを防ぐことが
できる。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体集積回
路装置の電源配線を示すブロツク図、第２図は第
１図Ａ−Ｂ断面での断面図である。第３図は従来
の電源配線を示すブロツク図である。第４図は第
３図A′−B′断面図である。 １，１１……電源パツド、２，１２……回路、
３，１３，１４……回路に配線されている電源
線、３１，４１……基板、３２，４２……絶縁
層、３３……導電層、４３……第一導電層、４４
……第二導電層。

Claims (1)

    【特許請求の範囲】
  1. １ 電源パツドと内部回路とを接続する導電層か
    ら成る電源線を有する半導体集積回路装置におい
    て、前記電源線を絶縁層を介し、同一成分の複数
    の導電層から成る積層構造とし、前記複数の導電
    層は互いに導通されてなることを特徴とする半導
    体集積回路装置。
JP59167509A 1984-08-10 1984-08-10 半導体集積回路装置 Granted JPS6146050A (ja)

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JP59167509A JPS6146050A (ja) 1984-08-10 1984-08-10 半導体集積回路装置

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JPS6146050A JPS6146050A (ja) 1986-03-06
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0530358Y2 (ja) * 1987-05-12 1993-08-03
JPH02163960A (ja) * 1988-12-16 1990-06-25 Toshiba Corp 半導体装置
JPH0750708B2 (ja) * 1989-04-26 1995-05-31 株式会社東芝 半導体装置

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Publication number Priority date Publication date Assignee Title
JPS5732654A (en) * 1980-08-07 1982-02-22 Nec Corp Semiconductor integrated circuit device
JPS58196034A (ja) * 1982-05-11 1983-11-15 Toshiba Corp 表示装置用駆動回路基板
JPS5966150A (ja) * 1982-10-08 1984-04-14 Toshiba Corp 半導体装置およびその製造方法

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