JPH073642Y2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH073642Y2 JPH073642Y2 JP1985157913U JP15791385U JPH073642Y2 JP H073642 Y2 JPH073642 Y2 JP H073642Y2 JP 1985157913 U JP1985157913 U JP 1985157913U JP 15791385 U JP15791385 U JP 15791385U JP H073642 Y2 JPH073642 Y2 JP H073642Y2
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- JP
- Japan
- Prior art keywords
- power supply
- wiring
- potential
- supply wiring
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、積層配線構造を有する半導体デバイスの電源
配線方法に関するもので、特に電源電位を安定化させ、
チップ面積を減少させるものである。
配線方法に関するもので、特に電源電位を安定化させ、
チップ面積を減少させるものである。
この考案は、積層配線構造を有する半導体装置に電源線
を配線する際に、外部取り出し電極下に電源配線を形成
することによって、電源電位のAC的なふらつきによる誤
動作、ノイズの発生をチップ面積を増大させることなく
抑えたものである。
を配線する際に、外部取り出し電極下に電源配線を形成
することによって、電源電位のAC的なふらつきによる誤
動作、ノイズの発生をチップ面積を増大させることなく
抑えたものである。
第２図は従来の半導体装置の電源配線方法が示されてい
る。第２図の（Ａ）においては、酸化膜の下にある第１
の配線層３は、酸化膜上に形成されたパッド６と第２の
配線層５の間に設けられている。第１の配線層がV
SSに、第２配線はVDDの電位に保たれる。一方第２図
（Ｂ）においては、酸化膜の下にある第１の配線層３
は、酸化膜上の第２の配線層５の外側にあって、パッド
６の内側と外側に分割して設けられている。
る。第２図の（Ａ）においては、酸化膜の下にある第１
の配線層３は、酸化膜上に形成されたパッド６と第２の
配線層５の間に設けられている。第１の配線層がV
SSに、第２配線はVDDの電位に保たれる。一方第２図
（Ｂ）においては、酸化膜の下にある第１の配線層３
は、酸化膜上の第２の配線層５の外側にあって、パッド
６の内側と外側に分割して設けられている。
第２図（Ａ）の装置の場合には、チップ面積は小である
が、電源配線面積が小であるので電源配線層３と基板と
の層間容量が小で、電源配線のインピーダンスが大とな
る。従ってゲインの大きないくつかの出力バッファが同
時に変化した場合には、チップの電源電位がAC的にVP-P
＝2Vも変動することがある。これがノイズ発生、誤動作
の原因となり問題となっていた。
が、電源配線面積が小であるので電源配線層３と基板と
の層間容量が小で、電源配線のインピーダンスが大とな
る。従ってゲインの大きないくつかの出力バッファが同
時に変化した場合には、チップの電源電位がAC的にVP-P
＝2Vも変動することがある。これがノイズ発生、誤動作
の原因となり問題となっていた。
一方第２図（Ｂ）の装置の場合には、電源配線層３がパ
ッド６の両側に存在するので、電源配線面積は第２図
（Ａ）の装置の場合より大になる。従って相対的には電
源配線層３と基板との間の層間容量は大となり、電源配
線のインピーダンスは小となって電源電位は安定する
が、電極面積が大になった分だけチップ面積も大きくし
なければならないと言う問題点があった。
ッド６の両側に存在するので、電源配線面積は第２図
（Ａ）の装置の場合より大になる。従って相対的には電
源配線層３と基板との間の層間容量は大となり、電源配
線のインピーダンスは小となって電源電位は安定する
が、電極面積が大になった分だけチップ面積も大きくし
なければならないと言う問題点があった。
更に、第３図を用いて説明する。半導体素子内の出力バ
ッファが同時に変化した場合、等価的に第３図Ｂに示す
回路及び式で表わすことができる。
ッファが同時に変化した場合、等価的に第３図Ｂに示す
回路及び式で表わすことができる。
第３図Ｂの等価回路において、11は電源ライン（いわゆ
る電源又はGNDライン）、ここでは例えばGNDラインとす
る。このGNDラインの電位はGND配線によるL,R,Cの分布
定数により本来のGND固定電位にはならない。
る電源又はGNDライン）、ここでは例えばGNDラインとす
る。このGNDラインの電位はGND配線によるL,R,Cの分布
定数により本来のGND固定電位にはならない。
V0は、出力バッファが変化したときの出力バッファのGN
D端でのGND電位の変化、即ち電源ノイズである。L,R及
びＣは夫々GND配線のインダクタンス、GND配線抵抗及び
GND配線と半導体チップの基板（固定電位）間の層間容
量を示す。v0はGND配線を介して他のバッファ部分（入
力バッファ、内部バッファ等）にかかるGND電位であ
る。このv0は第３図Ａの電源端子波形の振幅に相当す
る。
D端でのGND電位の変化、即ち電源ノイズである。L,R及
びＣは夫々GND配線のインダクタンス、GND配線抵抗及び
GND配線と半導体チップの基板（固定電位）間の層間容
量を示す。v0はGND配線を介して他のバッファ部分（入
力バッファ、内部バッファ等）にかかるGND電位であ
る。このv0は第３図Ａの電源端子波形の振幅に相当す
る。
そして、上記等価回路における電源ノイズV0とGND電位
（振幅）v0と層間容量との関係式を示すと下記の如くな
る。
（振幅）v0と層間容量との関係式を示すと下記の如くな
る。
ｋ＝１のとき ｋ＞１のとき ０＜ｋ＜１のとき 但し、 ｔは時間 T0は第３図Ａの電源端子波形の周期 半導体の場合は一般に（３）式（即ち０＜ｋ＜１）が適
用される。但しＬ＜Ｃである。
用される。但しＬ＜Ｃである。
GND電位の振らつきv0を小さくする（即ち安定にする）
ためには、（３）式でｋを出来るだけ０に近づけること
が必要であり、そのためには においてＣの値を大きくする必要がある。
ためには、（３）式でｋを出来るだけ０に近づけること
が必要であり、そのためには においてＣの値を大きくする必要がある。
つまり、層間容量Ｃが大きければ、出力バッファの変化
で発生した電源ノイズV0は層間容量Ｃを通して吸収さ
れ、他のバッファ部分に供給されるGND電位v0はV0によ
って変動せず、安定することになる。
で発生した電源ノイズV0は層間容量Ｃを通して吸収さ
れ、他のバッファ部分に供給されるGND電位v0はV0によ
って変動せず、安定することになる。
なお、上述はGND電位ついて説明したが、電源電位も同
様である。
様である。
本考案に係る半導体装置は、半導体基板１の同一層間絶
縁膜２上に電源配線３を多重に形成し、この電源配線３
のうち最外周の電源配線領域上に絶縁膜２′を介して外
部取り出し電極（パッド）６を配設して構成する。
縁膜２上に電源配線３を多重に形成し、この電源配線３
のうち最外周の電源配線領域上に絶縁膜２′を介して外
部取り出し電極（パッド）６を配設して構成する。
電源配線３をパッドの内側と外側に分割したので、この
電源配線層３と基板１との間の層間容量は大となり、電
源配線のインピーダンスは小となる。これは第３図Ｂに
於ける０＜ｋ＜１に対応し、この様な構成を採用するこ
とによって第３図Ａに示されるような電源電位の振らつ
きが低く抑えられている。
電源配線層３と基板１との間の層間容量は大となり、電
源配線のインピーダンスは小となる。これは第３図Ｂに
於ける０＜ｋ＜１に対応し、この様な構成を採用するこ
とによって第３図Ａに示されるような電源電位の振らつ
きが低く抑えられている。
しかもこの外側の電源配線は、パッド６の下に設けられ
ているので従来の素子のようにチップ面積が大きくなる
ことはない。
ているので従来の素子のようにチップ面積が大きくなる
ことはない。
本考案の主旨はチップ周辺電源配線による電源電位安定
化の方法としてパッドの下を利用することにある。
化の方法としてパッドの下を利用することにある。
本例においては、積層配線構造の半導体デバイスにおい
て、第１図（Ａ）及び第１図（Ｂ）（第１図（Ａ）のＢ
−Ｂ′断面）に示すように、シリコン（Si）基板１上に
SiO2からなる層間絶縁膜２が形成され、この層目絶縁膜
２上にループ状の下層配線層による第１の配線層３が多
重に形成される。さらに、この第１の配線層３上を含ん
でSiO2からなる層間絶縁膜２′が形成され、この層間絶
縁層２′上に上層配線である第２の配線層５及び外部取
り出し電極即ちパッド６が形成され、特に、外側の第１
の配線層３に対応した領域上にパッド６が配設される。
外側及び内側の第１の配線層３は互いに接続されてい
る。４はオーバーパッシベーション膜である。パッド６
はリードフレームのワイヤリングに用いられるが、その
下の下層配線による第１の配線層３は電源配線（VDD又
はVSS）として用いられる。電源配線は電位安定化の為
電源配線と基板との層間容量をふやし、抵抗を減少させ
るようにさらに電源配線を太くすれば、出力バッファ変
化時発生するチップ電源電位のAC的な振らつきを減少さ
せることができる。この為に電源となる第１の配線層３
はパッド６下全面にしき、かつパッド−パッド間もスペ
ースがあればできるだけ太くする。この場合、周辺電源
配線は、パッド６より外側へ大きくはみ出すことがない
のでチップ面積が増加することはない。
て、第１図（Ａ）及び第１図（Ｂ）（第１図（Ａ）のＢ
−Ｂ′断面）に示すように、シリコン（Si）基板１上に
SiO2からなる層間絶縁膜２が形成され、この層目絶縁膜
２上にループ状の下層配線層による第１の配線層３が多
重に形成される。さらに、この第１の配線層３上を含ん
でSiO2からなる層間絶縁膜２′が形成され、この層間絶
縁層２′上に上層配線である第２の配線層５及び外部取
り出し電極即ちパッド６が形成され、特に、外側の第１
の配線層３に対応した領域上にパッド６が配設される。
外側及び内側の第１の配線層３は互いに接続されてい
る。４はオーバーパッシベーション膜である。パッド６
はリードフレームのワイヤリングに用いられるが、その
下の下層配線による第１の配線層３は電源配線（VDD又
はVSS）として用いられる。電源配線は電位安定化の為
電源配線と基板との層間容量をふやし、抵抗を減少させ
るようにさらに電源配線を太くすれば、出力バッファ変
化時発生するチップ電源電位のAC的な振らつきを減少さ
せることができる。この為に電源となる第１の配線層３
はパッド６下全面にしき、かつパッド−パッド間もスペ
ースがあればできるだけ太くする。この場合、周辺電源
配線は、パッド６より外側へ大きくはみ出すことがない
のでチップ面積が増加することはない。
電源配線が内側と外側に分割されているので、電源配線
と基板との間の層間容量が大きくなり、電源電位のAC的
な振らつきが減少したため、誤動作とかノイズ発生等の
問題が発生しなくなった。また、パッドの下に電源配線
層を配したので、チップ面積の増大をもたらすこともな
かった。
と基板との間の層間容量が大きくなり、電源電位のAC的
な振らつきが減少したため、誤動作とかノイズ発生等の
問題が発生しなくなった。また、パッドの下に電源配線
層を配したので、チップ面積の増大をもたらすこともな
かった。
第１図Ａは本考案の半導体装置を上から見た図で、第１
図Ｂは第１図ＡのＢ−Ｂ′の断面図である。第２図は従
来の半導体装置を示す。第３図Ａは電源電位の振らつき
を示し、第３図Ｂはそれを説明する図式である。 １はSi基板、２はSiO2、３は第１配線層、４はオーバー
パッシベーション膜、５は第２配線層、６はパッドであ
る。
図Ｂは第１図ＡのＢ−Ｂ′の断面図である。第２図は従
来の半導体装置を示す。第３図Ａは電源電位の振らつき
を示し、第３図Ｂはそれを説明する図式である。 １はSi基板、２はSiO2、３は第１配線層、４はオーバー
パッシベーション膜、５は第２配線層、６はパッドであ
る。
Claims (1)
- 【請求項１】半導体基板の同一層間絶縁膜上に電源配線
を多重に形成し、該電源配線のうち最外周の電源配線領
域上に絶縁膜を介して外部取り出し電極を配設したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985157913U JPH073642Y2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985157913U JPH073642Y2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265840U JPS6265840U (ja) | 1987-04-23 |
| JPH073642Y2 true JPH073642Y2 (ja) | 1995-01-30 |
Family
ID=31080903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985157913U Expired - Lifetime JPH073642Y2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073642Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003289104A (ja) * | 2002-03-28 | 2003-10-10 | Ricoh Co Ltd | 半導体装置の保護回路及び半導体装置 |
| JP2006245596A (ja) * | 2006-04-03 | 2006-09-14 | Ricoh Co Ltd | 半導体装置 |
| JP2013238453A (ja) * | 2012-05-14 | 2013-11-28 | Nippon Soken Inc | 磁気センサ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846854B2 (ja) * | 1975-08-25 | 1983-10-19 | 株式会社日立製作所 | タソウハイセンコウゾウノハンドウタイソウチ |
-
1985
- 1985-10-16 JP JP1985157913U patent/JPH073642Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6265840U (ja) | 1987-04-23 |
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