JPH07106524A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07106524A JPH07106524A JP5274794A JP27479493A JPH07106524A JP H07106524 A JPH07106524 A JP H07106524A JP 5274794 A JP5274794 A JP 5274794A JP 27479493 A JP27479493 A JP 27479493A JP H07106524 A JPH07106524 A JP H07106524A
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 入力パッドが出力パッドに基板の寄生素子を
介して電気的に結合されるのを防止して、パッドを介し
て誘起される漏話、雑音を抑制する。 【構成】 入力パッドとして用いられるパッド３下のｐ
- 型シリコン基板１の表面領域内にｎ+ 型拡散層６を設
ける。拡散層６を絶縁膜２上に形成された引出し電極７
により引き出し、交流的接地点に接続する。
介して電気的に結合されるのを防止して、パッドを介し
て誘起される漏話、雑音を抑制する。 【構成】 入力パッドとして用いられるパッド３下のｐ
- 型シリコン基板１の表面領域内にｎ+ 型拡散層６を設
ける。拡散層６を絶縁膜２上に形成された引出し電極７
により引き出し、交流的接地点に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、高速または高増幅率の半導体集積回路装置
における電極パッドの構成に関する。
関し、特に、高速または高増幅率の半導体集積回路装置
における電極パッドの構成に関する。
【０００２】
【従来の技術】半導体集積回路装置における従来のパッ
ド構造の例を図４に示す。ｐ- 型シリコン基板１上に絶
縁膜２を介してパッド電極３、４が形成されている。パ
ッド３、４は、図示されていない配線を介して半導体基
板内に形成された回路へ接続されている。シリコン基板
１の裏面には裏面電極５が形成されている。この半導体
集積回路装置は、例えばリードフレームのアイランドに
ダイボンドされ、パッド３、４は、ボンディングワイヤ
を介してリードフレームのインナリードに接続される。
ド構造の例を図４に示す。ｐ- 型シリコン基板１上に絶
縁膜２を介してパッド電極３、４が形成されている。パ
ッド３、４は、図示されていない配線を介して半導体基
板内に形成された回路へ接続されている。シリコン基板
１の裏面には裏面電極５が形成されている。この半導体
集積回路装置は、例えばリードフレームのアイランドに
ダイボンドされ、パッド３、４は、ボンディングワイヤ
を介してリードフレームのインナリードに接続される。
【０００３】ここで、ｐ- 型シリコン基板１の厚さを４
００μｍ、その比抵抗ρをρ＝１５Ωｃｍ、絶縁膜２を
膜厚１μｍのシリコン酸化膜、パッドの大きさを１００
μｍ□とする。また、パッド３、４間の距離は４００μ
ｍであるものとすると、パッド３、４とシリコン基板１
との間には１２０ｆＦ程度の寄生容量Ｃ１、Ｃ２が生じ
る。また、パッド直下の基板領域と裏面電極５との間お
よびパッド直下の基板領域間には寄生抵抗が生じ、これ
を簡単な等価回路で表わすとＲ１、Ｒ２、Ｒ３となり、
その値は上記条件ではそれぞれ１ｋΩ、１ｋΩ、５ｋΩ
となる。したがって、パッド３とパッド４とはシリコン
基板１によって、図５に示すような寄生的な等価回路で
接続されることになる。
００μｍ、その比抵抗ρをρ＝１５Ωｃｍ、絶縁膜２を
膜厚１μｍのシリコン酸化膜、パッドの大きさを１００
μｍ□とする。また、パッド３、４間の距離は４００μ
ｍであるものとすると、パッド３、４とシリコン基板１
との間には１２０ｆＦ程度の寄生容量Ｃ１、Ｃ２が生じ
る。また、パッド直下の基板領域と裏面電極５との間お
よびパッド直下の基板領域間には寄生抵抗が生じ、これ
を簡単な等価回路で表わすとＲ１、Ｒ２、Ｒ３となり、
その値は上記条件ではそれぞれ１ｋΩ、１ｋΩ、５ｋΩ
となる。したがって、パッド３とパッド４とはシリコン
基板１によって、図５に示すような寄生的な等価回路で
接続されることになる。
【０００４】
【発明が解決しようとする課題】この従来のパッド構造
では、上に述べたようにパッド間に交流的な結合が生じ
るので、集積回路の回路動作が影響を受ける。例えば、
パッド３が数ＧＨｚで動作するＥＣＬ論理回路の入力パ
ッドとして用いられ、パッド４がＥＣＬ／ＣＭＯＳレベ
ル変換が行われた後のＣＭＯＳレベルの出力端子として
用いられているものとすると、図５の等価回路は図６に
示すような伝達特性を持つので、ＥＣＬ回路の入力イン
ピーダンスが数１００Ωである場合、パッド４における
５ＶのＣＭＯＳ出力の振幅は、パッド３において０．１
Ｖ程度の信号としてＥＣＬ入力側に漏話することにな
る。この値は、ＥＣＬの論理しきい値０．２５Ｖに比
べ、無視できない大きさである。
では、上に述べたようにパッド間に交流的な結合が生じ
るので、集積回路の回路動作が影響を受ける。例えば、
パッド３が数ＧＨｚで動作するＥＣＬ論理回路の入力パ
ッドとして用いられ、パッド４がＥＣＬ／ＣＭＯＳレベ
ル変換が行われた後のＣＭＯＳレベルの出力端子として
用いられているものとすると、図５の等価回路は図６に
示すような伝達特性を持つので、ＥＣＬ回路の入力イン
ピーダンスが数１００Ωである場合、パッド４における
５ＶのＣＭＯＳ出力の振幅は、パッド３において０．１
Ｖ程度の信号としてＥＣＬ入力側に漏話することにな
る。この値は、ＥＣＬの論理しきい値０．２５Ｖに比
べ、無視できない大きさである。
【０００５】また、図７に示すように、高増幅率の増幅
器８が、パッド３、パッド４間に接続されたときには、
増幅器８の入力インピーダンスを数ｋΩであるとする
と、１ＧＨｚで１／１０の帰還がかかることになり、回
路動作が不安定となる。さらに、高速、高増幅率の増幅
器とデジタル出力が回路に混在する場合、例えばプリア
ンプ付きのＡ／Ｄコンバータや位相比較器については、
この寄生回路が雑音の原因になる。
器８が、パッド３、パッド４間に接続されたときには、
増幅器８の入力インピーダンスを数ｋΩであるとする
と、１ＧＨｚで１／１０の帰還がかかることになり、回
路動作が不安定となる。さらに、高速、高増幅率の増幅
器とデジタル出力が回路に混在する場合、例えばプリア
ンプ付きのＡ／Ｄコンバータや位相比較器については、
この寄生回路が雑音の原因になる。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、半導体基板（１）上に絶縁膜
（２）を介して複数のパッド（３、４）が形成され、半
導体基板内に前記複数のパッドに接続された所定の回路
が形成されている半導体集積回路装置において、少なく
とも一部のパッド（３）下の半導体基板の表面領域内に
は交流的に接地された高不純物濃度の拡散層（６）が形
成されていることを特徴とする半導体集積回路装置が提
供される。そして、好ましくは、前記交流的に接地され
た高不純物濃度の拡散層（６）の上に形成されたパッド
（３）は、入力パッドまたは入出力パッドとして用いら
れる。
め、本発明によれば、半導体基板（１）上に絶縁膜
（２）を介して複数のパッド（３、４）が形成され、半
導体基板内に前記複数のパッドに接続された所定の回路
が形成されている半導体集積回路装置において、少なく
とも一部のパッド（３）下の半導体基板の表面領域内に
は交流的に接地された高不純物濃度の拡散層（６）が形
成されていることを特徴とする半導体集積回路装置が提
供される。そして、好ましくは、前記交流的に接地され
た高不純物濃度の拡散層（６）の上に形成されたパッド
（３）は、入力パッドまたは入出力パッドとして用いら
れる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の半導体集
積回路装置のパッド領域を示す斜視断面図である。図１
に示すように、ｐ- 型シリコン基板１上には絶縁膜２を
介してパッド３、４が形成されている。パッド３下のシ
リコン基板１の表面領域内には高不純物濃度のｎ+ 型拡
散層６が形成されており、そして絶縁膜２上にはパッド
３に隣接して引出し電極７が設けられており、この電極
７は、絶縁膜２に開孔された窓を介してｎ+ 型拡散層６
に接続されている。引出し電極７は集積回路中の最高電
位である＋電源に接続されることにより、交流的に接地
されている。
て説明する。図１は、本発明の第１の実施例の半導体集
積回路装置のパッド領域を示す斜視断面図である。図１
に示すように、ｐ- 型シリコン基板１上には絶縁膜２を
介してパッド３、４が形成されている。パッド３下のシ
リコン基板１の表面領域内には高不純物濃度のｎ+ 型拡
散層６が形成されており、そして絶縁膜２上にはパッド
３に隣接して引出し電極７が設けられており、この電極
７は、絶縁膜２に開孔された窓を介してｎ+ 型拡散層６
に接続されている。引出し電極７は集積回路中の最高電
位である＋電源に接続されることにより、交流的に接地
されている。
【０００８】ｎ+ 型拡散層６のシート抵抗ρS は１０Ω
／□程度であるので無視すると、この場合の基板側の等
価回路は図２のようになる。図２において、Ｃ１１はパ
ッド３と拡散層６との間の寄生容量であり、約３００ｆ
Ｆである。Ｃ１２は拡散層６と基板１間の寄生容量で、
電源電圧が５Ｖのとき約２００ｆＦである。また、Ｃ２
はパッド４と基板１間の寄生容量であり、Ｒ１、Ｒ２、
Ｒ３は、それぞれ拡散層６直下の点と裏面電極５との
間、パッド４直下の点と裏面電極６との間、および拡散
層６直下の点とパッド４直下の点との間の寄生抵抗であ
る。そして、これらはパッドサイズ、絶縁膜２の膜厚、
シリコン基板１の比抵抗が従来例の場合と同じであれ
ば、それぞれ１２０ｆＦ、１ｋΩ、１ｋΩ、５ｋΩとな
る。図２に示されるように、寄生容量Ｃ１１とＣ１２と
の間が接地されている。
／□程度であるので無視すると、この場合の基板側の等
価回路は図２のようになる。図２において、Ｃ１１はパ
ッド３と拡散層６との間の寄生容量であり、約３００ｆ
Ｆである。Ｃ１２は拡散層６と基板１間の寄生容量で、
電源電圧が５Ｖのとき約２００ｆＦである。また、Ｃ２
はパッド４と基板１間の寄生容量であり、Ｒ１、Ｒ２、
Ｒ３は、それぞれ拡散層６直下の点と裏面電極５との
間、パッド４直下の点と裏面電極６との間、および拡散
層６直下の点とパッド４直下の点との間の寄生抵抗であ
る。そして、これらはパッドサイズ、絶縁膜２の膜厚、
シリコン基板１の比抵抗が従来例の場合と同じであれ
ば、それぞれ１２０ｆＦ、１ｋΩ、１ｋΩ、５ｋΩとな
る。図２に示されるように、寄生容量Ｃ１１とＣ１２と
の間が接地されている。
【０００９】よって、本実施例のパッドを増幅器回路に
適用した場合には、図７（ｂ）に示すように、Ａ点が接
地されるため出力側の信号がパッド４を介してパッド３
に帰還されることがなくなり、回路動作が不安定になる
ことはなくなる。また、ＥＣＬ／ＣＭＯＳ論理回路やＡ
／Ｄコンバータ等において、漏話により誤動作を起こし
たりノイズレベルが増大したりすることが回避される。
適用した場合には、図７（ｂ）に示すように、Ａ点が接
地されるため出力側の信号がパッド４を介してパッド３
に帰還されることがなくなり、回路動作が不安定になる
ことはなくなる。また、ＥＣＬ／ＣＭＯＳ論理回路やＡ
／Ｄコンバータ等において、漏話により誤動作を起こし
たりノイズレベルが増大したりすることが回避される。
【００１０】図３は、本発明の第２の実施例におけるパ
ッドの平面図である。同図に示されるように、パッド３
下には引出し電極７に接続されたｎ+ 型拡散層６が形成
されるが、本実施例においては、拡散層６はメッシュ状
になされている。本実施例によれば、先の実施例と同様
の効果を奏することができる外、拡散層６をメッシュ状
にしたことによりパッド−接地間の容量を図１の実施例
の場合と比較して数割削減することができ、高周波特性
を改善することができる。
ッドの平面図である。同図に示されるように、パッド３
下には引出し電極７に接続されたｎ+ 型拡散層６が形成
されるが、本実施例においては、拡散層６はメッシュ状
になされている。本実施例によれば、先の実施例と同様
の効果を奏することができる外、拡散層６をメッシュ状
にしたことによりパッド−接地間の容量を図１の実施例
の場合と比較して数割削減することができ、高周波特性
を改善することができる。
【００１１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、拡
散層６をパッド近くにおいて引き出していたが、この方
法に代え、拡散層６を他の拡散層を介して交流的接地点
に接続するようにすることができる。また、拡散層６を
全ての入力パッド、入出力パッドに設けてもよいが、特
に出力回路の影響を強く受けるパッドに対してのみ設け
るようにしてもよい。また、パッド毎に拡散層を設ける
のに代え、複数のパッドに対して一つの拡散層を共通に
設けることができる。また、本発明は、ボンディングワ
イヤの接続されるパッドのみならず、バンプ電極の形成
されるパッドに対しても適用しうるものである。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、拡
散層６をパッド近くにおいて引き出していたが、この方
法に代え、拡散層６を他の拡散層を介して交流的接地点
に接続するようにすることができる。また、拡散層６を
全ての入力パッド、入出力パッドに設けてもよいが、特
に出力回路の影響を強く受けるパッドに対してのみ設け
るようにしてもよい。また、パッド毎に拡散層を設ける
のに代え、複数のパッドに対して一つの拡散層を共通に
設けることができる。また、本発明は、ボンディングワ
イヤの接続されるパッドのみならず、バンプ電極の形成
されるパッドに対しても適用しうるものである。
【００１２】
【発明の効果】以上述べたように、本発明は、パッド下
の半導体基板の表面領域内に交流的に接地された高不純
物濃度の拡散層を設けたものであるので、本発明によれ
ば、半導体基板内の寄生素子によってパッドが他のパッ
ドと電気的に結合されるのを防止することができる。し
たがって、本発明によれば、高速または高増幅率の集積
回路においても、パッドを通じた漏話、雑音等を低減す
ることでき、また回路の誤動作や動作不安定を防止する
ことができる。
の半導体基板の表面領域内に交流的に接地された高不純
物濃度の拡散層を設けたものであるので、本発明によれ
ば、半導体基板内の寄生素子によってパッドが他のパッ
ドと電気的に結合されるのを防止することができる。し
たがって、本発明によれば、高速または高増幅率の集積
回路においても、パッドを通じた漏話、雑音等を低減す
ることでき、また回路の誤動作や動作不安定を防止する
ことができる。
【図１】 本発明の第１の実施例のパッド構造を示す断
面図。
面図。
【図２】 本発明の第１の実施例における寄生素子の等
価回路図。
価回路図。
【図３】 本発明の第２の実施例のパッド構造を示す平
面図。
面図。
【図４】 従来例の断面図。
【図５】 従来例における寄生素子の等価回路図。
【図６】 従来例における寄生素子による伝達特性。
【図７】 従来例の問題点と本発明の効果を説明するた
めの等価回路図。
めの等価回路図。
１ ｐ- 型シリコン基板 ２ 絶縁膜 ３、４ パッド ５ 裏面電極 ６ ｎ+ 型拡散層 ７ 引出し電極 ８ 増幅器
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を介して複数のパ
ッドが形成され、半導体基板内に前記複数のパッドに接
続された所定の回路が形成されている半導体集積回路装
置において、少なくとも一部のパッド下の半導体基板の
表面領域内には交流的に接地された高不純物濃度の拡散
層が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項２】 前記交流的に接地された高不純物濃度の
拡散層の上に形成されたパッドは、入力パッドまたは入
出力パッドであることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】 前記交流的に接地された高不純物濃度の
拡散層がメッシュ状に形成されていることを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項４】 前記交流的に接地された高不純物濃度の
拡散層が複数のパッドに対して共通に形成されているこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前記交流的に接地された高不純物濃度の
拡散層が半導体基板表面に引き出され、交流的接地点に
接続されていることを特徴とする請求項１記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274794A JPH07106524A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274794A JPH07106524A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106524A true JPH07106524A (ja) | 1995-04-21 |
Family
ID=17546661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274794A Pending JPH07106524A (ja) | 1993-10-07 | 1993-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106524A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0869547A3 (en) * | 1997-03-31 | 1998-10-21 | Nec Corporation | Semiconductor device and manufacture method thereof |
| WO2009107182A1 (ja) * | 2008-02-28 | 2009-09-03 | パナソニック株式会社 | 電極パッドを有する半導体装置、及び該半導体装置を備えた無線回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235266A (ja) * | 1992-02-24 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1993
- 1993-10-07 JP JP5274794A patent/JPH07106524A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235266A (ja) * | 1992-02-24 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0869547A3 (en) * | 1997-03-31 | 1998-10-21 | Nec Corporation | Semiconductor device and manufacture method thereof |
| WO2009107182A1 (ja) * | 2008-02-28 | 2009-09-03 | パナソニック株式会社 | 電極パッドを有する半導体装置、及び該半導体装置を備えた無線回路装置 |
| US7956444B2 (en) | 2008-02-28 | 2011-06-07 | Panasonic Corporation | Semiconductor device having electrode pad, and wireless circuit device including the semiconductor device |
| JP5194009B2 (ja) * | 2008-02-28 | 2013-05-08 | パナソニック株式会社 | 電極パッドを有する半導体装置、及び該半導体装置を備えた無線回路装置 |
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