JPS6269656A - 半導体装置 - Google Patents
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に寄生素子によシ特性が
影醤される回路が形成された半導体集積回路のボンディ
ングパッドに用いて好適な技術に関する。
影醤される回路が形成された半導体集積回路のボンディ
ングパッドに用いて好適な技術に関する。
半導体集積回路(以下においてICという)においては
、ICチップ上にボンディングパッドと呼ばれる一種の
ターミナルを設け、このパッドとインナーリードとをA
u線尋で接続しIC内外の電気信号の入出力等を行なっ
ている。なお、上記パッドについては、「入門ICセミ
ナー」(I8和49年4月1日第7版発行、発行所CQ
出版社、P112)に示されている。
、ICチップ上にボンディングパッドと呼ばれる一種の
ターミナルを設け、このパッドとインナーリードとをA
u線尋で接続しIC内外の電気信号の入出力等を行なっ
ている。なお、上記パッドについては、「入門ICセミ
ナー」(I8和49年4月1日第7版発行、発行所CQ
出版社、P112)に示されている。
第6図は本願発明者が、本発明前に検討したパッドの構
造金示すICの要部の断面図である。
造金示すICの要部の断面図である。
ICIにおいて、2は酸化膜であり、その上部にパッド
3が設けられている。そして、パッド3にはAu@4が
ボンディングされ、その先端はインナーリード(図示せ
ず)に接続されている。なお5は電源端子であシ、VC
C電源に接続され交流的には接地される。
3が設けられている。そして、パッド3にはAu@4が
ボンディングされ、その先端はインナーリード(図示せ
ず)に接続されている。なお5は電源端子であシ、VC
C電源に接続され交流的には接地される。
以下順次構造を述べると、6はP−サブストレート、7
はN 埋込層、8はN−エピタキシャル層、9はN−エ
ピタキシャル層を電気的に独立にするP+アインレーシ
yン層である。そして、N−エピタキシャル層8には、
抵抗RとなるP層11静電破壊防止素子QxとなるN
層12.P層13等が拡散によシ形成されている。さら
に、その近隣にはNPN)ランジスタQ1が、コレクタ
CとなるN 層10.ベースBとなる2層14゜エミッ
タEとなるN 層15が形成されている。
はN 埋込層、8はN−エピタキシャル層、9はN−エ
ピタキシャル層を電気的に独立にするP+アインレーシ
yン層である。そして、N−エピタキシャル層8には、
抵抗RとなるP層11静電破壊防止素子QxとなるN
層12.P層13等が拡散によシ形成されている。さら
に、その近隣にはNPN)ランジスタQ1が、コレクタ
CとなるN 層10.ベースBとなる2層14゜エミッ
タEとなるN 層15が形成されている。
トランジスタQ、のコレクタC電極とパッド3の間には
、抵抗Rと静電破壊防止素子Qxが介在し、バッド直下
のVCC電源に接続されたN−エピタキシャル層は大き
な面積となっている。
、抵抗Rと静電破壊防止素子Qxが介在し、バッド直下
のVCC電源に接続されたN−エピタキシャル層は大き
な面積となっている。
上記静電破壊防止素子Qxの構造はN+層13に接する
入力電極は、抵抗R’(i=介してパッド3に接続され
、N”M13と2層12に接する出力電極はトランジス
タQr の電極に接続されている。
入力電極は、抵抗R’(i=介してパッド3に接続され
、N”M13と2層12に接する出力電極はトランジス
タQr の電極に接続されている。
その動作はパッドに高電位の静電気が印加された場合に
は、抵抗Rの電圧降下された電位がQxの入力側に印加
される。その後N+層13の拡散抵抗の電圧降下によシ
出力電極側は低電位となシ、その電位が2層12に伝達
され、N 層13をコレクタとし、2層12t−ペース
とし、N−エピタキシャル層8をエミッタとするインバ
ースNPNトランジスタが動作し高電位’tN−エピタ
キシャル層に接続されたVcc[極で吸収する。一方、
パッド3に低電位が印加された場合には、上記した抵抗
R等の電圧関係が逆となシ、QxはN−エピタキシャル
層をコレクタとし、2層12をベースとし、N 層13
をエミッタとするNPN)ランジスタが動作し、低電位
’tN−エピタキシャル層に接続されたVcc電極から
の高電位で打消すように働く。この静電破壊防止素子Q
はトランジスタアクシUンが発生するため、短時間で外
来がらの静電気を打消すことができるのが特長で、通常
動作では電気信号はパッド、抵抗R,N+層13金介し
てトランジスタQ1のコレクタへと電気信号が印加され
るようになシ、静電破壊防止素子Qxは動作しない。
は、抵抗Rの電圧降下された電位がQxの入力側に印加
される。その後N+層13の拡散抵抗の電圧降下によシ
出力電極側は低電位となシ、その電位が2層12に伝達
され、N 層13をコレクタとし、2層12t−ペース
とし、N−エピタキシャル層8をエミッタとするインバ
ースNPNトランジスタが動作し高電位’tN−エピタ
キシャル層に接続されたVcc[極で吸収する。一方、
パッド3に低電位が印加された場合には、上記した抵抗
R等の電圧関係が逆となシ、QxはN−エピタキシャル
層をコレクタとし、2層12をベースとし、N 層13
をエミッタとするNPN)ランジスタが動作し、低電位
’tN−エピタキシャル層に接続されたVcc電極から
の高電位で打消すように働く。この静電破壊防止素子Q
はトランジスタアクシUンが発生するため、短時間で外
来がらの静電気を打消すことができるのが特長で、通常
動作では電気信号はパッド、抵抗R,N+層13金介し
てトランジスタQ1のコレクタへと電気信号が印加され
るようになシ、静電破壊防止素子Qxは動作しない。
上記した静電破壊防止素子Qxp抵抗R’を有するバッ
ド構造は、通常すべてのパッドに対して採用されるが、
ここで問題になるのは、パッド3とn−エピタキシャル
層8との間に図示のように接合容量C1が形成され、か
つ、広い面積のn+埋込層7とP−サブストレートとの
間にコンデンサCtが形成されることでおる。上記コン
デンサCI。
ド構造は、通常すべてのパッドに対して採用されるが、
ここで問題になるのは、パッド3とn−エピタキシャル
層8との間に図示のように接合容量C1が形成され、か
つ、広い面積のn+埋込層7とP−サブストレートとの
間にコンデンサCtが形成されることでおる。上記コン
デンサCI。
Ctは、第7図に示すようにあたかも直列接続されたよ
うになる。
うになる。
一方、パッドにAu線を介して接続されるリードは、電
気信号の入出力や電源電位の供給だけに使用されるわけ
ではなく、IC内部に形成された、電気回路の周波数特
性を決定するための外付部品が接続されることもある。
気信号の入出力や電源電位の供給だけに使用されるわけ
ではなく、IC内部に形成された、電気回路の周波数特
性を決定するための外付部品が接続されることもある。
外付部品としては容量素子、抵抗素子、インダクタンス
、水晶発振子等の部品がある。このような外付部品が接
続されるリードに連なるパッド構造に上記の静電破壊防
止素子Qx、抵抗R等を有するパッド構造を採用すると
、寄生容量の影響で外付部品だけで決定されるはずの回
路特性が、外付部品だけで決定できないことになってし
まう。
、水晶発振子等の部品がある。このような外付部品が接
続されるリードに連なるパッド構造に上記の静電破壊防
止素子Qx、抵抗R等を有するパッド構造を採用すると
、寄生容量の影響で外付部品だけで決定されるはずの回
路特性が、外付部品だけで決定できないことになってし
まう。
その−例として、発振回路を含む高周波回路の場合につ
いて説明する。
いて説明する。
第8図は、当業者間において、発振周波数を決定するコ
ンデンサCAt接続けとなし、ICI内のトランジスタ
Qm 、C4kエミッタ結合した、いわゆるエミッタ結
合型発振器として知られている発振回路の回路図である
。この場合、外付はコンデンサCAt接続するパッド3
,3′に上記容量分CI p ct x C1’、c
、′ が接続されるようになシ、これが発振周波数の
限界を決定してしまうことが本発明者等の検討により明
らかになった。
ンデンサCAt接続けとなし、ICI内のトランジスタ
Qm 、C4kエミッタ結合した、いわゆるエミッタ結
合型発振器として知られている発振回路の回路図である
。この場合、外付はコンデンサCAt接続するパッド3
,3′に上記容量分CI p ct x C1’、c
、′ が接続されるようになシ、これが発振周波数の
限界を決定してしまうことが本発明者等の検討により明
らかになった。
この場合、Ct 、 ct 、 c、’、 C,’は、
いわばストレイキャパシタとして作用することになシ、
周波数特性や発振周波数に多大の影響を及ばず。
いわばストレイキャパシタとして作用することになシ、
周波数特性や発振周波数に多大の影響を及ばず。
上記発振回路の発振周波数f0は回路によシ決定される
定数’(i−にとするとf=に/Cムと表わされるが、
CI r C1p c1′、c、′等の寄生容量によ
り外付部品としての容量CAの値を変化させることにな
る。尚、同図の点線はICの内外の境界を示し、容量C
ムはIC外部に相当する。
定数’(i−にとするとf=に/Cムと表わされるが、
CI r C1p c1′、c、′等の寄生容量によ
り外付部品としての容量CAの値を変化させることにな
る。尚、同図の点線はICの内外の境界を示し、容量C
ムはIC外部に相当する。
第6図で示したトランジスタQ1は、第8図のトランジ
スタQ、に相当し、ベース電極、エミッタ電極は定電流
源C8l、C8mに接続されることになる。
スタQ、に相当し、ベース電極、エミッタ電極は定電流
源C8l、C8mに接続されることになる。
第7図の発振回路については後述するのでその説明を省
略する。
略する。
さらにこのパッドのストレイキャパシタは、IC化され
た増幅器の入力端子や出力端子について上記ストレイキ
ャパシティが作用すると、周波数特性の不要な変化、イ
ンピーダンス変化が発生する一因となることも判明した
。
た増幅器の入力端子や出力端子について上記ストレイキ
ャパシティが作用すると、周波数特性の不要な変化、イ
ンピーダンス変化が発生する一因となることも判明した
。
本発明者等は、パッドの寄生容itt低減すれば上記問
題を解決できることに気付き、本発明を提案するに至っ
た。
題を解決できることに気付き、本発明を提案するに至っ
た。
本発明の目的は、寄生容量が回路動作に影響をあたえる
部分のパッドの不要寄生容ili′ヲ低減し、安定した
回路動作を行うことのできる半導体装置を提供すること
にある。
部分のパッドの不要寄生容ili′ヲ低減し、安定した
回路動作を行うことのできる半導体装置を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特命は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
全簡単に述べれば、下記のとおシである。
全簡単に述べれば、下記のとおシである。
すなわち、ICの低寄生容量のパッド構造が必要な部分
のパッドが形成される下部のN−エピタキシャル領域を
低電位のP+アイソレージ嘗ンによりて他の領域と電気
的に分離してフロティング状態とし、ようにしかつN”
W地層をなくすとともに、P−サブストレートとN−エ
ピタキシャル層の接触面積を小とする。
のパッドが形成される下部のN−エピタキシャル領域を
低電位のP+アイソレージ嘗ンによりて他の領域と電気
的に分離してフロティング状態とし、ようにしかつN”
W地層をなくすとともに、P−サブストレートとN−エ
ピタキシャル層の接触面積を小とする。
N−エピタキシャル層をフローティングとしたことによ
シ、N−エピタキシャル層を囲むP アイソレージ盲ン
及びP−サブストレートとの間に電圧を印加しないよう
にしたため、上記PN領域によ多形成される寄生容量を
小とできる。
シ、N−エピタキシャル層を囲むP アイソレージ盲ン
及びP−サブストレートとの間に電圧を印加しないよう
にしたため、上記PN領域によ多形成される寄生容量を
小とできる。
さらに、N+埋込層をなくしたことにより、低不純物濃
度のN−エピタキシャル層と低不純物濃度のP−サブス
トレートの間の寄生容量となり、容量値を低減できる。
度のN−エピタキシャル層と低不純物濃度のP−サブス
トレートの間の寄生容量となり、容量値を低減できる。
さらにまた、パッド近隣に静電破壊防止素子等を形成し
ないようKして、P−サブストレートとN−エピタキシ
ャル層との接触面積を小としたことより、寄生容量の電
極面積を低減でき、容量値を低減できる。
ないようKして、P−サブストレートとN−エピタキシ
ャル層との接触面積を小としたことより、寄生容量の電
極面積を低減でき、容量値を低減できる。
以上により、パッド直下の領域との間の寄生容量を低減
せしめることにより、パッドの寄生容量を低減して安定
した回路動作を行う、という本発明の目的全達成するも
のである。
せしめることにより、パッドの寄生容量を低減して安定
した回路動作を行う、という本発明の目的全達成するも
のである。
以下、第1図〜第5図を参照して本発明を適用した半導
体集積回路の一実施例全説明する。なお、[1図はIC
の要部の断面図、第2図は寄生容量の接続を示す回路図
、第3図は発振回路の回路図。
体集積回路の一実施例全説明する。なお、[1図はIC
の要部の断面図、第2図は寄生容量の接続を示す回路図
、第3図は発振回路の回路図。
第4図は増幅回路の回路図、第5図は、本発明のパッド
構造の適用部の平面図である。
構造の適用部の平面図である。
本実施例の特徴は、パッドが形成されるICの、 下
部領域をアイソレージ讐ンにて他の領域と電気的に分離
しかつ、パッド直下のN−エピタキシャル層には静電破
壊防止素子等を形成せずN−エピタキシャル層とP−サ
ブストレートの接合面積を小としたことにある。
部領域をアイソレージ讐ンにて他の領域と電気的に分離
しかつ、パッド直下のN−エピタキシャル層には静電破
壊防止素子等を形成せずN−エピタキシャル層とP−サ
ブストレートの接合面積を小としたことにある。
IC21において、22は駿化膜であり、その上部にパ
ッド23が設けられている。24はAu線であり、イン
ナーリード(図示せず)に接続されているものである。
ッド23が設けられている。24はAu線であり、イン
ナーリード(図示せず)に接続されているものである。
上記パッド23の下部のn−エピタキシャル層25は、
接地電位のP+アインレーシ璽ノン26よって囲まれて
いて、他の領域と分離した小面積の島領域となっている
。
接地電位のP+アインレーシ璽ノン26よって囲まれて
いて、他の領域と分離した小面積の島領域となっている
。
また、この島領域においては、N 埋込層が形成されて
おらず、上記島領域はフローティングした状態になる。
おらず、上記島領域はフローティングした状態になる。
ここで、寄生容量についてみると、第1図にC11s
C1tp cI m p C14として示した寄生容量
が形成がこれらの値は逆バイアスされてないことよりそ
の容量値は極めて小さい。さらにN+埋込層がなく、か
つ、小面積であるため、CtSは極めて小さくできる。
C1tp cI m p C14として示した寄生容量
が形成がこれらの値は逆バイアスされてないことよりそ
の容量値は極めて小さい。さらにN+埋込層がなく、か
つ、小面積であるため、CtSは極めて小さくできる。
上記寄生容it C+ 〜C1の接続関係は、第2図に
示すように並列接続されたC1l〜CI8とC11とが
直列接続されることより、全体の合成容量Coは小容量
になる なお、N+層31.n−エピタキシャル層32内に形成
された2層33.n+層34はNPN)ランジスタQt
e構成する。また、35はN+埋込層、36はP−サ
ブストレートである。
示すように並列接続されたC1l〜CI8とC11とが
直列接続されることより、全体の合成容量Coは小容量
になる なお、N+層31.n−エピタキシャル層32内に形成
された2層33.n+層34はNPN)ランジスタQt
e構成する。また、35はN+埋込層、36はP−サ
ブストレートである。
次に、上記IC21と第3図に示すエミッタ結合型発振
器とを対比して説明する。
器とを対比して説明する。
IC21について述べたトランジスタは、第3図におい
てトランジスタQ、に相当する。従って、1層31はコ
レクタであるから、パッド23.Au線24を介して発
振周波数を決定するコンデンサCAに接続される。また
、ベースとなる2層33は定電流回路CS tに、エミ
ッタとなるn+層34はトランジスタQ、のペースと、
定電流回路C84とに接続されることになる。
てトランジスタQ、に相当する。従って、1層31はコ
レクタであるから、パッド23.Au線24を介して発
振周波数を決定するコンデンサCAに接続される。また
、ベースとなる2層33は定電流回路CS tに、エミ
ッタとなるn+層34はトランジスタQ、のペースと、
定電流回路C84とに接続されることになる。
トランジスタQ、のコレクタが接続されるパッド23′
も上記同様に形成されるので、コンデンサCムの両端の
寄生容量は非常に小容量になシ、発振周波数は寄生容量
に依存することなく、コンデンサC人の容量によって決
定し得るようになる。
も上記同様に形成されるので、コンデンサCムの両端の
寄生容量は非常に小容量になシ、発振周波数は寄生容量
に依存することなく、コンデンサC人の容量によって決
定し得るようになる。
なお、上記発振器について述べると、トランジスタQ1
〜Q6は帰還回路を構成し、抵抗R3゜R,F1時定数
回路として作用し、トランジスタQ? −Qsは発振開
始時に動作するものである。
〜Q6は帰還回路を構成し、抵抗R3゜R,F1時定数
回路として作用し、トランジスタQ? −Qsは発振開
始時に動作するものである。
第4図は、81図に示されたパッド構造の採用される部
分全発振回路の場合について説明するための平面図で、
一点鎖線に囲まれた部分の内部がICパッケージによシ
モールドされている部分を示す。
分全発振回路の場合について説明するための平面図で、
一点鎖線に囲まれた部分の内部がICパッケージによシ
モールドされている部分を示す。
同図において、IC21に形成されたパッド23.23
’は第1図の構造を有し、他のパッド41は第6図のパ
ッド構成を有している。
’は第1図の構造を有し、他のパッド41は第6図のパ
ッド構成を有している。
同図の特徴は、ICパッケージから突出したリード42
の内、外付部品が接続されたリードにAu線24.24
’を介して電気的に接続されたパッド23.23’すな
わち、パッドの寄生容量が回路特性に多大に影響する部
分のみのパッドを本発明の低寄生容量のパッド構造を有
している点にある。
の内、外付部品が接続されたリードにAu線24.24
’を介して電気的に接続されたパッド23.23’すな
わち、パッドの寄生容量が回路特性に多大に影響する部
分のみのパッドを本発明の低寄生容量のパッド構造を有
している点にある。
このように構造することによシ、外付部品の接続される
パッド構造は低寄生容量となシ、回路特性の寄生容量に
よる影響を減少できるとともに、他は静電破壊防止素子
を有するパッド構造であるためICの静電破壊防止が確
実に行なわれる。
パッド構造は低寄生容量となシ、回路特性の寄生容量に
よる影響を減少できるとともに、他は静電破壊防止素子
を有するパッド構造であるためICの静電破壊防止が確
実に行なわれる。
上記本発明のパッド23の構造は、第5図に示す如き増
幅回路の入力バッドにおいても利用できる。
幅回路の入力バッドにおいても利用できる。
すなわち、パッド23を介してトランジスタQtsに入
力信号Vin’に供給する場合、パッド23とGND間
に寄生容量Coが形成されるが、小容量であるからイン
ピーダンスの低下等が少なく、周波数特性の悪化咎金小
さくすることができる。
力信号Vin’に供給する場合、パッド23とGND間
に寄生容量Coが形成されるが、小容量であるからイン
ピーダンスの低下等が少なく、周波数特性の悪化咎金小
さくすることができる。
(1)ボンディングパッドが形成される下部領域をアイ
ソレージ胃ンによって他の領域と電気的に分離すること
によ知ボンディングパッドの寄生容量を低減する、とい
う効果が得られる。
ソレージ胃ンによって他の領域と電気的に分離すること
によ知ボンディングパッドの寄生容量を低減する、とい
う効果が得られる。
(2)上記(1)によシ、IC内に形成される電子回路
の周波数特性の賢化を低減することができる。
の周波数特性の賢化を低減することができる。
+1(3) 上記(1)によシ、発振回路の発振周波
数を寄生容量に依存せずに決定することができ、発振周
波数の高周波化が容易になる、という効果が得られる。
数を寄生容量に依存せずに決定することができ、発振周
波数の高周波化が容易になる、という効果が得られる。
以上に、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範圧で種々変
更可能であることはいうまでもない。
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範圧で種々変
更可能であることはいうまでもない。
例えば、パッド自体の大きさを変えることにょシ、寄生
容量を更に小にすることができる。
容量を更に小にすることができる。
以上の説明では、主として本発明者によってなされた発
明をその背景となりた利用分野である発振回路に適用し
た場合について説明したが、それに限定されることなく
、PLL回路を含むIC。
明をその背景となりた利用分野である発振回路に適用し
た場合について説明したが、それに限定されることなく
、PLL回路を含むIC。
VTR,テレビ用IC,通信用IC等に広く利用するこ
とができる。
とができる。
第1図は本発明を適用したICの第1実施例を示す要部
の断面図を示し、 第2図は寄生容量の接続を示す回路図を示し、第3図は
本発明が応用された発振回路の回路図を示し、 第4図は本発明が応用されたICのパッド部分を示す平
面図を示し、 第5図は本発明が応用された増幅回路の回路図を示し、 第6図は本発明に先立つて検討されたICの断面図を示
し、 第7図は上記ICの寄生容量の接続を示す回路図を示し
、 第8図はパッドの寄生容量により変化する回路図の一例
を示している。 21・・・IC122・・・酸化膜、23・・・パッド
、24・・・ワイヤー、25・・・n一層、26・・・
アイソレーシッン、31・・・コレクタ、33・・・ペ
ース、34・・・エミッタ、35・・・N+埋込層、3
6・・・サブストレート、CI 1 ””’ C14・
・・寄生容量、Q1〜Q+t・・・トランジスタ、Co
・・・合成容量。 第 1 図 第 2 図
の断面図を示し、 第2図は寄生容量の接続を示す回路図を示し、第3図は
本発明が応用された発振回路の回路図を示し、 第4図は本発明が応用されたICのパッド部分を示す平
面図を示し、 第5図は本発明が応用された増幅回路の回路図を示し、 第6図は本発明に先立つて検討されたICの断面図を示
し、 第7図は上記ICの寄生容量の接続を示す回路図を示し
、 第8図はパッドの寄生容量により変化する回路図の一例
を示している。 21・・・IC122・・・酸化膜、23・・・パッド
、24・・・ワイヤー、25・・・n一層、26・・・
アイソレーシッン、31・・・コレクタ、33・・・ペ
ース、34・・・エミッタ、35・・・N+埋込層、3
6・・・サブストレート、CI 1 ””’ C14・
・・寄生容量、Q1〜Q+t・・・トランジスタ、Co
・・・合成容量。 第 1 図 第 2 図
Claims (1)
- 【特許請求の範囲】 1、(1)アイソレーションによって電気的に他の領域
と分離されたエピタキシャル層と、 (2)上記エピタキシャル層の表面に形成された絶縁層
と、 (3)上記絶縁層の上部に設けられたボンディングパッ
ドと、 からなる外部接続構造を他の所望の電子回路と一体に同
一半導体基板上に形成し、外部接続構造の寄生容量を低
減したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60208678A JPS6269656A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60208678A JPS6269656A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6269656A true JPS6269656A (ja) | 1987-03-30 |
Family
ID=16560248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60208678A Pending JPS6269656A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6269656A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0412405A2 (en) * | 1989-08-09 | 1991-02-13 | National Semiconductor Corporation | Method and apparatus for improvement of interconnection capacitance |
US5107320A (en) * | 1989-08-09 | 1992-04-21 | National Semiconductor Corporation | Method and apparatus for improvement of interconnection capacitance |
US5262672A (en) * | 1989-08-09 | 1993-11-16 | National Semiconductor Corporation | Apparatus for improvement of interconnection capacitance |
WO2000067317A1 (en) * | 1999-04-29 | 2000-11-09 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
US6396124B1 (en) | 2000-04-28 | 2002-05-28 | Koninklijke Philips Electronics N.V. | Semiconductor device |
JP2010270809A (ja) * | 2009-05-20 | 2010-12-02 | Tsubakimoto Chain Co | ラチェット式テンショナ |
-
1985
- 1985-09-24 JP JP60208678A patent/JPS6269656A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0412405A2 (en) * | 1989-08-09 | 1991-02-13 | National Semiconductor Corporation | Method and apparatus for improvement of interconnection capacitance |
US5107320A (en) * | 1989-08-09 | 1992-04-21 | National Semiconductor Corporation | Method and apparatus for improvement of interconnection capacitance |
US5262672A (en) * | 1989-08-09 | 1993-11-16 | National Semiconductor Corporation | Apparatus for improvement of interconnection capacitance |
US5512508A (en) * | 1989-08-09 | 1996-04-30 | National Semiconductor Corporation | Method and apparatus for improvement of interconnection capacitance |
WO2000067317A1 (en) * | 1999-04-29 | 2000-11-09 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
US6396124B1 (en) | 2000-04-28 | 2002-05-28 | Koninklijke Philips Electronics N.V. | Semiconductor device |
JP2010270809A (ja) * | 2009-05-20 | 2010-12-02 | Tsubakimoto Chain Co | ラチェット式テンショナ |
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