JPS6269656A - 半導体装置 - Google Patents

半導体装置

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JPS6269656A
JPS6269656A JP60208678A JP20867885A JPS6269656A JP S6269656 A JPS6269656 A JP S6269656A JP 60208678 A JP60208678 A JP 60208678A JP 20867885 A JP20867885 A JP 20867885A JP S6269656 A JPS6269656 A JP S6269656A
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JP
Japan
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pad
layer
circuit
parasitic capacitance
epitaxial layer
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JP60208678A
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English (en)
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Tomoyoshi Kurisaki
栗崎　智義
Shigeru Kadokawa
滋 門川
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に寄生素子によシ特性が
影醤される回路が形成された半導体集積回路のボンディ
ングパッドに用いて好適な技術に関する。
〔背景技術〕
半導体集積回路（以下においてＩＣという）においては
、ＩＣチップ上にボンディングパッドと呼ばれる一種の
ターミナルを設け、このパッドとインナーリードとをＡ
ｕ線尋で接続しＩＣ内外の電気信号の入出力等を行なっ
ている。なお、上記パッドについては、「入門ＩＣセミ
ナー」（Ｉ８和４９年４月１日第７版発行、発行所ＣＱ
出版社、Ｐ１１２）に示されている。
第６図は本願発明者が、本発明前に検討したパッドの構
造金示すＩＣの要部の断面図である。
ＩＣＩにおいて、２は酸化膜であり、その上部にパッド
３が設けられている。そして、パッド３にはＡｕ＠４が
ボンディングされ、その先端はインナーリード（図示せ
ず）に接続されている。なお５は電源端子であシ、ＶＣ
Ｃ電源に接続され交流的には接地される。
以下順次構造を述べると、６はＰ−サブストレート、７
はＮ　埋込層、８はＮ−エピタキシャル層、９はＮ−エ
ピタキシャル層を電気的に独立にするＰ＋アインレーシ
ｙン層である。そして、Ｎ−エピタキシャル層８には、
抵抗ＲとなるＰ層１１静電破壊防止素子ＱｘとなるＮ　
層１２．Ｐ層１３等が拡散によシ形成されている。さら
に、その近隣にはＮＰＮ）ランジスタＱ１が、コレクタ
ＣとなるＮ　層１０．ベースＢとなる２層１４゜エミッ
タＥとなるＮ　層１５が形成されている。
トランジスタＱ、のコレクタＣ電極とパッド３の間には
、抵抗Ｒと静電破壊防止素子Ｑｘが介在し、バッド直下
のＶＣＣ電源に接続されたＮ−エピタキシャル層は大き
な面積となっている。
上記静電破壊防止素子Ｑｘの構造はＮ＋層１３に接する
入力電極は、抵抗Ｒ’（ｉ＝介してパッド３に接続され
、Ｎ”Ｍ１３と２層１２に接する出力電極はトランジス
タＱｒ　の電極に接続されている。
その動作はパッドに高電位の静電気が印加された場合に
は、抵抗Ｒの電圧降下された電位がＱｘの入力側に印加
される。その後Ｎ＋層１３の拡散抵抗の電圧降下によシ
出力電極側は低電位となシ、その電位が２層１２に伝達
され、Ｎ　層１３をコレクタとし、２層１２ｔ−ペース
とし、Ｎ−エピタキシャル層８をエミッタとするインバ
ースＮＰＮトランジスタが動作し高電位’ｔＮ−エピタ
キシャル層に接続されたＶｃｃ［極で吸収する。一方、
パッド３に低電位が印加された場合には、上記した抵抗
Ｒ等の電圧関係が逆となシ、ＱｘはＮ−エピタキシャル
層をコレクタとし、２層１２をベースとし、Ｎ　層１３
をエミッタとするＮＰＮ）ランジスタが動作し、低電位
’ｔＮ−エピタキシャル層に接続されたＶｃｃ電極から
の高電位で打消すように働く。この静電破壊防止素子Ｑ
はトランジスタアクシＵンが発生するため、短時間で外
来がらの静電気を打消すことができるのが特長で、通常
動作では電気信号はパッド、抵抗Ｒ，Ｎ＋層１３金介し
てトランジスタＱ１のコレクタへと電気信号が印加され
るようになシ、静電破壊防止素子Ｑｘは動作しない。
上記した静電破壊防止素子Ｑｘｐ抵抗Ｒ’を有するバッ
ド構造は、通常すべてのパッドに対して採用されるが、
ここで問題になるのは、パッド３とｎ−エピタキシャル
層８との間に図示のように接合容量Ｃ１が形成され、か
つ、広い面積のｎ＋埋込層７とＰ−サブストレートとの
間にコンデンサＣｔが形成されることでおる。上記コン
デンサＣＩ。
Ｃｔは、第７図に示すようにあたかも直列接続されたよ
うになる。
一方、パッドにＡｕ線を介して接続されるリードは、電
気信号の入出力や電源電位の供給だけに使用されるわけ
ではなく、ＩＣ内部に形成された、電気回路の周波数特
性を決定するための外付部品が接続されることもある。
外付部品としては容量素子、抵抗素子、インダクタンス
、水晶発振子等の部品がある。このような外付部品が接
続されるリードに連なるパッド構造に上記の静電破壊防
止素子Ｑｘ、抵抗Ｒ等を有するパッド構造を採用すると
、寄生容量の影響で外付部品だけで決定されるはずの回
路特性が、外付部品だけで決定できないことになってし
まう。
その−例として、発振回路を含む高周波回路の場合につ
いて説明する。
第８図は、当業者間において、発振周波数を決定するコ
ンデンサＣＡｔ接続けとなし、ＩＣＩ内のトランジスタ
Ｑｍ　、Ｃ４ｋエミッタ結合した、いわゆるエミッタ結
合型発振器として知られている発振回路の回路図である
。この場合、外付はコンデンサＣＡｔ接続するパッド３
，３′に上記容量分ＣＩ　ｐ　　ｃｔ　ｘ　Ｃ１’、ｃ
、′　　が接続されるようになシ、これが発振周波数の
限界を決定してしまうことが本発明者等の検討により明
らかになった。
この場合、Ｃｔ　、　ｃｔ　、　ｃ、’、　Ｃ，’は、
いわばストレイキャパシタとして作用することになシ、
周波数特性や発振周波数に多大の影響を及ばず。
上記発振回路の発振周波数ｆ０は回路によシ決定される
定数’（ｉ−にとするとｆ＝に／Ｃムと表わされるが、
ＣＩ　ｒ　　Ｃ１ｐ　ｃ１′、ｃ、′等の寄生容量によ
り外付部品としての容量ＣＡの値を変化させることにな
る。尚、同図の点線はＩＣの内外の境界を示し、容量Ｃ
ムはＩＣ外部に相当する。
第６図で示したトランジスタＱ１は、第８図のトランジ
スタＱ、に相当し、ベース電極、エミッタ電極は定電流
源Ｃ８ｌ、Ｃ８ｍに接続されることになる。
第７図の発振回路については後述するのでその説明を省
略する。
さらにこのパッドのストレイキャパシタは、ＩＣ化され
た増幅器の入力端子や出力端子について上記ストレイキ
ャパシティが作用すると、周波数特性の不要な変化、イ
ンピーダンス変化が発生する一因となることも判明した
。
本発明者等は、パッドの寄生容ｉｔｔ低減すれば上記問
題を解決できることに気付き、本発明を提案するに至っ
た。
〔発明の目的〕
本発明の目的は、寄生容量が回路動作に影響をあたえる
部分のパッドの不要寄生容ｉｌｉ′ヲ低減し、安定した
回路動作を行うことのできる半導体装置を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特命は、本
明細書の記述および添付図面から明らかになるであろう
。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
全簡単に述べれば、下記のとおシである。
すなわち、ＩＣの低寄生容量のパッド構造が必要な部分
のパッドが形成される下部のＮ−エピタキシャル領域を
低電位のＰ＋アイソレージ嘗ンによりて他の領域と電気
的に分離してフロティング状態とし、ようにしかつＮ”
Ｗ地層をなくすとともに、Ｐ−サブストレートとＮ−エ
ピタキシャル層の接触面積を小とする。
Ｎ−エピタキシャル層をフローティングとしたことによ
シ、Ｎ−エピタキシャル層を囲むＰ　アイソレージ盲ン
及びＰ−サブストレートとの間に電圧を印加しないよう
にしたため、上記ＰＮ領域によ多形成される寄生容量を
小とできる。
さらに、Ｎ＋埋込層をなくしたことにより、低不純物濃
度のＮ−エピタキシャル層と低不純物濃度のＰ−サブス
トレートの間の寄生容量となり、容量値を低減できる。
さらにまた、パッド近隣に静電破壊防止素子等を形成し
ないようＫして、Ｐ−サブストレートとＮ−エピタキシ
ャル層との接触面積を小としたことより、寄生容量の電
極面積を低減でき、容量値を低減できる。
以上により、パッド直下の領域との間の寄生容量を低減
せしめることにより、パッドの寄生容量を低減して安定
した回路動作を行う、という本発明の目的全達成するも
のである。
〔実施例〕
以下、第１図〜第５図を参照して本発明を適用した半導
体集積回路の一実施例全説明する。なお、［１図はＩＣ
の要部の断面図、第２図は寄生容量の接続を示す回路図
、第３図は発振回路の回路図。
第４図は増幅回路の回路図、第５図は、本発明のパッド
構造の適用部の平面図である。
本実施例の特徴は、パッドが形成されるＩＣの、　　下
部領域をアイソレージ讐ンにて他の領域と電気的に分離
しかつ、パッド直下のＮ−エピタキシャル層には静電破
壊防止素子等を形成せずＮ−エピタキシャル層とＰ−サ
ブストレートの接合面積を小としたことにある。
ＩＣ２１において、２２は駿化膜であり、その上部にパ
ッド２３が設けられている。２４はＡｕ線であり、イン
ナーリード（図示せず）に接続されているものである。
上記パッド２３の下部のｎ−エピタキシャル層２５は、
接地電位のＰ＋アインレーシ璽ノン２６よって囲まれて
いて、他の領域と分離した小面積の島領域となっている
。
また、この島領域においては、Ｎ　埋込層が形成されて
おらず、上記島領域はフローティングした状態になる。
ここで、寄生容量についてみると、第１図にＣ１１ｓ　
Ｃ１ｔｐ　ｃＩ　ｍ　ｐ　Ｃ１４として示した寄生容量
が形成がこれらの値は逆バイアスされてないことよりそ
の容量値は極めて小さい。さらにＮ＋埋込層がなく、か
つ、小面積であるため、ＣｔＳは極めて小さくできる。
上記寄生容ｉｔ　Ｃ＋　〜Ｃ１の接続関係は、第２図に
示すように並列接続されたＣ１ｌ〜ＣＩ８とＣ１１とが
直列接続されることより、全体の合成容量Ｃｏは小容量
になる なお、Ｎ＋層３１．ｎ−エピタキシャル層３２内に形成
された２層３３．ｎ＋層３４はＮＰＮ）ランジスタＱｔ
　ｅ構成する。また、３５はＮ＋埋込層、３６はＰ−サ
ブストレートである。
次に、上記ＩＣ２１と第３図に示すエミッタ結合型発振
器とを対比して説明する。
ＩＣ２１について述べたトランジスタは、第３図におい
てトランジスタＱ、に相当する。従って、１層３１はコ
レクタであるから、パッド２３．Ａｕ線２４を介して発
振周波数を決定するコンデンサＣＡに接続される。また
、ベースとなる２層３３は定電流回路ＣＳ　ｔに、エミ
ッタとなるｎ＋層３４はトランジスタＱ、のペースと、
定電流回路Ｃ８４とに接続されることになる。
トランジスタＱ、のコレクタが接続されるパッド２３′
も上記同様に形成されるので、コンデンサＣムの両端の
寄生容量は非常に小容量になシ、発振周波数は寄生容量
に依存することなく、コンデンサＣ人の容量によって決
定し得るようになる。
なお、上記発振器について述べると、トランジスタＱ１
〜Ｑ６は帰還回路を構成し、抵抗Ｒ３゜Ｒ，Ｆ１時定数
回路として作用し、トランジスタＱ？　−Ｑｓは発振開
始時に動作するものである。
第４図は、８１図に示されたパッド構造の採用される部
分全発振回路の場合について説明するための平面図で、
一点鎖線に囲まれた部分の内部がＩＣパッケージによシ
モールドされている部分を示す。
同図において、ＩＣ２１に形成されたパッド２３．２３
’は第１図の構造を有し、他のパッド４１は第６図のパ
ッド構成を有している。
同図の特徴は、ＩＣパッケージから突出したリード４２
の内、外付部品が接続されたリードにＡｕ線２４．２４
’を介して電気的に接続されたパッド２３．２３’すな
わち、パッドの寄生容量が回路特性に多大に影響する部
分のみのパッドを本発明の低寄生容量のパッド構造を有
している点にある。
このように構造することによシ、外付部品の接続される
パッド構造は低寄生容量となシ、回路特性の寄生容量に
よる影響を減少できるとともに、他は静電破壊防止素子
を有するパッド構造であるためＩＣの静電破壊防止が確
実に行なわれる。
上記本発明のパッド２３の構造は、第５図に示す如き増
幅回路の入力バッドにおいても利用できる。
すなわち、パッド２３を介してトランジスタＱｔｓに入
力信号Ｖｉｎ’に供給する場合、パッド２３とＧＮＤ間
に寄生容量Ｃｏが形成されるが、小容量であるからイン
ピーダンスの低下等が少なく、周波数特性の悪化咎金小
さくすることができる。
〔効果〕
（１）ボンディングパッドが形成される下部領域をアイ
ソレージ胃ンによって他の領域と電気的に分離すること
によ知ボンディングパッドの寄生容量を低減する、とい
う効果が得られる。
（２）上記（１）によシ、ＩＣ内に形成される電子回路
の周波数特性の賢化を低減することができる。
＋１（３）　　上記（１）によシ、発振回路の発振周波
数を寄生容量に依存せずに決定することができ、発振周
波数の高周波化が容易になる、という効果が得られる。
以上に、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範圧で種々変
更可能であることはいうまでもない。
例えば、パッド自体の大きさを変えることにょシ、寄生
容量を更に小にすることができる。
〔利用分野〕
以上の説明では、主として本発明者によってなされた発
明をその背景となりた利用分野である発振回路に適用し
た場合について説明したが、それに限定されることなく
、ＰＬＬ回路を含むＩＣ。
ＶＴＲ，テレビ用ＩＣ，通信用ＩＣ等に広く利用するこ
とができる。
【図面の簡単な説明】
第１図は本発明を適用したＩＣの第１実施例を示す要部
の断面図を示し、 第２図は寄生容量の接続を示す回路図を示し、第３図は
本発明が応用された発振回路の回路図を示し、 第４図は本発明が応用されたＩＣのパッド部分を示す平
面図を示し、 第５図は本発明が応用された増幅回路の回路図を示し、 第６図は本発明に先立つて検討されたＩＣの断面図を示
し、 第７図は上記ＩＣの寄生容量の接続を示す回路図を示し
、 第８図はパッドの寄生容量により変化する回路図の一例
を示している。 ２１・・・ＩＣ１２２・・・酸化膜、２３・・・パッド
、２４・・・ワイヤー、２５・・・ｎ一層、２６・・・
アイソレーシッン、３１・・・コレクタ、３３・・・ペ
ース、３４・・・エミッタ、３５・・・Ｎ＋埋込層、３
６・・・サブストレート、ＣＩ　１　””’　Ｃ１４・
・・寄生容量、Ｑ１〜Ｑ＋ｔ・・・トランジスタ、Ｃｏ
・・・合成容量。 第　　１　　図 第　　２　　図

Claims (1)

  1. 【特許請求の範囲】 １、（１）アイソレーションによって電気的に他の領域
    と分離されたエピタキシャル層と、 （２）上記エピタキシャル層の表面に形成された絶縁層
    と、 （３）上記絶縁層の上部に設けられたボンディングパッ
    ドと、 からなる外部接続構造を他の所望の電子回路と一体に同
    一半導体基板上に形成し、外部接続構造の寄生容量を低
    減したことを特徴とする半導体装置。
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