JPH0377666B2 - - Google Patents
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- JPH0377666B2 JPH0377666B2 JP56023015A JP2301581A JPH0377666B2 JP H0377666 B2 JPH0377666 B2 JP H0377666B2 JP 56023015 A JP56023015 A JP 56023015A JP 2301581 A JP2301581 A JP 2301581A JP H0377666 B2 JPH0377666 B2 JP H0377666B2
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置（以下、単にIC
と略す場合がある）に関し、特に大電流を消費す
るリニア回路と小電流を消費するデジタル回路と
が同一の半導体基板上に形成されている半導体集
積回路装置（以下、リニア・デジタル共存ICと
いう）に関する。
と略す場合がある）に関し、特に大電流を消費す
るリニア回路と小電流を消費するデジタル回路と
が同一の半導体基板上に形成されている半導体集
積回路装置（以下、リニア・デジタル共存ICと
いう）に関する。
リニア・デジタル共存ICでは、従来、接地電
位又は基準電位にICを接続するための接地電位
接続用パツド（以下Ｇ−PADという）は、ICパ
ツケージの外部引出しリードの本数（ピン数）の
設置の制限から、半導体基板上に一つしか設けら
れていなかつた。従つて、デジタル回路とリニア
回路とは同一のＧ−PADを介してICの外部の接
地電位に接続されていた。しかしながら、小電流
振幅するデジタル回路と、大電流振幅するリニア
回路とを共通接続コネクタワイヤを介して接地す
る場合は、リニア回路の大電流振幅がデジタル回
路へ干渉するという問題点があることがわかつ
た。
位又は基準電位にICを接続するための接地電位
接続用パツド（以下Ｇ−PADという）は、ICパ
ツケージの外部引出しリードの本数（ピン数）の
設置の制限から、半導体基板上に一つしか設けら
れていなかつた。従つて、デジタル回路とリニア
回路とは同一のＧ−PADを介してICの外部の接
地電位に接続されていた。しかしながら、小電流
振幅するデジタル回路と、大電流振幅するリニア
回路とを共通接続コネクタワイヤを介して接地す
る場合は、リニア回路の大電流振幅がデジタル回
路へ干渉するという問題点があることがわかつ
た。
ここで、従来の問題点の理解を容易にするため
に、第１図に従来のリニア・デジタル共存ICの
レイアウトを略式的に示す。１はICのパツケー
ジであり、２はパツケージ１からその外部に突出
している外部引出しリード（ピン）である。パツ
ケージ１に封止された半導体基板３上に、デジタ
ル信号処理を行うデジタル回路６と、アナログ信
号を処理するリニア回路７とが形成されており、
この２つの回路はそれぞれアルミニウム配線８，
９によつて一つのＧ−PAD４に接続されている。
Ｇ−PAD４は接地電位をICの外部から半導体基
板３内に導入するためのものであり、周知のワイ
ヤボンデイング技術によつて外部引出しリード２
に、コネクタワイヤ（金属細線）例えば金線５に
よつて接続され、それによつてICの外部回路の
接地電位に接続されている。第１図はデジタル回
路６とリニア回路７のＧ−PAD４への接続部の
みを示し、入出力回路等のその他の周辺回路は省
略してある。
に、第１図に従来のリニア・デジタル共存ICの
レイアウトを略式的に示す。１はICのパツケー
ジであり、２はパツケージ１からその外部に突出
している外部引出しリード（ピン）である。パツ
ケージ１に封止された半導体基板３上に、デジタ
ル信号処理を行うデジタル回路６と、アナログ信
号を処理するリニア回路７とが形成されており、
この２つの回路はそれぞれアルミニウム配線８，
９によつて一つのＧ−PAD４に接続されている。
Ｇ−PAD４は接地電位をICの外部から半導体基
板３内に導入するためのものであり、周知のワイ
ヤボンデイング技術によつて外部引出しリード２
に、コネクタワイヤ（金属細線）例えば金線５に
よつて接続され、それによつてICの外部回路の
接地電位に接続されている。第１図はデジタル回
路６とリニア回路７のＧ−PAD４への接続部の
みを示し、入出力回路等のその他の周辺回路は省
略してある。
このようなリニア・デジタル共存ICにおいて
は、リニア回路７からアルミニウム配線９を通し
てＧ−PAD４に流れる電流の値が大きく変化す
ると、その変動がデジタル回路６に対してノイズ
として伝わり、デジタル回路６の接地電位に対す
る信号レベルにノイズ信号が加わつた状態となつ
てデジタル回路６に誤動作する場合があつた。
は、リニア回路７からアルミニウム配線９を通し
てＧ−PAD４に流れる電流の値が大きく変化す
ると、その変動がデジタル回路６に対してノイズ
として伝わり、デジタル回路６の接地電位に対す
る信号レベルにノイズ信号が加わつた状態となつ
てデジタル回路６に誤動作する場合があつた。
特に、デジタル回路６が小信号電流振幅で動作
するIIL（Integrated Injection Logic）によつて
構成されている場合は、誤動作が生じ易く、IC
設計上の大きな制約となつていた。
するIIL（Integrated Injection Logic）によつて
構成されている場合は、誤動作が生じ易く、IC
設計上の大きな制約となつていた。
本発明は上述した欠点、特にIILから成るデジ
タル回路を有するリニア・デジタル共存ICにお
ける欠点を解消するために成されたものであり、
本発明者の研究によれば、従来半導体基板内のア
ルミニウム配線の抵抗と比較してコネクタワイヤ
５の抵抗（例えば、50ｍΩ）は無視できるとされ
ていたが、リニア回路７からＧ−PAD４へ大電
流が流れた場合はコネクタワイヤ５の抵抗による
電圧降下が無視できなくなり、この抵抗のために
電流の値が大きく振動した時にはＧ−PAD４の
電位もこれに伴つて振動してしまうことがわかつ
た。このためICの外部回路の接地電位と同電位
である抵抗が無視できる外部引出しリード２の電
位とＧ−PAD４の電位とが一致しなくなり、こ
の結果、デジタル回路６内の接地されるべき箇所
が接地の状態でなくなりリニア回路の信号振幅の
影響を受けて誤動作の原因となつていることがわ
かつた。
タル回路を有するリニア・デジタル共存ICにお
ける欠点を解消するために成されたものであり、
本発明者の研究によれば、従来半導体基板内のア
ルミニウム配線の抵抗と比較してコネクタワイヤ
５の抵抗（例えば、50ｍΩ）は無視できるとされ
ていたが、リニア回路７からＧ−PAD４へ大電
流が流れた場合はコネクタワイヤ５の抵抗による
電圧降下が無視できなくなり、この抵抗のために
電流の値が大きく振動した時にはＧ−PAD４の
電位もこれに伴つて振動してしまうことがわかつ
た。このためICの外部回路の接地電位と同電位
である抵抗が無視できる外部引出しリード２の電
位とＧ−PAD４の電位とが一致しなくなり、こ
の結果、デジタル回路６内の接地されるべき箇所
が接地の状態でなくなりリニア回路の信号振幅の
影響を受けて誤動作の原因となつていることがわ
かつた。
特に、デジタル回路６がIILによつて構成され
ている場合は、IILの動作条件である安定した接
地という条件が満たされなくなるため、より一層
誤動作の可能性が大きいことがわかつた。
ている場合は、IILの動作条件である安定した接
地という条件が満たされなくなるため、より一層
誤動作の可能性が大きいことがわかつた。
本発明の目的は、IILデジタル回路とリニア回
路とから成るリニア・デジタル共存ICにおける
デジタル回路の誤動作を防止することにある。
路とから成るリニア・デジタル共存ICにおける
デジタル回路の誤動作を防止することにある。
本発明の構成は、一つの半導体基体内にリニア
回路部とデジタル回路部とが形成され、かつその
半導体基体主面上には前記リニア回路部に対する
接地電位接続用パツドと前記デジタル回路部に対
する接地電位接続用パツドとがそれぞれ独立に設
けられ、一端がそれらパツドに近接し、パツケー
ジ外部に導出する一つの共通外部引出しリードが
設けられ、該リニア回路部に対する接地電位接続
用パツドと該引出しリードの一端および該デジタ
ル回路部に対する接地電位接続用パツドと該引出
しリードの一端との間をそれぞれコネクタワイヤ
で接続して成るものである。
回路部とデジタル回路部とが形成され、かつその
半導体基体主面上には前記リニア回路部に対する
接地電位接続用パツドと前記デジタル回路部に対
する接地電位接続用パツドとがそれぞれ独立に設
けられ、一端がそれらパツドに近接し、パツケー
ジ外部に導出する一つの共通外部引出しリードが
設けられ、該リニア回路部に対する接地電位接続
用パツドと該引出しリードの一端および該デジタ
ル回路部に対する接地電位接続用パツドと該引出
しリードの一端との間をそれぞれコネクタワイヤ
で接続して成るものである。
かかる本発明によれば、外部引出しリード（ピ
ン）数を増加させることなく、デジタル回路の誤
動作を防止に効果がある。
ン）数を増加させることなく、デジタル回路の誤
動作を防止に効果がある。
以下、本発明を第２図に示す実施例により説明
する。この実施例は、信号処理を行うデジタル回
路をIILで構成し、IIL型のデジタル回路の出力信
号を受信してアナログ信号を出力するためのリニ
ア回路をバイポーラトランジスタで構成したリニ
ア・デジタル共存ICである。そのICの等価回路
を第３Ａ図に略式的に示す。このICは、IILの持
つ高集積度、低消費電力という利点とバイポーラ
トランジスタの持つ大電流駆動が可能である利点
とを生かしたものである。第２図において、第１
図と同一箇所には同一符号を付してあるので、そ
の説明を省略する。一つのシリコン半導体基板３
上に信号処理回路１４およびリニア回路１５が形
成されており、この２つの回路はそれぞれアルミ
ニウム配線１６および１７によつて別々のＧ−
PAD１０，Ｇ−PAD１１に接続されている。信
号処理回路１４はIILから成るデジタル回路であ
り他のボンデイングパツド（図示しない）（in）
に入力された信号の処理を行うものであり、１５
はバイポーラトランジスタ等から成るリニア回路
であり、第３Ａ図に示すように、デジタル回路１
４の信号を受信し、アナログ処理した出力信号を
他のボンデイングパツド（図示しない）から出力
outとして取り出すものである。Ｇ−PAD１０お
よびＧ−PAD１１はICの外部から接地電位をそ
れぞれデジタル回路１４およびリニア回路１５に
供給するためのパツドであり、周知のワイヤボン
デイング技術によつて同一の外部引出しリード２
に、別々のコネクタワイヤ（金属細線）例えば金
線１２および１３によつて接続される。外部引出
しリード２はICの外部回路の接地電位に接続さ
れる。またアルミニウム配線１９はICの外部の
電源に他のボンデイングパツド（図示せず）を介
して接続されており電源電圧Vccを供給するため
のものである。電圧Vccは5Vである。１８はバイ
アス回路であり、電源電圧Vcc＝（5V）をIIL駆動
電圧である0.7Vに変換するためのものである。
第２図はデジタル回路１４とリニア回路１５の接
地電位又は基準電位接続用のＧ−PAD１０，１
１への接続部分およびIIL駆動電圧発生回路１８
以外は省略してある。
する。この実施例は、信号処理を行うデジタル回
路をIILで構成し、IIL型のデジタル回路の出力信
号を受信してアナログ信号を出力するためのリニ
ア回路をバイポーラトランジスタで構成したリニ
ア・デジタル共存ICである。そのICの等価回路
を第３Ａ図に略式的に示す。このICは、IILの持
つ高集積度、低消費電力という利点とバイポーラ
トランジスタの持つ大電流駆動が可能である利点
とを生かしたものである。第２図において、第１
図と同一箇所には同一符号を付してあるので、そ
の説明を省略する。一つのシリコン半導体基板３
上に信号処理回路１４およびリニア回路１５が形
成されており、この２つの回路はそれぞれアルミ
ニウム配線１６および１７によつて別々のＧ−
PAD１０，Ｇ−PAD１１に接続されている。信
号処理回路１４はIILから成るデジタル回路であ
り他のボンデイングパツド（図示しない）（in）
に入力された信号の処理を行うものであり、１５
はバイポーラトランジスタ等から成るリニア回路
であり、第３Ａ図に示すように、デジタル回路１
４の信号を受信し、アナログ処理した出力信号を
他のボンデイングパツド（図示しない）から出力
outとして取り出すものである。Ｇ−PAD１０お
よびＧ−PAD１１はICの外部から接地電位をそ
れぞれデジタル回路１４およびリニア回路１５に
供給するためのパツドであり、周知のワイヤボン
デイング技術によつて同一の外部引出しリード２
に、別々のコネクタワイヤ（金属細線）例えば金
線１２および１３によつて接続される。外部引出
しリード２はICの外部回路の接地電位に接続さ
れる。またアルミニウム配線１９はICの外部の
電源に他のボンデイングパツド（図示せず）を介
して接続されており電源電圧Vccを供給するため
のものである。電圧Vccは5Vである。１８はバイ
アス回路であり、電源電圧Vcc＝（5V）をIIL駆動
電圧である0.7Vに変換するためのものである。
第２図はデジタル回路１４とリニア回路１５の接
地電位又は基準電位接続用のＧ−PAD１０，１
１への接続部分およびIIL駆動電圧発生回路１８
以外は省略してある。
次にデジタル回路１４およびリニア回路１５の
構造について第３Ｂ図および第３Ｃ図を参照して
説明する。
構造について第３Ｂ図および第３Ｃ図を参照して
説明する。
信号処理回路１４を構成するIILの基本回路の
構造を第３Ｂ図に示す。第３Ｂ図において、第３
Ａ図と回路的に対応する部分は同一符号を以つて
示されている。
構造を第３Ｂ図に示す。第３Ｂ図において、第３
Ａ図と回路的に対応する部分は同一符号を以つて
示されている。
第３Ｂ図において、Q1はそのエミツタ領域、
ベース領域およびコレクタ領域がそれぞれＰ型領
域２４、N-型エピタキシヤル層２２およびＰ型
領域２５から成る横型トランジスタであり、一
方、Q2はそのエミツタ領域、ベース領域および
コレクタ領域がそれぞれN+型埋込層２１とN-型
エピタキシヤル層２２、Ｐ型領域２５およびN+
型領域２６とから成る縦型トランジスタである。
ベース領域およびコレクタ領域がそれぞれＰ型領
域２４、N-型エピタキシヤル層２２およびＰ型
領域２５から成る横型トランジスタであり、一
方、Q2はそのエミツタ領域、ベース領域および
コレクタ領域がそれぞれN+型埋込層２１とN-型
エピタキシヤル層２２、Ｐ型領域２５およびN+
型領域２６とから成る縦型トランジスタである。
Q1のベースとQ2のエミツタは、第２図に略式
的に示された半導体基板３上に設けられたアルミ
ニウム配線１６によつてＧ−PAD１０に接続さ
れ、このＧ−PAD１０を介して接地される。こ
のエピタキシヤル層２２を接地電位に固定するこ
とはIILの安定動作に欠くことのできない条件で
ある。これは、このエピタキシヤル層２２をある
一定の電位に固定することによつて素子間の絶縁
分離を不用にしているというIILの構造上の特徴
と、IILを駆動するためのバイアス回路１８によ
つて発生した0.7Vという小さい電圧でIILを駆動
させるので、IILの最大論理振幅が0.5〜0.7V程度
と小さくノイズマージンが小さいという２つの理
由による。
的に示された半導体基板３上に設けられたアルミ
ニウム配線１６によつてＧ−PAD１０に接続さ
れ、このＧ−PAD１０を介して接地される。こ
のエピタキシヤル層２２を接地電位に固定するこ
とはIILの安定動作に欠くことのできない条件で
ある。これは、このエピタキシヤル層２２をある
一定の電位に固定することによつて素子間の絶縁
分離を不用にしているというIILの構造上の特徴
と、IILを駆動するためのバイアス回路１８によ
つて発生した0.7Vという小さい電圧でIILを駆動
させるので、IILの最大論理振幅が0.5〜0.7V程度
と小さくノイズマージンが小さいという２つの理
由による。
Q1のコレクタ端子である端子Injには、第３Ａ
図に示すように、バイアス回路１８から約0.7V
の電圧が供給されており、Q2のベースは入力端
子Inに接続される。入力端子Inにはデジタル信号
が入力される。Q2のコレクタ端子である端子Out
１は次段IIL信号処理回路２０に接続される。IIL
型信号処理回路は、入力段を形成する２つのトラ
ンジスタQ1およびQ2から成るIIL基本回路と同様
な基本回路を多数組合せたものから成る。
図に示すように、バイアス回路１８から約0.7V
の電圧が供給されており、Q2のベースは入力端
子Inに接続される。入力端子Inにはデジタル信号
が入力される。Q2のコレクタ端子である端子Out
１は次段IIL信号処理回路２０に接続される。IIL
型信号処理回路は、入力段を形成する２つのトラ
ンジスタQ1およびQ2から成るIIL基本回路と同様
な基本回路を多数組合せたものから成る。
このようにしてIILの基本回路を多数組合せる
ことにより、リニア回路１５を制御するためのデ
ジタル信号処理回路１４が構成される。例えば、
この信号処理回路１４は、記憶回路、デコーダ、
カウンタ等より成る。
ことにより、リニア回路１５を制御するためのデ
ジタル信号処理回路１４が構成される。例えば、
この信号処理回路１４は、記憶回路、デコーダ、
カウンタ等より成る。
リニア回路１５を構成するバイポーラトランジ
スタ回路は第３Ａ図に、そのリニア回路に使用さ
れるバイポーラトランジスタの構造は第３Ｃ図に
示される。両図において、同一の部分は同じ符号
を付してある。
スタ回路は第３Ａ図に、そのリニア回路に使用さ
れるバイポーラトランジスタの構造は第３Ｃ図に
示される。両図において、同一の部分は同じ符号
を付してある。
第３Ａ図において、入力段トランジスタQ3は
負荷抵抗R1を介して電圧Vccが印加されており、
バイポーラトランジスタQ3のベースには、IIL型
デジタル回路１４の出力信号が印加される。これ
によつて、Q3はスイツチ動作を行ない、次段の
アナログ信号処理回路２１を制御する。このリニ
ア回路１５は、出力端子Out３をもつ、大電流振
幅で動作する出力段回路を含む。リニア回路１５
の動作によりリニア回路１５を横切つて電源Vcc
から、接地用アルミニウム配線１７に流れる電流
は数十mAから数百mAまでの間で変化するもの
である。例えば20mAから280mAに変化するもの
である。この電流の変化はIILデジタル回路１４
の電流変化数μA〜数百μAに対し、1000倍以上の
大きさを以つて変化するものである。このリニア
回路１５を構成するバイポーラトランジスタの構
造は第３Ｃ図に示すように、N+型領域３０のエ
ミツタ領域と、Ｐ型領域２９のベース領域と、
N-エピタキシヤル層２２のコレクタ領域とから
成り、各トランジスタはＰ型アイソレーシヨン領
域２３によつて互いに半導体基板内において電気
的に分離されている。リニア回路１５の接地用配
線（アルミニウム配線）１７が半導体基板上に設
けられ、これはデジタル回路１４と独立に設けら
れたＧ−PAD１１に接続される。さらに、この
Ｇ−PAD１１は、コネクタワイヤ１３によつて、
外部引出しリード２に電気的接続される。
負荷抵抗R1を介して電圧Vccが印加されており、
バイポーラトランジスタQ3のベースには、IIL型
デジタル回路１４の出力信号が印加される。これ
によつて、Q3はスイツチ動作を行ない、次段の
アナログ信号処理回路２１を制御する。このリニ
ア回路１５は、出力端子Out３をもつ、大電流振
幅で動作する出力段回路を含む。リニア回路１５
の動作によりリニア回路１５を横切つて電源Vcc
から、接地用アルミニウム配線１７に流れる電流
は数十mAから数百mAまでの間で変化するもの
である。例えば20mAから280mAに変化するもの
である。この電流の変化はIILデジタル回路１４
の電流変化数μA〜数百μAに対し、1000倍以上の
大きさを以つて変化するものである。このリニア
回路１５を構成するバイポーラトランジスタの構
造は第３Ｃ図に示すように、N+型領域３０のエ
ミツタ領域と、Ｐ型領域２９のベース領域と、
N-エピタキシヤル層２２のコレクタ領域とから
成り、各トランジスタはＰ型アイソレーシヨン領
域２３によつて互いに半導体基板内において電気
的に分離されている。リニア回路１５の接地用配
線（アルミニウム配線）１７が半導体基板上に設
けられ、これはデジタル回路１４と独立に設けら
れたＧ−PAD１１に接続される。さらに、この
Ｇ−PAD１１は、コネクタワイヤ１３によつて、
外部引出しリード２に電気的接続される。
このようなリニア回路１５においては、動作に
従つて、振幅変化する電流（例えば最大280mA
から最低20mAに変化する電流）がアルミニウム
配線１７を通つてＧ−PAD１１に流れ、さらに
コネクタワイヤ１３を通り外部引出しリード２へ
流れ、システムにおける本来の接地電位に流れる
こととなる。
従つて、振幅変化する電流（例えば最大280mA
から最低20mAに変化する電流）がアルミニウム
配線１７を通つてＧ−PAD１１に流れ、さらに
コネクタワイヤ１３を通り外部引出しリード２へ
流れ、システムにおける本来の接地電位に流れる
こととなる。
本発明によれば、ノイズマージンの少ないIIL
型デジタル回路１４をリニア回路１５と共存させ
ても、リニア回路１５の大電流振幅に基づくIIL
型デジタル回路１４への影響を防止することがで
きる。すなわち、リニア回路１５に大電流が流れ
しかもその値が20mAから280mAという大きな振
幅で変動する場合でも、Ｇ−PADおよびコネク
タワイヤがデジタル回路用１０および１２とリニ
ア回路用１１および１３とにそれぞれ別個に設け
られているので、Ｇ−PAD１０の電位は外部引
出しリードの電位すなわちICの外部回路の接地
電位と常に等しくされる。すなわち、本発明によ
れば、従来のようにリニア回路とIILデジタル回
路とが同一のＧ−PADおよびコネクタワイヤに
接続されているために、リニア回路から大電流が
流れしかもその値が大きな振幅で変動する場合、
コネクタワイヤの抵抗による電圧降下が無視でき
なくなり、電流値の振動に伴つてコネクタワイヤ
での電圧降下によつて共通のＧ−PADの電位が
振動し外部引出しリードの電位すなわちICの外
部回路の接地電位と一致しなくなるという不都合
は全くない。従つてリニア回路における電流の変
動がIIL型デジタル回路に影響を与えることはな
く、デジタル回路の誤動作は防止される。特に、
IIL型デジタル回路は低消費電力回路であるため、
IIL型デジタル回路１４からアルミニウム配線１
６、Ｇ−PAD１０およびコネクタワイヤ１２を
通り外部引出しリードへ流れる電流は数μA〜数
百μAと小さく、コネクタワイヤ１２の抵抗によ
る電圧降下は無視できたにもかかわらず、従来の
ようにリニア回路と共通にそのコネクタワイヤを
使用した場合、IIL型デジタル回路の入力レベル
がリニア回路の信号レベルの変化の影響を受け易
いという問題点があつた。本発明によれば、この
ような問題点は全く解消される。
型デジタル回路１４をリニア回路１５と共存させ
ても、リニア回路１５の大電流振幅に基づくIIL
型デジタル回路１４への影響を防止することがで
きる。すなわち、リニア回路１５に大電流が流れ
しかもその値が20mAから280mAという大きな振
幅で変動する場合でも、Ｇ−PADおよびコネク
タワイヤがデジタル回路用１０および１２とリニ
ア回路用１１および１３とにそれぞれ別個に設け
られているので、Ｇ−PAD１０の電位は外部引
出しリードの電位すなわちICの外部回路の接地
電位と常に等しくされる。すなわち、本発明によ
れば、従来のようにリニア回路とIILデジタル回
路とが同一のＧ−PADおよびコネクタワイヤに
接続されているために、リニア回路から大電流が
流れしかもその値が大きな振幅で変動する場合、
コネクタワイヤの抵抗による電圧降下が無視でき
なくなり、電流値の振動に伴つてコネクタワイヤ
での電圧降下によつて共通のＧ−PADの電位が
振動し外部引出しリードの電位すなわちICの外
部回路の接地電位と一致しなくなるという不都合
は全くない。従つてリニア回路における電流の変
動がIIL型デジタル回路に影響を与えることはな
く、デジタル回路の誤動作は防止される。特に、
IIL型デジタル回路は低消費電力回路であるため、
IIL型デジタル回路１４からアルミニウム配線１
６、Ｇ−PAD１０およびコネクタワイヤ１２を
通り外部引出しリードへ流れる電流は数μA〜数
百μAと小さく、コネクタワイヤ１２の抵抗によ
る電圧降下は無視できたにもかかわらず、従来の
ようにリニア回路と共通にそのコネクタワイヤを
使用した場合、IIL型デジタル回路の入力レベル
がリニア回路の信号レベルの変化の影響を受け易
いという問題点があつた。本発明によれば、この
ような問題点は全く解消される。
以上の本発明の実施例から明らかにされるよう
に、本発明によれば、特に、IIL型デジタル回路
をリニア回路と共存させるICを製造する場合に
おいて、IILデジタル回路の誤動作の防止に効果
がある。特に、ICパツケージの引出しリードの
本数（ピン数）が制約される場合において適用し
て有効である。
に、本発明によれば、特に、IIL型デジタル回路
をリニア回路と共存させるICを製造する場合に
おいて、IILデジタル回路の誤動作の防止に効果
がある。特に、ICパツケージの引出しリードの
本数（ピン数）が制約される場合において適用し
て有効である。
第１図は従来のリニア・デジタル共存ICの概
略のレイアウト図、第２図は本発明によるリニ
ア・IIL型デジタル共存ICの概略のレイアウト図、
第３Ａ図は第２図のデジタル回路を構成するIIL
の等価回路図、第３Ｂ図および第３Ｃ図は第２図
に示した本発明のICの断面図である。 ２……ICの外部引出しリード、３……半導体
基板、１０……デジタル回路用の接地電位接続用
パツド、１１……リニア回路用の接地電位接続用
パツド、１２……デジタル回路用のコネクタワイ
ヤ、１３……リニア回路用のコネクタワイヤ、１
４……IILから成るデジタル回路、１５……リニ
ア回路。
略のレイアウト図、第２図は本発明によるリニ
ア・IIL型デジタル共存ICの概略のレイアウト図、
第３Ａ図は第２図のデジタル回路を構成するIIL
の等価回路図、第３Ｂ図および第３Ｃ図は第２図
に示した本発明のICの断面図である。 ２……ICの外部引出しリード、３……半導体
基板、１０……デジタル回路用の接地電位接続用
パツド、１１……リニア回路用の接地電位接続用
パツド、１２……デジタル回路用のコネクタワイ
ヤ、１３……リニア回路用のコネクタワイヤ、１
４……IILから成るデジタル回路、１５……リニ
ア回路。
Claims (1)
- １ 一つの半導体基体内にリニア回路部とデジタ
ル回路部とが形成され、かつその半導体基体主面
上には前記リニア回路部に対する接地電位接続用
パツドと前記デジタル回路部に対する接地電位接
続用パツドとがそれぞれ独立に設けられ、一端が
それらパツドに近接し、パツケージ外部に導出す
る一つの共通外部引出しリードが設けられ、該リ
ニア回路部に対する接地電位接続用パツドと該引
出しリードの一端および該デジタル回路部に対す
る接地電位接続用パツドと該引出しリードの一端
との間をそれぞれコネクタワイヤで接続して成る
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56023015A JPS57138170A (en) | 1981-02-20 | 1981-02-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56023015A JPS57138170A (en) | 1981-02-20 | 1981-02-20 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138170A JPS57138170A (en) | 1982-08-26 |
| JPH0377666B2 true JPH0377666B2 (ja) | 1991-12-11 |
Family
ID=12098659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56023015A Granted JPS57138170A (en) | 1981-02-20 | 1981-02-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57138170A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113319A (ja) * | 1984-06-29 | 1986-01-21 | Yokogawa Hokushin Electric Corp | 基準電圧発生装置 |
| JPS61190150U (ja) * | 1985-05-17 | 1986-11-27 | ||
| JPS63142847A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 半導体集積回路 |
| JP2766138B2 (ja) * | 1992-09-07 | 1998-06-18 | 株式会社日立製作所 | 半導体集積回路の検査方法 |
| JP3851303B2 (ja) | 2003-09-08 | 2006-11-29 | ローム株式会社 | 多出力型電源装置及びこれを用いた携帯機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142985A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499576U (ja) * | 1977-12-26 | 1979-07-13 |
-
1981
- 1981-02-20 JP JP56023015A patent/JPS57138170A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142985A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138170A (en) | 1982-08-26 |
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