JP2766138B2 - 半導体集積回路の検査方法 - Google Patents
半導体集積回路の検査方法Info
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- JP2766138B2 JP2766138B2 JP4238016A JP23801692A JP2766138B2 JP 2766138 B2 JP2766138 B2 JP 2766138B2 JP 4238016 A JP4238016 A JP 4238016A JP 23801692 A JP23801692 A JP 23801692A JP 2766138 B2 JP2766138 B2 JP 2766138B2
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Description
【０００１】
【産業上の利用分野】本発明は、論理部とアナログ部が
共存する半導体集積回路の検査方法に関する。
共存する半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】特開昭62−23217 号において第一内部回
路の出力を第二内部回路の入力とする回路構成を有する
集積回路において、独立にパッドを設け第一内部回路及
び第二内部回路のテストを独立に行うことが出来ると示
されている。しかし図６に示すような第一内部回路の出
力を第二内部回路の入力とする回路構成において第二内
部回路内にＣ−ＭＯＳ論理回路とアナログ回路が混在し
ている場合には、Ｃ−ＭＯＳ論理回路の不良を見つける
ことは不可能である。
路の出力を第二内部回路の入力とする回路構成を有する
集積回路において、独立にパッドを設け第一内部回路及
び第二内部回路のテストを独立に行うことが出来ると示
されている。しかし図６に示すような第一内部回路の出
力を第二内部回路の入力とする回路構成において第二内
部回路内にＣ−ＭＯＳ論理回路とアナログ回路が混在し
ている場合には、Ｃ−ＭＯＳ論理回路の不良を見つける
ことは不可能である。
【０００３】以下Ｃ−ＭＯＳ論理回路の説明をする。Ｃ
−ＭＯＳ論理回路とは図７に示すようにＣ−ＭＯＳ素子
によるインバータ回路Ｉｎｖ１のことでありＰ−ＭＯＳ
トランジスタ１０とＮ−ＭＯＳトランジスタ１１を相補
的に接続したものである。図７においてＰ１は電源端
子、Ｐ５は接地端子、Ｐ７は制御入力端子、Ｐ８は出力
端子である。
−ＭＯＳ論理回路とは図７に示すようにＣ−ＭＯＳ素子
によるインバータ回路Ｉｎｖ１のことでありＰ−ＭＯＳ
トランジスタ１０とＮ−ＭＯＳトランジスタ１１を相補
的に接続したものである。図７においてＰ１は電源端
子、Ｐ５は接地端子、Ｐ７は制御入力端子、Ｐ８は出力
端子である。
【０００４】Ｐ７が接地電位のときＰ−ＭＯＳ１０がオ
ンとなり、Ｎ−ＭＯＳ１１がオフである。そこで、出力
端子Ｐ８は電源電位となる。
ンとなり、Ｎ−ＭＯＳ１１がオフである。そこで、出力
端子Ｐ８は電源電位となる。
【０００５】次にＰ７が電源電位のとき、Ｐ−ＭＯＳ１
０はオフであり、Ｎ−ＭＯＳ１１がオンとなり、出力端
子Ｐ８は接地電位となる。
０はオフであり、Ｎ−ＭＯＳ１１がオンとなり、出力端
子Ｐ８は接地電位となる。
【０００６】入力端子Ｐ７のロジックレベルのハイ／ロ
ー信号に対し、出力端子Ｐ８はロジックレベルでロー／
ハイと反転するので、インバータ回路Ｉｎｖ１として使
用される。
ー信号に対し、出力端子Ｐ８はロジックレベルでロー／
ハイと反転するので、インバータ回路Ｉｎｖ１として使
用される。
【０００７】さて電源端子Ｐ１から見たときＰ７のロジ
ックレベルの一定電圧に対しＰ−ＭＯＳ１０かＮ−ＭＯ
Ｓ１１のどちらかのみがオンとなっており、両者が同時
にオンとなることはない。そこで電源端子から流入する
電流はゼロである。
ックレベルの一定電圧に対しＰ−ＭＯＳ１０かＮ−ＭＯ
Ｓ１１のどちらかのみがオンとなっており、両者が同時
にオンとなることはない。そこで電源端子から流入する
電流はゼロである。
【０００８】これがＣ−ＭＯＳ論理回路の特長であっ
て、電源の電力損失は、入力端子Ｐ７の電位が変化する
瞬時にのみしか消費されない。
て、電源の電力損失は、入力端子Ｐ７の電位が変化する
瞬時にのみしか消費されない。
【０００９】以下においてパッドとは半導体集積回路の
ペレット上に設けられたものであって、アルミ薄膜等の
金属によって形成された四角形のものである。この四角
形上の領域とパッケージの外部ピンとなるリードフレー
ムの先端部をボンディングワイヤーにて熱圧着等により
接続し、外部ピンとして引き出す。
ペレット上に設けられたものであって、アルミ薄膜等の
金属によって形成された四角形のものである。この四角
形上の領域とパッケージの外部ピンとなるリードフレー
ムの先端部をボンディングワイヤーにて熱圧着等により
接続し、外部ピンとして引き出す。
【００１０】さて図６のように第二内部回路の入力を１
個のパッドとし電流消費のないＣ−ＭＯＳによる論理部
の電源と定常的に電流消費のあるアナログ部の電源を共
通にした場合、アナログ部に供給される電流と論理部の
Ｃ−ＭＯＳによるインバータＭＯＳトランジスタのリー
ク電流を同時に測定することとなり、インバータMOSト
ランジスタのリーク電流を正確にチェックする事が出来
なかった。
個のパッドとし電流消費のないＣ−ＭＯＳによる論理部
の電源と定常的に電流消費のあるアナログ部の電源を共
通にした場合、アナログ部に供給される電流と論理部の
Ｃ−ＭＯＳによるインバータＭＯＳトランジスタのリー
ク電流を同時に測定することとなり、インバータMOSト
ランジスタのリーク電流を正確にチェックする事が出来
なかった。
【００１１】なぜならばインバータＭＯＳトランジスタ
の不良原因となる接合リーク、及びゲート酸化膜劣化に
伴うリーク電流測定に於いてチェックを行う場合、アナ
ログ部で定常的に数マイクロから数十ミリアンペアの電
流消費が有るために上記不良チップを選別することが出
来ないからである。
の不良原因となる接合リーク、及びゲート酸化膜劣化に
伴うリーク電流測定に於いてチェックを行う場合、アナ
ログ部で定常的に数マイクロから数十ミリアンペアの電
流消費が有るために上記不良チップを選別することが出
来ないからである。
【００１２】これは特に、同一のシリコン基板上にＣ−
ＭＯＳ論理回路と、アナログ出力部及びスイッチ部が形
成される場合特に著しい。これら、アナログ出力部及び
スイッチ部は、定常状態で数ミリアンペアから数十ミリ
アンペアの電流消費がある為に、同一の電源にＣ−ＭＯ
Ｓ論理回路が接続された場合、これらＣ−ＭＯＳ論理回
路の不良ＭＯＳを見つけだすためのリーク電流検出を数
ミリアンペアから数十ミリアンペア以下で行うことはで
きない。ペレットの段階でこれらの不良が判定出来ない
ため完成品でのエージング法による検査工程まで良否を
判定出来ない。このため不良品ペレットの組立及び検査
にかかるコスト，時間は莫大なものであった。
ＭＯＳ論理回路と、アナログ出力部及びスイッチ部が形
成される場合特に著しい。これら、アナログ出力部及び
スイッチ部は、定常状態で数ミリアンペアから数十ミリ
アンペアの電流消費がある為に、同一の電源にＣ−ＭＯ
Ｓ論理回路が接続された場合、これらＣ−ＭＯＳ論理回
路の不良ＭＯＳを見つけだすためのリーク電流検出を数
ミリアンペアから数十ミリアンペア以下で行うことはで
きない。ペレットの段階でこれらの不良が判定出来ない
ため完成品でのエージング法による検査工程まで良否を
判定出来ない。このため不良品ペレットの組立及び検査
にかかるコスト，時間は莫大なものであった。
【００１３】またこれらをペレットの段階で強制的に行
うにはアナログ部にスイッチを設け、論理部のリーク電
流チェック時にスイッチを切断しておくことにより、ア
ナログ部に流れる電流を遮断しておく必要があった。本
方法によれば、所望の回路特性に影響を与えない為にス
イッチは、アナログ部に供給される電流に応じた大きさ
が必要となり、さらにこのスイッチは製品段階では不要
なものである為ペレット面積増大となる。又、チェック
終了後スイッチを常時接続となるよう処置しておかねば
ならない為スイッチ動作の余分な不良原因を作ることに
なった。
うにはアナログ部にスイッチを設け、論理部のリーク電
流チェック時にスイッチを切断しておくことにより、ア
ナログ部に流れる電流を遮断しておく必要があった。本
方法によれば、所望の回路特性に影響を与えない為にス
イッチは、アナログ部に供給される電流に応じた大きさ
が必要となり、さらにこのスイッチは製品段階では不要
なものである為ペレット面積増大となる。又、チェック
終了後スイッチを常時接続となるよう処置しておかねば
ならない為スイッチ動作の余分な不良原因を作ることに
なった。
【００１４】
【発明が解決しようとする課題】上記従来技術は第二内
部回路内に電流消費の無い論理回路と電流消費のあるア
ナログ回路が混在している集積回路において、ペレット
の段階での早期不良品の選別によるコストダウン及び検
査工程の時間短縮等について配慮がなされておらず、ペ
レット単価の上昇につながるという問題があった。
部回路内に電流消費の無い論理回路と電流消費のあるア
ナログ回路が混在している集積回路において、ペレット
の段階での早期不良品の選別によるコストダウン及び検
査工程の時間短縮等について配慮がなされておらず、ペ
レット単価の上昇につながるという問題があった。
【００１５】本発明の目的は、ペレットの段階での早期
不良品の選別を行うことにより信頼性の向上及び検査工
程を時間短縮することにより、ペレット単価を低減する
ことである。
不良品の選別を行うことにより信頼性の向上及び検査工
程を時間短縮することにより、ペレット単価を低減する
ことである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体集積回路の検査方法において
は、論理部とアナログ部が共存する半導体集積回路のペ
レットに、論理部における論理部電源に接続され、アナ
ログ部電源とは接続されない電源パッドを設ける。この
電源パッドを用いて前記論理部のリーク電流を測定し、
その後、論理部電源およびアナログ部電源を外部電源端
子に電気的に接続する。
に、本発明による半導体集積回路の検査方法において
は、論理部とアナログ部が共存する半導体集積回路のペ
レットに、論理部における論理部電源に接続され、アナ
ログ部電源とは接続されない電源パッドを設ける。この
電源パッドを用いて前記論理部のリーク電流を測定し、
その後、論理部電源およびアナログ部電源を外部電源端
子に電気的に接続する。
【００１７】
【００１８】
【作用】このような構成の本発明に依ればＣ−ＭＯＳに
よる論理部のリーク電流をペレット状態で、しかも測定
器の検出限界、例えば数ナノアンペアまで測定できるの
で不良ペレットの選別を完全に行うことが出来る。さら
に今まで困難であった論理部ＭＯＳトランジスタの不良
解析を短時間で簡便に行うことが出来る。
よる論理部のリーク電流をペレット状態で、しかも測定
器の検出限界、例えば数ナノアンペアまで測定できるの
で不良ペレットの選別を完全に行うことが出来る。さら
に今まで困難であった論理部ＭＯＳトランジスタの不良
解析を短時間で簡便に行うことが出来る。
【００１９】
【実施例】以下、本発明の一実施例を図１により説明す
る。
る。
【００２０】図１は、外部電源を内部電源回路１４で変
換しその出力を論理回路１２及びアナログ回路１３の入
力とする半導体集積回路を示す。外部電源端子Ｔ４から
外部電源パッドＰ３に接続された外部電源は内部電源回
路１４で変換される。この内部電源出力は内部電源出力
パッドＰ４に接続されている。この内部電源出力パッド
Ｐ４と論理部電源パッドＰ１とアナログ部電源パッドＰ
２を３本纏めて電源端子Ｔ１にワイヤーボンディングす
る。この構造においても論理部電源からのリーク電流を
ペレット状態で測定し選別することができる。この時内
部電源回路１４からの内部電源出力とアナログ部電源は
ペレット製造工程で例えばアルミ配線で接続しアナログ
部電源パッドＰ２に接続してもかまわない。またこの時
内部電源が外部への接続が不要な場合にはＮＣピンＴ３
に接続してもかまわない。
換しその出力を論理回路１２及びアナログ回路１３の入
力とする半導体集積回路を示す。外部電源端子Ｔ４から
外部電源パッドＰ３に接続された外部電源は内部電源回
路１４で変換される。この内部電源出力は内部電源出力
パッドＰ４に接続されている。この内部電源出力パッド
Ｐ４と論理部電源パッドＰ１とアナログ部電源パッドＰ
２を３本纏めて電源端子Ｔ１にワイヤーボンディングす
る。この構造においても論理部電源からのリーク電流を
ペレット状態で測定し選別することができる。この時内
部電源回路１４からの内部電源出力とアナログ部電源は
ペレット製造工程で例えばアルミ配線で接続しアナログ
部電源パッドＰ２に接続してもかまわない。またこの時
内部電源が外部への接続が不要な場合にはＮＣピンＴ３
に接続してもかまわない。
【００２１】図１ではワイヤーボンディング法による論
理部電源とアナログ部電源の電源接続法であるが図２で
はこれらをペレット製造工程で行う一実施例である。多
層配線構造を含む半導体集積回路において、例えば論理
部電源をアルミ第一層配線Ａ１で論理部電源パッドＰ１
に接続する。この場合論理回路１２はアルミ第一層工程
で完了しなければならない。完了後ペレット検査を行い
論理部電源のリーク電流を測定する。次に例えばアルミ
第二層工程において論理部電源パッドＰ１とアナログ部
電源パッドＰ２をアルミ第二層配線Ａ２で接続する。こ
の場合電源端子Ｔ１とのワイヤーボンディングはＰ１，
Ｐ２のどちらか１つに接続すればよい。
理部電源とアナログ部電源の電源接続法であるが図２で
はこれらをペレット製造工程で行う一実施例である。多
層配線構造を含む半導体集積回路において、例えば論理
部電源をアルミ第一層配線Ａ１で論理部電源パッドＰ１
に接続する。この場合論理回路１２はアルミ第一層工程
で完了しなければならない。完了後ペレット検査を行い
論理部電源のリーク電流を測定する。次に例えばアルミ
第二層工程において論理部電源パッドＰ１とアナログ部
電源パッドＰ２をアルミ第二層配線Ａ２で接続する。こ
の場合電源端子Ｔ１とのワイヤーボンディングはＰ１，
Ｐ２のどちらか１つに接続すればよい。
【００２２】図３は論理部電源パッドＰ１とアナログ部
電源パッドＰ２が隣接した位置にない場合を示してい
る。この場合図１のようなボンディングは他のワイヤー
と交叉して不可能である。この場合は図２で示したよう
にアルミ第二層配線Ａ２で接続するか、または外部端子
に余裕があればＩＣリードフレームＦ１に電源端子を各
々設けＴ１とＰ１，Ｔ２とＰ２をワイヤーボンディング
しＩＣリードフレームＦ１上で接続すればよい。
電源パッドＰ２が隣接した位置にない場合を示してい
る。この場合図１のようなボンディングは他のワイヤー
と交叉して不可能である。この場合は図２で示したよう
にアルミ第二層配線Ａ２で接続するか、または外部端子
に余裕があればＩＣリードフレームＦ１に電源端子を各
々設けＴ１とＰ１，Ｔ２とＰ２をワイヤーボンディング
しＩＣリードフレームＦ１上で接続すればよい。
【００２３】図４はパッドの面積を削減するためひとつ
のパッドで論理部のリーク電流を測定する一実施例を示
す。例えばアルミ第一層配線Ａｌでプローブ用論理部電
源パッドＰ９とプローブ用アナログ部電源パッドＰ１０
を形成しペレット検査を行う。この時のパッドとはプロ
ーブによるペレット検査用パッドなので面積はボンディ
ング用パッドに比べ小さくてよい。次にアルミ第二層配
線で論理部電源用パッドとアナログ部電源用パッドを共
通化し１個のパッドとする。この共通電源パッドＰ６を
Ｔ１にワイヤーボンディングする。この場合は、アルミ
第一層工程で論理回路１２とアナログ回路１３を完成さ
せておく必要がある。この構造ではパッドは共通電源パ
ッドＰ６ひとつとなりパッド占有面積も縮小しかつ、ワ
イヤーボンディングも一本となる利点がある。
のパッドで論理部のリーク電流を測定する一実施例を示
す。例えばアルミ第一層配線Ａｌでプローブ用論理部電
源パッドＰ９とプローブ用アナログ部電源パッドＰ１０
を形成しペレット検査を行う。この時のパッドとはプロ
ーブによるペレット検査用パッドなので面積はボンディ
ング用パッドに比べ小さくてよい。次にアルミ第二層配
線で論理部電源用パッドとアナログ部電源用パッドを共
通化し１個のパッドとする。この共通電源パッドＰ６を
Ｔ１にワイヤーボンディングする。この場合は、アルミ
第一層工程で論理回路１２とアナログ回路１３を完成さ
せておく必要がある。この構造ではパッドは共通電源パ
ッドＰ６ひとつとなりパッド占有面積も縮小しかつ、ワ
イヤーボンディングも一本となる利点がある。
【００２４】図５は図４と同様に一つのパッドで論理部
のリーク電流を測定する一実施例を示す。例えばアルミ
第一層配線Ａ１で論理部電源と共通電源パッドＰ６を接
続する。この場合も図２で述べたようにアルミ第一層工
程で論理回路１２を完成させておく必要がある。次にア
ルミ第二層配線Ａ２でアナログ部電源と共通電源パッド
Ｐ６を接続する。この時点で２回目のペレット検査を行
えばアナログ回路１３の規格外の消費電流を測定でき不
良品を選別することができる。この場合図１の構造にお
いては論理部電源を例えばアルミ第一層配線Ａ１で共通
電源パッドＰ６に、内部電源出力とアナログ部電源をア
ルミ第二層配線Ａ２で共通電源パッドＰ６に接続すれば
上記方法と同様に不良品を選別することができる。
のリーク電流を測定する一実施例を示す。例えばアルミ
第一層配線Ａ１で論理部電源と共通電源パッドＰ６を接
続する。この場合も図２で述べたようにアルミ第一層工
程で論理回路１２を完成させておく必要がある。次にア
ルミ第二層配線Ａ２でアナログ部電源と共通電源パッド
Ｐ６を接続する。この時点で２回目のペレット検査を行
えばアナログ回路１３の規格外の消費電流を測定でき不
良品を選別することができる。この場合図１の構造にお
いては論理部電源を例えばアルミ第一層配線Ａ１で共通
電源パッドＰ６に、内部電源出力とアナログ部電源をア
ルミ第二層配線Ａ２で共通電源パッドＰ６に接続すれば
上記方法と同様に不良品を選別することができる。
【００２５】
【発明の効果】本発明によれば、論理部のＭＯＳトラン
ジスタのリーク電流とアナログ部の規格外の消費電流を
ペレット状態で測定し選別することができるので不良品
の組立に要するコストと時間を削減しチップの単価を低
減することができる。又、論理回路内の不良品を確実に
検出出来るので、高度の信頼性を有する半導体製品を提
供できる。
ジスタのリーク電流とアナログ部の規格外の消費電流を
ペレット状態で測定し選別することができるので不良品
の組立に要するコストと時間を削減しチップの単価を低
減することができる。又、論理回路内の不良品を確実に
検出出来るので、高度の信頼性を有する半導体製品を提
供できる。
【００２６】且つ不良の特定を確実に行う事が出来るの
で不良解析の時間を大幅に削減できるため作業能率向上
の効果がある。
で不良解析の時間を大幅に削減できるため作業能率向上
の効果がある。
【００２７】又、各々のパッドはボンディングあるいは
ペレット製造工程で接続されるため、本体回路へ悪影響
を与えない効果もある。
ペレット製造工程で接続されるため、本体回路へ悪影響
を与えない効果もある。
【図１】ワイヤーボンディングを用いた本発明による内
部電源回路を有する半導体集積回路を示す図である。
部電源回路を有する半導体集積回路を示す図である。
【図２】アルミ多層配線を用いた本発明による半導体集
積回路を示す図である。
積回路を示す図である。
【図３】アルミ多層配線あるいはリードフレーム上で接
続する本発明による半導体集積回路を示す図である。
続する本発明による半導体集積回路を示す図である。
【図４】ペレットの面積を縮小するため多層配線を用い
パッドを一つとした本発明による半導体集積回路を示す
図である。
パッドを一つとした本発明による半導体集積回路を示す
図である。
【図５】図４と同様に多層配線を用いパッドを一つとし
た本発明による半導体集積回路を示す図である。
た本発明による半導体集積回路を示す図である。
【図６】従来技術の説明図である。
【図７】従来技術の説明図である。
Ｉｎｖ１…インバータ、１０…ＰＭＯＳトランジスタ、
１１…ＮＭＯＳトランジスタ、Ｐ１…論理部電源端子／
論理部電源パッド、Ｐ２…アナログ部電源端子／アナロ
グ部電源パッド、Ｐ３…外部電源パッド、Ｐ４…内部電
源出力パッド、Ｐ５…接地端子／接地パッド、Ｐ６…共
通電源パッド、Ｐ７…制御入力端子、Ｐ８…出力端子、
Ｐ９…プローブ用論理部電源パッド、１０…プローブ用
アナログ部電源パッド、１２…論理回路、１３…アナロ
グ回路、１４…内部電源回路、Ｒ１，Ｒ２…抵抗、Ｑ１
…バイポーラトランジスタ、Ｔ１，Ｔ２，Ｔ４…外部電
源端子、Ｔ３…ＮＣピン、Ｆ１…ＩＣリードフレーム。
１１…ＮＭＯＳトランジスタ、Ｐ１…論理部電源端子／
論理部電源パッド、Ｐ２…アナログ部電源端子／アナロ
グ部電源パッド、Ｐ３…外部電源パッド、Ｐ４…内部電
源出力パッド、Ｐ５…接地端子／接地パッド、Ｐ６…共
通電源パッド、Ｐ７…制御入力端子、Ｐ８…出力端子、
Ｐ９…プローブ用論理部電源パッド、１０…プローブ用
アナログ部電源パッド、１２…論理回路、１３…アナロ
グ回路、１４…内部電源回路、Ｒ１，Ｒ２…抵抗、Ｑ１
…バイポーラトランジスタ、Ｔ１，Ｔ２，Ｔ４…外部電
源端子、Ｔ３…ＮＣピン、Ｆ１…ＩＣリードフレーム。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 敦 茨城県日立市弁天町三丁目10番２号 日 立原町電子工業株式会社内 (72)発明者 志村 辰男 茨城県日立市幸町三丁目１番１号 株式 会社 日立製作所 日立工場内 (56)参考文献 特開 昭57−138170（ＪＰ，Ａ) 特開 昭60−74643（ＪＰ，Ａ) 特開 平２−26046（ＪＰ，Ａ) 特開 平２−211653（ＪＰ，Ａ) 特開 平３−93261（ＪＰ，Ａ) 特開 平１−258461（ＪＰ，Ａ) 特開 平４−218939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/26 G01R 31/316 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】論理部とアナログ部が共存する半導体集積
回路の検査方法において、ペレットに、論理部における論理部電源に接続され、ア
ナログ部におけるアナログ部電源とは接続されない電源
パッドを設け、 前記電源パッドを用いて前記論理部のリーク電流をペレ
ット状態で測定し、 前記リーク電流の測定後、前記論理部電源および前記ア
ナログ部電源を外部電源端子に電気的に接続することを
特徴とする半導体集積回路の検査方法。 - 【請求項２】請求項１において、ペレットに、前記アナ
ログ部電源に接続されるアナログ部電源パッドを設け、
前記リーク電流の測定後、前記電源パッドおよび前記ア
ナログ部電源パッドがそれぞれワイヤーボンディングに
よって前記外部電源端子に電気的に接続されることを特
徴とする半導体集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238016A JP2766138B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238016A JP2766138B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685030A JPH0685030A (ja) | 1994-03-25 |
| JP2766138B2 true JP2766138B2 (ja) | 1998-06-18 |
Family
ID=17023907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238016A Expired - Fee Related JP2766138B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2766138B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212618A (ja) * | 1986-03-14 | 1987-09-18 | Toomee Sangyo Kk | コンタクトレンズ材料 |
| WO1999054937A1 (fr) | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur |
| EP1930338A1 (en) | 2006-12-01 | 2008-06-11 | E-brain Corporation Ltd. | Fumaric acid derivates and ophtalmic lenses using the same |
| JP2008251716A (ja) * | 2007-03-29 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置およびその検査方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57138170A (en) * | 1981-02-20 | 1982-08-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS6074643A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0226046A (ja) * | 1988-07-14 | 1990-01-29 | Nec Corp | マスター・スライス半導体集積回路装置 |
-
1992
- 1992-09-07 JP JP4238016A patent/JP2766138B2/ja not_active Expired - Fee Related
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| JPH0685030A (ja) | 1994-03-25 |
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