JPS6074643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6074643A JPS6074643A JP58181991A JP18199183A JPS6074643A JP S6074643 A JPS6074643 A JP S6074643A JP 58181991 A JP58181991 A JP 58181991A JP 18199183 A JP18199183 A JP 18199183A JP S6074643 A JPS6074643 A JP S6074643A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- microprocessor
- cutting
- option
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005520 cutting process Methods 0.000 claims abstract description 10
- 238000011990 functional testing Methods 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 238000012360 testing method Methods 0.000 abstract description 27
- 238000000034 method Methods 0.000 abstract description 24
- 238000013100 final test Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 11
- 238000013101 initial test Methods 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 235000013339 cereals Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、詳しくはマイクロプロ
セッサ等に内蔵される諸々のユーザーのオプション（選
択）回路の形成方法に関する。
セッサ等に内蔵される諸々のユーザーのオプション（選
択）回路の形成方法に関する。
（２）技術の背景
マイクロプロセッサ等に内蔵されるユーザーオプション
回路は従来よりユーザープログラム用読出し専用メモリ
（ＲＯＭ ）形成と同時に行われており、その形成工
程後の短納期化が重要な課題である。
回路は従来よりユーザープログラム用読出し専用メモリ
（ＲＯＭ ）形成と同時に行われており、その形成工
程後の短納期化が重要な課題である。
（１）
（３）従来技術と問題点
従来、ユーザーオプション回路の形成はＲＯＭ形成と同
時に電極コンタクト窓の有無によって行われた。例えば
エンハンスメント型ＭＯ５電界効果トランジスタの選択
ビットがピント線に接続されているかあるいは接続され
ていないかによって異なる２つの導電状態を２値記憶装
置に対応させるＲＯＭを作るにおいて、すべてのビット
に該当するエンハンスメント型ＭＯ５電界効果トランジ
スタを形成し、絶縁膜を成長させた後、電極コンタクト
用窓開きを選択的に行い、その後配線体形成、カバー保
護膜の成長およびこのカバー保護膜を選択的に除去しボ
ンディング用パッドを形成しＲＯＭを完成する。ユーザ
ーオプション回路も前述のＲＯ−の確定と同じ工程、す
なわち電極コンタクト用窓開き工程で形成されていた。
時に電極コンタクト窓の有無によって行われた。例えば
エンハンスメント型ＭＯ５電界効果トランジスタの選択
ビットがピント線に接続されているかあるいは接続され
ていないかによって異なる２つの導電状態を２値記憶装
置に対応させるＲＯＭを作るにおいて、すべてのビット
に該当するエンハンスメント型ＭＯ５電界効果トランジ
スタを形成し、絶縁膜を成長させた後、電極コンタクト
用窓開きを選択的に行い、その後配線体形成、カバー保
護膜の成長およびこのカバー保護膜を選択的に除去しボ
ンディング用パッドを形成しＲＯＭを完成する。ユーザ
ーオプション回路も前述のＲＯ−の確定と同じ工程、す
なわち電極コンタクト用窓開き工程で形成されていた。
ユーザーオプション回路を含むマイクロプロセッサの製
造は絶縁膜が形成されたウェハ状態でスタンバイされて
おり、ユーザーの要求があると前記ウェハにユーザーの
めるオプション回路を形成するためのウェハプロセ（２
） スを行い、しかる後にオプション回路を含めウェハにつ
いて初期試験を行い、組立工程を経た後に最終試験を行
う。
造は絶縁膜が形成されたウェハ状態でスタンバイされて
おり、ユーザーの要求があると前記ウェハにユーザーの
めるオプション回路を形成するためのウェハプロセ（２
） スを行い、しかる後にオプション回路を含めウェハにつ
いて初期試験を行い、組立工程を経た後に最終試験を行
う。
上記の方法においては、ウェハプロセスが長く、かつ終
った後組立工程の前に初期試験が入るためにオプション
回路形成後の手番が長くなる点に問題があり、ユーザー
の要求があってから完成までの時間を更に短縮すること
、すなわち製造工程の簡素化が要求される。
った後組立工程の前に初期試験が入るためにオプション
回路形成後の手番が長くなる点に問題があり、ユーザー
の要求があってから完成までの時間を更に短縮すること
、すなわち製造工程の簡素化が要求される。
更には、未だ何等の試験も行われていないウェハ、すな
わち歩留りの見地からは不良品かもしれないウェハに対
してもオプション回路が形成され、その後の初期試験で
始めて良品か不良品かが判定されるので、製造歩留りに
ついて問題がある。オプション回路の形成は、製造管理
の見地からは良品であるウェハに対してなされることが
好ましいことはいうまでもない。
わち歩留りの見地からは不良品かもしれないウェハに対
してもオプション回路が形成され、その後の初期試験で
始めて良品か不良品かが判定されるので、製造歩留りに
ついて問題がある。オプション回路の形成は、製造管理
の見地からは良品であるウェハに対してなされることが
好ましいことはいうまでもない。
（４）発明の目的
本発明は上記従来の問題点に鑑み、マイクロプロセッサ
等に内蔵される種々のユーザー選択回路（３） ン回路の形成において、ユーザーの要求を受けた後の工
程が簡素化され、かつ製造管理の面から歩留りの向上せ
しめられた半導体集積回路を製造する方法を提供するこ
とを目的とする。
等に内蔵される種々のユーザー選択回路（３） ン回路の形成において、ユーザーの要求を受けた後の工
程が簡素化され、かつ製造管理の面から歩留りの向上せ
しめられた半導体集積回路を製造する方法を提供するこ
とを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、半導体基板上に形成
されたマイクロプロセッサに内蔵されるユーザー選択回
路を、該マイクロプロセッサの初期的な機能試験を終え
た後に配線体を選択的に切断することによって規定する
ことを特徴とする半導体装置の製造方法を提供すること
によって達成される。
されたマイクロプロセッサに内蔵されるユーザー選択回
路を、該マイクロプロセッサの初期的な機能試験を終え
た後に配線体を選択的に切断することによって規定する
ことを特徴とする半導体装置の製造方法を提供すること
によって達成される。
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
第１図はマイクロプロセッサに内蔵される半導体チップ
１の平面図であって、このチップは３．９２ｍｍＸ ５
．０８ｍｍの大きさのものであり、半導体チップ１の４
縁には各種のパッド２が形成され、符号２ａで示す斜線
を付したパッドは出力形式パッドである。なお同図にお
いて、３はボート（ＰＯＲＴ） 、４（４） ハＲＡＭ、５はデコーダ（ＤＥＣ）、６はｌｌ０Ｍ、７
はスタンバイ （ＳＴＢＹ） 、８はボート、９はテス
タ（ＹＥＳＴ） 、１０はレジスタ（Ｒ［！Ｇ ） 、
１１はアナログ・ディジタル・マルチプレクサ（ＡＤＭ
Ｐχ）、１２はプログラムカウンタ、１３はプレスケー
ラ（ｐｒｅ−ｓｃａｌｅｒ） 、１４はスタックレジス
タ（ｓｔａｃｋ ｒｅｇｉ−ｓｔｅｒ） 、１５はシス
テムプロセッサ（ＳＰ） 、１６はクロック、１７はプ
ログラマブル・ロジック・アレイ（ＰＩ、Ａ ） 、１
８ハボート、１９はＰＬＡ 、 ２０はフラッグ（ＦＬ
Ｇ ） 、２１はボート （ＦＯＲＴ） 、２２はスタ
ンバイ（ＳＴＢＶ） 、２３はロジック回路（ＬＯＧＩ
Ｃ）を示す。
１の平面図であって、このチップは３．９２ｍｍＸ ５
．０８ｍｍの大きさのものであり、半導体チップ１の４
縁には各種のパッド２が形成され、符号２ａで示す斜線
を付したパッドは出力形式パッドである。なお同図にお
いて、３はボート（ＰＯＲＴ） 、４（４） ハＲＡＭ、５はデコーダ（ＤＥＣ）、６はｌｌ０Ｍ、７
はスタンバイ （ＳＴＢＹ） 、８はボート、９はテス
タ（ＹＥＳＴ） 、１０はレジスタ（Ｒ［！Ｇ ） 、
１１はアナログ・ディジタル・マルチプレクサ（ＡＤＭ
Ｐχ）、１２はプログラムカウンタ、１３はプレスケー
ラ（ｐｒｅ−ｓｃａｌｅｒ） 、１４はスタックレジス
タ（ｓｔａｃｋ ｒｅｇｉ−ｓｔｅｒ） 、１５はシス
テムプロセッサ（ＳＰ） 、１６はクロック、１７はプ
ログラマブル・ロジック・アレイ（ＰＩ、Ａ ） 、１
８ハボート、１９はＰＬＡ 、 ２０はフラッグ（ＦＬ
Ｇ ） 、２１はボート （ＦＯＲＴ） 、２２はスタ
ンバイ（ＳＴＢＶ） 、２３はロジック回路（ＬＯＧＩ
Ｃ）を示す。
上記の半導体チップは完成品であるが、現実の製造工程
においてユーザーオプション回路は、シリアル・ボート
・ランチ、ＰＬ八小出力形式出力回路形式（ＰＯＲＴ）
に関する。
においてユーザーオプション回路は、シリアル・ボート
・ランチ、ＰＬ八小出力形式出力回路形式（ＰＯＲＴ）
に関する。
本発明の方法によると、ウェハにオプション回路以外の
回路を形成するだけでなく、上記３つのオプション回路
をも形成し、ウェハ毎に初期試験を行う。初期試験はブ
ローパテスト、イニシアルテストまたはウェハテストと
も呼称される。この（５） ときの試験は直流試験（ＤＣ試験）、ファンクション試
験およびスピード試験に大別されるが、ファンクション
試験とスピード試験は同等の試験であるので（つまりフ
ァンクション試験にＡＣ試験を入れて行うので）、試験
はＤＣ試験とＡＣ試験とに大別されることもある。
回路を形成するだけでなく、上記３つのオプション回路
をも形成し、ウェハ毎に初期試験を行う。初期試験はブ
ローパテスト、イニシアルテストまたはウェハテストと
も呼称される。この（５） ときの試験は直流試験（ＤＣ試験）、ファンクション試
験およびスピード試験に大別されるが、ファンクション
試験とスピード試験は同等の試験であるので（つまりフ
ァンクション試験にＡＣ試験を入れて行うので）、試験
はＤＣ試験とＡＣ試験とに大別されることもある。
直流試験では電源電流（Ｉｃｅ）、入力端子についてＶ
＋Ｈ、、ＶＩＬ を、出力端子についてＶａｓ ％ Ｖ
６Ｌを、リーク電流を端子およびスタンバイについて試
験する。
＋Ｈ、、ＶＩＬ を、出力端子についてＶａｓ ％ Ｖ
６Ｌを、リーク電流を端子およびスタンバイについて試
験する。
ファンクション試験は機能毎に分割して、ＣＰＵの算術
論理装置（ＡＬＵ）、アナログコンピュータ（Ａｃｔ、
レジスタ、フラグ、割込みについて試験し、１７０Ｍ
トＰＬＡ テ” １ ”とＭＯ″が正しく書かれている
か否かを試験し、ＡＣ試験は高速と低速で回路が正しく
動作するか否かを試験する。
論理装置（ＡＬＵ）、アナログコンピュータ（Ａｃｔ、
レジスタ、フラグ、割込みについて試験し、１７０Ｍ
トＰＬＡ テ” １ ”とＭＯ″が正しく書かれている
か否かを試験し、ＡＣ試験は高速と低速で回路が正しく
動作するか否かを試験する。
本発明の方法においては、前記オプション回路は次の如
くに形成する。先ずシリアル・ボート・ラッチについて
、第２図（ａｌを参照すると、３１はシリアル・バッフ
ァ回路ブロック、３２はランチ、３３（６） はインバータを示し、３４はユーザーのオプションによ
りランチを通ずか通さないかの状態を作るための切換手
段を示す。本発明の方法においては、第２図ｆｂｌに示
す回路を形成し、ユーザーのオプションにより配線体を
図にＸで示す部分のいずれかで切断する。前記した初期
試験は第２図（ｂｌの回路について実施する。
くに形成する。先ずシリアル・ボート・ラッチについて
、第２図（ａｌを参照すると、３１はシリアル・バッフ
ァ回路ブロック、３２はランチ、３３（６） はインバータを示し、３４はユーザーのオプションによ
りランチを通ずか通さないかの状態を作るための切換手
段を示す。本発明の方法においては、第２図ｆｂｌに示
す回路を形成し、ユーザーのオプションにより配線体を
図にＸで示す部分のいずれかで切断する。前記した初期
試験は第２図（ｂｌの回路について実施する。
ＰＬＡ出力形式は第３図を参照するとＡ（４ビット並列
）とＢ（８ビット並列）を図示の如くに形成し、切換手
段３４でＡまたはＢに切換える代りに、Ａ、Ｂを共にイ
ンバータ３３に接続し、配線体をＸ印を付したいずれか
の部分で切断する。初期試験はシリアル・ボート・ラン
チの場合と同様に行う。
）とＢ（８ビット並列）を図示の如くに形成し、切換手
段３４でＡまたはＢに切換える代りに、Ａ、Ｂを共にイ
ンバータ３３に接続し、配線体をＸ印を付したいずれか
の部分で切断する。初期試験はシリアル・ボート・ラン
チの場合と同様に行う。
出力回路形式については、第４図の（ａｌと（ｂ）に示
されるいずれかの出力回路が要求されるとする。
されるいずれかの出力回路が要求されるとする。
このとき、第４図（Ｃ１に示される回路を形成し、図に
Ｘで示す部分を切るか切らないかによって（ｂ）または
（ａｌの回路を得る。初期試験は前記の例と同様にして
行う。
Ｘで示す部分を切るか切らないかによって（ｂ）または
（ａｌの回路を得る。初期試験は前記の例と同様にして
行う。
本発明の方法によると、基本回路に加え、オプ（７）
ジョン回路も第２図ｆｂｌ、第３図、第４図ｆｃｌに示
される如く形成しておいて、前記した初期試験を行う。
される如く形成しておいて、前記した初期試験を行う。
本願発明者の実験によると、初期試験において必要な試
験の９９％が終了したことになった。
験の９９％が終了したことになった。
次いで、ユーザーのオプションに応じて、前記した如く
配線体を切断しまたは切断しないことによってオプショ
ン回路を完成しくこの工程はウェハプロセスで行われる
）、組立工程を経て最終試験（パッケージテストともフ
ァイナルテストとも呼称される）を行う。最終試験の内
容は通常の場合ＲＯＭデータについての試験、０℃〜７
０℃の範囲における特性を調べる温度試験、および電源
マージンを検査する試験を含み、この試験は全試験の１
％程度である。
配線体を切断しまたは切断しないことによってオプショ
ン回路を完成しくこの工程はウェハプロセスで行われる
）、組立工程を経て最終試験（パッケージテストともフ
ァイナルテストとも呼称される）を行う。最終試験の内
容は通常の場合ＲＯＭデータについての試験、０℃〜７
０℃の範囲における特性を調べる温度試験、および電源
マージンを検査する試験を含み、この試験は全試験の１
％程度である。
なお以上には配線体切断によるユーザーオプションの形
成について説明したが、本発明の方法は、保護膜を形成
した後に、選択的な保護膜除去および配線体の切断を行
う場合、または配線体のみ選択的に切断し、しかる後に
保護膜を設けて集積回路を完成する場合にも実施されう
る。
成について説明したが、本発明の方法は、保護膜を形成
した後に、選択的な保護膜除去および配線体の切断を行
う場合、または配線体のみ選択的に切断し、しかる後に
保護膜を設けて集積回路を完成する場合にも実施されう
る。
（８）
（７）発明の効果
以上詳細に説明した如く、本発明の方法によると、マイ
クロプロセッサに内蔵される種々のオプション回路を集
積回路装置の完成までにすべて配線体で接続する状態で
形成しておき（オプション回路以外の回路は完全動作可
能状態に形成し、試験で動作６Ｉ認しである）、その後
ユーザーの要求に応じ各回路形成を行うため、不必要な
回路の配線体を切断し短い手番で製品を出荷することが
可能となる。。
クロプロセッサに内蔵される種々のオプション回路を集
積回路装置の完成までにすべて配線体で接続する状態で
形成しておき（オプション回路以外の回路は完全動作可
能状態に形成し、試験で動作６Ｉ認しである）、その後
ユーザーの要求に応じ各回路形成を行うため、不必要な
回路の配線体を切断し短い手番で製品を出荷することが
可能となる。。
第１図はマイクロプロセッサに内蔵される半導体チップ
の平面図、第２図はシリアル・ボート・ランチの回路図
、第３図はＰＬ＾出力形式を示す回路図、第４図は出力
回路形式を示す回路図である。 ２ａ−出力形式パッド、３，８，１８．２１−・ボート
、１９−ＰＬＡ、 ３１− シリアル・バッファ、３２
− ラッチ、３３− インバータ、３４−切換手段 （９）
の平面図、第２図はシリアル・ボート・ランチの回路図
、第３図はＰＬ＾出力形式を示す回路図、第４図は出力
回路形式を示す回路図である。 ２ａ−出力形式パッド、３，８，１８．２１−・ボート
、１９−ＰＬＡ、 ３１− シリアル・バッファ、３２
− ラッチ、３３− インバータ、３４−切換手段 （９）
Claims (1)
- 半導体基板に形成されたマイクロプロセツサに内蔵され
るユーザー選択回路を、該マイクロプロセッサの初期的
な機能試験を終えた後に配線体を選択的に切断すること
によって規定することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181991A JPS6074643A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181991A JPS6074643A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074643A true JPS6074643A (ja) | 1985-04-26 |
Family
ID=16110408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181991A Pending JPS6074643A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183154A (ja) * | 1989-05-15 | 1991-08-09 | Xilinx Inc | 金属による相互接続形の集積回路チップ、マスクの形態の論理セルアレイ装置、およびそれらについての実証および試験方法 |
| JPH0685030A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体集積回路 |
| US8035233B2 (en) * | 1997-04-04 | 2011-10-11 | Elm Technology Corporation | Adjacent substantially flexible substrates having integrated circuits that are bonded together by non-polymeric layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615139A (en) * | 1979-07-17 | 1981-02-13 | Mitsubishi Electric Corp | Reverse polarity output voltage eliminating circuit |
-
1983
- 1983-09-30 JP JP58181991A patent/JPS6074643A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5615139A (en) * | 1979-07-17 | 1981-02-13 | Mitsubishi Electric Corp | Reverse polarity output voltage eliminating circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183154A (ja) * | 1989-05-15 | 1991-08-09 | Xilinx Inc | 金属による相互接続形の集積回路チップ、マスクの形態の論理セルアレイ装置、およびそれらについての実証および試験方法 |
| JPH0685030A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 半導体集積回路 |
| US8035233B2 (en) * | 1997-04-04 | 2011-10-11 | Elm Technology Corporation | Adjacent substantially flexible substrates having integrated circuits that are bonded together by non-polymeric layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6601228B1 (en) | Method for modifying an integrated circuit | |
| JP2747223B2 (ja) | 半導体集積回路 | |
| JPH0247862B2 (ja) | ||
| JPS6074643A (ja) | 半導体装置の製造方法 | |
| JPS6318861B2 (ja) | ||
| US20220116038A1 (en) | Self-Gating Flops for Dynamic Power Reduction | |
| JPH0248936B2 (ja) | Handotaishusekikairosochi | |
| JPS63108741A (ja) | 半導体集積回路装置 | |
| EP0633529A1 (en) | Emulation system for microcomputer | |
| JPH1092942A (ja) | 半導体集積回路の最適化装置とその最適化方法 | |
| US6683467B1 (en) | Method and apparatus for providing rotational burn-in stress testing | |
| JPH06224300A (ja) | 半導体集積回路の設計方法および評価用半導体集積回路 | |
| JP3278594B2 (ja) | 半導体集積回路のテスト方法 | |
| JPH0877227A (ja) | スタンダードセル方式のレイアウト手法 | |
| JPH05266224A (ja) | 半導体集積回路、及びそのレイアウト方法 | |
| JPS61190958A (ja) | 半導体集積回路 | |
| JP2000311987A (ja) | テスト機能付き半導体集積回路 | |
| JPH05129521A (ja) | 半導体装置のセル配置方法 | |
| JP2533207B2 (ja) | 半導体集積回路の出力装置 | |
| JPH04346452A (ja) | 半導体集積回路 | |
| JPS59149033A (ja) | 半導体集積回路装置 | |
| JPH0547934A (ja) | 大規模集積回路の製造方法 | |
| JPH056937A (ja) | 半導体集積回路 | |
| JPS61198752A (ja) | 半導体集積回路 | |
| JPS59168550A (ja) | 情報処理装置 |