JPH03183154A - 金属による相互接続形の集積回路チップ、マスクの形態の論理セルアレイ装置、およびそれらについての実証および試験方法 - Google Patents
金属による相互接続形の集積回路チップ、マスクの形態の論理セルアレイ装置、およびそれらについての実証および試験方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は金属による相互接続形の集積回路チップ、マス
クの形態の論理セルアレイ装置、およびそれらについて
の実証および試験方法に関する。 本発明による装置および方法は、メモリの形態の（ｍｅ
ｍｏｒｙ−ｃｏｎｆ ｉｇｕｒｅｄ）論理アレイ用のピ
ンコンパチブルな置換物（ｐｉｎ−ｃｏｓｐａｔｉｂｌ
ｅ ５ｕｂｓｔｉｔｕｔｅｓ）であるところのマスクプ
ログラム形の（ｍａｓｋ−ｐｒｏｇｒａｍｍｅｄ ）集
積回路を製造するにあたり適用することができる。′本
発明による装置および方法はまた、デジタル論理ゲート
の高密度のアレイに関する装置および方法として、より
特定的には、高密度のメモリの形態の論理アレイ用のマ
スク相互接続形の（ｍａｓｋ−４ｎｔｅｒｃｏｎｎｅｃ
ｔｅｄ）集積回路置換物を生成させるにあたり適用する
ことができる。 本発明については、１９８７年１０月７日に本発明者に
より出願された米国特許出願第０７／１０６，７５０号
「論理回路網のスキャンテストのシステム」を参照する
ことができる。 ［従来技術、および発明が解決しようとする課題］集積
回路の技術の進歩は、設計者が単一の集積回路チップ（
ＩＣ）の上に比較的多数のデジタル論理ゲートを配置す
ることを可能にした。例えば、いわゆる大規模集積回路
（ＬＳＩ）および超大規模集積回路（νＬＳＩ）の技術
は、設計者に、標準寸法のＩＣ上に大略ｉ 、 ｏｏｏ
ないし９．０００またはそれ以上の論理ゲートを配置さ
せる能力を付与した。 そのような多数の高密度のデジタル論理ＩＣの論理ゲー
トを相互接続するために多数の手法が開発された。第１
の手法は、「ハードワイヤドの相互接続」、「金属によ
る相互接続」等の用語で表現されることがあり本明細書
では「マスクの形態の相互接続（ｍａｓｋ−ｃｏｎｆｉ
ｇｕｒｅｄ １ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ） Ｊ、
またはより簡単にｒＭＣＩＪと称せられるものであって
、ＩＣ内に種々の導電通路の固定の配置を使用するもの
であり、該導電通路の固定の配置は基板へ拡散されて形
成されるかまたはＩＣの金属化層内へパターン形成され
論理ゲートの入力端子および出力端子を順次に相互接続
するものである。 これらの導電通路の配置の設計はチップ製造過程の心臓
部に位置するから、ｒＭｃＩ、手法は通常、大規模の製
造業者（チップ工場）の従業員が、金属化されたまたは
拡散された導電ライン自体の設計および製造だけでなく
、デジタル回路全体の論理流れに緊密に巻き込まれるこ
とを要求するのであり、該デジタル回路全体の論理流れ
の点は、或る場合には、ＩＣ設計の「ファームウェア」
部分と称せられる。チップ製造業者の従業員がそのよう
に巻き込まれることはファームウェア開発者（＾ＳＩＣ
開発者）の独立的、応用特定的性格の見地からすると望
ましくないものである可能性があり、該ファームウェア
開発者は、チップ製造業者を単に「シリコン工場」とし
て使用することを望むことが多く、該工場の従業員が、
そのように巻き込まれることによって、マスクにより規
定された集積回路を盲目的に打抜くことから逸脱させら
れることを望まないのである。もしＩＣ設計のすべての
部分へのアクセスが許可されると、ファームウェアの所
有権部分について妥協が行われる可能性がある。 ｒＭｃＩ、手法と対比して、高密度のデジタルＩＣの論
理ゲートを相互接続する第２の手法が開発されており、
このものは「ソフトワイヤリング」「ソフトウェアの形
態の相互接続」等と称せられるが、本明細書においては
、「使用者による形態の相互接続（ｕｓｅｒ−ｃｏｎｆ
ｉｇｕｒｅｄ １ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ） Ｊ
またはより簡単にｒＵｃＩ、と称せられる。このｒＵｃ
ＩＪ手法はチップ製造業者に汎用のチップを販資するこ
とを可能にし、該汎用のチップは予め設計された論理機
能ブロックのアレイ（「形態付は可能な論理要素（ｃＬ
Ｅ’ｓ） Ｊまたは「形態付は可能な論理ブロック（ｃ
ＬＢ’ｓ） Ｊと称せられることがある）およびプログ
ラム可能な相互接続部分（すなわち溶融可能なリンク）
を有する。この汎用のチップは使用者によるアクセスが
可能なプログラミングピンを有し、該プログラミングピ
ンは、チップ購入者（使用者）がチップのプログラム可
能な相互接続部分における接続をプログラム可能に形成
しまたは切断すること、およびそれにより論理機能ブロ
ック間の回路通路を規定することを可能にする。或る希
望されるファームウェア形態が、汎用チップ製造業者ま
たはその他の関係者の介入なしに、揮発性または不揮発
性の態様で、「プログラム」されて汎用のＩＣが生成さ
れることが可能である。 ｒＵｃＩＪ手法に属する製品はいわゆる「フィールドプ
ログラム可能な論理アレイ（ＦＰＬＡ’ｓ） Ｊ、「論
理セルアレイ（ＬＣ＾＋ｓ） 、、および「プログラマ
ブル論理装置（ＰＬＤ’ｓ） Ｊを包含する。これらの
ｒＵＣＩ Ｊ形式の製品において、チップ使用者は、可
融性のリンクをプログラム可能的に溶断するか、反ヒユ
ーズ（ａｎｔｊｆｕｓｅ）を短絡するか、または個々の
オン・オフ状態が１つのオンチップの記憶アレイにより
制御されるパストランジスタの複数個を活性化するか、
の選択権が与えられる。このｒＵｃＩＪ手法は、「ＭＣ
Ｉ」手法とは異なり、使用者が、製造最終期限に対処す
るために外部の製造業者に依存することなしに、用途特
定の集積回路を迅速に開発することが可能になる、点で
有利である。このｒＵＣＩ ４手法は、使用者に、相異
なるファームウェア形態を実験し、ファームウェア設計
を最適化し、該最適化されたファームウェア設計を所有
権者の情報として保存する自由を付与する、点でさらに
有利である。このように、このｒＵｃＩＪ手法は、製品
開発の初期の段階においてはｒＭ（１，手法に比べてよ
り望ましいものである。 このｒＵＣＩ ４手法は、１つの製品のライフサイクル
の後期の段階であって該製品に対する需要が増大しチッ
プが比較的大量（すなわちｔｏｏｏユニットまたはそれ
以上）に製造されることが必要になったときにその有利
性を喪失する。このライフサイクルのそのような時点に
おける製品の全原価は、大量生産される製品が使用者に
よる形態を有するＩＣの形式のものである場合には、マ
スクの形態を有するチップの場合に比べて、より大にな
る傾向を有する。使用者による形態を有するチップがよ
り大なる全体原価を要する理由の１つは、ＵＣｒチップ
の小規模の使用者が、ＩＣの大量生産において生起する
可能性のある数多くの欠陥メカニズムを識別し矯正する
についての、大規模のチップ製造業者と同じ形式の専門
技術を一般的には所有しないことである。使用者に製品
開発の早期の段階において該使用者のファームウェア設
計を秘密に開発することを許容する必要性、および、そ
れと同時に、大規模の製造業者に迅速に製造開始を許容
する必要性が、使用者により開発された装置のためのマ
スク相互接続の置換物を発生させ、製品開発の後期の段
階であって設計がプロトタイプ形態のものから大量生産
の形態のものへと移行する段階における欠陥識別および
矯正についての専門技術を実行させるのである。 本発明の１つの目的は、用途特定の集積回路（ＡＳＩＣ
’ｓ）の開発者が使用者による形態の設計からマスクの
形態の設計へ比較的容易に変換することができ、マスク
の形態の設計を用いる製造業者が該マスク形態の設計を
比較的容易に試験することができる構造および方法を提
供することにある。 〔課題を解決するための手段〕 本発明においては、パストランジスタにより相互接続さ
れた集積回路チップに対する置換物となるべき金属によ
る相互接続形の集積回路チップであって、 該パストランジスタにより相互接続された集積回路チッ
プが複数のパストランジスタを有し、該パストランジス
タの各個が第１の信号伝送遅延作用を有し、該金属によ
る相互接続形の集積回路チップが該パストランジスタに
より相互接続された集積回路チップとピンコンパチブル
になっているものであって、 該金属による相互接続形の集積回路チップが、該パスト
ランジスタにより相互接続された集積回路チップの１亥
パストランジスタによりあらかじめ（未達された信号を
伝達するための複数の抵抗性伝達ラインを具備し、該抵
抗性伝達ラインの各個が該第１の信号伝送遅延と、大き
さの或るオーダー以内において、ほぼ等しい第２の信号
遅延作用を有する、１個または複数個のセグメントによ
り特徴づけられている、ことを特徴とする金属による相
互接続形の集積回路チップが提供される。 また、本発明においては、ソフトワイヤドの論理セルア
レイの論理動作を正常モード動作時において模擬するよ
う構成されたマスクの形態の論理セルアレイ装置であっ
て、該マスクの形態の論理セルアレイが、 第１および第２の入出力ピンであって、対応する第１お
よび第２の入出力セルに作動的に結合されたもの、 伝送手段であって、該第１の入出力セルからの出力信号
を第２の入出力セルに直接に結合し構成のデータを該第
１の入出力ピンから該第２の入出力ピンへ伝送すること
を可能にするもの、および、擬似構成モードの制御手段
であって、該マスクの形態の論理セルアレイが擬似構成
モード以外へ切換えられたとき該伝送手段の結合作用を
選択的に不能化するもの、 を具備するこを特徴とするマスクの形態の論理セルアレ
イ装置が提供される。 また、本発明においては、集積回路におけるゲート制御
ラインの適正な形成を実証する方法であって、該集積回
路が電界効果トランジスタにより構成され該電界効果ト
ランジスタの各個がゲート制御ラインに結合されたゲー
ト電極を有するものにおいて、該方法が、 ゲート制御ラインのパターン設定を行い第１および第２
の終端を有する直列の伝達通路を規定する過程、 該直列の伝達通路内において電界効果トランジスタのゲ
ート電極を直列に位置ぎめする過程であって、該位置ぎ
めが該直列の伝達通路を通って伝送される信号が該直列
に位置ぎめされたゲート電極を通過せねばならぬように
行われているもの、そして、 該直列の伝達通路の連続性を試験する過程であって、該
試験が該直列の伝達通路の該第１の終端に信号を印加し
、該直列の伝達通路の該第２の終端におけるその影響を
検出することにより行われるもの、 を具備することを特徴とする集積回路におけるゲート制
御ラインの適正な形成を実証する方法が提供される。 また、本発明においては、０ＭＯ５（相補形金属酸化物
半導体）回路の試験方法であって、該ＣＭＯ５回路がパ
ストランジスタ、第１（７）ＣＭＯＳ出力段、および第
２（７）ＣＭＯＳ出力段を有し、該第１（７）ＣＭＯＳ
出力段および該第２（７）ＣＭＯＳ出力段が共通の電源
レールから電源供給され、該パストランジスタが該第１
（７）ＣＭＯＳ出力段からの電流を伝送させる第１の端
子および該第２（７）ＣＭＯＳ出力段からの電流を伝送
させる第２の端子を有し、該試験方法が、該第１および
第２（７）ＣＭＯＳ出力段の一方を駆動し該第１および
第２のパストランジスタ端子の対応するＩつに高電圧を
発生させる過程、該第１および第２（７）ＣＭＯＳ出力
段の他方を駆動し該第１および第２のパストランジスタ
端子の対応する１つに低電圧を発生させる過程、そして
、該共通の電源レールを通り電流が流れるとき該電流の
大きさを測定する過程、 を具備することを特徴とするＣＭＯ５回路の試験方法が
提供される。 本発明による装置においては、マスクの形態を有する集
積回路チップ（ＭＣＩチップ）であって使用者による形
態を有する集積回路チップ（ＵＣＩチップ）とピンコン
パチブルな（ｐｉｎ ｃｏｍｐａｔｉｂｌｅ）もの、が
実現される。このＵＣＩチップにおける使用者による形
態の集積回路チップは、実質的な信号伝送遅延を有する
ことで特徴づけられるが、ＭＣＩチップにおいては、好
適には、抵抗性金属および／または抵抗性ポリシリコン
伝達ラインで置換され、該伝達ラインは置換された使用
者による形態を有する回路相互接続通路の場合と大略同
じオーダーの信号伝送遅延（すなわち、ＲＣ時定数）に
より特徴づけられる。ＭＣＩチップにおける信号遅延の
少くとも或るものの維持はＵＣＩチップの使用者による
形態を有する相互接続通路において本来的に生起するも
のであるが、ＭＣＩチップにおける、ＵＣＩチップの信
号脈動対時間の関係を模擬することを助けるのである。 ＵＣＩチップにおけるピンは、使用者が使用者によるプ
ログラム可能な相互接続通路をプログラミングするのに
利用可能であり、しかしＭＣＩチップのプログラムネ可
能な相互接続通路を形態づけるには必要ではなく、その
代りに、１個またはそれ以上のオンチップのスキャン試
験回路網に結合される。スキャン試験回路網の各個は複
数のスキャン試験ブロックを包含し、該スキャン試験ブ
ロックはＭＣＩチップ上にチップの論理機能ブロックと
ともに一体的に形成される。スキャン試験ブロックの直
列連鎖が論理機能ブロックの第１のセットの出力端子と
ＭＣＩチップ上の論理機能ブロックの第２のセットの入
力端子の間に介在させられ、それにより論理機能ブロッ
クのセットの間の信号伝送が一時的に遮断されることが
可能であり、試験入力信号が入力端子に注入されること
が可能であり、論理機能ブロックの出力端子から抽出さ
れた出力信号および論理機能ブロックの機能性が個別的
な態様で分析されることが可能である。 ＭＣＩチップのスキャン試験ピンは、製造業者に対し、
チップ上の論理機能ブロックへのアクセスを行い個別的
に試験するための便利な手段を提供する。 ＭＣＩチップのスキャン試験ブロックの各個は、好適に
は第１ないし第３のＮチャンネル、電界効果形のパスト
ランジスタを包含し、該パストランジスタは第１ないし
第３の隔離したポリシリコンのゲートラインおよび第１
ないし第４の拡散領域により形成される。第１ないし第
３のゲートラインは、同時に、かつ緊密に近接して形成
されており、その場合に、第１および第３のゲートライ
ンは第２のゲートラインの対向する第１および第２の縁
部に比較的近接して位置づけられる（例えば、数ミクロ
ンより小なる間隔をもって）。第１ないし第３のゲート
ラインの隣接するセグメントは第１ないし第３のパスト
ランジスタのゲート電極としてはたらく。第１ないし第
３のゲートラインが緊密に近接していることは、３個の
ノくストランジスタのゲート電極が実質的に同じ条件の
もとに形成されることを確実化する。第２のゲート電極
番よ、好適には、第１および第３のゲート電極の間Ｇこ
介在させられる。もし第１および第３のゲート電極が良
好に形成されることが示されると、第１および第３のパ
ストランジスタは信号の阻止と通過の両方の動作を行う
から、第１と第３のゲート電極の間に介在する第２のゲ
ート電極もまた、たとえ第２のゲート電極の作動性が直
接には試験されなくても、おそらく良好に形成されてし
することになる。 第１ないし第４の拡散領域は、好適にしよ、チ・ノブ基
板上に同時に形成され、その場合に、第１ないし第３の
ポリシリコンのゲートラインの縁部力く打込みにおける
マスクとして用いられ、それ番こより第４の拡散領域が
実質的に同じ条件のもとに形成され、また、４個の拡散
領域が第１なし）シ第３のパストランジスタのゲート電
極に対して自動的に整列させられる。４個の拡散領域の
第１のちのは、第１のパストランジスタのドレインとし
てはたらく。該拡散領域の第２のものは、第１のパスト
ランジスタのソースとして、また第２のパストランジス
タのソースとしてはたら＜、、該拡散領域の第３のもの
は第２のパストランジスタのドレインとして、また第３
のパストランジスタのドレインとしてはたらく。第４の
拡散領域は第３のパストランジスタのソースとしてはた
らく。 このような条件のもとにおいて、第２および第３の拡散
領域（第２のパストランジスタのソースおよびドレイン
としてはたらく）およびそれに接する基板の一体性は、
第１および第３のトランジスタを通して試験用ベクトル
信号（すなわち、１０１０１１００・・・のように交番
するビットからなる直列信号）を通流させることを試み
、試験用人カベク信号を第１および第３のパストランジ
スタの出力信号と比較することにより実証される可能性
がある。もし入力信号と出力信号が対応していれば、第
１および第３のパストランジスタは良好なものであると
判断することができる。第１および第３のパストランジ
スタが良好であることがひとたび判断されると、第２の
パストランジスタのソースおよびドレイン領域は機能的
状態にあるとさらに判断することができる。第２のパス
トランジスタは、そのソースとドレインの領域の信号伝
送の能力を試験するためにターンオンされる（導通状態
にされる）必要は無い。 第２のゲートラインを包含する直列的導電通路の第１の
終端は試験信号発生手段に結合され、該直列的導電通路
の対向する第２の終端は試験信号検出手段に結合される
。第２のゲートラインと該直列的導電通路の残余の部分
の連続性は、該直列的導電通路の該第、１の終端に供給
される試験信号を該直列的導電通路の対向する第２の終
端において検出される試験信号と比較することに実証す
ることができる。もしこれらの信号が一致すれば、第２
のゲートラインが連続性を有し、良好に形成されている
（すなわち、オープンなセグメントまたは短絡が存在せ
ず、チップ基板から適切に絶縁されている）と結論する
ことができる。 前述の事項から、第２のパストランジスタが後続の非試
験モードの期間において論理信号を通流させることがで
きることを確実化するために、第２のパストランジスタ
は試験の期間において実際にターンオンされる（導電状
態にされる）必要は無いことがわかる。その代り、第２
のゲートラインの一体性、第２および第３の拡散領域の
一体性、およびそれに接する接点の一体性が、第１およ
び第３のパストランジスタの機能性および第２のゲート
ラインの連続性を試験することにより、間接的に点検さ
れることができる。 試験モードの期間において、第２のパストランジスタは
ターンオフされ、それにより第２のパストランジスタの
ソースに接続された第１の論理回路と、第２のパストラ
ンジスタのドレインに接続された第２の論理回路は相互
に結合解除される。 第１および第２の論理回路は、それらが結合解除されて
いる期間において、適切なスキャン試験信号により、独
立的に試験される。後続の正常使用のモードの期間にお
いて、活性化電圧のレベルが第２のゲートラインに印加
され、それにより、第２のパストランジスタがターンオ
ンされ、第１および第２の論理回路は再び結合され、こ
れらの回路の間に信号が通流する。第２のパストランジ
スタの一体性の間接的な実証はＭＣＩチップの試験およ
びチップの試験後の利用（正常使用）を簡単化する。特
定的には、第２のパストランジスタの信号通流能力を試
験するための特殊な試験シーケンスは要求されることが
なく、第２のパストランジスタの第１と第２の論理回路
の間に信号を伝送させることを可能にするための特殊な
りロック信号は必要でない。もし第２のパストランジス
タのソースとドレインの領域が不本意に短絡されると、
第２のパストランジスタにおいてそのような欠陥が検出
されるにかかわらず、第１と第２の論理回路の間に信号
が通流することができることになる。 正常使用のモードの期間において、第３のパストランジ
スタのソースとドレインの間の信号伝送を阻止する能力
は、そのソースとドレインにおける反対の論理レベルを
発生させ、もし第３のバストランジスタが信号伝送を阻
止しなければ出力の戟合が生起するてあらうという状態
をつくりだすことにより試験される。次いで、試験され
つつある回路の電流ひき出しが、チップが低電力モード
にある期間において、試験される。第３のパストランジ
スタの欠陥が、過剰の電流ひき出しとして検出される。 〔実施例〕 本発明を実施するための現時点において最良であると考
えられるモードの詳細な記述が以下になされる。この記
述は単に本発明を説明するために意図されたものであり
、限定的な意味に解釈されるべきではない。 第１図は代表的な高密度のデジタル集積回路（ＩＣ）チ
ップ１を示すブロック線図である。 ＩＣチップ１は、複数のデジタル論理機能ブロック２（
符号２ａないし２ｆで個別に示される）であって、モノ
リシックな半導体基Ｆｉ、３上に設けられたもの、相互
接続手段４（信号伝達ラインのグリッド構成としてあら
れされる）であって基板３上における種々のノード間に
信号を伝送させるもの、複数のワイヤボンディング用の
バッド５であってチップ基板の部分を外部回路に接続す
るもの、および、チップアクセスピン６であって基板収
納パッケージ（チップパッケージ）ｌａの外部にある導
体をバッド５に結合するもの、を包含する。 相互接続手段４は信号伝達通路４ａを包含するよう構成
され、該信号伝達通路は機能ブロック２の予め選択され
た人力および出力端子、“、ｎ１１および“ｏｕｔ”を
、一方を他方に、およびバッド５に接続する。ＭＣＩ型
（マスクの形態の集積回路の型）の装置においては、相
互接続手段４は基本的には金属および／または基板拡散
された伝送ラインにより形式される。ＵＣＩ型（使用者
による形態の集積回路の型）の装置においては、相互接
続手段４は使用者によるプログラム可能のヒユーズおよ
び／または他の使用者による制御可能の信号伝達要素、
例えばパストランジスタ、であって、希望される信号伝
送路４ａを選択するもの、を包含することができる。基
板３上における論理機能ブロック２の位置ぎめ、および
機能ブロック間における相互接続通路４ａの伝送路形成
はＵＣ１型の場合と比較してＭＣＩ型のチップにおいて
全く相異する可能性があるが、装置のこれらの２つの型
にお−４ける予め選択されたＬＦＢ入出力端子を相互接
続通路４ａに接続するための一般的要求は、−船釣には
第１図を参照することにより評価することが可能である
。第１図についての前記の説明はＭＣＩ型装置、ＵＣＩ
型装置の利点および不利益点を記述する後述の議論に対
する有用な基礎として役立つのである。以下の図面にお
いては、同様の要素をあられすのに同様の参照番号が用
いられることに注意すべきである。 第２図はいわゆる論理セルアレイ装置（ＬＣＡ）ｌＯを
示すブロック線図であり、該論理セルアレイ装置はＵＣ
Ｉ型の装置である。ＬＣＡ １０は予め設計された論理
機能ブロック（ＬＦＢ’ ｓ）の多大の複数個を有し、
該論理機能ブロックは、予め定められた分布（位置付け
）パターンに従って集積回路基板１３の表面を横断して
分布される。ＬＦＢ’ｓ １２は、種々のデジタル論理
機能であって、使用者の希望に応じて、固定真理値表の
性質のもの（ハードワイヤドの組合せ論理回路）または
内部的に構成可能の性質のもの（ソフトワイヤド可能の
）である。例えば、ＬＦＢ’ｓ １２は複数のアンド、
オア、およびノット回路を包含することができ、該アン
ド、オア、およびノット回路は希望される積の和または
和の積の項を発生させるために組合せ形式に配置される
。 ＬＦＢ’ｓ １２は、例えば、順序的状態機械の要
素部分を実行するための、デジタル記憶要素例えばラッ
チおよびフリップフロップをさらに包含することが可能
である。好適には、記憶要素を知られている状Ｍ（すな
わち２進のゼロ）にリセットするために、主リセットラ
インＲ３Ｔが包含されることが可能である。 ソフトワイヤド可能のＬＦＢ’ ｓは、或る場合には形
態づけ可能な論理ブロック（ｃＬＢ’ｓ） と称せられ
、該ＣＬＢ’ｓの内部要素は、或る場合には形態づけ可
能な論理要素（ｃＬＥ’ ｓ）または形態づけ可能な組
合せ論理要素と称せられる。第２図のＬＦＢ’ ｓにお
ける“１ｎ１１と“ｏｕｔ”の特定の指定は、単に例示
のためになされたものである。ＬＦＢ端子は、両方向信
号伝達および単方向信号伝達のいずれにも設計されるこ
とができる。当業者は、電力維持がチップ１０の重要な
特徴であるべきときは、ＬＦＢ’ｓ １２はＣＭＯ３技
術（相補的ＮチャンネルおよびＰチャンネルＦＥＴトラ
ンジスタ）を用いて形成されることができること、また
、高速度の動作が希望されるときは、必要に応じ、ＬＦ
Ｂ’ｓ １２はバイポーラ技術、例えばＥＣＬ （エミ
ッタカップルド論理）、ＣＭＬ（コモンモード論理）等
により形成されることができることを評価するであらう
。ここに、ＬＦＢ’ｓ １２ （および後述の他のＬＦ
Ｂ’ｓ）はＣＭＯ５形式に形成されていると仮定されて
いる。 プログラム可能に作動可能の電界効果形（ＦＥＴ）のパ
ストランジスタ（ｐａｓ３↑ｒａｎｓｉｓｔｏｒｓ）
１４ ａ１４ｂ、１４ｃ・・・１４ｊが、ＬＣＡ １０
の相互接続形のマトリックス１４に包含され論理機能ブ
ロック１２の種々の入力および出力端子（Ｉ １０＠子
）をプログラム可能に結合する。トランジスタ１４ａ〜
１４ｊにより規定される伝達通路の各個には単に１個の
パストランジスタのみが示されているが、各伝達通路が
、複合のスイッチングマトリックスを規定するよう直列
並列のパターンに接続された複数のパストランジスタの
適切な１個を活性化することにより、形成されること、
および、図示される伝達通路の各個が、好適には、単一
個であるよりは順次に接続された複数のトランジスタを
包含すること、が評価されるべきである。第２図に示さ
れる配置は、パストランジスタを用いて信号伝達通路を
ソフトワイヤドにする（プログラム可能に規定する）−
船釣な概念を単に図解するだけである。例えば、パスト
ランジスタ１４ａ、１４ｂのいずれかが相互排反的に導
電性にされることが可能であり、それによりトランジス
タ１４ａ、１４ｂに接続されたＬＦＢ １２ａ上の２個
の“ｏｕ ｔ”端子の一方のみがＬＦＢ １２ｂ上の単
一の“１ｎ１１端子を駆動することが許容され、この場
合に該ＬＦＢ１２ｂ上の単一の”ｉｎ”端子は２個のパ
ストランジスタ１４ａ、１４ｂの伝達通路に対して共通
である。 使用者によりアクセス可能の記憶セクション１６がＬＣ
Ａ １０の基板３０上に設けられ、パストランジスタ１
４ａ、１４ｂ・・・１４ｊの個別のオンオフ状態を制御
し、それによりソフトワイヤドの伝達通路の希望される
セットを規定する。記憶セクション１６は第２図で想像
されるようにチップ基１ｉ １３の特定の区域に限定さ
れねばならぬことはなく、チップ基板１３の全区域にわ
たって分布させられる記憶セルにより構成されることが
可能であり、それにより各記憶セルが対応するパストラ
ンジスタの近くに位置する。第２図は特定の実施例を図
解するというよりもむしろ基礎的な概念を図解するため
に画かれたものである。 制限された数のワイヤボンディングのバッド１８とスル
ーパッケージ接続ピン２０が、基板３０の周辺のまわり
に設けられ、チップパッケージ１０ａの内部回路を外部
回路（図示せず）に結合する。高密度の商業用装置にお
いては、ピン２０の数は通常、基板１３上に利用可能の
論理ゲートおよび／またはＬＦＢ’ｓ １２の数より相
当に小である。利用可能なチップ上のゲートの利用度を
最適化するためには、チップ上のＬＦＢ’ｓ １２と外
部回路の間にデジタル論理信号（人出刃用）を伝送する
ためのピンはできるだけ多く使用し、該入出力作用以外
の作用のためのピンはできるだけ少く使用することが望
ましい。もちろん多モード（多機能）ピンをこの目的の
ために利用することができるが、この場合には、幾つか
のピンをプロゲラくングモードか正常使用モードかを選
択する排他機能に指定することが通常必要でありそれゆ
えそのようなピンについては入出力作用が排除されるこ
とになる。 第２図に示されるピン２０の第１のサブセット２０ａは
、正常作動時においては、使用者による選択可能の入出
カライン（Ｉｌｏ）として、チップ形態付はモードにお
いては記憶セクション１６をアドレスしロードするため
の記憶データ・アドレスラインとして、作動可能である
よう指定される。 ピンの第２のサブセット２０ｂは、電力をチップに供給
する（ＧＮＤおよびＶｃｃ）ため、および、チツブ１０
上のフリップフロップを希望される初期状態へセットま
たはリセットするためのグローバルリセット信号Ｒ３Ｔ
のようなグローバル信号を供給するために、指定される
。ピンの第３の、モード選択用の、サプセッ）２０ｃは
ＬＣＡチップを正常使用のモード（この場合にはＬＣＡ
の回路は既に形態付けられている）からプログラミング
モードへ切換えるために設けられており、該プログラミ
ングモードは、使用者が種々の態様で（すなわち、並列
ロードまたは直列ロード） ＬＣＡ １０の記憶セクシ
ョン１６をプログラムし、それにより、複数の伝達制御
ビットをセット・リセットすることを許容するモードで
あり、この伝達制御ビットは記憶セクション１６からパ
ストランジスタ１４ａ〜１４ｊのゲートへ供給される。 この制御ビットのハイ・ロウ（Ｈ／Ｌ）の論理レベルは
、パストランジスタを作動させるための協働する対応す
るハイ・ロウの電圧レベルを有する。このハイ・ロウの
電圧レベルは、パストランジスタ１４ａ−１４ｊの個別
のゲートに結合され、該パストランジスタの各個のオン
・オフ状態（伝導・非伝導状Ｕ＞を確立させ、それによ
り希望される信号伝達通路をソフトワイヤド的に形成さ
せる。 第２図に示されるモード選択のピンサブセット２０ｃは
５個のピンからなり、そのうち、２個のピン（２０ｃｍ
５．２０ｃｍ６）は種々の形態モード選択ビットＭＤＯ
およびＭＤＩをチップに供給するため、１個のピン（２
０ｃｍ３）は形態用クロック信号ＣＣＬＫをチップに供
給するため、１個のピン（２０Ｃ−１）は両方向性再形
態用のＤＯＮＩＩ！／ＲＥＤＯフラグ・制御信号を伝達
するため、そして、１個のピン（２０ｃｍ２Ｌすなわち
ＰＷＲＤＮピン、は、チップ１０が使用されていないと
き、チップの記憶セクションまたはその他の部分をデー
タ救済モードに設定するためのものである。ここに該チ
ップの該その他の部分は相当の大きさの静止的（Ｄ、Ｃ
，）電流を小電力状態において通流させる可能性のある
ものである。例えば、希望されるＬＣＡ形式の１つの製
品はＸＣ２０６４論理セルアレイと称せられ、このもの
はカリフォルニア サンジゴセのＸ１ｌｉｎｘ Ｉｎｃ
。 により製造され、Ｘ１ｌｉｎｘ Ｉｎｃ、により発行さ
れたプログラマブルゲートアレイデザインハンドブック
の１９８６年版に記載されている。例えば、ＵＣＩ型の
集積回路は１９８９年２月ｌＯ日に−、Ｓ、Ｃａｒｔｅ
ｒに付与されＸ１ｌｉｎｘ Ｉｎｃ、に譲渡された米国
特許第４６４２４８７号に記載されている。この米国特
許は形態付は可能の論理アレイ（ｃＬＡ）を相互接続す
る回路を記述している。このＣａｒｔｅｒの米国特許の
開示事項は参考として本明細書に組込まれる。形態付は
可能の論理アレイを取扱ったその他の刊行物は下記のと
おりである。 （１）米国特許第４８２１２３３号、１９８９年４月１
１日発行、発明者Ｆ！ｕｎｇ−Ｃｈｅｎｇ Ｈｓｉｅｈ
（２）米国特許第４８２０９３７号、１９８９年４月１
１日発行、発明者Ｈｕｎｇ−Ｃｈｅｎｇ Ｆｌｓｉｅｈ
（３）米国特許第４７８３６０７号、１９８８年１１月
８日発行、発明者１（ｕｎｇ−Ｃｈｅｎｇ Ｈｓｉｅｈ
（４）米国特許出願第０７／１２１．９６３号、１９８
９年２月２４日出願、発明者Ｈｕｎｇ−Ｃｈｅｎｇ Ｈ
ｓｉｅｈ（５）米国特許出願第０７／１２１，５４２号
、１９８９年１月２７日出願、発明者Ｈｕｎｇ−Ｃｈｅ
ｎｇ Ｈｓｉｅｈ（６）米国特許出願第０７／１２１．
９６２号、１９８９年４月１７日出願、発明者Ｈｕｎｇ
−Ｃｈｅｎｇ Ｈｓｉｅｈ（７）米国特許第４７５８９
５８号、１９８８年７月１９日発行、発明者Ｗ、Ｓ、Ｃ
ａｒｔｅｒ （８）米国特許第４７５０１５５号、■９８８年７月７
日発行、発明者Ｈ，Ｃ，Ｈｓｉｅｈ （９）米国特許第４７４６８２２号、１９８８年５月２
４日発行、発明者Ｊ、Ｍａｈｏｎｅｙ （１０）米国特許第４７１３５５７号、１９８７年１２
月１５日発行、発明者Ｗ、Ｓ、Ｃａｒｔｅｒ （１１）米国特許第４７０６２１６号、１９８７年１１
月１０日発行、発明者−、Ｓ、Ｃａｒｔｅｒ （１２）米国特許第４６９５７４０号、１９８７年９月
２２日発行、発明者−、Ｓ、Ｃａｒｔｅｒ 以上の開示もまた参考として本明細書に組込まれる。 一般的にＵＣＩ型の装置に関しさきに説明したように、
また第２図に示されるＬＣＡ １０の特定の場合に関し
より詳細に評価されるであらうように、そのような形態
付は可能の装置が大量生産用に考慮されるときには、幾
つかの問題が生起する可能性がある。これらの問題は、
ＬＣＡ １０が極めて多数生産されるべきとき、ＬＣＡ
１０の製造原価をどのように最小化するかということ
、および、これら大量生産された装置１０をどのように
信頼性のある態様で試験するかということ、を包含する
。大多数の使用者（すなわちＡＳＩＣファームウェアの
開発者）が原価低減または大量生産試験の詳細にわずら
れされることを望まない、という事実を理解すべきであ
る。これら大多数の使用者は、ターンキイ式のプロセス
であって、それによればできるだけ煩雑さ無しに、ＡＳ
ＩＣファームウェアをソフトワイヤドのプロトタイプ形
式のものから大量生産可能のハードワイヤドの形式のも
のへ変換することができるもの、を望んでおり、該ハー
ドワイヤドの形式のものは試験を容易に行い得るもの（
品質制御）および最小の原価で生産し得るものを目的と
して設計されたものである。 もしＬＣＡチップ１０の回路がソフトワイヤドの形式の
もの（使用者により開発されたファームウェア設計によ
る）でありそれによりＬＣＡチップ１０が比較的多数の
組合せのアンド・オア・ノットのレベルを包含しおよび
／または比較的多数の相異なる状態をもつ順次の状態の
機械を具体化するものであると、このＬＣＡチップ１０
は通常、低原価の大量生産および容易な品質管理には適
切でないことになる。入力信号の組合せの極めて多数が
供給されねばならぬ可能性があり出力信号の組合せが分
析されねばならぬ可能性があるが、このことは以下の事
項を実証するためのものであり、すなわち、（ａ ）
ＬＰＢ’ｓ １２の各個が適正に作動すること、（ｂ）
導電状態にあると想像される相互接続用のトランジスタ
１４ａ、１４ｂ・・・１４ｊの各個が実際にオン状態に
あること、および、（ｃ）非導電状態にあると想像され
るトランジスタ１４ａ、１４ｂ。 ・・・１４ｊの各個が実際にオフ状態にあることを実証
するためのものである。もし、記憶セクション１６、パ
ストランジスタ１４ａ 、 １４ｂ 、・・・１４ｊの
いずれか、またはＬＦＢ’ｓ １２のいずれかに欠陥が
存在すると、ＬＣＡ １０は意図されたようには作動し
なくなる可能性がある。このような歩留りを低下させる
問題をできるだけ回避する大量生産可能の置換用ＩＣを
用意することが望ましいことである。 第３Ａ図に金属層構成のチップ（ＭＬＣＣ） １００が
示され、これは同じ一般形の複数のそして第２図に示さ
れるＬＣＡチップ１０のＬＦＢ １１２と同じ数の論理
機能ブロック１１２を有している。第３Ａ図のＬＦＢ
１１２は１１２ａ 、 １１２ｂ 、 １１２ｃお
よび１１２ ｄとしてそれぞれ示されている。これらの
ＬＦＢ １１２ａ〜１１２ｄは略図的に第２図に対応す
る基板位置に位置しているが、それに対応するＵＣＩブ
ロックｆ２ａ〜！２ｄと同一な基板上の位置に物理的に
位置していると推論さるべきではない。 ？１ＬＣＣ１００は第２図において同様な参照素子に対
応する接続バッド１１８およびピン１２０および第２図
のチップパッケージ１０ａと本質的に同一な基板カプセ
ル封じパッケージ１００ａ （チップパッケージ）を有
している。 ＭＬＣＣ１００はさらにマスクで定義され金属化された
相互接続アレイ１１４を有し、これは第２図のトランジ
スタをベースにした相互接続アレイ１１４とは異なって
、金属をベースにしたルーチングライン１１４ａおよび
マスクプログラムされた相互接続セグメント１１４ｂの
マルチプレーングリッドワークを構成する。マスクプロ
グラムされた相互接続セグメント１１４ｂはＬＣＡ回路
１０のユーザーによってボリュームチップ製造者に提供
されたコンピュータコードされたインストラクシｑンテ
ーブ（もしくは他の形のコンピユータ化されたファイル
データ）による自動化された様式においてＭＬＣＣｌｏ
ｏの内にもしくはその外部に含まれる。相互接続セグメ
ント１１４ｂが内部または外部に含まれるようなプロセ
スはユーザーのファームウェア設計（たとえばあるコン
ダクティブラインがハイボリューム製造者が特殊の方法
において１つ機能ブロックから次のチップにいたるハー
ドウェアの事実以上）の詳細をすべて知る必要のないよ
うに（後述するが）構成することができる。ハイボリュ
ーム製造者はインストラクシジンテーブを自動化マスフ
定義機械に供給することができまた（もしファームウェ
アデベロッパーに要求されるならば）製造後にマスク定
義された相互接続アレイ１１４が論理機能ブロック１１
２の入力および出力端子がユーザプログされた（ソフト
ウェアされた）相互接続アレイ１４（第２図）と本質的
に同様に接続されそしてＬＦＢ １１２のおのおのがそ
の意図されたそれぞれのベースにおいて動作しているこ
とが試験できれば充分である。ＭＬＣＣチップのＬＥＢ
１１２は希望によって内部的にハードウェアおよびま
たはソフトウェア化することができる。 第２図および第３Ａ図を比較するとＬＣ＾１０のメモリ
セクション１６によって消費される基板領域はＭＬＣＣ
構造１００に要求されないことは明白である、何となれ
ば制御さるべきパストランジスタ１４ａ〜１４ｊ（もし
くはソフト経路接続マトリックスを形成する他の手段）
もなくまたか覧るパストランジスタを制御するメモリセ
ルもないからである。かくして、モノリシック半導体基
板１１３の打抜き寸法、すなわちＭＬＣＣ構造１００を
形成するための寸法はＬＣＡ構造ＩＯをもつ対抗チップ
のそれよりも小さくできるからである。マルチ打抜きウ
エノ＼の製造収益は寸法が減少するときは増加する傾向
にあり、チップあたりの製造コストも結果として減少さ
せることができる。 ファームウェアデベロッパーがＬＣＡデバイス１０およ
びＭＬＣＣデバイス１００の双方を用いるように選択さ
れたとき、ファームウェアデベロッパーは適宜形成され
たＬＣＡデバイス１０を小数造って特殊なＡＳＩＣプロ
ダクトを試験市場に対して選択することができる。デベ
ロッパーは生産に対する要求が増したときは、印刷回路
板設計を変更することなく遅れた日付においてマスク形
成素子に切換えることができる。 ＵＣＩおよびＭＣＩアプローチに関するすでにのべた討
論から明らかなように、−旦多数の素子（例えば１００
０以上の）が製造されるときは第３図の）？ＬＣＣ構造
は第２図のＬＣＡ構造のものにくらべて多くの利点を有
する。ＭＬＣＣ構造１００はＬＣＡ構造１０よりも能動
素子が少なく設計することができるので歩留りの問題も
少ない、ＭＬＣＣ構造には欠陥があり全体の回路１００
を非機能化するメモリ部分１６を有しない、故障しやす
いパストランジスタ１４ａ、・・・、１４ｊによる相互
接続マトリックスを含まない。 ＬＣＡデバイス１０のマスク形成基板がメタル短絡線を
有するパストランジスタ１４ａ−１４３の１つをオン状
態にしオフされたトランジスタが位置する場所において
そのようなメタル短絡線を省略することによって簡単化
できることは明らかである。 しかし設計のソフト接続形式からハード接続形式への変
更はそんなに簡単ではない。 ＬＣＡデバイス１０をＭＬＣＣデバイス１００におきか
えることの１つの問題点はパストランジスタ１４ａ〜１
４ｊの信号伝播遅延が、低抵抗金属のみによって構成さ
れた信号経路線がパストランジスタ１４ａ〜１４ｊのオ
ンされた１つによっておき代えられた場合はＭＬＣＣデ
バイスにはおきかえられないことである。パストランジ
スタ１４ａ〜１４ｊのおのおのはＲＣ時定数特性をもっ
ており、それは高伝導金属線の時定数特性とは著るしく
異なりうる。パストランジスタ１４ａ〜１４ｊによって
先天的に提供される信号伝播遅延のためにユーザーによ
って製造されたＬＣＡデバイス１０において避けること
のできたレース条件問題はパストランジスタが全金属経
路線によっておきかえられるときは突然に発生する。レ
ース条件問題をさけるためには種々の技術が存在するが
ファームウェアデベロッパーがか＼る技術を有利とする
かとくにレース感応回路を新たに希まないような保証は
全くない。ハードワイヤドブバイスはしたがってソフト
ワイヤドブバイスのすべてのタイミング特性を２重に必
要とする。 例えば、ＵＣＩデバイスは第３Ｂ図に示されるようにフ
リップフロップ回路１０ａを含んだソフトワイヤドとす
ることができる。フリップフロップ回路１０ａはそれぞ
れのデータ信号およびクロック信号出力素子（インバー
ター）■。およびＩｏ、素子ｌ、によって出力されるデ
ータ信号（■、）をとおすためのデータ通路１５（単一
パストランジスタ１４ｋから構成されるデータ通路１５
）、素子１ｃによって出力されるクロック信号経路１７
（クロック信号経路１７は直列接続されたマルチプルパ
ストランジスタ１４ｆ 、 １４ｒｎおよび１４ｎによ
って構成される）、およびクロック経路およびデータ経
路の出力端１５ 、１７に結合されたクロックおよびデ
ータ入力端子を有するフリップフロップ１９を含んで構
成される。経路１５および１７は論理旧ＧＦＩ（Ｈ）を
パストランジスタのゲートにおき閉スィッチ（すなわち
、１４ｋ 、 １４ｆｆｉ 、 １４ｍ 、 １４ｎ
）として働らかせ、トランジスタのゲート（すなわち１
４に′および１４ｎ’）を論理１．Ｏｌｍ（Ｌ）におく
ことによって確立される。これらのゲートレベルはユー
ザーアクセシブルＳＲＡＭメモリセル（図示せず）によ
って提供される。 トランジスタ１４４２〜１４ｎを含むクロック経路１７
に沿った固有の抵抗およびキャパシタはデータ信号端ｅ
ｏがクロック信号端ｅｃに到達する時間遅延してデータ
信号（パルス）■、が同時に発生した信号（パルス）ｖ
ｃが信号（ＶＤ 、Ｖｃ＞がその電源に同時に発生して
もフリップフロップ１９のクロック入力端子に到達する
充分前にフリップフロップ１９のデータ入力端子に到達
するようにはたらく。トランジスタ１４１１４ｍおよび
１４ｎの信号遅延動作はデータ信号ＶＤをクロックパル
ス端ｅｃが到達する前に有効ＨもしくはＬレベルの何れ
かに設定するために必要な時間を提供することができる
。パストランジスタの時間遅延特性のか＼る利用はレー
スプロブレムを避けるために好ましい方法ではないが、
それでもそれは有効な方法であり代用チップの設計から
効果を減じることができない。もし対応するフリップフ
ロップ回路（図示せず）力（ＭＬＣＣデバイスにおいて
低抵抗、低キヤパシタンス信号経路手段によって完全に
定義されるクロック経路パスをもつように形成されるな
らば、その結果としてのＭＬＣＣクロック経路パスはデ
ータ信号＠ｅＩ、の伝送時間に関する充分な時間によっ
てクロック信号端ｅｃを遅延させず、またＭＬＣＣデバ
イスのフリップフロップ回路は設定されたデータレベル
よりむしろデータ端ノイズに反応する。 本発明の１つの様相によれば、ＭＬＣＣ１００（第３Ａ
図）の相互接続マトリックス１１４は第３Ｃ図に示すよ
うに抵抗−容量金属およびまたは抵抗−容量ポリシリコ
ン経路セグメント１１４ｋ 、 １１４Ｉ１．。 １１４ｍおよび１１４ｎをもつ信号通路パスを含んで構
成される。抵抗〜容量通路セグメント１１４に〜１１４
ｎはそれぞれおきかえられたパストランジスタ１４に＝
１４ｎの時定数特性ＲＣと大ざっばに同じ程度の時定数
をもつように、（例えば、ＲＣ／ｌＯりＲ’ Ｃ’ ＜
ｌ０ＲＣ）に設計される。好ましくは、各抵抗−容量信
号経路セグメント１１４に〜１１４ｎの大ざっばな等価
Ｒ’ Ｃ’時定数はおのおのの対応する１つのＲＣ時定
数の約３分の１に等しいかそれより大きいが、おきかえ
られたパストランジスタのＲＣ時定数の１倍よりは小さ
い（ＲＣ／３ ＜Ｒ’ Ｃ’＜ＲＣ）。これらの抵抗−
容量セグメン） １１４に〜１１４ｎを計画的に含むこ
とによりＭＬＣＣ１００をＵＣＩデバイスの時定数特性
ににせることか可能であり（同一特性を有する必要はな
いが）それによってＵＣＩデバイスの動的信号の位相関
係を少くともＭＬＣＣデバイス１００に幾分保存（即ち
Ｒ’ Ｃ’ ＝ＲＣ／３）されることができる。 選択的に抵抗信号経路セグメントを実施するためのマル
チプレーン金属相互接続構造１０（Ｈ）を第３Ｄ図に示
す。相互接続構造１００ｂは単結晶シリコン基板１０５
の上に形成される（第３Ｆ図）。８つの端末線Ｌ１から
り、までがそれぞれ多結晶抵抗セグメントＰ、からＰｓ
によって相互接続構造１００ｂに入る。多結晶抵抗セグ
メントＰ１〜Ｐ８はＵ形をした多結晶層１０８の領域（
第３Ｆ図）であって、これは所望のＲ’ Ｃ’時定数を
それぞれもつように適宜ドープされ（あるいは真性のま
覧装置され）る。（第３Ｄ図に暗黒方形領域によって示
される）多結晶コンタクトＣ２はＵ型セグメントＰ、〜
Ｐ８の端に設けられこれらのセグメントは下端金属１１
Ｂ、ないしＢ、。が第３Ｄ図に示すよ洋牟牲カ）バイア
Ｎ１からＮ、（黒丸によって示さＭ ＋ｓ ＋ Ｍａｙ
＋ Ｍ＋ｓ ＋ ＝’Ｖ１ｂｔ ＋ Ｍｔｈｓ （第
３Ｄ図のように配列され黒丸によって示された）が下端
金属線８１〜Ｂ１゜を第３Ｄ図に示ず線ＴＩ 、Ｔｔ
。 Ｔ、、Ｔ、およびＴ、に接続する。（説明を容易にする
ためにオプショナルなバイアＭＸ、ｌのあるものはラベ
ルされていない。オプショナルバイアナンバリングシス
テムは上端および下端金属線のナンバーに対応する、即
ちＭ□の形を有する。）マスク選択されるオプショナル
なバイアＭ１．からＭｔｈ！Ｉはプログラムとして絶縁
層１１０に含まれるかそれから除外され（第３Ｆ図）る
。絶縁Ｎｌｌ。 は下端、第１金属層Ｍ、と上端第２金属層Ｍ２との間に
はさまれて第３Ｅ図に示す相互接続テーブルを構成する
ようになっている。それは第３Ｅ図のテーブルから明ら
かなように８つの線り、〜Ｌ。 のどれでも、８ワイア相互接続構造１００ｂに入る他の
７つの線の５つに接続することができそれによって多数
の信号経路の可能性を提供することができる。 第３Ｆ図は第３Ｄ図の種々な成分間の層の相互関係を示
す一般断面図である。構造１００ｂはシリコン基板１０
５上に設けられる。拡散領域ＤＲＸＸおよびＤＲｖｖは
基板１０５に設け１もしくはそれ以上の電界効果トラン
ジスタＱｘｖを定義することができる。 薄いゲート酸化物（すなわち厚さ５００オングストロー
ム以下）から構成される第１の絶縁層１０６は基板に形
成され基板上のポリシリコン層１０８を置く、ポリシリ
コン層の部分はＱｘｖのゲートとして定義される。第２
のより厚い絶縁層１０９（電気ギャップ領域として示さ
れる）はポリシリコン層１０Ｂの上に形成され、ポリシ
リコン層１０８を下端金属層Ｍ、から分離する。導電接
触Ｃ１およびＣ０゜は第２絶縁層１０９．からポリシリ
コンＪｉ１０Ｂをもった下端金属層Ｍ、の選択された部
分にかけて設けられる。他の接触、即ち、ＣＸＶは第１
絶縁層１０６、ポリシリコン層１０Ｂおよび第２絶縁層
１０９を介して設けられ拡散領域すなわちＤＲｖｙを下
端金属層Ｍ。 の付加部分に結合する。 第３の絶縁１ｉ１１０（電気的ギャップ領域として示さ
れる）は下端金属ＩＭ、の上部に設けられ、上端金属層
Ｍｔを下端金属層Ｍ＋から分離する。マスクプログラマ
ブルオプショナルバイアＭＸＸおよびノンオプショナル
バイアＮＸＸは第３の金属層１１０を通して設けられ、
上端金属層Ｍ２の選択された部分を下端層Ｍ、の部分と
結合する。オプショナルバイアＭ■の選択的含有もしく
は除外は第３Ｄ図に示す相互接続構造１００ｂのごとき
信号経路手段をとおして信号を通すに用いられ、それに
よって回路を定義するや端子線Ｌ１〜Ｌ、は例えば第３
Ｆ図に示す相互接続テーブルに従って相互接続され、第
１の方向に沿って集積回路にのびた第１の延長線を他の
方向に沿って延びた第２の延長線に結合する。 これらの技術はオプショナルもしくはノンオプショナル
バイアＭＸＸおよびＮｘＸは種々な方法で形成されるこ
とが認められるてあらう。典型的にはバイアは、第１の
金属層Ｍ、に直接絶縁物を沈澱（もしくは成長）させ、
ホールを選択された位置に沈澱させた絶縁材料を介して
形成（もしくはエツチング）し、第２の金属層Ｍ２を第
３の絶縁層１１０に属する絶縁金属の上端に直接形成（
もしくは沈：Ｒ）し、それによって第２の金属層Ｍ２の
金属材料がホールを第３の絶縁層１１０の絶縁材料に満
たし、それにより第２の（上端の）金属層Ｍ２の金属ス
トリップの部分を第１の（下端の）金属層Ｍ、の金属ス
トリップへの接続を介して接続を形成する。バイアは金
属材料の第３の絶縁層１１０のあらかじめ決められた部
分にスルーホールを選択的に設定するか（エツチングす
るか）か＼るホールを設定しない（すなわちマスキング
）するかによって選択的に形成されるかまたは形成され
ない。 抵抗容量セグメ、ント１１４ｋ −１１４ｎ （もしく
はＰ、−Ｐ、）の容量Ｃ′は基板１０５に最も近い（す
なわち５００オングストローム以下）抵抗素子Ｒ′の部
分によって提供できる。これらの技術は第３Ｃ図の抵抗
素子Ｒ′および容量素子Ｃ′は多くの他の方法でも形成
されることが確認される。比較的抵抗材料は接続ストリ
ップの形成に使用でき、その中に金属層Ｍ、およびＭ２
および軽くドープされた拡散領域が基板１０５に形成さ
れて抵抗領域を定義する。第３Ｄ図の実施例１００ｂは
しかしおきかえられた経路トランジスタ１４に〜１４ｎ
（第３Ｂ図）の時間遅延特性を呈する抵抗−容量ルーチ
ンラインを実現する１つの方法である。 第３Ｄ図における実施例を製造する最も好ましき方法に
おいては、金属層Ｍ、およびＭ２の下端および上端金属
導体ストリップ８１〜ＢｔｏおよびＴ ＋ −Ｔ ｎは
チップからチップに固定型（一定マスクパターン）をも
つように定義されるが、オプショナルバイアＭＸＸはユ
ーザーに準備された相互接続データに従って第３の絶縁
層１１０に含まれまたは除外され（プログラム的に）る
。好ましくはソフトウェア変換パッケージ（「相互接続
トランスレータ」ということができる）が予め選択され
たコンピュータ周辺に操作のために提供でき、相互接続
トランスレータはユーザーのＵＣＴＩＩＩｔｃデータ（
即ち第２図に示されるようにユーザーの構成されたＬＣ
Ａ装置１０）を第３Ｆ図の絶縁／バイア層１１０をプロ
グラム的に定義するために用いられるバイア含有／除外
データファイル（即ちＣＡＩＪファイル）に変換するに
用いられる。上記のＬＣＡからＭＬＣＣデータ変換およ
び自動化バイア選択ステップはバッチからバッチへの只
−つのマスクステップチェンヂの製造工程をもつことが
できる点において有利である：即ち、チェンジングマス
クは絶縁／バイア層１１０を定義する。他のマスキング
ステップは種々の＾ＳＩＣ設計のＭＬＣＣデバイスがそ
れぞれのバッチを生じても変化させないま覧である。 プログラム的に選択された抵抗ルーチンラインを以上の
ように使用することはか＼る遅延が臨界的である回路部
分、において如何に遅延時間を作り出すかの問題を解決
できるか、まだＭＬＣＣ構造１００のテストの問題があ
る。すでに述べたように、ＭＬＣＣ１００は異常に多く
の数の人力信号のコンビネーションと多くの数の出力信
号のコンビネーションの発生をその機能を十分に証明す
るために必要とする。 第４Ａ図に関しては、その中に含まれるマルチプル論理
機能ブロック２１２ ａ〜２１２ ｄの機能を個々にテ
ストするため複数のテストチェーン３００ａ。 ３００ ｂおよびスキャンテスト制御ブロック２１６を
含む第２の金属化層形成チップ（ＭＬＣＣ） ２００の
ブロックダイアグラムを示す。スキャンテストチェーン
３００ ａおよび３００ｂは好ましくは相となる論理機
能ブロック間に位置してこれらの論理機能ブロック間に
位置する中間ノードに発生する論理レベルを監視もしく
は変化させる。これはスキャン−テストチェーン３００
ａの場合に対して図式的に示され、チェーン３００ ｂ
の場合に対しても理解さるべきである。（ＩＣピン２２
０とコア論理機能ブロック２１２間の接続は好ましくは
プログラム可能の人力／出力ブロック（ＩＯＢ、特に図
示されていない）によって提供される。） スキャンテストチェーン３００ａ 、 ３００ｂおよ
びスキャンテスト制御ブロック２１６は６つのスキャン
テスト制御ピン２０ｅ−１から２０ｅ−６のセット（各
関連ピンの最終デイジットはピンの接続される相隣るバ
ッド２１８にあられれる）によって操作される。第４Ａ
図のスキャンテスト制御ピン２０ｅは第２図のリセット
ピンＲ５Ｔプラス第２図の５つのモード選択ピン２０Ｃ
（但しこれらは異なる機能を有する）に対応する。 第４Ａ図に関しては、スキャンテストピン２０ｅ−５の
１つは発振スキャンテストクロック信号Ｓ ＣＬ Ｋを
制御ブロック２１６に供給する。制御プロ・ツク２１６
はスキャンテストピン２０ｅ−５の１つは発振スキャン
テストクロック信号５ＣＬＫを制御プロ・ツク２１６に
供給する。コントロールブロック２１６はノンオーバー
ラッチクロックφ、およびφｔ（第８図参照）を発生す
るためにスキャンテストクロ・ツク信号５ＣＫＫを用い
る。クロックφ、およびφ２はチェーンを通してテスト
ベクトル信号のシフトを制御するためにチェーン３００
ａおよび３００ｂに供給される。スキャンテストピン
の２つ、２０ｅ−１および２０ｅ−６はシリアルスキャ
ンインおよびスキャンアウト信号ＳｉＲおよびＳ。ｕ２
を送るためにそれぞれスキャンインおよびスキャンアウ
ト信号端子として作用する。シリアルスキャンパスはチ
ツブ２００を通ってスキャンインピン２０ｅ−１からス
キャンアウトピン２０ｅ−６にいたるパスとして定義さ
れる。ピン２０ｅ−３はロード／シフトコマンド信号Ｌ
／ＳをＭＬＣＣ２００をスイッチするため制御ブロック
２１６に供給してＬＦＳ ２１２によるデータ出力をス
キャンチエイン３００ａおよび３００ｂにロードするデ
ータ受信モードとスキャンチェーン３００ａおよび３０
０ｂに保持されたデータをスキャンパスに沿ってシリア
ルにシフトされるデータシフトモードを含む種々のモー
ド間にＭＬＣＣ２００をスイッチする。モード制御ピン
２０ｅ−３（Ｌ／Ｓ）はスキャンインピン２０ｅ−１Ｕ
セットピン２０ｅ−２およびＲ３Ｔ （リセット）ピン
と混合してＭＬＣＣチップ２００をノーマルユースモー
ドからテストモードヘスイッチする。 ノーマルユースモードにおいて、データは非同期的に第
１のＬＦＢの入力端子（すなわち２１２ａ）から第２の
ＬＦＢの入力端子（すなわち２１２ｂ）へあたかもスキ
ャンチェーン３００がこれら入力と出力端子間に介在さ
れていなかったかの如く動く。 ＭＬＣＣチップ２００のノーマルユーザーはスキャンチ
ェーン３００の存在を気にしないことができる。 テストモードにおいて、ＬＦＢ ２１２の出力および入
力端子間のノーマルルーチンバスは破れ、ＬＦＢ２１２
からのデータ出力はスキャンチェーン３００はそのかわ
りにスキャンチェーン３００の記憶素子（図示せず）に
よって受けとられ、スキャンチェーン３００にシリアル
にロードされたテストヴエクトルデータは論理機能ブロ
ック２１２の入力端子に対する入力データとして用いら
れる。特殊なロックおよびキー配列がノーマルユーザー
が偶然にテストモードにスイッチすることを防ぐために
用いることが好ましい。ＭＬＣＣチップ２００がノーマ
ルユースモードからテストモードにスイッチされると、
保全確認手順がスキャンテストチェーン３００を制御す
る制御ライン（すなわちトランジスタゲートライン）の
保全をテストするために用いることができる。これは第
４Ｂ図の説明のときに述べる。 ユニバーサル−セット／パワー−ダウンピン２０ｅ−２
０−５ＥＴ／ （ＰＷＲ−ＯＮ）はＭＬＣＣチップ２０
０の内部回路を低パワー待機モードにスイッチし回路を
ストップしスタティック電流（ＤＣ）をパワー供給ピン
ＶＣＣおよびＧＮＤ（２０ｂ）から引出す。待機モード
はノーマルユースモードから入ることができる。ホスト
回路はＭＬＣＣチップ２００がホストによって用いられ
る必要のない時を決定してピン２０ｅ−２の適当なＰＷ
ＲＤＮレベルをパワー使用を保存する状態におく。チッ
プ２００がテストモード（すなわちスキャンテストモー
ド）にスイッチされた時、同じピン２０ｅ−２は論理機
能ブロック２１２におけるすべてのユーザーコントロー
ラプルフリップフロックを２進高（Ｉ（）出力を出力す
るようにマスターもしくはユニバーサルセット（Ｕ−Ｓ
ＥＴ）として機能する。後に見られるように、パワーダ
ウン機能（ＰＷＲ−ＤＮ）はグローバルリセットピンＲ
３Ｔと結合してチップ２００内の好ましからざる状態を
検出し、低パワー待機モードにあるときチップのＶＣＣ
もしくはＧＮＤピンにおいて、引出される電流を測定す
ることによって簡単にか＼る好ましからざる状態（回路
欠陥を示す）を検出する。 第４Ａ図のスキャンテストピン２０ｅの機能およびこれ
らのピン２０ｅに印加される信号は（Ｒ３Ｔピンは例外
として）第２図の対応形成ピン２０ｃに関連する機能／
信号からは一般的に異なっている点に注意すべきである
。ＵＣＩチップ１０における信号人力機能（ＭＤＩ）の
みを有する第２図のピン２０ｃｍ６はその物理的位置に
おいてピン２０ｅ−６（スキャン−アウト）におきかえ
られ、これはテスト中信号出力端子として動作する。第
２図において発振クロック信号を受けるために設計され
たピン２０ ｃ −３（ｃＣＬＫ）はその位置において
一般にスタティックな（非発振）モード選択レベルをう
けるために設計されたピン２０ｅ−３（Ｌ／Ｓ）におき
かえられる、Ｌ／Ｓ信号レベルはデータがスキャンチェ
ーン３００をとおしてシフトされるとき比較的長い期間
スタティックになっている。比較的スタティックなモー
ド選択レベルを受けいれるために設計された第２図のピ
ン２０ｃ ５ （ＭＤｏ）はその位置において発振ス
キャンクロック信号を受けとるために設計されたピン２
０ ｅ −５（ＳＣＬＫ）によっておきかえられる。 対応ピンの位置に対するピン機能のスクランプリングの
目的はスキャンテストモードのアクティベーシヨンが望
ましくない状態においてユーザーが不注意にチップ２０
０のスキャンテストモードを活性化することを防ぐもの
である。ハードワイヤトチツブ２００のオーバーオール
パッケージはソフトワイヤトチツブ１０のそれと似てい
るから前者はプログラマブルチップ１０と混同されやす
くそれを再配置するための試みもなされた。しかし、も
し配置信号（すなわちＣＣＬＫ 、 ＭＤ Ｏ、月ＤＩ
）が印加されるとチップ２００はスキャンテストモード
にスイッチされた望ましくない。ロックアンドキータイ
ブテストモードエナブリング回路（後に述べる第４Ｂ図
の２４９および２５０）をアンロックし以降詳細に述べ
るスキャンテストモードをアクティベートするためにチ
ップ２００のピン２０ｅ−５に発振信号（ＳＣＬＫ）が
要求される。もし第２図の一般的にスタティックなＭＤ
Ｏ信号が偶然チップ２００のピン２０ｅ−５に接続され
ると、必要なアンロックシーケンスが発生してチップ２
００をノーマルユースモードからスキャンテストモード
にスイッチして望ましくない。もし第２図の発振ＣＣＩ
Ｊ信号が不注意にチップ２００のＬ／Ｓピン２０ｅ−３
に接続されるとこの非スタティック信号はチップ２００
をスキャンテストモードをアクチベートするに必要なシ
リアルキーワードをロードするに必要な信号シフト動作
を維持することを防げる。チップ２００のスキャンアウ
トピン２０ｅ−６はノーマルユーズの間高インピーダン
ス３安定モードに維持され、チップ２００のスキャンテ
ストモードがアクティベートされる（後にまた説明する
）まで出力ピンとなる。 かくしてチップ２αＯが不注意に第２図のＵＣＩチップ
１０を受けるために設計されされた回路に挿入されると
、ユーザーはハードワイヤトチツブ２００の論理機能の
再配置の可能性のなくなったことを除いては機能的に重
要な差に気付かない。 第４Ｂ図は第４Ａ図に示す装置の１実施例２００”の図
式的な略図である。実施例２００１は半導体基板（図示
せず）の上に対応するスキャンテストブロックＴＢ、〜
ＴＢｘおよび金属形成相互接続ブロックＭＣＩＢ、ｌ〜
ＭＣＩＢＸｖとともに集積形成されるマスク構成論理ブ
ロックＭＣＬＢ、、〜ＭＣＬＢｘｙの配列を含んでいる
。金属形成論理ブロックＭＣＬＢ＋ｔ〜ＭＣＬＢ、Ｖは
はそれぞれ人力および出力端子Ｉおよび０を有する。 （各ＭＣＬＢに対して且１つの入力／出力端子しか示し
てないが、発明の思想においては各ＭＣＬＢに対して１
以上のＩ１０端子を有し、そのような場合は、複数のテ
ストブロックＴＢがか＼る金属形成論理ブロックの複数
の出力入力端子間に信号ルーチン経路を遮断するために
用いられる。） テストブロックＴＢ、〜ＴＢ、は金属形成論理ブロック
の第１のセットＭＣＬＢ、、〜？１ＣＬＢ 、 Ｓの出
力端子と金属形成論理ブロックの第２のセットＭＣＬＢ
ｚ＋〜ＭＣＬＢ、、との間に介在して示される。特別テ
ストブロックＳＴＢ、および５ＴＢｂはサブセットＭＣ
ＬＢ＋ｔ〜ＭＣＬＢ 、 ＳおよびＭＣＬＢ、、〜ＭＣ
ＬＢ！、の底に設けられ、これらのサブセットを通るブ
ランチ制御ラインＸ。 およびＸ。の連続性をテストする。これら制御ラインの
機能について簡単に説明する。 金属形成相互接続ブロックＭＣＩＢＩＩ〜ＭＣＩＢＸＹ
はアレイの離れている論理ブロックＭＣＩＢＸｙを接続
するため多くの方法で形成できる。例えば、相互接続ブ
ロックＭＣＩＢＸ、のおのおのは第３Ｄ図の構造１００
ｂと同様に１もしくはそれ以上の抵抗相互接続構造を
含むことができる。相互接続ブロックＭＣＩＢＸＹのあ
るものはつぎつぎに相隣る金属形成論理ブロック（すな
わちＭＣＬＢ＋ ＋ 〜ＭＣＬＢｚ＋ ）をリンクさせ
て形成でき、他のものは一連の長い接続線（長い線は示
していない）を介して隣り合わないＭＣＬＢを接続して
形成できる。 実施例２００１が通常使用非テストモードで動作すべき
時、第１の２進レベル（即ち論理高レベルＨ）は主制御
線Ｘ、におかれブランチ線Ｘ６ｍおよびＸ。によってす
べての個々のテストブロックＴＢ、〜ＴＢ、。（および
特殊テストブロックＳＴＢ、および５ＴＢｂ ）を通り
ノーマル使用におけるテストブロックＴＢつを信号通過
モードにおく。ノーマル使用、信号通過モードにおいて
は、各論理機能ブロックＭＣＬＢ＋＋〜ＭＣＬＢ ＋
ｓおよびＭＣＬＢ、、〜ＭＣＬＢｔｓの出力端子からの
信号は非同期的に（すなわち同期クロック信号にたよる
ことなく）テストブロックＴｅｘ（ｘはこ＼では任意の
整数とする）の第１の入力端子Ｔ、からテストブロック
ＴＢ、の第１の出力端子Ｔ０にテストブロックＴＢ、〜
ＴＢ、。を通って（第４Ｂ図の水平方向に）通し、こ＼
から相互接続ブロックＭＣＩＢ、ｖを介してつぎの回路
にいたる。 実施例２００”のユーザーはスキャンテストチェーン３
００ａおよび３００ｂ（おのおのテストブロックＴＢ、
および特殊テストブロックＳＴＢよりなる）がすべてチ
ップの中にあることを気にしないことができる。これは
ノーマル使用中にデータをテストブロックＴＢｘを通す
のに同期信号クロックパルスや他の特殊な制御信号を必
要としないからである。 主制御線ｘ０が後に簡単に述べる特殊キーアンドロック
機構２４９／２５０によって第２の２進レベル（すなわ
ち論理低レベルＬ）にスイッチされると、テストブロッ
クＴＢ、〜ＴＢｉ ｏのおのおのはテストモードにスイ
ッチされ、こ覧において対応する論理機能ブロック（す
なわちＭＣＬＢ、Ｉ〜ＭＣＬＢ＋ｓおよびＭＣＬＢｚ＋
−ＭＣＬＢ□）の出力信号は非同期通過（直接）からつ
ぎの回路（すなわちＭＣＩＢ、、〜ＭＣＩＢ、Ｓおよび
ＭＣＩＢ□〜ＭＣＩＢｚｓ）にブッロクされる。これは
論理ブロックＭＣＩＢ＋＋〜ＭＣＮＢ＋ｓおよびＭＣｌ
Ｂｇ＋〜ＭＣＩＢｚｓをおのおののテスティングにおい
て前後に分離する。テスト刺戟は各論理ブロックの入力
端子に印加され論理ブロックの応答が周知のスキャンテ
スト技術によって各々にモニターできる。 実施例２００１は主制御線Ｘ０およびそのブランチＸ０
．およびＸ。の保全をテストするための特殊制御線テス
トシステムを含んでいる。このテストシステムは主制御
線Ｘ０に低および高論理レベル（ＬおよびＨ）の１つを
あたえるためのロック可能制御信号提供手段２５０、制
御信号提供手段２５０をアンロックしてチップ２００Ｉ
をノーマル使用からテストモードにスイッチする制御ア
ンロック手段（キー）２４９、制御線Ｘ０のブランチＸ
。およびＸ。の末端に結合して、低（Ｌ）および高（Ｈ
）モード設定レベルの１つがロック手段２５０から制御
線ブランチＸ。およびＸ。のすべての部分に次々に伝送
されていることを検出するためのテスト信号検出手段（
特殊テストブロックＳＴＢ、およびＳＴＢ、として示す
）を含んで構成される。 好ましくは、第４Ｂ図に示されるように、テスト信号検
出手段は好ましくは複数の特殊テストブロックＳＴＢ、
および５ＴＢｋを含みそのおのおのが示すようにブラン
チＸ。およびＸ。のおのおのの１つに結合して、おのお
のの制御ラインブランチＸ１１ｍおよびＸ。の末端部（
制御線Ｘ０のおかれている制御信号が発生するブランチ
の発生端に対抗する）から発生する制御信号データをロ
ードする。 各特殊テストブロックＳＴＢはスキャンテストチェーン
３００ａおよび３００ｂのノーマルテストブロックを含
むシリアルスキャンパスＰ１ｃｍに含まれる。特殊テス
トブロックＳＴＢ、およびＳＴＢ ｋは信号をノーマル
テストブロックの第１の出力端子Ｔ０に出力するに必要
な内部素子が特殊テストブロックの場合にか＼る第１の
出力端子に接続されない（ＮＣ）ために省略できること
を除いてはノーマルテストブロックＴＢ、と同じ内部構
造を本質的に有している。 コントロールアンロック手段（キー） ２４９はユニー
クを検出するために結合されるあらかじめきめられた長
さの適当な結合論理（図示せず）の、そしてスキャンピ
ン２０ｅ−１を通して供給されるシリアルビット流にお
ける１もしくはＯの予め規定されたシーケンスのシフト
レジスタを含む。アンロック手段２４９は予め規定され
たシーケンスがロック可能の制御信号提供手段２５０を
アンロックするために同じアンロック手段２４９のシフ
トレジスタにロードするように形成される。好ましくは
アントゲ−１２５１（もしくは等価）は第４Ｂ図に示さ
れるようにキー手段２４９とロック手段２５０との間に
介在して、予めきめられたシーケンスがフリセットピン
Ｒ３Ｔおよびまたはチップ（即ちＵ−ＳＥＴ 、 Ｌ／
Ｓ ）のある他の適当なピンが同時に適切にアクチベー
トされたときに効果的になるようにされる。キーおよび
ロック機構（２４９および２５０）はユーザーをか＼る
初期化が好ましくないときに不都合にテストモードを初
めることを防ぐ。 テストモードの開始にあたっては、低論理レベル（Ｌ）
がスキャンクロック信号５ＣＬＫに同期して主制御ｊｉ
！ｉ！ｘ ０に準備される。この制御信号レベル（Ｌ）
はｘＯ制御信号提供手段２５０（好ましい実施例におい
てはロック可能のモード保持ラッチを含む）によって発
生でき、もしくは制御レベルがチップ２００９の外部に
生成され適切なｘ Ｏ＠御信号注入手段すなわちプロー
ブパッドを通して主制御線Ｘ、にいたる。（ＸＯ制御信
号提供手段複雑なキー／ロック機構部を含む必要がなく
単にＸ０制御線に結合するパッドの代りとなりうる。）
制御線ブランチＸ。、およびＸ。のおのおのの連続性は
特殊なテストブロックＳＴＢ、および５ＴＢｂのおのお
のに次々にロードされるが、チップ２００゜はまだノル
マル使用モードのま覧である、そして所定数のシフト操
作がスキャンパスＰｓｃｍｎによって完成されテストモ
ードエネーブルキーをシフトした後に、テストモニド設
定制御レベル（ＸＯ＝Ｌ）がつぎつぎに特殊テストプロ
・ンク５ＴＢａおよび５ＴＢｂのおのおのにロードされ
る。高（Ｈ）および低（Ｌ）制御信号レベルの対応する
時間スロットにおける特殊テストブロックのおのおのへ
の相っぐローディングはついでスキャン出力ピン２０ｅ
−６においてスキャン出力信号Ｓ。ｔの部分として検
出される。 特殊テストブロックＳＴＢ、、 ５ＴＢｂは好ましくは
シリアルスキャンパスＰｉｃｍに沿って離されスキャン
アウトピン２０ｅ−６から離れて間をおき、テストモー
ドアクチベートピット（アンロックシーケンス）をスペ
シャルテストブロックがスキャンアウトピン２０ｅ−６
からあられれ始める前に制御アンロック手段にシリアル
にシフトするために充分なルームをスキャンパスに存在
させる。もし主制御線Ｘ０およびそのシーケンスがチッ
プ製造間に適切に形成されるならば、Ｘ０制御線のノー
マル使用高レベル（Ｈ）およびＸ０制ＮＷＡの新たに設
定された低レベル（Ｌ）はテストモードアクチベーシゴ
ン操作問に系列間に特殊テストブロックＳＴＢ、、 ５
ＴＢｂおよび他のＳＴＢ （図示せず）につぎつぎにロ
ードされて系列的にスキャンパスから出力されなければ
ならない。シーケンス（Ｈ）・・・（Ｉ４）・・・（Ｈ
）・・・はチップがノーマル使用にある間はスキャン信
号Ｓ ｏｕＬのシフトされた出力に現れなければならな
い、各括弧にかこまれたシーケンスサブセットは並列ロ
ード命令（Ｌ／Ｓラインにおける）がノーマル使用モー
ド間に特殊および非特殊テストブロック（それぞれＳＴ
Ｘ、およびＴＢ、）にロードさるべきＨレベルを示す。 シーケンス（Ｌ）・・・（Ｌ）・・・（Ｌ）・・・は後
にスキャンアウト信号Ｓ。Ｕ、にあられれなければなら
ない、スキャンクロツタパルスがチップ２００”がノー
マル使用モードからテストモードにスイッチされた後に
印加されるからである。出力シーケンスの括弧でかこま
れたサブセット（Ｌ）は並列ロード命令（Ｌ／Ｓ）がテ
ストモード中に発生するときに特殊テストブロックＳＴ
Ｂ、のおのおのに並列にロードさるべき低レベルを示す
。制御ブランチＸ。、。 Ｘｏｂ等の何れかソ゛通切に生成されないならば（製造
欠陥により）Ｓ、、Ｌ出カシ−ケンスにおける括弧でか
こまれた高およびまたは低レベル（Ｈ）・・・（Ｈ）・
・・（Ｈ）・・・−・・・（Ｌ）・・・（Ｌ）・・・（
Ｌ）・・・は制御ブランチＸ。＋Ｘ０１１等の１つに沿
った開放回路がある場合に対抗レベルにフロートされな
ければならず；もしくは出力シーケンスのＳＴＢ発生高
および低レベル（Ｈ）・・・−・・・（Ｌ）１７）１ツ
バ制御ブランチの１つがアクティブプルアップ／ダウン
線にショートされ、か＼るオーブンもしくはショートが
出力信号Ｓ。ｕｔにおける（Ｈ）もしくは（Ｌ）をミス
することによって示される場合には対抗低もしくは高レ
ベルにプルされる。 スキャンパスの構成に関しては、述べられたキー手段２
４９、テストブロックＴＢ、および特殊テストブロック
ＳＴＢを別にしてスキャンパスＰｓｃａ＋＋は勿論、希
望によっては信号をチップ２００”を介して直列にシフ
トされるため他の直列接続された信号シフト手段を含む
。 主制御線Ｘｏおよびブランチ制御Ｘ、ａ、Ｘｏｂ等の完
全が一度確証されると、各テストブロックＴＢ。 における内部データシフティング／ストアリング部分の
完全がチエツクされる。第５図は第４Ｂ図のスキャンテ
ストネットワークに用いることのできる本発明にか−る
１つのテストブロック部分子Ｏ。 の構成を示すブロック図である。第５図のテストブロッ
クＴＢ、は電子的に作動される第１ないし第４のスイッ
チ５ＷＩ−ＳＷ４ 、スキャンテストデータを蓄積する
ためのディジタルデータ蓄積手段ＦＦＸ（すなわちフリ
ップフロップ）、スイッチＳＷ、〜ＳＷ、および蓄積手
段ＦＦ、に図示のようにお互に結合するための第１ない
し第４のテストブロックネットワーク形成手段（ノード
）Ｎｌ ”Ｎ＝ 、およびテストブロックＴＢＸを他の
回路（すなわち他のテストブロックＴＢ、 、およびＴ
Ｂ□１および種々の論理ブロックＭＣＬＢ、および相互
接続ブロックＭＣＩＢＸ）に接続するための第１ないし
第４のテストブロック相互接続手段（端子）Ｔｉ 、
Ｔ、、Ｔ、、およびＴ□１を含んで構成される。 以上述べた第１ないし第４のテストブロック相互接続手
段（端子）Ｔ、、Ｔｏ 、Ｔつ、およびＴ３゜はそれぞ
れディジタル信号を第１の論理機能ブロック（すなわち
ＭＣＬＢＸ ）の出力段ＯＸＸから受けとるための第１
の入力端子Ｔ１、ディジタル信号を第２の論理機能ブロ
ック（すなわちＭＣＬＢｖ）の人力段Ｉｖｖに伝送する
ための第１の出力段Ｔ０、スキャンテスト信号を前のス
キャンパス素子（すなわち他のテストブロックＴＢ（□
ｌ） ）の出力段ＦＦ、 、から受けとるための直列入
力端子Ｔ、−，、およびスキャンテスト信号をつぎのス
キャンパス素子（すなわち第３のテストブロックＴＢ、
、Ｉ）に出力するための直列出力端子Ｔ Ｘ ＊ １
として働く。各テストブロックは第１のスイッチＳＷ、
の１つの端と第２のスイッチＳｈ２の１つの端子を蓄積
手段ＦＦ。 のデータ受信線に結合するための内部端子Ｔえを含む。 テストブロックＴＢ、の上記のネットワーク形成手段（
ノードＮ、〜Ｎ４）はそれぞれつぎのごとく働く、即ち
（１）スイッチｓｗ、、 ｓｗ、および蓄積手段ＦＦＸ
により分割されスイッチＳ−□ｓｈｚおよび蓄積手段Ｆ
ＦＸの１つを通して伝送される信号が通過するように配
置された第１の信号導通体Ｎ１、（２）スイッチＳＷｚ
、 ＳＷｚおよび第１次入力端子Ｔ。 によって分割され、信号がスイッチｓｗ、、 ＳＷ３お
よび第１次入力端子Ｔｏのいづれか１つを通過するとき
に信号が通過すべき第２の信号導通体Ｎ２、（３）スイ
ッチｓｗ、、 ＳＷ４および第１次出力端子Ｔ０によっ
て分割され、信号がスイッチＳＷ３． ＳＷ、および第
１次出力端子Ｔ０のいづれか１つを通るときに通過すべ
き第３の信号導通体Ｎ３、（４）スイッチＳＷ、 、蓄
積手段ＦＦＸおよび直列出力端子Ｔ ｘ ＋ １によっ
て分割される第４の信号導通体Ｎ、であって、信号が第
４のスイッチＳ−４、蓄積手段ＦＦＸおよび直列出力端
子Ｔ Ｘ ＋ １を通るときに第４の信号導通体Ｎ４を
通るように構成されたもの。 以後、第１ないし第４の信号導通体Ｎ Ｉ””−Ｎ −
は簡単のためにノードと呼ぶこととする。ノードという
術語はこれらの体Ｎ、〜Ｎ４に関連して用いるときは、
電圧レベルをチャージする点以上のものを定義するもの
と解すべきである。それはノードＮを通して導通するた
めにディジタル信号の通過すべき２つの離れた点を少く
とももつ信号導通体を定義する。ノードＮ１〜Ｎ、は好
ましくは電子的に作動するスイッチｓｔｙ、〜ｓｔ＋、
の大部分を定義する領域をもったモノリシック半導体の
集積部分である。たとえばノードＮ、〜Ｎ４はスイッチ
ＳＷ、〜Ｓ−１を構成するスイッチングトランジスタの
ソース／ドレインもしくはエミッタ／コレクタ部分であ
りうる。第２のノードＮ２は好ましくは第２および第３
スイッチ対ＳＷ、〜Ｓｈ、に共通な単一半導体領域であ
り第３のノードＮ、は好ましくは第３および第４のスイ
ッチＳｈ、〜ＳＷｎに共通な他の単一の半導体領域であ
る。例えば第４図はか＼る共通に使用される半導体領域
をもった構成ＴＢＸ、の透視図を示す。 テストの間、主制御線ｘ０によって制御される第５図の
第３のスイッチ５Ｗｆｆは開放されたま！に（非導通）
になっている、他のスイッチｓｗｔ、 ｓｗｚおよびＳ
Ｈ４はそれぞれ副制御線Ｘ＋、ＸｚおよびＸ４の信号に
よって選択的に制御されてつぎの機能を達成する：すな
わち（ａ）スキャンパス信号を１つのテストブロックＴ
Ｂ、からつぎのテストブロックＴＢ（ｘ＋ｕ もしく
は他のシリアル素子にスキャンバスＰｉｃａ＋％に沿っ
てシフトする、（ｂ）第１の論理機能ブロックＭＣＬＢ
ｘの出力段ＯＸＸから信号、を受信しこれらの信号をス
キャンバスＰｓｃｍに注入し、そして（ｃ）蓄積手段Ｆ
Ｆ、に蓄積された信号レベルを第２の論理機能ブロック
ＭＣＬＢ、の入力段ＩＶｖに通す。 こ＼において最初は第１および第２の論理機能ブロック
ＭＣＬＢＸおよびＭＣＬＢＶの名称はこのディスカッジ
ョンの部分において物理的に分離されたブロックとして
大部分が任意であると解すべきであり、また出力段ＯＸ
Ｘおよび人力段Ｉｖｙは２つの間隔をおかれた独立論理
ブロックよりも単一の物理的に統一された論理機能ブロ
ックＭＣＬＢｘ＋ｙに属しうる。 テストの第１の相（ＳＷ３はオープン）において、第１
のスイッチＳ−１はテストブロックＴＢ、−、、・ＴＢ
□ＴＢ、、、等のすべてにおいてクローズされるように
スイッチされるがスイッチＳＷ、はオープンのま−であ
る。バイナリテストビットの第１のシリーズ（すなわち
１０１０１１００・・・のごときベクトル）はスキャン
インピン２０ｅ−１を通してスキャンパスＰｓｃｍｌｌ
の入力側にシフトされる。このテストビットシリーズは
テストブロックのすべてのデータ蓄積手段ＦＦＸ−１，
ＦＦＸ、 ＦＦｘ−＋等を介して（テストブロック制御
ユニット２１６ａから各テストブロックの蓄積手段に供
給されるロード／シフト制御手段（Ｌ／Ｓ）の適当な操
作によって）シフトされ、バイナリテストビットのマツ
チングセットがすべてのスキャンアウトピン２０ｅ−６
に対してテストされる。 この第１の相の完成はシーケンシャルに配列された蓄積
手段ＦＦｘ−＋、ＦＦｘ、ＦＦｘ、＋等の操作可能性、
すなわちすべてのテストブロックにおける第１および第
４の信号伝導ノードＮｌおよびＮ４の信号伝導能力、す
べての第１スイッチＳＷ、の信号を通す能力、シリアル
ターミナルＴ Ｘ−１＊ Ｔｘ ＊ ＴＭ０１等の連続
性および第２スイッチ舖、の信号ブロックの能力を確証
する。 もし何かの理由によってスイッチＳ−１およびＳ−２が
同時に希まないのにクローズされると（製造欠陥によっ
て） 、ＭＣＬＢＸおよびＴＢ□、が逆論理レベル（Ｈ
およびＬ）を出力する場所において第１ノードＮ、に故
障欠陥が生成する。テストベクトルの適切な設計により
、多くのテストブロックのＳＷ、〜ＳＷ、スイッチベア
の１つにおこってもか＼る故障欠陥がテスト中に発生す
る確率を最小にすることができる。つぎにおこるノーマ
ル使用間に発生する故障欠陥は好ましくはテストの第１
の相間に検出しか覧る欠陥問題をもつ欠陥チップはさら
にテストする費用を増加させることなく直ちに取り除く
べきである。各論理ブロックＭＣＬＢＫの出力段ＯＸＸ
がレジスターされてチップのユニバーサルリセット（Ｒ
ＳＴ） ピンに対応するフリップフロップ（すなわち
第６図における０ＸＸ）を含む場合には、スイッチＳ６
を通るポテンシャル欠陥条件は第１のノードを適当なス
キャンテストインプットペクトによって高（Ｈ）にチャ
ージし、論理ブロックＭＣＬＢ、の出力段ＯＸＸをＲ３
Ｔピンをもってリセットし第２ノードＮｔを低（Ｌ）に
することにより容易に生成できる。 第５図に関して、テストの第２の相においては、あらか
じめきめられたテストベクトルビットはシリアルに（シ
フトクロック信号φ、およびφ、によって）蓄積手段Ｆ
Ｆ、−□ＦＦ、、 ＦＦＸ、、にロードされ、蓄積手段
ＦＦ、−□ＦＦ、、 ＦＦＸ、、等からの出力信号は対
応する第３ノードＮ、をテストベクトルビット（刺戟）
を対応するつぎの論理ブロックＭＣＬＢＹの入力段ＩＶ
Ｙに印加するために有効２進レベルにチャージする時間
をあたえる。出力段ＯＸＸから第２のノードＮ２に出力
する信号（応答）は第２スイツチＳｈ！を通ることがで
きφ１およびφ！シフトクロック信号の適切なパルシン
グによって蓄積段ＦＦ、にロードされる。そこで第２ス
イツチＳＨｔはオープンとなり、第１スイッチＳ−１は
再びクローズされ、蓄積手段ＦＦ、によって受とられた
出力段ＯＸＸの出力データ（応答）はスキャン出力ピン
２０ｅ−６において検出さるべきスキャンパスＰ＊ｃａ
ａにそってシフトされる。この相が首尾よく完成すると
信号がすべての端子Ｔ ｉ ＋ ’ｒｅ ｌ Ｔｘ−＋
＋ ｌ ＴＸおよびＴｘ＊ｌ、すべての信号通過ノード
Ｎ、よりＮ４、スイッチＳＷ、、 ＳＷｆおよびＳ−６
、およびデータ蓄積手段さらに個々論理機能ブロック（
すなわちＭＣＬＢｇｌＭＣＬＢｙ等）を通過する可能性
が確証される。 信号を第３のスイッチＳＷ、を通すことについては何ら
試みがなされていなかったがそれにもか−わらず第３の
スイッチ５ＩＡ３が信号を通す能力に決定的な能力を有
する第２および第３のノードの信号通過可能性が信号を
つぎにのべる迂回信号パスを通すことにより確証できる
ことは注目すべきである。なお迂回バスは端子Ｔｉ、ノ
ードＮ２、スイッチＳＷ、 、蓄積手段ＦＦＸ、ノード
Ｎ１、スイッチＳＷ、 、ノードＮ１、端子Ｔ０、っぎ
の論理機能ブロックＭＣＬｋ 、およびつぎのテストブ
ロックすなわちＴＢ□２もしくはつぎのＩ１０ピンの何
れかによって構成される。 第１から第４までの電子駆動スイッチＳＷ、−ＳＷ。 は、電界効果形バス（通過）トランジスタ、ＣＭＯ３（
相補型金属−絶縁体一半導体）形伝送用ゲートおよびバ
イポーラ・パス（通過用）トランジスタを含む多くの周
知のスイッチングデバイスより構成することができる。 第６図は、これらのスイッチ５Ｗ＝ＳＷ、がそれぞれＮ
チャンネル・電界効果形パストランジスタＱ１からＱ、
（すべて等しい寸法よりなる）から構成されている好適
な実施例６００を図示している。パス・トランジスタＱ
、〜Ｑ４は、論理機能ブロックＭＣＬＢＸ”とＭＣＬＢ
、”と−しょに（第６図に図示されていない坪導体基板
内に一体化形成されたソースとドレイン領域ＳとＤ、お
よび走査試験路Ｐ、。７の残りの部分とを備えている。 当該技術の専門家であれば、用語「ソース」と「ドレイ
ン」とは、電界効果形バス・トランジスタと連結して使
用すれば交換可能であり、かつパス・トランジスタの信
号人力および出力ボートのいずれかを指定するのに用い
られることが判る。 このような技術者であれば、またＮチャンネル・パス・
トランジスタは、正論理方式２進数のロー（プルダウン
電圧）を通過さすのに十分適しており、またこのような
トランジスタは２進数のハイ（プルアップ電圧）を通過
させる時に都合の悪いことにしきい値電圧Ｖア （即ち
０．６〜１．５ Ｖ ）を低下させることを理解してい
るものである。更に当該技術の専門家は相補型Ｐチャン
ネル・パストランジスタは逆特性を示す、即ち、Ｐチャ
ンネルパストランジスタは容易に２進のハイ電圧を通過
させるが、都合の悪いことに、２進のロー電圧を通過さ
せようとすると、しきい値電圧を低下させるということ
も理解している。 もしも同じ型式の２個のパス・トランジスタの間に競り
合いが生ずるならば、最初のトランジスタは２進のロー
電圧を通過させようと試み、それによって共通ノードを
論理ローレベルに充電しようとし、一方他方のトランジ
スタは２進のハイ電圧を通過させようとし、それにより
同じ共通ノードを論理ハイレベルに充電しようとする。 ロー電圧を通過させるトランジスタは両方のトランジス
タがＮチャンネル型である場合に、その相手に打勝つこ
とになり、また２進のハイ電圧を通過させようとするト
ランジスタは、両方のパストランジスタがＰチャンネル
形である場合にその相手に打勝つことになる。この現象
を蘇で述べる理由は次の理由による、即ちそれは、トラ
ンジスタＱ３とＱ４の両方が（製造上の欠陥によって）
反対の信号を通過させようと同時に試みるものであれば
、ノードＮ３において発生し得る第１の競争の条件と、
トランジスタＱ、とＱ２の両方が（再び製造上の欠陥に
よって）反対の信号を通過させようと同時に試みるもの
であれば、ノードＮ、において発生し得る第２の競争の
条件とを解決するのに重要な役割を演するからである。 ノードＮ１においてこのような競争の可能性は上記試験
の第１段階に関して既に論じられた。第６図の実施例６
００に特に関連して知り得ることは、出力段ＯＸＸが低
電圧レベル（即ち、論理ロー、Ｌ）を出力しているなら
ば、データ記憶手段（フリップフロップ） ＦＦｘ−＋
は反対の、高電圧レベル（即ち、論理ハイ、Ｈ）を出
力している。また、設計上或は製造上の欠陥のいずれか
のために、トランジスタＱ、とＱアの双方が導通となり
、それから（トランジスタＱ、とＱ２の双方がＮチャン
ネル・デバイスである場合に）ロー通過のトランジスタ
Ｑ２はハイ通過のトランジスタＱ、に打勝って、論理ロ
ー（Ｌ）電圧は期待値の論理ハイ（Ｈ）の電圧の代りに
フリップフロップＦＦ、の入力端子］゛８に現われるこ
とになる。この競争の効果は試験の初期の段階の途中で
検出され得て、欠陥のあるチップは、更にチップを試験
して附加的な時間を消費する前に不合格にされ得るもの
である。 第６図に示すように、出力段ＯＸＸは全面的のチップ（
６００）の全体のリセット線Ｒ３Ｔに結合されたリセッ
ト端子Ｒおよびチップの汎用セット線Ｕ−５ＥＴに結合
されたセット端子ＳＥＴとを有するフリップフロップＦ
ＦＸ、を備えた「記録された」出力であることが好まし
い。Ｒ３Ｔ線を活性化し、ロック手段２５０（第４図（
Ｂ）を参照）を開錠することにより試験モードが最初開
始されると、すべての論理ブロックＭＣＬＢの記録され
た出力は自動的にリセットされることになり、それによ
ってローレベル（Ｌ）を各試験ブロックＴＢ、の１次入
力端子Ｔ、上に設けることになる。すべての試験ブロッ
クのフリップフロップＦＦＸ−□ＦＰＸ、ＦＦＸ＋Ｉ
などはそれからセットされ（即ちハイＨの系列において
走査バスに移動することにより）、それにより各試験ブ
ロックの直列入力端子Ｔｘ−１上に高レベル（Ｈ）を設
け、それにより電位の競合条件がすべての試験ブロック
ＴＢＸの第１および第２のスイッチングトランジスタＱ
、とＱ２について作成される。もしもＱ、とＱ２とが同
時に導通ずれば、試験ブロックのフリップフロップＦＦ
Ｘ−０ＦＦＸ。 ＰＦＸ。１などのデータをシフトすることにより先に説
明したようにこの競合は検知され得て、これらのデータ
は（走査バスを介して直列に、或は（図示されてない）
試験ブロックのフリップフロップのセット線により並列
にいずれかの方法により）、。 起源的にはデータにロードされた２進数の１の代りに、
（Ｑ、の相手に打勝つ作用により強制されて）２進数の
Ｏを含むことに注意すべきである。 このような競合を容易に検知し得る他の方法は後で論す
ることにする。 ２進数の１ （Ｈレベル）を通過させようとする時に、
パストランジスタＱ１〜Ｑ４の各々は１しきい値電圧ｖ
１を低下させるから、バス・トランジスタＱ、〜Ｑ４を
通過した信号を受信する能動化成分（即ちＦＦ、、
Ｉ、□およびＦＦゎ１）のスイッチングレベルはレベル
推移を補償するように調整されるべきである。調整が行
われなければ、静的電流はそれらの電源と接地レールの
電圧レベルと異なる入力電圧により駆動されるＣＭＯＳ
インバータを流れる可能性があるが、これは好ましくな
いことである。そのようにする一つの方法は、能動素子
におけるＦＥＴトランジスタ（Ｑ、〜Ｑ４がＮチャンネ
ル・パストランジスタである第６図の場合に関しては特
にＰチャンネルＦＥＴ）のしきい値電圧を、予め設定さ
れた、シフトされたレベルに設定することであり、この
シフトされたレベルは、ディジタル信号をパストランジ
スタを介してというよりむしろ金属線を介して直接に受
信する能動素子戒分用に使用されるレベルとは異なって
いるものである。（このことは相異なる不純物濃度をも
つＦＥＴチャンネル領域をドープすることにより、もし
くはこのようなチャンネルを本来のま覧に（ｉｎｔｒｉ
ｎｓｉｃ） しておくことにより行われ得る。）レベル
調整された能動化成分の入力端子は、このようなレベル
推移を示すために、第６図においては星印（＊）を用い
てマークされている。（ついでながら、星印はまた、直
接よりはむしろ抵抗容量性相互接続により駆動される能
動戒分用の、第５図におけるスイッチングレベルの選択
的調整を示すために用いられるが、これは静的な考察と
いうよりはむしろ動的な考察を以て処理しなければなら
ない。） 第６図の４個の「ノード」を参照すれば、第１のノード
Ｎ１は、第１および第２のパストランジスタＱ１とＱ２
の双方のドレイン領域りとして同時に役立つような構造
を有することが好ましい。 第２のノードＮｔは第２と第３のパストランジスタＱ２
とＱ、のソース領域Ｓとして同時に用いられるように構
成されている。そして第３のノードＮ、は第３と第４の
パストランジスタＱ、とＱ４のドレイン領域りとして同
時に用いられるように構成されている。共有するソース
／ドレイン領域は太線で第６図に図式的に示されている
。所望されれば、ソースとドレイン領域の共有は、第４
のノードＮ４を引き続いて試験ブロックに接続するため
選択的に拡散され得る。即ち、ノードＮ４はＱ４とＱ
１’により共有されるように次の試験ブロックＴＢ、。 １における第１のパストランジスタＱｌ’のソースＳを
更に規定することができる。 然らざる場合には、基板接点ＣＸ＋１ と金属化接続線
路Ｔ Ｘ ＋ １ とは試験用ブロックの一方から他方
へ相互接続用に使用され、それにより走査用通路Ｐｓｃ
ａｒ＋を規定することが可能である。 第６図の実施例６００は、すべての試験用ブロックＴＢ
、−□ＴＢ、、 ＴＢ、、１ などに接続し、かつ之等
により共有される試験用ブロック制御ユニット２１６
ｂを備えている。制御ユニット２１６ｂは、Ｘ制御線路
をＸ２制御線路に結合する制御ユニット２１６ｂは、反
対同志の制御信号Ｘ１とＸ２とがそれぞれ発生されるよ
うに、Ｘ、制御線路をＸ２制御線路に結合させる第１の
インバータ■１と、反対同志の制御信号Ｘ０とＸ４とが
それぞれ発生されるように、Ｘ０主要制御線路をＸ４制
御線路に結合させる第２のインバータ！２とを具備して
いる。 試験モードの間、主要制御線路Ｘ０は常にロー（例えば
接地電位）に保持され、制御線路Ｘ、は常にハイ（例え
ば＋５ｖにおいて）電位と接続されている。それぞれの
制御線路Ｘ、とＸ２上のレベルＸ、、Ｘ、は常に相互に
反対であるのでパストランジスタＱ、とＱ２の１個のみ
が与えられた時刻においてＯＮにされるべきである。製
造上の欠陥のためにＱ、とＱ２とが同時にＯＮになれば
、これは先に述べた競争検出方法により検知され得る。 主要制御線路Ｘ０またはそのブランチＸ０ＩＸ ｏｈは
すべての試験ブロックＴＢゎＴＢ、や１、などにおいて
第３のパストランジスタ即ちＱ３１Ｑ：ｌ’等のゲート
Ｇを通って直列に接続されるので、そのようなゲートの
連続性は特殊の試験ブロックＳＴＢ□ＳＴＢ、を使って
先に述べたように試験することができる。 第７図を参照すればＸ／Ｙマトリックスにおいて配設さ
れる複数の試験ブロックＴＢＸ、用の可能なレイアウト
７００が透視図に概略的に示されている。 レイアウト７００において複数のゲート線路ＧＬ、ない
しＧＬ４は、図示の如く相互に極めて近く近接して（即
ち５ミクロンより小さく離れて）配置されている。ゲー
ト線路ＧＬ、〜ＧＬ４は深くドープされた（Ｎ”または
Ｐ”）多結晶シリコンより構成されることが望ましく、
薄いゲート用酸化物層１０６（第７図には図示されてい
ない）により単結晶シリコン基板１０５（好ましくは第
３図（Ｆ）に図示された同じ基板）上に支持される。第
１から第５まで拡ｆＰ１領域の列ＯＲ＋＋−ＯＲ＋ｓ
、 ＤＲｔ＋〜ＤＲｚｓ、およびＤＲ３，〜ＤＲ３，は
マトリックス類似方式で移植マスクとして多結晶シリコ
ンゲート線路ＧＬ、〜ＧＬ、を使った基板１０５内に移
植（インブラント）され、それぞれの列において図示の
如く、それぞれの第１から第４までのパストランジスタ
Ｑ、−Ｑ、を規定する。それぞれの拡散領域ＤＲ＋ｔ〜
ＤＲ３Ｓに対して、それぞれのオーム接触ＣＩｌ〜Ｃ３
Ｓが行われる。 第７図において、唯一の試験ブロックの全回路ＴＢ、、
が図示され、他の試験ブロックの回路が図示されない間
は拡散領域の列の上に配設されている。 明瞭にされるべきことは、ＴＢ、、の同一の試験ブロッ
ク回路は、拡散領域ＤＲｚ＋〜ＤＲｇｓ 、 ＤＲ：ｌ
ｌ〜ＤＲ３５などを具備する列に沿って転写され得るこ
とである。 このような残りの試験ブロック回路の図描は第７図の図
描における混乱を避けるために計画的に省略されている
。当該技術の専門家にとって明らかとなることは、拡散
領域とゲート線路を更に加えることにより、同じ試験ブ
ロック回路のレイアウトはまた拡散領域ＤＲ０〜ＤＲ３
ｓの図描マトリックスの左と右とに段階の繰返しが行わ
れ得るが、再びこのような回路構成は簡略化のために省
略されていることである。 拡散領域接触部ＣＩ＋とそれから垂直に出ている導体Ｔ
ニー、とは第６図に示したソース接触部ＣＸ−。 と直列入力端子Ｔや−１とに対応するものである。 導体Ｔｘ−＋ は第１のスイッチングトランジスタＱ。 を走査通路ＰＳＣＩ１１の前の直列要素（ＴＢＸ−１）
に結合させる。走査人力ピン２０ｅ−１は走査通路Ｐｉ
ｅａｍを介して接触部ＣＩ ＋に直列に結合するように
概略的に図示されている。 第７図のある部分は基板１０５の上方の立面図として概
略的に図示され、またその他の部分は基板１０５から離
れて位置しているが、当該技術の専門家にとって明らか
となるべきことは、これらの双方の部分は基板１０５内
において、もしくは基板１０５に一体化して付着されて
実際に規定され得るということである。両者は単に図示
上の都合のために基板から離れて示されている。第６図
と第７図との間の残余の部分の対応は、大部分明白であ
るのが当然で、したがって、これ以上倉入りに説明する
ことはしない。拡散領域ＤＲ＋ｚ−ＤＲ，，と基板接触
部ＣＩ□〜ＣＩＳとはそれぞれ第６図の信号導通ノード
Ｎ１〜Ｎ４とそれに付属する接触部Ｃ，，Ｃ，。 Ｃ８およびＣＸ ＋ １ とに対応する。 各列の拡散領域間の浅くドープされたチャンネル領域（
Ｐ−）の上に横たわる細長いゲート線路ＧＬ、〜ＧＬ４
の部分は、各列のトランジスタＱ、〜Ｑ４のそれぞれの
ゲート電極Ｇｌｌ〜Ｇ１４を規定する。第１のゲート接
触部ノードＣＧＩは、第１の制御信号Ｘ、をそのゲート
線路ＧＬ＋に供給するように第１のゲート線路ＧＬ、の
一端（前方端）に付加されて図示されている。第１のゲ
ート線路ＧＬ、の反対の（後方）端はインバータ１１の
入力端に結合して図示されている。インバータｈの出力
端は、第２の制御信号Ｘ２をそのゲート線路ＧＬｔに供
給するように、第２のゲート線路ＧＬ、の隣接する（後
方）端に結合して図示されており、一方策２ゲート線路
ＧＬ、の反対方向の（前方）端は、第１および第２ゲー
ト線路ＧＬ、とＧＬ２の連続性を試験するための走査通
路ｐＨｌｆｉ内に含まれた連続性検出用シフトレジスタ
５ＲＲ−１（即ち特殊試験ブロック５ＴＢ）に結合され
ている。 第２のゲート接触部Ｃ６□は第７図に示されて、第２ゲ
ート線路ＧＬ２の前方端に接触しており、かつその前方
端を連続性検知用シフトレジスタＳＲ−＋のデータロー
ディング端子（Ｘ２）に接続している。 ゲート線ＧＬ、の前方端におけるこの第２ゲート接触部
ＣＧ４の位置決めは、その実際の位置の指示としてより
むしろ図示および記号表示上の都合で選択されるもので
ある。そのゲート線を所望の制御レベルＸ２まで充電す
るために第２のゲート線路ＧＬ、に対し少くとも１回の
接触がなされることが必要である。当該技術の専門家で
あれば、第２のゲート接触部Ｃ６□が第２のゲート線Ｇ
Ｌ２の後方端に配置され、インバータＩ、の出力端子を
ＧＬ、の後方端に結合させ得ること、および第２のゲー
ト線ＧＬ、の前方端が金属接点により直接結合されるよ
りもむしろ、連続性検知用シフトレジスタＳＲ。 のデータ人力段に容量的に結合可能であることを理解す
るてあらう。（例えば、第２のゲート線ＧＬ。 はシフトレジスタＳＲ，，における入力ＦＥＴ）ランジ
スタのゲートを形成可能である）。これは大部分設計上
の選択の問題である。 更に、第１のゲート線ＧＬ、の後方端はまた同様に第１
インバータ１１の人力に容量的に結合可能であることも
理解されるであらう。ゲート線ＧＬ。 とＣｔ、Ｚの各々に対して１個又は２個の金属接触部の
いずれを使用するかの決定はこりでは重要でない。重要
であることは、配置により、第１および第２のゲート線
ＧＬ、とＧＬ、の片方または双方の連続性をチエツクす
るため、およびそのようなゲート線を制御線Ｘ＋ とＸ
２とに操作可能に結合させるための直列導通路が得られ
ることである。第１および第２のゲート線ＧＬ、とＧＬ
、の連続性が証明され得るのは、Ｌ／Ｓモード選択ピン
２０ｅ−３を通って高電圧および低電圧レベルの系列を
供給すること、これらのレベルを制御線Ｘ１を介して、
第１のゲート線ＧＬ、の前方端からその後方端まで第１
のゲート接触部ＣＧＩを介して、第２のゲート線ＧＬ２
の後方端からその前方端まで第１のインバータＩｔを介
して、第２のゲート接触部Ｃ６□を介して、および制御
線Ｘ２を介して、高電圧および低電圧レベルを通過させ
ること、このように送信されたレベルを連続性検知用シ
フトレジスタＳＲ−＋にロードすること、このようなレ
ベルを直列走査通路Ｐｓｃａｎを介しておよび走査出力
ピン２０ｅ−６からシフトすることによるものである。 このような試験の成功的な完了により実証されることは
、ゲート電極Ｇ、とＧｌｚを含む直列導通路に含まれた
すべての要素の適切な形成であり、またゲート電極が適
切な制御レベル（トランジスタのしきい値電圧を越えて
またはしきい値電圧以下のいづれか）を受けることを確
認することである。直列導通路の連続性において中止が
あれば、走査出力ピン２０ｅ−６から出る出力ビットは
、直列導通路の信号発生端において、即ちＬ／Ｓピン２
０ｅ−３において、提供されるＨおよびＬ人力ビットに
対応するレベルよりはむしろ、任意のレベルに浮上する
傾向をもってあらう。直列導通路の一部分が活性化プル
アップまたはプルダウン線路に不正に短絡されるならば
、この欠陥は、直列導通路に送られたデータと、直列走
査路を介して同じく直列導通路から読取られたデータと
の間の不釣合により同様に指示されることにならう。 第７図の対称図から知り得ることは、同様の試験用戦術
は第３および第４のゲート線ＧＬ、とＧＬ。 の連続性を立証するために使用され得ることであ゛る。 予め設定された電圧レベルが試験モード作動用ピン２０
ｅ−１に送られるのは２０ｅ−４を介してであり、ロッ
ク手段２５０（図示されてない）を介して制御線Ｘ０に
通過され、（ゲート線ＧＬ３の前方端を接触して示され
ている）第３のゲート接触部Ｃａｔを介して、第３のゲ
ート線ＧＬ、の前方端からその後方端まで、第２のイン
バータＩ２を介して第４のゲート線ＧＬ、の後方端から
その前方端まで、（たとえ実用上その後方端におけるに
してもゲート線ＧＬａの前方端を接触して図示されてい
る）第４のゲート接触部ｃＧｍを介して、制御線Ｘ、を
介して、第２の連続性検知用シフトレジスタＳＲ，に送
られ、走査路Ｐｉｃａｎを介して、そして最後に走査出
力ピン２０ｅ−６から送られる。 第７図を注意深く調査すれば、試験用ブロックＴＢＸｙ
の開示された構造は、スイッチングトランジスタＱ１〜
Ｑ、のソース／ドレイン素子に対応する５個の拡散領域
ＤＲｚ〜ＤＲ＋ｓの信号導通用可能性のみならず、それ
ぞれの金属接触部Ｃ１１からＣＩ５までによりそれらの
拡ＮｔｊＩ域へ適切な接触がなされるかどうかとういこ
とをも立証し得ることを示すものである。試験用出力信
号が第１の論理関数ブロックＬＦＢ 、の出力段から通
過して記憶手段（フリップフロップ）ＦＦイに入れられ
、それから走査路Ｐ、。、に注入されると、このような
出力信号は基板接触部ＣＩ３と０１□とを通って流れね
ばならない。試験用入力信号が走査路Ｐｉｃａｎを通っ
て推移され、フリップフロップＦＦｘ内にロードされ、
そこから第２の論理関数ブロックＬＦＢ！の人力線に注
入されることが可能ならば、このような信号は基板接触
部Ｃ＋＋＋ Ｃ＋ｚ＊ Ｃ＋ｓおよびＣＩ４を通って続
いて通過せねばならない。したがって、第１および第２
の論理関数ブロックの個別的な動作の成功的な試験法に
より、第１の論理関数ブロックＬＦＢ 。 の出力と第３のパストランジスタＱ３のソース（拡散領
域ＤＲＩ：Ｉ）との間の接続（即ち接触部Ｃ３，）の連
続性と、また第３のパストランジスタＱ３のドレイン（
拡Ｉｔ Ｓｉ域ＤＲ１４）と第２の論理関数ブロックＬ
ＦＢ、 （即ち基板接触部ＣＩ４を介して）の人力線と
の間の接続の連続性とが同時に立証される。 主要制御線Ｘｏ（およびその分岐、ゲー）、ＩＣｌ３）
が高電位になる場合に意図されたように第３のパストラ
ンジスタＱ、が導通ずるならば、第１の論理関数ブロッ
クＬＦＢ 、からの信号が第２の論理関数ブロックｔ、
ｐｅｔまで通過しないことに成功するという理由はあり
得ない。 上記のことから、第３のパストランジスタＱ３のすべて
の部分、即ちゲート線ＧＬ３ 、ソースＤＲ１３および
ドレインＤＲ１４は、たとえ第３のパストランジスタＱ
３が実際にターンオン（導通にされる）されなくても、
信号を通過させる可能性に関して試験可能であるという
ことが知られる。スイッチングトランジスタＱ、の反対
方向の側に対して同時に形成され、配置されているスイ
ッチングトランジスタＱ２とＱ４の信号導通の可能性は
、走査試験法の成功的な完了により立証される。走査試
験中にトランジスタＱ２とＱ４とが適切に（即ち所望の
しきい値電圧において）動作するから、間に挾まれた、
かつ密接に近い第３のバストランジスタＱ、も、制御線
Ｘ０が高電位（＋５Ｖ）で駆動される場合に、試験層に
適切に動作するてあらうと試験中に仮定することは全く
合理的なことである。 上記方法に関して試験されなかったように思われる第３
のパストランジスタＱ３の一つの特長がある。その特長
とはトランジスタＱ３のソース領域ＤＲ１３とドレイン
領域ＤＰＩ４とが故意にでなく吸込まれてそのトランジ
スタを介して短絡回路を形成するかどうかということで
ある。然しなからこの条件はまた標準の走査試験法に対
して同時に検知され得るものである。第６図に戻って参
照すると、論理ブロックＭＣＬＢｘ （ＬＦＢ＋）の出
力段ＯＸＸがプルダウン電圧（２進数の０）を出力して
いるならば、記憶手段ＦＦＸの出力段が同時にプルアッ
プ電圧（２進数の１）を出力している間、制御線Ｘ４が
低電位に保持されている間、および第３のパストランジ
スタＱ、のソースとドレインとが故意でなく−シょに短
絡されている間、出力段ＯＸＸからのプルダウン電圧（
２進数のＯ）は何等の損失（しきい値降下）なしにトラ
ンジスタＱ、を介して直接に通過するであらうし、かつ
第４のトランジスタＱ４を介して第３のノードＮ３に供
給されているプルアップ電圧（２進数の１）に打勝つで
あらうということが知られ得る。このことがおこる理由
は、先に説明したように記憶手段ＦＦＸから２進数の１
を通過させようとする場合に、後者のＮチャンネルパス
トランジスタＱ４が少くとも１つのしきい値電圧Ｖ７の
損失を示すからである。出力段Ｏｘ、ｌの出力レベルは
したがってフリップフロップＦＦ、の出力レベルに打勝
つであらう。このような競争の条件は第２の論理関数ブ
ロックＭＣＬｔｈ （ＬＦＢｚ）の試験中に欠陥である
ことを暴露することになる。 第３のパストランジスタＱ３のソースとドレインの間の
故意でない短絡は、たとえこのような欠陥が走査試験用
チエインの完全な使用を阻止するにしても、それにも拘
らずその欠陥が第１の論理関数ブロックから第２の論理
関数ブロックＬＦＢ、の人力段Ｉｙｙまで標準使用の信
号を通過させるのを許容するから「安全保証機構」型の
欠陥を構成するから、したがって全体回路（６００）は
やはり標準使用モードにおいて意図されたように動作す
る可能性があるということをこ＼では注目する価値があ
る。 試験ブロック構造（７）ＣＭＯＳ実施例８００は概略的
に第８図に示されている。同様の参照番号は先に説明し
たものに類似のすべての要素に対して用いられる。第１
ないし第４のパストランジスタＱＮｔ〜Ｑ、４４は等し
い寸法のＮチャンネル・エンハンスメント形ＦＥＴであ
る。図示されたインバータ■。 １１１ｃ、Ｉ、、Ｌ、Ｉ、はすべてＣＭＯ３形デバイス
で出力段０ＸＸ（ＱＰ。はＰチャンネルデバイスであり
、ＱＮＩＩはＮチャンネル形デバイスである）に対して
示された同じ相補形ＰチャンネルおよびＮチャンネル構
造を有するＣＭＯＳデバイスである。インバータＩｂ、
ＩｍおよびＩ、はそれぞれのインバータＩ−，Ｉｃおよ
びＩ８よりも低い電流出力の可能性を有するので、帰還
インバータＩ、、Ｉ。 および１１は、それぞれの記憶用ラッチの状態がスイッ
チ可能である場合、新規な入力信号により優先され得る
ものである。主従（マスタースレーブ）フリップフロッ
プＦＦａｏｏは、インバータ１．。 Ｉｔ、およびパストランジスタＱＮＳ ＋ ＱＮ＆から
形成された主ラツチと、インバータＩ、、Ｉ、およびパ
ストランジスタＱＮ？＋ ＱＮＢより形成された従ラツ
チとにより規定される。 インバータ１．のスイッチングレベルは調整されて（＊
により示される）パストランジスタＱＮＳとＱＮｌまた
はＱＮｌのいずれかのしきい値降下ＶＴを補償する。重
複しないクロック位相中φｔとφ２とはフリップフロッ
プＦＦ、。。の負荷記憶およびシフト動作を制御するた
めの、ラッチ設定用トランジスタＱＮＳ Ｉ ＱＮ？と
ループ閉止用トランジスタＱ□ＩＱＮＩＩのゲートに供
給される。 インバータＩｃのスイッチングレベルは適切に調整され
て（＊により示される）、インバータにおけるＰチャン
ネルトランジスタ（即ちＱｐｏに対応して）のしきい値
電圧の適切な調整により、または当該技術分野で周知の
他の適切な手段により、パストランジスタＱＮ７〜ＱＮ
ａの各々のしきい値降下を補償する。パストランジスタ
ＱＮ：ｌを通過した信号を受ける次の論理関数ブロック
の入力段１’ｌＶのスイッチングレベルはまた適切に調
整されてトランジスタＱＮ３のしきい値電圧降下を補償
する。 しきい値調節を支援する理由は第８図のボックスＯＸＸ
内に示された詳細なＣＭＯＳインバータを参照すること
により理解され得る。ＰチャンネルトランジスタＱＰＯ
のソースが＋５■のレベルにある間およびトランジスタ
Ｑ、。のしきい値が標準値より高く調整されない間に、
このインバータＯＸＸへの人力信号が（実例により）Ｏ
Ｖ〜３．５■の範囲を越えてのみ振れるならば、そのゲ
ートにおける人力信号が３．５Ｖまで上昇し、かつ電力
消費の静的電流がトランジスタＱＰＯとＱ Ｎｏを介し
て＋５■のレールから接地のレールまで流れる場合に、
トランジスタＱ、。は望ましくないことではあるが導通
状態を維持することを継続する可能性がある。このよう
な条件を避けるために、トランジスタＱ、。のチャンネ
ル領域は天然の（本来の、またはイオン注入されない）
状態に放置され、したがってこのトランジスタは標準よ
り高いしきい値電圧を有することになり、それによって
そのゲート電圧が（実例により）３，５Ｖまで上昇する
場合に、そのトランジスタの導通を停止せしめる。その
ゲートにおいて完全なＯｖ〜５．Ｏｖの電圧の振れを受
けるトランジスタのチャンネル領域は実質的に低いしき
い値電圧をもつようにイオン注入（調整される）される
ことが好ましい。 第９図は本発明に係る競争検出用回路９００のブロック
図である。先に述べたように、本発明の集積回路は低電
力の待ち合せモードの間チップの電流引込みを減少する
ように用いられる電力ダウンピンＰＷＲ−ＯＮを備えて
いる。特に、本発明の実施例９００において、複数のト
ランジスタスイッチＱ□Ｑｒｚ ＋ Ｑｐｘなどは、チ
ップの電力レール＋ｖｃｃとチップ内の回路の非試験部
分との間に重ね合せられ、該チップは例えば分圧回路！
１１９０１や差動増幅器９０２またはチップ上に設置可
能な３状態バスドライバ９０３の集合のように静的電流
をひくことができる。電力ダウンピンＰＷＲ−ＤＮが標
準使用モードで作動される場合に、スイッチＱｐ＋ ＋
Ｑｐｔ、などは非導通になり、それにより静的電流！
、がチップの＋ＶＣＣ電力レールから接地レールまでこ
れらの非試験、静電流引込み回路（即ち分圧器９０１と
差動増幅器９０２）を通して流れるのを阻止する。 実施例９００において、電力減少用スイッチ、即ちＱ、
、（妹にｘ＝１．２，３、など）は、論理関数ブロック
（ｆｆ１７ち０）［１１）における、および／もしくは
走査試験ブロック（即ち、ＴＢ□、）（７）ＣＭＯＳイ
ンバータの電力／接地レールおよび電力／接地線路間に
挿入されない。したがって、トランジスタＱ Ｎ４が非
導通（信号ブロッキング）状態にあると考えられる間、
しかし製造上の欠陥により、第４のスイッチングトラン
ジスタＱＮ４が、第３のスイッチングトランジスタＱＮ
３がまた信号を通過している同じ時に、所望しないこと
ではあるが、信号を通過させている間に、チップが電力
ダウン（省電力）モードに設置され、反対の出力レベル
がＬＦＢ出力段０１１Ｘと試験ブロックインバータＩＣ
の出力端子において発生されるならば、実質的な量の静
的電流Ｉ５がチップの電力／接地レールの間を流れるこ
とになり、この電力の流れは回路電源９１１とチップの
接地または＋ＶＣＣピンのいづれかと直列に、単に適切
な感度の電流計９１０（または他の適切な電流検知手段
）を挿入することにより検知可能となり、それによりこ
のような電流の流れを検知するが可能となる。各試験ブ
ロックの第４のパストランジスタＱＮ４が実質的な電流
の流れを、標準使用の、電力ダウンモードの間にあるべ
きように閉塞しているならば、ごく少量の漏洩電流のみ
（ナノ・アンペア〉が電流検知手段９１０により検知さ
れるべきである。他方において試験ブロックＴＢＸの一
つにおける第４のパス・トランジスタＱＮ４が標準使用
の電力ダウンモードの間に実質的な電流を漏洩するなら
ば、数ナノアンペア以上の（即ち１ミリアンペア以上の
）電流の流れが検知されて、このような検知は欠陥部分
を指示するのに使用されるべきである。 この回路９００と試験用技術に対して、チップの試験用
ブロックの各々における各第４トランジスタＱＮ４の電
流閉塞能力は同時に立証され得る。反対方向の出力レベ
ルは、走査路内に推移され、Ｒ３ＴまたはＵ−ＳＥＴ関
数の別の使用に対し選択的である試験ベクトルの適切な
設計により、論理関数ブロック（ＬＰＢ）および試験ブ
ロック（ＴＢ）のそれぞれの集合のステージ（段）０１
１１１とインバータＩＣの出力において発生可能である
。 第１Ｏ図〜第２１図を参照すれば、本発明に係る金属構
造の集積回路の更に詳細な内容が説明され得る。第１Ｏ
図は第１１図〜第２１図で使用される電気信号の意味を
説明するための図解説明である。第２０図と第２１図と
は対応シート上に指示されるように組合せられるべき部
分において現わされている。 以下の表１は第１１図〜第２１図に示されるピン／パッ
ドの機能を説明するものである。 表１ （ＵＣＩ−関数） ／ＭＣＬＬ−関数 −Ω壮Ｚ１止ＬＺ１男扛・−・・−−３機能ピン１、）
試験モードＴＭ、における走査試験出力２、）試験モー
ドＴＭ、における部分数シフト出力 ３、）ｒＭｚにおけるプロップ遅延出力ｐ訃〕−とＬ慮
−・−一５機能ピン １、）ＴＭのいずれかにおいて、試験モード使用可能な
シフトレジスタをリセ ットする。 ２、）いづれかのＴＭにおいて５６を制御する。 ３、）ＴＭＩ において、ＴＭクロックセットフリップ
フロップのリセットを制御 する。 ４、）ＴＭＩにおいてＭｌ／ＲＤ／ＴＯｔｌＴ出力用ソ
ースを選択する。 ５、）Ｔ？ｈにおいて部分数レジスタを制御する。 一〇曵叫り一ど１堕 −−−−−−−４機能ピン１、）
パワーオン−リセット後に高電位に上昇可能 ２、）ＴＭＩにおける走査試験人力 ３、）試験コード・シフトレジスタ人力４、）ＴＩ’ｌ
！におけるフロップ−遅延入力」皿Ｚ…ＬＺ匹纏−・−
・−３機能ピン！、）ＴＭＩにおいて、走査試験用のＴ
ＢＬＫＳをクロックする。 ２、）試験モード・イネ−ブリング・シフトレジスタを
クロックする。 ３、）ＴＭｚにおいて部品数シフトレジスタをクロック
する。 一０口顎■Ｌ１１１珪 −・・−・・−３機能ピン？、
）ＴＭＩにない場合の電力ダウン ２、）ＴＭ、における場合の汎用（マスク）セット ３、）ＴＭＩにおいて、ＴＭクロックセット用ラフリッ
プフロップリセ・ントを制 御する。 肝５ＥＴ ｍ−３機能ピン １、）ＣＬＢおよびＩ１０セル・フリップフロップをリ
セットする。 ２、）試験モード・イネ−ブリング・シフトレジスタを
リセットする。 ３、）ＴＭ、において、試験モードフリップ試験モード
ＴＭ、とＴＭｚの両方に関する試験モード制御論理は第
１１図に示されている。試験モード１は走査試験信号を
制御する試験モードである。 信号線Ｓｌ’ｌ＋ はＴＢＬＫＳを試験モードにさせる
。信号線Ｓ−２はＴＢＬＫＳを走査モードまたはデータ
受信モード（第１４図（Ａ））のいずれかにさせる。 第１の試験モードＴＭ＋に入るために、キーデータは試
験モード実施可能なシフトレジスタ（第１１図に示され
た列における９個のフリップフロップｐｐ、）にクロッ
クされねばならない。キーワード０１０１００１１０
（第１２図のタイミング図参照）は試験モ−ド実施可能
レジスタにクロックされねばならない。キーデーがタレ
ジスタにクロックされている全時間の間ｐｐｓｅ？信号
は低電位に保持されねばならず、またＣＣＬに／ＴＳＷ
は低電位に保持されねばならない。いかなる時刻にもＲ
ＥＳＥＴ信号は高電位にされまたはＣＣＬＫ／ＴＳＷが
高電位にされるならば、試験モード実施可能なシフトレ
ジスタはリセットされることになる。キーデータはＤＯ
ＮＥ／ＴＩＮ（走査人力）パッド上に加えられる。走査
クロックはＭＯ／ＲＴ／ＴＣＬにバッド上に加えられ、
る。キーデータは走査クロック信号の立下り端縁上の実
施可能なレジスタにクロックされる。正確なキーデータ
が使用可能なレジスタにクロックされた後に、キーデー
タは復号化される。走査クロックの次の立下り端［ｌ］
（第１２図参照、かぎ括弧の数はタイミング点を示す
）上で、ＴＭ＋ クロックセットフリップフロップはセ
ットされて高電位（Ｈ）を出力する。 試験モードＴＭ、が使用可能とすると、ＳＷＩ線は低電
位になる。これにより試験ブロックＴＢＬＫＳを試験モ
ードにする。 ＣＣＬＫ／ＴＳＷ線は、試験モードＴＭ、 とＴＭ、の
いずれかにおいて、ＳＷｔ線の反対極性であり、ＴＭ、
の場合にはＩＮＨＩＢＩＴの反対極性である。ＩＮＨＩ
ＢＩＴはＴＭ、でない場合には使用不能（高電位）であ
る。 ＣＣＬに／ＴＳＷが低電位〔４〕になると、ＩＮ旧Ｂｌ
’ｒは高電位になり、Ｓ−２は高電位になり、ＴＢＬＫ
Ｓをブタ受信モードにする。ＩＮ旧ＢＩＴは個別の配線
によるＣＬＢ （第１４図（Ｂ））と！１０セル（第１
７図）におけるフリップフロップのＳおよびＲ入力線に
対し、局部発生のＳＥＴおよびＲＥＳＥＴ命令を選択的
に閉塞するのに用いられる。 ＣＣＬに／ＴＳ−が高電位〔６〕になり、かつ回路が尚
ＴＭ、にある場合、Ｓ６とＩＮ旧ＢＩＴとは低電位にな
る。これによりＴＢＬＫＳを走査人力／出力モードにす
る。それはまたすべてのＣＬＢとすべてのＩ１０セルに
おける記録された出力用フリップフロップをして、組合
せ的な論理出力によってリセット、セットまたはクロッ
クされることを禁止する。 主局セット（ＵＳｆｉＴ）と主局リセット（ＲＥＳＥＴ
）とはＩＮ旧旧Ｔにより閉塞されない（第１４図（Ｂ）
参照）。 注目すべきことは、Ｍｌ／Ｒ口／ＴＯＯＴ線は、いがな
る試験モードでもない場合に、３状態でするということ
である。試験モードＴＭ、の場合に、Ｍｌ／ＲＤ／ＴＯ
ＵＴ線は走査出力として用いられる。ＤＯＮＥ／ＴＩＮ
ピンは常に走査入力（Ｓ、、、Ｉ、）に接続されている
。 ＭＯ／ＲＴ／ＴＣＬＫピンは常に試験モード使用可能シ
フトレジスタ、ＴＢＬＫＳ、および部品数字シフトレジ
スタ（第１６図（ｃ））に接続されており、試験クロッ
ク（ＴＣＬＫ）信号の立下り端に関し、すべての要素を
クロックするために使用される。 ＤＯＮＥ／ＴＩＮピンは、７Ｍ使用可能コード（キーワ
ード）を入力し、走査試験中に試験ベクトルデータにお
いて走査するのに使用されるから、試験モードＴＭ、は
ＴＭ！に関し支配モードとされる。同じ試験モード作動
ピンはＴＭ、とＴＭ、に関し使用され、それにより試験
を実施するためのピンカウントを最少にする。部品がＴ
Ｍ、モードである場合、Ｍｌ／ＲＤ／ＴＯＯＴピンの出
力は常に走査出力レジスタからの出力である。たとえＴ
Ｍ、を設定するための使用可能コードが走査入力の間に
たまたま発生するとしても、仲、信号は尚Ｍｌ／ＲＤ／
ＴＯＵＴ ピンの機能を制御する。そして試験モードが
（ＲＴｒｌ線により）リセットされる場合、州、とＴＭ
、の双方がリセットされる。 ＴＭ、に入る場合に試験すべき第１のことは、当然Ｓ−
１線の連続性である。チップ内のＴＢＬＫＳのすべての
コラムの底部にあるのはその上の「標準化ＴＢＬＫＳ
Ｊ用のＳＷＩ信号の連続性を試験するのに熱心な「特殊
をＴＢＬＫＪ （ＳＴＢＬＫ）である。チップの上方右
側コーナーはまた２個の５ＴＢＩＪＳ （第１４図（ｃ
）〉を有し、この５ＴＢＬＫＳはチップの端に沿って伸
びているＩ１０セル（第１７図）のアレイの個別の５ｓ
ＩＩ１分岐線を試験する。各５ＴＢＬＫは長いＳＷ、分
岐線の端にあるから、標準のＴＢＬＫを通る途上で、Ｓ
Ｗ、分岐線内のある中断は、誤った論理レベルとして関
連する５ＴＢＬＫにおてい検知されることになる。 ＳＷ、線が高電位（Ｈ）である場合、ＳＷ、信号はデー
タ受信モードにおいて５ＴＢＬＫＳにクロ・ツクされる
。Ｓ−２線が低電位（Ｌ）である場合、５ＴＢＬＫＳは
ＴＢＬにの残りに沿ってＳＱＮ走査シフト線に接続され
て、ＳＷＩ試験値をＴＯＩＩＴピンにまで走査する。 ＴＭ、クロックセットフリップフロップが設定〔１〕さ
れた直後に、ＣＣＬＫ／ＴＳＷ線は高電位〔２〕になり
（ＳＷ、を低電位にさせる）、新規のＳＷ、＝０（ロウ
）値を、データ受信モードを介して５ＴＢＬＫからロッ
クし、古いＳＷ、＝１１値を５ＴＢＬＫに貯蔵する。続
くクロックサイクルは５ＴＢＬＫ値を旧／Ｒ口／ＴＯＵ
Ｔピンに齋らす。８ＣＬＢ−パイ−８ＣＬＢ配線方式チ
ップに関して、ＣＣＬＫ／ＴＳ−の高電位の端の後のク
ロックサイクル（３７，３８，７７、１２６，１，２７
゜１６２、１６３．２１２．２１３．２６２．２６３．
２９８）は出力バッドＭｌ／ＲＤ／ＴＯＵＴにおいてチ
エツクされるべきである。１０−パイ−１０ＣＬＢチツ
プに関して、ＣＣＬＫ／ＴＳＷの高電位の端の後のクロ
ックサイクル（３７゜３８、７７、１３８．１３９．２
００．２０１．２６２．２６３．３２４゜３２５、３８
６）はそれらの５ＴＢＬＫ ＳＷ＋試験値に関してチエ
ツクされるべきである。タイ湾ング図（第１２図［２］
から〔３〕まで）はＭｌ／ＲＤ／ＴＯＵＴバッドにおけ
る推移された５ＴＢＬにデータを含んでいるシーケンス
の一部を示す。 すべてのＴＢＬＫは、Ｔｌ’１．でない場合に高電位の
ＳＷＩの値を受信することを示し、チップは標準モード
の下で適切に動作し得ることを証明することは極めて重
要である。走査シーケンスは、ＳＷＩ がローの場合に
、ＴＭｔの間再び繰返されて、すべてのＴＢＬＫが試験
モードにされ得ることを証明する。 ローのＣＣＬＫ／Ｔ曲パルス（４）とＭＯ／！？Ｔ／Ｔ
ＣＬＫパルス〔５〕とは、ローＳＷ、値を５ＴＢＬＫに
引き込むように与えられる。引き続くクロッキングとＭ
ｌ／ＲＤ／ＴＯ［ＩＴパッド反応の遠近描画は第１２図
の［６］に従って示される。注意すべきことは、走査シ
フトの終了までにすべてのＴＢＬＫをハイの値で充たす
ために、先のＴＢＬＫ走査系列の前にＤＯＮＥ／ＴＩＮ
線がハイ〔２〕になることである。これにより、ＴＭ。 の間に５ＴＢＬにに貯蔵されたローのＳ−８値の完全性
が確証される。 これらの２回のＳＷ、の連続性のチエツクの後に、１１
ＣＩ−ＬＣＡ構威構成ＬＣＣ構成の走査試験法が回復し
得る。試験ベクトル人力データは走査モードのＴ Ｂ
Ｌ Ｋにロードされ、ユーザ提供の構成ファイルにより
特定されるように配線方式ＣＬＢと配線方式Ｉ１０セル
の機能を調査する。試験ベクトル入力データに対するそ
れらの反応（または誤反応）は、データ受信モードのＴ
ＢＬＫに読取られ、Ｍｌ／ＲＤ／ＴＯＵＴバッドにおい
て判読される。 ＴＭ ｔ （ＳＷ ＋ ＝ Ｏの場合）のもう一つの機
能↓汗ＷＲＤＮ／ＵＳＥＴバッドを主局セット機能（作
画）に専属使用することである（第１５図）。（（ＰＷ
ＲＤＮ）は使用不可能で、高電位である）。ＵＳＥＴが
ロー〔７〕になると、すべてのＣＬＢにおける、及びす
べてのＩ１０セルにけるフリップフロップは、ＩＮＨＩ
ＢＩＴの状態に拘らずセットされる。ＵＳＥＴがハイの
場合には、たとえＲＥＳＥＴとＣＣＬＫ／ＴＳＷの（直
がどのようなものであろうとも、ＴＭｔ モードは励起
され得ない。 ＲＥＳＥＴとＣＣＬＫ／ＴＳ−の双方はハイ〔２〕の状
態に達し、試験コード受信用シフトレジスタをリセット
することができるが、双方ともＴＭ、クロックセット用
フリップフロップをリセットすることはできない。試験
モードＴＭ、からの退出条件は円訂＝０、ＲＥＳＥＴ＝
０、ＣＣＬＫ／ＴＳＷ ＝ １である。この条件が満
足される場合、ＴＭツクックセットフリップフロップ（
ＴＭ、とＴＭ２）の双方がリセットされ、試験モードは
それから励起され標準チップ動作が再び開始され得る。 ＵＳＥＴはＴＭ、においていつまでもハイ（高電位）の
状態にいるので、最初ＴＭ、に戻ることによって試験モ
ードから退出することが可能となる。 ＲＥＳＥＴとＵＳＥＴとが共にＴＭ、の間口−であれば
、肝ＳＥＴはＵＳＥＴを優先し、すべてのＣＬＢとＩ１
０フリップフロップ〔８〕をリセットする。しかしなが
らこれはＴＭ退出条件の間にのみ発生すべきである。 最後に、試験モードからの退出条件が第１２図の
クの形態の論理セルアレイ装置、およびそれらについて
の実証および試験方法に関する。 本発明による装置および方法は、メモリの形態の（ｍｅ
ｍｏｒｙ−ｃｏｎｆ ｉｇｕｒｅｄ）論理アレイ用のピ
ンコンパチブルな置換物（ｐｉｎ−ｃｏｓｐａｔｉｂｌ
ｅ ５ｕｂｓｔｉｔｕｔｅｓ）であるところのマスクプ
ログラム形の（ｍａｓｋ−ｐｒｏｇｒａｍｍｅｄ ）集
積回路を製造するにあたり適用することができる。′本
発明による装置および方法はまた、デジタル論理ゲート
の高密度のアレイに関する装置および方法として、より
特定的には、高密度のメモリの形態の論理アレイ用のマ
スク相互接続形の（ｍａｓｋ−４ｎｔｅｒｃｏｎｎｅｃ
ｔｅｄ）集積回路置換物を生成させるにあたり適用する
ことができる。 本発明については、１９８７年１０月７日に本発明者に
より出願された米国特許出願第０７／１０６，７５０号
「論理回路網のスキャンテストのシステム」を参照する
ことができる。 ［従来技術、および発明が解決しようとする課題］集積
回路の技術の進歩は、設計者が単一の集積回路チップ（
ＩＣ）の上に比較的多数のデジタル論理ゲートを配置す
ることを可能にした。例えば、いわゆる大規模集積回路
（ＬＳＩ）および超大規模集積回路（νＬＳＩ）の技術
は、設計者に、標準寸法のＩＣ上に大略ｉ 、 ｏｏｏ
ないし９．０００またはそれ以上の論理ゲートを配置さ
せる能力を付与した。 そのような多数の高密度のデジタル論理ＩＣの論理ゲー
トを相互接続するために多数の手法が開発された。第１
の手法は、「ハードワイヤドの相互接続」、「金属によ
る相互接続」等の用語で表現されることがあり本明細書
では「マスクの形態の相互接続（ｍａｓｋ−ｃｏｎｆｉ
ｇｕｒｅｄ １ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ） Ｊ、
またはより簡単にｒＭＣＩＪと称せられるものであって
、ＩＣ内に種々の導電通路の固定の配置を使用するもの
であり、該導電通路の固定の配置は基板へ拡散されて形
成されるかまたはＩＣの金属化層内へパターン形成され
論理ゲートの入力端子および出力端子を順次に相互接続
するものである。 これらの導電通路の配置の設計はチップ製造過程の心臓
部に位置するから、ｒＭｃＩ、手法は通常、大規模の製
造業者（チップ工場）の従業員が、金属化されたまたは
拡散された導電ライン自体の設計および製造だけでなく
、デジタル回路全体の論理流れに緊密に巻き込まれるこ
とを要求するのであり、該デジタル回路全体の論理流れ
の点は、或る場合には、ＩＣ設計の「ファームウェア」
部分と称せられる。チップ製造業者の従業員がそのよう
に巻き込まれることはファームウェア開発者（＾ＳＩＣ
開発者）の独立的、応用特定的性格の見地からすると望
ましくないものである可能性があり、該ファームウェア
開発者は、チップ製造業者を単に「シリコン工場」とし
て使用することを望むことが多く、該工場の従業員が、
そのように巻き込まれることによって、マスクにより規
定された集積回路を盲目的に打抜くことから逸脱させら
れることを望まないのである。もしＩＣ設計のすべての
部分へのアクセスが許可されると、ファームウェアの所
有権部分について妥協が行われる可能性がある。 ｒＭｃＩ、手法と対比して、高密度のデジタルＩＣの論
理ゲートを相互接続する第２の手法が開発されており、
このものは「ソフトワイヤリング」「ソフトウェアの形
態の相互接続」等と称せられるが、本明細書においては
、「使用者による形態の相互接続（ｕｓｅｒ−ｃｏｎｆ
ｉｇｕｒｅｄ １ｎｔｅｒｃｏｎｎｅｃｔｉｏｎ） Ｊ
またはより簡単にｒＵｃＩ、と称せられる。このｒＵｃ
ＩＪ手法はチップ製造業者に汎用のチップを販資するこ
とを可能にし、該汎用のチップは予め設計された論理機
能ブロックのアレイ（「形態付は可能な論理要素（ｃＬ
Ｅ’ｓ） Ｊまたは「形態付は可能な論理ブロック（ｃ
ＬＢ’ｓ） Ｊと称せられることがある）およびプログ
ラム可能な相互接続部分（すなわち溶融可能なリンク）
を有する。この汎用のチップは使用者によるアクセスが
可能なプログラミングピンを有し、該プログラミングピ
ンは、チップ購入者（使用者）がチップのプログラム可
能な相互接続部分における接続をプログラム可能に形成
しまたは切断すること、およびそれにより論理機能ブロ
ック間の回路通路を規定することを可能にする。或る希
望されるファームウェア形態が、汎用チップ製造業者ま
たはその他の関係者の介入なしに、揮発性または不揮発
性の態様で、「プログラム」されて汎用のＩＣが生成さ
れることが可能である。 ｒＵｃＩＪ手法に属する製品はいわゆる「フィールドプ
ログラム可能な論理アレイ（ＦＰＬＡ’ｓ） Ｊ、「論
理セルアレイ（ＬＣ＾＋ｓ） 、、および「プログラマ
ブル論理装置（ＰＬＤ’ｓ） Ｊを包含する。これらの
ｒＵＣＩ Ｊ形式の製品において、チップ使用者は、可
融性のリンクをプログラム可能的に溶断するか、反ヒユ
ーズ（ａｎｔｊｆｕｓｅ）を短絡するか、または個々の
オン・オフ状態が１つのオンチップの記憶アレイにより
制御されるパストランジスタの複数個を活性化するか、
の選択権が与えられる。このｒＵｃＩＪ手法は、「ＭＣ
Ｉ」手法とは異なり、使用者が、製造最終期限に対処す
るために外部の製造業者に依存することなしに、用途特
定の集積回路を迅速に開発することが可能になる、点で
有利である。このｒＵＣＩ ４手法は、使用者に、相異
なるファームウェア形態を実験し、ファームウェア設計
を最適化し、該最適化されたファームウェア設計を所有
権者の情報として保存する自由を付与する、点でさらに
有利である。このように、このｒＵｃＩＪ手法は、製品
開発の初期の段階においてはｒＭ（１，手法に比べてよ
り望ましいものである。 このｒＵＣＩ ４手法は、１つの製品のライフサイクル
の後期の段階であって該製品に対する需要が増大しチッ
プが比較的大量（すなわちｔｏｏｏユニットまたはそれ
以上）に製造されることが必要になったときにその有利
性を喪失する。このライフサイクルのそのような時点に
おける製品の全原価は、大量生産される製品が使用者に
よる形態を有するＩＣの形式のものである場合には、マ
スクの形態を有するチップの場合に比べて、より大にな
る傾向を有する。使用者による形態を有するチップがよ
り大なる全体原価を要する理由の１つは、ＵＣｒチップ
の小規模の使用者が、ＩＣの大量生産において生起する
可能性のある数多くの欠陥メカニズムを識別し矯正する
についての、大規模のチップ製造業者と同じ形式の専門
技術を一般的には所有しないことである。使用者に製品
開発の早期の段階において該使用者のファームウェア設
計を秘密に開発することを許容する必要性、および、そ
れと同時に、大規模の製造業者に迅速に製造開始を許容
する必要性が、使用者により開発された装置のためのマ
スク相互接続の置換物を発生させ、製品開発の後期の段
階であって設計がプロトタイプ形態のものから大量生産
の形態のものへと移行する段階における欠陥識別および
矯正についての専門技術を実行させるのである。 本発明の１つの目的は、用途特定の集積回路（ＡＳＩＣ
’ｓ）の開発者が使用者による形態の設計からマスクの
形態の設計へ比較的容易に変換することができ、マスク
の形態の設計を用いる製造業者が該マスク形態の設計を
比較的容易に試験することができる構造および方法を提
供することにある。 〔課題を解決するための手段〕 本発明においては、パストランジスタにより相互接続さ
れた集積回路チップに対する置換物となるべき金属によ
る相互接続形の集積回路チップであって、 該パストランジスタにより相互接続された集積回路チッ
プが複数のパストランジスタを有し、該パストランジス
タの各個が第１の信号伝送遅延作用を有し、該金属によ
る相互接続形の集積回路チップが該パストランジスタに
より相互接続された集積回路チップとピンコンパチブル
になっているものであって、 該金属による相互接続形の集積回路チップが、該パスト
ランジスタにより相互接続された集積回路チップの１亥
パストランジスタによりあらかじめ（未達された信号を
伝達するための複数の抵抗性伝達ラインを具備し、該抵
抗性伝達ラインの各個が該第１の信号伝送遅延と、大き
さの或るオーダー以内において、ほぼ等しい第２の信号
遅延作用を有する、１個または複数個のセグメントによ
り特徴づけられている、ことを特徴とする金属による相
互接続形の集積回路チップが提供される。 また、本発明においては、ソフトワイヤドの論理セルア
レイの論理動作を正常モード動作時において模擬するよ
う構成されたマスクの形態の論理セルアレイ装置であっ
て、該マスクの形態の論理セルアレイが、 第１および第２の入出力ピンであって、対応する第１お
よび第２の入出力セルに作動的に結合されたもの、 伝送手段であって、該第１の入出力セルからの出力信号
を第２の入出力セルに直接に結合し構成のデータを該第
１の入出力ピンから該第２の入出力ピンへ伝送すること
を可能にするもの、および、擬似構成モードの制御手段
であって、該マスクの形態の論理セルアレイが擬似構成
モード以外へ切換えられたとき該伝送手段の結合作用を
選択的に不能化するもの、 を具備するこを特徴とするマスクの形態の論理セルアレ
イ装置が提供される。 また、本発明においては、集積回路におけるゲート制御
ラインの適正な形成を実証する方法であって、該集積回
路が電界効果トランジスタにより構成され該電界効果ト
ランジスタの各個がゲート制御ラインに結合されたゲー
ト電極を有するものにおいて、該方法が、 ゲート制御ラインのパターン設定を行い第１および第２
の終端を有する直列の伝達通路を規定する過程、 該直列の伝達通路内において電界効果トランジスタのゲ
ート電極を直列に位置ぎめする過程であって、該位置ぎ
めが該直列の伝達通路を通って伝送される信号が該直列
に位置ぎめされたゲート電極を通過せねばならぬように
行われているもの、そして、 該直列の伝達通路の連続性を試験する過程であって、該
試験が該直列の伝達通路の該第１の終端に信号を印加し
、該直列の伝達通路の該第２の終端におけるその影響を
検出することにより行われるもの、 を具備することを特徴とする集積回路におけるゲート制
御ラインの適正な形成を実証する方法が提供される。 また、本発明においては、０ＭＯ５（相補形金属酸化物
半導体）回路の試験方法であって、該ＣＭＯ５回路がパ
ストランジスタ、第１（７）ＣＭＯＳ出力段、および第
２（７）ＣＭＯＳ出力段を有し、該第１（７）ＣＭＯＳ
出力段および該第２（７）ＣＭＯＳ出力段が共通の電源
レールから電源供給され、該パストランジスタが該第１
（７）ＣＭＯＳ出力段からの電流を伝送させる第１の端
子および該第２（７）ＣＭＯＳ出力段からの電流を伝送
させる第２の端子を有し、該試験方法が、該第１および
第２（７）ＣＭＯＳ出力段の一方を駆動し該第１および
第２のパストランジスタ端子の対応するＩつに高電圧を
発生させる過程、該第１および第２（７）ＣＭＯＳ出力
段の他方を駆動し該第１および第２のパストランジスタ
端子の対応する１つに低電圧を発生させる過程、そして
、該共通の電源レールを通り電流が流れるとき該電流の
大きさを測定する過程、 を具備することを特徴とするＣＭＯ５回路の試験方法が
提供される。 本発明による装置においては、マスクの形態を有する集
積回路チップ（ＭＣＩチップ）であって使用者による形
態を有する集積回路チップ（ＵＣＩチップ）とピンコン
パチブルな（ｐｉｎ ｃｏｍｐａｔｉｂｌｅ）もの、が
実現される。このＵＣＩチップにおける使用者による形
態の集積回路チップは、実質的な信号伝送遅延を有する
ことで特徴づけられるが、ＭＣＩチップにおいては、好
適には、抵抗性金属および／または抵抗性ポリシリコン
伝達ラインで置換され、該伝達ラインは置換された使用
者による形態を有する回路相互接続通路の場合と大略同
じオーダーの信号伝送遅延（すなわち、ＲＣ時定数）に
より特徴づけられる。ＭＣＩチップにおける信号遅延の
少くとも或るものの維持はＵＣＩチップの使用者による
形態を有する相互接続通路において本来的に生起するも
のであるが、ＭＣＩチップにおける、ＵＣＩチップの信
号脈動対時間の関係を模擬することを助けるのである。 ＵＣＩチップにおけるピンは、使用者が使用者によるプ
ログラム可能な相互接続通路をプログラミングするのに
利用可能であり、しかしＭＣＩチップのプログラムネ可
能な相互接続通路を形態づけるには必要ではなく、その
代りに、１個またはそれ以上のオンチップのスキャン試
験回路網に結合される。スキャン試験回路網の各個は複
数のスキャン試験ブロックを包含し、該スキャン試験ブ
ロックはＭＣＩチップ上にチップの論理機能ブロックと
ともに一体的に形成される。スキャン試験ブロックの直
列連鎖が論理機能ブロックの第１のセットの出力端子と
ＭＣＩチップ上の論理機能ブロックの第２のセットの入
力端子の間に介在させられ、それにより論理機能ブロッ
クのセットの間の信号伝送が一時的に遮断されることが
可能であり、試験入力信号が入力端子に注入されること
が可能であり、論理機能ブロックの出力端子から抽出さ
れた出力信号および論理機能ブロックの機能性が個別的
な態様で分析されることが可能である。 ＭＣＩチップのスキャン試験ピンは、製造業者に対し、
チップ上の論理機能ブロックへのアクセスを行い個別的
に試験するための便利な手段を提供する。 ＭＣＩチップのスキャン試験ブロックの各個は、好適に
は第１ないし第３のＮチャンネル、電界効果形のパスト
ランジスタを包含し、該パストランジスタは第１ないし
第３の隔離したポリシリコンのゲートラインおよび第１
ないし第４の拡散領域により形成される。第１ないし第
３のゲートラインは、同時に、かつ緊密に近接して形成
されており、その場合に、第１および第３のゲートライ
ンは第２のゲートラインの対向する第１および第２の縁
部に比較的近接して位置づけられる（例えば、数ミクロ
ンより小なる間隔をもって）。第１ないし第３のゲート
ラインの隣接するセグメントは第１ないし第３のパスト
ランジスタのゲート電極としてはたらく。第１ないし第
３のゲートラインが緊密に近接していることは、３個の
ノくストランジスタのゲート電極が実質的に同じ条件の
もとに形成されることを確実化する。第２のゲート電極
番よ、好適には、第１および第３のゲート電極の間Ｇこ
介在させられる。もし第１および第３のゲート電極が良
好に形成されることが示されると、第１および第３のパ
ストランジスタは信号の阻止と通過の両方の動作を行う
から、第１と第３のゲート電極の間に介在する第２のゲ
ート電極もまた、たとえ第２のゲート電極の作動性が直
接には試験されなくても、おそらく良好に形成されてし
することになる。 第１ないし第４の拡散領域は、好適にしよ、チ・ノブ基
板上に同時に形成され、その場合に、第１ないし第３の
ポリシリコンのゲートラインの縁部力く打込みにおける
マスクとして用いられ、それ番こより第４の拡散領域が
実質的に同じ条件のもとに形成され、また、４個の拡散
領域が第１なし）シ第３のパストランジスタのゲート電
極に対して自動的に整列させられる。４個の拡散領域の
第１のちのは、第１のパストランジスタのドレインとし
てはたらく。該拡散領域の第２のものは、第１のパスト
ランジスタのソースとして、また第２のパストランジス
タのソースとしてはたら＜、、該拡散領域の第３のもの
は第２のパストランジスタのドレインとして、また第３
のパストランジスタのドレインとしてはたらく。第４の
拡散領域は第３のパストランジスタのソースとしてはた
らく。 このような条件のもとにおいて、第２および第３の拡散
領域（第２のパストランジスタのソースおよびドレイン
としてはたらく）およびそれに接する基板の一体性は、
第１および第３のトランジスタを通して試験用ベクトル
信号（すなわち、１０１０１１００・・・のように交番
するビットからなる直列信号）を通流させることを試み
、試験用人カベク信号を第１および第３のパストランジ
スタの出力信号と比較することにより実証される可能性
がある。もし入力信号と出力信号が対応していれば、第
１および第３のパストランジスタは良好なものであると
判断することができる。第１および第３のパストランジ
スタが良好であることがひとたび判断されると、第２の
パストランジスタのソースおよびドレイン領域は機能的
状態にあるとさらに判断することができる。第２のパス
トランジスタは、そのソースとドレインの領域の信号伝
送の能力を試験するためにターンオンされる（導通状態
にされる）必要は無い。 第２のゲートラインを包含する直列的導電通路の第１の
終端は試験信号発生手段に結合され、該直列的導電通路
の対向する第２の終端は試験信号検出手段に結合される
。第２のゲートラインと該直列的導電通路の残余の部分
の連続性は、該直列的導電通路の該第、１の終端に供給
される試験信号を該直列的導電通路の対向する第２の終
端において検出される試験信号と比較することに実証す
ることができる。もしこれらの信号が一致すれば、第２
のゲートラインが連続性を有し、良好に形成されている
（すなわち、オープンなセグメントまたは短絡が存在せ
ず、チップ基板から適切に絶縁されている）と結論する
ことができる。 前述の事項から、第２のパストランジスタが後続の非試
験モードの期間において論理信号を通流させることがで
きることを確実化するために、第２のパストランジスタ
は試験の期間において実際にターンオンされる（導電状
態にされる）必要は無いことがわかる。その代り、第２
のゲートラインの一体性、第２および第３の拡散領域の
一体性、およびそれに接する接点の一体性が、第１およ
び第３のパストランジスタの機能性および第２のゲート
ラインの連続性を試験することにより、間接的に点検さ
れることができる。 試験モードの期間において、第２のパストランジスタは
ターンオフされ、それにより第２のパストランジスタの
ソースに接続された第１の論理回路と、第２のパストラ
ンジスタのドレインに接続された第２の論理回路は相互
に結合解除される。 第１および第２の論理回路は、それらが結合解除されて
いる期間において、適切なスキャン試験信号により、独
立的に試験される。後続の正常使用のモードの期間にお
いて、活性化電圧のレベルが第２のゲートラインに印加
され、それにより、第２のパストランジスタがターンオ
ンされ、第１および第２の論理回路は再び結合され、こ
れらの回路の間に信号が通流する。第２のパストランジ
スタの一体性の間接的な実証はＭＣＩチップの試験およ
びチップの試験後の利用（正常使用）を簡単化する。特
定的には、第２のパストランジスタの信号通流能力を試
験するための特殊な試験シーケンスは要求されることが
なく、第２のパストランジスタの第１と第２の論理回路
の間に信号を伝送させることを可能にするための特殊な
りロック信号は必要でない。もし第２のパストランジス
タのソースとドレインの領域が不本意に短絡されると、
第２のパストランジスタにおいてそのような欠陥が検出
されるにかかわらず、第１と第２の論理回路の間に信号
が通流することができることになる。 正常使用のモードの期間において、第３のパストランジ
スタのソースとドレインの間の信号伝送を阻止する能力
は、そのソースとドレインにおける反対の論理レベルを
発生させ、もし第３のバストランジスタが信号伝送を阻
止しなければ出力の戟合が生起するてあらうという状態
をつくりだすことにより試験される。次いで、試験され
つつある回路の電流ひき出しが、チップが低電力モード
にある期間において、試験される。第３のパストランジ
スタの欠陥が、過剰の電流ひき出しとして検出される。 〔実施例〕 本発明を実施するための現時点において最良であると考
えられるモードの詳細な記述が以下になされる。この記
述は単に本発明を説明するために意図されたものであり
、限定的な意味に解釈されるべきではない。 第１図は代表的な高密度のデジタル集積回路（ＩＣ）チ
ップ１を示すブロック線図である。 ＩＣチップ１は、複数のデジタル論理機能ブロック２（
符号２ａないし２ｆで個別に示される）であって、モノ
リシックな半導体基Ｆｉ、３上に設けられたもの、相互
接続手段４（信号伝達ラインのグリッド構成としてあら
れされる）であって基板３上における種々のノード間に
信号を伝送させるもの、複数のワイヤボンディング用の
バッド５であってチップ基板の部分を外部回路に接続す
るもの、および、チップアクセスピン６であって基板収
納パッケージ（チップパッケージ）ｌａの外部にある導
体をバッド５に結合するもの、を包含する。 相互接続手段４は信号伝達通路４ａを包含するよう構成
され、該信号伝達通路は機能ブロック２の予め選択され
た人力および出力端子、“、ｎ１１および“ｏｕｔ”を
、一方を他方に、およびバッド５に接続する。ＭＣＩ型
（マスクの形態の集積回路の型）の装置においては、相
互接続手段４は基本的には金属および／または基板拡散
された伝送ラインにより形式される。ＵＣＩ型（使用者
による形態の集積回路の型）の装置においては、相互接
続手段４は使用者によるプログラム可能のヒユーズおよ
び／または他の使用者による制御可能の信号伝達要素、
例えばパストランジスタ、であって、希望される信号伝
送路４ａを選択するもの、を包含することができる。基
板３上における論理機能ブロック２の位置ぎめ、および
機能ブロック間における相互接続通路４ａの伝送路形成
はＵＣ１型の場合と比較してＭＣＩ型のチップにおいて
全く相異する可能性があるが、装置のこれらの２つの型
にお−４ける予め選択されたＬＦＢ入出力端子を相互接
続通路４ａに接続するための一般的要求は、−船釣には
第１図を参照することにより評価することが可能である
。第１図についての前記の説明はＭＣＩ型装置、ＵＣＩ
型装置の利点および不利益点を記述する後述の議論に対
する有用な基礎として役立つのである。以下の図面にお
いては、同様の要素をあられすのに同様の参照番号が用
いられることに注意すべきである。 第２図はいわゆる論理セルアレイ装置（ＬＣＡ）ｌＯを
示すブロック線図であり、該論理セルアレイ装置はＵＣ
Ｉ型の装置である。ＬＣＡ １０は予め設計された論理
機能ブロック（ＬＦＢ’ ｓ）の多大の複数個を有し、
該論理機能ブロックは、予め定められた分布（位置付け
）パターンに従って集積回路基板１３の表面を横断して
分布される。ＬＦＢ’ｓ １２は、種々のデジタル論理
機能であって、使用者の希望に応じて、固定真理値表の
性質のもの（ハードワイヤドの組合せ論理回路）または
内部的に構成可能の性質のもの（ソフトワイヤド可能の
）である。例えば、ＬＦＢ’ｓ １２は複数のアンド、
オア、およびノット回路を包含することができ、該アン
ド、オア、およびノット回路は希望される積の和または
和の積の項を発生させるために組合せ形式に配置される
。 ＬＦＢ’ｓ １２は、例えば、順序的状態機械の要
素部分を実行するための、デジタル記憶要素例えばラッ
チおよびフリップフロップをさらに包含することが可能
である。好適には、記憶要素を知られている状Ｍ（すな
わち２進のゼロ）にリセットするために、主リセットラ
インＲ３Ｔが包含されることが可能である。 ソフトワイヤド可能のＬＦＢ’ ｓは、或る場合には形
態づけ可能な論理ブロック（ｃＬＢ’ｓ） と称せられ
、該ＣＬＢ’ｓの内部要素は、或る場合には形態づけ可
能な論理要素（ｃＬＥ’ ｓ）または形態づけ可能な組
合せ論理要素と称せられる。第２図のＬＦＢ’ ｓにお
ける“１ｎ１１と“ｏｕｔ”の特定の指定は、単に例示
のためになされたものである。ＬＦＢ端子は、両方向信
号伝達および単方向信号伝達のいずれにも設計されるこ
とができる。当業者は、電力維持がチップ１０の重要な
特徴であるべきときは、ＬＦＢ’ｓ １２はＣＭＯ３技
術（相補的ＮチャンネルおよびＰチャンネルＦＥＴトラ
ンジスタ）を用いて形成されることができること、また
、高速度の動作が希望されるときは、必要に応じ、ＬＦ
Ｂ’ｓ １２はバイポーラ技術、例えばＥＣＬ （エミ
ッタカップルド論理）、ＣＭＬ（コモンモード論理）等
により形成されることができることを評価するであらう
。ここに、ＬＦＢ’ｓ １２ （および後述の他のＬＦ
Ｂ’ｓ）はＣＭＯ５形式に形成されていると仮定されて
いる。 プログラム可能に作動可能の電界効果形（ＦＥＴ）のパ
ストランジスタ（ｐａｓ３↑ｒａｎｓｉｓｔｏｒｓ）
１４ ａ１４ｂ、１４ｃ・・・１４ｊが、ＬＣＡ １０
の相互接続形のマトリックス１４に包含され論理機能ブ
ロック１２の種々の入力および出力端子（Ｉ １０＠子
）をプログラム可能に結合する。トランジスタ１４ａ〜
１４ｊにより規定される伝達通路の各個には単に１個の
パストランジスタのみが示されているが、各伝達通路が
、複合のスイッチングマトリックスを規定するよう直列
並列のパターンに接続された複数のパストランジスタの
適切な１個を活性化することにより、形成されること、
および、図示される伝達通路の各個が、好適には、単一
個であるよりは順次に接続された複数のトランジスタを
包含すること、が評価されるべきである。第２図に示さ
れる配置は、パストランジスタを用いて信号伝達通路を
ソフトワイヤドにする（プログラム可能に規定する）−
船釣な概念を単に図解するだけである。例えば、パスト
ランジスタ１４ａ、１４ｂのいずれかが相互排反的に導
電性にされることが可能であり、それによりトランジス
タ１４ａ、１４ｂに接続されたＬＦＢ １２ａ上の２個
の“ｏｕ ｔ”端子の一方のみがＬＦＢ １２ｂ上の単
一の“１ｎ１１端子を駆動することが許容され、この場
合に該ＬＦＢ１２ｂ上の単一の”ｉｎ”端子は２個のパ
ストランジスタ１４ａ、１４ｂの伝達通路に対して共通
である。 使用者によりアクセス可能の記憶セクション１６がＬＣ
Ａ １０の基板３０上に設けられ、パストランジスタ１
４ａ、１４ｂ・・・１４ｊの個別のオンオフ状態を制御
し、それによりソフトワイヤドの伝達通路の希望される
セットを規定する。記憶セクション１６は第２図で想像
されるようにチップ基１ｉ １３の特定の区域に限定さ
れねばならぬことはなく、チップ基板１３の全区域にわ
たって分布させられる記憶セルにより構成されることが
可能であり、それにより各記憶セルが対応するパストラ
ンジスタの近くに位置する。第２図は特定の実施例を図
解するというよりもむしろ基礎的な概念を図解するため
に画かれたものである。 制限された数のワイヤボンディングのバッド１８とスル
ーパッケージ接続ピン２０が、基板３０の周辺のまわり
に設けられ、チップパッケージ１０ａの内部回路を外部
回路（図示せず）に結合する。高密度の商業用装置にお
いては、ピン２０の数は通常、基板１３上に利用可能の
論理ゲートおよび／またはＬＦＢ’ｓ １２の数より相
当に小である。利用可能なチップ上のゲートの利用度を
最適化するためには、チップ上のＬＦＢ’ｓ １２と外
部回路の間にデジタル論理信号（人出刃用）を伝送する
ためのピンはできるだけ多く使用し、該入出力作用以外
の作用のためのピンはできるだけ少く使用することが望
ましい。もちろん多モード（多機能）ピンをこの目的の
ために利用することができるが、この場合には、幾つか
のピンをプロゲラくングモードか正常使用モードかを選
択する排他機能に指定することが通常必要でありそれゆ
えそのようなピンについては入出力作用が排除されるこ
とになる。 第２図に示されるピン２０の第１のサブセット２０ａは
、正常作動時においては、使用者による選択可能の入出
カライン（Ｉｌｏ）として、チップ形態付はモードにお
いては記憶セクション１６をアドレスしロードするため
の記憶データ・アドレスラインとして、作動可能である
よう指定される。 ピンの第２のサブセット２０ｂは、電力をチップに供給
する（ＧＮＤおよびＶｃｃ）ため、および、チツブ１０
上のフリップフロップを希望される初期状態へセットま
たはリセットするためのグローバルリセット信号Ｒ３Ｔ
のようなグローバル信号を供給するために、指定される
。ピンの第３の、モード選択用の、サプセッ）２０ｃは
ＬＣＡチップを正常使用のモード（この場合にはＬＣＡ
の回路は既に形態付けられている）からプログラミング
モードへ切換えるために設けられており、該プログラミ
ングモードは、使用者が種々の態様で（すなわち、並列
ロードまたは直列ロード） ＬＣＡ １０の記憶セクシ
ョン１６をプログラムし、それにより、複数の伝達制御
ビットをセット・リセットすることを許容するモードで
あり、この伝達制御ビットは記憶セクション１６からパ
ストランジスタ１４ａ〜１４ｊのゲートへ供給される。 この制御ビットのハイ・ロウ（Ｈ／Ｌ）の論理レベルは
、パストランジスタを作動させるための協働する対応す
るハイ・ロウの電圧レベルを有する。このハイ・ロウの
電圧レベルは、パストランジスタ１４ａ−１４ｊの個別
のゲートに結合され、該パストランジスタの各個のオン
・オフ状態（伝導・非伝導状Ｕ＞を確立させ、それによ
り希望される信号伝達通路をソフトワイヤド的に形成さ
せる。 第２図に示されるモード選択のピンサブセット２０ｃは
５個のピンからなり、そのうち、２個のピン（２０ｃｍ
５．２０ｃｍ６）は種々の形態モード選択ビットＭＤＯ
およびＭＤＩをチップに供給するため、１個のピン（２
０ｃｍ３）は形態用クロック信号ＣＣＬＫをチップに供
給するため、１個のピン（２０Ｃ−１）は両方向性再形
態用のＤＯＮＩＩ！／ＲＥＤＯフラグ・制御信号を伝達
するため、そして、１個のピン（２０ｃｍ２Ｌすなわち
ＰＷＲＤＮピン、は、チップ１０が使用されていないと
き、チップの記憶セクションまたはその他の部分をデー
タ救済モードに設定するためのものである。ここに該チ
ップの該その他の部分は相当の大きさの静止的（Ｄ、Ｃ
，）電流を小電力状態において通流させる可能性のある
ものである。例えば、希望されるＬＣＡ形式の１つの製
品はＸＣ２０６４論理セルアレイと称せられ、このもの
はカリフォルニア サンジゴセのＸ１ｌｉｎｘ Ｉｎｃ
。 により製造され、Ｘ１ｌｉｎｘ Ｉｎｃ、により発行さ
れたプログラマブルゲートアレイデザインハンドブック
の１９８６年版に記載されている。例えば、ＵＣＩ型の
集積回路は１９８９年２月ｌＯ日に−、Ｓ、Ｃａｒｔｅ
ｒに付与されＸ１ｌｉｎｘ Ｉｎｃ、に譲渡された米国
特許第４６４２４８７号に記載されている。この米国特
許は形態付は可能の論理アレイ（ｃＬＡ）を相互接続す
る回路を記述している。このＣａｒｔｅｒの米国特許の
開示事項は参考として本明細書に組込まれる。形態付は
可能の論理アレイを取扱ったその他の刊行物は下記のと
おりである。 （１）米国特許第４８２１２３３号、１９８９年４月１
１日発行、発明者Ｆ！ｕｎｇ−Ｃｈｅｎｇ Ｈｓｉｅｈ
（２）米国特許第４８２０９３７号、１９８９年４月１
１日発行、発明者Ｈｕｎｇ−Ｃｈｅｎｇ Ｆｌｓｉｅｈ
（３）米国特許第４７８３６０７号、１９８８年１１月
８日発行、発明者１（ｕｎｇ−Ｃｈｅｎｇ Ｈｓｉｅｈ
（４）米国特許出願第０７／１２１．９６３号、１９８
９年２月２４日出願、発明者Ｈｕｎｇ−Ｃｈｅｎｇ Ｈ
ｓｉｅｈ（５）米国特許出願第０７／１２１，５４２号
、１９８９年１月２７日出願、発明者Ｈｕｎｇ−Ｃｈｅ
ｎｇ Ｈｓｉｅｈ（６）米国特許出願第０７／１２１．
９６２号、１９８９年４月１７日出願、発明者Ｈｕｎｇ
−Ｃｈｅｎｇ Ｈｓｉｅｈ（７）米国特許第４７５８９
５８号、１９８８年７月１９日発行、発明者Ｗ、Ｓ、Ｃ
ａｒｔｅｒ （８）米国特許第４７５０１５５号、■９８８年７月７
日発行、発明者Ｈ，Ｃ，Ｈｓｉｅｈ （９）米国特許第４７４６８２２号、１９８８年５月２
４日発行、発明者Ｊ、Ｍａｈｏｎｅｙ （１０）米国特許第４７１３５５７号、１９８７年１２
月１５日発行、発明者Ｗ、Ｓ、Ｃａｒｔｅｒ （１１）米国特許第４７０６２１６号、１９８７年１１
月１０日発行、発明者−、Ｓ、Ｃａｒｔｅｒ （１２）米国特許第４６９５７４０号、１９８７年９月
２２日発行、発明者−、Ｓ、Ｃａｒｔｅｒ 以上の開示もまた参考として本明細書に組込まれる。 一般的にＵＣＩ型の装置に関しさきに説明したように、
また第２図に示されるＬＣＡ １０の特定の場合に関し
より詳細に評価されるであらうように、そのような形態
付は可能の装置が大量生産用に考慮されるときには、幾
つかの問題が生起する可能性がある。これらの問題は、
ＬＣＡ １０が極めて多数生産されるべきとき、ＬＣＡ
１０の製造原価をどのように最小化するかということ
、および、これら大量生産された装置１０をどのように
信頼性のある態様で試験するかということ、を包含する
。大多数の使用者（すなわちＡＳＩＣファームウェアの
開発者）が原価低減または大量生産試験の詳細にわずら
れされることを望まない、という事実を理解すべきであ
る。これら大多数の使用者は、ターンキイ式のプロセス
であって、それによればできるだけ煩雑さ無しに、ＡＳ
ＩＣファームウェアをソフトワイヤドのプロトタイプ形
式のものから大量生産可能のハードワイヤドの形式のも
のへ変換することができるもの、を望んでおり、該ハー
ドワイヤドの形式のものは試験を容易に行い得るもの（
品質制御）および最小の原価で生産し得るものを目的と
して設計されたものである。 もしＬＣＡチップ１０の回路がソフトワイヤドの形式の
もの（使用者により開発されたファームウェア設計によ
る）でありそれによりＬＣＡチップ１０が比較的多数の
組合せのアンド・オア・ノットのレベルを包含しおよび
／または比較的多数の相異なる状態をもつ順次の状態の
機械を具体化するものであると、このＬＣＡチップ１０
は通常、低原価の大量生産および容易な品質管理には適
切でないことになる。入力信号の組合せの極めて多数が
供給されねばならぬ可能性があり出力信号の組合せが分
析されねばならぬ可能性があるが、このことは以下の事
項を実証するためのものであり、すなわち、（ａ ）
ＬＰＢ’ｓ １２の各個が適正に作動すること、（ｂ）
導電状態にあると想像される相互接続用のトランジスタ
１４ａ、１４ｂ・・・１４ｊの各個が実際にオン状態に
あること、および、（ｃ）非導電状態にあると想像され
るトランジスタ１４ａ、１４ｂ。 ・・・１４ｊの各個が実際にオフ状態にあることを実証
するためのものである。もし、記憶セクション１６、パ
ストランジスタ１４ａ 、 １４ｂ 、・・・１４ｊの
いずれか、またはＬＦＢ’ｓ １２のいずれかに欠陥が
存在すると、ＬＣＡ １０は意図されたようには作動し
なくなる可能性がある。このような歩留りを低下させる
問題をできるだけ回避する大量生産可能の置換用ＩＣを
用意することが望ましいことである。 第３Ａ図に金属層構成のチップ（ＭＬＣＣ） １００が
示され、これは同じ一般形の複数のそして第２図に示さ
れるＬＣＡチップ１０のＬＦＢ １１２と同じ数の論理
機能ブロック１１２を有している。第３Ａ図のＬＦＢ
１１２は１１２ａ 、 １１２ｂ 、 １１２ｃお
よび１１２ ｄとしてそれぞれ示されている。これらの
ＬＦＢ １１２ａ〜１１２ｄは略図的に第２図に対応す
る基板位置に位置しているが、それに対応するＵＣＩブ
ロックｆ２ａ〜！２ｄと同一な基板上の位置に物理的に
位置していると推論さるべきではない。 ？１ＬＣＣ１００は第２図において同様な参照素子に対
応する接続バッド１１８およびピン１２０および第２図
のチップパッケージ１０ａと本質的に同一な基板カプセ
ル封じパッケージ１００ａ （チップパッケージ）を有
している。 ＭＬＣＣ１００はさらにマスクで定義され金属化された
相互接続アレイ１１４を有し、これは第２図のトランジ
スタをベースにした相互接続アレイ１１４とは異なって
、金属をベースにしたルーチングライン１１４ａおよび
マスクプログラムされた相互接続セグメント１１４ｂの
マルチプレーングリッドワークを構成する。マスクプロ
グラムされた相互接続セグメント１１４ｂはＬＣＡ回路
１０のユーザーによってボリュームチップ製造者に提供
されたコンピュータコードされたインストラクシｑンテ
ーブ（もしくは他の形のコンピユータ化されたファイル
データ）による自動化された様式においてＭＬＣＣｌｏ
ｏの内にもしくはその外部に含まれる。相互接続セグメ
ント１１４ｂが内部または外部に含まれるようなプロセ
スはユーザーのファームウェア設計（たとえばあるコン
ダクティブラインがハイボリューム製造者が特殊の方法
において１つ機能ブロックから次のチップにいたるハー
ドウェアの事実以上）の詳細をすべて知る必要のないよ
うに（後述するが）構成することができる。ハイボリュ
ーム製造者はインストラクシジンテーブを自動化マスフ
定義機械に供給することができまた（もしファームウェ
アデベロッパーに要求されるならば）製造後にマスク定
義された相互接続アレイ１１４が論理機能ブロック１１
２の入力および出力端子がユーザプログされた（ソフト
ウェアされた）相互接続アレイ１４（第２図）と本質的
に同様に接続されそしてＬＦＢ １１２のおのおのがそ
の意図されたそれぞれのベースにおいて動作しているこ
とが試験できれば充分である。ＭＬＣＣチップのＬＥＢ
１１２は希望によって内部的にハードウェアおよびま
たはソフトウェア化することができる。 第２図および第３Ａ図を比較するとＬＣ＾１０のメモリ
セクション１６によって消費される基板領域はＭＬＣＣ
構造１００に要求されないことは明白である、何となれ
ば制御さるべきパストランジスタ１４ａ〜１４ｊ（もし
くはソフト経路接続マトリックスを形成する他の手段）
もなくまたか覧るパストランジスタを制御するメモリセ
ルもないからである。かくして、モノリシック半導体基
板１１３の打抜き寸法、すなわちＭＬＣＣ構造１００を
形成するための寸法はＬＣＡ構造ＩＯをもつ対抗チップ
のそれよりも小さくできるからである。マルチ打抜きウ
エノ＼の製造収益は寸法が減少するときは増加する傾向
にあり、チップあたりの製造コストも結果として減少さ
せることができる。 ファームウェアデベロッパーがＬＣＡデバイス１０およ
びＭＬＣＣデバイス１００の双方を用いるように選択さ
れたとき、ファームウェアデベロッパーは適宜形成され
たＬＣＡデバイス１０を小数造って特殊なＡＳＩＣプロ
ダクトを試験市場に対して選択することができる。デベ
ロッパーは生産に対する要求が増したときは、印刷回路
板設計を変更することなく遅れた日付においてマスク形
成素子に切換えることができる。 ＵＣＩおよびＭＣＩアプローチに関するすでにのべた討
論から明らかなように、−旦多数の素子（例えば１００
０以上の）が製造されるときは第３図の）？ＬＣＣ構造
は第２図のＬＣＡ構造のものにくらべて多くの利点を有
する。ＭＬＣＣ構造１００はＬＣＡ構造１０よりも能動
素子が少なく設計することができるので歩留りの問題も
少ない、ＭＬＣＣ構造には欠陥があり全体の回路１００
を非機能化するメモリ部分１６を有しない、故障しやす
いパストランジスタ１４ａ、・・・、１４ｊによる相互
接続マトリックスを含まない。 ＬＣＡデバイス１０のマスク形成基板がメタル短絡線を
有するパストランジスタ１４ａ−１４３の１つをオン状
態にしオフされたトランジスタが位置する場所において
そのようなメタル短絡線を省略することによって簡単化
できることは明らかである。 しかし設計のソフト接続形式からハード接続形式への変
更はそんなに簡単ではない。 ＬＣＡデバイス１０をＭＬＣＣデバイス１００におきか
えることの１つの問題点はパストランジスタ１４ａ〜１
４ｊの信号伝播遅延が、低抵抗金属のみによって構成さ
れた信号経路線がパストランジスタ１４ａ〜１４ｊのオ
ンされた１つによっておき代えられた場合はＭＬＣＣデ
バイスにはおきかえられないことである。パストランジ
スタ１４ａ〜１４ｊのおのおのはＲＣ時定数特性をもっ
ており、それは高伝導金属線の時定数特性とは著るしく
異なりうる。パストランジスタ１４ａ〜１４ｊによって
先天的に提供される信号伝播遅延のためにユーザーによ
って製造されたＬＣＡデバイス１０において避けること
のできたレース条件問題はパストランジスタが全金属経
路線によっておきかえられるときは突然に発生する。レ
ース条件問題をさけるためには種々の技術が存在するが
ファームウェアデベロッパーがか＼る技術を有利とする
かとくにレース感応回路を新たに希まないような保証は
全くない。ハードワイヤドブバイスはしたがってソフト
ワイヤドブバイスのすべてのタイミング特性を２重に必
要とする。 例えば、ＵＣＩデバイスは第３Ｂ図に示されるようにフ
リップフロップ回路１０ａを含んだソフトワイヤドとす
ることができる。フリップフロップ回路１０ａはそれぞ
れのデータ信号およびクロック信号出力素子（インバー
ター）■。およびＩｏ、素子ｌ、によって出力されるデ
ータ信号（■、）をとおすためのデータ通路１５（単一
パストランジスタ１４ｋから構成されるデータ通路１５
）、素子１ｃによって出力されるクロック信号経路１７
（クロック信号経路１７は直列接続されたマルチプルパ
ストランジスタ１４ｆ 、 １４ｒｎおよび１４ｎによ
って構成される）、およびクロック経路およびデータ経
路の出力端１５ 、１７に結合されたクロックおよびデ
ータ入力端子を有するフリップフロップ１９を含んで構
成される。経路１５および１７は論理旧ＧＦＩ（Ｈ）を
パストランジスタのゲートにおき閉スィッチ（すなわち
、１４ｋ 、 １４ｆｆｉ 、 １４ｍ 、 １４ｎ
）として働らかせ、トランジスタのゲート（すなわち１
４に′および１４ｎ’）を論理１．Ｏｌｍ（Ｌ）におく
ことによって確立される。これらのゲートレベルはユー
ザーアクセシブルＳＲＡＭメモリセル（図示せず）によ
って提供される。 トランジスタ１４４２〜１４ｎを含むクロック経路１７
に沿った固有の抵抗およびキャパシタはデータ信号端ｅ
ｏがクロック信号端ｅｃに到達する時間遅延してデータ
信号（パルス）■、が同時に発生した信号（パルス）ｖ
ｃが信号（ＶＤ 、Ｖｃ＞がその電源に同時に発生して
もフリップフロップ１９のクロック入力端子に到達する
充分前にフリップフロップ１９のデータ入力端子に到達
するようにはたらく。トランジスタ１４１１４ｍおよび
１４ｎの信号遅延動作はデータ信号ＶＤをクロックパル
ス端ｅｃが到達する前に有効ＨもしくはＬレベルの何れ
かに設定するために必要な時間を提供することができる
。パストランジスタの時間遅延特性のか＼る利用はレー
スプロブレムを避けるために好ましい方法ではないが、
それでもそれは有効な方法であり代用チップの設計から
効果を減じることができない。もし対応するフリップフ
ロップ回路（図示せず）力（ＭＬＣＣデバイスにおいて
低抵抗、低キヤパシタンス信号経路手段によって完全に
定義されるクロック経路パスをもつように形成されるな
らば、その結果としてのＭＬＣＣクロック経路パスはデ
ータ信号＠ｅＩ、の伝送時間に関する充分な時間によっ
てクロック信号端ｅｃを遅延させず、またＭＬＣＣデバ
イスのフリップフロップ回路は設定されたデータレベル
よりむしろデータ端ノイズに反応する。 本発明の１つの様相によれば、ＭＬＣＣ１００（第３Ａ
図）の相互接続マトリックス１１４は第３Ｃ図に示すよ
うに抵抗−容量金属およびまたは抵抗−容量ポリシリコ
ン経路セグメント１１４ｋ 、 １１４Ｉ１．。 １１４ｍおよび１１４ｎをもつ信号通路パスを含んで構
成される。抵抗〜容量通路セグメント１１４に〜１１４
ｎはそれぞれおきかえられたパストランジスタ１４に＝
１４ｎの時定数特性ＲＣと大ざっばに同じ程度の時定数
をもつように、（例えば、ＲＣ／ｌＯりＲ’ Ｃ’ ＜
ｌ０ＲＣ）に設計される。好ましくは、各抵抗−容量信
号経路セグメント１１４に〜１１４ｎの大ざっばな等価
Ｒ’ Ｃ’時定数はおのおのの対応する１つのＲＣ時定
数の約３分の１に等しいかそれより大きいが、おきかえ
られたパストランジスタのＲＣ時定数の１倍よりは小さ
い（ＲＣ／３ ＜Ｒ’ Ｃ’＜ＲＣ）。これらの抵抗−
容量セグメン） １１４に〜１１４ｎを計画的に含むこ
とによりＭＬＣＣ１００をＵＣＩデバイスの時定数特性
ににせることか可能であり（同一特性を有する必要はな
いが）それによってＵＣＩデバイスの動的信号の位相関
係を少くともＭＬＣＣデバイス１００に幾分保存（即ち
Ｒ’ Ｃ’ ＝ＲＣ／３）されることができる。 選択的に抵抗信号経路セグメントを実施するためのマル
チプレーン金属相互接続構造１０（Ｈ）を第３Ｄ図に示
す。相互接続構造１００ｂは単結晶シリコン基板１０５
の上に形成される（第３Ｆ図）。８つの端末線Ｌ１から
り、までがそれぞれ多結晶抵抗セグメントＰ、からＰｓ
によって相互接続構造１００ｂに入る。多結晶抵抗セグ
メントＰ１〜Ｐ８はＵ形をした多結晶層１０８の領域（
第３Ｆ図）であって、これは所望のＲ’ Ｃ’時定数を
それぞれもつように適宜ドープされ（あるいは真性のま
覧装置され）る。（第３Ｄ図に暗黒方形領域によって示
される）多結晶コンタクトＣ２はＵ型セグメントＰ、〜
Ｐ８の端に設けられこれらのセグメントは下端金属１１
Ｂ、ないしＢ、。が第３Ｄ図に示すよ洋牟牲カ）バイア
Ｎ１からＮ、（黒丸によって示さＭ ＋ｓ ＋ Ｍａｙ
＋ Ｍ＋ｓ ＋ ＝’Ｖ１ｂｔ ＋ Ｍｔｈｓ （第
３Ｄ図のように配列され黒丸によって示された）が下端
金属線８１〜Ｂ１゜を第３Ｄ図に示ず線ＴＩ 、Ｔｔ
。 Ｔ、、Ｔ、およびＴ、に接続する。（説明を容易にする
ためにオプショナルなバイアＭＸ、ｌのあるものはラベ
ルされていない。オプショナルバイアナンバリングシス
テムは上端および下端金属線のナンバーに対応する、即
ちＭ□の形を有する。）マスク選択されるオプショナル
なバイアＭ１．からＭｔｈ！Ｉはプログラムとして絶縁
層１１０に含まれるかそれから除外され（第３Ｆ図）る
。絶縁Ｎｌｌ。 は下端、第１金属層Ｍ、と上端第２金属層Ｍ２との間に
はさまれて第３Ｅ図に示す相互接続テーブルを構成する
ようになっている。それは第３Ｅ図のテーブルから明ら
かなように８つの線り、〜Ｌ。 のどれでも、８ワイア相互接続構造１００ｂに入る他の
７つの線の５つに接続することができそれによって多数
の信号経路の可能性を提供することができる。 第３Ｆ図は第３Ｄ図の種々な成分間の層の相互関係を示
す一般断面図である。構造１００ｂはシリコン基板１０
５上に設けられる。拡散領域ＤＲＸＸおよびＤＲｖｖは
基板１０５に設け１もしくはそれ以上の電界効果トラン
ジスタＱｘｖを定義することができる。 薄いゲート酸化物（すなわち厚さ５００オングストロー
ム以下）から構成される第１の絶縁層１０６は基板に形
成され基板上のポリシリコン層１０８を置く、ポリシリ
コン層の部分はＱｘｖのゲートとして定義される。第２
のより厚い絶縁層１０９（電気ギャップ領域として示さ
れる）はポリシリコン層１０Ｂの上に形成され、ポリシ
リコン層１０８を下端金属層Ｍ、から分離する。導電接
触Ｃ１およびＣ０゜は第２絶縁層１０９．からポリシリ
コンＪｉ１０Ｂをもった下端金属層Ｍ、の選択された部
分にかけて設けられる。他の接触、即ち、ＣＸＶは第１
絶縁層１０６、ポリシリコン層１０Ｂおよび第２絶縁層
１０９を介して設けられ拡散領域すなわちＤＲｖｙを下
端金属層Ｍ。 の付加部分に結合する。 第３の絶縁１ｉ１１０（電気的ギャップ領域として示さ
れる）は下端金属ＩＭ、の上部に設けられ、上端金属層
Ｍｔを下端金属層Ｍ＋から分離する。マスクプログラマ
ブルオプショナルバイアＭＸＸおよびノンオプショナル
バイアＮＸＸは第３の金属層１１０を通して設けられ、
上端金属層Ｍ２の選択された部分を下端層Ｍ、の部分と
結合する。オプショナルバイアＭ■の選択的含有もしく
は除外は第３Ｄ図に示す相互接続構造１００ｂのごとき
信号経路手段をとおして信号を通すに用いられ、それに
よって回路を定義するや端子線Ｌ１〜Ｌ、は例えば第３
Ｆ図に示す相互接続テーブルに従って相互接続され、第
１の方向に沿って集積回路にのびた第１の延長線を他の
方向に沿って延びた第２の延長線に結合する。 これらの技術はオプショナルもしくはノンオプショナル
バイアＭＸＸおよびＮｘＸは種々な方法で形成されるこ
とが認められるてあらう。典型的にはバイアは、第１の
金属層Ｍ、に直接絶縁物を沈澱（もしくは成長）させ、
ホールを選択された位置に沈澱させた絶縁材料を介して
形成（もしくはエツチング）し、第２の金属層Ｍ２を第
３の絶縁層１１０に属する絶縁金属の上端に直接形成（
もしくは沈：Ｒ）し、それによって第２の金属層Ｍ２の
金属材料がホールを第３の絶縁層１１０の絶縁材料に満
たし、それにより第２の（上端の）金属層Ｍ２の金属ス
トリップの部分を第１の（下端の）金属層Ｍ、の金属ス
トリップへの接続を介して接続を形成する。バイアは金
属材料の第３の絶縁層１１０のあらかじめ決められた部
分にスルーホールを選択的に設定するか（エツチングす
るか）か＼るホールを設定しない（すなわちマスキング
）するかによって選択的に形成されるかまたは形成され
ない。 抵抗容量セグメ、ント１１４ｋ −１１４ｎ （もしく
はＰ、−Ｐ、）の容量Ｃ′は基板１０５に最も近い（す
なわち５００オングストローム以下）抵抗素子Ｒ′の部
分によって提供できる。これらの技術は第３Ｃ図の抵抗
素子Ｒ′および容量素子Ｃ′は多くの他の方法でも形成
されることが確認される。比較的抵抗材料は接続ストリ
ップの形成に使用でき、その中に金属層Ｍ、およびＭ２
および軽くドープされた拡散領域が基板１０５に形成さ
れて抵抗領域を定義する。第３Ｄ図の実施例１００ｂは
しかしおきかえられた経路トランジスタ１４に〜１４ｎ
（第３Ｂ図）の時間遅延特性を呈する抵抗−容量ルーチ
ンラインを実現する１つの方法である。 第３Ｄ図における実施例を製造する最も好ましき方法に
おいては、金属層Ｍ、およびＭ２の下端および上端金属
導体ストリップ８１〜ＢｔｏおよびＴ ＋ −Ｔ ｎは
チップからチップに固定型（一定マスクパターン）をも
つように定義されるが、オプショナルバイアＭＸＸはユ
ーザーに準備された相互接続データに従って第３の絶縁
層１１０に含まれまたは除外され（プログラム的に）る
。好ましくはソフトウェア変換パッケージ（「相互接続
トランスレータ」ということができる）が予め選択され
たコンピュータ周辺に操作のために提供でき、相互接続
トランスレータはユーザーのＵＣＴＩＩＩｔｃデータ（
即ち第２図に示されるようにユーザーの構成されたＬＣ
Ａ装置１０）を第３Ｆ図の絶縁／バイア層１１０をプロ
グラム的に定義するために用いられるバイア含有／除外
データファイル（即ちＣＡＩＪファイル）に変換するに
用いられる。上記のＬＣＡからＭＬＣＣデータ変換およ
び自動化バイア選択ステップはバッチからバッチへの只
−つのマスクステップチェンヂの製造工程をもつことが
できる点において有利である：即ち、チェンジングマス
クは絶縁／バイア層１１０を定義する。他のマスキング
ステップは種々の＾ＳＩＣ設計のＭＬＣＣデバイスがそ
れぞれのバッチを生じても変化させないま覧である。 プログラム的に選択された抵抗ルーチンラインを以上の
ように使用することはか＼る遅延が臨界的である回路部
分、において如何に遅延時間を作り出すかの問題を解決
できるか、まだＭＬＣＣ構造１００のテストの問題があ
る。すでに述べたように、ＭＬＣＣ１００は異常に多く
の数の人力信号のコンビネーションと多くの数の出力信
号のコンビネーションの発生をその機能を十分に証明す
るために必要とする。 第４Ａ図に関しては、その中に含まれるマルチプル論理
機能ブロック２１２ ａ〜２１２ ｄの機能を個々にテ
ストするため複数のテストチェーン３００ａ。 ３００ ｂおよびスキャンテスト制御ブロック２１６を
含む第２の金属化層形成チップ（ＭＬＣＣ） ２００の
ブロックダイアグラムを示す。スキャンテストチェーン
３００ ａおよび３００ｂは好ましくは相となる論理機
能ブロック間に位置してこれらの論理機能ブロック間に
位置する中間ノードに発生する論理レベルを監視もしく
は変化させる。これはスキャン−テストチェーン３００
ａの場合に対して図式的に示され、チェーン３００ ｂ
の場合に対しても理解さるべきである。（ＩＣピン２２
０とコア論理機能ブロック２１２間の接続は好ましくは
プログラム可能の人力／出力ブロック（ＩＯＢ、特に図
示されていない）によって提供される。） スキャンテストチェーン３００ａ 、 ３００ｂおよ
びスキャンテスト制御ブロック２１６は６つのスキャン
テスト制御ピン２０ｅ−１から２０ｅ−６のセット（各
関連ピンの最終デイジットはピンの接続される相隣るバ
ッド２１８にあられれる）によって操作される。第４Ａ
図のスキャンテスト制御ピン２０ｅは第２図のリセット
ピンＲ５Ｔプラス第２図の５つのモード選択ピン２０Ｃ
（但しこれらは異なる機能を有する）に対応する。 第４Ａ図に関しては、スキャンテストピン２０ｅ−５の
１つは発振スキャンテストクロック信号Ｓ ＣＬ Ｋを
制御ブロック２１６に供給する。制御プロ・ツク２１６
はスキャンテストピン２０ｅ−５の１つは発振スキャン
テストクロック信号５ＣＬＫを制御プロ・ツク２１６に
供給する。コントロールブロック２１６はノンオーバー
ラッチクロックφ、およびφｔ（第８図参照）を発生す
るためにスキャンテストクロ・ツク信号５ＣＫＫを用い
る。クロックφ、およびφ２はチェーンを通してテスト
ベクトル信号のシフトを制御するためにチェーン３００
ａおよび３００ｂに供給される。スキャンテストピン
の２つ、２０ｅ−１および２０ｅ−６はシリアルスキャ
ンインおよびスキャンアウト信号ＳｉＲおよびＳ。ｕ２
を送るためにそれぞれスキャンインおよびスキャンアウ
ト信号端子として作用する。シリアルスキャンパスはチ
ツブ２００を通ってスキャンインピン２０ｅ−１からス
キャンアウトピン２０ｅ−６にいたるパスとして定義さ
れる。ピン２０ｅ−３はロード／シフトコマンド信号Ｌ
／ＳをＭＬＣＣ２００をスイッチするため制御ブロック
２１６に供給してＬＦＳ ２１２によるデータ出力をス
キャンチエイン３００ａおよび３００ｂにロードするデ
ータ受信モードとスキャンチェーン３００ａおよび３０
０ｂに保持されたデータをスキャンパスに沿ってシリア
ルにシフトされるデータシフトモードを含む種々のモー
ド間にＭＬＣＣ２００をスイッチする。モード制御ピン
２０ｅ−３（Ｌ／Ｓ）はスキャンインピン２０ｅ−１Ｕ
セットピン２０ｅ−２およびＲ３Ｔ （リセット）ピン
と混合してＭＬＣＣチップ２００をノーマルユースモー
ドからテストモードヘスイッチする。 ノーマルユースモードにおいて、データは非同期的に第
１のＬＦＢの入力端子（すなわち２１２ａ）から第２の
ＬＦＢの入力端子（すなわち２１２ｂ）へあたかもスキ
ャンチェーン３００がこれら入力と出力端子間に介在さ
れていなかったかの如く動く。 ＭＬＣＣチップ２００のノーマルユーザーはスキャンチ
ェーン３００の存在を気にしないことができる。 テストモードにおいて、ＬＦＢ ２１２の出力および入
力端子間のノーマルルーチンバスは破れ、ＬＦＢ２１２
からのデータ出力はスキャンチェーン３００はそのかわ
りにスキャンチェーン３００の記憶素子（図示せず）に
よって受けとられ、スキャンチェーン３００にシリアル
にロードされたテストヴエクトルデータは論理機能ブロ
ック２１２の入力端子に対する入力データとして用いら
れる。特殊なロックおよびキー配列がノーマルユーザー
が偶然にテストモードにスイッチすることを防ぐために
用いることが好ましい。ＭＬＣＣチップ２００がノーマ
ルユースモードからテストモードにスイッチされると、
保全確認手順がスキャンテストチェーン３００を制御す
る制御ライン（すなわちトランジスタゲートライン）の
保全をテストするために用いることができる。これは第
４Ｂ図の説明のときに述べる。 ユニバーサル−セット／パワー−ダウンピン２０ｅ−２
０−５ＥＴ／ （ＰＷＲ−ＯＮ）はＭＬＣＣチップ２０
０の内部回路を低パワー待機モードにスイッチし回路を
ストップしスタティック電流（ＤＣ）をパワー供給ピン
ＶＣＣおよびＧＮＤ（２０ｂ）から引出す。待機モード
はノーマルユースモードから入ることができる。ホスト
回路はＭＬＣＣチップ２００がホストによって用いられ
る必要のない時を決定してピン２０ｅ−２の適当なＰＷ
ＲＤＮレベルをパワー使用を保存する状態におく。チッ
プ２００がテストモード（すなわちスキャンテストモー
ド）にスイッチされた時、同じピン２０ｅ−２は論理機
能ブロック２１２におけるすべてのユーザーコントロー
ラプルフリップフロックを２進高（Ｉ（）出力を出力す
るようにマスターもしくはユニバーサルセット（Ｕ−Ｓ
ＥＴ）として機能する。後に見られるように、パワーダ
ウン機能（ＰＷＲ−ＤＮ）はグローバルリセットピンＲ
３Ｔと結合してチップ２００内の好ましからざる状態を
検出し、低パワー待機モードにあるときチップのＶＣＣ
もしくはＧＮＤピンにおいて、引出される電流を測定す
ることによって簡単にか＼る好ましからざる状態（回路
欠陥を示す）を検出する。 第４Ａ図のスキャンテストピン２０ｅの機能およびこれ
らのピン２０ｅに印加される信号は（Ｒ３Ｔピンは例外
として）第２図の対応形成ピン２０ｃに関連する機能／
信号からは一般的に異なっている点に注意すべきである
。ＵＣＩチップ１０における信号人力機能（ＭＤＩ）の
みを有する第２図のピン２０ｃｍ６はその物理的位置に
おいてピン２０ｅ−６（スキャン−アウト）におきかえ
られ、これはテスト中信号出力端子として動作する。第
２図において発振クロック信号を受けるために設計され
たピン２０ ｃ −３（ｃＣＬＫ）はその位置において
一般にスタティックな（非発振）モード選択レベルをう
けるために設計されたピン２０ｅ−３（Ｌ／Ｓ）におき
かえられる、Ｌ／Ｓ信号レベルはデータがスキャンチェ
ーン３００をとおしてシフトされるとき比較的長い期間
スタティックになっている。比較的スタティックなモー
ド選択レベルを受けいれるために設計された第２図のピ
ン２０ｃ ５ （ＭＤｏ）はその位置において発振ス
キャンクロック信号を受けとるために設計されたピン２
０ ｅ −５（ＳＣＬＫ）によっておきかえられる。 対応ピンの位置に対するピン機能のスクランプリングの
目的はスキャンテストモードのアクティベーシヨンが望
ましくない状態においてユーザーが不注意にチップ２０
０のスキャンテストモードを活性化することを防ぐもの
である。ハードワイヤトチツブ２００のオーバーオール
パッケージはソフトワイヤトチツブ１０のそれと似てい
るから前者はプログラマブルチップ１０と混同されやす
くそれを再配置するための試みもなされた。しかし、も
し配置信号（すなわちＣＣＬＫ 、 ＭＤ Ｏ、月ＤＩ
）が印加されるとチップ２００はスキャンテストモード
にスイッチされた望ましくない。ロックアンドキータイ
ブテストモードエナブリング回路（後に述べる第４Ｂ図
の２４９および２５０）をアンロックし以降詳細に述べ
るスキャンテストモードをアクティベートするためにチ
ップ２００のピン２０ｅ−５に発振信号（ＳＣＬＫ）が
要求される。もし第２図の一般的にスタティックなＭＤ
Ｏ信号が偶然チップ２００のピン２０ｅ−５に接続され
ると、必要なアンロックシーケンスが発生してチップ２
００をノーマルユースモードからスキャンテストモード
にスイッチして望ましくない。もし第２図の発振ＣＣＩ
Ｊ信号が不注意にチップ２００のＬ／Ｓピン２０ｅ−３
に接続されるとこの非スタティック信号はチップ２００
をスキャンテストモードをアクチベートするに必要なシ
リアルキーワードをロードするに必要な信号シフト動作
を維持することを防げる。チップ２００のスキャンアウ
トピン２０ｅ−６はノーマルユーズの間高インピーダン
ス３安定モードに維持され、チップ２００のスキャンテ
ストモードがアクティベートされる（後にまた説明する
）まで出力ピンとなる。 かくしてチップ２αＯが不注意に第２図のＵＣＩチップ
１０を受けるために設計されされた回路に挿入されると
、ユーザーはハードワイヤトチツブ２００の論理機能の
再配置の可能性のなくなったことを除いては機能的に重
要な差に気付かない。 第４Ｂ図は第４Ａ図に示す装置の１実施例２００”の図
式的な略図である。実施例２００１は半導体基板（図示
せず）の上に対応するスキャンテストブロックＴＢ、〜
ＴＢｘおよび金属形成相互接続ブロックＭＣＩＢ、ｌ〜
ＭＣＩＢＸｖとともに集積形成されるマスク構成論理ブ
ロックＭＣＬＢ、、〜ＭＣＬＢｘｙの配列を含んでいる
。金属形成論理ブロックＭＣＬＢ＋ｔ〜ＭＣＬＢ、Ｖは
はそれぞれ人力および出力端子Ｉおよび０を有する。 （各ＭＣＬＢに対して且１つの入力／出力端子しか示し
てないが、発明の思想においては各ＭＣＬＢに対して１
以上のＩ１０端子を有し、そのような場合は、複数のテ
ストブロックＴＢがか＼る金属形成論理ブロックの複数
の出力入力端子間に信号ルーチン経路を遮断するために
用いられる。） テストブロックＴＢ、〜ＴＢ、は金属形成論理ブロック
の第１のセットＭＣＬＢ、、〜？１ＣＬＢ 、 Ｓの出
力端子と金属形成論理ブロックの第２のセットＭＣＬＢ
ｚ＋〜ＭＣＬＢ、、との間に介在して示される。特別テ
ストブロックＳＴＢ、および５ＴＢｂはサブセットＭＣ
ＬＢ＋ｔ〜ＭＣＬＢ 、 ＳおよびＭＣＬＢ、、〜ＭＣ
ＬＢ！、の底に設けられ、これらのサブセットを通るブ
ランチ制御ラインＸ。 およびＸ。の連続性をテストする。これら制御ラインの
機能について簡単に説明する。 金属形成相互接続ブロックＭＣＩＢＩＩ〜ＭＣＩＢＸＹ
はアレイの離れている論理ブロックＭＣＩＢＸｙを接続
するため多くの方法で形成できる。例えば、相互接続ブ
ロックＭＣＩＢＸ、のおのおのは第３Ｄ図の構造１００
ｂと同様に１もしくはそれ以上の抵抗相互接続構造を
含むことができる。相互接続ブロックＭＣＩＢＸＹのあ
るものはつぎつぎに相隣る金属形成論理ブロック（すな
わちＭＣＬＢ＋ ＋ 〜ＭＣＬＢｚ＋ ）をリンクさせ
て形成でき、他のものは一連の長い接続線（長い線は示
していない）を介して隣り合わないＭＣＬＢを接続して
形成できる。 実施例２００１が通常使用非テストモードで動作すべき
時、第１の２進レベル（即ち論理高レベルＨ）は主制御
線Ｘ、におかれブランチ線Ｘ６ｍおよびＸ。によってす
べての個々のテストブロックＴＢ、〜ＴＢ、。（および
特殊テストブロックＳＴＢ、および５ＴＢｂ ）を通り
ノーマル使用におけるテストブロックＴＢつを信号通過
モードにおく。ノーマル使用、信号通過モードにおいて
は、各論理機能ブロックＭＣＬＢ＋＋〜ＭＣＬＢ ＋
ｓおよびＭＣＬＢ、、〜ＭＣＬＢｔｓの出力端子からの
信号は非同期的に（すなわち同期クロック信号にたよる
ことなく）テストブロックＴｅｘ（ｘはこ＼では任意の
整数とする）の第１の入力端子Ｔ、からテストブロック
ＴＢ、の第１の出力端子Ｔ０にテストブロックＴＢ、〜
ＴＢ、。を通って（第４Ｂ図の水平方向に）通し、こ＼
から相互接続ブロックＭＣＩＢ、ｖを介してつぎの回路
にいたる。 実施例２００”のユーザーはスキャンテストチェーン３
００ａおよび３００ｂ（おのおのテストブロックＴＢ、
および特殊テストブロックＳＴＢよりなる）がすべてチ
ップの中にあることを気にしないことができる。これは
ノーマル使用中にデータをテストブロックＴＢｘを通す
のに同期信号クロックパルスや他の特殊な制御信号を必
要としないからである。 主制御線ｘ０が後に簡単に述べる特殊キーアンドロック
機構２４９／２５０によって第２の２進レベル（すなわ
ち論理低レベルＬ）にスイッチされると、テストブロッ
クＴＢ、〜ＴＢｉ ｏのおのおのはテストモードにスイ
ッチされ、こ覧において対応する論理機能ブロック（す
なわちＭＣＬＢ、Ｉ〜ＭＣＬＢ＋ｓおよびＭＣＬＢｚ＋
−ＭＣＬＢ□）の出力信号は非同期通過（直接）からつ
ぎの回路（すなわちＭＣＩＢ、、〜ＭＣＩＢ、Ｓおよび
ＭＣＩＢ□〜ＭＣＩＢｚｓ）にブッロクされる。これは
論理ブロックＭＣＩＢ＋＋〜ＭＣＮＢ＋ｓおよびＭＣｌ
Ｂｇ＋〜ＭＣＩＢｚｓをおのおののテスティングにおい
て前後に分離する。テスト刺戟は各論理ブロックの入力
端子に印加され論理ブロックの応答が周知のスキャンテ
スト技術によって各々にモニターできる。 実施例２００１は主制御線Ｘ０およびそのブランチＸ０
．およびＸ。の保全をテストするための特殊制御線テス
トシステムを含んでいる。このテストシステムは主制御
線Ｘ０に低および高論理レベル（ＬおよびＨ）の１つを
あたえるためのロック可能制御信号提供手段２５０、制
御信号提供手段２５０をアンロックしてチップ２００Ｉ
をノーマル使用からテストモードにスイッチする制御ア
ンロック手段（キー）２４９、制御線Ｘ０のブランチＸ
。およびＸ。の末端に結合して、低（Ｌ）および高（Ｈ
）モード設定レベルの１つがロック手段２５０から制御
線ブランチＸ。およびＸ。のすべての部分に次々に伝送
されていることを検出するためのテスト信号検出手段（
特殊テストブロックＳＴＢ、およびＳＴＢ、として示す
）を含んで構成される。 好ましくは、第４Ｂ図に示されるように、テスト信号検
出手段は好ましくは複数の特殊テストブロックＳＴＢ、
および５ＴＢｋを含みそのおのおのが示すようにブラン
チＸ。およびＸ。のおのおのの１つに結合して、おのお
のの制御ラインブランチＸ１１ｍおよびＸ。の末端部（
制御線Ｘ０のおかれている制御信号が発生するブランチ
の発生端に対抗する）から発生する制御信号データをロ
ードする。 各特殊テストブロックＳＴＢはスキャンテストチェーン
３００ａおよび３００ｂのノーマルテストブロックを含
むシリアルスキャンパスＰ１ｃｍに含まれる。特殊テス
トブロックＳＴＢ、およびＳＴＢ ｋは信号をノーマル
テストブロックの第１の出力端子Ｔ０に出力するに必要
な内部素子が特殊テストブロックの場合にか＼る第１の
出力端子に接続されない（ＮＣ）ために省略できること
を除いてはノーマルテストブロックＴＢ、と同じ内部構
造を本質的に有している。 コントロールアンロック手段（キー） ２４９はユニー
クを検出するために結合されるあらかじめきめられた長
さの適当な結合論理（図示せず）の、そしてスキャンピ
ン２０ｅ−１を通して供給されるシリアルビット流にお
ける１もしくはＯの予め規定されたシーケンスのシフト
レジスタを含む。アンロック手段２４９は予め規定され
たシーケンスがロック可能の制御信号提供手段２５０を
アンロックするために同じアンロック手段２４９のシフ
トレジスタにロードするように形成される。好ましくは
アントゲ−１２５１（もしくは等価）は第４Ｂ図に示さ
れるようにキー手段２４９とロック手段２５０との間に
介在して、予めきめられたシーケンスがフリセットピン
Ｒ３Ｔおよびまたはチップ（即ちＵ−ＳＥＴ 、 Ｌ／
Ｓ ）のある他の適当なピンが同時に適切にアクチベー
トされたときに効果的になるようにされる。キーおよび
ロック機構（２４９および２５０）はユーザーをか＼る
初期化が好ましくないときに不都合にテストモードを初
めることを防ぐ。 テストモードの開始にあたっては、低論理レベル（Ｌ）
がスキャンクロック信号５ＣＬＫに同期して主制御ｊｉ
！ｉ！ｘ ０に準備される。この制御信号レベル（Ｌ）
はｘＯ制御信号提供手段２５０（好ましい実施例におい
てはロック可能のモード保持ラッチを含む）によって発
生でき、もしくは制御レベルがチップ２００９の外部に
生成され適切なｘ Ｏ＠御信号注入手段すなわちプロー
ブパッドを通して主制御線Ｘ、にいたる。（ＸＯ制御信
号提供手段複雑なキー／ロック機構部を含む必要がなく
単にＸ０制御線に結合するパッドの代りとなりうる。）
制御線ブランチＸ。、およびＸ。のおのおのの連続性は
特殊なテストブロックＳＴＢ、および５ＴＢｂのおのお
のに次々にロードされるが、チップ２００゜はまだノル
マル使用モードのま覧である、そして所定数のシフト操
作がスキャンパスＰｓｃｍｎによって完成されテストモ
ードエネーブルキーをシフトした後に、テストモニド設
定制御レベル（ＸＯ＝Ｌ）がつぎつぎに特殊テストプロ
・ンク５ＴＢａおよび５ＴＢｂのおのおのにロードされ
る。高（Ｈ）および低（Ｌ）制御信号レベルの対応する
時間スロットにおける特殊テストブロックのおのおのへ
の相っぐローディングはついでスキャン出力ピン２０ｅ
−６においてスキャン出力信号Ｓ。ｔの部分として検
出される。 特殊テストブロックＳＴＢ、、 ５ＴＢｂは好ましくは
シリアルスキャンパスＰｉｃｍに沿って離されスキャン
アウトピン２０ｅ−６から離れて間をおき、テストモー
ドアクチベートピット（アンロックシーケンス）をスペ
シャルテストブロックがスキャンアウトピン２０ｅ−６
からあられれ始める前に制御アンロック手段にシリアル
にシフトするために充分なルームをスキャンパスに存在
させる。もし主制御線Ｘ０およびそのシーケンスがチッ
プ製造間に適切に形成されるならば、Ｘ０制御線のノー
マル使用高レベル（Ｈ）およびＸ０制ＮＷＡの新たに設
定された低レベル（Ｌ）はテストモードアクチベーシゴ
ン操作問に系列間に特殊テストブロックＳＴＢ、、 ５
ＴＢｂおよび他のＳＴＢ （図示せず）につぎつぎにロ
ードされて系列的にスキャンパスから出力されなければ
ならない。シーケンス（Ｈ）・・・（Ｉ４）・・・（Ｈ
）・・・はチップがノーマル使用にある間はスキャン信
号Ｓ ｏｕＬのシフトされた出力に現れなければならな
い、各括弧にかこまれたシーケンスサブセットは並列ロ
ード命令（Ｌ／Ｓラインにおける）がノーマル使用モー
ド間に特殊および非特殊テストブロック（それぞれＳＴ
Ｘ、およびＴＢ、）にロードさるべきＨレベルを示す。 シーケンス（Ｌ）・・・（Ｌ）・・・（Ｌ）・・・は後
にスキャンアウト信号Ｓ。Ｕ、にあられれなければなら
ない、スキャンクロツタパルスがチップ２００”がノー
マル使用モードからテストモードにスイッチされた後に
印加されるからである。出力シーケンスの括弧でかこま
れたサブセット（Ｌ）は並列ロード命令（Ｌ／Ｓ）がテ
ストモード中に発生するときに特殊テストブロックＳＴ
Ｂ、のおのおのに並列にロードさるべき低レベルを示す
。制御ブランチＸ。、。 Ｘｏｂ等の何れかソ゛通切に生成されないならば（製造
欠陥により）Ｓ、、Ｌ出カシ−ケンスにおける括弧でか
こまれた高およびまたは低レベル（Ｈ）・・・（Ｈ）・
・・（Ｈ）・・・−・・・（Ｌ）・・・（Ｌ）・・・（
Ｌ）・・・は制御ブランチＸ。＋Ｘ０１１等の１つに沿
った開放回路がある場合に対抗レベルにフロートされな
ければならず；もしくは出力シーケンスのＳＴＢ発生高
および低レベル（Ｈ）・・・−・・・（Ｌ）１７）１ツ
バ制御ブランチの１つがアクティブプルアップ／ダウン
線にショートされ、か＼るオーブンもしくはショートが
出力信号Ｓ。ｕｔにおける（Ｈ）もしくは（Ｌ）をミス
することによって示される場合には対抗低もしくは高レ
ベルにプルされる。 スキャンパスの構成に関しては、述べられたキー手段２
４９、テストブロックＴＢ、および特殊テストブロック
ＳＴＢを別にしてスキャンパスＰｓｃａ＋＋は勿論、希
望によっては信号をチップ２００”を介して直列にシフ
トされるため他の直列接続された信号シフト手段を含む
。 主制御線Ｘｏおよびブランチ制御Ｘ、ａ、Ｘｏｂ等の完
全が一度確証されると、各テストブロックＴＢ。 における内部データシフティング／ストアリング部分の
完全がチエツクされる。第５図は第４Ｂ図のスキャンテ
ストネットワークに用いることのできる本発明にか−る
１つのテストブロック部分子Ｏ。 の構成を示すブロック図である。第５図のテストブロッ
クＴＢ、は電子的に作動される第１ないし第４のスイッ
チ５ＷＩ−ＳＷ４ 、スキャンテストデータを蓄積する
ためのディジタルデータ蓄積手段ＦＦＸ（すなわちフリ
ップフロップ）、スイッチＳＷ、〜ＳＷ、および蓄積手
段ＦＦ、に図示のようにお互に結合するための第１ない
し第４のテストブロックネットワーク形成手段（ノード
）Ｎｌ ”Ｎ＝ 、およびテストブロックＴＢＸを他の
回路（すなわち他のテストブロックＴＢ、 、およびＴ
Ｂ□１および種々の論理ブロックＭＣＬＢ、および相互
接続ブロックＭＣＩＢＸ）に接続するための第１ないし
第４のテストブロック相互接続手段（端子）Ｔｉ 、
Ｔ、、Ｔ、、およびＴ□１を含んで構成される。 以上述べた第１ないし第４のテストブロック相互接続手
段（端子）Ｔ、、Ｔｏ 、Ｔつ、およびＴ３゜はそれぞ
れディジタル信号を第１の論理機能ブロック（すなわち
ＭＣＬＢＸ ）の出力段ＯＸＸから受けとるための第１
の入力端子Ｔ１、ディジタル信号を第２の論理機能ブロ
ック（すなわちＭＣＬＢｖ）の人力段Ｉｖｖに伝送する
ための第１の出力段Ｔ０、スキャンテスト信号を前のス
キャンパス素子（すなわち他のテストブロックＴＢ（□
ｌ） ）の出力段ＦＦ、 、から受けとるための直列入
力端子Ｔ、−，、およびスキャンテスト信号をつぎのス
キャンパス素子（すなわち第３のテストブロックＴＢ、
、Ｉ）に出力するための直列出力端子Ｔ Ｘ ＊ １
として働く。各テストブロックは第１のスイッチＳＷ、
の１つの端と第２のスイッチＳｈ２の１つの端子を蓄積
手段ＦＦ。 のデータ受信線に結合するための内部端子Ｔえを含む。 テストブロックＴＢ、の上記のネットワーク形成手段（
ノードＮ、〜Ｎ４）はそれぞれつぎのごとく働く、即ち
（１）スイッチｓｗ、、 ｓｗ、および蓄積手段ＦＦＸ
により分割されスイッチＳ−□ｓｈｚおよび蓄積手段Ｆ
ＦＸの１つを通して伝送される信号が通過するように配
置された第１の信号導通体Ｎ１、（２）スイッチＳＷｚ
、 ＳＷｚおよび第１次入力端子Ｔ。 によって分割され、信号がスイッチｓｗ、、 ＳＷ３お
よび第１次入力端子Ｔｏのいづれか１つを通過するとき
に信号が通過すべき第２の信号導通体Ｎ２、（３）スイ
ッチｓｗ、、 ＳＷ４および第１次出力端子Ｔ０によっ
て分割され、信号がスイッチＳＷ３． ＳＷ、および第
１次出力端子Ｔ０のいづれか１つを通るときに通過すべ
き第３の信号導通体Ｎ３、（４）スイッチＳＷ、 、蓄
積手段ＦＦＸおよび直列出力端子Ｔ ｘ ＋ １によっ
て分割される第４の信号導通体Ｎ、であって、信号が第
４のスイッチＳ−４、蓄積手段ＦＦＸおよび直列出力端
子Ｔ Ｘ ＋ １を通るときに第４の信号導通体Ｎ４を
通るように構成されたもの。 以後、第１ないし第４の信号導通体Ｎ Ｉ””−Ｎ −
は簡単のためにノードと呼ぶこととする。ノードという
術語はこれらの体Ｎ、〜Ｎ４に関連して用いるときは、
電圧レベルをチャージする点以上のものを定義するもの
と解すべきである。それはノードＮを通して導通するた
めにディジタル信号の通過すべき２つの離れた点を少く
とももつ信号導通体を定義する。ノードＮ１〜Ｎ、は好
ましくは電子的に作動するスイッチｓｔｙ、〜ｓｔ＋、
の大部分を定義する領域をもったモノリシック半導体の
集積部分である。たとえばノードＮ、〜Ｎ４はスイッチ
ＳＷ、〜Ｓ−１を構成するスイッチングトランジスタの
ソース／ドレインもしくはエミッタ／コレクタ部分であ
りうる。第２のノードＮ２は好ましくは第２および第３
スイッチ対ＳＷ、〜Ｓｈ、に共通な単一半導体領域であ
り第３のノードＮ、は好ましくは第３および第４のスイ
ッチＳｈ、〜ＳＷｎに共通な他の単一の半導体領域であ
る。例えば第４図はか＼る共通に使用される半導体領域
をもった構成ＴＢＸ、の透視図を示す。 テストの間、主制御線ｘ０によって制御される第５図の
第３のスイッチ５Ｗｆｆは開放されたま！に（非導通）
になっている、他のスイッチｓｗｔ、 ｓｗｚおよびＳ
Ｈ４はそれぞれ副制御線Ｘ＋、ＸｚおよびＸ４の信号に
よって選択的に制御されてつぎの機能を達成する：すな
わち（ａ）スキャンパス信号を１つのテストブロックＴ
Ｂ、からつぎのテストブロックＴＢ（ｘ＋ｕ もしく
は他のシリアル素子にスキャンバスＰｉｃａ＋％に沿っ
てシフトする、（ｂ）第１の論理機能ブロックＭＣＬＢ
ｘの出力段ＯＸＸから信号、を受信しこれらの信号をス
キャンバスＰｓｃｍに注入し、そして（ｃ）蓄積手段Ｆ
Ｆ、に蓄積された信号レベルを第２の論理機能ブロック
ＭＣＬＢ、の入力段ＩＶｖに通す。 こ＼において最初は第１および第２の論理機能ブロック
ＭＣＬＢＸおよびＭＣＬＢＶの名称はこのディスカッジ
ョンの部分において物理的に分離されたブロックとして
大部分が任意であると解すべきであり、また出力段ＯＸ
Ｘおよび人力段Ｉｖｙは２つの間隔をおかれた独立論理
ブロックよりも単一の物理的に統一された論理機能ブロ
ックＭＣＬＢｘ＋ｙに属しうる。 テストの第１の相（ＳＷ３はオープン）において、第１
のスイッチＳ−１はテストブロックＴＢ、−、、・ＴＢ
□ＴＢ、、、等のすべてにおいてクローズされるように
スイッチされるがスイッチＳＷ、はオープンのま−であ
る。バイナリテストビットの第１のシリーズ（すなわち
１０１０１１００・・・のごときベクトル）はスキャン
インピン２０ｅ−１を通してスキャンパスＰｓｃｍｌｌ
の入力側にシフトされる。このテストビットシリーズは
テストブロックのすべてのデータ蓄積手段ＦＦＸ−１，
ＦＦＸ、 ＦＦｘ−＋等を介して（テストブロック制御
ユニット２１６ａから各テストブロックの蓄積手段に供
給されるロード／シフト制御手段（Ｌ／Ｓ）の適当な操
作によって）シフトされ、バイナリテストビットのマツ
チングセットがすべてのスキャンアウトピン２０ｅ−６
に対してテストされる。 この第１の相の完成はシーケンシャルに配列された蓄積
手段ＦＦｘ−＋、ＦＦｘ、ＦＦｘ、＋等の操作可能性、
すなわちすべてのテストブロックにおける第１および第
４の信号伝導ノードＮｌおよびＮ４の信号伝導能力、す
べての第１スイッチＳＷ、の信号を通す能力、シリアル
ターミナルＴ Ｘ−１＊ Ｔｘ ＊ ＴＭ０１等の連続
性および第２スイッチ舖、の信号ブロックの能力を確証
する。 もし何かの理由によってスイッチＳ−１およびＳ−２が
同時に希まないのにクローズされると（製造欠陥によっ
て） 、ＭＣＬＢＸおよびＴＢ□、が逆論理レベル（Ｈ
およびＬ）を出力する場所において第１ノードＮ、に故
障欠陥が生成する。テストベクトルの適切な設計により
、多くのテストブロックのＳＷ、〜ＳＷ、スイッチベア
の１つにおこってもか＼る故障欠陥がテスト中に発生す
る確率を最小にすることができる。つぎにおこるノーマ
ル使用間に発生する故障欠陥は好ましくはテストの第１
の相間に検出しか覧る欠陥問題をもつ欠陥チップはさら
にテストする費用を増加させることなく直ちに取り除く
べきである。各論理ブロックＭＣＬＢＫの出力段ＯＸＸ
がレジスターされてチップのユニバーサルリセット（Ｒ
ＳＴ） ピンに対応するフリップフロップ（すなわち
第６図における０ＸＸ）を含む場合には、スイッチＳ６
を通るポテンシャル欠陥条件は第１のノードを適当なス
キャンテストインプットペクトによって高（Ｈ）にチャ
ージし、論理ブロックＭＣＬＢ、の出力段ＯＸＸをＲ３
Ｔピンをもってリセットし第２ノードＮｔを低（Ｌ）に
することにより容易に生成できる。 第５図に関して、テストの第２の相においては、あらか
じめきめられたテストベクトルビットはシリアルに（シ
フトクロック信号φ、およびφ、によって）蓄積手段Ｆ
Ｆ、−□ＦＦ、、 ＦＦＸ、、にロードされ、蓄積手段
ＦＦ、−□ＦＦ、、 ＦＦＸ、、等からの出力信号は対
応する第３ノードＮ、をテストベクトルビット（刺戟）
を対応するつぎの論理ブロックＭＣＬＢＹの入力段ＩＶ
Ｙに印加するために有効２進レベルにチャージする時間
をあたえる。出力段ＯＸＸから第２のノードＮ２に出力
する信号（応答）は第２スイツチＳｈ！を通ることがで
きφ１およびφ！シフトクロック信号の適切なパルシン
グによって蓄積段ＦＦ、にロードされる。そこで第２ス
イツチＳＨｔはオープンとなり、第１スイッチＳ−１は
再びクローズされ、蓄積手段ＦＦ、によって受とられた
出力段ＯＸＸの出力データ（応答）はスキャン出力ピン
２０ｅ−６において検出さるべきスキャンパスＰ＊ｃａ
ａにそってシフトされる。この相が首尾よく完成すると
信号がすべての端子Ｔ ｉ ＋ ’ｒｅ ｌ Ｔｘ−＋
＋ ｌ ＴＸおよびＴｘ＊ｌ、すべての信号通過ノード
Ｎ、よりＮ４、スイッチＳＷ、、 ＳＷｆおよびＳ−６
、およびデータ蓄積手段さらに個々論理機能ブロック（
すなわちＭＣＬＢｇｌＭＣＬＢｙ等）を通過する可能性
が確証される。 信号を第３のスイッチＳＷ、を通すことについては何ら
試みがなされていなかったがそれにもか−わらず第３の
スイッチ５ＩＡ３が信号を通す能力に決定的な能力を有
する第２および第３のノードの信号通過可能性が信号を
つぎにのべる迂回信号パスを通すことにより確証できる
ことは注目すべきである。なお迂回バスは端子Ｔｉ、ノ
ードＮ２、スイッチＳＷ、 、蓄積手段ＦＦＸ、ノード
Ｎ１、スイッチＳＷ、 、ノードＮ１、端子Ｔ０、っぎ
の論理機能ブロックＭＣＬｋ 、およびつぎのテストブ
ロックすなわちＴＢ□２もしくはつぎのＩ１０ピンの何
れかによって構成される。 第１から第４までの電子駆動スイッチＳＷ、−ＳＷ。 は、電界効果形バス（通過）トランジスタ、ＣＭＯ３（
相補型金属−絶縁体一半導体）形伝送用ゲートおよびバ
イポーラ・パス（通過用）トランジスタを含む多くの周
知のスイッチングデバイスより構成することができる。 第６図は、これらのスイッチ５Ｗ＝ＳＷ、がそれぞれＮ
チャンネル・電界効果形パストランジスタＱ１からＱ、
（すべて等しい寸法よりなる）から構成されている好適
な実施例６００を図示している。パス・トランジスタＱ
、〜Ｑ４は、論理機能ブロックＭＣＬＢＸ”とＭＣＬＢ
、”と−しょに（第６図に図示されていない坪導体基板
内に一体化形成されたソースとドレイン領域ＳとＤ、お
よび走査試験路Ｐ、。７の残りの部分とを備えている。 当該技術の専門家であれば、用語「ソース」と「ドレイ
ン」とは、電界効果形バス・トランジスタと連結して使
用すれば交換可能であり、かつパス・トランジスタの信
号人力および出力ボートのいずれかを指定するのに用い
られることが判る。 このような技術者であれば、またＮチャンネル・パス・
トランジスタは、正論理方式２進数のロー（プルダウン
電圧）を通過さすのに十分適しており、またこのような
トランジスタは２進数のハイ（プルアップ電圧）を通過
させる時に都合の悪いことにしきい値電圧Ｖア （即ち
０．６〜１．５ Ｖ ）を低下させることを理解してい
るものである。更に当該技術の専門家は相補型Ｐチャン
ネル・パストランジスタは逆特性を示す、即ち、Ｐチャ
ンネルパストランジスタは容易に２進のハイ電圧を通過
させるが、都合の悪いことに、２進のロー電圧を通過さ
せようとすると、しきい値電圧を低下させるということ
も理解している。 もしも同じ型式の２個のパス・トランジスタの間に競り
合いが生ずるならば、最初のトランジスタは２進のロー
電圧を通過させようと試み、それによって共通ノードを
論理ローレベルに充電しようとし、一方他方のトランジ
スタは２進のハイ電圧を通過させようとし、それにより
同じ共通ノードを論理ハイレベルに充電しようとする。 ロー電圧を通過させるトランジスタは両方のトランジス
タがＮチャンネル型である場合に、その相手に打勝つこ
とになり、また２進のハイ電圧を通過させようとするト
ランジスタは、両方のパストランジスタがＰチャンネル
形である場合にその相手に打勝つことになる。この現象
を蘇で述べる理由は次の理由による、即ちそれは、トラ
ンジスタＱ３とＱ４の両方が（製造上の欠陥によって）
反対の信号を通過させようと同時に試みるものであれば
、ノードＮ３において発生し得る第１の競争の条件と、
トランジスタＱ、とＱ２の両方が（再び製造上の欠陥に
よって）反対の信号を通過させようと同時に試みるもの
であれば、ノードＮ、において発生し得る第２の競争の
条件とを解決するのに重要な役割を演するからである。 ノードＮ１においてこのような競争の可能性は上記試験
の第１段階に関して既に論じられた。第６図の実施例６
００に特に関連して知り得ることは、出力段ＯＸＸが低
電圧レベル（即ち、論理ロー、Ｌ）を出力しているなら
ば、データ記憶手段（フリップフロップ） ＦＦｘ−＋
は反対の、高電圧レベル（即ち、論理ハイ、Ｈ）を出
力している。また、設計上或は製造上の欠陥のいずれか
のために、トランジスタＱ、とＱアの双方が導通となり
、それから（トランジスタＱ、とＱ２の双方がＮチャン
ネル・デバイスである場合に）ロー通過のトランジスタ
Ｑ２はハイ通過のトランジスタＱ、に打勝って、論理ロ
ー（Ｌ）電圧は期待値の論理ハイ（Ｈ）の電圧の代りに
フリップフロップＦＦ、の入力端子］゛８に現われるこ
とになる。この競争の効果は試験の初期の段階の途中で
検出され得て、欠陥のあるチップは、更にチップを試験
して附加的な時間を消費する前に不合格にされ得るもの
である。 第６図に示すように、出力段ＯＸＸは全面的のチップ（
６００）の全体のリセット線Ｒ３Ｔに結合されたリセッ
ト端子Ｒおよびチップの汎用セット線Ｕ−５ＥＴに結合
されたセット端子ＳＥＴとを有するフリップフロップＦ
ＦＸ、を備えた「記録された」出力であることが好まし
い。Ｒ３Ｔ線を活性化し、ロック手段２５０（第４図（
Ｂ）を参照）を開錠することにより試験モードが最初開
始されると、すべての論理ブロックＭＣＬＢの記録され
た出力は自動的にリセットされることになり、それによ
ってローレベル（Ｌ）を各試験ブロックＴＢ、の１次入
力端子Ｔ、上に設けることになる。すべての試験ブロッ
クのフリップフロップＦＦＸ−□ＦＰＸ、ＦＦＸ＋Ｉ
などはそれからセットされ（即ちハイＨの系列において
走査バスに移動することにより）、それにより各試験ブ
ロックの直列入力端子Ｔｘ−１上に高レベル（Ｈ）を設
け、それにより電位の競合条件がすべての試験ブロック
ＴＢＸの第１および第２のスイッチングトランジスタＱ
、とＱ２について作成される。もしもＱ、とＱ２とが同
時に導通ずれば、試験ブロックのフリップフロップＦＦ
Ｘ−０ＦＦＸ。 ＰＦＸ。１などのデータをシフトすることにより先に説
明したようにこの競合は検知され得て、これらのデータ
は（走査バスを介して直列に、或は（図示されてない）
試験ブロックのフリップフロップのセット線により並列
にいずれかの方法により）、。 起源的にはデータにロードされた２進数の１の代りに、
（Ｑ、の相手に打勝つ作用により強制されて）２進数の
Ｏを含むことに注意すべきである。 このような競合を容易に検知し得る他の方法は後で論す
ることにする。 ２進数の１ （Ｈレベル）を通過させようとする時に、
パストランジスタＱ１〜Ｑ４の各々は１しきい値電圧ｖ
１を低下させるから、バス・トランジスタＱ、〜Ｑ４を
通過した信号を受信する能動化成分（即ちＦＦ、、
Ｉ、□およびＦＦゎ１）のスイッチングレベルはレベル
推移を補償するように調整されるべきである。調整が行
われなければ、静的電流はそれらの電源と接地レールの
電圧レベルと異なる入力電圧により駆動されるＣＭＯＳ
インバータを流れる可能性があるが、これは好ましくな
いことである。そのようにする一つの方法は、能動素子
におけるＦＥＴトランジスタ（Ｑ、〜Ｑ４がＮチャンネ
ル・パストランジスタである第６図の場合に関しては特
にＰチャンネルＦＥＴ）のしきい値電圧を、予め設定さ
れた、シフトされたレベルに設定することであり、この
シフトされたレベルは、ディジタル信号をパストランジ
スタを介してというよりむしろ金属線を介して直接に受
信する能動素子戒分用に使用されるレベルとは異なって
いるものである。（このことは相異なる不純物濃度をも
つＦＥＴチャンネル領域をドープすることにより、もし
くはこのようなチャンネルを本来のま覧に（ｉｎｔｒｉ
ｎｓｉｃ） しておくことにより行われ得る。）レベル
調整された能動化成分の入力端子は、このようなレベル
推移を示すために、第６図においては星印（＊）を用い
てマークされている。（ついでながら、星印はまた、直
接よりはむしろ抵抗容量性相互接続により駆動される能
動戒分用の、第５図におけるスイッチングレベルの選択
的調整を示すために用いられるが、これは静的な考察と
いうよりはむしろ動的な考察を以て処理しなければなら
ない。） 第６図の４個の「ノード」を参照すれば、第１のノード
Ｎ１は、第１および第２のパストランジスタＱ１とＱ２
の双方のドレイン領域りとして同時に役立つような構造
を有することが好ましい。 第２のノードＮｔは第２と第３のパストランジスタＱ２
とＱ、のソース領域Ｓとして同時に用いられるように構
成されている。そして第３のノードＮ、は第３と第４の
パストランジスタＱ、とＱ４のドレイン領域りとして同
時に用いられるように構成されている。共有するソース
／ドレイン領域は太線で第６図に図式的に示されている
。所望されれば、ソースとドレイン領域の共有は、第４
のノードＮ４を引き続いて試験ブロックに接続するため
選択的に拡散され得る。即ち、ノードＮ４はＱ４とＱ
１’により共有されるように次の試験ブロックＴＢ、。 １における第１のパストランジスタＱｌ’のソースＳを
更に規定することができる。 然らざる場合には、基板接点ＣＸ＋１ と金属化接続線
路Ｔ Ｘ ＋ １ とは試験用ブロックの一方から他方
へ相互接続用に使用され、それにより走査用通路Ｐｓｃ
ａｒ＋を規定することが可能である。 第６図の実施例６００は、すべての試験用ブロックＴＢ
、−□ＴＢ、、 ＴＢ、、１ などに接続し、かつ之等
により共有される試験用ブロック制御ユニット２１６
ｂを備えている。制御ユニット２１６ｂは、Ｘ制御線路
をＸ２制御線路に結合する制御ユニット２１６ｂは、反
対同志の制御信号Ｘ１とＸ２とがそれぞれ発生されるよ
うに、Ｘ、制御線路をＸ２制御線路に結合させる第１の
インバータ■１と、反対同志の制御信号Ｘ０とＸ４とが
それぞれ発生されるように、Ｘ０主要制御線路をＸ４制
御線路に結合させる第２のインバータ！２とを具備して
いる。 試験モードの間、主要制御線路Ｘ０は常にロー（例えば
接地電位）に保持され、制御線路Ｘ、は常にハイ（例え
ば＋５ｖにおいて）電位と接続されている。それぞれの
制御線路Ｘ、とＸ２上のレベルＸ、、Ｘ、は常に相互に
反対であるのでパストランジスタＱ、とＱ２の１個のみ
が与えられた時刻においてＯＮにされるべきである。製
造上の欠陥のためにＱ、とＱ２とが同時にＯＮになれば
、これは先に述べた競争検出方法により検知され得る。 主要制御線路Ｘ０またはそのブランチＸ０ＩＸ ｏｈは
すべての試験ブロックＴＢゎＴＢ、や１、などにおいて
第３のパストランジスタ即ちＱ３１Ｑ：ｌ’等のゲート
Ｇを通って直列に接続されるので、そのようなゲートの
連続性は特殊の試験ブロックＳＴＢ□ＳＴＢ、を使って
先に述べたように試験することができる。 第７図を参照すればＸ／Ｙマトリックスにおいて配設さ
れる複数の試験ブロックＴＢＸ、用の可能なレイアウト
７００が透視図に概略的に示されている。 レイアウト７００において複数のゲート線路ＧＬ、ない
しＧＬ４は、図示の如く相互に極めて近く近接して（即
ち５ミクロンより小さく離れて）配置されている。ゲー
ト線路ＧＬ、〜ＧＬ４は深くドープされた（Ｎ”または
Ｐ”）多結晶シリコンより構成されることが望ましく、
薄いゲート用酸化物層１０６（第７図には図示されてい
ない）により単結晶シリコン基板１０５（好ましくは第
３図（Ｆ）に図示された同じ基板）上に支持される。第
１から第５まで拡ｆＰ１領域の列ＯＲ＋＋−ＯＲ＋ｓ
、 ＤＲｔ＋〜ＤＲｚｓ、およびＤＲ３，〜ＤＲ３，は
マトリックス類似方式で移植マスクとして多結晶シリコ
ンゲート線路ＧＬ、〜ＧＬ、を使った基板１０５内に移
植（インブラント）され、それぞれの列において図示の
如く、それぞれの第１から第４までのパストランジスタ
Ｑ、−Ｑ、を規定する。それぞれの拡散領域ＤＲ＋ｔ〜
ＤＲ３Ｓに対して、それぞれのオーム接触ＣＩｌ〜Ｃ３
Ｓが行われる。 第７図において、唯一の試験ブロックの全回路ＴＢ、、
が図示され、他の試験ブロックの回路が図示されない間
は拡散領域の列の上に配設されている。 明瞭にされるべきことは、ＴＢ、、の同一の試験ブロッ
ク回路は、拡散領域ＤＲｚ＋〜ＤＲｇｓ 、 ＤＲ：ｌ
ｌ〜ＤＲ３５などを具備する列に沿って転写され得るこ
とである。 このような残りの試験ブロック回路の図描は第７図の図
描における混乱を避けるために計画的に省略されている
。当該技術の専門家にとって明らかとなることは、拡散
領域とゲート線路を更に加えることにより、同じ試験ブ
ロック回路のレイアウトはまた拡散領域ＤＲ０〜ＤＲ３
ｓの図描マトリックスの左と右とに段階の繰返しが行わ
れ得るが、再びこのような回路構成は簡略化のために省
略されていることである。 拡散領域接触部ＣＩ＋とそれから垂直に出ている導体Ｔ
ニー、とは第６図に示したソース接触部ＣＸ−。 と直列入力端子Ｔや−１とに対応するものである。 導体Ｔｘ−＋ は第１のスイッチングトランジスタＱ。 を走査通路ＰＳＣＩ１１の前の直列要素（ＴＢＸ−１）
に結合させる。走査人力ピン２０ｅ−１は走査通路Ｐｉ
ｅａｍを介して接触部ＣＩ ＋に直列に結合するように
概略的に図示されている。 第７図のある部分は基板１０５の上方の立面図として概
略的に図示され、またその他の部分は基板１０５から離
れて位置しているが、当該技術の専門家にとって明らか
となるべきことは、これらの双方の部分は基板１０５内
において、もしくは基板１０５に一体化して付着されて
実際に規定され得るということである。両者は単に図示
上の都合のために基板から離れて示されている。第６図
と第７図との間の残余の部分の対応は、大部分明白であ
るのが当然で、したがって、これ以上倉入りに説明する
ことはしない。拡散領域ＤＲ＋ｚ−ＤＲ，，と基板接触
部ＣＩ□〜ＣＩＳとはそれぞれ第６図の信号導通ノード
Ｎ１〜Ｎ４とそれに付属する接触部Ｃ，，Ｃ，。 Ｃ８およびＣＸ ＋ １ とに対応する。 各列の拡散領域間の浅くドープされたチャンネル領域（
Ｐ−）の上に横たわる細長いゲート線路ＧＬ、〜ＧＬ４
の部分は、各列のトランジスタＱ、〜Ｑ４のそれぞれの
ゲート電極Ｇｌｌ〜Ｇ１４を規定する。第１のゲート接
触部ノードＣＧＩは、第１の制御信号Ｘ、をそのゲート
線路ＧＬ＋に供給するように第１のゲート線路ＧＬ、の
一端（前方端）に付加されて図示されている。第１のゲ
ート線路ＧＬ、の反対の（後方）端はインバータ１１の
入力端に結合して図示されている。インバータｈの出力
端は、第２の制御信号Ｘ２をそのゲート線路ＧＬｔに供
給するように、第２のゲート線路ＧＬ、の隣接する（後
方）端に結合して図示されており、一方策２ゲート線路
ＧＬ、の反対方向の（前方）端は、第１および第２ゲー
ト線路ＧＬ、とＧＬ２の連続性を試験するための走査通
路ｐＨｌｆｉ内に含まれた連続性検出用シフトレジスタ
５ＲＲ−１（即ち特殊試験ブロック５ＴＢ）に結合され
ている。 第２のゲート接触部Ｃ６□は第７図に示されて、第２ゲ
ート線路ＧＬ２の前方端に接触しており、かつその前方
端を連続性検知用シフトレジスタＳＲ−＋のデータロー
ディング端子（Ｘ２）に接続している。 ゲート線ＧＬ、の前方端におけるこの第２ゲート接触部
ＣＧ４の位置決めは、その実際の位置の指示としてより
むしろ図示および記号表示上の都合で選択されるもので
ある。そのゲート線を所望の制御レベルＸ２まで充電す
るために第２のゲート線路ＧＬ、に対し少くとも１回の
接触がなされることが必要である。当該技術の専門家で
あれば、第２のゲート接触部Ｃ６□が第２のゲート線Ｇ
Ｌ２の後方端に配置され、インバータＩ、の出力端子を
ＧＬ、の後方端に結合させ得ること、および第２のゲー
ト線ＧＬ、の前方端が金属接点により直接結合されるよ
りもむしろ、連続性検知用シフトレジスタＳＲ。 のデータ人力段に容量的に結合可能であることを理解す
るてあらう。（例えば、第２のゲート線ＧＬ。 はシフトレジスタＳＲ，，における入力ＦＥＴ）ランジ
スタのゲートを形成可能である）。これは大部分設計上
の選択の問題である。 更に、第１のゲート線ＧＬ、の後方端はまた同様に第１
インバータ１１の人力に容量的に結合可能であることも
理解されるであらう。ゲート線ＧＬ。 とＣｔ、Ｚの各々に対して１個又は２個の金属接触部の
いずれを使用するかの決定はこりでは重要でない。重要
であることは、配置により、第１および第２のゲート線
ＧＬ、とＧＬ、の片方または双方の連続性をチエツクす
るため、およびそのようなゲート線を制御線Ｘ＋ とＸ
２とに操作可能に結合させるための直列導通路が得られ
ることである。第１および第２のゲート線ＧＬ、とＧＬ
、の連続性が証明され得るのは、Ｌ／Ｓモード選択ピン
２０ｅ−３を通って高電圧および低電圧レベルの系列を
供給すること、これらのレベルを制御線Ｘ１を介して、
第１のゲート線ＧＬ、の前方端からその後方端まで第１
のゲート接触部ＣＧＩを介して、第２のゲート線ＧＬ２
の後方端からその前方端まで第１のインバータＩｔを介
して、第２のゲート接触部Ｃ６□を介して、および制御
線Ｘ２を介して、高電圧および低電圧レベルを通過させ
ること、このように送信されたレベルを連続性検知用シ
フトレジスタＳＲ−＋にロードすること、このようなレ
ベルを直列走査通路Ｐｓｃａｎを介しておよび走査出力
ピン２０ｅ−６からシフトすることによるものである。 このような試験の成功的な完了により実証されることは
、ゲート電極Ｇ、とＧｌｚを含む直列導通路に含まれた
すべての要素の適切な形成であり、またゲート電極が適
切な制御レベル（トランジスタのしきい値電圧を越えて
またはしきい値電圧以下のいづれか）を受けることを確
認することである。直列導通路の連続性において中止が
あれば、走査出力ピン２０ｅ−６から出る出力ビットは
、直列導通路の信号発生端において、即ちＬ／Ｓピン２
０ｅ−３において、提供されるＨおよびＬ人力ビットに
対応するレベルよりはむしろ、任意のレベルに浮上する
傾向をもってあらう。直列導通路の一部分が活性化プル
アップまたはプルダウン線路に不正に短絡されるならば
、この欠陥は、直列導通路に送られたデータと、直列走
査路を介して同じく直列導通路から読取られたデータと
の間の不釣合により同様に指示されることにならう。 第７図の対称図から知り得ることは、同様の試験用戦術
は第３および第４のゲート線ＧＬ、とＧＬ。 の連続性を立証するために使用され得ることであ゛る。 予め設定された電圧レベルが試験モード作動用ピン２０
ｅ−１に送られるのは２０ｅ−４を介してであり、ロッ
ク手段２５０（図示されてない）を介して制御線Ｘ０に
通過され、（ゲート線ＧＬ３の前方端を接触して示され
ている）第３のゲート接触部Ｃａｔを介して、第３のゲ
ート線ＧＬ、の前方端からその後方端まで、第２のイン
バータＩ２を介して第４のゲート線ＧＬ、の後方端から
その前方端まで、（たとえ実用上その後方端におけるに
してもゲート線ＧＬａの前方端を接触して図示されてい
る）第４のゲート接触部ｃＧｍを介して、制御線Ｘ、を
介して、第２の連続性検知用シフトレジスタＳＲ，に送
られ、走査路Ｐｉｃａｎを介して、そして最後に走査出
力ピン２０ｅ−６から送られる。 第７図を注意深く調査すれば、試験用ブロックＴＢＸｙ
の開示された構造は、スイッチングトランジスタＱ１〜
Ｑ、のソース／ドレイン素子に対応する５個の拡散領域
ＤＲｚ〜ＤＲ＋ｓの信号導通用可能性のみならず、それ
ぞれの金属接触部Ｃ１１からＣＩ５までによりそれらの
拡ＮｔｊＩ域へ適切な接触がなされるかどうかとういこ
とをも立証し得ることを示すものである。試験用出力信
号が第１の論理関数ブロックＬＦＢ 、の出力段から通
過して記憶手段（フリップフロップ）ＦＦイに入れられ
、それから走査路Ｐ、。、に注入されると、このような
出力信号は基板接触部ＣＩ３と０１□とを通って流れね
ばならない。試験用入力信号が走査路Ｐｉｃａｎを通っ
て推移され、フリップフロップＦＦｘ内にロードされ、
そこから第２の論理関数ブロックＬＦＢ！の人力線に注
入されることが可能ならば、このような信号は基板接触
部Ｃ＋＋＋ Ｃ＋ｚ＊ Ｃ＋ｓおよびＣＩ４を通って続
いて通過せねばならない。したがって、第１および第２
の論理関数ブロックの個別的な動作の成功的な試験法に
より、第１の論理関数ブロックＬＦＢ 。 の出力と第３のパストランジスタＱ３のソース（拡散領
域ＤＲＩ：Ｉ）との間の接続（即ち接触部Ｃ３，）の連
続性と、また第３のパストランジスタＱ３のドレイン（
拡Ｉｔ Ｓｉ域ＤＲ１４）と第２の論理関数ブロックＬ
ＦＢ、 （即ち基板接触部ＣＩ４を介して）の人力線と
の間の接続の連続性とが同時に立証される。 主要制御線Ｘｏ（およびその分岐、ゲー）、ＩＣｌ３）
が高電位になる場合に意図されたように第３のパストラ
ンジスタＱ、が導通ずるならば、第１の論理関数ブロッ
クＬＦＢ 、からの信号が第２の論理関数ブロックｔ、
ｐｅｔまで通過しないことに成功するという理由はあり
得ない。 上記のことから、第３のパストランジスタＱ３のすべて
の部分、即ちゲート線ＧＬ３ 、ソースＤＲ１３および
ドレインＤＲ１４は、たとえ第３のパストランジスタＱ
３が実際にターンオン（導通にされる）されなくても、
信号を通過させる可能性に関して試験可能であるという
ことが知られる。スイッチングトランジスタＱ、の反対
方向の側に対して同時に形成され、配置されているスイ
ッチングトランジスタＱ２とＱ４の信号導通の可能性は
、走査試験法の成功的な完了により立証される。走査試
験中にトランジスタＱ２とＱ４とが適切に（即ち所望の
しきい値電圧において）動作するから、間に挾まれた、
かつ密接に近い第３のバストランジスタＱ、も、制御線
Ｘ０が高電位（＋５Ｖ）で駆動される場合に、試験層に
適切に動作するてあらうと試験中に仮定することは全く
合理的なことである。 上記方法に関して試験されなかったように思われる第３
のパストランジスタＱ３の一つの特長がある。その特長
とはトランジスタＱ３のソース領域ＤＲ１３とドレイン
領域ＤＰＩ４とが故意にでなく吸込まれてそのトランジ
スタを介して短絡回路を形成するかどうかということで
ある。然しなからこの条件はまた標準の走査試験法に対
して同時に検知され得るものである。第６図に戻って参
照すると、論理ブロックＭＣＬＢｘ （ＬＦＢ＋）の出
力段ＯＸＸがプルダウン電圧（２進数の０）を出力して
いるならば、記憶手段ＦＦＸの出力段が同時にプルアッ
プ電圧（２進数の１）を出力している間、制御線Ｘ４が
低電位に保持されている間、および第３のパストランジ
スタＱ、のソースとドレインとが故意でなく−シょに短
絡されている間、出力段ＯＸＸからのプルダウン電圧（
２進数のＯ）は何等の損失（しきい値降下）なしにトラ
ンジスタＱ、を介して直接に通過するであらうし、かつ
第４のトランジスタＱ４を介して第３のノードＮ３に供
給されているプルアップ電圧（２進数の１）に打勝つで
あらうということが知られ得る。このことがおこる理由
は、先に説明したように記憶手段ＦＦＸから２進数の１
を通過させようとする場合に、後者のＮチャンネルパス
トランジスタＱ４が少くとも１つのしきい値電圧Ｖ７の
損失を示すからである。出力段Ｏｘ、ｌの出力レベルは
したがってフリップフロップＦＦ、の出力レベルに打勝
つであらう。このような競争の条件は第２の論理関数ブ
ロックＭＣＬｔｈ （ＬＦＢｚ）の試験中に欠陥である
ことを暴露することになる。 第３のパストランジスタＱ３のソースとドレインの間の
故意でない短絡は、たとえこのような欠陥が走査試験用
チエインの完全な使用を阻止するにしても、それにも拘
らずその欠陥が第１の論理関数ブロックから第２の論理
関数ブロックＬＦＢ、の人力段Ｉｙｙまで標準使用の信
号を通過させるのを許容するから「安全保証機構」型の
欠陥を構成するから、したがって全体回路（６００）は
やはり標準使用モードにおいて意図されたように動作す
る可能性があるということをこ＼では注目する価値があ
る。 試験ブロック構造（７）ＣＭＯＳ実施例８００は概略的
に第８図に示されている。同様の参照番号は先に説明し
たものに類似のすべての要素に対して用いられる。第１
ないし第４のパストランジスタＱＮｔ〜Ｑ、４４は等し
い寸法のＮチャンネル・エンハンスメント形ＦＥＴであ
る。図示されたインバータ■。 １１１ｃ、Ｉ、、Ｌ、Ｉ、はすべてＣＭＯ３形デバイス
で出力段０ＸＸ（ＱＰ。はＰチャンネルデバイスであり
、ＱＮＩＩはＮチャンネル形デバイスである）に対して
示された同じ相補形ＰチャンネルおよびＮチャンネル構
造を有するＣＭＯＳデバイスである。インバータＩｂ、
ＩｍおよびＩ、はそれぞれのインバータＩ−，Ｉｃおよ
びＩ８よりも低い電流出力の可能性を有するので、帰還
インバータＩ、、Ｉ。 および１１は、それぞれの記憶用ラッチの状態がスイッ
チ可能である場合、新規な入力信号により優先され得る
ものである。主従（マスタースレーブ）フリップフロッ
プＦＦａｏｏは、インバータ１．。 Ｉｔ、およびパストランジスタＱＮＳ ＋ ＱＮ＆から
形成された主ラツチと、インバータＩ、、Ｉ、およびパ
ストランジスタＱＮ？＋ ＱＮＢより形成された従ラツ
チとにより規定される。 インバータ１．のスイッチングレベルは調整されて（＊
により示される）パストランジスタＱＮＳとＱＮｌまた
はＱＮｌのいずれかのしきい値降下ＶＴを補償する。重
複しないクロック位相中φｔとφ２とはフリップフロッ
プＦＦ、。。の負荷記憶およびシフト動作を制御するた
めの、ラッチ設定用トランジスタＱＮＳ Ｉ ＱＮ？と
ループ閉止用トランジスタＱ□ＩＱＮＩＩのゲートに供
給される。 インバータＩｃのスイッチングレベルは適切に調整され
て（＊により示される）、インバータにおけるＰチャン
ネルトランジスタ（即ちＱｐｏに対応して）のしきい値
電圧の適切な調整により、または当該技術分野で周知の
他の適切な手段により、パストランジスタＱＮ７〜ＱＮ
ａの各々のしきい値降下を補償する。パストランジスタ
ＱＮ：ｌを通過した信号を受ける次の論理関数ブロック
の入力段１’ｌＶのスイッチングレベルはまた適切に調
整されてトランジスタＱＮ３のしきい値電圧降下を補償
する。 しきい値調節を支援する理由は第８図のボックスＯＸＸ
内に示された詳細なＣＭＯＳインバータを参照すること
により理解され得る。ＰチャンネルトランジスタＱＰＯ
のソースが＋５■のレベルにある間およびトランジスタ
Ｑ、。のしきい値が標準値より高く調整されない間に、
このインバータＯＸＸへの人力信号が（実例により）Ｏ
Ｖ〜３．５■の範囲を越えてのみ振れるならば、そのゲ
ートにおける人力信号が３．５Ｖまで上昇し、かつ電力
消費の静的電流がトランジスタＱＰＯとＱ Ｎｏを介し
て＋５■のレールから接地のレールまで流れる場合に、
トランジスタＱ、。は望ましくないことではあるが導通
状態を維持することを継続する可能性がある。このよう
な条件を避けるために、トランジスタＱ、。のチャンネ
ル領域は天然の（本来の、またはイオン注入されない）
状態に放置され、したがってこのトランジスタは標準よ
り高いしきい値電圧を有することになり、それによって
そのゲート電圧が（実例により）３，５Ｖまで上昇する
場合に、そのトランジスタの導通を停止せしめる。その
ゲートにおいて完全なＯｖ〜５．Ｏｖの電圧の振れを受
けるトランジスタのチャンネル領域は実質的に低いしき
い値電圧をもつようにイオン注入（調整される）される
ことが好ましい。 第９図は本発明に係る競争検出用回路９００のブロック
図である。先に述べたように、本発明の集積回路は低電
力の待ち合せモードの間チップの電流引込みを減少する
ように用いられる電力ダウンピンＰＷＲ−ＯＮを備えて
いる。特に、本発明の実施例９００において、複数のト
ランジスタスイッチＱ□Ｑｒｚ ＋ Ｑｐｘなどは、チ
ップの電力レール＋ｖｃｃとチップ内の回路の非試験部
分との間に重ね合せられ、該チップは例えば分圧回路！
１１９０１や差動増幅器９０２またはチップ上に設置可
能な３状態バスドライバ９０３の集合のように静的電流
をひくことができる。電力ダウンピンＰＷＲ−ＤＮが標
準使用モードで作動される場合に、スイッチＱｐ＋ ＋
Ｑｐｔ、などは非導通になり、それにより静的電流！
、がチップの＋ＶＣＣ電力レールから接地レールまでこ
れらの非試験、静電流引込み回路（即ち分圧器９０１と
差動増幅器９０２）を通して流れるのを阻止する。 実施例９００において、電力減少用スイッチ、即ちＱ、
、（妹にｘ＝１．２，３、など）は、論理関数ブロック
（ｆｆ１７ち０）［１１）における、および／もしくは
走査試験ブロック（即ち、ＴＢ□、）（７）ＣＭＯＳイ
ンバータの電力／接地レールおよび電力／接地線路間に
挿入されない。したがって、トランジスタＱ Ｎ４が非
導通（信号ブロッキング）状態にあると考えられる間、
しかし製造上の欠陥により、第４のスイッチングトラン
ジスタＱＮ４が、第３のスイッチングトランジスタＱＮ
３がまた信号を通過している同じ時に、所望しないこと
ではあるが、信号を通過させている間に、チップが電力
ダウン（省電力）モードに設置され、反対の出力レベル
がＬＦＢ出力段０１１Ｘと試験ブロックインバータＩＣ
の出力端子において発生されるならば、実質的な量の静
的電流Ｉ５がチップの電力／接地レールの間を流れるこ
とになり、この電力の流れは回路電源９１１とチップの
接地または＋ＶＣＣピンのいづれかと直列に、単に適切
な感度の電流計９１０（または他の適切な電流検知手段
）を挿入することにより検知可能となり、それによりこ
のような電流の流れを検知するが可能となる。各試験ブ
ロックの第４のパストランジスタＱＮ４が実質的な電流
の流れを、標準使用の、電力ダウンモードの間にあるべ
きように閉塞しているならば、ごく少量の漏洩電流のみ
（ナノ・アンペア〉が電流検知手段９１０により検知さ
れるべきである。他方において試験ブロックＴＢＸの一
つにおける第４のパス・トランジスタＱＮ４が標準使用
の電力ダウンモードの間に実質的な電流を漏洩するなら
ば、数ナノアンペア以上の（即ち１ミリアンペア以上の
）電流の流れが検知されて、このような検知は欠陥部分
を指示するのに使用されるべきである。 この回路９００と試験用技術に対して、チップの試験用
ブロックの各々における各第４トランジスタＱＮ４の電
流閉塞能力は同時に立証され得る。反対方向の出力レベ
ルは、走査路内に推移され、Ｒ３ＴまたはＵ−ＳＥＴ関
数の別の使用に対し選択的である試験ベクトルの適切な
設計により、論理関数ブロック（ＬＰＢ）および試験ブ
ロック（ＴＢ）のそれぞれの集合のステージ（段）０１
１１１とインバータＩＣの出力において発生可能である
。 第１Ｏ図〜第２１図を参照すれば、本発明に係る金属構
造の集積回路の更に詳細な内容が説明され得る。第１Ｏ
図は第１１図〜第２１図で使用される電気信号の意味を
説明するための図解説明である。第２０図と第２１図と
は対応シート上に指示されるように組合せられるべき部
分において現わされている。 以下の表１は第１１図〜第２１図に示されるピン／パッ
ドの機能を説明するものである。 表１ （ＵＣＩ−関数） ／ＭＣＬＬ−関数 −Ω壮Ｚ１止ＬＺ１男扛・−・・−−３機能ピン１、）
試験モードＴＭ、における走査試験出力２、）試験モー
ドＴＭ、における部分数シフト出力 ３、）ｒＭｚにおけるプロップ遅延出力ｐ訃〕−とＬ慮
−・−一５機能ピン １、）ＴＭのいずれかにおいて、試験モード使用可能な
シフトレジスタをリセ ットする。 ２、）いづれかのＴＭにおいて５６を制御する。 ３、）ＴＭＩ において、ＴＭクロックセットフリップ
フロップのリセットを制御 する。 ４、）ＴＭＩにおいてＭｌ／ＲＤ／ＴＯｔｌＴ出力用ソ
ースを選択する。 ５、）Ｔ？ｈにおいて部分数レジスタを制御する。 一〇曵叫り一ど１堕 −−−−−−−４機能ピン１、）
パワーオン−リセット後に高電位に上昇可能 ２、）ＴＭＩにおける走査試験人力 ３、）試験コード・シフトレジスタ人力４、）ＴＩ’ｌ
！におけるフロップ−遅延入力」皿Ｚ…ＬＺ匹纏−・−
・−３機能ピン！、）ＴＭＩにおいて、走査試験用のＴ
ＢＬＫＳをクロックする。 ２、）試験モード・イネ−ブリング・シフトレジスタを
クロックする。 ３、）ＴＭｚにおいて部品数シフトレジスタをクロック
する。 一０口顎■Ｌ１１１珪 −・・−・・−３機能ピン？、
）ＴＭＩにない場合の電力ダウン ２、）ＴＭ、における場合の汎用（マスク）セット ３、）ＴＭＩにおいて、ＴＭクロックセット用ラフリッ
プフロップリセ・ントを制 御する。 肝５ＥＴ ｍ−３機能ピン １、）ＣＬＢおよびＩ１０セル・フリップフロップをリ
セットする。 ２、）試験モード・イネ−ブリング・シフトレジスタを
リセットする。 ３、）ＴＭ、において、試験モードフリップ試験モード
ＴＭ、とＴＭｚの両方に関する試験モード制御論理は第
１１図に示されている。試験モード１は走査試験信号を
制御する試験モードである。 信号線Ｓｌ’ｌ＋ はＴＢＬＫＳを試験モードにさせる
。信号線Ｓ−２はＴＢＬＫＳを走査モードまたはデータ
受信モード（第１４図（Ａ））のいずれかにさせる。 第１の試験モードＴＭ＋に入るために、キーデータは試
験モード実施可能なシフトレジスタ（第１１図に示され
た列における９個のフリップフロップｐｐ、）にクロッ
クされねばならない。キーワード０１０１００１１０
（第１２図のタイミング図参照）は試験モ−ド実施可能
レジスタにクロックされねばならない。キーデーがタレ
ジスタにクロックされている全時間の間ｐｐｓｅ？信号
は低電位に保持されねばならず、またＣＣＬに／ＴＳＷ
は低電位に保持されねばならない。いかなる時刻にもＲ
ＥＳＥＴ信号は高電位にされまたはＣＣＬＫ／ＴＳＷが
高電位にされるならば、試験モード実施可能なシフトレ
ジスタはリセットされることになる。キーデータはＤＯ
ＮＥ／ＴＩＮ（走査人力）パッド上に加えられる。走査
クロックはＭＯ／ＲＴ／ＴＣＬにバッド上に加えられ、
る。キーデータは走査クロック信号の立下り端縁上の実
施可能なレジスタにクロックされる。正確なキーデータ
が使用可能なレジスタにクロックされた後に、キーデー
タは復号化される。走査クロックの次の立下り端［ｌ］
（第１２図参照、かぎ括弧の数はタイミング点を示す
）上で、ＴＭ＋ クロックセットフリップフロップはセ
ットされて高電位（Ｈ）を出力する。 試験モードＴＭ、が使用可能とすると、ＳＷＩ線は低電
位になる。これにより試験ブロックＴＢＬＫＳを試験モ
ードにする。 ＣＣＬＫ／ＴＳＷ線は、試験モードＴＭ、 とＴＭ、の
いずれかにおいて、ＳＷｔ線の反対極性であり、ＴＭ、
の場合にはＩＮＨＩＢＩＴの反対極性である。ＩＮＨＩ
ＢＩＴはＴＭ、でない場合には使用不能（高電位）であ
る。 ＣＣＬに／ＴＳＷが低電位〔４〕になると、ＩＮ旧Ｂｌ
’ｒは高電位になり、Ｓ−２は高電位になり、ＴＢＬＫ
Ｓをブタ受信モードにする。ＩＮ旧ＢＩＴは個別の配線
によるＣＬＢ （第１４図（Ｂ））と！１０セル（第１
７図）におけるフリップフロップのＳおよびＲ入力線に
対し、局部発生のＳＥＴおよびＲＥＳＥＴ命令を選択的
に閉塞するのに用いられる。 ＣＣＬに／ＴＳ−が高電位〔６〕になり、かつ回路が尚
ＴＭ、にある場合、Ｓ６とＩＮ旧ＢＩＴとは低電位にな
る。これによりＴＢＬＫＳを走査人力／出力モードにす
る。それはまたすべてのＣＬＢとすべてのＩ１０セルに
おける記録された出力用フリップフロップをして、組合
せ的な論理出力によってリセット、セットまたはクロッ
クされることを禁止する。 主局セット（ＵＳｆｉＴ）と主局リセット（ＲＥＳＥＴ
）とはＩＮ旧旧Ｔにより閉塞されない（第１４図（Ｂ）
参照）。 注目すべきことは、Ｍｌ／Ｒ口／ＴＯＯＴ線は、いがな
る試験モードでもない場合に、３状態でするということ
である。試験モードＴＭ、の場合に、Ｍｌ／ＲＤ／ＴＯ
ＵＴ線は走査出力として用いられる。ＤＯＮＥ／ＴＩＮ
ピンは常に走査入力（Ｓ、、、Ｉ、）に接続されている
。 ＭＯ／ＲＴ／ＴＣＬＫピンは常に試験モード使用可能シ
フトレジスタ、ＴＢＬＫＳ、および部品数字シフトレジ
スタ（第１６図（ｃ））に接続されており、試験クロッ
ク（ＴＣＬＫ）信号の立下り端に関し、すべての要素を
クロックするために使用される。 ＤＯＮＥ／ＴＩＮピンは、７Ｍ使用可能コード（キーワ
ード）を入力し、走査試験中に試験ベクトルデータにお
いて走査するのに使用されるから、試験モードＴＭ、は
ＴＭ！に関し支配モードとされる。同じ試験モード作動
ピンはＴＭ、とＴＭ、に関し使用され、それにより試験
を実施するためのピンカウントを最少にする。部品がＴ
Ｍ、モードである場合、Ｍｌ／ＲＤ／ＴＯＯＴピンの出
力は常に走査出力レジスタからの出力である。たとえＴ
Ｍ、を設定するための使用可能コードが走査入力の間に
たまたま発生するとしても、仲、信号は尚Ｍｌ／ＲＤ／
ＴＯＵＴ ピンの機能を制御する。そして試験モードが
（ＲＴｒｌ線により）リセットされる場合、州、とＴＭ
、の双方がリセットされる。 ＴＭ、に入る場合に試験すべき第１のことは、当然Ｓ−
１線の連続性である。チップ内のＴＢＬＫＳのすべての
コラムの底部にあるのはその上の「標準化ＴＢＬＫＳ
Ｊ用のＳＷＩ信号の連続性を試験するのに熱心な「特殊
をＴＢＬＫＪ （ＳＴＢＬＫ）である。チップの上方右
側コーナーはまた２個の５ＴＢＩＪＳ （第１４図（ｃ
）〉を有し、この５ＴＢＬＫＳはチップの端に沿って伸
びているＩ１０セル（第１７図）のアレイの個別の５ｓ
ＩＩ１分岐線を試験する。各５ＴＢＬＫは長いＳＷ、分
岐線の端にあるから、標準のＴＢＬＫを通る途上で、Ｓ
Ｗ、分岐線内のある中断は、誤った論理レベルとして関
連する５ＴＢＬＫにおてい検知されることになる。 ＳＷ、線が高電位（Ｈ）である場合、ＳＷ、信号はデー
タ受信モードにおいて５ＴＢＬＫＳにクロ・ツクされる
。Ｓ−２線が低電位（Ｌ）である場合、５ＴＢＬＫＳは
ＴＢＬにの残りに沿ってＳＱＮ走査シフト線に接続され
て、ＳＷＩ試験値をＴＯＩＩＴピンにまで走査する。 ＴＭ、クロックセットフリップフロップが設定〔１〕さ
れた直後に、ＣＣＬＫ／ＴＳＷ線は高電位〔２〕になり
（ＳＷ、を低電位にさせる）、新規のＳＷ、＝０（ロウ
）値を、データ受信モードを介して５ＴＢＬＫからロッ
クし、古いＳＷ、＝１１値を５ＴＢＬＫに貯蔵する。続
くクロックサイクルは５ＴＢＬＫ値を旧／Ｒ口／ＴＯＵ
Ｔピンに齋らす。８ＣＬＢ−パイ−８ＣＬＢ配線方式チ
ップに関して、ＣＣＬＫ／ＴＳ−の高電位の端の後のク
ロックサイクル（３７，３８，７７、１２６，１，２７
゜１６２、１６３．２１２．２１３．２６２．２６３．
２９８）は出力バッドＭｌ／ＲＤ／ＴＯＵＴにおいてチ
エツクされるべきである。１０−パイ−１０ＣＬＢチツ
プに関して、ＣＣＬＫ／ＴＳＷの高電位の端の後のクロ
ックサイクル（３７゜３８、７７、１３８．１３９．２
００．２０１．２６２．２６３．３２４゜３２５、３８
６）はそれらの５ＴＢＬＫ ＳＷ＋試験値に関してチエ
ツクされるべきである。タイ湾ング図（第１２図［２］
から〔３〕まで）はＭｌ／ＲＤ／ＴＯＵＴバッドにおけ
る推移された５ＴＢＬにデータを含んでいるシーケンス
の一部を示す。 すべてのＴＢＬＫは、Ｔｌ’１．でない場合に高電位の
ＳＷＩの値を受信することを示し、チップは標準モード
の下で適切に動作し得ることを証明することは極めて重
要である。走査シーケンスは、ＳＷＩ がローの場合に
、ＴＭｔの間再び繰返されて、すべてのＴＢＬＫが試験
モードにされ得ることを証明する。 ローのＣＣＬＫ／Ｔ曲パルス（４）とＭＯ／！？Ｔ／Ｔ
ＣＬＫパルス〔５〕とは、ローＳＷ、値を５ＴＢＬＫに
引き込むように与えられる。引き続くクロッキングとＭ
ｌ／ＲＤ／ＴＯ［ＩＴパッド反応の遠近描画は第１２図
の［６］に従って示される。注意すべきことは、走査シ
フトの終了までにすべてのＴＢＬＫをハイの値で充たす
ために、先のＴＢＬＫ走査系列の前にＤＯＮＥ／ＴＩＮ
線がハイ〔２〕になることである。これにより、ＴＭ。 の間に５ＴＢＬにに貯蔵されたローのＳ−８値の完全性
が確証される。 これらの２回のＳＷ、の連続性のチエツクの後に、１１
ＣＩ−ＬＣＡ構威構成ＬＣＣ構成の走査試験法が回復し
得る。試験ベクトル人力データは走査モードのＴ Ｂ
Ｌ Ｋにロードされ、ユーザ提供の構成ファイルにより
特定されるように配線方式ＣＬＢと配線方式Ｉ１０セル
の機能を調査する。試験ベクトル入力データに対するそ
れらの反応（または誤反応）は、データ受信モードのＴ
ＢＬＫに読取られ、Ｍｌ／ＲＤ／ＴＯＵＴバッドにおい
て判読される。 ＴＭ ｔ （ＳＷ ＋ ＝ Ｏの場合）のもう一つの機
能↓汗ＷＲＤＮ／ＵＳＥＴバッドを主局セット機能（作
画）に専属使用することである（第１５図）。（（ＰＷ
ＲＤＮ）は使用不可能で、高電位である）。ＵＳＥＴが
ロー〔７〕になると、すべてのＣＬＢにおける、及びす
べてのＩ１０セルにけるフリップフロップは、ＩＮＨＩ
ＢＩＴの状態に拘らずセットされる。ＵＳＥＴがハイの
場合には、たとえＲＥＳＥＴとＣＣＬＫ／ＴＳＷの（直
がどのようなものであろうとも、ＴＭｔ モードは励起
され得ない。 ＲＥＳＥＴとＣＣＬＫ／ＴＳ−の双方はハイ〔２〕の状
態に達し、試験コード受信用シフトレジスタをリセット
することができるが、双方ともＴＭ、クロックセット用
フリップフロップをリセットすることはできない。試験
モードＴＭ、からの退出条件は円訂＝０、ＲＥＳＥＴ＝
０、ＣＣＬＫ／ＴＳＷ ＝ １である。この条件が満
足される場合、ＴＭツクックセットフリップフロップ（
ＴＭ、とＴＭ２）の双方がリセットされ、試験モードは
それから励起され標準チップ動作が再び開始され得る。 ＵＳＥＴはＴＭ、においていつまでもハイ（高電位）の
状態にいるので、最初ＴＭ、に戻ることによって試験モ
ードから退出することが可能となる。 ＲＥＳＥＴとＵＳＥＴとが共にＴＭ、の間口−であれば
、肝ＳＥＴはＵＳＥＴを優先し、すべてのＣＬＢとＩ１
０フリップフロップ〔８〕をリセットする。しかしなが
らこれはＴＭ退出条件の間にのみ発生すべきである。 最後に、試験モードからの退出条件が第１２図の
〔９〕
において図示されている。注意すべきことは、ＩＮＨＩ
ＢＩＴは履行されないで使用不能（ハイ）状態に戻るこ
とである。またＭｌ／ＲＤ／ＴＯＩＩＴは高インピーダ
ンス３状態の条件に戻る。ＲＥＳＥＴとＣＣＬに／ＴＳ
−の標準ハイ状態は、試験モードが励起された〔１０〕
後に示される０両者共に試験モードＴＭ。 とＴＭＺのいずれかにはいるためにはロウでなければな
らないから、ＤＯＮＥ／ＴＩＮにおける９ビツト・ワイ
ドテストの使用可能な（キー）コードに加えて、それら
の標準のハイ状態は、標準チップ動作の間に偶然に試験
モードに入ることを殆んど不可能にするようにさせる。 モード２の イミング ７Ｍ２ 試験モード２とはすべてのＣＬＢを介して曲りくねった
方式でくねくね動くために、（図示されてない）チップ
上に設けられた部品数シフトレジスタ（第１６図（ｃ）
）とインバータの伝播遅延試験用付帯条件を制御する試
験モードである。信号Ｓ６は部品数シフトレジスタのフ
リップフロップを制御して、ＨまたはＬ決定用プログラ
ム可能なバイアス（“Ｘｏ“内部に対し自乗として記号
化された）を受信するか、或はレジスタをシフトモード
（第１６図）にさせることにより、ロードされた部品数
を推移させるようにレジスタをシフトモード（第１６図
）にさせてそのロードされた部品数を推移せしめる。Ｓ
わはまたＭｌ／ＲＤ／ＴＯＵＴ （第１図）の出力を制
御する。ＳＷ、がハイである場合、部品数シフトレジス
タは受信モードであり、Ｍｌ／ＲＤ／ＴＯＵＴピンにお
ける出力は、伝播遅延（プロップ−遅延）試験用付帯条
件から与えられる。 ＳＷ２がローである場合、シフト
レジスタはシフトモードであり、？１１／ＲＤ／ＴＯＩ
ＩＴにおける出力は部品数シフトレジスタからのもので
ある。信号ＣＣＬＫ／ＴＳＷはＳ６の反対極性である。 ＴＭＺになるためには、モード使用可能なキーデータを
試験モード使用可能なシフトレジスタにクロックせねば
ならない。０ＩＯ１００ＩＩＨタイミング図参照）はＴ
Ｍ使用可能なレジスタにクロックせねばならない。ＴＭ
、に関するタイミング図は第１３図に示される。複合法
が設定する時間をもった後に、７Ｍ２はクロックの立下
り端においてハイ〔１〕になる。前に説明したように、
ＲＥＳＥＴとＣＣＬに／ＴＳＷとはＴＭ使用可能なシフ
トレジスタのリセットを制御する。−度ＴＭ！クロック
セット・フリップフロップがセットされると、酊０肝ま
たはＣＣＬに／ＴＳＷはハイになり得て、ＴＭレジスタ
〔２〕をリセットする。しかしながらＴＭ、コードの入
力の間に、ＲＥＳＥＴとＣＣＬＫ／ＴＳ−とはローに保
持されねばならない。 Ｓ−９はＴＭ、においてハイであるから、［ＪＳＥＴが
ハイの使用禁止である間（第１５図） 、ＰＷＲＤＮ／
ＵＳＥＴパッドはＰＷＲＤＮを制御する。したがって、
奸１斤とＣＣＬＫ／ＴＳＷの値がどのようなものてあら
うと、試験モードからの退出条件は遠戚され得ない。説
明したように、試験モードのみが退出され得て、ＴＭ。 状態になった後に標準モードが再入され得る。 Ｓｈｚがハイである場合、部品数シフトレジスタはデー
タ受信モードにある。クロック〔３〕の次の立下り端に
おいて、部品数は部品数シフトレジスタの部品数ブロッ
クＰＮＢＬＫにクロックされることになる。クロック〔
４］の次の立下り端の前に、ＣＣＬに／ＴＳＷはハイ（
３１／２）の状態にされるべきであり、部品数シフトレ
ジスタをシフトモードにさせ、部品数シフトレジスタを
Ｍｌ ／ＲＤ／ＴＯｕＴ出力パッドに接続する。この時
において部品数の最大有効数字はＭｌ／ＲＤ／ＴＯＯＴ
ピンにおいて読取ることができる。クロックの次の１９
の立下り端において、２０ビツト・ワイド・部品数の残
余の数字を読取ることが可能である。 Ｓ６がハイの状態になる場合、ＤＯＮＥ／ＴＩＸ線上の
変化はＭｌ／ＲＤ／ＴＯＯ↑〔２４〕上の伝播遅延の変
化を反射する。ＲＥＳＥＴローは、ＴＭ、 （２５）
の状態のように、すべてのＣＬＢとＩ１０記憶素子をリ
セットする。 ＴＭ、信号はＭｌ／ＲＤ／ＴＯＯＴバッドを３状態でな
いようにする如く動作し、ＴＯＵＴピンをアクティブ出
力として動作することを可能にする。ＴＭ、に関するキ
ーコードが入るまで（第１２図）、部品はＴＭよ［２６
］状態を維持する。それからＴＭ、が支配モードである
から、ＴＭ、信号のハイの値は重要でない。 ゛ モード（ＰＣＭ 配線方式のＬＣ＾（ＨＬｃ＾）がソフトワイヤのデバイ
スをもつ一つながりのチェーン内に設けられれば、配線
方式デバイスは、たとえＨＬＣＡが構成それ自身を必要
としなくても、一つながりの構成動作の間ソフトワイヤ
ードデバイスをエミュレートすることが可能であるべき
である。したがって、一つながりのチェーンの構成動作
の間に、構成データ・ピットストリームは、構成ビット
の時にピットストリーム内容または系列を変更すること
なしに、恰もソフトワイヤ可能なデバイスを通過してい
るかのように、構成データ・ピットストリームは次のデ
バイスにまで継続してＨＬＣＡを通過されなければなら
ない。 このことを完成するために、沢山のことが行われる。発
振用のタイマーは、マスクプログラマブル量の時間が経
過した（即ち１５Ｉ！Ｉｓのうち６４μｓ毎）後にのみ
、爾をハイに引くようにセットされる。 このプログラムされた時間はソフトワイヤード部品の構
成時間に密接に釣合うように選定される。 ＦＯＲがハイの状態になった後にＤＯＮＥピンに接続さ
れたソフトワイヤード部品がアクティブ・ローにそれを
引込まなければ、（そのプルアップトランジスタへの連
絡材がしたがってプログラムされるならば）パッシブハ
イの状態にＤＯＮＢピンは少々引込まれる。ＳＷ、＝１
でＤＯＭＥＴ＝ １ （第１１図）の場合にＴＲｌ５Ｔ
ＡＴＥはローに維持される。これは３状態を形威し、３
個のピンを除いたすべてのピンの出力にパッシブプルア
ップを適用する。この３個のピン（第１４図（Ｄ）参照
）は以下に説明するように、特定のＰＣＭ機能に関し選
定されるならば３状態にはされない。したがって、如何
に構成しているかに関係なく、ＨＬＣＡの他のピンは、
構成されているソフトワイヤード部品の接続ピンと衝突
することはできない。ＤＯＮＥＴがロー状態になった後
にはじめて、ＨＬＣＡは、出力ピンとして作用するよう
に構成されているそのピンの部品をアクティブに駆動す
ることができる。 ３個の３状態でないピンは擬似構成モード（ＰＣＭ）の
間に特殊な機能を有する。一つは構成データの出力ＤＯ
ＵＴ、ピン７３（第１４図（Ｄ））である。ＤＯＵＴは
トランジスタゲートにより直接にＤＩＮ （ピン７２）
の人力、即ち構成データピンに接続されている。 これにより構成ビットストリームは一つながりのチェー
ン内の他のデバイスを構成するために直接に通過される
ことを保証される。第１４図（Ｄ）に示されるように上
部右端とピン７３の間の伝送ゲート制御用論理を詰め込
むことにより完成される。 ＤＯＮＢがハイ状態になる場合、ピン７３は構成された
ように動作する。その他の２個の３状態でないピンはＨ
ＤＣ（構成ピン３４の間はハイ）とＬＤＣ（構成ピン３
６の間はロー）であり、これらはＰＣＭ０間にＳＷ Ｄ
ＯＮＢにより（それぞれ）ハイとロー状態に引込まれる
。これら３個の出力ピン（Ｐ７３Ｐ３４．Ｐ３６）は１
比ＣＡカストマ−の選択において述べられたように動作
する。一つながりのチェーン動作を完成するように特に
選択された場合に、これらはピンの残りのように３状態
にされる。 ＤＯＮＢがハイ状態になった後にＤＯＮＥ ＳＷ＋信号
（第１４図（Ｄ））は発振用タイマー（図示してない）
を遮断する。ＰＷＲＤＮがロー状態になる場合、すべて
のピンは入力または出力として動作することを使用禁止
され、ＴＲｌ５ＴＡＴＥはプルアップをターンオフする
ためにハイ状態を引き込み、外部の世界（第１１図）に
対してチップが完全に死んだように見せる。ロー状態に
なるＩＮＨＩＢＩＴはＴＲｌ５ＴＡＴＥをロー状態に引
き込むことにより、ＴＭ、走査試験中ノイズを削減する
。 最後にＤＯＮＥ／ＴＩＮ線は走査試験中にトグルで留め
られているから、ＳＷ、 ＝Ｏ（ロー設定）によりＤＯ
ＮＥＴは出力を３状態にすることが不可能であり、或は
ピン７３ 、３４又は３６をＰＣＭモードに設置するこ
とを保証する。したがって、ＴＭ、の状態の間すべての
ピンは標準動作用に構成されたように接続される。 一度上記開示が完全に理解されると、種々の修正と変更
とは当該技術の専門家に明白となるであろう。好適な実
施例に関する上記詳細な説明は、本発明の精神と範囲を
単に図示することを意図するもので、限定する意味を与
えるものではないことを理解すべきである。請求された
説明の範囲は次の請求の範囲を参照することにより一層
適確に規定されるものである。
において図示されている。注意すべきことは、ＩＮＨＩ
ＢＩＴは履行されないで使用不能（ハイ）状態に戻るこ
とである。またＭｌ／ＲＤ／ＴＯＩＩＴは高インピーダ
ンス３状態の条件に戻る。ＲＥＳＥＴとＣＣＬに／ＴＳ
−の標準ハイ状態は、試験モードが励起された〔１０〕
後に示される０両者共に試験モードＴＭ。 とＴＭＺのいずれかにはいるためにはロウでなければな
らないから、ＤＯＮＥ／ＴＩＮにおける９ビツト・ワイ
ドテストの使用可能な（キー）コードに加えて、それら
の標準のハイ状態は、標準チップ動作の間に偶然に試験
モードに入ることを殆んど不可能にするようにさせる。 モード２の イミング ７Ｍ２ 試験モード２とはすべてのＣＬＢを介して曲りくねった
方式でくねくね動くために、（図示されてない）チップ
上に設けられた部品数シフトレジスタ（第１６図（ｃ）
）とインバータの伝播遅延試験用付帯条件を制御する試
験モードである。信号Ｓ６は部品数シフトレジスタのフ
リップフロップを制御して、ＨまたはＬ決定用プログラ
ム可能なバイアス（“Ｘｏ“内部に対し自乗として記号
化された）を受信するか、或はレジスタをシフトモード
（第１６図）にさせることにより、ロードされた部品数
を推移させるようにレジスタをシフトモード（第１６図
）にさせてそのロードされた部品数を推移せしめる。Ｓ
わはまたＭｌ／ＲＤ／ＴＯＵＴ （第１図）の出力を制
御する。ＳＷ、がハイである場合、部品数シフトレジス
タは受信モードであり、Ｍｌ／ＲＤ／ＴＯＵＴピンにお
ける出力は、伝播遅延（プロップ−遅延）試験用付帯条
件から与えられる。 ＳＷ２がローである場合、シフト
レジスタはシフトモードであり、？１１／ＲＤ／ＴＯＩ
ＩＴにおける出力は部品数シフトレジスタからのもので
ある。信号ＣＣＬＫ／ＴＳＷはＳ６の反対極性である。 ＴＭＺになるためには、モード使用可能なキーデータを
試験モード使用可能なシフトレジスタにクロックせねば
ならない。０ＩＯ１００ＩＩＨタイミング図参照）はＴ
Ｍ使用可能なレジスタにクロックせねばならない。ＴＭ
、に関するタイミング図は第１３図に示される。複合法
が設定する時間をもった後に、７Ｍ２はクロックの立下
り端においてハイ〔１〕になる。前に説明したように、
ＲＥＳＥＴとＣＣＬに／ＴＳＷとはＴＭ使用可能なシフ
トレジスタのリセットを制御する。−度ＴＭ！クロック
セット・フリップフロップがセットされると、酊０肝ま
たはＣＣＬに／ＴＳＷはハイになり得て、ＴＭレジスタ
〔２〕をリセットする。しかしながらＴＭ、コードの入
力の間に、ＲＥＳＥＴとＣＣＬＫ／ＴＳ−とはローに保
持されねばならない。 Ｓ−９はＴＭ、においてハイであるから、［ＪＳＥＴが
ハイの使用禁止である間（第１５図） 、ＰＷＲＤＮ／
ＵＳＥＴパッドはＰＷＲＤＮを制御する。したがって、
奸１斤とＣＣＬＫ／ＴＳＷの値がどのようなものてあら
うと、試験モードからの退出条件は遠戚され得ない。説
明したように、試験モードのみが退出され得て、ＴＭ。 状態になった後に標準モードが再入され得る。 Ｓｈｚがハイである場合、部品数シフトレジスタはデー
タ受信モードにある。クロック〔３〕の次の立下り端に
おいて、部品数は部品数シフトレジスタの部品数ブロッ
クＰＮＢＬＫにクロックされることになる。クロック〔
４］の次の立下り端の前に、ＣＣＬに／ＴＳＷはハイ（
３１／２）の状態にされるべきであり、部品数シフトレ
ジスタをシフトモードにさせ、部品数シフトレジスタを
Ｍｌ ／ＲＤ／ＴＯｕＴ出力パッドに接続する。この時
において部品数の最大有効数字はＭｌ／ＲＤ／ＴＯＯＴ
ピンにおいて読取ることができる。クロックの次の１９
の立下り端において、２０ビツト・ワイド・部品数の残
余の数字を読取ることが可能である。 Ｓ６がハイの状態になる場合、ＤＯＮＥ／ＴＩＸ線上の
変化はＭｌ／ＲＤ／ＴＯＯ↑〔２４〕上の伝播遅延の変
化を反射する。ＲＥＳＥＴローは、ＴＭ、 （２５）
の状態のように、すべてのＣＬＢとＩ１０記憶素子をリ
セットする。 ＴＭ、信号はＭｌ／ＲＤ／ＴＯＯＴバッドを３状態でな
いようにする如く動作し、ＴＯＵＴピンをアクティブ出
力として動作することを可能にする。ＴＭ、に関するキ
ーコードが入るまで（第１２図）、部品はＴＭよ［２６
］状態を維持する。それからＴＭ、が支配モードである
から、ＴＭ、信号のハイの値は重要でない。 ゛ モード（ＰＣＭ 配線方式のＬＣ＾（ＨＬｃ＾）がソフトワイヤのデバイ
スをもつ一つながりのチェーン内に設けられれば、配線
方式デバイスは、たとえＨＬＣＡが構成それ自身を必要
としなくても、一つながりの構成動作の間ソフトワイヤ
ードデバイスをエミュレートすることが可能であるべき
である。したがって、一つながりのチェーンの構成動作
の間に、構成データ・ピットストリームは、構成ビット
の時にピットストリーム内容または系列を変更すること
なしに、恰もソフトワイヤ可能なデバイスを通過してい
るかのように、構成データ・ピットストリームは次のデ
バイスにまで継続してＨＬＣＡを通過されなければなら
ない。 このことを完成するために、沢山のことが行われる。発
振用のタイマーは、マスクプログラマブル量の時間が経
過した（即ち１５Ｉ！Ｉｓのうち６４μｓ毎）後にのみ
、爾をハイに引くようにセットされる。 このプログラムされた時間はソフトワイヤード部品の構
成時間に密接に釣合うように選定される。 ＦＯＲがハイの状態になった後にＤＯＮＥピンに接続さ
れたソフトワイヤード部品がアクティブ・ローにそれを
引込まなければ、（そのプルアップトランジスタへの連
絡材がしたがってプログラムされるならば）パッシブハ
イの状態にＤＯＮＢピンは少々引込まれる。ＳＷ、＝１
でＤＯＭＥＴ＝ １ （第１１図）の場合にＴＲｌ５Ｔ
ＡＴＥはローに維持される。これは３状態を形威し、３
個のピンを除いたすべてのピンの出力にパッシブプルア
ップを適用する。この３個のピン（第１４図（Ｄ）参照
）は以下に説明するように、特定のＰＣＭ機能に関し選
定されるならば３状態にはされない。したがって、如何
に構成しているかに関係なく、ＨＬＣＡの他のピンは、
構成されているソフトワイヤード部品の接続ピンと衝突
することはできない。ＤＯＮＥＴがロー状態になった後
にはじめて、ＨＬＣＡは、出力ピンとして作用するよう
に構成されているそのピンの部品をアクティブに駆動す
ることができる。 ３個の３状態でないピンは擬似構成モード（ＰＣＭ）の
間に特殊な機能を有する。一つは構成データの出力ＤＯ
ＵＴ、ピン７３（第１４図（Ｄ））である。ＤＯＵＴは
トランジスタゲートにより直接にＤＩＮ （ピン７２）
の人力、即ち構成データピンに接続されている。 これにより構成ビットストリームは一つながりのチェー
ン内の他のデバイスを構成するために直接に通過される
ことを保証される。第１４図（Ｄ）に示されるように上
部右端とピン７３の間の伝送ゲート制御用論理を詰め込
むことにより完成される。 ＤＯＮＢがハイ状態になる場合、ピン７３は構成された
ように動作する。その他の２個の３状態でないピンはＨ
ＤＣ（構成ピン３４の間はハイ）とＬＤＣ（構成ピン３
６の間はロー）であり、これらはＰＣＭ０間にＳＷ Ｄ
ＯＮＢにより（それぞれ）ハイとロー状態に引込まれる
。これら３個の出力ピン（Ｐ７３Ｐ３４．Ｐ３６）は１
比ＣＡカストマ−の選択において述べられたように動作
する。一つながりのチェーン動作を完成するように特に
選択された場合に、これらはピンの残りのように３状態
にされる。 ＤＯＮＢがハイ状態になった後にＤＯＮＥ ＳＷ＋信号
（第１４図（Ｄ））は発振用タイマー（図示してない）
を遮断する。ＰＷＲＤＮがロー状態になる場合、すべて
のピンは入力または出力として動作することを使用禁止
され、ＴＲｌ５ＴＡＴＥはプルアップをターンオフする
ためにハイ状態を引き込み、外部の世界（第１１図）に
対してチップが完全に死んだように見せる。ロー状態に
なるＩＮＨＩＢＩＴはＴＲｌ５ＴＡＴＥをロー状態に引
き込むことにより、ＴＭ、走査試験中ノイズを削減する
。 最後にＤＯＮＥ／ＴＩＮ線は走査試験中にトグルで留め
られているから、ＳＷ、 ＝Ｏ（ロー設定）によりＤＯ
ＮＥＴは出力を３状態にすることが不可能であり、或は
ピン７３ 、３４又は３６をＰＣＭモードに設置するこ
とを保証する。したがって、ＴＭ、の状態の間すべての
ピンは標準動作用に構成されたように接続される。 一度上記開示が完全に理解されると、種々の修正と変更
とは当該技術の専門家に明白となるであろう。好適な実
施例に関する上記詳細な説明は、本発明の精神と範囲を
単に図示することを意図するもので、限定する意味を与
えるものではないことを理解すべきである。請求された
説明の範囲は次の請求の範囲を参照することにより一層
適確に規定されるものである。
第１図は高密度デジタル論理集積回路を示すブロック線
図、 第２図は使用者による構成可能な集積回路チップを示す
ブロック線図、 第３図（Ａ）は本発明による金属化層構成形の集積回路
チップを示すブロック線図、 第３図（Ｂ）は第２図の使用者による構成可能な集積回
路チップ内に形成可能な第１のフリップフロップ回路を
示す図、 第３図（ｃ）は第３図（Ｂ）の第１のフリップフロップ
回路に対応するよう第３図（Ａ）の金属化層構成形の集
積回路チップ内に形成可能な第２のフリップフロップ回
路を示す図、 第３図（Ｄ）は構成された８個のラインを経由する相互
交換の゛構造であって抵抗性信号伝送セグメントを包含
するものを示す上面図、 第３図（Ｅ）は第３図（Ｄ）の相互交換の構造について
許容される相互接続の表を示す図、第３図（Ｆ）は第３
図（Ｄ）の構造を組み込んだ集積回路チップにおける部
品の層構成を示す断面図、 第４図（Ａ）は論理機能ブロックを相互に独立に試験す
るために金属化層構成形のチップの論理機能ブロック間
にスキャンテストブロックの直列連鎖を介在させるやり
かたを示すブロック線図、第４図（Ｂ）は、第４図（Ａ
）に示されるような構造の一具体例の概略的′線図、 第５図は本発明によるスキャンテストの回路網を示すブ
ロック線図、 第６図は第５図のスキャンテスト回路のパストランジス
タ形変形を示す概略的線図、 第７図はＦＥＴを基礎とするテストブロック用の基板配
置構成を示す透視図、 第８図はテストブロックのＣ？ｌＯＳによる具体化例を
示す概略的線図、 第９図は本発明による競合テスト回路を示すブロック線
図、 第１０図は第１１〜第１９図の見方を説明する図、第１
１図は本発明によるテストモード制御回路を示す概略図
、 第１２図は第１１図の回路の動作を説明するための第１
のタイミングを示す図、 第１３図は第１１図の回路の動作を説明するための第２
のタイミングを示す図、 第１４図（Ａ）はテストブロック回路を示す概略図、 第１４図（Ｂ）は複数の構成可能な論理ブロック（ｃＬ
Ｂ）を一体化した１つのチップ上において用いられるべ
き１つの構成可能な論理ブロックを示す概略図、 第１４図（ｃ）は２個のＳＷ、サブブランチの遠隔の終
端を受容する、右上隅部の回路を示す概略図、第１４図
（Ｄ）は構成可能なチップ（ＭＬＣＣ）を類似のチップ
に直列に結合するデイシイチエイン回路を示す概略図、 第１５図はＰＷＲＤＮ／Ｕ−５ＥＴのパッドを包含する
左上隅部の回路を示す概略図、 第１６図（Ａ）は部分番号ブロックを示す概略図、第１
６図ＣＢ）は第１６図（Ａ）の部分番号ブロック（ＰＮ
ＢＬＫ）に用いられるフリップフロップを示す概略図、 第１６図（ｃ）は第１６図（Ａ）に示されるようなＰＮ
ＢＬＫの複数個を一体化した部分番号シフトレジスタを
示す概略図、 第１７図は入出力セルを示す概略図、 第１８図は電源投入リセット回路を示す概略図、第１９
図は下右側のインターチェンジ回路を示す概略図、 第２０図は本発明によるハードワイヤ形の構成可能な論
理回路（ＨＷＣＬＢ）を示す概略図、第２１図は第２０
図のＨＷＣＬＢ内に一体化されたノ＼−ドワイヤ形の構
成可能な論理要素（ＨＷＣＬＥ）を示す概略図である。 （符号の説明） １００・・・金属化層の形態を有するチップ、１００ｂ
・・・多面状金属化相互接続構造、２０ａ・・・入出力
ピンのサブセット、２０ｂ・・・ピンのサブセット、 ２０ｃ・・・モード選択ピンのサブセット、２Ｑｄ・・
・ピンのサブセット、 １１２ａ 、 １１２ｂ 、 １１２ｃ 、 １１２ｄ
・”論理機能ブロック、１１４・・・マスク規定の金属
化相互接続プレイ、１１４ａ・・・金属ベースの伝達ラ
イン、１１４ｂ・・・マスクによりプログラムされた相
互接続セグメント、 １１８・・・接続パッド、 １２０・・・ピン、 １１４Ｒ〜１１４ｎ・・・抵抗容量性信号伝達セグメン
ト、１１５・・・データ伝達通路、 １１７・・・クロック伝達通路、 １１９・・・フリップフロップ、 Ｂ、〜Ｂ１゜・・・底部金属、 Ｃ１・・・ポリシリコンコンタクト、 Ｌ、〜Ｌ、・・・ライン、 Ｍ １３〜Ｍ、１・・連絡材、 Ｎ、〜Ｎ、・・・連絡材、 Ｐ、〜Ｐ８・・・ポリシリコン抵抗性セグメント、Ｔ、
〜Ｔ、・・・頂部金属、 １０５・・・基板、 １０６・・・第１絶縁層、 １０８ ・・・ポリシリコン、 １０９・・・第２絶縁層、 １０ ・・・第３絶縁層。
図、 第２図は使用者による構成可能な集積回路チップを示す
ブロック線図、 第３図（Ａ）は本発明による金属化層構成形の集積回路
チップを示すブロック線図、 第３図（Ｂ）は第２図の使用者による構成可能な集積回
路チップ内に形成可能な第１のフリップフロップ回路を
示す図、 第３図（ｃ）は第３図（Ｂ）の第１のフリップフロップ
回路に対応するよう第３図（Ａ）の金属化層構成形の集
積回路チップ内に形成可能な第２のフリップフロップ回
路を示す図、 第３図（Ｄ）は構成された８個のラインを経由する相互
交換の゛構造であって抵抗性信号伝送セグメントを包含
するものを示す上面図、 第３図（Ｅ）は第３図（Ｄ）の相互交換の構造について
許容される相互接続の表を示す図、第３図（Ｆ）は第３
図（Ｄ）の構造を組み込んだ集積回路チップにおける部
品の層構成を示す断面図、 第４図（Ａ）は論理機能ブロックを相互に独立に試験す
るために金属化層構成形のチップの論理機能ブロック間
にスキャンテストブロックの直列連鎖を介在させるやり
かたを示すブロック線図、第４図（Ｂ）は、第４図（Ａ
）に示されるような構造の一具体例の概略的′線図、 第５図は本発明によるスキャンテストの回路網を示すブ
ロック線図、 第６図は第５図のスキャンテスト回路のパストランジス
タ形変形を示す概略的線図、 第７図はＦＥＴを基礎とするテストブロック用の基板配
置構成を示す透視図、 第８図はテストブロックのＣ？ｌＯＳによる具体化例を
示す概略的線図、 第９図は本発明による競合テスト回路を示すブロック線
図、 第１０図は第１１〜第１９図の見方を説明する図、第１
１図は本発明によるテストモード制御回路を示す概略図
、 第１２図は第１１図の回路の動作を説明するための第１
のタイミングを示す図、 第１３図は第１１図の回路の動作を説明するための第２
のタイミングを示す図、 第１４図（Ａ）はテストブロック回路を示す概略図、 第１４図（Ｂ）は複数の構成可能な論理ブロック（ｃＬ
Ｂ）を一体化した１つのチップ上において用いられるべ
き１つの構成可能な論理ブロックを示す概略図、 第１４図（ｃ）は２個のＳＷ、サブブランチの遠隔の終
端を受容する、右上隅部の回路を示す概略図、第１４図
（Ｄ）は構成可能なチップ（ＭＬＣＣ）を類似のチップ
に直列に結合するデイシイチエイン回路を示す概略図、 第１５図はＰＷＲＤＮ／Ｕ−５ＥＴのパッドを包含する
左上隅部の回路を示す概略図、 第１６図（Ａ）は部分番号ブロックを示す概略図、第１
６図ＣＢ）は第１６図（Ａ）の部分番号ブロック（ＰＮ
ＢＬＫ）に用いられるフリップフロップを示す概略図、 第１６図（ｃ）は第１６図（Ａ）に示されるようなＰＮ
ＢＬＫの複数個を一体化した部分番号シフトレジスタを
示す概略図、 第１７図は入出力セルを示す概略図、 第１８図は電源投入リセット回路を示す概略図、第１９
図は下右側のインターチェンジ回路を示す概略図、 第２０図は本発明によるハードワイヤ形の構成可能な論
理回路（ＨＷＣＬＢ）を示す概略図、第２１図は第２０
図のＨＷＣＬＢ内に一体化されたノ＼−ドワイヤ形の構
成可能な論理要素（ＨＷＣＬＥ）を示す概略図である。 （符号の説明） １００・・・金属化層の形態を有するチップ、１００ｂ
・・・多面状金属化相互接続構造、２０ａ・・・入出力
ピンのサブセット、２０ｂ・・・ピンのサブセット、 ２０ｃ・・・モード選択ピンのサブセット、２Ｑｄ・・
・ピンのサブセット、 １１２ａ 、 １１２ｂ 、 １１２ｃ 、 １１２ｄ
・”論理機能ブロック、１１４・・・マスク規定の金属
化相互接続プレイ、１１４ａ・・・金属ベースの伝達ラ
イン、１１４ｂ・・・マスクによりプログラムされた相
互接続セグメント、 １１８・・・接続パッド、 １２０・・・ピン、 １１４Ｒ〜１１４ｎ・・・抵抗容量性信号伝達セグメン
ト、１１５・・・データ伝達通路、 １１７・・・クロック伝達通路、 １１９・・・フリップフロップ、 Ｂ、〜Ｂ１゜・・・底部金属、 Ｃ１・・・ポリシリコンコンタクト、 Ｌ、〜Ｌ、・・・ライン、 Ｍ １３〜Ｍ、１・・連絡材、 Ｎ、〜Ｎ、・・・連絡材、 Ｐ、〜Ｐ８・・・ポリシリコン抵抗性セグメント、Ｔ、
〜Ｔ、・・・頂部金属、 １０５・・・基板、 １０６・・・第１絶縁層、 １０８ ・・・ポリシリコン、 １０９・・・第２絶縁層、 １０ ・・・第３絶縁層。
Claims (1)
- 【特許請求の範囲】 １、パストランジスタにより相互接続された集積回路チ
ップに対する置換物となるべき金属による相互接続形の
集積回路チップであって、 該パストランジスタにより相互接続された集積回路チッ
プが複数のパストランジスタを有し、該パストランジス
タの各個が第１の信号伝送遅延作用を有し、該金属によ
る相互接続形の集積回路チップが該パストランジスタに
より相互接続された集積回路チップとピンコンパチブル
になっているものであって、 該金属による相互接続形の集積回路チップが、該パスト
ランジスタにより相互接続された集積回路チップの該パ
ストランジスタによりあらかじめ伝達された信号を伝達
するための複数の抵抗性伝達ラインを具備し、該抵抗性
伝達ラインの各個が該第１の信号伝達遅延と、大きさの
或るオーダー以内において、ほぼ等しい第２の信号遅延
作用を有する、１個または複数個のセグメントにより特
徴づけられている、ことを特徴とする金属による相互接
続形の集積回路チップ。 ２、プログラム可能に包含させることができる短絡用導
体の層であって、該抵抗性伝達ラインの所定のセグメン
トを短絡するもの、をさらに具備する、請求項１記載の
集積回路チップ。 ３、第１および第２の金属層をさらに包含し、該短絡用
導体が該第１と第２の金属層の間に介在させられた垂直
連絡材である、請求項２記載の集積回路チップ。 ４、該抵抗性伝達ラインが抵抗性多結晶シリコンのセグ
メントを包含する、請求項１記載の集積回路チップ。 ５、第１および第２の論理機能ブロックであってその各
個が入力端子および出力端子を有するもの、および、 走査試験ブロックであつて、 （ａ）該第１の論理機能ブロックの出力端子に接続され
た１次入力端子、 （ｂ）該第２の論理機能ブロックの入力端子に接続され
た１次出力端子、 （ｃ）走査伝送路信号を受理するスキャンイン端子、 （ｄ）走査伝送路信号を出力するスキャンアウト端子、 （ｅ）第１ないし第４の信号を伝達するノード、（ｆ）
該走査入口端子を該第１の信号伝達ノードに選択する第
１のスイッチ手段、 （ｇ）デジタルデータ記憶手段であって、入力部が第１
の信号伝達ノードに出力部が第４の信号伝達ノードに結
合され、第１の信号伝達ノードを通って伝達されるデー
タを記憶し第４の信号伝達ノードを通って記憶されてい
るデータを出力するもの、 （ｈ）第２のスイッチ手段であって、第１および第２の
信号伝達ノードと一体的に形成され、第１および第２の
信号通過ノードを選択的に接続するもの、 （ｉ）第３のスイッチ手段であって、第２および第３の
信号伝達ノードと一体的に形成され、第２および第３の
信号通過ノードを選択的に接続するもの、および、 （ｊ）第４のスイッチ手段であって、第３および第４の
信号伝達ノードと一体的に形成され、第３および第４の
信号通過ノードを選択的に接続するもの、 をさらに具備し、 該１次入力端子が第２の信号伝達ノードに結合され、該
１次出力端子が第３の信号伝達ノードに結合され、スキ
ャンアウト端子が第４の信号伝達ノードに結合されてい
る、 請求項１記載の集積回路チップ。 ６、第１ないし第４の制御ラインであって、第１ないし
第４のスイッチ手段に作動的に結合され、該第１ないし
第４のスイッチ手段をノード接続状態とノード非接続状
態の間に切換えるもの、および 連続性試験手段であって、該走査テストブロックに結合
され、第１ないし第４の制御ラインの１個または複数個
の連続性を試験するもの、 をさらに具備する、 請求項５記載の集積回路チップ。 ７、集積回路におけるゲート制御ラインの適正な形成を
実証する方法であって、該集積回路が電界効果トランジ
スタにより構成され該電界効果トランジスタの各個がゲ
ート制御ラインに結合されたゲート電極を有するものに
おいて、該方法が、ゲート制御ラインのパターン設定を
行い第１および第２の終端を有する直列の伝達通路を規
定する過程、 該直列の伝達通路内において電界効果トランジスタのゲ
ート電極を直列に位置ぎめする過程であって、該位置ぎ
めが該直列の伝達通路を通って伝送される信号が該直列
に位置ぎめされたゲート電極を通過せねばならぬように
行われているもの、そして、 該直列の伝達通路の連続性を試験する過程であって、該
試験が該直列の伝達通路の該第１の終端に信号を印加し
、該直列の伝達通路の該第２の終端におけるその影響を
検出することにより行われるもの、 を具備することを特徴とする集積回路におけるゲート制
御ラインの適正な形成を実証する方法。 ８、ＣＭＯＳ（相補形金属酸化物半導体）回路の試験方
法であって、該ＣＭＯＳ回路がパストランジスタ、第１
のＣＭＯＳ出力段、および第２のＣＭＯＳ出力段を有し
、該第１（７）ＣＭＯＳ出力段および該第２のＣＭＯＳ
出力段が共通の電源レールから電源供給され、該パスト
ランジスタが該第１のＣＭＯＳ出力段からの電流を伝送
させる第１の端子および該第２のＣＭＯＳ出力段からの
電流を伝送させる第２の端子を有し、該試験方法が、 該第１および第２のＣＭＯＳ出力段の一方を駆動し該第
１および第２のパストランジスタ端子の対応する１つに
高電圧を発生させる過程、 該第１および第２のＣＭＯＳ出力段の他方を駆動し該第
１および第２のパストランジスタ端子の対応する１つに
低電圧を発生させる過程、そして、該共通の電源レール
を通り電流が流れるとき該電流の大きさを測定する過程
、 を具備することを特徴とするＣＭＯＳ回路の試験方法。 ９、ソフトワイヤドの論理セルアレイの論理動作を正常
モード動作時において模擬するよう構成されたマスクの
形態の論理セルアレイ装置であって、該マスクの形態の
論理セルアレイが、 第１および第２の入出力ピンであって、対応する第１お
よび第２の入出力セルに作動的に結合されたもの、 伝送手段であって、該第１の入出力セルからの出力信号
を第２の入出力セルに直接に結合し構成のデータを該第
１の入出力ピンから該第２の入出力ピンヘ伝送すること
を可能にするもの、および、擬似構成モードの制御手段
であって、該マスクの形態の論理セルアレイが擬似構成
モード以外へ切換えられたとき該伝送手段の結合作用を
選択的に不能化するもの、 を具備することを特徴とするマスクの形態の論理セルア
レイ装置。
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