CN111512312B - 积和运算器、神经形态器件及积和运算器的使用方法 - Google Patents

积和运算器、神经形态器件及积和运算器的使用方法 Download PDF

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Abstract

本发明提供在应用于神经网络的情况下，能够抑制偏置项用元件的故障时的神经网络的性能降低的积和运算器。积和运算器(1)具备积运算部(10)、和运算部(11)，积运算部(10)具备多个可变输入用积运算元件(10A1A)、(10A1B)；多个固定输入用积运算元件(10A2A)、(10A2B)。多个可变输入用积运算元件(10A1A)、(10A1B)及多个固定输入用积运算元件(10A2A)、(10A2B)各自为电阻变化元件。积和运算器(1)具备：相对于多个可变输入用积运算元件输入可变信号的可变输入部(121A)、(121B)；相对于多个固定输入用积运算元件(10A2A)、(10A2B)与上述可变信号同步地输入给定的信号的固定输入部(122A)、(122B)。和运算部(11)具备检测来自多个可变输入用积运算元件(10A1A)、(10A1B)的输出及来自多个固定输入用积运算元件(10A2A)、(10A2B)的输出的合计值的输出检测器(11A)。

Description

积和运算器、神经形态器件及积和运算器的使用方法
技术领域
本发明涉及积和运算器、神经形态器件及积和运算器的使用方法。本申请基于2017年12月28日申请于日本的专利申请2017-254662号主张优先权，并将其内容在此引用。
背景技术
目前，已知有RRAM(注册商标)基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(例如参照非专利文献1)。该文献中记载有模拟神经形态系统以组装的电阻式开关存储阵列为基础进行开发的内容。该文献中，新的训练计划为了通过利用段化的突触的举动将模拟系统的性能最佳化而提出。另外，该文献中，该计划相对于灰度图像识别适用。
另外，进行着使用电阻变化元件的阵列来实现模仿神经系统的神经网络的研究。神经形态器件(NMD)中，从前一阶段向下一阶段施加权重并进行累加的积和运算。因此，组合多个电阻连续地变化的电阻变化元件，以各自的电阻值为权重进行相对于输入信号的积运算，并取得从其输出的电流的总和，由此，进行和运算的各种各样的类型的积和运算器、及利用了该积和运算器的NMD的开发不断进展。
在神经网络中广泛使用的多层感知器由输入层、一个以上的隐藏层、输出层构成，各层分别以适当的权重(耦合的强度)和偏置项结合(例如，参照非专利文献2)。
现有技术文献
专利文献
专利文献1：国际公开第2017/183573号
非专利文献
非专利文献1：ZheChen等著，“RRAM基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(OptimizedLearning Scheme for Grayscale Image Recognitionin a RRAM Based Analog Neuromorphic System)”，2015年，IEEE，p.17.7.1-p.17.7.4
非专利文献2：SebastianRaschka著，“Python机械学习编程”，Impress，p.328-330
发明内容
发明所要解决的课题
但是，非专利文献1中，未研究应如何构成偏置项用元件。根据偏置项用元件的结构的不同，在偏置项用元件故障的情况下，神经网络的性能可能大幅降低。这是由于，通常“权重”对每个特定的耦合设定值，与之相对，偏置项为了使该层整体的值偏差而使用。
鉴于上述的问题点，本发明的目的在于，提供在应用于神经网络的情况下，能够抑制偏置项用元件的故障时的神经网络的性能降低的积和运算器、神经形态器件及积和运算器的使用方法。
用于解决课题的方案
本发明的一个方式提供一种积和运算器，其具备积运算部、和运算部，所述积运算部具备多个可变输入用积运算元件和多个固定输入用积运算元件，所述多个可变输入用积运算元件及所述多个固定输入用积运算元件各自为电阻变化元件，具备：可变输入部，其相对于所述多个可变输入用积运算元件输入可变信号；固定输入部，其相对于所述多个固定输入用积运算元件与所述可变信号同步地输入给定的信号，所述和运算部具备检测来自所述多个可变输入用积运算元件的输出及来自所述多个固定输入用积运算元件的输出的合计值的输出检测器。
本发明的一个方式的积和运算器中，也可以是，所述多个固定输入用积运算元件具有在输出电流增加的故障产生的情况下断线的功能。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件具有写入端子、共用端子、读出端子。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件为呈现磁阻效应的磁阻效应元件，所述磁阻效应元件具有：具有磁壁的磁化自由层、磁化方向被固定的磁化固定层、被所述磁化自由层与所述磁化固定层夹持的非磁性层。
本发明的一个方式的积和运算器中，也可以是，所述积运算部还具备其他的可变输入用积运算元件和其他的固定输入用积运算元件，所述其他的可变输入用积运算元件及所述其他的固定输入用积运算元件各自为所述电阻变化元件，所述可变输入部相对于所述其他的可变输入用积运算元件输入所述可变信号，所述固定输入部相对于所述其他的固定输入用积运算元件与所述可变信号同步地输入所述给定的信号，所述和运算部还具备检测来自所述其他的可变输入用积运算元件的输出及来自所述其他的固定输入用积运算元件的输出的合计值的其他的输出检测器。
本发明的一个方式提供一种神经形态器件，其具备所述积和运算器。
本发明的一个方式提供一种所述积和运算器的使用方法，所述积和运算器还具备故障诊断部，包含：在所述可变输入部相对于所述多个可变输入用积运算元件不输入所述可变信号的状态，且所述固定输入部相对于所述多个固定输入用积运算元件输入所述给定的信号的状态下，所述输出检测器检测来自所述多个固定输入用积运算元件的输出的输出检测工序；所述故障诊断部基于所述输出检测工序中检测的来自所述多个固定输入用积运算元件的输出，诊断故障的积运算元件是否包含于所述多个固定输入用积运算元件的诊断工序。
本发明的一个方式的积和运算器的使用方法中，也可以是，所述积和运算器还具备再学习部，还包含如下再学习工序，在所述故障诊断部诊断为所述故障的积运算元件包含于所述多个固定输入用积运算元件的情况下，所述再学习部进行所述多个固定输入用积运算元件中的、所述故障的积运算元件以外的积运算元件的电阻值的再设定。
发明效果
根据本发明，能够提供在应用于神经网络的情况下能够抑制偏置项用元件的故障时的神经网络的性能降低的积和运算器、神经形态器件及积和运算器的使用方法。
附图说明
图1是表示第一实施方式的积和算运器的一部分结构的一例的图；
图2是表示第一实施方式的积和运算器的作为可变输入用积运算元件可应用的电阻变化元件的一例的立体图；
图3是表示第一实施方式的积和运算器的作为固定输入用积运算元件可应用的电阻变化元件的第一例的立体图；
图4是用于说明经由图3所示的读出端子的来自磁阻效应元件的输出电流的变化等的图；
图5是表示第一实施方式的积和运算器的作为固定输入用积运算元件可应用的电阻变化元件的第二例的立体图；
图6是表示第一实施方式的积和运算器的应用例的图；
图7是表示第一实施方式的积和运算器的整体结构的一例的图；
图8是表示由图1及图7所示的第一实施方式的积和运算器执行的处理的一例的流程图；
图9是用于说明图8的步骤S33中的进行固定输入用积运算元件的电阻值的再设定的例子的图；
图10是表示第二实施方式的积和运算器的一部分结构的一例的图。
具体实施方式
以下，参照附图对本发明的积和运算器、神经形态器件及积和运算器的使用方法的实施方式进行说明。
＜第一实施方式＞(电阻变化元件为磁阻效应元件)
图1是表示第一实施方式的积和运算器1的一部分结构的一例的图。
图1所示的例子中，第一实施方式的积和运算器1具备积运算部10、和运算部11、输入部12。积运算部10具备纵列10A和纵列10B。输入部12具备：可变输入部121A、121B；固定输入部122A、122B。
图1所示的例子中，积运算部10具备两个纵列10A、10B，但其它例子中，积运算部10也可以具备3个以上的任意数的纵列10A、10B、…。
图1所示的例子中，纵列10A具备：可变输入用积运算元件10A1A、10A1B；固定输入用积运算元件10A2A、10A2B。纵列10B具备：可变输入用积运算元件10B1A、10B1B；固定输入用积运算元件10B2A、10B2B。
图1所示的例子中，纵列10A具备两个可变输入用积运算元件10A1A、10A1B和两个固定输入用积运算元件10A2A、10A2B，纵列10B具备两个可变输入用积运算元件10B1A、10B1B和两个固定输入用积运算元件10B2A、10B2B，但其它的例子中，纵列10A具备2以外的任意数量(详细而言，多个)的可变输入用积运算元件和2以外的任意数量(详细而言，多个)的固定输入用积运算元件，纵列10B也可以具备2以外的任意数(详细而言，多个)的可变输入用积运算元件和2以外的任意数量(详细而言，多个)的固定输入用积运算元件。
图1所示的例子中，多个可变输入用积运算元件10A1A、10A1B，10B1A、10B1B及多个固定输入用积运算元件10A2A、10A2B、10B2A、10B2B各自是具备读出端子、写入端子、共用端子的电阻变化元件。
可变输入用积运算元件10A1A、10B1A的读出端子连接于线L11。线L11连接于相对于可变输入用积运算元件10A1A、10B1A输入可变信号的可变输入部121A。可变输入用积运算元件10A1A、10B1A的写入端子连接于线L12。
可变输入用积运算元件10A1B、10B1B的读出端子连接于线L21。线L21连接于相对于可变输入用积运算元件10A1B、10B1B输入可变信号的可变输入部121B。可变输入用积运算元件10A1B、10B1B的写入端子连接于线L22。
固定输入用积运算元件10A2A、10B2A的读出端子连接于线L31。线L31连接于相对于固定输入用积运算元件10A2A、10B2A输入给定的信号即固定信号的固定输入部122A。固定输入用积运算元件10A2A、10B2A的写入端子连接于线L32。
固定输入用积运算元件10A2B、10B2B的读出端子连接于线L41。线L41连接于相对于固定输入用积运算元件10A2B、10B2B输入给定的信号即固定信号的固定输入部122B。固定输入用积运算元件10A2B、10B2B的写入端子连接于线L42。
相对于固定输入用积运算元件10A2A、10A2B、10B2A、10B2B输入的固定信号与相对于可变输入用积运算元件10A1A、10A1B，10B1A、10B1B输入的可变信号同步。
可变输入用积运算元件10A1A、10A1B及固定输入用积运算元件10A2A、10A2B的共用端子连接于线M1。可变输入用积运算元件10B1A、10B1B及固定输入用积运算元件10B2A、10B2B的共用端子连接于线M2。
和运算部11具备输出检测器11A、11B。输出检测器11A检测来自可变输入用积运算元件10A1A、10A1B的输出及来自固定输入用积运算元件10A2A、10A2B的输出的合计值。输出检测器11B检测来自可变输入用积运算元件10B1A、10B1B的输出及来自固定输入用积运算元件10B2A、10B2B的输出的合计值。输出检测器11A配置于线M1。输出检测器11B配置于线M2。
图1所示的例子中，输出检测器11A检测来自可变输入用积运算元件10A1A、10A1B及固定输入用积运算元件10A2A、10A2B的输出电流值，输出检测器11B检测来自可变输入用积运算元件10B1A、10B1B及固定输入用积运算元件10B2A、10B2B的输出电流值。其它的例子中，也可以输出检测器11A以可变输入用积运算元件10A1A、10A1B及固定输入用积运算元件10A2A、10A2B的输出作为电荷进行检测，输出检测器11B以可变输入用积运算元件10B1A、10B1B及固定输入用积运算元件10B2A、10B2B的输出作为电荷进行检测。
本发明中用作积运算元件的电阻变化元件是电阻相对于来自外部的刺激(电流，电压，磁场等)可逆地变化的元件。作为上述的电阻变化元件，例如可举出：电阻变化型存储器(RRAM)元件、相变化存储器(PCRAM)元件、各向异性磁阻效应(AMR)元件、隧道磁阻效应(TMR)元件、巨磁阻效应(GMR)元件等。
图2是表示第一实施方式的积和运算器1的作为可变输入用积运算元件10A1A、10A1B，10B1A、10B1B可应用的电阻变化元件的一例的立体图。
图2所示的例子中，电阻变化元件是呈现磁阻效应的磁阻效应元件A。
磁阻效应元件A具有：具有磁壁DW的磁化自由层A1、磁化方向被固定的磁化固定层A2、非磁性层A3。非磁性层A3被磁化自由层A1与磁化固定层A2夹持。磁化自由层A1在磁壁DW的一侧具有第一区域A11，在磁壁DW的另一侧具有第二区域A12。第一区域A11中设置有写入端子AA。第二区域A12中设置有共用端子AB。磁化固定层A2中设置有读出端子AC。
磁壁DW的移动量(移动距离)通过调整在写入端子AA与共用端子AB之间流通的写入电流的大小、时间，能够控制成可变。写入电流的大小、时间也能够根据例如脉冲数或脉冲宽度设定磁壁DW的移动量(移动距离)。通过磁壁DW的驱动(移动)，磁化固定层A2和磁化自由层A1各自的磁化方向平行的(或反平行的)部分的面积连续地变化时，磁化方向平行的部分的面积比率与磁化方向反平行的部分的面积比率的比连续地变化，磁阻效应元件中得到接近线性的电阻变化。
另外，数据的读出能够通过如下进行，在读出端子AC与共用端子AB之间流通电流，并检测相应于磁化方向平行的部分的面积比率与磁化方向反平行的部分的面积比率的比的电阻(例如，参照专利文献1)。
[磁化固定层A2]
磁化固定层A2是磁化向第一方向(例如图2的左方向)取向，且固定的层。在此，磁化被固定是指，在使用了写入电流的写入前后，磁化方向不变化(磁化被固定)。
图2所示的例子中，磁化固定层A2是磁化具有面内磁各向异性(面内易磁化轴)的面内磁化膜。磁化固定层A2不限于面内磁化膜，也可以是具有垂直磁各向异性(垂直易磁化轴)的垂直磁化膜。
磁化固定层A2为面内磁化膜时，具有较高的MR比(磁阻变化率)，在读入时难以受到自旋转移力矩(STT)引起的影响，能够增大读取电压。另一方面，在将元件微小化的情况下，优选磁各向异性较大，反磁场较小，并使用垂直磁化膜。
磁化固定层A2中能够使用公知的材料。例如能够使用选自由Cr、Mn、Co、Fe以及Ni构成的组的金属及表示将这些金属含有1种以上且呈现铁磁性的合金。另外，也能够使用含有这些金属和B、C、以及N中的1种以上的元素的合金。具体而言，可举出Co-Fe及Co-Fe-B。
另外，磁化固定层A2中也能够使用Co2FeSi等的霍伊斯勒合金。霍伊斯勒合金包含具有X2YZ的化学组成的金属间化合物，X为周期表上Co、Fe、Ni、或Cu族的过渡金属元素或贵金属元素，Y为Mn、V、Cr或Ti族的过渡金属并且也能够采用X的元素种类，Z为III族～V族的典型元素。例如，可举出：Co2FeSi、Co2MnSi、Co2Mn1-aFeaAlbSi1-b等。
另外，磁化固定层A2也可以是由铁磁性层、非磁性层构成的合成结构，或由反铁磁性层、铁磁性层、非磁性层构成的合成结构。后者中，在合成结构中，磁化固定层A2的磁化方向利用反铁磁性层较强地保持。因此，磁化固定层A2的磁化难以受到来自外部的影响。
在使磁化固定层A2的磁化取向于XY面内(将磁化固定层A2设为面内磁化膜)的情况下，优选使用例如NiFe。另一方面，在使磁化固定层A2的磁化取向于Z方向的(将磁化固定层A2设为垂直磁化膜)的情况下，优选使用例如Co/Ni层叠膜、Co/Pt层叠膜等。例如，当将磁化固定层A2设为[Co(0.24nm)/Pt(0.16nm)]6/Ru(0.9nm)/[Pt(0.16nm)/Co(0.16nm)]4/Ta(0.2nm)/FeB(1.0nm)时，成为垂直磁化膜。
[非磁性层A3]
非磁性层A3设置于磁化固定层A2的下表面。磁阻效应元件A经由非磁性层A3将磁化自由层A1相对于磁化固定层A2的磁化状态的变化作为电阻值变化读出。即，磁化固定层A2、非磁性层A3及磁化自由层A1作为磁阻效应元件A发挥作用，在非磁性层A3由绝缘体构成的情况下，为与隧道磁阻(TMR)元件相似的结构，在非磁性层2由金属构成的情况下，为与巨磁阻效应(GMR)元件相似的结构。
作为非磁性层A3的材料，能够使用能够用于磁阻效应元件A的非磁性层的公知的材料。在非磁性层A3由绝缘体构成的情况下(为隧道势垒层的情况)，作为其材料，能够使用：Al2O3、SiO2、MgO、MgAl2O4、ZnAl2O4、MgGa2O4、ZnGa2O4、MgIn2O4、ZnIn2O4、以及这些材料的多层膜或混合组成膜等。另外，除了这些之外，还能够使用Al、Si、Mg的一部分置换成Zn、Be等的材料等。这些材料中，MgO及MgAl2O4为能够实现相干隧道的材料，因此，能够增大磁阻比(MR比)。另一方面，在非磁性层2由金属构成的情况下，作为其材料，能够使用Cu、Al、Ag等。
在非磁性层A3由绝缘体构成的情况下(为隧道势垒层的情况)，其厚度为例如2.5nm以上。
[磁化自由层A1]
磁化自由层A1是相当于磁壁驱动型(移动型)MRAM的磁壁驱动层。
磁化自由层A1由铁磁性体材料构成，其内部的磁化的方向可反转。磁化自由层A1具有：磁化向磁化固定层A2的反方向的第二方向取向的第一区域A11、磁化向与第一方向相同的方向取向的第二区域A12、构成这些区域的界面的磁壁DW。夹持磁壁DW而第一区域A11与第二区域A12的磁化的方向相反。磁壁DW通过磁化自由层A1的第一区域A11与第二区域A12的构成比率变化而移动。
磁化自由层A1的材料能够使用公知的材料，特别是能够应用软磁性材料。例如能够使用选自由Cr、Mn、Co、Fe以及Ni构成的组的金属、将这些金属含有1种以上的合金、含有这些金属和B、C、以及N中的1种以上的元素的合金等。具体而言，作为磁化自由层A1的材料，可举出Co-Fe、Co-Fe-B、Ni-Fe。
磁化自由层A1的材料也能够使用饱和磁化较小的材料。例如，当使用(MnGa)As及(InFe)As、或Co/Tb多层膜及GdFeCo那样饱和磁化较小的材料时，能够以较小的电流密度驱动磁化自由层A1的磁壁DW。另外，当使用这些材料时，磁壁DW的驱动速度变慢。
NiFe那样的磁各向异性较弱的材料的磁壁DW的驱动速度较快，磁壁DW以100m/sec以上的速度动作。也就是，磁壁DW以10nsec的脉冲移动1μm的距离。因此，在将磁化自由层A1在元件内模拟性地移动的情况下，需要使用高价的半导体电路施加微小的脉冲，或牺牲集成度而充分延长磁化自由层等的对策。与之相对，在磁壁DW的驱动速度较慢的材料的情况下，即使在施加充分长的脉冲电流的情况或磁化自由层A1的长度较短的情况下，也可形成模拟存储器。
在将磁化自由层A1设为垂直磁化膜的情况下，优选为选自由Co/Pt多层膜、Co/Pd多层膜、以及CoCrPt合金膜构成的组的垂直磁化膜。另外，也能够使用Mn3X(X＝Ga，Ge)的垂直磁化膜及Co/Ni等的多层膜的垂直磁化膜。这些材料即使用于磁壁驱动的电流密度较小，也可驱动磁壁DW。
磁化自由层A1沿着长边方向延伸的长度优选为60nm以上。若是低于60nm，则容易成为单磁区，难以在磁化自由层A1内形成磁壁DW。
磁化自由层A1的厚度只要作为磁壁驱动层发挥作用，就没有特别限制，例如，能够设为2nm～60nm。当磁化自由层A1的厚度成为60nm以上时，沿着层叠方向形成磁壁的可能性变高。但是，是否沿着层叠方向形成磁壁根据与磁化自由层A1的形状各向异性的平衡产生。如果磁化自由层A1的厚度低于60nm，则认为难以形成磁壁DW。
磁化自由层A1也可以在层的侧面具有阻止磁壁DW的移动的磁壁钉扎部。例如，当在要阻止磁化自由层A1的磁壁DW的移动的位置设置凹凸、槽、隆起、收缩、切口等时，能够阻止磁壁的移动(钉扎)。当具有磁壁钉扎部时，能够设为如果不流通阈值以上的电流则磁壁不会移动其以上的结构，输出信号不是模拟的信号，容易多值化。
例如，通过每预定的距离形成磁壁钉扎部，能够更稳定地保持磁壁DW，可进行稳定的多值记录，可更稳定地读出多值化的输出信号。
图2所示的例子中，为了形成磁壁DW，在磁化自由层A1中、俯视时不与磁化固定层A2重合的两端部各自具有拥有与第一区域A11的磁化相同的第一方向的磁化的第一磁化供给层A4及拥有与第二区域A12的磁化相同的第二方向的磁化的第二磁化供给层A5。
作为第一磁化供给层A4及第二磁化供给层A5的材料，能够使用与磁化固定层A2中可使用的铁磁性材料相同的材料。
图2所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用与磁化自由层A1相接并且沿着相对于磁化自由层A1的长边方向交叉的方向延伸的自旋轨道力矩(SOT)配线。自旋轨道力矩配线由流通电流时，通过自旋霍尔效应产生纯自旋流的材料构成。
通过具有上述的结构，即使不设置作为固定磁化的层的磁化供给层，通过向自旋轨道力矩配线的两端流通电流，也能够向磁化自由层A1导入磁壁，另外，通过经由自旋轨道力矩配线向磁化自由层A1流通电流，能够移动磁壁。
另外，图2所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用与磁化自由层A1电绝缘，并且沿着相对于磁化自由层A1交叉的方向延伸的磁场施加配线。通过向磁场施加配线流通电流，根据安培定律产生磁场。根据向磁场施加配线流通的电流的方向，能够将产生的磁场的方向设为反方向。因此，通过在磁化自由层A1的端部配置成能够供给面内磁化，能够根据在磁场施加配线流通的电流的方向，供给与磁化自由层A1的端部相互反方向的面内磁化方向中的一面内磁化方向的磁化。另外，通过在磁化自由层A1的端部配置成能够供给垂直磁化，能够根据在磁场施加配线流通的电流的方向，供给与磁化自由层A1的端部相互反方向的垂直磁化方向中的一垂直磁化方向的磁化。
另外，图2所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用经由绝缘层连接于磁化自由层A1的电压施加端子。当在磁化固定层A2与电压施加端子之间施加电压时，磁化自由层A1的磁化的一部分受到电压的影响。例如，从电压施加端子以脉冲施加电压时，磁化的一部分在电压施加时向相对于磁化自由层A1的磁化方向正交的方向取向，在停止电压施加的定时，磁化自由层A1的磁化向第一方向或其反方向的第二方向取向。该向正交的方向取向的磁化是沿着第一方向或向其反方向的第二方向倾倒是等概率，通过调整施加脉冲电压的定时、次数、周期，能够使磁化的一部分从第一方向向第二方向取向。
也可以在磁化自由层A1与非磁性层A3之间设置磁耦合层。磁耦合层是转印磁化自由层A1的磁化状态的层。磁化自由层A1的主要的功能是用于驱动磁壁的层，不限于能够选择适于经由磁化固定层A1和非磁性层A2产生的磁阻效应的材料。通常已知，为了产生使用了非磁性层A2的相干隧道效应，磁化固定层A1及磁耦合层的BCC结构的铁磁性材料是良好的。特别是已知，作为磁化固定层A1及磁耦合层的材料，Co-Fe-B的组成的材料通过溅射制作时能够得到较大的输出。
图3是表示第一实施方式的积和运算器1的作为固定输入用积运算元件10A2A、10A2B、10B2A、10B2B可应用的电阻变化元件的第一例的立体图。
图3所示的例子中，电阻变化元件是呈现磁阻效应的磁阻效应元件A。
磁阻效应元件A具有：具有磁壁DW的磁化自由层A1、磁化方向被固定的磁化固定层A2、非磁性层A3。非磁性层A3被磁化自由层A1与磁化固定层A2夹持。磁化自由层A1在磁壁DW的一侧具有第一区域A11，在磁壁DW的另一侧具有第二区域A12。第一区域A11中设置有写入端子AA。第二区域A12中设置有共用端子AB。磁化固定层A2中设置有读出端子AC。
图3所示的例子中，读出端子AC具备熔断部AC1和配置于熔断部AC1的两侧的配线部AC2、AC3。在来自磁阻效应元件A的输出电流经由读出端子AC输出的情况下，输出电流按照配线部AC2、熔断部AC1、配线部AC3的顺序(也就是，图3的上方向)在熔断部AC1和配线部AC2、AC3流通，或按照配线部AC3、熔断部AC1、配线部AC2的顺序(也就是，图3的下方向)在熔断部AC1和配线部AC2、AC3流通。
图3所示的例子中，与输出电流流通的方向垂直的熔断部AC1的截面面积比与输出电流流通的方向垂直的配线部AC2、AC3的截面面积小地设定。
也就是，熔断部AC1比配线部AC2、AC3容易断线地构成。
图3所示的例子中，通过使熔断部AC1的截面面积比配线部AC2、AC3的截面面积小，熔断部AC1比配线部AC2、AC3容易断线地构成，但其它例子中，通过将熔断部AC1形成为弯曲型，或形成为网眼状，也可以使熔断部AC1比配线部AC2、AC3容易断线地构成。
另外，其它例子中，通过使熔断部AC1的材料的熔点比配线部AC2、AC3的材料的熔点低，也可以使熔断部AC1比配线部AC2、AC3容易断线地构成。
另外，图3所示的例子中，熔断部AC1配置于比磁化固定层A2更靠读出端子AC的侧(图3的上侧)。因此，能够抑制熔断部AC1的断线的影响波及至写入端子AA的侧的可能性。
也就是，图3所示的例子中，固定输入用积运算元件10A2A、10A2B、10B2A、10B2B(磁阻效应元件A)具有在输出电流增加的故障产生的情况下断线的功能。
图4是用于说明经由图3所示的读出端子AC的来自磁阻效应元件A的输出电流的变化等的图。图4中，纵轴表示经由读出端子AC的来自磁阻效应元件A的输出电流。横轴表示磁阻效应元件A的状态(电阻值的大小)。
在磁阻效应元件A的正常动作时，且磁阻效应元件A的电阻值最高时，经由读出端子AC的来自磁阻效应元件A的输出电流成为最小值Min。
磁阻效应元件A的正常动作时，随着磁阻效应元件A的电阻值变低，经由读出端子AC的来自磁阻效应元件A的输出电流变大。
在磁阻效应元件A的正常动作时，且磁阻效应元件A的电阻值最低时，经由读出端子AC的来自磁阻效应元件A的输出电流成为最大值Max。
图4所示的例子中，在磁阻效应元件A的正常动作时，经由读出端子AC的来自磁阻效应元件A的输出电流成为值I1。
经由读出端子AC的来自磁阻效应元件A的输出电流增加的故障产生于磁阻效应元件A时，如由图4的上方向的箭头所示，经由读出端子AC的来自磁阻效应元件A的输出电流增加。
图4所示的例子中，当经由读出端子AC的来自磁阻效应元件A的输出电流增加至值I2时，磁阻效应元件A的读出端子AC的熔断部AC1断线。其结果，如由图4的下方向的箭头所示，经由读出端子AC的来自磁阻效应元件A的输出电流减少至值I3(详细而言，减少至零)。
也就是，图4所示的例子中，熔断部AC1断线之后的经由读出端子AC的来自磁阻效应元件A的输出电流比磁阻效应元件A的正常动作时的经由读出端子AC的来自磁阻效应元件A的输出电流减少。
图5是表示第一实施方式的积和运算器1的作为固定输入用积运算元件10A2A、10A2B、10B2A、10B2B可应用的电阻变化元件的第二例的立体图。
图5所示的例子中，与图3所示的例子一样，电阻变化元件是呈现磁阻效应的磁阻效应元件A。
图5所示的例子中，与图3所示的例子不同，共用端子AB具备熔断部AB1和配置于熔断部AB1的两侧的配线部AB2、AB3。在来自磁阻效应元件A的输出电流经由共用端子AB输出的情况下，输出电流按照配线部AB2、熔断部AB1、配线部AB3的顺序(也就是，图5的右方向)在熔断部AB1和配线部AB2、AB3流通，或按照配线部AB3、熔断部AB1、配线部AB2的顺序(也就是，图5的左方向)在熔断部AB1和配线部AB2、AB3流通。
图5所示的例子中，与输出电流流通的方向垂直的熔断部AB1的截面面积比与输出电流流通的方向垂直的配线部AB2、AB3的截面面积小地设定。
也就是，熔断部AB1比配线部AB2、AB3容易断线地构成。
图5所示的例子中，通过使熔断部AB1的截面面积比配线部AB2、AB3的截面面积缩小，熔断部AB1比配线部AB2、AB3容易断线地构成，但其它的例子中，通过将熔断部AB1形成为弯曲型，或形成为网眼状，也可以使熔断部AB1比配线部AB2、AB3容易断线地构成。
另外，其它的例子中，通过使熔断部AB1的材料的熔点比配线部AB2、AB3的材料的熔点低，也可以使熔断部AB1比配线部AB2、AB3容易断线地构成。
也就是，图5所示的例子中，与图3所示的例子一样，固定输入用积运算元件10A2A、10A2B、10B2A、10B2B(磁阻效应元件A)具有在输出电流增加的故障产生的情况下断线的功能。
图6是表示第一实施方式的积和运算器1的应用例的图，是表示向称为3-3-3的多层感知器的网络的应用例的图。图7是表示第一实施方式的积和运算器1的整体结构的一例的图。
图6所示的例子中，第一实施方式的积和运算器1应用于神经形态器件100。神经形态器件100具备：输入层101、隐藏层102、输出层103、第一实施方式的积和运算器1、积和运算器2。第一实施方式的积和运算器1具有多个(3个)可变输入用积运算元件和多个(2个)固定输入用积运算元件。另一方面，积和运算器2具有多个(3个)可变输入用积运算元件和1个固定输入用积运算元件。
输入层101具备例如5个节点101A、101B、101C、101D、101E。其中，节点101A及101B相当于图1所示的固定输入部，设定成一个。隐藏层102具备例如4个节点102A、102B、102C、102D。其中，节点102A设定成一个。输出层103具备例如3个节点103A、103B、103C。
积和运算器1配置于输入层101与隐藏层102之间，将输入层101的4个节点101A、101B、101C、101D与隐藏层102的3个节点102A、102B、102C连接。图1所示的积和运算器1中，输入层101的节点101A及101B各自与隐藏层102的各节点102B～102D各自之间利用图1所示那样的固定输入用积运算子10A2A等连接，在隐藏层102的各节点，输出输入信号乘以权重的值与偏置(以下，设为常数“b1”)的和。
在隐藏层102与输出层103之间配置有积和运算器2。此外，积和运算器2具备多个(3个)可变输入用积运算元件，但固定输入用积运算元件不是多个(1个)，因此，不是本发明的积和运算器。
隐藏层102使用例如激活函数(例如Sigmoid函数)。
本发明人在锐意研究中发现，神经网络器件中，通过在进行积和运算时加入偏置项，能够提高神经网络的判别性能。
详细而言，本发明人发现，作为多个积运算元件使用电阻变化元件的积和运算器中，为了表达偏置项，只要使用固定输入用积运算元件即可。
另外，本发明人发现，与表达权重的可变输入用积运算元件的故障对神经网络的判别性能造成的影响相比，表达偏置项的固定输入用积运算元件的故障对神经网络的判别性能造成的影响一方更大。
这是由于，“权重”通常对每个特定的耦合设定值，与之相对，偏置项为了使该层整体的值偏置而使用。电流集中于故障的偏置项的积运算元件(电阻变化元件)而大量地流通，由此，其它的积运算元件的权重(来自其它的积运算元件的电流)在电路上可能变得不可见。
另外，本发明人发现，通过将表达偏置项的多个固定输入用积运算元件设置成一个纵列，能够防止在一个固定输入用积运算元件故障的情况下，神经网络的判别性能完全失去，并能够抑制神经网络的判别性能的降低。
鉴于该点，第一实施方式的积和运算器1中，如图1所示，在纵列10A设置有多个固定输入用积运算元件10A2A、10A2B，并且在纵列10B设置有多个固定输入用积运算元件10B2A、10B2B。另外，如图7所示，第一实施方式的积和运算器1具备故障诊断部13。
另外，本发明人发现，即使在具备于1个纵列的多个固定输入用积运算元件中的1个固定输入用积运算元件故障的情况下，通过进行再学习，也能够恢复神经网络的判别性能。
鉴于该点，如图7所示，第一实施方式的积和运算器1具备再学习部14。
图8是表示利用图1及图7所示的第一实施方式的积和运算器1执行的处理的一例的流程图。
图8所示的例子中，积和运算器1执行学习步骤S10、故障诊断步骤S20、再学习步骤S30(再学习工序)。学习步骤S10中包含步骤S11。故障诊断步骤S20中包含步骤S21～S24。再学习步骤S30中包含步骤S31～S33。
学习步骤S10中，例如进行公知的反向传播学习。详细而言，步骤S11中，积和运算器1设定表达纵列10A的偏置项的固定输入用积运算元件10A2A、10A2B的电阻值。
接着，积和运算器1的故障诊断部13执行故障诊断步骤S20。详细而言，步骤S21中，积和运算器1将从可变输入部121A向可变输入用积运算元件10A1A(及可变输入用积运算元件10B1A)的可变信号的输入设为断开。也就是，不向可变输入用积运算元件10A1A输入来自可变输入部121A的可变信号。
另外，步骤S21中，积和运算器1将从可变输入部121B向可变输入用积运算元件10A1B(及可变输入用积运算元件10B1B)的可变信号的输入设为断开。也就是，不向可变输入用积运算元件10A1B输入来自可变输入部121B的可变信号。
另外，步骤S21中，积和运算器1将从固定输入部122A向固定输入用积运算元件10A2A(及固定输入用积运算元件10B2A)的固定信号的输入设为接通。也就是，向固定输入用积运算元件10A2A，从固定输入部122A输入固定信号。
另外，步骤S21中，积和运算器1将从固定输入部122B向固定输入用积运算元件10A2B(及固定输入用积运算元件10B2B)的固定信号的输入设为接通。也就是，向固定输入用积运算元件10A2B，从固定输入部122B输入固定信号。
接着，步骤S22(输出检测工序)中，输出检测器11A检测来自可变输入用积运算元件10A1A、10A1B的输出及来自固定输入用积运算元件10A2A、10A2B的输出的合计值。如上述，可变输入用积运算元件10A1A中不输入来自可变输入部121A的可变信号，可变输入用积运算元件10A1B中不输入来自可变输入部121B的可变信号。因此，来自可变输入用积运算元件10A1A、10A1B的输出为零。
也就是，步骤S22(输出检测工序)中，在可变输入部121A、121B相对于可变输入用积运算元件10A1A、10A1B不输入可变信号的状态，且固定输入部122A、122B相对于固定输入用积运算元件10A2A、10A2B输入固定信号的状态下，输出检测器11A检测来自固定输入用积运算元件10A2A、10A2B的输出的合计值。
接着，步骤S23(诊断工序)中，故障诊断部13基于输出检测器11A的检测值，诊断故障的固定输入用积运算元件是否包含于固定输入用积运算元件10A2A、10A2B。在故障的固定输入用积运算元件未包含于固定输入用积运算元件10A2A、10A2B的情况下，返回步骤S21。
另一方面，在故障的固定输入用积运算元件包含于固定输入用积运算元件10A2A、10A2B的情况下，进入步骤S24。
步骤S24中，积和运算器1确定固定输入用积运算元件10A2A、10A2B中的故障的固定输入用积运算元件。
步骤S24中，为了诊断固定输入用积运算元件10A2A是否故障，例如，在可变输入部121A、121B相对于可变输入用积运算元件10A1A、10A1B不输入可变信号的状态，且固定输入部122B相对于固定输入用积运算元件10A2B不输入固定信号的状态，且固定输入部122A相对于固定输入用积运算元件10A2A输入固定信号的状态下，输出检测器11A检测来自固定输入用积运算元件10A2A的输出。另外，故障诊断部13基于输出检测器11A的检测值诊断固定输入用积运算元件10A2A是否故障。
同样，步骤S24中，为了诊断固定输入用积运算元件10A2B是否故障，例如在可变输入部121A、121B相对于可变输入用积运算元件10A1A、10A1B不输入可变信号的状态，且固定输入部122A相对于固定输入用积运算元件10A2A不输入固定信号的状态，且固定输入部122B相对于固定输入用积运算元件10A2B输入固定信号的状态下，输出检测器11A检测来自固定输入用积运算元件10A2B的输出。另外，故障诊断部13基于输出检测器11A的检测值，诊断固定输入用积运算元件10A2B是否故障。
接着，积和运算器1的再学习部14执行再学习步骤S30(再学习工序)。再学习步骤S30中，例如进行公知的反向传播学习。详细而言，步骤S31中，再学习部14基于上述的步骤S24的诊断结果，判定固定输入用积运算元件10A2A是否故障。在固定输入用积运算元件10A2A故障的情况下，进入步骤S32。另一方面，在固定输入用积运算元件10A2B故障的情况下，进入步骤S33。
步骤S32中，再学习部14以纵列10A的偏置项仅利用固定输入用积运算元件10A2B表达的方式，再设定固定输入用积运算元件10A2B的电阻值。
也就是，步骤S32中，再学习部14进行固定输入用积运算元件10A2A、10A2B中的、故障的固定输入用积运算元件10A2A以外的固定输入用积运算元件10A2B的电阻值的再设定。
步骤S33中，再学习部14以纵列10A的偏置项仅利用固定输入用积运算元件10A2A表达的方式，再设定固定输入用积运算元件10A2A的电阻值。
也就是，步骤S33中，再学习部14进行固定输入用积运算元件10A2A、10A2B中的、故障的固定输入用积运算元件10A2B以外的固定输入用积运算元件10A2A的电阻值的再设定。
图9是用于说明图8的步骤S33中的进行固定输入用积运算元件10A2A的电阻值的再设定的例子的图。详细而言，图9(A)表示固定输入用积运算元件10A2B故障前的状态。图9(B)表示固定输入用积运算元件10A2B故障，且进行了固定输入用积运算元件10A2A的电阻值的再设定之后的状态。
图9(A)及图9(B)所示的例子中，第一实施方式的积和运算器1应用于神经网络的情况下的权重a根据可变输入用积运算元件10A1A、10A1B的电阻值设定。在固定输入用积运算元件10A2B故障之前，如图9(A)所示，偏置项b1根据固定输入用积运算元件10A2A、10A2B的电阻值设定。固定输入用积运算元件10A2B故障之后，上述的步骤S33中，利用再学习部14进行固定输入用积运算元件10A2A的电阻值的再设定。其结果，如图9(B)所示，偏置项b2仅根据固定输入用积运算元件10A2A的电阻值设定。也就是，图9(A)及图9(B)所示的例子中，在固定输入用积运算元件10A2B的故障时，对固定输入用积运算元件10A2A、10A2B中的、固定输入用积运算元件10A2B以外的固定输入用积运算元件10A2A设定再分配的偏置项b2。
也就是，第一实施方式的积和运算器1中，与输入可变输入用积运算元件10A1A、10A1B的可变信号同步地输入给定的信号的固定输入用积运算元件10A2A、10A2B作为偏置项发挥作用。在第一实施方式的积和运算器1应用于神经网络的情况下，与固定输入用积运算元件10A2A、10A2B未用作偏置项用元件的积和运算器应用于神经网络的情况相比，能够提高神经网络的判别性能。
如上述，例如图1所示的第一实施方式的积和运算器1具备积运算部10、和运算部11。积运算部10具备：多个可变输入用积运算元件10A1A、10A1B；多个固定输入用积运算元件10A2A、10A2B。多个可变输入用积运算元件10A1A、10A1B及多个固定输入用积运算元件10A2A、10A2B各自为电阻变化元件。另外，第一实施方式的积和运算器1具备：相对于多个可变输入用积运算元件10A1A、10A1B、…输入可变信号的可变输入部121A、121B；相对于多个固定输入用积运算元件10A2A、10A2B与可变信号同步地输入给定的信号的固定输入部122A、122B。和运算部11具备检测来自多个可变输入用积运算元件10A1A、10A1B的输出及来自多个固定输入用积运算元件10A2A、10A2B的输出的合计值的输出检测器11A。
因此，在第一实施方式的积和运算器1应用于神经网络的情况下，能够抑制作为偏置项用元件的固定输入用积运算元件10A2A、10A2B的一方的故障时的神经网络的性能降低。
另外，第一实施方式的积和运算器1中，如上述，多个固定输入用积运算元件10A2A、10A2B具有在产生了输出电流增加的故障的情况下断线的(也就是，电阻值成为无限大)功能。另外，多个可变输入用积运算元件10A1A、10A1B及多个固定输入用积运算元件10A2A、10A2B各自是具有写入端子AA、共用端子AB、读出端子AC，且呈现磁阻效应的磁阻效应元件A。另外，磁阻效应元件A具有：具有磁壁DW的磁化自由层A1、磁化方向被固定的磁化固定层A2、被磁化自由层A1与磁化固定层A2夹持的非磁性层A3。
也就是，第一实施方式的积和运算器1中，作为多个固定输入用积运算元件10A2A、10A2B，使用正常动作时的电阻值与故障时(详细而言，输出电流变大且断线的故障时)的电阻值的差较大的元件。
因此，根据第一实施方式的积和运算器1，与正常动作时的电阻值与故障时的电阻值的差较小的元件用作固定输入用积运算元件的情况相比，能够抑制固定输入用积运算元件10A2A、10A2B的一方的故障时的神经网络的性能降低。
另外，使用第一实施方式的积和运算器1时(详细而言，输出检查时)，在可变输入部121A、121B相对于多个可变输入用积运算元件10A1A、10A1B不输入可变信号的状态，且固定输入部122A、122B相对于多个固定输入用积运算元件10A2A、10A2B输入固定信号的状态下，输出检测器11A检测来自多个固定输入用积运算元件10A2A、10A2B的输出。
另外，使用第一实施方式的积和运算器1用时(详细而言，诊断时)，故障诊断部13基于输出检测时检测的来自多个固定输入用积运算元件10A2A、10A2B的输出，诊断故障的固定输入用积运算元件是否包含于多个固定输入用积运算元件10A2A、10A2B。
因此，根据第一实施方式的积和运算器1，与不进行这种输出检查及诊断的情况相比，能够抑制固定输入用积运算元件10A2A、10A2B的一方的故障时的神经网络的性能降低。
另外，在故障的固定输入用积运算元件包含于多个固定输入用积运算元件10A2A、10A2B的情况下，在使用第一实施方式的积和运算器1时(详细而言，再学习时)，再学习部14进行多个固定输入用积运算元件10A2A、10A2B中的、故障的固定输入用积运算元件以外的固定输入用积运算元件的电阻值的再设定。
因此，根据第一实施方式的积和运算器1，与不进行这种再学习的情况相比，能够抑制固定输入用积运算元件10A2A、10A2B的一方的故障时的神经网络的性能降低。
＜第二实施方式＞(电阻变化元件为普通的可变电阻)
以下，对本发明的积和运算器的第二实施方式进行说明。
第二实施方式的积和算运器1除了后述的点之外，与上述的第一实施方式的积和算运器1一样地构成。因此，根据第二实施方式的积和算运器1，除了后述的点之外，能够实现与上述的第一实施方式的积和算运器1一样的效果。
图10是表示第二实施方式的积和运算器1的一部分结构的一例的图。
第一实施方式的积和运算器1中，可变输入用积运算元件10A1A、10A1B、10B1A、10B1B及固定输入用积运算元件10A2A、10A2B、10B2A、10B2B利用磁阻效应元件构成，但第二实施方式的积和运算器1中，可变输入用积运算元件10A1A、10A1B、10B1A、10B1B及固定输入用积运算元件10A2A、10A2B、10B2A、10B2B利用普通的电阻变化元件(可变电阻)构成。
详细而言，图1所示的例子中，可变输入用积运算元件10A1A、10A1B、10B1A、10B1B及固定输入用积运算元件10A2A、10A2B、10B2A、10B2B各自具备读出端子、写入端子、共用端子，但图10所示的例子中，可变输入用积运算元件10A1A、10A1B、10B1A、10B1B及固定输入用积运算元件10A2A、10A2B、10B2A、10B2B各自具备第一端子和第二端子。
图10所示的例子中，可变输入用积运算元件10A1A、10B1A的第一端子连接于线L11。可变输入用积运算元件10A1B、10B1B的第一端子连接于线L21。固定输入用积运算元件10A2A、10B2A的第一端子连接于线L31。固定输入用积运算元件10A2B、10B2B的第一端子连接于线L41。
图10所示的例子中，相对于固定输入用积运算元件10A2A、10A2B、10B2A、10B2B输入的固定信号与相对于可变输入用积运算元件10A1A、10A1B、10B1A、10B1B输入的可变信号同步。
图10所示的例子中，可变输入用积运算元件10A1A、10A1B及固定输入用积运算元件10A2A、10A2B的第二端子连接于线M1。可变输入用积运算元件10B1A、10B1B及固定输入用积运算元件10B2A、10B2B的第二端子连接于线M2。
和运算部11具备：检测来自可变输入用积运算元件10A1A、10A1B及固定输入用积运算元件10A2A、10A2B的第二端子的输出的合计值的输出检测器11A；检测来自可变输入用积运算元件10B1A、10B1B及固定输入用积运算元件10B2A、10B2B的第二端子的输出的合计值的输出检测器11B。
图10所示的例子中，固定输入用积运算元件10A2A、10A2B、10B2A、10B2B具有例如熔断部(未图示)等，由此，具有在产生输出电流增加的故障的情况下断线的功能。
其它的例子中，图10所示的固定输入用积运算元件10A2A、10A2B、10B2A、10B2B也可以不具有在产生输出电流增加的故障的情况下断线的功能。
以上，参照附图详细叙述本发明的实施方式，但具体的结构不限于该实施方式，能够在不脱离本发明宗旨的范围内进行各种变形及置换。也可以组合上述的各实施方式所记载的结构。
例如，通过将用于实现以上所示的实施方式的各装置(例如，积和运算器1)的功能的程序记录于计算机可读取的记录介质(存储介质)，使计算机系统读入并执行记录于该记录介质的程序，由此，也可以进行处理。
此外，这里所说的“计算机系统”也可以包含操作系统(OS：Operating System)或周边设备等的硬件。
另外，“计算机可读取的记录介质”是指软盘、光盘、ROM(Read Only Memory)、闪光存储器等的可写入的非易失性存储器、DVD(Digital Versatile Disc)等的便携式介质、内置于计算机系统的硬盘等的存储装置。另外，作为记录介质，例如也可以是临时性地记录数据的记录介质。
另外，“计算机可读取的记录介质”还包含经由因特网等的网络或电话线等的通讯线发送程序时的成为服务器或客户端的计算机系统内部的易失性存储器(例如DRAM(Dynamic Random Access Memory))那样将程序保持一定时间的介质。
另外，上述的程序也可以从将该程序储存于存储装置等的计算机系统，经由传送介质，或通过传送介质中的传送波向其它计算机系统传送。在此，传送程序的“传送介质”是指因特网等的网络(通信网)或电话线等的通讯线(通信线)那样具有传送信息的功能的介质。
另外，上述的程序也可以是用于实现上述的功能的一部分的程序。另外，上述的程序也可以是使上述的功能与已经记录于计算机系统的程序的组合而能够实现的、所谓的差分文件(差分程序)。
计算机中，例如CPU(Central Processing Unit)等的处理器读出并执行存储于存储器的程序。
符号说明
1…积和运算器，2…积和运算器，10…积运算部，10A…纵列，10A1A…可变输入用积运算元件，10A1B…可变输入用积运算元件，10A2A…固定输入用积运算元件，10A2B…固定输入用积运算元件，10B…纵列，10B1A…可变输入用积运算元件，10B1B…可变输入用积运算元件，10B2A…固定输入用积运算元件，10B2B…固定输入用积运算元件，11…和运算部，11A…输出检测器，11B…输出检测器，12…输入部，121A…可变输入部，121B…可变输入部，122A…固定输入部，122B…固定输入部，13…故障诊断部，14…再学习部，100…神经形态器件，101…输入层，101A、101B、101C、101D…节点，102…隐藏层，102A、102B、102C…节点，103…输出层，103A、103B、103C…节点，A…磁阻效应元件，AA…写入端子，AB…共用端子，AC…读出端子，A1…磁化自由层，A11…第一区域，A12…第二区域，A2…磁化固定层，A3…非磁性层，DW…磁壁，L11…线，L12…线，L21…线，L22…线，L31…线，L32…线，L41…线，L42…线，M1…线，M2…线。

Claims (8)

1.一种积和运算器，其中，
具备积运算部以及和运算部，
所述积运算部具备多个可变输入用积运算元件和多个固定输入用积运算元件，
所述多个可变输入用积运算元件及所述多个固定输入用积运算元件各自为电阻变化元件，
所述积和运算器具备：
可变输入部，其相对于所述多个可变输入用积运算元件输入可变信号；
固定输入部，其相对于所述多个固定输入用积运算元件与所述可变信号同步地输入给定的信号，
所述和运算部具备检测来自所述多个可变输入用积运算元件的输出与来自所述多个固定输入用积运算元件的输出的合计值的输出检测器。
2.根据权利要求1所述的积和运算器，其中，
所述多个固定输入用积运算元件具有在输出电流增加的故障发生的情况下断线的功能。
3.根据权利要求1或2所述的积和运算器，其中，
所述电阻变化元件具有写入端子、共用端子、及读出端子。
4.根据权利要求1或2所述的积和运算器，其中，
所述电阻变化元件为呈现磁阻效应的磁阻效应元件，
所述磁阻效应元件具有：
具有磁壁的磁化自由层；
磁化方向被固定的磁化固定层；以及
被所述磁化自由层与所述磁化固定层夹持的非磁性层。
5.根据权利要求1所述的积和运算器，其中，
所述积运算部还具备其他的可变输入用积运算元件和其他的固定输入用积运算元件，
所述其他的可变输入用积运算元件及所述其他的固定输入用积运算元件各自为所述电阻变化元件，
所述可变输入部相对于所述其他的可变输入用积运算元件输入所述可变信号，
所述固定输入部相对于所述其他的固定输入用积运算元件与所述可变信号同步地输入所述给定的信号，
所述和运算部还具备检测来自所述其他的可变输入用积运算元件的输出与来自所述其他的固定输入用积运算元件的输出的合计值的其他的输出检测器。
6.一种神经形态器件，其中，
具备权利要求1～5中任一项所述的积和运算器。
7.一种积和运算器的使用方法，其中，
是权利要求1～5中任一项所述的积和运算器的使用方法，
所述积和运算器还具备故障诊断部，
包含：
在所述可变输入部相对于所述多个可变输入用积运算元件不输入所述可变信号的状态，且所述固定输入部相对于所述多个固定输入用积运算元件输入所述给定的信号的状态下，所述输出检测器检测来自所述多个固定输入用积运算元件的输出的输出检测工序；
所述故障诊断部基于所述输出检测工序中检测的来自所述多个固定输入用积运算元件的输出，诊断故障的积运算元件是否包含于所述多个固定输入用积运算元件的诊断工序。
8.根据权利要求7所述的积和运算器的使用方法，其中，
所述积和运算器还具备再学习部，
所述积和运算器的使用方法还包含再学习工序：在所述故障诊断部诊断为所述故障的积运算元件包含于所述多个固定输入用积运算元件的情况下，所述再学习部进行所述多个固定输入用积运算元件中的、所述故障的积运算元件以外的积运算元件的电阻值的再设定。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022269660A1 (zh) * 2021-06-21 2022-12-29
CN114724598B (zh) * 2022-03-04 2024-09-10 华中科技大学 一种基于自旋轨道耦合的感存算一体结构及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068603A (en) * 1987-10-07 1991-11-26 Xilinx, Inc. Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays
US5202956A (en) * 1989-12-16 1993-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor neural network and operating method thereof
JP2001078435A (ja) * 1999-07-08 2001-03-23 Tdk Corp 電流制御型半導体スイッチング素子を使用した電力変換装置におけるスイッチング素子の駆動装置
CN103430186A (zh) * 2012-01-20 2013-12-04 松下电器产业株式会社 神经网络电路的学习方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0520294A (ja) * 1991-07-17 1993-01-29 Fujitsu Ltd ニユーラルネツトワーク型情報処理装置
US8540493B2 (en) * 2003-12-08 2013-09-24 Sta-Rite Industries, Llc Pump control system and method
JP5160304B2 (ja) 2008-05-22 2013-03-13 シャープ株式会社 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法
WO2017183573A1 (ja) 2016-04-21 2017-10-26 Tdk株式会社 磁壁利用型アナログメモリ素子および磁壁利用型アナログメモリ
CN109923550B (zh) 2016-08-19 2022-11-15 索尼公司 乘数累加器
WO2019131141A1 (ja) * 2017-12-28 2019-07-04 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068603A (en) * 1987-10-07 1991-11-26 Xilinx, Inc. Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays
US5202956A (en) * 1989-12-16 1993-04-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor neural network and operating method thereof
JP2001078435A (ja) * 1999-07-08 2001-03-23 Tdk Corp 電流制御型半導体スイッチング素子を使用した電力変換装置におけるスイッチング素子の駆動装置
CN103430186A (zh) * 2012-01-20 2013-12-04 松下电器产业株式会社 神经网络电路的学习方法

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