CN111512311B - 积和运算器、神经形态器件以及积和运算器的故障判断方法 - Google Patents

积和运算器、神经形态器件以及积和运算器的故障判断方法 Download PDF

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Abstract

本发明提供在应用于神经网络的情况下，能够正确地检测可能大幅损坏神经网络的性能的故障的积和运算器。积和运算器(1)具备积运算部(10)、和运算部(11)、故障判断部(12)，积运算部(10)具备多个积运算元件(10AA～10AC)，多个积运算元件(10AA)～(10AC)各自为电阻变化元件。和运算部(11)具备检测来自多个积运算元件(10AA)～(10AC)的输出的合计值的输出检测器(11A)。故障判断部(12)在输出检测器(11)检测的上述合计值超过规定值的情况下，判断为故障产生。上述规定值是在多个积运算元件(10AA～10AC)全部正常动作的情况下，输出检测器(11)能够检测的上述合计值的最大值以上的值。

Description

积和运算器、神经形态器件以及积和运算器的故障判断方法
技术领域
本发明涉及积和运算器、神经形态器件以及积和运算器的故障判断方法。本申请基于2017年12月28日申请于日本的专利申请2017-254700号主张优先权，并将其内容在此引用。
背景技术
目前，已知有RRAM(注册商标)基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(例如参照非专利文献1)。该文献中记载有模拟神经形态系统以组装的电阻式开关存储阵列为基础进行开发的内容。该文献中，新的训练计划为了通过利用段化的突触的举动将模拟系统的性能最佳化而提出。另外，该文献中，该计划相对于灰度图像识别适用。
另外，进行着使用电阻变化元件的阵列来实现模仿神经系统的神经网络的研究。神经形态器件(NMD)中，进行从前级向后级施加权重并累加的积和运算。因此，组合多个电阻连续地变化的电阻变化元件，以各自的电阻值为权重进行相对于输入信号的积运算，并取得从其输出的电流的总和，由此，进行和运算的各种各样的类型的积和运算器、及利用了该积和运算器的NMD的开发不断进展。
现有技术文献
专利文献
专利文献1：国际公开第2017/183573号
非专利文献
非专利文献1：ZheChen等著，“RRAM基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(OptimizedLearning Scheme for Grayscale Image Recognitionin a RRAM Based Analog Neuromorphic System)”，2015年，IEEE，p.17.7.1-p.17.7.4
发明内容
发明所要解决的课题
但是，非专利文献1中，未研究检测可能大幅损坏神经网络的性能的故障的方法。如果电阻变化元件故障，且电阻变小，则积和运算时故障的电阻变化元件的权重可能大幅影响网络。因此，神经网络中正确地检测短路引起的电阻变化元件的故障是非常重要的。
鉴于上述的问题点，本发明的目的在于，提供在应用于神经网络的情况下，能够在产生元件故障时正确地检测可能大幅损坏神经网络的性能的故障的积和运算器、神经形态器件以及积和运算器的故障判断方法。
用于解决课题的方案
本发明的一个方式提供一种积和运算器，其具备积运算部、和运算部、故障判断部，所述积运算部具备多个积运算元件，所述多个积运算元件各自为电阻变化元件，所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，所述故障判断部在所述输出检测器检测的所述合计值超过规定值的情况下，判断为故障产生，所述规定值是在所述多个积运算元件全部正常动作的情况下，所述输出检测器能够检测的所述合计值的最大值以上的值。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件具有写入端子、共用端子、读出端子。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件为表示磁阻效应的磁阻效应元件，所述磁阻效应元件具有：具有磁壁的磁化自由层、磁化方向被固定的磁化固定层、被所述磁化自由层与所述磁化固定层夹持的非磁性层。
本发明的一个方式的积和运算器中，也可以是，所述积运算部至少具备具有多个积运算元件的第一纵列和具有多个积运算元件的第二纵列，所述和运算部至少具备检测所述第一纵列的来自多个积运算元件的输出的合计值的第一输出检测器和检测所述第二纵列的来自多个积运算元件的输出的合计值的第二输出检测器，还具备功能置换部，该功能置换部在所述故障判断部判断为所述第一纵列故障的情况下，使所述第二纵列的多个积运算元件进行所述第一纵列的多个积运算元件在所述第一纵列的故障前进行的积运算。
本发明的一个方式的积和运算器也可以还具备：故障部位确定部，其在所述故障判断部判断为所述多个积运算元件故障的情况下，确定所述多个积运算元件中的故障的积运算元件；输入切断部，其在所述故障判断部判断为所述多个积运算元件故障的情况下，切断相对于所述故障的积运算元件的输入，所述故障部位确定部通过从所述多个积运算元件的输出侧相对于所述多个积运算元件输入信号，确定所述故障的积运算元件。
本发明的一个方式提供一种神经形态器件，其具备所述积和运算器。
本发明的一个方式的神经形态器件也可以还具备使用激活函数的隐藏层，所述激活函数在向所述激活函数的输入值为阈值以上的情况下，以来自所述激活函数的输出值成为零的方式设定。
本发明的一个方式的神经形态器件为具备所述积和运算器的神经形态器件，也可以具备输出切断部，该输出切断部在所述故障判断部判断为所述多个积运算元件故障的情况下，切断来自判断为故障的所述多个积运算元件的输出。
本发明的一个方式的神经形态器件中，也可以是，正常动作时的所述多个积运算元件各自的电阻值与故障时的所述多个积运算元件各自的电阻值相差3个数量级以上。
本发明的一个方式的神经形态器件为具备所述积和运算器的神经形态器件，也可以是，所述电阻变化元件为表示磁阻效应的磁阻效应元件，所述磁阻效应元件具有：具有磁壁的磁化自由层、磁化方向被固定的磁化固定层、被所述磁化自由层和所述磁化固定层夹持的非磁性层，所述非磁性层的厚度为2.5nm以上。
本发明的一个方式的神经形态器件中，也可以是，所述磁化自由层为选自由Co/Pt多层膜、Co/Pd多层膜、以及CoCrPt合金膜构成的组的垂直磁化膜。
本发明的一个方式的神经形态器件中，也可以是，所述输出检测器检测来自所述多个积运算元件的输出电流值。
本发明的一个方式的神经形态器件中，也可以是，所述输出检测器检测从所述多个积运算元件输出的电荷。
本发明的一个方式提供一种积和运算器的故障判断方法，该积和运算器具备积运算部及和运算部，该积和运算器的故障判断方法中，所述积运算部具备多个积运算元件，所述多个积运算元件各自为电阻变化元件，具备：检测来自所述多个积运算元件的输出的合计值的检测步骤；在所述检测步骤中检测的所述合计值超过规定值的情况下，判断为故障产生的判断步骤，所述规定值是在所述多个积运算元件全部正常动作的情况下能够检测的所述合计值的最大值以上的值。
发明效果
根据本发明，能够提供在应用于神经网络的情况下，能够正确地检测可能大幅损坏神经网络的性能的故障的积和运算器、神经形态器件以及积和运算器的故障判断方法。
附图说明
图1是表示第一实施方式的积和运算器的一部分结构的一例的图；
图2是表示第一实施方式的积和运算器的整体结构的一例的图；
图3是用于说明输出检测器检测的合计值及规定值的图；
图4是表示第一实施方式的积和运算器的构成多个积运算元件各自的磁阻效应元件的一例的立体图；
图5是表示第一实施方式的积和运算器的应用例的图；
图6是用于说明隐藏层中使用的激活函数的图；
图7是表示第一实施方式的由积和运算器执行的处理的一例的流程图；
图8是表示第二实施方式的积和运算器的一部分结构的一例的图。
具体实施方式
以下，参照附图对本发明的积和运算器、神经形态器件以及积和运算器的故障判断方法的实施方式进行说明。
＜第一实施方式＞(电阻变化元件为磁阻效应元件)
图1是表示第一实施方式的积和运算器1的一部分结构的一例的图。图2是表示第一实施方式的积和运算器1的整体结构的一例的图。
图1及图2所示的例子中，第一实施方式的积和运算器1具备：积运算部10、和运算部11、故障判断部12、功能置换部13、故障部位确定部14、输入切断部15、输出切断部16。积运算部10具备纵列10A和纵列10B。
图1所示的例子中，积运算部10具备两个纵列10A、10B，但也可以仅为一个纵列，另外，也可以具备3个以上的纵列10A、10B、…。
图1所示的例子中，纵列10A具备积运算元件10AA、积运算元件10AB、积运算元件10AC。纵列10B具备积运算元件10BA、积运算元件10BB、积运算元件10BC。
图1所示的例子中，纵列10A具备3个积运算元件10AA、10AB、10AC，纵列10B具备3个积运算元件10BA、10BB、10BC，但纵列10A也可以具备3个以外的多个积运算元件，纵列10B具备3个以外的多个积运算元件。
图1所示的例子中，多个积运算元件10AA～10AC、10BA～10BC各自为具备读出端子、写入端子、共用端子的电阻变化元件。
积运算元件10AA、10BA的读出端子连接于线L11。积运算元件10AA、10BA的写入端子连接于线L12。
积运算元件10AB、10BB的读出端子连接于线L21。积运算元件10AB、10BB的写入端子连接于线L22。
积运算元件10AC、10BC的读出端子连接于线L31。积运算元件10AC、10BC的写入端子连接于线L32。
积运算元件10AA、10AB、10AC的共用端子连接于线M1。积运算元件10BA、10BB、10BC的共用端子连接于线M2。
和运算部11具备：检测来自积运算元件10AA、10AB、10AC的输出的合计值的输出检测器11A；检测来自积运算元件10BA、10BB、10BC的输出的合计值的输出检测器11B。输出检测器11A配置于线M1。输出检测器11B配置于线M2。
图1所示的例子中，输出检测器11A检测来自积运算元件10AA、10AB、10AC的输出电流值，输出检测器11B检测来自积运算元件10BA、10BB、10BC的输出电流值。其它例子中，输出检测器11A将来自积运算元件10AA、10AB、10AC的输出作为电荷检测，输出检测器11B将来自积运算元件10BA、10BB、10BC的输出作为电荷检测。
本发明中用作积运算元件的电阻变化元件为电阻相对于来自外部的刺激(电流，电压，磁场等)可逆地变化的元件。作为上述的电阻变化元件，例如可举出：电阻变化型存储器(RRAM)元件、相变化存储器(PCRAM)元件、各向异性磁阻效应(AMR)元件、隧道磁阻效应(TMR)元件、巨磁阻效应(GMR)元件等。
故障判断部12在输出检测器11A检测的合计值超过规定值的情况下，判断为包含于纵列10A的多个积运算元件10AA～10AC的至少一个中产生了输出电流变大的故障。另外，故障判断部12在输出检测器11B检测的合计值超过规定值的情况下，判断为包含于纵列10B的多个积运算元件10BA～10BC的至少一个中产生了输出电流变大的故障。
图3是用于说明输出检测器11A检测的合计值及规定值的图。图3中，纵轴表示由输出检测器11A检测的多个积运算元件10AA～10AC的输出电流的合计值、规定值等。横轴表示积运算元件10AA～10AC的状态(电阻值的大小)。
在多个积运算元件10AA～10AC的正常动作时，且积运算元件10AA～10AC的电阻值最高时，由输出检测器11A检测的多个积运算元件10AA～10AC的输出电流的合计值成为最小值Min。
在多个积运算元件10AA～10AC的正常动作时，随着积运算元件10AA～10AC的电阻值变低，由输出检测器11A检测的多个积运算元件10AA～10AC的输出电流的合计值变大。
在多个积运算元件10AA～10AC的正常动作时，且积运算元件10AA～10AC的电阻值最低时，由输出检测器11A检测的多个积运算元件10AA～10AC的输出电流的合计值成为最大值Max。
规定值设定成最大值Max以上的值。也就是，规定值是在多个积运算元件10AA～10AC全部正常动作的情况下，输出检测器11A能够检测的合计值的最大值Max以上的值。
图3所示的例子中，在点P1的状态下，输出检测器11A检测的积运算元件10AA～10AC的输出电流的合计值不超过规定值。因此，故障判断部12判断为包含于纵列10A的多个积运算元件10AA～10AC中均未产生输出电流变大的故障。
另一方面，在点P2的状态下，输出检测器11A检测的积运算元件10AA～10AC的输出电流的合计值超过规定值。因此，故障判断部12判断为包含于纵列10A的多个积运算元件10AA～10AC的至少一个产生了输出电流变大的故障。
详细而言，图1及图3所示的例子中，积运算元件10AA～10AC(及积运算元件10BA～10BC)各自为表示磁阻效应的磁阻效应元件。另外，正常动作时的多个积运算元件10AA～10AC各自的电阻值和故障时的多个积运算元件10AA～10AC各自的电阻值能够设为相差3个数量级以上的不同的值。
图4是表示第一实施方式的积和运算器1的构成多个积运算元件10AA～10AC、10BA～10BC各自的磁阻效应元件A的一例的立体图。
图4所示的例子中，磁阻效应元件A具有：具有磁壁DW的磁化自由层A1、磁化方向被固定的磁化固定层A2、非磁性层A3。非磁性层A3被磁化自由层A1与磁化固定层A2夹持。磁化自由层A1在磁壁DW的一侧具有第一区域A11，在磁壁DW的另一侧具有第二区域A12。第一区域A11中设置有写入端子AA。第二区域A12中设置有共用端子AB。磁化固定层A2中设置有读出端子AC。
磁壁DW的移动量(移动距离)通过调整在写入端子AA与共用端子AB之间流通的写入电流的大小、时间，能够控制成可变。写入电流的大小、时间也能够根据例如脉冲数或脉冲宽度设定磁壁DW的移动量(移动距离)。通过磁壁DW的驱动(移动)，磁化固定层A2和磁化自由层A1各自的磁化方向平行的(或反平行的)部分的面积连续地变化时，磁化方向平行的部分的面积比率与磁化方向反平行的部分的面积比率的比连续地变化，磁阻效应元件中得到接近线形的电阻变化。
另外，数据的读出能够通过如下进行，在读出端子AC与共用端子AB之间流通电流，并检测相应于磁化方向平行的部分的面积比率与磁化方向反平行的部分的面积比率的比的电阻(例如，参照专利文献1)。
[磁化固定层A2]
磁化固定层A2是磁化向第一方向(例如图4的左方向)取向，且固定的层。在此，磁化被固定是指，在使用了写入电流的写入前后，磁化方向不变化(磁化被固定)。
图4所示的例子中，磁化固定层A2是磁化具有面内磁各向异性(面内易磁化轴)的面内磁化膜。磁化固定层A2不限于面内磁化膜，也可以是具有垂直磁各向异性(垂直易磁化轴)的垂直磁化膜。
磁化固定层A2为面内磁化膜时，具有较高的MR比(磁阻变化率)，在读入时难以受到自旋转移力矩(STT)引起的影响，能够增大读取电压。另一方面，在将元件微小化的情况下，优选磁各向异性较大，反磁场较小，并使用垂直磁化膜。
磁化固定层A2中能够使用公知的材料。例如能够使用选自由Cr、Mn、Co、Fe以及Ni构成的组的金属及表示将这些金属含有1种以上且呈现铁磁性的合金。另外，也能够使用含有这些金属和B、C、以及N的至少1种以上的元素的合金。具体而言，可举出Co-Fe及Co-Fe-B。
另外，磁化固定层A2中也能够使用Co2FeSi等的霍伊斯勒合金。霍伊斯勒合金包含具有X2YZ的化学组成的金属间化合物，X为周期表上Co、Fe、Ni、或Cu族的过渡金属元素或贵金属元素，Y可以是Mn、V、Cr或Ti族的过渡金属也可以采用X的元素种类，Z为III族～V族的典型元素。例如，可举出：Co2FeSi、Co2MnSi、Co2Mn1-aFeaAlbSi1-b等。
另外，磁化固定层A2也可以是由铁磁性层、非磁性层构成的合成结构，或由反铁磁性层、铁磁性层、非磁性层构成的合成结构。后者中，在合成结构中，磁化固定层A2的磁化方向利用反铁磁性层较强地保持。因此，磁化固定层A2的磁化难以受到来自外部的影响。
在使磁化固定层A2的磁化取向于XY面内(将磁化固定层A2设为面内磁化膜)的情况下，优选使用例如NiFe。另一方面，在使磁化固定层A2的磁化取向于Z方向的(将磁化固定层A2设为垂直磁化膜)的情况下，优选使用例如Co/Ni层叠膜、Co/Pt层叠膜等。例如，当将磁化固定层A2设为[Co(0.24nm)/Pt(0.16nm)]6/Ru(0.9nm)/[Pt(0.16nm)/Co(0.16nm)]4/Ta(0.2nm)/FeB(1.0nm)时，成为垂直磁化膜。
[非磁性层A3]
非磁性层A3设置于磁化固定层A2的下表面。磁阻效应元件A经由非磁性层A3将磁化自由层A1相对于磁化固定层A2的磁化状态的变化作为电阻值变化读出。即，磁化固定层A2、非磁性层A3及磁化自由层A1作为磁阻效应元件A发挥作用，在非磁性层A3由绝缘体构成的情况下，为与隧道磁阻(TMR)元件相似的结构，在非磁性层2由金属构成的情况下，为与巨磁阻效应(GMR)元件相似的结构。
作为非磁性层A3的材料，能够使用能够用于磁阻效应元件A的非磁性层的公知的材料。在非磁性层A3由绝缘体构成的情况下(为隧道势垒层的情况)，作为其材料，能够使用：Al2O3、SiO2、MgO、MgAl2O4、ZnAl2O4、MgGa2O4、ZnGa2O4、MgIn2O4、ZnIn2O4、以及这些材料的多层膜或混合组成膜等。另外，除了这些之外，还能够使用Al、Si、Mg的一部分置换成Zn、Be等的材料等。这些材料中，MgO及MgAl2O4为能够实现相干隧道的材料，因此，能够增大磁阻比(MR比)。另一方面，在非磁性层2由金属构成的情况下，作为其材料，能够使用Cu、Al、Ag等。
在非磁性层A3由绝缘体构成的情况下(为隧道势垒层的情况)，其厚度为例如2.5nm以上。
[磁化自由层A1]
磁化自由层A1相当于磁壁驱动型(移动型)MRAM的磁壁驱动层。
磁化自由层A1由铁磁性体材料构成，其内部的磁化的方向可反转。磁化自由层A1具有：磁化向磁化固定层A2的反方向的第二方向取向的第一区域A11、磁化向与第一方向相同的方向取向的第二区域A12、构成这些区域的界面的磁壁DW。夹持磁壁DW的第一区域A11与第二区域A12的磁化的方向相反。磁壁DW通过磁化自由层A1的第一区域A11与第二区域A12的构成比率变化而移动。
磁化自由层A1的材料能够使用公知的材料，特别是能够应用软磁性材料。例如能够使用选自由Cr、Mn、Co、Fe以及Ni构成的组的金属、将这些金属含有1种以上的合金、含有这些金属和B、C、以及N的至少1种以上的元素的合金等。具体而言，作为磁化自由层A1的材料，可举出Co-Fe、Co-Fe-B、Ni-Fe。
磁化自由层A1的材料也能够使用饱和磁化较小的材料。例如，当使用(MnGa)As及(InFe)As、或Co/Tb多层膜及GdFeCo那样饱和磁化较小的材料时，能够以较小的电流密度驱动磁化自由层A1的磁壁DW。另外，当使用这些材料时，磁壁DW的驱动速度变慢。
NiFe那样的磁各向异性较弱的材料的磁壁DW的驱动速度较快，磁壁DW以100m/sec以上的速度动作。也就是，磁壁DW以10nsec的脉冲移动1μm的距离。因此，在将磁化自由层A1在元件内模拟性地移动的情况下，需要使用高价的半导体电路施加微小的脉冲，或牺牲集成度而充分延长磁化自由层等的对策。与之相对，在磁壁DW的驱动速度较慢的材料的情况下，即使在施加充分长的脉冲电流的情况或磁化自由层A1的长度较短的情况下，也可形成模拟存储器。
在将磁化自由层A1设为垂直磁化膜的情况下，优选为选自由Co/Pt多层膜、Co/Pd多层膜、以及CoCrPt合金膜构成的组的垂直磁化膜。另外，也能够使用Mn3X(X＝Ga，Ge)的垂直磁化膜或Co/Ni等的多层膜的垂直磁化膜。这些材料即使用于磁壁驱动的电流密度较小，也可驱动磁壁DW。
磁化自由层A1沿着长边方向延伸的长度优选为60nm以上。若是低于60nm，则容易成为单磁区，难以在磁化自由层A1内形成磁壁DW。
磁化自由层A1的厚度只要作为磁壁驱动层发挥作用，就没有特别限制，例如，能够设为2nm～60nm。当磁化自由层A1的厚度成为60nm以上时，沿着层叠方向形成磁壁的可能性变高。但是，是否沿着层叠方向形成磁壁根据与磁化自由层A1的形状各向异性的平衡产生。如果磁化自由层A1的厚度低于60nm，则认为难以形成磁壁DW。
磁化自由层A1也可以在层的侧面具有阻止磁壁DW的移动的磁壁钉扎部。例如，当在要阻止磁化自由层A1的磁壁DW的移动的位置设置凹凸、槽、隆起、收缩、切口等时，能够阻止磁壁的移动(钉扎)。当具有磁壁钉扎部时，能够设为如果不流通阈值以上的电流则磁壁不会移动其以上的结构，输出信号不是模拟的信号，容易多值化。
例如，通过每预定的距离形成磁壁钉扎部，能够更稳定地保持磁壁DW，可进行稳定的多值记录，可更稳定地读出多值化的输出信号。
图4所示的例子中，为了形成磁壁DW，在磁化自由层A1中、俯视时不与磁化固定层A2重合的两端部各自具有拥有与第一区域A11的磁化相同的第一方向的磁化的第一磁化供给层A4及拥有与第二区域A12的磁化相同的第二方向的磁化的第二磁化供给层A5。
作为第一磁化供给层A4及第二磁化供给层A5的材料，能够使用与磁化固定层A2中可使用的铁磁性材料相同的材料。
图4所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用与磁化自由层A1相接并且沿着相对于磁化自由层A1的长边方向交叉的方向延伸的自旋轨道力矩(SOT)配线。自旋轨道力矩配线由流通电流时，通过自旋霍尔效应产生纯自旋流的材料构成。
通过具有上述的结构，即使不设置作为固定磁化的层的磁化供给层，通过向自旋轨道力矩配线的两端流通电流，也能够向磁化自由层A1导入磁壁，另外，通过经由自旋轨道力矩配线向磁化自由层A1流通电流，能够移动磁壁。
另外，图4所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用与磁化自由层A1电绝缘，并且沿着相对于磁化自由层A1交叉的方向延伸的磁场施加配线。通过向磁场施加配线流通电流，根据安培定律产生磁场。根据向磁场施加配线流通的电流的方向，能够将产生的磁场的方向设为反方向。因此，通过在磁化自由层A1的端部可供给地配置面内磁化，能够根据向磁场施加配线流通的电流的方向，在磁化自由层A1的端部供给相互反方向的面内磁化方向中的一个面内磁化方向的磁化。另外，通过在磁化自由层A1的端部可供给地配置垂直磁化，能够根据向磁场施加配线流通的电流的方向，在磁化自由层A1的端部供给相互反方向的垂直磁化方向中的一个垂直磁化方向的磁化。
另外，图4所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用经由绝缘层连接于磁化自由层A1的电压施加端子。当在磁化固定层A2与电压施加端子之间施加电压时，磁化自由层A1的磁化的一部分受到电压的影响。例如，从电压施加端子以脉冲施加电压时，磁化的一部分在电压施加时向相对于磁化自由层A1的磁化方向正交的方向取向，在停止电压施加的定时，磁化自由层A1的磁化向第一方向或其反方向的第二方向取向。该向正交的方向取向的磁化是沿着第一方向或向其反方向的第二方向倾倒是等概率，通过调整施加脉冲电压的定时、次数、周期，能够使磁化的一部分从第一方向向第二方向取向。
也可以在磁化自由层A1与非磁性层A3之间设置磁耦合层。磁耦合层是转印磁化自由层A1的磁化状态的层。磁化自由层A1的主要的功能是用于驱动磁壁的层，不限于能够选择适于经由磁化固定层A1和非磁性层A2产生的磁阻效应的材料。通常已知，为了产生使用了非磁性层A2的相干隧道效应，磁化固定层A1及磁耦合层的BCC结构的铁磁性材料是良好的。特别是已知，作为磁化固定层A1及磁耦合层的材料，Co-Fe-B的组成的材料通过溅射制作时得到较大的输出。
图1及图2所示的例子中，在故障判断部12判断为纵列10A故障的情况下，功能置换部13使纵列10B的多个积运算元件10BA～10BC进行纵列10A的多个积运算元件10AA～10AC在纵列10A的故障前进行的积运算。具体而言，例如，功能置换部13将纵列10B的多个积运算元件10BA～10BC各自的电阻值设定成故障前的纵列10A的多个积运算元件10AA～10AC各自的电阻值。
另外，在故障判断部12判断为纵列10B故障的情况下，功能置换部13使纵列10A的多个积运算元件10AA～10AC进行纵列10B的多个积运算元件10BA～10BC在纵列10B的故障前进行的积运算。具体而言，例如，功能置换部13将纵列10A的多个积运算元件10AA～10AC各自的电阻值，设定成故障前的纵列10B的多个积运算元件10BA～10BC各自的电阻值。
例如，在故障判断部12判断为纵列10A的多个积运算元件10AA～10AC的任一个故障的情况下，故障部位确定部14确定多个积运算元件10AA～10AC中的哪个积运算元件故障。详细而言，故障部位确定部14通过从多个积运算元件10AA～10AC的输出侧(图1的下侧)相对于多个积运算元件10AA～10AC输入信号，确定哪个积运算元件故障。
在故障判断部12判断为纵列10A的多个积运算元件10AA～10AC的任一个故障，例如故障部位确定部14确定为积运算元件10AB故障的情况下，输入切断部15切断相对于故障的积运算元件10AB的输入。其结果，能够避免经由积运算元件10AB向线M1输出过大的电流。
切断相对于积运算元件10AB的输入的输入切断部15的一例中，输入切断部15利用配置于积运算元件10AB的读出端子AC(参照图4)与线L21之间的开关构成。切断相对于积运算元件10AB的输入的输入切断部15的另一例中，输入切断部15利用在线L21上切断向积运算元件10AB、10BB的输入的开关构成。
也可以代替输入切断部15切断相对于故障的积运算元件10AB的输入，使输出切断部16在例如线M1上切断来自包含故障的积运算元件10AB的多个积运算元件10AA～10AC的输出。
同样，在故障判断部12判断为纵列10B的多个积运算元件10BA～10BC的任一个故障的情况下，故障部位确定部14确定多个积运算元件10BA～10BC中的哪个积运算元件故障。详细而言，故障部位确定部14通过从多个积运算元件10BA～10BC的输出侧(图1的下侧)相对于多个积运算元件10BA～10BC输入信号，确定哪个积运算元件故障。
在故障判断部12判断为纵列10B的多个积运算元件10BA～10BC的任一个故障，例如故障部位确定部14确定为积运算元件10BC故障的情况下，输入切断部15切断相对于故障的积运算元件10BC的输入。其结果，能够避免经由积运算元件10BC向线M2输出过大的电流。
也可以代替输入切断部15切断相对于故障的积运算元件10BC的输入，使输出切断部16在例如线M2上切断来自包含故障的积运算元件10BC的多个积运算元件10BA～10BC的输出。
图5是表示第一实施方式的积和运算器1的应用例的图。
图5所示的例子中，第一实施方式的积和运算器1应用于神经形态器件100。神经形态器件100具备：输入层101、隐藏层102、输出层103、第一实施方式的积和运算器1、积和运算器2。积和运算器2与图1所示的第一实施方式的积和运算器1一样具有多个积运算元件。
输入层101具备例如4个节点101A、101B、101C、101D。隐藏层102具备例如3个节点102A、102B、102C。输出层103具备例如3个节点103A、103B、103C。
积和运算器1配置于输入层101与隐藏层102之间，将输入层101的4个节点101A、101B、101C、101D与隐藏层102的3个节点102A、102B、102C连接。积和运算器1通过变更，图1所示的积运算元件10AA～10AC、10BA～10BC的电阻值，而变更权重。
在隐藏层102与输出层103之间配置有积和运算器2。积和运算器2将隐藏层102的3个节点102A、102B、102C与输出层103的3个节点103A、103B、103C连接。积和运算器2通过变更多个积运算元件的电阻值，而变更权重。
隐藏层102使用激活函数(例如Sigmoid函数)。
图6是用于说明隐藏层102中使用的激活函数的图。图6中，横轴表示向激活函数的输入值，纵轴表示来自激活函数的输出值。
图6所示的例子中，激活函数在向激活函数的输入值为阈值以上的情况下，以来自激活函数的输出值成为零的方式设定。
也就是，图5及图6所示的例子中，例如在由于积和运算器1的故障等，阈值(参照图6)以上的值从积和运算器1输入隐藏层102的情况下，隐藏层102作为输出值输出零的值。因此，能够抑制例如积和运算器1的故障等的影响波及积和运算器2及输出层103的可能行。
图7是表示第一实施方式的由积和运算器1执行的处理的一例的流程图。
步骤S10中，积运算部10及和运算部11执行积和运算。
步骤S11中，输出检测器11A检测来自积运算元件10AA、10AB、10AC的输出电流值，输出检测器11B检测来自积运算元件10BA、10BB、10BC的输出电流值。
步骤S12中，故障判断部12判定输出检测器11A检测的合计值是否超过规定值，并判定输出检测器11B检测的合计值是否超过规定值。在输出检测器11A检测的合计值超过规定值的情况，或输出检测器11B检测的合计值超过规定值的情况下，进入步骤S13。在输出检测器11A检测的合计值为规定值以下，且输出检测器11B检测的合计值为规定值以下的情况下，图7所示的处理结束。
步骤S13中，故障判断部12判断为在包含于纵列10A的多个积运算元件10AA～10AC的至少一个产生了输出电流变大的故障，或判断为包含于纵列10B的多个积运算元件10BA～10BC的至少一个产生了输出电流变大的故障。
本发明人在锐意研究中发现，构成积和运算器1的积运算元件10AA～10AC、10BA～10BC的特性由于一些要因变化时(详细而言，积运算元件10AA～10AC、10BA～10BC故障时)，神经形态器件100的功能降低。
特别是发现在积运算元件10AA～10AC、10BA～10BC以短路模式故障的情况下(也就是，输出电流变大的故障产生于积运算元件10AA～10AC、10BA～10BC的情况)，大幅损坏积和运算器1的积和运算功能及作为神经网络的性能。
详细而言，本发明人在锐意研究中发现，在输出电流变大的故障产生于积运算元件10AA～10AC、10BA～10BC的情况下，输出电流变小的故障比产生于积运算元件10AA～10AC、10BA～10BC的情况，损坏积和运算器1的积和运算功能及作为神经网络的性能的程度大。这是由于，电流在故障的积运算元件(电阻变化元件)集中并大量流通，由此，其它积运算元件的权重(来自其它积运算元件的电流)在电路上变得不可见。
因此，第一实施方式的积和运算器1中，如上述，故障判断部12在输出检测器11A检测的合计值超过规定值的情况下，判断为作为电阻变化元件的多个积运算元件10AA～10AC的任一个产生了故障，在输出检测器11B检测的合计值超过规定值的情况下，判断为作为电阻变化元件的多个积运算元件10BA～10BC的任一个产生了故障。另外，该规定值是在多个积运算元件10AA～10AC的全部正常动作的情况下，输出检测器11A能够检测的合计值的最大值以上的值，是在多个积运算元件10BA～10BC的全部正常动作的情况下，输出检测器11B能够检测的合计值的最大值以上的值。
因此，根据第一实施方式的积和运算器1，在应用于神经网络的情况下，能够正确地检测可能大幅损坏神经网络的性能的故障(也就是，输出电流变大的故障)。
另外，第一实施方式的积和运算器1中，如上述，多个积运算元件10AA～10AC、10BA～10BC各自是具有写入端子AA、共用端子AB、读出端子AC，且呈现磁阻效应的磁阻效应元件A。另外，磁阻效应元件A具有：具有磁壁DW的磁化自由层A1、磁化方向被固定的磁化固定层A2、被磁化自由层A1与磁化固定层A2夹持的非磁性层A3。
也就是，第一实施方式的积和运算器1中，作为多个积运算元件10AA～10AC、10BA～10BC，使用正常动作时的电阻值与故障时(详细而言，输出电流变大的故障时)的电阻值的差较大的元件。
因此，根据第一实施方式的积和运算器1，与使用正常动作时的电阻值与故障时(详细而言，输出电流变大的故障时)的电阻值的差较小的元件的情况相比，能够正确地检测可能大幅损坏神经网络的性能的故障。
另外，第一实施方式的积和运算器1中，如上述，在故障判断部12判断为纵列10A故障的情况下，利用纵列10B的多个积运算元件10BA～10BC进行纵列10A的多个积运算元件10AA～10AC在纵列10A的故障前进行的积运算。另外，在故障判断部12判断为纵列10B故障的情况下，利用纵列10A的多个积运算元件10AA～10AC进行纵列10B的多个积运算元件10BA～10BC在纵列10B的故障前进行的积运算。
因此，根据第一实施方式的积和运算器1，即使在纵列10A故障的情况，或纵列10B故障的情况下，也能够维持神经网络的性能。
另外，第一实施方式的积和运算器1中，如上述，在故障判断部12判断为多个积运算元件10AA～10AC的任一个故障的情况下，确定多个积运算元件10AA～10AC中的故障的积运算元件，并切断相对于故障的积运算元件的输入。
另外，在故障判断部12判断为多个积运算元件10BA～10BC的任一个故障的情况下，确定多个积运算元件10BA～10BC中的故障的积运算元件，并切断相对于故障的积运算元件的输入。
因此，根据第一实施方式的积和运算器1，与不切断相对于故障的积运算元件的输入的情况相比，能够抑制大幅损坏神经网络的性能的可能性。
或，第一实施方式的积和运算器1中，如上述，在故障判断部12判断为多个积运算元件10AA～10AC的任一个故障的情况下，切断来自判断为故障的多个积运算元件10AA～10AC的输出。
另外，在故障判断部12判断为多个积运算元件10BA～10BC的任一个故障的情况下，切断来自判断为故障的多个积运算元件10BA～10BC的输出。
因此，根据第一实施方式的积和运算器1，与不切断来自判断为故障的多个积运算元件10AA～10AC、10BA～10BC的输出的情况相比，能够抑制大幅损坏神经网络的性能的可能性。
另外，具备第一实施方式的积和运算器1的神经形态器件100中，如上述，隐藏层102中使用的激活函数设定为在向激活函数的输入值为阈值以上的情况下，来自激活函数的输出值成为零。
因此，根据具备第一实施方式的积和运算器1的神经形态器件100，能够抑制例如积和运算器1的故障等的影响波及积和运算器2及输出层103的可能性。
＜第二实施方式＞(电阻变化元件为普通的可变电阻)
以下，对本发明的积和运算器的第二实施方式进行说明。
第二实施方式的积和运算器1除了后述的点之外，与上述的第一实施方式的积和运算器1同样地构成。因此，根据第二实施方式的积和运算器1，除了后述的点之外，能够实现与上述的第一实施方式的积和运算器1同样的效果。
图8是表示第二实施方式的积和运算器1的一部分结构的一例的图。
第一实施方式的积和运算器1中，积运算元件10AA～10AC、10BA～10BC利用磁阻效应元件构成，但第二实施方式的积和运算器1中，积运算元件10AA～10AC、10BA～10BC利用普通的电阻变化元件(可变电阻)构成。
详细而言，图1所示的例子中，多个积运算元件10AA～10AC、10BA～10BC各自具备读出端子、写入端子、共用端子，但图8所示的例子中，多个积运算元件10AA～10AC、10BA～10BC各自具备第一端子和第二端子。
图8所示的例子中，积运算元件10AA、10BA的第一端子连接于线L11。积运算元件10AB、10BB的第一端子连接于线L21。积运算元件10AC、10BC的第一端子连接于线L31。
积运算元件10AA、10AB、10AC的第二端子连接于线M1。积运算元件10BA、10BB、10BC的第二端子连接于线M2。
和运算部11具备：检测来自积运算元件10AA、10AB、10AC的第二端子的输出的合计值的输出检测器11A；检测来自积运算元件10BA、10BB、10BC的第二端子的输出的合计值的输出检测器11B。
以上，对于本发明的实施方式，参照附图进行了详细叙述，但具体的结构不限于该实施方式，能够在不脱离本发明宗旨的范围内进行各种变形及置换。也可以组合上述的各实施方式所记载的结构。
例如，通过将用于实现以上所示的实施方式的各装置(例如，积和运算器1)的功能的程序记录于计算机可读取的记录介质(存储介质)，使计算机系统读入并执行记录于该记录介质的程序，由此，也可以进行处理。
此外，这里所说的“计算机系统”也可以包含操作系统(OS：Operating System)或周边设备等的硬件。
另外，“计算机可读取的记录介质”是指软盘、光盘、ROM(Read Only Memory)、闪光存储器等的可写入的非易失性存储器、DVD(Digital Versatile Disc)等的便携式介质、内置于计算机系统的硬盘等的存储装置。另外，作为记录介质，例如也可以是临时性地记录数据的记录介质。
另外，“计算机可读取的记录介质”还包含经由因特网等的网络或电话线等的通讯线发送程序时的成为服务器或客户端的计算机系统内部的易失性存储器(例如DRAM(Dynamic Random Access Memory))那样将程序保持一定时间的介质。
另外，上述的程序也可以从将该程序储存于存储装置等的计算机系统，经由传输介质，或通过传输介质中的传输波向其它计算机系统传输。在此，传输程序的“传输介质”是指因特网等的网络(通信网)或电话线等的通讯线(通信线)那样具有传输信息的功能的介质。
另外，上述的程序也可以是用于实现上述的功能的一部分的程序。另外，上述的程序也可以是使上述的功能与已经记录于计算机系统的程序的组合而能够实现的、所谓的差分文件(差分程序)。
计算机中，例如CPU(Central Processing Unit)等的处理器读出并执行存储于存储器的程序。
符号说明
1…积和运算器，2…积和运算器，10…积运算部，10A…纵列，10AA…积运算元件，10AB…积运算元件，10AC…积运算元件，10B…纵列，10BA…积运算元件，10BB…积运算元件，10BC…积运算元件，11…和运算部，11A…输出检测器，11B…输出检测器，12…故障判断部，13…功能置换部，14…故障部位确定部，15…输入切断部，16…输出切断部，100…神经形态器件，101…输入层，101A、101B、101C、101D…节点，102…隐藏层，102A、102B、102C…节点，103…输出层，103A、103B、103C…节点，A…磁阻效应元件，AA…写入端子，AB…共用端子，AC…读出端子，A1…磁化自由层，A11…第一区域，A12…第二区域，A2…磁化固定层，A3…非磁性层，DW…磁壁，L11…线，L12…线，L21…线，L22…线，L31…线，L32…线，M1…线，M2…线。

Claims (14)

1.一种积和运算器，其特征在于，
具备积运算部、和运算部、故障判断部，
所述积运算部具备多个积运算元件，
所述多个积运算元件各自为电阻变化元件，
所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，
所述故障判断部在所述输出检测器检测的所述合计值超过规定值的情况下，判断为故障产生，
所述规定值是在所述多个积运算元件全部正常动作的情况下，所述输出检测器能够检测的所述合计值的最大值以上的值。
2.根据权利要求1所述的积和运算器，其中，
所述电阻变化元件具有写入端子、共用端子、读出端子。
3.根据权利要求1或2所述的积和运算器，其中，
所述电阻变化元件为显示磁阻效应的磁阻效应元件，
所述磁阻效应元件具有：
具有磁壁的磁化自由层；
磁化方向被固定的磁化固定层；以及
被所述磁化自由层与所述磁化固定层夹持的非磁性层。
4.根据权利要求1所述的积和运算器，其中，
所述积运算部至少具备具有多个积运算元件的第一纵列和具有多个积运算元件的第二纵列，
所述和运算部至少具备检测所述第一纵列的来自多个积运算元件的输出的合计值的第一输出检测器和检测所述第二纵列的来自多个积运算元件的输出的合计值的第二输出检测器，
还具备功能置换部，该功能置换部在所述故障判断部判断为所述第一纵列故障的情况下，使所述第二纵列的多个积运算元件进行所述第一纵列的多个积运算元件在所述第一纵列的故障前进行的积运算。
5.根据权利要求1所述的积和运算器，其中，
还具备：
故障部位确定部，其在所述故障判断部判断为所述多个积运算元件故障的情况下，确定所述多个积运算元件中的故障的积运算元件；
输入切断部，其在所述故障判断部判断为所述多个积运算元件故障的情况下，切断相对于所述故障的积运算元件的输入，
所述故障部位确定部通过从所述多个积运算元件的输出侧相对于所述多个积运算元件输入信号，来确定所述故障的积运算元件。
6.一种神经形态器件，其具备权利要求1～5中任一项所述的积和运算器。
7.根据权利要求6所述的神经形态器件，其中，
所述输出检测器检测来自所述多个积运算元件的输出电流值。
8.根据权利要求6所述的神经形态器件，其中，
所述输出检测器检测从所述多个积运算元件输出的电荷。
9.根据权利要求6所述的神经形态器件，其中，
还具备使用激活函数的隐藏层，
所述激活函数在向所述激活函数的输入值为阈值以上的情况下，以来自所述激活函数的输出值成为零的方式设定。
10.一种神经形态器件，具备权利要求1～3中任一项所述的积和运算器，其中，
还具备输出切断部，该输出切断部在所述故障判断部判断为所述多个积运算元件故障的情况下，切断来自判断为故障的所述多个积运算元件的输出。
11.根据权利要求6～10中任一项所述的神经形态器件，其中，
正常动作时的所述多个积运算元件各自的电阻值与故障时的所述多个积运算元件各自的电阻值相差3个数量级以上。
12.一种神经形态器件，具备权利要求1或2所述的积和运算器，其中，
所述电阻变化元件为显示磁阻效应的磁阻效应元件，
所述磁阻效应元件具有：
具有磁壁的磁化自由层；
磁化方向被固定的磁化固定层；以及
被所述磁化自由层和所述磁化固定层夹持的非磁性层，
所述非磁性层的厚度为2.5nm以上。
13.根据权利要求12所述的神经形态器件，其中，
所述磁化自由层为选自由Co/Pt多层膜、Co/Pd多层膜、以及CoCrPt合金膜构成的组的垂直磁化膜。
14.一种积和运算器的故障判断方法，
该积和运算器具备积运算部和和运算部，
所述积运算部具备多个积运算元件，
所述多个积运算元件各自为电阻变化元件，
所述故障判断方法包括：
检测来自所述多个积运算元件的输出的合计值的检测步骤；以及
在所述检测步骤中检测的所述合计值超过规定值的情况下，判断为故障产生的判断步骤，
所述规定值是在所述多个积运算元件全部正常动作的情况下能够检测的所述合计值的最大值以上的值。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019131141A1 (ja) 2017-12-28 2019-07-04 Tdk株式会社 積和演算器、ニューロモーフィックデバイスおよび積和演算器の使用方法
JP7147953B2 (ja) * 2019-02-25 2022-10-05 株式会社ニコン 半導体装置、ｐＨセンサ及びバイオセンサ並びに半導体装置の製造方法
EP3757997A1 (en) * 2019-06-24 2020-12-30 IMEC vzw Spintronic device with a synthetic antiferromagnet hybrid storage layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1848245A (zh) * 2005-04-05 2006-10-18 Tdk株式会社 低阻抗隧道磁阻效应元件及其制造和测试方法及测试设备
JP2009282782A (ja) * 2008-05-22 2009-12-03 Sharp Corp 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法
CN101636840A (zh) * 2006-11-17 2010-01-27 松下电器产业株式会社 非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法
CN103460220A (zh) * 2012-01-23 2013-12-18 松下电器产业株式会社 神经网络电路的学习方法
JP2014216345A (ja) * 2013-04-22 2014-11-17 旭化成株式会社 太陽電池用樹脂封止シート

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8540493B2 (en) * 2003-12-08 2013-09-24 Sta-Rite Industries, Llc Pump control system and method
US8862934B2 (en) * 2009-12-02 2014-10-14 Nec Corporation Redundant computing system and redundant computing method
US8898516B2 (en) * 2011-12-09 2014-11-25 Toyota Jidosha Kabushiki Kaisha Fault-tolerant computer system
JP6501146B2 (ja) * 2014-03-18 2019-04-17 パナソニックＩｐマネジメント株式会社 ニューラルネットワーク回路およびその学習方法
JP6885399B2 (ja) 2016-04-21 2021-06-16 Tdk株式会社 磁気ニューロ素子
CN109923550B (zh) 2016-08-19 2022-11-15 索尼公司 乘数累加器
JP7149198B2 (ja) * 2019-02-07 2022-10-06 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1848245A (zh) * 2005-04-05 2006-10-18 Tdk株式会社 低阻抗隧道磁阻效应元件及其制造和测试方法及测试设备
CN101636840A (zh) * 2006-11-17 2010-01-27 松下电器产业株式会社 非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法
JP2009282782A (ja) * 2008-05-22 2009-12-03 Sharp Corp 抵抗変化型可変抵抗素子を備えた積演算装置、及び積和演算装置、これらの装置を各ニューロン素子に備えるニューラルネットワーク、並びに積演算方法
CN103460220A (zh) * 2012-01-23 2013-12-18 松下电器产业株式会社 神经网络电路的学习方法
JP2014216345A (ja) * 2013-04-22 2014-11-17 旭化成株式会社 太陽電池用樹脂封止シート

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