CN111512313B - 积和运算器、神经形态器件及积和运算器的使用方法 - Google Patents

积和运算器、神经形态器件及积和运算器的使用方法 Download PDF

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Abstract

本发明提供在应用于神经网络的情况下，能够抑制大幅损坏神经网络的性能的可能性的积和运算器、神经形态器件及积和运算器的使用方法。积和运算器(1)具备积运算部(10)、和运算部(11)，积运算部(10)具备多个积运算元件(10AA)～(10AC)，多个积运算元件(10AA)～(10AC)各自为电阻变化元件。和运算部(11)具备检测来自多个积运算元件(10AA)～(10AC)的输出的合计值的输出检测器(11A)，上述电阻变化元件具备熔断部(AC1)，熔断部(AC1)在来自上述电阻变化元件的输出电流增加的故障产生于该电阻变化元件的情况下断线。

Description

积和运算器、神经形态器件及积和运算器的使用方法
技术领域
本发明涉及积和运算器、神经形态器件及积和运算器的使用方法。本申请基于2017年12月28日申请于日本的专利申请2017-254701号主张优先权，并将其内容在此引用。
背景技术
目前，已知有RRAM(注册商标)基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(scheme)(例如参照非专利文献1)。该文献中记载有模拟神经形态系统以组装的电阻式开关存储阵列为基础进行开发的内容。该文献中，新的训练计划为了通过利用段化的突触的举动将模拟系统的性能最佳化而提出。另外，该文献中，该计划相对于灰度图像识别适用。
另外，进行着使用电阻变化元件的阵列来实现模仿神经系统的神经网络的研究。神经形态器件(NMD)中，从前一阶段向下一阶段施加权重并进行累加的积和运算。因此，组合多个电阻连续地变化的电阻变化元件，以各自的电阻值为权重进行相对于输入信号的积运算，并取得从其输出的电流的总和，由此，进行和运算的各种各样的类型的积和运算器、及利用了该积和运算器的NMD的开发不断进展。
现有技术文献
专利文献
专利文献1：国际公开第2017/183573号
非专利文献
非专利文献1：ZheChen等著，“RRAM基础模拟神经形态系统中的用于灰度图像识别的最佳化的学习计划(OptimizedLearning Scheme for Grayscale Image Recognitionin a RRAM Based Analog Neuromorphic System)”，2015年，IEEE，p.17.7.1-p.17.7.4
发明内容
发明所要解决的课题
但是，非专利文献1中，未研究探测可能大幅损坏神经网络的性能的故障的方法。如果电阻变化元件故障，且电阻变小，则积和运算时故障的电阻变化元件的权重可能大幅影响网络。因此，神经网络中避免短路引起的电阻变化元件的故障是非常重要的。
鉴于上述的问题点，本发明的目的在于，提供在应用于神经网络的情况下，能够抑制产生元件故障时大幅损坏神经网络的性能的可能性的积和运算器、神经形态器件及积和运算器的使用方法。
用于解决课题的方案
本发明的一个方式提供一种积和运算器，其具备积运算部、和运算部，所述积运算部具备多个积运算元件，所述多个积运算元件各自为电阻变化元件，所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，所述电阻变化元件具备熔断部，所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线。
本发明的一个方式的积和运算器中，也可以是，所述熔断部断线之后的来自所述电阻变化元件的所述输出电流比所述电阻变化元件的正常工作时的来自所述电阻变化元件的所述输出电流减少。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件具有写入端子、共用端子、读出端子。
本发明的一个方式的积和运算器中，也可以是，所述熔断部具备于所述读出端子。
本发明的一个方式的积和运算器中，也可以是，所述熔断部具备于所述共用端子。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件为呈现磁阻效应的磁阻效应元件，所述磁阻效应元件具有：具有磁壁的磁化自由层、磁化方向被固定的磁化固定层、被所述磁化自由层与所述磁化固定层夹持的非磁性层。
本发明的一个方式的积和运算器中，也可以是，所述读出端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，与所述输出电流流通的方向垂直的所述熔断部的截面面积比与所述输出电流流通的方向垂直的所述配线部的截面面积小。
本发明的一个方式的积和运算器中，也可以是，所述读出端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，在所述输出电流增加的故障产生于所述电阻变化元件的情况下，所述熔断部比所述配线部容易断线。
本发明的一个方式的积和运算器中，也可以是，所述读出端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，所述熔断部的材料的熔点比所述配线部的材料的熔点低。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有写入端子、共用端子、读出端子，所述熔断部配置于比所述磁化固定层更靠所述读出端子的一侧。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路，所述通路具备小径部和大径部，所述输出电流按照所述小径部、所述大径部的顺序或所述大径部、所述小径部的顺序在所述小径部和所述大径部流通，所述小径部作为所述熔断部发挥作用。
本发明的一个方式的积和运算器中，也可以是，所述共用端子(AB)具备小径部和大径部，所述输出电流按照所述小径部、所述大径部的顺序或所述大径部、所述小径部的顺序在所述小径部和所述大径部流通，所述小径部作为所述熔断部发挥作用。
本发明的一个方式的积和运算器中，也可以是，所述共用端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，与所述输出电流流通的方向垂直的所述熔断部的截面面积比与所述输出电流流通的方向垂直的所述配线部的截面面积小。
本发明的一个方式的积和运算器中，也可以是，所述共用端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，在所述输出电流增加的故障产生于所述电阻变化元件的情况下，所述熔断部比所述配线部容易断线。
本发明的一个方式的积和运算器中，也可以是，所述共用端子还具备配线部，所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，所述熔断部的材料的熔点比所述配线部的材料的熔点低。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路及低熔点材料层，所述输出电流按照所述通路、所述低熔点材料层的顺序或所述低熔点材料层、所述通路的顺序在所述通路和所述低熔点材料层流通，所述低熔点材料层作为所述熔断部发挥作用。
本发明的一个方式的积和运算器中，也可以是，所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路，所述通路具备配线材料部和具有比所述配线材料部低的熔点的低熔点材料部，所述输出电流按照所述配线材料部、所述低熔点材料部的顺序或所述低熔点材料部、所述配线材料部的顺序在所述配线材料部和所述低熔点材料部流通，所述低熔点材料部作为所述熔断部发挥作用。
本发明的一个方式的神经形态器件具备所述积和运算器。
本发明的一个方式的神经形态器件具备所述积和运算器，所述电阻变化元件具有写入端子、共用端子、及读出端子，并且所述电阻变化元件是具有拥有磁壁的磁化自由层、磁化方向被固定的磁化固定层、被所述磁化自由层与所述磁化固定层夹持的非磁性层且呈现磁阻效应的磁阻效应元件，所述熔断部具备于所述共用端子，所述熔断部配置于比所述磁化自由层、所述磁化固定层及非磁性层靠神经形态器件的外表面的附近。
本发明的一个方式的积和运算器的使用方法包含：相对于所述多个积运算元件，施加比所述电阻变化元件的读出电压大的电压的第一步骤；相对于所述多个积运算元件的至少一个施加所述读出电压的第二步骤。
发明效果
根据本发明，能够提供在应用于神经网络的情况下，能够抑制电阻变化元件中产生故障时大幅损坏神经网络的性能的可能性的积和运算器、神经形态器件及积和运算器的使用方法。
附图说明
图1是表示第一实施方式的积和运算器的结构的一例的图。
图2是表示可应用于第一实施方式的积和运算器的电阻变化元件的第一例的立体图。
图3是用于说明经由读出端子的来自磁阻效应元件的输出电流的变化等的图。
图4是表示可应用于第一实施方式的积和运算器的电阻变化元件的第二例的立体图。
图5是表示可应用于第一实施方式的积和运算器的电阻变化元件的第三例的立体图。
图6是表示可应用于第一实施方式的积和运算器的电阻变化元件的第四例的立体图。
图7是表示可应用于第一实施方式的积和运算器的电阻变化元件的第五例的剖视图。
图8是表示可应用于第一实施方式的积和运算器的电阻变化元件的第六例的剖视图。
图9是表示第一实施方式的积和运算器的应用例的图。
图10是表示第三实施方式的积和运算器的结构的一例的图。
图11是表示可应用于第三实施方式的积和运算器的电阻变化元件的一例的结构的图。
具体实施方式
以下，参照附图对本发明的积和运算器、神经形态器件以及积和运算器的使用方法的实施方式进行说明。
＜第一实施方式＞(电阻变化元件为磁阻效应元件，且无破坏工序)
图1是表示第一实施方式的积和运算器1的结构的一例的图。
图1所示的例子中，第一实施方式的积和运算器1具备积运算部10、和运算部11。积运算部10具备纵列10A和纵列10B。
图1所示的例子中，积运算部10具备两个纵列10A和10B，但其它例子中，积运算部10也可以具备3个以上的数的纵列10A、10B、…。
图1所示的例子中，纵列10A具备积运算元件10AA、积运算元件10AB、积运算元件10AC。纵列10B具备积运算元件10BA、积运算元件10BB、积运算元件10BC。
图1所示的例子中，纵列10A具备3个积运算元件10AA、10AB、10AC，纵列10B具备3个积运算元件10BA、10BB、10BC，但其它例子中，纵列10A也可以具备3个以外的多个积运算元件，纵列10B具备3个以外的多个积运算元件。
图1所示的例子中，多个积运算元件10AA～10AC、10BA～10BC各自为具备读出端子、写入端子、共用端子的电阻变化元件。
积运算元件10AA、10BA的读出端子连接于线L11。积运算元件10AA、10BA的写入端子连接于线L12。
积运算元件10AB、10BB的读出端子连接于线L21。积运算元件10AB、10BB的写入端子连接于线L22。
积运算元件10AC、10BC的读出端子连接于线L31。积运算元件10AC、10BC的写入端子连接于线L32。
积运算元件10AA、10AB、10AC的共用端子连接于线M1。积运算元件10BA、10BB、10BC的共用端子连接于线M2。
和运算部11具备：检测来自积运算元件10AA、10AB、10AC的输出的合计值的输出检测器11A；检测来自积运算元件10BA、10BB、10BC的输出的合计值的输出检测器11B。输出检测器11A配置于线M1。输出检测器11B配置于线M2。
图1所示的例子中，输出检测器11A检测来自积运算元件10AA、10AB、10AC的输出电流值，输出检测器11B检测来自积运算元件10BA、10BB、10BC的输出电流值。其它例子中，输出检测器11A以来自积运算元件10AA、10AB、10AC的输出作为电荷检测，输出检测器11B以来自积运算元件10BA、10BB、10BC的输出作为电荷检测。
(电阻变化元件)
本发明中用作积运算元件的电阻变化元件为电阻相对于来自外部的刺激(电流，电压，磁场等)可逆地变化的元件。作为上述的电阻变化元件，例如可举出：电阻变化型存储器(RRAM)元件、相变化存储器(PCRAM)元件、各向异性磁阻效应(AMR)元件、隧道磁阻效应(TMR)元件、巨磁阻效应(GMR)元件等。
图2是表示可应用于第一实施方式的积和运算器1的电阻变化元件的第一例的立体图。
图2所示的例子中，电阻变化元件为呈现磁阻效应的磁阻效应元件A。
图4所示的例子中，磁阻效应元件A具有：具有磁壁DW的磁化自由层A1、磁化方向被固定的磁化固定层A2、非磁性层A3。非磁性层A3被磁化自由层A1与磁化固定层A2夹持。磁化自由层A1在磁壁DW的一侧具有第一区域A11，在磁壁DW的另一侧具有第二区域A12。第一区域A11中设置有写入端子AA。第二区域A12中设置有共用端子AB。磁化固定层A2中设置有读出端子AC。
磁壁DW的移动量(移动距离)通过调整在写入端子AA与共用端子AB之间流通的写入电流的大小、时间，能够控制成可变。写入电流的大小、时间也能够根据例如脉冲数或脉冲宽度设定磁壁DW的移动量(移动距离)。通过磁壁DW的驱动(移动)，磁化固定层A2和磁化自由层A1各自的磁化方向平行的(或反平行的)部分的面积连续地变化时，磁化方向平行的部分的面积率与磁化方向反平行的部分的面积率的比连续地变化，磁阻效应元件中得到接近线性的电阻变化。
另外，数据的读出能够通过如下进行，在读出端子AC与共用端子AB之间流通电流，并检测相应于磁化方向平行的部分的面积率与磁化方向反平行的部分的面积率的比的电阻(例如，参照专利文献1)。
[磁化固定层A2]
磁化固定层A2是磁化向第一方向(例如图2的左方向)取向，且固定的层。在此，磁化被固定是指，在使用了写入电流的写入前后，磁化方向不变化(磁化被固定)。
图2所示的例子中，磁化固定层A2是磁化具有面内磁各向异性(面内易磁化轴)的面内磁化膜。磁化固定层A2不限于面内磁化膜，也可以是具有垂直磁各向异性(垂直易磁化轴)的垂直磁化膜。
磁化固定层A2为面内磁化膜时，具有较高的MR比(磁阻变化率)，在读入时难以受到自旋转移力矩(STT)引起的影响，能够增大读取电压。另一方面，在将元件微小化的情况下，优选使用磁各向异性较大，反磁场较小的垂直磁化膜。
磁化固定层A2中能够使用公知的材料。例如能够使用选自由Cr、Mn、Co、Fe以及Ni构成的组的金属及表示将这些金属含有1种以上且呈现铁磁性的合金。另外，也能够使用含有这些金属和B、C、以及N中的1种以上的元素的合金。具体而言，可举出Co-Fe及Co-Fe-B。
另外，磁化固定层A2中也能够使用Co2FeSi等的霍伊斯勒合金。霍伊斯勒合金包含具有X2YZ的化学组成的金属间化合物，X为周期表上Co、Fe、Ni、或Cu族的过渡金属元素或贵金属元素，Y为Mn、V、Cr或Ti族的过渡金属并且也能够采用X的元素种类，Z为III族～V族的典型元素。例如，可举出：Co2FeSi、Co2MnSi、Co2Mn1-aFeaAlbSi1-b等。
另外，磁化固定层A2也可以是由铁磁性层、非磁性层构成的合成结构，或由反铁磁性层、铁磁性层、非磁性层构成的合成结构。后者中，在合成结构中，磁化固定层A2的磁化方向利用反铁磁性层较强地保持。因此，磁化固定层A2的磁化难以受到来自外部的影响。
在使磁化固定层A2的磁化取向于XY面内(将磁化固定层A2设为面内磁化膜)的情况下，优选使用例如NiFe。另一方面，在使磁化固定层A2的磁化取向于Z方向的(将磁化固定层A2设为垂直磁化膜)的情况下，优选使用例如Co/Ni层叠膜、Co/Pt层叠膜等。例如，当将磁化固定层A2设为[Co(0.24nm)/Pt(0.16nm)]6/Ru(0.9nm)/[Pt(0.16nm)/Co(0.16nm)]4/Ta(0.2nm)/FeB(1.0nm)时，成为垂直磁化膜。
[非磁性层A3]
非磁性层A3设置于磁化固定层A2的下表面。磁阻效应元件A经由非磁性层A3将磁化自由层A1相对于磁化固定层A2的磁化状态的变化作为电阻值变化读出。即，磁化固定层A2、非磁性层A3及磁化自由层A1作为磁阻效应元件A发挥作用，在非磁性层A3由绝缘体构成的情况下，为与隧道磁阻效应(TMR)元件相似的结构，在非磁性层2由金属构成的情况下，为与巨磁阻效应(GMR)元件相似的结构。
作为非磁性层A3的材料，能够使用能够用于磁阻效应元件A的非磁性层的公知的材料。在非磁性层A3由绝缘体构成的情况下(为隧道势垒层的情况)，作为其材料，能够使用：Al2O3、SiO2、MgO、MgAl2O4、ZnAl2O4、MgGa2O4、ZnGa2O4、MgIn2O4、ZnIn2O4、以及这些材料的多层膜或混合组成膜等。另外，除了这些之外，还能够使用Al、Si、Mg的一部分置换成Zn、Be等的材料等。这些材料中，MgO及MgAl2O4为能够实现相干隧道的材料，因此，能够增大磁阻比(MR比)。另一方面，在非磁性层2由金属构成的情况下，作为其材料，能够使用Cu、Al、Ag等。
在非磁性层A3由绝缘体构成的情况下(为隧道势垒层的情况)，其厚度为例如以上。
[磁化自由层A1]
磁化自由层A1相当于磁壁驱动型(移动型)MRAM的磁壁驱动层。
磁化自由层A1由铁磁性体材料构成，其内部的磁化的方向可反转。磁化自由层A1具有：磁化向磁化固定层A2的反方向的第二方向取向的第一区域A11、磁化向与第一方向相同的方向取向的第二区域A12、构成这些区域的界面的磁壁DW。夹持磁壁DW而第一区域A11与第二区域A12的磁化的方向相反。磁壁DW通过磁化自由层A1的第一区域A11与第二区域A12的构成比率变化而移动。
磁化自由层A1的材料能够使用公知的材料，特别是能够应用软磁性材料。例如能够使用选自由Cr、Mn、Co、Fe以及Ni构成的组的金属、将这些金属含有1种以上的合金、含有这些金属和B、C、以及N中的1种以上的元素的合金等。具体而言，作为磁化自由层A1的材料，可举出Co-Fe、Co-Fe-B、Ni-Fe。
磁化自由层A1的材料也能够使用饱和磁化较小的材料。例如，当使用(MnGa)As及(InFe)As、或Co/Tb多层膜及GdFeCo那样饱和磁化较小的材料时，能够以较小的电流密度驱动磁化自由层A1的磁壁DW。另外，当使用这些材料时，磁壁DW的驱动速度变慢。
NiFe那样的磁各向异性较弱的材料的磁壁DW的驱动速度较快，磁壁DW以100m/sec以上的速度动作。也就是，磁壁DW以10nsec的脉冲移动1μm的距离。因此，在将磁化自由层A1在元件内模拟性地移动的情况下，需要使用高价的半导体电路施加微小的脉冲，或牺牲集成度而充分延长磁化自由层等的对策。与之相对，在磁壁DW的驱动速度较慢的材料的情况下，即使在施加充分长的脉冲电流的情况或磁化自由层A1的长度较短的情况下，也可形成模拟存储器。
磁化自由层A1中优选使用Mn3X(X＝Ga，Ge)的垂直磁化膜及Co/Ni、Co/Pt等的多层膜形成的垂直磁化膜。这些材料即使用于磁壁驱动的电流密度较小，也可驱动磁壁DW。
磁壁DW的层包含例如选自由Co/Pt、Co/Pd、CoCrPt构成的组的任一种。
磁化自由层A1沿着长边方向延伸的长度优选为60nm以上。若是低于60nm，则容易成为单磁区，难以在磁化自由层A1内形成磁壁DW。
磁化自由层A1的厚度只要作为磁壁驱动层发挥作用，就没有特别限制，例如，能够设为2nm～60nm。当磁化自由层A1的厚度成为60nm以上时，沿着层叠方向形成磁壁的可能性变高。但是，是否沿着层叠方向形成磁壁根据与磁化自由层A1的形状各向异性的平衡产生。如果磁化自由层A1的厚度低于60nm，则认为难以形成磁壁DW。
磁化自由层A1也可以在层的侧面具有阻止磁壁DW的移动的磁壁钉扎部。例如，当在要阻止磁化自由层A1的磁壁DW的移动的位置设置凹凸、槽、隆起、收缩、切口等时，能够阻止磁壁的移动(钉扎)。当具有磁壁钉扎部时，能够设为如果不流通阈值以上的电流则磁壁不会移动其以上的结构，输出信号不是模拟的信号，容易多值化。
例如，通过每预定的距离形成磁壁钉扎部，能够更稳定地保持磁壁DW，可进行稳定的多值记录，可更稳定地读出多值化的输出信号。
图2所示的例子中，为了形成磁壁DW，在磁化自由层A1中、俯视时不与磁化固定层A2重合的两端部各自具有拥有与第一区域A11的磁化相同的第一方向的磁化的第一磁化供给层A4及拥有与第二区域A12的磁化相同的第二方向的磁化的第二磁化供给层A5。
作为第一磁化供给层A4及第二磁化供给层A5的材料，能够使用与磁化固定层A2中可使用的铁磁性材料相同的材料。
图2所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用与磁化自由层A1相接并且沿着相对于磁化自由层A1的长边方向交叉的方向延伸的自旋轨道力矩(SOT)配线。自旋轨道力矩配线由流通电流时，通过自旋霍尔效应产生纯自旋流的材料构成。
通过具有上述的结构，即使不设置作为固定磁化的层的磁化供给层，通过向自旋轨道力矩配线的两端流通电流，也能够向磁化自由层A1导入磁壁，另外，通过经由自旋轨道力矩配线向磁化自由层A1流通电流，能够移动磁壁。
另外，图2所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用与磁化自由层A1电绝缘，并且沿着相对于磁化自由层A1交叉的方向延伸的磁场施加配线。通过在磁场施加配线流通电流，根据安培定律产生磁场。根据在磁场施加配线流通的电流的方向，能够将产生的磁场的方向设为反方向。因此，通过在磁化自由层A1的端部配置成能够供给面内磁化，能够根据在磁场施加配线流通的电流的方向，供给与磁化自由层A1的端部相互反方向的面内磁化方向中的一面内磁化方向的磁化。另外，通过在磁化自由层A1的端部配置成能够供给垂直磁化，能够根据在磁场施加配线流通的电流的方向，供给与磁化自由层A1的端部相互反方向的垂直磁化方向中的一垂直磁化方向的磁化。
另外，图2所示的例子中，为了形成磁壁DW，作为在磁化自由层A1的两端部均固定磁化的层，使用了第一磁化供给层A4及第二磁化供给层A5，但也可以在任一方或双方使用经由绝缘层连接于磁化自由层A1的电压施加端子。当在磁化固定层A2与电压施加端子之间施加电压时，磁化自由层A1的磁化的一部分受到电压的影响。例如，从电压施加端子以脉冲施加电压时，磁化的一部分在电压施加时向相对于磁化自由层A1的磁化方向正交的方向取向，在停止电压施加的定时，磁化自由层A1的磁化向第一方向或其反方向的第二方向取向。该向正交的方向取向的磁化是沿着第一方向或向其反方向的第二方向倾倒是等概率，通过调整施加脉冲电压的定时、次数、周期，能够使磁化的一部分从第一方向向第二方向取向。
也可以在磁化自由层A1与非磁性层A3之间设置磁耦合层。磁耦合层是转印磁化自由层A1的磁化状态的层。磁化自由层A1的主要的功能是用于驱动磁壁的层，不限于能够选择适于经由磁化固定层A1和非磁性层A2产生的磁阻效应的材料。通常已知，为了产生使用了非磁性层A2的相干隧道效应，磁化固定层A1及磁耦合层的BCC结构的铁磁性材料是良好的。特别是已知，作为磁化固定层A1及磁耦合层的材料，Co-Fe-B的组成的材料通过溅射制作时得到较大的输出。
图2所示的例子中，读出端子AC具备熔断部AC1和配置于熔断部AC1的两侧的配线部AC2、AC3。在来自磁阻效应元件A的输出电流经由读出端子AC输出的情况下，输出电流按照配线部AC2、熔断部AC1、配线部AC3的顺序(也就是，图2的上方向)在熔断部AC1和配线部AC2、AC3流通，或按照配线部AC3、熔断部AC1、配线部AC2的顺序(也就是，图2的下方向)在熔断部AC1和配线部AC2、AC3流通。
图2所示的例子中，与输出电流流通的方向垂直的熔断部AC1的截面面积比与输出电流流通的方向垂直的配线部AC2、AC3的截面面积小地设定。
也就是，熔断部AC1比配线部AC2、AC3容易断线地构成。
图2所示的例子中，通过使熔断部AC1的截面面积比配线部AC2、AC3的截面面积缩小，熔断部AC1比配线部AC2、AC3容易断线地构成，但其它例子中，通过将熔断部AC1形成为弯曲型，或形成为网眼状，也可以使熔断部AC1比配线部AC2、AC3容易断线地构成。
另外，其它例子中，通过使熔断部AC1的材料的熔点比配线部AC2、AC3的材料的熔点降低，也可以使熔断部AC1比配线部AC2、AC3容易断线地构成。
另外，图2所示的例子中，熔断部AC1配置于比磁化固定层A2靠读出端子AC的侧(图2的上侧)。因此，能够抑制熔断部AC1的断线的影响波及至写入端子AA的侧的可能性。
图3是用于说明经由读出端子AC的来自磁阻效应元件A的输出电流的变化等的图。图3中，纵轴表示经由读出端子AC的来自磁阻效应元件A的输出电流。横轴表示磁阻效应元件A的状态(电阻值的大小)。
在磁阻效应元件A的正常工作时，且磁阻效应元件A的电阻值最高时，经由读出端子AC的来自磁阻效应元件A的输出电流成为最小值Min。
磁阻效应元件A的正常工作时，随着磁阻效应元件A的电阻值变低，经由读出端子AC的来自磁阻效应元件A的输出电流变大。
在磁阻效应元件A的正常工作时，且磁阻效应元件A的电阻值最低时，经由读出端子AC的来自磁阻效应元件A的输出电流成为最大值Max。
图3所示的例子中，在磁阻效应元件A的正常工作时，经由读出端子AC的来自磁阻效应元件A的输出电流成为值I1。
经由读出端子AC的来自磁阻效应元件A的输出电流增加的故障产生于磁阻效应元件A时，如由图3的上方向的箭头所示，经由读出端子AC的来自磁阻效应元件A的输出电流增加。
图3所示的例子中，当经由读出端子AC的来自磁阻效应元件A的输出电流增加至值I2时，磁阻效应元件A的读出端子AC的熔断部AC1断线。其结果，如由图3的下方向的箭头所示，经由读出端子AC的来自磁阻效应元件A的输出电流减少至值I3(详细而言，减少至零)。
也就是，图3所示的例子中，熔断部AC1断线之后的经由读出端子AC的来自磁阻效应元件A的输出电流比磁阻效应元件A的正常工作时的经由读出端子AC的来自磁阻效应元件A的输出电流减少。
图4是表示可应用于第一实施方式的积和运算器1的电阻变化元件的第二例的立体图。
图4所示的例子中，与图2所示的例子一样，电阻变化元件是呈现磁阻效应的磁阻效应元件A。
图4所示的例子中，与图2所示的例子不同，共用端子AB具备熔断部AB1、配置于熔断部AB1的两侧的配线部AB2、AB3。在来自磁阻效应元件A的输出电流经由共用端子AB输出的情况下，输出电流按照配线部AB2、熔断部AB1、配线部AB3的顺序(也就是，图4的右方向)在熔断部AB1和配线部AB2、AB3流通，或按照配线部AB3、熔断部AB1、配线部AB2的顺序(也就是，图4的左方向)在熔断部AB1和配线部AB2、AB3流通。
图4所示的例子中，与输出电流流通的方向垂直的熔断部AB1的截面面积比与输出电流流通的方向垂直的配线部AB2、AB3的截面面积小地设定。
也就是，熔断部AB1比配线部AB2、AB3容易断线地构成。
图4所示的例子中，通过使熔断部AB1的截面面积比配线部AB2、AB3的截面面积缩小，熔断部AB1比配线部AB2、AB3容易断线地构成，但其它例子中，通过将熔断部AB1形成为弯曲型，或形成为网眼状，也可以使熔断部AB1比配线部AB2、AB3容易断线地构成。
另外，其它例子中，通过使熔断部AB1的材料的熔点比配线部AB2、AB3的材料的熔点降低，也可以使熔断部AB1比配线部AB2、AB3容易断线地构成。
图5是表示可应用于第一实施方式的积和运算器1的电阻变化元件的第三例的立体图。
图5所示的例子中，与图2所示的例子一样，电阻变化元件为呈现磁阻效应的磁阻效应元件A。
磁阻效应元件A具有将写入端子AA或共用端子AB与读出端子AC连接的通路AD。详细而言，通路AD将磁化固定层A2与读出端子AC连接。另外，通路AD具备小径部AD1和配置于小径部AD1的两侧的大径部AD2、AD3。在来自磁阻效应元件A的输出电流经由通路AD输出的情况下，输出电流按照大径部AD2、小径部AD1、大径部AD3的顺序(也就是，图5的下方向)在小径部AD1和大径部AD2、AD3流通，或按照大径部AD3、小径部AD1、大径部AD2的顺序(也就是，图5的上方向)在小径部AD1和大径部AD2、AD3流通。
小径部AD1在经由通路AD的来自磁阻效应元件A的输出电流增加的故障产生于磁阻效应元件A的情况下作为断线的熔断部发挥作用。
图5所示的例子中，与输出电流流通的方向垂直的小径部AD1的截面面积比与输出电流流通的方向垂直的大径部AD2、AD3的截面面积小地设定。也就是，小径部AD1比大径部AD2、AD3容易断线地构成。
图5所示的例子中，通过使小径部AD1的截面面积比大径部AD2、AD3的截面面积缩小，小径部AD1比大径部AD2、AD3容易断线地构成，但其它例子中，通过将小径部AD1形成为弯曲型，或形成为网眼状，也可以使小径部AD1比大径部AD2、AD3容易断线地构成。
另外，其它例子中，通过使小径部AD1的材料的熔点比大径部AD2、AD3的材料的熔点降低，也可以使小径部AD1比大径部AD2、AD3容易断线地构成。
另外，图5所示的例子中，小径部AD1配置于比磁化固定层A2更靠读出端子AC的侧(图5的上侧)。因此，能够抑制小径部AD1的断线的影响波及至写入端子AA的侧的可能性。
另外，除了通路AD具备小径部AD1和大径部AD2、AD3之外，也可以共用端子AB具备小径部和大径部，共用端子AB的小径部作为熔断部发挥作用。
图6是表示可应用于第一实施方式的积和运算器1的电阻变化元件的第四例的立体图。
图6所示的例子中，与图2所示的例子一样，电阻变化元件是呈现磁阻效应的磁阻效应元件A。
磁阻效应元件A具有将写入端子AA或共用端子AB与读出端子AC连接的通路AD及低熔点材料层AE。详细而言，通路AD及低熔点材料层AE将磁化固定层A2与读出端子AC连接。在来自磁阻效应元件A的输出电流经由通路AD及低熔点材料层AE输出的情况下，输出电流按照通路AD、低熔点材料层AE的顺序(也就是，图6的下方向)，在通路AD和低熔点材料层AE流通，或按照低熔点材料层AE、通路AD的顺序(也就是，图6的上方向)在通路AD和低熔点材料层AE流通。
低熔点材料层AE在经由低熔点材料层AE的来自磁阻效应元件A的输出电流增加的故障产生于磁阻效应元件A的情况下作为断线的熔断部发挥作用。
图6所示的例子中，低熔点材料层AE的熔点比通路AD的材料的熔点低地设定。也就是，低熔点材料层AE比通路AD容易断线地构成。
图6所示的例子中，通过使低熔点材料层AE的熔点比通路AD的材料的熔点降低，低熔点材料层AE比通路AD容易断线地构成，但其它例子中，通过将低熔点材料层AE形成为弯曲型，或形成为网眼状，也可以使低熔点材料层AE比通路AD容易断线地构成。
另外，图6所示的例子中，低熔点材料层AE配置于比磁化固定层A2更靠读出端子AC的侧(图6的上侧)。因此，能够抑制低熔点材料层AE的断线的影响波及至写入端子AA的侧的可能性。
图7是表示可应用于第一实施方式的积和运算器1的电阻变化元件的第五例的剖视图。
图7所示的例子中，与图2所示的例子一样，电阻变化元件是呈现磁阻效应的磁阻效应元件A。
磁阻效应元件A具有将写入端子AA或共用端子AB(参照图6)与读出端子AC连接的通路AD、低熔点材料层AE及SiOx层AF。详细而言，通路AD、低熔点材料层AE及SiOx层AF将磁化固定层A2与读出端子AC连接。在来自磁阻效应元件A的输出电流经由通路AD及低熔点材料层AE输出的情况下，输出电流按照通路AD、低熔点材料层AE的顺序(也就是，图7的下方向)，在通路AD和低熔点材料层AE流通，或按照低熔点材料层AE、通路AD的顺序(也就是，图7的上方向)，在通路AD和低熔点材料层AE流通。
低熔点材料层AE在经由低熔点材料层AE的来自磁阻效应元件A的输出电流增加的故障产生于磁阻效应元件A的情况下作为断线的熔断部发挥作用。
图7所示的例子中，低熔点材料层AE的熔点比通路AD的材料的熔点低地设定。也就是，低熔点材料层AE比通路AD容易断线地构成。
图7所示的例子中，通过使低熔点材料层AE的熔点比通路AD的材料的熔点降低，低熔点材料层AE比通路AD容易断线地构成，但其它例子中，通过将低熔点材料层AE形成为弯曲型，或形成为网眼状，也可以使低熔点材料层AE比通路AD容易断线地构成。
另外，图7所示的例子中，低熔点材料层AE配置于比磁化固定层A2更靠读出端子AC的侧(图7的上侧)。因此，能够抑制低熔点材料层AE的断线的影响波及至写入端子AA的侧的可能性。
图8是表示可应用于第一实施方式的积和运算器1的电阻变化元件的第六例的剖视图。
图8所示的例子中，与图2所示的例子一样，电阻变化元件是呈现磁阻效应的磁阻效应元件A。
磁阻效应元件A具有将写入端子AA或共用端子AB(参照图6)与读出端子AC连接的通路AD及SiOx层AF。详细而言，通路AD及SiOx层AF将磁化固定层A2与读出端子AC连接。另外，通路AD具备配线材料部AD4和具有比配线材料部AD4低的熔点的低熔点材料部AD5。
在来自磁阻效应元件A的输出电流经由通路AD的配线材料部AD4及低熔点材料部AD5输出的情况下，输出电流按照配线材料部AD4、低熔点材料部AD5的顺序(也就是，图8的下方向)在配线材料部AD4和低熔点材料部AD5流通，或按照低熔点材料部AD5、配线材料部AD4的顺序(也就是，图8的上方向)，在配线材料部AD4和低熔点材料部AD5流通。
低熔点材料部AD5在经由低熔点材料部AD5的来自磁阻效应元件A的输出电流增加的故障产生于磁阻效应元件A的情况下作为断线的熔断部发挥功能。
图8所示的例子中，低熔点材料部AD5的熔点比配线材料部AD4的熔点低地设定。也就是，低熔点材料部AD5比配线材料部AD4容易断线地构成。
图8所示的例子中，通过使低熔点材料部AD5的熔点比配线材料部AD4的熔点低，低熔点材料部AD5比配线材料部AD4容易断线地构成，但其它例子中，通过将低熔点材料部AD5形成为弯曲型，或形成为网眼状，也可以使低熔点材料部AD5比配线材料部AD4容易断线地构成。
另外，图8所示的例子中，低熔点材料部AD5配置于比磁化固定层A2更靠读出端子AC的侧(图8的上侧)。因此，能够抑制低熔点材料部AD5的断线的影响波及至写入端子AA的侧的可能性。
图9是表示第一实施方式的积和运算器1的应用例的图。
图9所示的例子中，第一实施方式的积和运算器1应用于神经形态器件100。神经形态器件100具备：输入层101、隐藏层102、输出层103、第一实施方式的积和运算器1、积和运算器2。积和运算器2与图1所示的第一实施方式的积和运算器1一样具有多个积运算元件。
输入层101具备例如4个节点101A、101B、101C、101D。隐藏层102具备例如3个节点102A、102B、102C。输出层103具备例如3个节点103A、103B、103C。
积和运算器1配置于输入层101与隐藏层102之间，将输入层101的4个节点101A、101B、101C、101D与隐藏层102的3个节点102A、102B、102C连接。积和运算器1通过变更，图1所示的积运算元件10AA～10AC、10BA～10BC的电阻值，而变更权重。
在隐藏层102与输出层103之间配置有积和运算器2。积和运算器2将隐藏层102的3个节点102A、102B、102C与输出层103的3个节点103A、103B、103C连接。积和运算器2通过变更多个积运算元件的电阻值，而变更权重。
隐藏层102使用激活函数(例如Sigmoid函数)。
本发明人在锐意研究中发现，构成积和运算器1的积运算元件10AA～10AC、10BA～10BC的特性由于一些要因变化时(详细而言，积运算元件10AA～10AC、10BA～10BC故障时)，神经形态器件100的功能降低。
特别是发现在积运算元件10AA～10AC、10BA～10BC以短路模式故障的情况下(也就是，输出电流变大的故障产生于积运算元件10AA～10AC、10BA～10BC的情况)，大幅损坏积和运算器1的积和运算功能及作为神经网络的性能。
详细而言，本发明人在锐意研究中发现，在输出电流变大的故障产生于积运算元件10AA～10AC、10BA～10BC的情况下，输出电流变小的故障比产生于积运算元件10AA～10AC、10BA～10BC的情况，损坏积和运算器1的积和运算功能及作为神经网络的性能的程度大。这是由于，电流集中于故障的电阻变化元件并大量地流通，由此，其它的电阻变化元件的权重在(来自其它的电阻变化元件的电流)电路上变得不可见。
此外，神经形态器件具备的积和运算器中，通过设为熔断部具备于共用端子，熔断部具备在比作为电阻变化元件的磁阻效应元件的心脏部(磁化自由层，磁化固定层及非磁性层)更靠神经形态器件的外表面侧的结构，熔断部发挥作用，在断线时，其影响也较小。
因此，第一实施方式的积和运算器1中，如上述，具备熔断功能，该熔断功能在来自积运算元件10AA～10AC、10BA～10BC(电阻变化元件，磁阻效应元件A)的输出电流增加的故障产生于积运算元件10AA～10AC、10BA～10BC的情况下断线。
因此，根据第一实施方式的积和运算器1，能够抑制大幅损坏神经网络的性能的可能性。
另外，第一实施方式的积和运算器1中，如上述，具有熔断功能的部分配置于比磁化固定层A2更靠读出端子AC的一侧。因此，能够抑制具有熔断功能的部分的断线的影响波及至写入端子AA的侧的可能性。
＜第二实施方式＞(电阻变化元件为磁阻效应元件，具有破坏工序)
以下，对本发明的积和运算器的第二实施方式进行说明。
第二实施方式的积和运算器1除了后述的点之外，与上述的第一实施方式的积和运算器1一样地构成。因此，根据第二实施方式的积和运算器1，除了后述的点之外，能够实现与上述的第一实施方式的积和运算器1一样的效果。
上述的第一实施方式的积和运算器1中，相对于多个积运算元件10AA～10AC、10BA～10BC各自不施加比读出电压大的电压，但第二实施方式的积和运算器1中，相对于多个积运算元件10AA～10AC、10BA～10BC各自施加比读出电压大的电压。
“读出电压”是在积运算元件10AA～10AC、10BA～10BC用作磁阻效应元件的情况，且读出写入于磁阻效应元件的数据的情况下，相对于磁阻效应元件施加的电压。
在使用第二实施方式的积和运算器1时，首先，相对于多个积运算元件10AA～10AC，10BA～10BC各自，施加比读出电压大的电压。其结果，多个积运算元件10AA～10AC、10BA～10BC中的不稳定的元件(也就是，可能产生输出电流增加的故障的元件)预先被破坏。因此，根据第二实施方式的积和运算器1，随着产生输出电流增加的故障，能够抑制大幅损坏神经网络的性能的可能性。
接着，在使用第二实施方式的积和运算器1时，多个积运算元件10AA～10AC、10BA～10BC中的未破坏的元件通常进行动作。也就是，相对于多个积运算元件10AA～10AC、10BA～10BC的至少一个施加读出电压。
＜第三实施方式＞(电阻变化元件为普通的可变电阻，无破坏工序)
以下，对本发明的积和运算器的第三实施方式进行说明。
第三实施方式的积和运算器1除了后述的点之外，与上述的第一实施方式的积和运算器1一样地构成。因此，根据第三实施方式的积和运算器1，除了后述的点之外，能够实现与上述的第一实施方式的积和运算器1一样的效果。
图10是表示第三实施方式的积和运算器1的结构的一例的图。
第一实施方式的积和运算器1中，积运算元件10AA～10AC、10BA～10BC利用磁阻效应元件A构成，但第三实施方式的积和运算器1中，积运算元件10AA～10AC、10BA～10BC利用任意的电阻变化元件(可变电阻)构成。
图11是表示可应用于第三实施方式的积和运算器1的电阻变化元件B的一例的结构的图。
图1所示的例子中，多个积运算元件10AA～10AC、10BA～10BC各自是具备读出端子AC、写入端子AA、共用端子AB的磁阻效应元件A，但图10及图11所示的例子中，多个积运算元件10AA～10AC、10BA～10BC各自是具备第一端子B1、第二端子B2的电阻变化元件B。电阻变化元件B还具备电阻变化部B3、熔断部B4。电阻变化部B3的一端连接于第一端子B1，电阻变化部B3的另一端经由熔断部B4连接于第二端子B2。
图10所示的例子中，积运算元件10AA、10BA的第一端子连接于线L11。积运算元件10AB、10BB的第一端子连接于线L21。积运算元件10AC、10BC的第一端子连接于线L31。
积运算元件10AA、10AB、10AC的第二端子连接于线M1。积运算元件10BA、10BB、10BC的第二端子连接于线M2。
和运算部11具备检测积运算元件10AA、10AB、10AC的来自第二端子的输出的合计值的输出检测器11A、检测积运算元件10BA、10BB、10BC的来自第二端子的输出的合计值的输出检测器11B。
以上，参照附图详细叙述本发明的实施方式，但具体的结构不限于该实施方式，能够在不脱离本发明宗旨的范围内进行各种变形及置换。也可以组合上述的各实施方式所记载的结构。
例如，通过将用于实现以上所示的实施方式的各装置(例如，积和运算器1)的功能的程序记录于计算机可读取的记录介质(存储介质)，使计算机系统读入并执行记录于该记录介质的程序，由此，也可以进行处理。
此外，这里所说的“计算机系统”也可以包含操作系统(OS：Operating System)或周边设备等的硬件。
另外，“计算机可读取的记录介质”是指软盘、光盘、ROM(Read Only Memory)、闪光存储器等的可写入的非易失性存储器、DVD(Digital Versatile Disc)等的便携式介质、内置于计算机系统的硬盘等的存储装置。另外，作为记录介质，例如也可以是临时性地记录数据的记录介质。
另外，“计算机可读取的记录介质”还包含经由因特网等的网络或电话线等的通讯线发送程序时的成为服务器或客户端的计算机系统内部的易失性存储器(例如DRAM(Dynamic Random Access Memory))那样将程序保持一定时间的介质。
另外，上述的程序也可以从将该程序储存于存储装置等的计算机系统，经由传送介质，或通过传送介质中的传送波向其它计算机系统传送。在此，传送程序的“传送介质”是指因特网等的网络(通信网)或电话线等的通讯线(通信线)那样具有传送信息的功能的介质。
另外，上述的程序也可以是用于实现上述的功能的一部分的程序。另外，上述的程序也可以是使上述的功能与已经记录于计算机系统的程序的组合而能够实现的、所谓的差分文件(差分程序)。
计算机中，例如CPU(Central Processing Unit)等的处理器读出并执行存储于存储器的程序。
符号说明
1…积和运算器，2…积和运算器，10…积运算部，10A…纵列，10AA…积运算元件，10AB…积运算元件，10AC…积运算元件，10B…纵列，10BA…积运算元件，10BB…积运算元件，10BC…积运算元件，11…和运算部，11A…输出检测器，11B…输出检测器，100…神经形态器件，101…输入层，101A、101B、101C、101D…节点，102…隐藏层，102A、102B、102C…节点，103…输出层，103A、103B、103C…节点，A…磁阻效应元件，AA…写入端子，AB…共用端子，AB1…熔断部，AB2、AB3…配线部，AC…读出端子，AC1…熔断部，AC2、AC3…配线部，AD…通路，AD1…小径部，AD2…大径部，AD3…大径部，AD4…配线材料部，AD5…低熔点材料部，AE…低熔点材料层，AF…SiOx层，A1…磁化自由层，A11…第一区域，A12…第二区域，A2…磁化固定层，A3…非磁性层，B…电阻变化元件，B1…第一端子，B2…第二端子，B3…电阻变化部，B4…熔断部，DW…磁壁，L11…线，L12…线，L21…线，L22…线，L31…线，L32…线，M1…线，M2…线。

Claims (17)

1.一种积和运算器，其中，
具备积运算部及和运算部，
所述积运算部具备多个积运算元件，
所述多个积运算元件各自为电阻变化元件，
各个所述电阻变化元件具有写入端子、共用端子、及读出端子，
所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，
各个所述电阻变化元件的所述共用端子或所述读出端子各自具备熔断部，
所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线。
2.根据权利要求1所述的积和运算器，其中，
所述熔断部断线之后的来自所述电阻变化元件的所述输出电流比所述电阻变化元件的正常工作时的来自所述电阻变化元件的所述输出电流减少。
3.根据权利要求1所述的积和运算器，其中，
所述电阻变化元件为呈现磁阻效应的磁阻效应元件，
所述磁阻效应元件具有：
具有磁壁的磁化自由层；
磁化方向被固定的磁化固定层；以及
被所述磁化自由层与所述磁化固定层夹持的非磁性层。
4.根据权利要求1所述的积和运算器，其中，
所述读出端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
与所述输出电流流通的方向垂直的所述熔断部的截面面积比与所述输出电流流通的方向垂直的所述配线部的截面面积小。
5.根据权利要求1所述的积和运算器，其中，
所述读出端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
在所述输出电流增加的故障产生于所述电阻变化元件的情况下，所述熔断部比所述配线部容易断线。
6.根据权利要求1所述的积和运算器，其中，
所述读出端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
所述熔断部的材料的熔点比所述配线部的材料的熔点低。
7.根据权利要求3所述的积和运算器，其中，
所述电阻变化元件还具有写入端子、共用端子、及读出端子，
所述熔断部配置于比所述磁化固定层更靠所述读出端子的一侧。
8.根据权利要求1所述的积和运算器，其中，
所述共用端子具备小径部和大径部，
所述输出电流按照所述小径部、所述大径部的顺序或所述大径部、所述小径部的顺序在所述小径部和所述大径部流通，
所述小径部作为所述熔断部发挥作用。
9.根据权利要求1所述的积和运算器，其中，
所述共用端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
与所述输出电流流通的方向垂直的所述熔断部的截面面积比与所述输出电流流通的方向垂直的所述配线部的截面面积小。
10.根据权利要求1所述的积和运算器，其中，
所述共用端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
在所述输出电流增加的故障产生于所述电阻变化元件的情况下，所述熔断部比所述配线部容易断线。
11.根据权利要求1所述的积和运算器，其中，
所述共用端子还具备配线部，
所述输出电流按照所述配线部、所述熔断部的顺序或所述熔断部、所述配线部的顺序在所述配线部和所述熔断部流通，
所述熔断部的材料的熔点比所述配线部的材料的熔点低。
12.一种积和运算器，其中，
具备积运算部及和运算部，
所述积运算部具备多个积运算元件，
所述多个积运算元件各自为电阻变化元件，
所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，
所述电阻变化元件具备熔断部，
所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线，
所述电阻变化元件具有写入端子、共用端子、及读出端子，
所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路，
所述通路具备小径部和大径部，
所述输出电流按照所述小径部、所述大径部的顺序或所述大径部、所述小径部的顺序在所述小径部和所述大径部流通，
所述小径部作为所述熔断部发挥作用。
13.一种积和运算器，其中，
具备积运算部及和运算部，
所述积运算部具备多个积运算元件，
所述多个积运算元件各自为电阻变化元件，
所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，
所述电阻变化元件具备熔断部，
所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线，
所述电阻变化元件具有写入端子、共用端子、及读出端子，
所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路及低熔点材料层，
所述输出电流按照所述通路、所述低熔点材料层的顺序或所述低熔点材料层、所述通路的顺序在所述通路和所述低熔点材料层流通，
所述低熔点材料层作为所述熔断部发挥作用。
14.一种积和运算器，其中，
具备积运算部及和运算部，
所述积运算部具备多个积运算元件，
所述多个积运算元件各自为电阻变化元件，
所述和运算部具备检测来自所述多个积运算元件的输出的合计值的输出检测器，
所述电阻变化元件具备熔断部，
所述熔断部在来自所述电阻变化元件的输出电流增加的故障产生于所述电阻变化元件的情况下断线，
所述电阻变化元件具有写入端子、共用端子、及读出端子，
所述电阻变化元件还具有将写入端子或共用端子与读出端子连接的通路，
所述通路具备配线材料部和具有比所述配线材料部低的熔点的低熔点材料部，
所述输出电流按照所述配线材料部、所述低熔点材料部的顺序或所述低熔点材料部、所述配线材料部的顺序在所述配线材料部和所述低熔点材料部流通，
所述低熔点材料部作为所述熔断部发挥作用。
15.一种神经形态器件，其具备权利要求1～14中任一项所述的积和运算器。
16.一种神经形态器件，具备权利要求1所述的积和运算器，其中，
所述电阻变化元件具有写入端子、共用端子、及读出端子，
并且所述电阻变化元件是具备具有磁壁的磁化自由层、磁化方向被固定的磁化固定层、和被所述磁化自由层与所述磁化固定层夹持的非磁性层且呈现磁阻效应的磁阻效应元件，
所述熔断部具备于所述共用端子，
所述熔断部配置于比所述磁化自由层、所述磁化固定层及非磁性层更靠神经形态器件的外表面的附近。
17.一种积和运算器的使用方法，是权利要求1所述的积和运算器的使用方法，其中，
包含：
相对于所述多个积运算元件，施加比所述电阻变化元件的读出电压大的电压的第一步骤；和
相对于所述多个积运算元件的至少一个施加所述读出电压的第二步骤。
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