JP2010081172A - プログラマブル論理回路 - Google Patents

Abstract

【課題】記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することを可能にする。
【解決手段】複数の入力信号を受ける入力部１００と、第１のトランジスタを含む抵抗変化型のプログラム可能な第１の記憶回路と、第２のトランジスタを含む抵抗変化型のプログラム可能な第２の記憶回路とが並列に接続された単位プログラマブルセルが複数個、マトリクス状に配置されたプログラマブルセルアレイであって、同一行にある単位プログラマブルセルの第１のトランジスタのそれぞれのゲートが複数の入力信号から一つの選択された入力信号を受けるとともに前記第２のトランジスタのそれぞれのゲートが選択された入力信号の反転信号を受け、同一列の単位プログラマブルセルのそれぞれの第１および第２の記憶回路の出力端子が共通の出力線に接続されているプログラマブルセルアレイ２００と、を備えている。
【選択図】図４

Description

本発明は、プログラマブル論路回路に関し、特に抵抗変化型素子を備えたプログラマブル論理回路に関する。

プログラマブル論路回路（ＰＬＡ（Programmable Logic Array）とも云う）は、マルチプレクサ、デコーダ、コンパレータなど、あるいは状態機械などを始め、多くのアプリケーションで使用される書き換え可能な基本ロジック回路である。

従来、ＣＰＬＤ（Complex Programmable Logic Device）などのＰＬＡを利用した回路においては、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）、ＮＡＮＤ型フラッシュメモリなどトランジスタに浮遊ゲート（以下、ＦＧ（Floating gate）とも云う）型の電荷蓄積構造を備えた記憶素子を利用するものが主流であり、多くのアプリケーションに利用されてきた（例えば、特許文献１参照）。
米国特許第４，６１７，４７９号明細書

しかし、トランジスタの微細化に伴い、以下の課題が生じてきた。トランジスタの微細化に伴い、浮遊ゲートも微細化される。多くの場合はゲート長が同じサイズの浮遊ゲートが形成される。これに伴い、浮遊ゲートに蓄積される電荷量も減少し、蓄積電荷のばらつきが問題になりつつある。

また、浮遊ゲートに蓄積される電荷は、保持しているときにも確率現象として減っていくので、浮遊ゲートの微細化により、保持時間が減少していくという問題もある。つまり浮遊ゲートの微細化は電荷書き込み、保持にマイナスの効果を与える。同時に、各種絶縁膜の薄膜化により耐性も弱くなり、書き換え回数にも制限がでてくることも指摘されている。通常はエラー補正回路が必要となるが、エラー率が大きくなると単純なエラー補正では済まなくなり、大規模な回路が必要となって、微細化の効果を打ち消すことにもなりかねない。

一方、浮遊ゲートを有する素子（ＦＧ型素子）に電荷を書き込むためには１０Ｖ以上の高電圧が必要であり、回路への負荷、信頼性に悪影響を与えていた。また、浮遊ゲートは電荷を用いるために、宇宙線などに弱く、ソフトエラーを起こしやすいという問題もあった。これは、原子力施設、宇宙空間など極限自然環境化でしかも間違いが大事故を引き起こす状況で、ＬＳＩを利用する場合には、記憶素子としてのＦＧ型素子の利用が制限されてしまうことを意味する。

本発明は、上記事情を考慮してなされたものであって、記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することのできるプログラマブル論理回路を提供することを目的とする。

本発明の一態様によるプログラマブル論理回路は、複数の入力信号を受ける入力部と、第１のトランジスタを含む抵抗変化型のプログラム可能な第１の記憶回路と、第２のトランジスタを含む抵抗変化型のプログラム可能な第２の記憶回路とが並列に接続された単位プログラマブルセルが複数個、マトリクス状に配置されたプログラマブルセルアレイであって、同一行にある単位プログラマブルセルの前記第１のトランジスタのそれぞれのゲートが前記複数の入力信号から一つの選択された入力信号を受けるとともに前記第２のトランジスタのそれぞれのゲートが前記選択された入力信号の反転信号を受け、同一列の単位プログラマブルセルのそれぞれの前記第１および第２の記憶回路の出力端子が共通の出力線に接続されているプログラマブルセルアレイと、を備えていることを特徴とする。

本発明によれば、記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することができる。

本発明の実施形態を以下に図面を参照して説明する。

まず、本発明の一実施形態によるプログラマブル論理回路の論理演算に用いられる積和演算について説明する。

積和演算（Sum of product）
本発明の一実施形態に用いられる論理演算回路は、真理値表などで表される論理演算を図１７に示すように、トランジスタを組み合わせたＡＮＤアレイとＯＲアレイからなる回路で実現するものである。図１７において、黒い点（・）は配線が結ばれていることを示す。例えば、三入力Ａ，Ｂ，Ｃの排他的論理和（以下、ＸＯＲともいう）の演算は、以下の式で表される。

すなわち、入力信号Ａ、Ｂ、Ｃと、これらの入力信号を反転した反転信号／Ａ、／Ｂ、／Ｃの積

の和として記述することができる。この積（Product）を図１７に示すように「ＡＮＤアレイ」（あるいはＡＮＤ平面）に、その和（Ｓｕｍ）を図１７に示すように「ＯＲアレイ」（あるいはＯＲ平面）において配線間の接続を調整することで、任意の論理を実現することができる。このような方式を積和演算（Sum of Product）と言い、ＡＮＤ平面をプロダクトターム（Product term）と呼ぶ。このＡＮＤ−ＯＲ演算の実現方法についていくつかの自由度があり、本発明の一実施形態では主にＮＯＲ−ＮＯＲ演算を実現方法として用いる。

本発明の一実施形態によるプログラマブル論理回路は、記憶素子として、ＥＰＲＯＭ，ＥＥＰＲＯＭなどのＦＧ型構造を持つトランジスタの代わりにスピントランジスタなどの抵抗変化型素子を用いる。

スピントランジスタ
本明細書では、トランジスタはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を指すが、ゲート電圧の印加により、ソース電極とドレイン電極間に流れる電流が、ＯＮ／ＯＦＦされるものであればよい。ここでは、スピントランジスタについても通常と同じくＭＯＳＦＥＴ型を用いて記述し、単にスピントランジスタと呼ぶ。スピントランジスタには、ソース電極とドレイン電極とに強磁性体層が存在する。

本発明の一実施形態で使用するスピントランジスタの一具体例を図１（ａ）、１（ｂ）に示す。この具体例のスピントランジスタは、ｎ型スピンＭＯＳＦＥＴであって、ｐ型半導体基板（例えば、ｐ型Ｓｉ基板）２の素子領域３に形成されている。この素子領域３は、素子分離絶縁膜４によって分離されている半導体領域である。半導体領域は、半導体基板の一部の領域であってよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ（Silicon On Insulator）基板のＳＯＩ層であってもよい。この素子領域３には、離間して形成されたｎ型不純物拡散領域６ａおよび６ｂが設けられている。これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂの表面には、これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂよりも高濃度のｎ^＋不純物拡散領域７ａおよびｎ^＋型不純物拡散領域７ｂがそれぞれ設けられている。ｎ型不純物拡散領域６ａおよびｎ^＋不純物拡散領域７ａがソース領域５ａを構成し、不純物拡散領域６ｂおよびｎ^＋不純物拡散領域７ｂがドレイン領域５ｂを構成する。

図１（ａ）は強磁性トンネル接合（ＭＴＪ(Magnetic Tunnel Junction)）を有するスピントランジスタ。図１（ｂ）はよりシンプルなスピントランジスタである。ソース領域５ａとドレイン領域５ｂとの間のチャネル領域８となる半導体基板２上にゲート絶縁膜９が設けられ、このゲート絶縁膜９上に例えば非磁性金属の制御ゲート１０が設けられている。ソース領域５ａ上に強磁性体構造を有するソース部１４ａが形成され、ドレイン領域５ｂ上に強磁性体構造を有するドレイン部１４ｂが形成されている。ソース部１４ａは、ソース領域５ａ上に形成され磁化の向きが固着された磁化固着層となる強磁性層１７ａと、この強磁性層１７ａ上に形成され強磁性層１７ａの磁化の向きを固着させる反強磁性層１８ａとを備えている。一方、ドレイン部１４ｂは、ドレイン領域５ｂ上に形成され磁化の向きが可変の磁化フリー層となる強磁性層１５と、この強磁性層１５上に形成された非磁性層１６と、非磁性層１６上に形成され磁化の向きが固着された磁化固着層となる強磁性層１７ｂと、この強磁性層１７ｂ上に形成され強磁性層１７ｂの磁化の向きを固着させる反強磁性層１８ｂとを備えている。非磁性層１６がトンネルバリアの場合は、ドレイン部１４ｂは、強磁性トンネル接合となる。そして、強磁性層１５は磁化の向き（スピンの向き）が膜面に略平行である。また、強磁性層１７ａ、１７ｂは、磁化の向きが膜面に略平行であって、互いに反対（反平行）となっている。なお、本明細書では、膜面とは、強磁性層の上面を指す。なお、図１(a)に示す磁化フリー層１５、磁化固着層１７ａ、１７ｂは、それぞれ、磁化の向きは膜面に略平行であったが、材料を変えることにより、磁化の向きが膜面に略垂直となる構成であってもよい。この場合、反強磁性層１８ａ、１８ｂは、不要となる。図１（ｂ）では図１（ａ）と比べて、反強磁性層１７ｂ、１８ａ、１８ｂと非磁性層１６がない構造となる。

また、ソース部１４ａと、制御ゲート１０とは絶縁体からなるゲート側壁１２によって絶縁され、ドレイン部１４ｂと、制御ゲート１０とは絶縁体からなるゲート側壁１２によって絶縁されている。

次に、図１（ａ）に示すスピントランジスタの書き込みおよび読み出しについて図２（ａ）、２（ｂ）を参照して説明する。図１（ｂ）のトランジスタ動作は下記で、磁化固着層１７aと磁化フリー層１５の磁化の向きについては図１（ａ）と同じ動作をする。

書き込み時は、チャネル領域８を通過する際にはスピン偏極された電子のスピンの向きが変化しないゲート電圧を用いる。図１（ａ）に示すスピントランジスタでは、磁化固着層１７ｂの磁化の向きが、磁化固着層１７ａの磁化の向きと反対（反平行）となっているので、磁化フリー層１５のスピンの向きが磁化固着層１７ａのスピンの向きと反平行な場合（図２（ａ）に示す場合）には、磁化固着層１７ａ側からスピン偏極された電子をチャネル領域８に注入すれば、チャネル領域８を通過する際にはスピン偏極された電子のスピンは向きが変化せず、磁化フリー層１５に伝わり、スピントルクが磁化フリー層１５に働く。さらに、磁化フリー層１５を通過した電子は磁化固着層１７ｂによって反射されて、磁化フリー層１５に流入する。これにより、磁化フリー層１５に２重のスピントルクが加わることになりスピン注入による磁化反転時の反転電流密度を低減することができる。また、磁化フリー層１５のスピンの向きが磁化固着層１７ａのスピンの向きと平行な場合（図２（ｂ）に示す場合）には、磁化固着層１７ｂ側からスピン偏極された電子を、磁化フリー層１５を介してチャネル領域８に注入すれば、磁化固着層１７ｂによってスピン偏極された電子は、磁化フリー層１５に伝わりスピントルクが磁化フリー層１５に働く。さらに、磁化フリー層１５を通過した電子は、チャネル領域８を通過する際にスピンの向きが変化されずに磁化固着層１７ａに伝わり、この磁化固着層１７ａによって反射される。この反射された電子は、チャネル領域８を通過する際にスピンの向きが変化されずに磁化フリー層１５に伝わる。これにより、磁化フリー層１５に２重のスピントルクが加わることになりスピン注入による磁化反転時の反転電流密度を低減することができる。

また、読み出し時は、チャネル領域８を通過する間に電子のスピンの向きが略１８０°変化するゲート電圧を用いる。このため、磁化フリー層１５のスピンの向きが磁化固着層１７ａのスピンの向きと平行な場合（図２（ｂ）に示す場合）には、チャネル領域８を通過する際の電子のスピンの向きが１８０°回転されない場合に比べてチャネル領域８の抵抗が高くなる。このとき、磁化フリー層１５と磁化固着層１７ｂの磁化の向きは反平行であるため、磁化フリー層１５と磁化固着層１７ｂ間の抵抗は、磁化フリー層１５と磁化固着層１７ｂの磁化の向きが平行である場合に比べて高い。

また、磁化フリー層１５のスピンの向きが磁化固着層１７ａのスピンの向きと反平行な場合には、チャネル領域８を通過する際の電子のスピンの向きが１８０°回転されない場合に比べてチャネル領域８の抵抗が低くなる。このとき、磁化フリー層１５と磁化固着層１７ｂの磁化の向きは平行であるため、磁化フリー層１５と磁化固着層１７ｂ間の抵抗は、磁化フリー層１５と磁化固着層１７ｂの磁化の向きが反平行である場合に比べて低い。

このため、図１（ａ）に示すスピントランジスタにおいては、読み出し時にチャネル領域８を通過する間に電子のスピンの向きが略１８０°変化するゲート電圧を用いれば、チャネル領域８を通過する際にはスピン偏極された電子のスピンの向きが変化しないゲート電圧を用いる場合に比べて、磁化フリー層１５の磁化の向きが異なる状態における、チャネル領域８の抵抗と、磁化フリー層１５と磁化固着層１７ｂ間の抵抗との和の差が大きくなる。すなわち、チャネル領域８を介した磁気抵抗変化率に加え、多層構造の磁気抵抗変化率も加わるため、読み出し出力が大幅に増大されることになる。

書き込み時、読み出し時の好ましいゲート電圧は、基板の種類、基板へのドープ量により変化するため、適宜調整する必要があるが、基板の種類、基板へのドープ量を一定のものを用いれば、その値は一定となる。

なお、図１に示すスピントランジスタにおいては、ソース領域５ａおよびドレイン領域５ｂ上に強磁性体構造のソース部１４ａおよびドレイン部１４ｂが直接形成されていたが、ソース領域５ａおよびドレイン領域５ｂと、強磁性体構造のソース部１４ａおよびドレイン部１４ｂとの間にトンネル絶縁膜（図示せず）を設けてもよい。この場合、半導体と磁性体の拡散が抑えられる他、磁性体として抵抗が小さな材料を用いても、室温においてチャネル領域８を介した磁気抵抗変化率が観測でき、特性が向上する。スピントランジスタの他の具体例については、本出願人によって出願された特開２００８−６６５９６号公報に詳しく説明されている。

上述したように、スピントランジスタにおいては、ソース領域上の磁性体のスピンの向きと、ドレイン領域上の磁性体のスピンの向き（あるいは磁化の向き）が同じ（平行）であるか、反対（反平行）であるかによって、それぞれ磁性体構造を有するソース部とドレイン部の間に流れる抵抗に差が生じる。高い抵抗をＲ_Ｈ、低い場合の抵抗をＲ_Ｌと表すと、ＭＲ比は、
ＭＲ＝（Ｒ_Ｈ−Ｒ_Ｌ）／Ｒ_Ｌ （１）
と定義され、このＭＲ比がスピントランジスタの性能指標の一つとなる。なお、高抵抗と低抵抗の差は二つの磁性体構造の磁化の向きが絵に描いたように完全に平行と反平行になる必要はなく、磁化の向きの変化により、抵抗が変化すればよい。以下はわかりやすいように「平行」と「反平行」という言葉を用いる。また、スピンの向きが平行のとき、高抵抗状態、反平行のとき、低抵抗状態となる場合もある。また、Ｒ_ＨとＲ_Ｌは本来、ソース部とドレイン部の間の電位差に依存するが、下記の説明は抵抗に差があれば、成立するので単にＲ_ＨとＲ_Ｌと記す。

なお、スピントランジスタのドレイン部の近辺に電流が流れる配線を設置し、その電流によって発生する磁界により、ドレイン部の磁性体構造を構成する磁化フリー層の磁化の向きを変化させることも可能である。以下の説明では、スピントランジスタの動作は磁化フリー層の磁化が反転しない領域を想定する。実際は回路動作により、プログラム時、動作時を切り替えることができる。

本発明の一実施形態のプログラマブル論理回路においては、プログラムされた状態とされていない状態を抵抗変化素子の抵抗状態と高抵抗状態で区別する。スピントランジスタなどの磁気抵抗素子を用いる場合は、ソース部の磁性体の磁化方向とドレイン部の磁化の方向が「平行」か「反平行」で区別できる。平行のとき、高抵抗になる場合もあるが、以下の図面では主に平行のときを低抵抗状態と表記することにする。本発明の一実施形態に用いられるスピントランジスタは、通常のトランジスタとは異なり、閾値のシフトにより、トランジスタのＯＮ、ＯＦＦが決まるわけではないことである。以下の説明では、スピントランジスタを図３（ａ）に示す記号で表し、通常のトランジスタを図３（ｂ）に示す記号で表す。

本発明の一実施形態のプログラマブル論理回路においては、高抵抗状態の場合をプログラムされた状態とする場合と低抵抗状態の場合をプログラムされた状態とする場合の二種類を選択することができる。これらの違いは高抵抗Ｒ_Ｈと低抵抗Ｒ_Ｌの値により適用範囲が異なる。最初にプログラムされた状態は高抵抗の場合であるとして説明する。

また本明細書では簡単のため、トランジスタのゲート電極に入力する電圧が高い場合、を「１」低い場合を「０」とするが、逆にしてもかまわない。

（第１実施形態）
本発明の第１実施形態によるプログラマブル論路回路を図４に示す。本実施形態のプログラマブル論理回路は、入力部１００と、記憶素子アレイ２００と、ＮＯＲゲート３００とを備えている。入力部１００は、外部からｎ個に入力信号Ａ_１、Ａ_２、・・・、Ａ_ｎを受ける。入力部１００は、ｎ個の入力端子１２０_１〜１２０_ｎと、ｎ個のＭＯＳトランジスタ１３０_１〜１３０_ｎと、ｎ個のインバータ１４０_１〜１４０_ｎとを備えている。ＭＯＳトランジスタ１３０_ｉ（ｉ＝１，・・・，ｎ）は一端に、入力端子１２０_ｉを介して入力された入力信号Ａ_ｉを受けるとともにゲートにゲート制御信号１１０_ｉを受け、インバータ１４０_ｉは、入力端子１２０_ｉを介して入力された入力信号Ａ_ｉを受ける。

記憶素子アレイ２００は、マトリクス状に配列された、ｎ×ｍ個の第１のスピントランジスタＭ_１１〜Ｍ_ｎｍと、マトリクス状に配列された、ｎ×ｍ個の第２のスピントランジスタＭＢ_１１〜ＭＢ_ｎｍと、ｍ個のＮＯＲ線２１０_１〜２１０_ｍと、ｍ個の負荷抵抗２２０_１〜２２０_ｍと、を備えている。ｉ（ｉ＝１，・・・，ｎ）番目の行に配列された第１のスピントランジスタＭ_ｉ１〜Ｍ_ｉｍは各ゲートに、ＭＯＳトランジスタ１３０_ｉを介して入力信号Ａ_ｉを受ける。また、ｉ番目の行に配列された第２のスピントランジスタＭＢ_ｉ１〜ＭＢ_ｉｍは各ゲートに、インバータ１４０_ｉによって反転された、入力信号Ａ_ｉの反転信号／Ａ_ｉを受ける。また、ｊ（ｊ＝１，・・・，ｍ）番目の列に配列された第１のスピントランジスタＭ_１ｊ〜Ｍ_ｎｊおよび第２のスピントランジスタＭＢ_１ｊ〜ＭＢ_ｎｊは並列に接続され、それぞれの一端が接地され、それぞれの他端がＮＯＲ線２１０_ｊに接続される。負荷抵抗２２０_ｊ（ｊ＝１，・・・，ｍ）は、一端がＮＯＲ線２１０_ｊに接続され、他端が電源Ｖ_ＤＤに接続される。

以下、本明細書においては、同一の行および同一の列に接続される第１および第２のスピントランジスタ、例えば、図５に示すように、ｉ（ｉ＝１，・・・，ｎ）番目の行およびｊ（ｊ＝１，・・・，ｍ）番目の列に接続された第１および第２のスピントランジスタＭ_ｉｊ、ＭＢ_ｉｊは、単位プログラマブルセルと呼ばれ、各スピントランジスタは記憶回路を行成する。すなわち、記憶素子アレイ２００は、ｎ×ｍ個の単位プログラマブルセルがマトリクス状に配列された構成を有しており、プログラマブルセルアレイとも呼ばれる。

また、単位プログラマブルセルが列方向に設置された配置を第一のＮＯＲ平面と呼ぶ。なお、記憶素子アレイ２００の抵抗変化型記憶素子として、スピントランジスタの代わりに、ＭＲＡＭ(Magnetoresistive Random Access Memory)、ＲｅＲＡＭ（Resistance Random Access Memory）などの二端子抵抗変化素子を用いることができる。抵抗変化型記憶素子として、ＭＲＡＭを用いた場合の単位プログラマブルセルを図６に示す。この単位プログラマブルセルは、ｉ（ｉ＝１，・・・，ｎ）番目の行およびｊ（ｊ＝１，・・・，ｍ）番目の列に接続された第１および第２のＭＲＡＭ２４１_ｉｊ、２４２_ｉｊと、ＭＯＳトランジスタ２４３_ｉｊ、２４４_ｉｊとを備えている。第１のＭＲＡＭ２４１_ｉｊの一端は接地され、他端はＭＯＳトランジスタ２４３_ｉｊを介してＮＯＲ線２１０_ｊに接続され、第２のＭＲＡＭ２４２_ｉｊの一端は接地され、他端はＭＯＳトランジスタ２４４_ｉｊを介してＮＯＲ線２１０_ｊに接続される。この場合、各単位プログラマブルセルにおいて、第１のＭＲＡＭ２４１_ｉｊと、この第１のＭＲＡＭ２４１_ｉｊに直列に接続されるＭＯＳトランジスタ２４３_ｉｊとは第１の記憶回路を構成し、第２のＭＲＡＭ２４２_ｉｊと、この第２のＭＲＡＭ２４２_ｉｊに直列に接続されるＭＯＳトランジスタ２４４_ｉｊとは第２の記憶回路を構成する。ＭＲＡＭの一具体例を図７に示す。この具体例のＭＲＡＭは、磁化の向きが固着された磁化固着層２４６と、磁化の向きが可変でデータを記憶する磁化フリー層（磁気記憶層ともいう）２４８と、磁化固着層２４６と磁化フリー層２４８との間に設けられる非磁性層２４７とを備えている。

抵抗変化型記憶素子として、ＲｅＲＡＭを用いた場合の単位プログラマブルセルを図８に示す。この単位プログラマブルセルは、ｉ（ｉ＝１，・・・，ｎ）番目の行およびｊ（ｊ＝１，・・・，ｍ）番目の列に接続された第１および第２のＲｅＲＡＭ２５１_ｉｊ、２５２_ｉｊと、ＭＯＳトランジスタ２５３_ｉｊ、２５４_ｉｊ、２５５_ｉｊ、２５６_ｉｊと、を備えている。第１のＲｅＲＡＭ２４１_ｉｊの一端はＭＯＳトランジスタ２４５_ｉｊを介して接地され、他端はＭＯＳトランジスタ２５３_ｉｊを介してＮＯＲ線２１０_ｊに接続され、第２のＲｅＲＡＭ２５２_ｉｊの一端はＭＯＳトランジスタ２５６_ｉｊを介して接地され、他端はＭＯＳトランジスタ２５４_ｉｊを介してＮＯＲ線２１０_ｊに接続される。この場合、各単位プログラマブルセルにおいて、第１のＲｅＲＡＭ２５１_ｉｊと、この第１のＲｅＲＡＭ２５１_ｉｊに直列に接続されるＭＯＳトランジスタ２５３_ｉｊ、２５５_ｉｊとは第１の記憶回路を構成し、第２のＲｅＲＡＭ２５２_ｉｊと、この第２のＲｅＲＡＭ２５２_ｉｊに直列に接続されるＭＯＳトランジスタ２５４_ｉｊ、２５６_ｉｊとは第２の記憶回路を構成する。

再び図４に戻り、ＮＯＲゲート３００は、並列に接続されたｍ個のＭＯＳトランジスタ３１０_１〜３１０_ｍと、負荷抵抗３２０と、を備えている。このＮＯＲゲートは、第二のＮＯＲ平面とも呼ばれる。各ＭＯＳトランジスタ３１０_ｊ（ｊ＝１，・・・,ｍ）は、一端が接地され、他端が共通に接続されて負荷抵抗３２０を介して電源Ｖ_ＤＤに接続され、ゲートがＮＯＲ線２１０_ｊに接続されている。ＮＯＲゲート３００のＭＯＳトランジスタ３１０_１〜３１０_ｍの共通に接続された上記他端から本実施形態のプログラマブル論理回路の出力Ｖ_ｏｕｔが得られる。

図９に示すように、スピントランジスタを有する単位プログラマブルセルを列方向に並べたスピントランジスタを１組のスピンＭＯＳアレイと呼ぶ。すなわち、１組のスピンＭＯＳアレイは、ｊ（ｊ＝１，・・・，ｍ）番目の列の第１スピントランジスタＭ_ｋｊ（ｋ＝１，・・・，ｎ）および第２スピントランジスタＭＢ_ｋｊが並列に接続され、それぞれの一端が接地され、それぞれの他端がＮＯＲ線２１０_ｊに接続されたアレイとなっている。１組のスピンＭＯＳアレイはその出力がＮＯＲ線２１０_ｊに出力され、ＮＯＲゲートを構成する。２組のＮＯＲゲートをＮＯＲ接続することにより、ＡＮＤ−ＯＲ回路が実現されることから、ＮＯＲ線およびＮＯＲ平面をＡＮＤ線およびＡＮＤ平面とも言う。

図９は単位プログラマブルセルにおける記憶素子としてスピントランジスタを用いた場合のアレイを示しているが、スピントランジスタの代わりに、ＭＲＡＭを用いた場合のアレイを図１０に示す。この場合のアレイは、図９において、図５に示す単位プログラマブルセルを図６に示す単位プログラマブルセルに置き換えた構成となっており、トランジスタアレイとも言う。

本実施形態においては、各入力としては、第一のＮＯＲ平面内で、一つのＮＯＲ演算に対して、入力信号Ａそのままか、その反転信号／Ａを選択しなくてはならない。このために各入力信号に対して、二つのスピントランジスタが用意され、一つのスピントランジスタはＭＯＳトランジスタを介して入力信号をゲートに受け、もう一つのスピントランジスタはインバータを介して、ゲートに入力信号を受ける。例えば、入力Ａ１に対して、ＡＮＤ線２１０_１ではスピントランジスタＭ_１１とスピントランジスタＭＢ_１１が、隣のＡＮＤ線２１０_２ではスピントランジスタＭ_１２とスピントランジスタＭＢ_１２が用意される（図４参照）。これらのスピントランジスタのソース、ドレインの一つは接地し、もう一方をＮＯＲ演算の結果として図４に示すように並列に接続する。スピントランジスタの磁区の状態により、スピントランジスタの抵抗が変化し、一つのＡＮＤ線のスピントランジスタの状態は、ＡＮＤ線２１０_１、２１０_２などにおける電圧変化として現れる。

図１１（ａ）、１１（ｂ）は一つのＡＮＤ線２１０_ｊにおいて、入力信号Ａ_１の変化に対して、スピントランジスタの磁区状態が変化したとき、ＡＮＤ線２１０_ｊの出力電位がどう変わるかを示した図である。まず、入力信号Ａ_１を、ＭＯＳトランジスタ１３０_１を介してゲートに受けるスピントランジスタＭ_１１が低抵抗状態である場合、入力信号Ａ_１が０から１に変わる場合、つまり、スピントランジスタＭ_１１のゲートにかかる電圧が低電圧から高電圧に変わる場合、スピントランジスタＭ_１１のソースとドレイン間に電流が流れ、チャネルはＯＦＦからＯＮに変わるが、このときのスピントランジスタＭ_１１の抵抗は無限大（ＯＦＦ状態）からＲ_Ｌ（ＯＮ状態）となる（図１１（ｂ）参照）。一方、インバータ１４０_１を介して接続されたもう一つのスピントランジスタＭＢ_１１のゲートには反転信号／Ａが入力されるため、ＯＮからＯＦＦに変わる（図１１（ｂ）参照）。このスピントランジスタを抵抗体と見た場合、抵抗はＲ_Ｈ（ＯＮ）から無限大（ＯＦＦ）となる。この二つのスピントランジスタはＡＮＤ線２１０_ｊに並列に接続されているので、この二つのスピントランジスタのＡＮＤ線に与える変化は入力信号に対して
Ｒ_Ｈ → Ｒ_Ｌ
と高抵抗から低抵抗となることがわかる。

同様に、図１２（ａ）、１２（ｂ）に示すように、入力信号Ａ_ｉを、ＭＯＳトランジスタを介してゲートに受けるスピントランジスタＭ_ｉｊが高抵抗状態であって、入力信号Ａ_ｉを、インバータ１４０_ｉを介して受けるスピントランジスタＭＢ_ｉｊが低抵抗状態の場合、この二つのスピントランジスタＭ_ｉｊ、ＭＢ_ｉｊのＡＮＤ線２１０_ｊに与える抵抗の変化は、
Ｒ_Ｌ → Ｒ_Ｈ
となることがわかる。

そして図９に示すように、入力信号Ａ_ｎを受ける二つのスピントランジスタＭ_ｎｊ、ＭＢ_ｎｊの磁化の向きが両方とも高抵抗状態である場合、この二つのスピントランジスタＭ_ｎｊ、ＭＢ_ｎｊのＡＮＤ線２１０_ｊに与える抵抗の変化は
Ｒ_Ｈ → Ｒ_Ｈ
と変化がないことがわかる。図１１（ａ）では、入力信号Ａ１の値が０から１に変化したき、反転入力信号／Ａ１の値が１から０へ、そしてスピントランジスタＭ_１１とＭＢ_１１の組み合わせをトランジスタがＯＮした状態を抵抗で表記することによって示している。右側が、入力信号Ａ_１の値が０のときのＡＮＤ線２１０_ｊへの効果を表し、左側が入力信号Ａ_１の値が１のときのＡＮＤ線２１０_ｊへの効果を表す。図１２（ａ）では、図９に示すスピントランジスタＭ_ｉｊ、ＭＢ_ｉｊの状態変化を表す。

ｎ個の入力の変化が、ひとつのＡＮＤ線へ与える効果は、図１３に示すように、並列に接続されたｎ個の抵抗体の抵抗が変化することと同値であることがわかる。ここで低抵抗体の数をｎ_Ｌ個と高抵抗体の数をｎ_Ｈ個とすると、入力信号の変化に対して、この分布が変化することになる。使用しない入力に対して二つのスピントランジスタは高抵抗状態としているので、ｎ_Ｌとｎ_Ｈの間には、
ｎ_Ｌ＋ｎ_Ｈ＝２ｎ （２）
という関係式があることがわかる。従ってスピントランジスタ線の全抵抗は、スピントランジスタが並列であることを考えると、

となる。

図１３に示すＡＮＤ線２１０における電位Ｖ_ｏｕｔ（ｎ_Ｌ）は、スピントランジスタ全体の抵抗をＲ_ｓ（ｎ_Ｌ）とすると、

となる。ここで、Ｒａは負荷抵抗２２０の抵抗値を表し、Ｖ_ＤＤは電源電圧を表す。これらの関係式から、スピンＭＯＳアレイの論理演算として、
（１）スピントランジスタのどれか一つでも低抵抗ならば第二のＮＯＲ平面（ＮＯＲゲート３００）のトランジスタがＯＮするＮＯＲゲート、
（２）スピントランジスタのどれか一つでも高抵抗ならば第二のＮＯＲ平面（ＮＯＲゲート３００）のトランジスタがＯＮするＮＯＲゲート
という二種類のＮＯＲゲートを構築することができる。以下この二つ場合について説明する。

ＮＯＲゲートの実現方法（１）
まず、（１）の場合、すなわちスピントランジスタのどれか一つでも低抵抗ならば第二のＮＯＲ平面（ＮＯＲゲート３００）のトランジスタがＯＮする場合について、図１４（ａ）、１４（ｂ）を参照して説明する。

この場合は、特に、

の関係式を満たせば、すなわち個数ｎ_Ｌが一つでもあれば、第二のＮＯＲ平面（ＮＯＲゲート３００）のトランジスタ３１０_ｊがＯＮすることになる。なお、Ｖ_ｔｈは、トランジスタ３１０_ｊのしきい値電圧を表す。（５）式に（４）式を代入し、（２）式および（３）式を用いて整理すると、（５）式は次の（６）式に変形され、スピントランジスタの高抵抗状態のときの抵抗Ｒ_Ｈと低抵抗状態のときの抵抗Ｒ_Ｌとの間に、

の関係式を満たせば良いことになる。ここで、Ｎ＝２ｎ、αはＮＯＲ平面のトランジスタの特性を表すパラメータであって、
α＝（Ｖ_ＤＤ−Ｖ_ｔｈ）／Ｖ_ｔｈ （７）
と定義される。例えば、従って、Ｖ_ＤＤ＝１．５Ｖ、Ｖ_ｔｈ＝０．３Ｖでα＝４、またＶ_ＤＤ＝１．２Ｖ、Ｖ_ｔｈ＝０．２５Ｖでα＝３．８となる。上記（６）式から、スピントランジスタの高抵抗状態と低抵抗状態の満たすべき条件は、

となる。Ｒ_ａ／Ｒ_Ｈをｘ軸に、Ｒ_ａ／Ｒ_Ｌをｙ軸にとって図示すると図１４（ｂ）に示すようになる。例えば、トランジスタのチャネル長５０ｎｍ、チャネル幅５００ｎｍ、Ｖ_ＤＤ＝１．２Ｖ、Ｖ_ｔｈ＝０．２５Ｖ、Ｒ_Ｌ＝３ｋΩ、Ｒ_Ｈ＝Ｒ_Ｌ（１＋ＭＲ）、ＭＲ＝９のとき、Ｎ＝３２のアレイを使用する場合、負荷抵抗２２０として、抵抗値Ｒ_ａが、
Ｒ_ａ＝５７×（１／Ｎ＋１／（Ｎ＋９））＝３．２ｋΩ
という抵抗を使えば良いことになる。この図１４（ｂ）からわかるように、Ｒ_ＨとＲ_Ｌとが近接した領域でも上記の動作が実現できることがわかる。つまり、本実施形態においてはＭＲ比の低いスピントランジスタでも構成できるという利点がある。

ＮＯＲゲートの実現方法（２）
次に、スピントランジスタのどれか一つでも高抵抗ならば第二のＮＯＲ平面（ＮＯＲゲート３００）のトランジスタがＯＮするＮＯＲゲートについて図１５（ａ）、１５（ｂ）を参照して説明する。

ＮＯＲゲートの実現方法（１）では、第一のＮＯＲ平面内スピントランジスタの一つ以上が低抵抗ならば、第二のＮＯＲ平面のトランジスタがＯＮするという条件について示したが、これは第一のＮＯＲ平面のスピントランジスタの一つ以上が高抵抗ならば、第二のＮＯＲ平面のトランジスタがＯＮするという形に帰することもできる。この場合、論理演算に関わらないスピントランジスタのペアの状態を二つとも低抵抗状態にしておく。すると式（５）の代わりに、次の（９）式

が成り立てば良いことになる。この（９）式に、（４）式、（３）式、および（２）式を代入して変形すると、

となる。したがって、

がスピントランジスタの高抵抗状態と低抵抗状態の満たすべき条件となる。Ｒ_ａ／Ｒ_Ｈをｘ軸にＲ_ａ／Ｒ_Ｌをｙ軸にとって図示すると図１５（ｂ）に示すようになる。この図１５（ｂ）からわかるように、ＮＯＲゲートの実現方法（２）は、図１４（ｂ）に示すＮＯＲゲートの実現方法（１）よりも狭い範囲で成り立つ関係式である。また、この図１５（ｂ）に示すＮＯＲゲートの実現方法（２）においても、Ｒ_ＨとＲ_Ｌとが近接した領域において上記の動作が実現できることがわかる。つまり、本実施形態においては、ＭＲ比が低いスピントランジスタでも構成できるという特徴がある。

負荷抵抗２２０の抵抗値Ｒａは、各ＡＮＤ線のスピントランジスタの特性について変化させることができるように通常のＭＯＳＦＥＴを一つ以上用いて実現することもできる。例えば式（１１）より、Ｎが大きい場合には小さいＲ_ａが必要な場合が多い。このとき、二つ以上の通常のＭＯＳＦＥＴで調整することができる。また、この場合、スピントランジスタの性能のばらつきを製造後に調整することも可能となる。

以上説明したように、本実施形態によれば、記憶素子として、スピントランジスタを用いたので、記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することができる。

（第２実施形態）
次に、本発明の第２実施形態によるプログラマブル論理回路を図１６に示す。本実施形態のプログラマブル論理回路は、図４に示す第二のＮＯＲ平面３００を、スピンＭＯＳアレイからなる第二のＮＯＲ平面４００に置き換えるとともに出力部５００を新たに設けた構成となっている。なお、第一のＮＯＲ平面２００は図４に示す第一のＮＯＲ平面２００と同じ構成となっている。

第二のＮＯＲ平面４００は、複数のＭＯＳトランジスタ４３０_１，４３０_２，４３０_３，・・・と、これらのＭＯＳトランジスタに対応して設けられたインバータ４４０_１，４４０_２，４４０_３，・・・と、マトリクス状に配列された第１スピントランジスタ４５０_ｉｊ（ｉ＝１，・・・、ｊ＝１，・・・）と、マトリクス状に配列された第２スピントランジスタ４５２_ｉｊ（ｉ＝１，・・・、ｊ＝１，・・・）と、ＮＯＲ線４６０_ｊ（ｊ＝１，・・・）と、負荷抵抗４７０_ｊ（ｊ＝１，・・・）とを備えている。この負荷抵抗はトランジスタで構成することもできる。

ＭＯＳトランジスタ４３０_ｉ（ｉ＝１，・・・，）は、一端が第一のＮＯＲ平面２００のＮＯＲ線２１０_ｉに接続され、他端が第ｉ行の第１スピントランジスタ４５０_ｉ１，４５０_ｉ２，・・・のそれぞれのゲートに接続され、ゲートに制御信号４１０_ｉを受ける。インバータ４４０_ｉ（ｉ＝１，・・・，）は、制御信号４１０_ｉを受け、その反転信号を第ｉ行の第２スピントランジスタ４５２_ｉ１，４５２_ｉ２，・・・のそれぞれのゲートに送出する。

第ｊ列の第１および第２スピントランジスタ４５０_１ｊ、４５２_１ｊ，４５０_２ｊ，・・・は並列に接続され、それぞれの一端が接地され、それぞれの他端がＮＯＲ線４６０_ｊに接続される。各ＮＯＲ線４６０_ｊ（ｊ＝１，・・・）は、負荷抵抗４７０_ｊを介して電源Ｖ_ＤＤに接続される。

出力部５００は、ＮＯＲ線４６０_ｊ（ｊ＝１，・・・）に対応して設けられたＭＯＳトランジスタ５１０_ｊを有し、このＭＯＳトランジスタ５１０_ｊは、ゲートが、対応するＮＯＲ線４６０_ｊに接続され、ソースが接地され、ドレインから、本実施形態によるプログラマブル論理回路の複数の出力Ｖ_ｏｕｔが出力される。

本実施形態のプログラマブル論理回路においては、第二のＮＯＲ平面４００は、第一のＮＯＲ平面２００の出力に対して、幾種類かの出力を選ぶことができ、この第二のＮＯＲ平面４００は、他のＮＯＲ平面へと接続していくことができる。この第２のＮＯＲ平面４００のスピントランジスタの効果は図９、図１１、図１２で説明したものと同じである。図１６においては、入力が３つ、出力が２つしか書いていないが、もちろんこの数に限らない。

以上説明したように、本実施形態によれば、記憶素子として、スピントランジスタを用いたので、記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することができる。

以上の説明は主にＰＬＡ構造について述べたが、出力側の第二のＮＯＲ平面を固定したＰＡＬ（Programmable Array Logic）構造にも適用できる。

（第３実施形態）
次に、本発明の第３実施形態によるプログラマブル論理回路を図１８に示す。このプログラマブル論理回路は、インバータ５１０_１〜５１０_３と、マトリクス状に配列されフローティングゲート（以下、ＦＧともいう）を有する第１スピントランジスタ５２０_１１〜５２０_３４と、マトリクス状に配列されＦＧを有する第２スピントランジスタ５２２_１１〜５２２_３４と、負荷抵抗５３０_１〜５３０_４と、ＭＯＳトランジスタ５４０１〜５４０４と、を備えている。第ｊ（ｊ＝１，２，３，４）列のスピントランジスタ５２０_１ｊ、５２２_１ｊ，５２０_２ｊ，５２２_２ｊ，５２０_３ｊ，５２２_３ｊは、この順序で直列に接続された直列回路を構成する。そして、この直列回路の一端は、負荷抵抗５３０_ｊを介して電源Ｖ_ＤＤに接続されるとともにＭＯＳトランジスタ５４０_ｊのゲートに接続され、他端は接地されている。

また、第１行の第１スピントランジスタ５２０_１１，５２０_１２，５２０_１３，５２０_１４は、ゲートが共通に接続されて入力信号Ａを受け、第１行の第２スピントランジスタ５２２_１１，５２２_１２，５２２_１３，５２２_１４は、ゲートが共通に接続されて、インバータ５１０_１によって反転された入力信号Ａの反転信号／Ａを受ける。

第２行の第１スピントランジスタ５２０_２１，５２０_２２，５２０_２３，５２０_２４は、ゲートが共通に接続されて入力信号Ｂを受け、第２行の第２スピントランジスタ５２２_２１，５２２_２２，５２２_２３，５２２_２４は、ゲートが共通に接続されて、インバータ５１０_２によって反転された入力信号Ｂの反転信号／Ｂを受ける。

第３行の第１スピントランジスタ５２０_３１，５２０_３２，５２０_３３，５２０_３４は、ゲートが共通に接続されて入力信号Ｃを受け、第３行の第２スピントランジスタ５２２_３１，５２２_３２，５２２_３３，５２２_３４は、ゲートが共通に接続されて、インバータ５１０_３によって反転された入力信号Ａの反転信号／Ｃを受ける。

ＭＯＳトランジスタ５４０_１〜５４０_４は並列に接続され、それぞれの一端が接地され、それぞれの他端が共通に接続されて、この共通に接続された他端から本実施形態のプログラマブル論理回路の出力Ｖ_ｏｕｔが得られる。

本実施形態の第１および第２スピントランジスタは、図１に示すスピントランジスタのゲート１０を、フローティングゲート（ＦＧ）と、電極間絶縁膜と、制御ゲートとがこの順序で積層された積層構造のゲートに置き換えた構成となっている。そして、ＦＧに電荷が蓄積されているときには、スピントランジスタは、高抵抗状態となっている。高抵抗状態がソース部およびドレイン部の強磁性体構造のスピンの向きが反平行のトランジスタの場合、ソース部の強磁性体構造における基板に最も近い強磁性層のスピンの向きと、ドレイン部の強磁性体構造における基板に最も近い強磁性層のスピンの向きとが反平行であることになる。例えば、図２（ａ）に示すように、ソース部１４ａの磁化固着層１７ａと、ドレイン部１４ｂの磁化フリー層１５とのスピンの向きが反平行であることを意味する。なお、図１８においては、高抵抗状態にある第１および第２スピントランジスタのゲートを塗りつぶして表示している。すなわち、図１８において、スピントランジスタ５２０_１３、５２０_１４、５２２_１１、５２２_１２、５２０_２２、５２０_２４、５２２_２１、５２２_２３、５２０_３２、５２０_３３、５２２_３１、５２２_３４は、スピントランジスタが高抵抗状態であるため、ゲートが塗りつぶされている。他のスピントランジスタは、低抵抗状態となっている。

図１８に示すように、第１および第２スピントランジスタのスピンの向きをプログラムすることにより、ＭＯＳトランジスタ５４０_１のゲートには、信号Ａ、Ｂ、Ｃの論理積が出現し、ＭＯＳトランジスタ５４０_２のゲートには、信号Ａ、／Ｂ、／Ｃの論理積が出現し、ＭＯＳトランジスタ５４０_３のゲートには、信号／Ａ、Ｂ、／Ｃの論理積が出現し、ＭＯＳトランジスタ５４０_４のゲートには、信号／Ａ、／Ｂ、Ｃの論理積が出現する。したがって、本実施形態のプログラマブル論理回路は、図１８に示すように、プログラムされた場合の出力Ｖ_ｏｕｔは、入力信号Ａ、Ｂ、Ｃの排他的論理和となる。

本実施形態のスピントランジスタは、高抵抗状態のときには、ＦＧ中の電荷が漏れても、ソースおよびドレイン部の強磁性体により、ＦＧ中から漏れた電荷は、ソース部およびドレイン部に流れにくいという効果が生じる。つまり、ＦＧ型のスピントランジスタにおいては、保持時間の延長が可能となる。

また、本実施形態においては、スピントランジスタを直列に接続してあるが、図４に示すプログラマブル論理回路のスピントランジスタをＦＧ型スピントランジスタに置き換えた構成としても、保持時間の増加が可能となる。

以上説明したように、本実施形態によれば、記憶素子として、スピントランジスタを用いたので、記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することができる。

次に、本発明の一実施形態におけるロジックアレイ構造を用いた一般的なアーキテクチャを図１９に示す。このアーキテクチャにおいては、本発明の一実施形態のロジックアレイのブロックと、ＩＯブロックと、プログラム可能なインターコネクト用の配線、もしくはバスラインと、が接続されている。矢印はブロック間が配線で結ばれていることを示している。なお、図１９は実際のブロック間の相対的な大きさを反映したものでなく、ブロック間を製品用途に応じて変更するものである。

次に、スピントランジスタを含むＡＮＤロジックおよびＯＲロジックが、論理動作するときのブロックダイアグラムを図２０に示す。ルーティングワイヤの出力は、入力ブロック６１０を介してロジックブロックに入力される。入力ブロックの出力信号は、スピンＭＯＳアレイ積和演算回路ブロック６２０に入力される。スピンＭＯＳアレイ積和演算回路ブロック６２０は、入力された信号の積和演算を行う。その演算結果はセンスアンプ６３０に出力され、デジタル信号化する。センスアンプ６３０の出力は、直接マルチプレクサ６５０に入力されるか、Ｄ型フリップフロップ６４０を介してマルチプレクサ６５０に入力される。マルチプレクサ６６０は、Ｄ型フリップフロップ６４０からの信号か、またはセンスアンプ６３０からの信号を出力する。

次に、図４に示す第１実施形態のプログラマブル論理回路にセンスアンプ７００を付加した回路を図２１に示す。なお、図２１においては、スピンＭＯＳアレイの負荷抵抗をｐＭＯＳＦＥＴ７５０に置き換えている。ｐＭＯＳＦＥＴにすることによって、ＮＯＲロジックの出力電位の振幅を大きくすることができる。また、抵抗に比べて面積を小さくすることができる。

センスアンプ７００は、ｐＭＯＳＦＥＴ７１０、７１２と、ｎＭＯＳＦＥＴ７２０、７３０とを備えている。ｐＭＯＳＦＥＴ７１０、７１２は、それぞれのソースが電源Ｖ_ＤＤに接続され、それぞれのゲートが共通に接続されてｐＭＯＳＦＥＴ７１２のドレインに接続される。ｐＭＯＳＦＥＴ７１０のドレインは、第二のＮＯＲ平面のＭＯＳトランジスタ３１０_１，３１０_２、３１０_３，・・・の一端が共通接続されたノードに接続される。ｎＭＯＳＦＥＴ７２０は、ドレインがｐＭＯＳＦＥＴ７１２のドレインに接続され、ソースがｎＭＯＳＦＥＴ７３０のドレインに接続され、ゲートに制御信号Ｖｒｅｆを受ける。ｎＭＯＳＦＥＴ７３０のドレインは、第二のＮＯＲ平面のＭＯＳトランジスタ３１０_１，３１０_２、３１０_３，・・・の他端が共通接続されたノードに接続され、ソースが接地され、ゲートに制御信号Ｖｂを受ける。ｎＭＯＳＦＥＴ７２０のドレインから、回路の出力Ｖ_ｏｕｔが出力される。すなわち、センスアンプ７００は、第二のＮＯＲ平面の出力を増幅し、この増幅した出力をｎＭＯＳＦＥＴ７２０のドレインから出力する。ｎＭＯＳトランジスタ７２０のチャネル幅Ｗ_１０は、ＯＲロジック（ＮＯＲロジック）を構成するｎＭＯＳトランジスタ３１０_１、３１０_２、３１０_３のそれぞれのチャネル幅をＷ_ＯＲ、ＯＲロジックの並列度（並列に接続されたｎＭＯＳトランジスタ３１０_１、３１０_２、３１０_３、・・・の個数）をＮとしたとき、
Ｗ_１０ ＝ Ｎ×Ｗ_ＯＲ
を満たすようにすると設計が簡単である。その際は、ｎＭＯＳＦＥＴ７２０のゲートに印加する電圧ＶｒｅｆをＮＯＲロジックの出力電位と等しくする。

スピントランジスタの書き込み（プログラミング）
次に、スピントランジスタの書き込み(プログラミング)について説明する。スピントランジスタへの書き込み方法にはいくつかの方法がある。ここでは、スピントルク相互作用を利用する方法について説明する。上述したようにドレイン領域５ｂ上の磁化フリー層１５の磁化方向は、ソース部１４ａとドレイン部１４ｂとの間に大電流を流すことで変えることができる。図４に示すＮＯＲ線２１０_１を含む信号線で、書き込み方法を説明する。まず、インバータ１４０_１〜１４０_ｎに直結しない第１スピントランジスタＭ_１１、Ｍ_２１、・・・、Ｍ_ｎ１の磁化状態を変化させるためには、ＭＯＳトランジスタ１３０_１、１３０_２、・・・１３０_ｎを順番にＯＮ状態にする。そして信号Ａ_１、Ａ_２、・・・、Ａ_ｎを「１」の状態にしてからＮＯＲ線２１０_１に大電流を流すと各スピントランジスタの磁化フリー層１５の磁化方向が変化する。スピントランジスタＭＢ_１１、ＭＢ_２１、・・・、ＭＢ_ｎ１の磁化フリー層を変化させるためにはトランジスタ１３０_１、１３０_２、・・・１３０_ｎをすべてＯＦＦ状態にし、信号Ａ_１、Ａ_２、・・・、Ａ_ｎを「０」の状態にしてからＮＯＲ線２１０_１に大電流を流す。以上によりスピントランジスタをすべてプログラミングすることができる。

他に磁化フリー層の近くに電流配線を敷き、その電流線が生成する磁場で磁化フリー層を変化させてもかまわない。なお、図１に示すスピントランジスタでは、ドレイン側に磁化フリー層を設けた例を示したが、ソース側に設置してもかまわないし、本出願人によって出願された特開２００８−６６５９６号公報に開示されているような他のスピントランジスタを用いてもかまわない。

次に、スピンＭＯＳアレイをプログラムする際の動作を説明するブロック図を図２２に示す。ロウデコーダ８１０と、カラムデコーダ８２０により、スピンＭＯＳアレイ８００におけるプログラムするスピントランジスタが選択される。ロウデコーダ８１０の出力はロウドライバー８１５に入力される。ロウドライバー８１５はスピントランジスタをプログラムするための、ゲート電圧を出力する回路である。また、スピントランジスタをプログラムするためのドレイン電圧はカラムドライバー８２５により与えられる。

次に、プログラム用の回路の一具体例を図２３に示す。プログラム動作するときは、ロジック動作用の入力ピンはハイインピーダンスにすることが望ましい。そこで、ロジック動作用の入力ピンは、スリーステートバッファおよびスリーステートインバーターにしてある。スピントランジスタは、ソース／ドレイン間に流す電流の方向によってプログラムする。カラムドライバー８２０はスピントランジスタに流す電流の方向を変えられるようになっている。スピントランジスタを低抵抗状態にしたい場合は、信号Ｐａｒａを「Ｈｉｇｈ」に、信号ＡＰａｒａを「Ｌｏｗ」にする。一方、高抵抗状態にしたい場合は、信号Ｐａｒａを「Ｌｏｗ」に、信号ＡＰａｒａを「Ｈｉｇｈ」にする。また、カラムドライバー８２５を使用しない場合（例えばロジック動作中）は、信号Ｐａｒａおよび信号ＡＰａｒａ共に「Ｌｏｗ」にする。

次に、ロウドライバーの一具体例の回路図を図２４に示す。ロウドライバー８１５はロウデコーダ８１０の信号を受けて、プログラム用のゲート電圧Ｖｇ＿ｐｒｏｇを出力する。出力段の最後をスリーステートバッファにすることによって、信号Ｐｒｏｇが「Ｌｏｗ」の時はロウドライバー８１５をハイインピーダンスにするように構成されている。

次に、プログラム用回路を、第１実施形態で説明したスピンＭＯＳアレイに付加したプログラマブル論理回路を図２５に示す。このプログラム用回路は、ｐＭＯＳＦＥＴ９１０と、ｎＭＯＳＦＥＴ９１４、９１６からなる回路９１２とを備えている。ｐＭＯＳＦＥＴ９１０は、一端が電源Ｖ_ＤＤに接続され、他端が第二のＮＯＲ平面の出力端に接続される。スピンＭＯＳアレイの一端はＮＯＲ線２１０_１に接続され、他端はｎＭＯＳＦＥＴ９１４を介してプログラム用の線に接続されるとともにｎＭＯＳＦＥＴ９１６を介して接地される。論理動作を行うときはｎＭＯＳＦＥＴ９１６のゲートに印加される制御信号Ｌｏｇｉｃ＿Ｏｐを「Ｈｉｇｈ」に、ｎＭＯＳＦＥＴ９１４のゲートに印加される制御信号Ｔｏ＿Ｃ＿Ｄｅｃｏｄｅｒを「Ｌｏｗ」にする。また、プログラム動作を行うときは、制御信号Ｌｏｇｉｃ＿Ｏｐを「Ｌｏｗ」に、制御信号Ｔｏ＿Ｃ＿Ｄｅｃｏｄｅｒを「Ｈｉｇｈ」にする。

次に、本発明の一実施形態によるプログラマブル論理回路中のスピントランジスタをプログラムした後（書き込み後）に、スピントランジスタが正しくプログラムされているか否かをベリファイするベリファイ回路９３０の一具体例を図２６に示す。ロウデコーダ８１０とカラムデコーダ８２０により、ベリファイしたいスピントランジスタをスピンＭＯＳアレイの中から選択する。ベリファイ回路９３０は、選択されたスピントランジスタが低抵抗状態のときに出力９３１が「Ｈｉｇｈ」を、高抵抗状態のときは「Ｌｏｗ」を出力するように構成されている。ベリファイ回路を使う場合はトランジスタ９３２、９３３をＯＮにする。Ｖ＿ｖｅｒｉはテイル電流源のｎＭＯＳトランジスタ９３５を駆動するのに要する標準的な電位である。

次に、消費電力低減のための回路を、第１実施形態で説明したスピンＭＯＳアレイに付加したプログラマブル論理回路を図２７に示す。この消費電力低減のための回路は、マルチプレクサ９５２，９５６と、インバータ９５４と、ｎＭＯＳＦＥＴ９５８とを備えている。マルチプレクサ９５２、９５６に入力される制御信号Ｏｐｅｒａｔｅの値によって、通常の論理動作状態と消費電力低減状態を切り替えられるようになっている。インバータ９５４は、ＮＯＲ線２１０_１の電位を入力として受ける。ｎＭＯＳＦＥＴ９５８は、一端がスピンＭＯＳアレイに接続され、他端が接地され、ゲートにマルチプレクサ９５６の出力を受ける。マルチプレクサ９５２の出力は、ＮＯＲ線２１０_１と電源Ｖ_ＤＤとを接続するｐＭＯＳＦＥＴ７５０のゲートに送られる。

ここでは、制御信号Ｏｐｅｒａｔｅが「Ｌｏｗ」レベルの時、マルチプレクサ９５２、９５６はインバータ９５４から送られてくる信号を出力する。また、制御信号Ｏｐｅｒａｔｅが「Ｈｉｇｈ」レベルの時は、マルチプレクサ９５６は「Ｈｉｇｈ」レベルの信号を出力し、マルチプレクサ９５２は「Ｌｏｗ」レベルの信号を出力する。ここで、マルチプレクサ９５２、９５６はパストランジスタ型のマルチプレクサであることが望ましい。

制御信号Ｏｐｅｒａｔｅが「Ｈｉｇｈ」レベルの時は、マルチプレクサ９５６は「Ｈｉｇｈ」レベルの信号を出力するので、ｎＭＯＳＦＥＴ９５８はＯＮ状態となる。同様にして、マルチプレクサ９５２は「Ｌｏｗ」レベルの信号を出力するので、ｐＭＯＳＦＥＴ７５０もＯＮ状態となる。この状態では、普通の論理動作をする。

制御信号Ｏｐｅｒａｔｅが「Ｌｏｗ」レベルの時は、マルチプレクサ９５２、９５６は、ともにインバータ９５４からの信号を出力する。ＮＯＲ線２１０_１の電位Ｖ_２１０が高い場合は、インバータ９５４から「Ｌｏｗ」レベルの信号が出力される。このため、ｐＭＯＳＦＥＴ７５０がＯＮ状態となり、ｎＭＯＳＦＥＴ９５８はＯＦＦ状態となる。そして、Ｖ_２１０＝Ｖ_ＤＤとなる。電位Ｖ_２１０が低い場合は、インバータ９５４から「Ｈｉｇｈ」レベルの信号が出力される。このため、ｐＭＯＳＦＥＴ７５０がＯＦＦ状態となり、ｎＭＯＳＦＥＴ９５８がＯＮ状態となる。そして、Ｖ_２１０＝０となる。このように、制御信号Ｏｐｅｒａｔｅが「Ｌｏｗ」レベルの時は、ｎＭＯＳＦＥＴ９５８、ｐＭＯＳＦＥＴ７５０のどちらかがＯＦＦ状態になるので、ｎＭＯＳＦＥＴ９５８とｐＭＯＳＦＥＴ７５０を流れる貫通電流を大幅に減少させることができる。

なお、上記実施形態では、プログラマブル論理回路の記憶素子として、スピントランジスタまたはＭＲＡＭを例にとって説明したが、抵抗変化型素子であれば、プログラマブル論理回路の記憶素子として用いることができる。この抵抗変化型素子について以下、説明する。

抵抗変化型素子
ＭＲＡＭなど、物質内部状態の変化により抵抗変化を示す抵抗変化型素子も微細化に有利と考えられる。抵抗変化型素子としては、ＭＲＡＭの他に、位相変化メモリ（Phase change memory）、高分子メモリ（Polymer）、分子メモリ、ヒューズ／アンチヒューズメモリ（Fuse/Antifuse memory）、イオニックメモリ（Ionic memory）などが”Emerging device”として期待されている（International Technology Roadmap for semiconductors: http://www.itrs.net/）。

ヒューズ／アンチヒューズメモリは典型的には、”金属／絶縁体／金属”（ＭＩＭ）構造を持っており、この構造を流れるジュール熱などを利用して、電圧変化に応じた部分的な絶縁破壊などが起こり、物質内にフィラメントが形成されることにより抵抗が変わる。具体的にはＮｉＯ，ＴｉＯなどがある。イオニックメモリといわれる素子では、ＡｇやＣｕなどの陽イオンの分布が変化し、素子内に低抵抗のフィラメントが形成されることにより、抵抗変化が起きる。また、ＭＩＭ構造で、モット転移を利用したものとしては、（Ｐｒ，Ｃａ）ＭｎＯ_３、ＳｒＴｉＯ_２：Ｃｒ、Ａｇ／ＣｅＯ／ＬＣＭＯ、Ｐｔ／ＴｉＯ_２／ＴｉＮ／Ｐｔなどの構造があり、またＭＩＭ構造としてＰｔ／ＮｉＯ_２／Ｐｔなども利用できる。また、ＮｉＯの間にＩｒＯ_２などを持った構造も利用できる。

以上説明したように、本発明の各実施形態によれば、記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することができる。

また、本発明においては、以下の特徴を備えている。
（１）ＡＮＤ−ＯＲ平面に抵抗変化型素子を用いることにより、トランジスタの微細化にあわせたＰＬＡを提供できる。
（２）スピントランジスタを用いた場合、十分な書き換え回数（〜１×１０^１５）と、高速で低電圧の読み出し書き込み（数Ｖ、数十ｎｓ）とを有するＰＬＡを構成することが可能となる。
（３）スピントランジスタを用いた場合、ソフトエラーにも強いため、極限環境下（宇宙、原子力など、超高層）での使用可能なリコンフィグラブル回路を実現できる。
（４）一般に、ＭＲＡＭなどの磁気抵抗素子においては、ＭＲ比が大きいことが要求されるが、本発明の一実施形態においては小さいＭＲ比でも動作可能である。

スピントランジスタの一具体例を示す断面図。 図１に示すスピントランジスタの書き込みを説明する図。 スピントランジスタと通常トランジスタを示す記号を示す図。 第１実施形態のプログラマブル論理回路を示す回路図。 記憶素子がスピントランジスタである場合の単位プログラマブルセルを示す図。 記憶素子がＭＲＡＭである場合の単位プログラマブルセルを示す図。 ＭＲＡＭの一具体例を示す図。 記憶素子がＲｅＲＡＭである場合の単位プログラマブルセルを示す図。 記憶素子がスピントランジスタである場合のスピンＭＯＳアレイを示す図。 記憶素子がＭＲＡＭである場合のスピンＭＯＳアレイを示す図。 単位プログラマブルセルの動作を説明する図。 単位プログラマブルセルの動作を説明する図。 スピンＭＯＳアレイの入力に対する出力の変化を説明する図。 低抵抗状態のスピントランジスタが存在すれば、第二のＮＯＲ平面のトランジスタがＯＮする場合を説明する図。 高抵抗状態のスピントランジスタが存在すれば、第二のＮＯＲ平面のトランジスタがＯＮする場合を説明する図。 第２実施形態のプログラマブル論理回路を示す回路図。 積和演算回路を説明する図。 第３実施形態のプログラマブル論理回路を示す回路図。 ロジックアレイ構造を用いた一般的なアーキテクチャを示すブロック図。 スピントランジスタを含むＡＮＤロジックおよびＯＲロジックが論理動作するときのブロック図。 第１実施形態のプログラマブル論理回路にセンスアンプ回路を付加した回路図。 スピンＭＯＳアレイをプログラムする際の動作を説明するブロック図。 プログラム用の回路の一具体例を示す回路図。 ロウドライバーの一具体例を示す回路図。 第１実施形態のプログラマブル論理回路にプログラム用の回路を付加した回路図。 第１実施形態のプログラマブル論理回路にベリファイ回路を付加した回路図。 第１実施形態のプログラマブル論理回路に消費電力低減のための回路を付加した回路図。

符号の説明

１ スピントランジスタ
２ 半導体基板
３ 素子領域
４ 素子分離絶縁膜
５ａ ソース領域
５ｂ ドレイン領域
６ａ ｎ型不純物拡散領域
６ｂ ｎ型不純物拡散領域
７ａ ｎ^＋型不純物拡散領域
７ｂ ｎ^＋型不純物拡散領域
８ チャネル領域
９ ゲート絶縁膜
１０ ゲート
１２ ゲート側壁
１４ａ ソース部
１４ｂ ドレイン部
１５ 磁化フリー層
１６ 非磁性層
１７ａ 磁化固着層
１７ｂ 磁化固着層
１８ａ 反強磁性層
１８ｂ 反強磁性層
１００ 入力部
１２０_１〜１２０_ｎ 入力端子
１３０_１〜１３０_ｎ ＭＯＳトランジスタ
１４０_１〜１４０_ｎ インバータ
２００ 記憶素子アレイ（第一ＮＯＲ平面）
２１０_１〜２１０_ｍ ＮＯＲ線
２２０_１〜２２０_ｍ 負荷抵抗
３００ ＮＯＲゲート（第二のＮＯＲ平面）
３１０_１〜３１０_ｍ ＭＯＳトランジスタ
３２０ 負荷抵抗

Claims (12)

1. 複数の入力信号を受ける入力部と、
   第１のトランジスタを含む抵抗変化型のプログラム可能な第１の記憶回路と、第２のトランジスタを含む抵抗変化型のプログラム可能な第２の記憶回路とが並列に接続された単位プログラマブルセルが複数個、マトリクス状に配置されたプログラマブルセルアレイであって、同一行にある単位プログラマブルセルの前記第１のトランジスタのそれぞれのゲートが前記複数の入力信号から一つの選択された入力信号を受けるとともに前記第２のトランジスタのそれぞれのゲートが前記選択された入力信号の反転信号を受け、同一列の単位プログラマブルセルのそれぞれの前記第１および第２の記憶回路の出力端子が共通の出力線に接続されているプログラマブルセルアレイと、
   を備えていることを特徴とするプログラマブル論理回路。
2. 前記第１および第２のトランジスタはそれぞれスピントランジスタであることを特徴とする請求項１記載のプログラマブル論理回路。
3. 前記第１の記憶回路は、前記第１のトランジスタと直列に接続される、スピントランジスタと異なる第１の抵抗変化型素子を更に備え、
   前記第２の記憶回路は、前記第２のトランジスタと直列に接続される、スピントランジスタと異なる第２の抵抗変化型素子を更に備え、
   ていることを特徴とする請求項１記載のプログラマブル論理回路。
4. 前記プログラマブルセルアレイの各列に対応して設けられた第３のトランジスタを更に備え、
   前記第３のトランジスタのそれぞれのゲートが、対応する前記列の前記出力線に接続され、前記第３のトランジスタはそれぞれ、対応する前記列における単位プログラマブルセルの低抵抗状態にある前記第１および第２の記憶回路の個数によってＯＮまたはＯＦＦすることを特徴とする請求項１乃至３のいずれかに記載のプログラマブル論理回路。
5. 前記プログラマブルセルアレイの一つの列における低抵抗状態にある前記第１および第２の記憶回路の数をｎ_Ｌ、前記列の出力電圧をｎ_Ｌの関数としてＶ_ｏｕｔ（ｎ_Ｌ）としたとき、前記列に対応して設けられた前記第３のトランジスタの閾値電圧Ｖ_ｔｈに対して、次の条件
   

   

   を満たすことを特徴とする請求項４記載のプログラマブル論理回路。
6. 前記プログラマブルセルアレイの一つの列における前記第１および第２の記憶回路の総数をＮ、前記列における低抵抗状態にある前記第１および第２の記憶回路の数をｎ_Ｌ、前記列の出力電圧をｎ_Ｌの関数としてＶ_ｏｕｔ（ｎ_Ｌ）としたとき、前記列に対応して設けられた前記第３のトランジスタの閾値電圧Ｖ_ｔｈに対して、次の条件
   

   

   を満たすことを特徴とする請求項４記載のプログラマブル論理回路。
7. 前記プログラマブルセルアレイの各列に対応して設けられた負荷抵抗を有し、前記負荷抵抗のそれぞれは、一端が対応する列の前記出力線に接続され、他端が電圧Ｖ_ＤＤを供給する電源に接続され、
   前記プログラマブルセルアレイの一つの列における第１および第２の記憶回路の総数をＮ、前記列における前記第１および第２の記憶回路の低抵抗値をＲ_Ｌ、前記列における前記第１および第２の記憶回路の高抵抗値をＲ_Ｈ、前記負荷抵抗の抵抗値をＲ_ａ、前記列に対応して設けられた前記第３のトランジスタの閾値電圧Ｖ_ｔｈとしたとき、次の条件
   

   

   を満たすことを特徴とする請求項４または５記載のプログラマブル論理回路。
8. 前記プログラマブルセルアレイの各列に対応して設けられた負荷抵抗を有し、前記負荷抵抗のそれぞれは、一端が対応する列の前記出力線に接続され、他端が電圧Ｖ_ＤＤを供給する電源に接続され、
   前記プログラマブルセルアレイの一つの列における第１および第２の記憶回路の総数をＮ、前記列における前記第１および第２の記憶回路の低抵抗値をＲ_Ｌ、前記列における前記第１および第２の記憶回路の高抵抗値をＲ_Ｈ、前記負荷抵抗の抵抗値をＲ_ａ、前記列に対応して設けられた前記第３のトランジスタの閾値電圧Ｖ_ｔｈとしたとき、次の条件
   

   

   を満たすことを特徴とする請求項４または６記載のプログラマブル論理回路。
9. 前記第１および第２の記憶回路の一方をプログラムするためのプログラム回路と、前記プログラムが正確に行われたか否かを検証するベリファイ回路と、前記プログラマブルセルアレイの出力を検知するセンスアンプ回路と、前記複数の入力信号を与えるドライバー回路と、を備えていることを特徴とする請求項１乃至８のいずれかに記載のプログラマブル論理回路。
10. 前記プログラマブルセルアレイの一つの行を選択するロウデコーダと、前記プログラマブルセルアレイの一つの列を選択するカラムデコーダと、を更に備え、前記選択された行および前記選択された列が交差する位置の前記単位プログラマブルセルの第１および第２の記憶回路の一方が前記プログラム回路によってプログラムされることを特徴とする請求項９記載のプログラマブル論理回路。
11. 制御信号に基づいて、前記プログラマブルセルアレイが論理動作する論理動作状態と、前記プログラマブルセルアレイの各列の出力線を流れる電流を減少させる消費電力低減状態とを切り換える切り換え回路を更に備えていることを特徴とする請求項１乃至１０のいずれかに記載のプログラマブル論理回路。
12. 前記プログラマブルセルアレイの出力を、入力信号として受ける他のプログラマブルセルアレイを更に備えていることを特徴とする請求項１乃至１１のいずれかに記載のプログラマブル論理回路。

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