JP2014238906A - スピン・トランスファ・トルク磁気抵抗デバイスを用いるソフトウェア・プログラマブル・論理 - Google Patents
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Abstract
【解決手段】入力プレーンを形成するアレイの中で配列されるスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスの第1のグループと、出力プレーンを形成する列で配列されるMTJデバイスの第2のグループを有し、入力プレーンおよび出力プレーンは、各MTJデバイスの抵抗状態に基づいて論理関数を形成するために組み合わせられ、前記列の電圧レベルに基づいてバイナリ出力電圧を生成するように構成された出力プレーンに結合されたセンスアンプと、を具備する。
【選択図】図2
Description
なお、以下に、出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
アレイの中で配列される多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスと、
各々のMTJデバイスの自由層の極性を変化させるために、対応するMTJデバイスに結合される多数のプログラマブル・ソースと、を具備し、
前記MTJデバイスの第1のグループは、入力プレーンに配列され、
前記MTJデバイスの第2のグループは、出力プレーンに配列され、
前記入力プレーンおよび前記出力プレーンは、各々のMTJデバイスの自由層の相対的な極性に基づいた論理関数を形成するために組み合わせられるプログラマブル・論理アレイ。
[C2]
各々のMTJデバイスは、低抵抗状態又は高抵抗状態に電気的にプログラムされることができる磁気トンネル接合(MTJ)記憶素子を含むC1記載のプログラマブル・論理アレイ。
[C3]
前記アレイの中の各々の行が、前記多数のMTJデバイスのうちの一つを介して入力列に結合されるC2記載のプログラマブル・論理アレイ。
[C4]
第1の入力列は、第1の行を第1の列に結合する第1のMTJを低抵抗状態に設定することによって、第1の行において選択されるC3記載のプログラマブル・論理アレイ。
[C5]
第2の入力列は、第1の行を第2の列に結合する第2のMTJを高抵抗状態に設定することによって、第1の行において選択されないC4記載のプログラマブル・論理アレイ。
[C6]
多数のプログラマブル・ソースからの第1のプログラマブル・ソースが、前記第1のMTJに結合されたとつないだ列に結合され、前記多数のプログラマブル・ソースからの第2のプログラマブル・ソースが、前記第1のMTJに結合された行に結合されるC4記載のプログラマブル・論理アレイ。
[C7]
前記第1のプログラマブル・ソースおよび第2のプログラマブル・ソースは、書き込み動作の間に、前記第1のMTJに対してプログラミング電流を供給するように構成されるC6記載のプログラマブル・論理アレイ。
[C8]
前記第2のプログラマブル・ソースは、読み出し動作の間に、電圧シンクを供給するように構成されるC7記載のプログラマブル・論理アレイ。
[C9]
前記入力プレーンがNORプレーンであり、出力プレーンがNORプレーンであるC1記載のプログラマブル・論理アレイ。
[C10]
前記入力プレーンがANDプレーンであり、出力プレーンがORプレーンであるC1記載のプログラマブル・論理アレイ。
[C11]
前記入力プレーンおよび前記出力プレーンの間に結合されるMUXドライバを更に具備し、
前記MUXドライバは前記入力プレーンの第1の行から前記出力プレーンのMTJに読み出し信号を供給するように構成されるC1記載のプログラマブル・論理アレイ。
[C12]
前記MUXドライバは、前記第1の行の電圧レベルを検出する、および前記第1の行の電圧レベルと閾値電圧との比較に基づいてバイナリ出力電圧を生成するように構成されるセンスアンプを具備するC11記載のプログラマブル・論理アレイ。
[C13]
前記MUXドライバは、前記出力プレーンに関連した多数のプログラマブル・ソースのうちの一つに、前記出力プレーンの中の前記MTJを結合するように構成される書き込み部を具備するC11記載のプログラマブル・論理アレイ。
[C14]
多数のプログラマブル・ソースの一つが、前記出力プレーンの中のMTJに結合された列に結合されるC13記載のプログラマブル・論理アレイ。
[C15]
前記出力プレーンに結合され、前記出力プレーンの列の電圧レベルを検出する、および前記出力プレーンの列の電圧レベルと閾値電圧との比較に基づいてバイナリ出力電圧を生成するように構成される出力センスアンプを更に具備するC1記載のプログラマブル・論理アレイ。
[C16]
多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスのそれぞれを高抵抗状態又は低抵抗状態のどちらか一方にプログラムすること、ここで、各々のMTJデバイスは選択されたMTJデバイスの自由層側に結合された第1のプログラマブル・ソース及び前記選択されたMTJデバイスの固定層側に結合されたプログラマブル・ソースによりプログラムされる、と、
入力プレーンの列および行の中へ前記MTJの第1のグループを配列することと、
出力プレーンの中の少なくとも一つの列へ前記MTJデバイスの第2のグループを配列すること、ここで、各々の行の出力が少なくとも一つの列でMTJデバイスに結合され、と、
各々のMTJデバイスの相対的な抵抗に基づいて論理関数を決定することとを
具備する論理アレイを実装する方法。
[C17]
各々が前記入力プレーンの中の対応する入力列中の少なくとも一つのMTJデバイスに結合される多数の入力を結合することと、
異なる入力列からの多数のMTJデバイスを入力プレーンの中の第1の行へ結合することと、ここで、前記プログラマブル・ソースからの第1のプログラマブル・ソースが行に結合され、と、
多数の入力を動作可能にすることおよび第1のプログラマブル・ソースを低電圧状態に設定することにより第1の行の電圧を生成することと、
前記第1の行の電圧と閾値電圧との比較に基づいてバイナリ出力電圧を生成することと、を更に具備するC16記載の方法。
[C18]
前記入力プレーンの行の出力電圧を前記出力プレーンの第1列の対応するMTJデバイスに結合することと、
第1の出力列の電圧を生成するために出力プレーンの第1列に結合されたプログラマブル・ソースを低電圧状態に設定することと、
前記出力プレーンの第1の列の電圧と閾値電圧との比較に基づいて前記出力プレーンのためのバイナリ出力電圧を生成することと、を
更に具備するC16記載の方法。
[C19]
前記出力プレーン又は前記入力プレーンのうちの一つの前記多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスのそれぞれを再プログラムすることによって、前記出力プレーン又は前記入力プレーンの少なくとも一つにより実現した論理関数を再構成することを具備するC16の方法。
[C20]
前記論理関数を再構成することは、前記出力プレーン又は前記入力プレーンのうちの一つの前記多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスのそれぞれの前記抵抗状態を変化させることを具備するC19記載の方法。
Claims (20)
- アレイの中で配列される多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスと、
各々のMTJデバイスの自由層の極性を変化させるために、対応するMTJデバイスに結合される多数のプログラマブル・ソースと、を具備し、
前記MTJデバイスの第1のグループは、入力プレーンに配列され、
前記MTJデバイスの第2のグループは、出力プレーンに配列され、
前記入力プレーンおよび前記出力プレーンは、各々のMTJデバイスの自由層の相対的な極性に基づいた論理関数を形成するために組み合わせられるプログラマブル・論理アレイ。 - 各々のMTJデバイスは、低抵抗状態又は高抵抗状態に電気的にプログラムされることができる磁気トンネル接合(MTJ)記憶素子を含む請求項1記載のプログラマブル・論理アレイ。
- 前記アレイの中の各々の行が、前記多数のMTJデバイスのうちの一つを介して入力列に結合される請求項2記載のプログラマブル・論理アレイ。
- 第1の入力列は、第1の行を第1の列に結合する第1のMTJを低抵抗状態に設定することによって、第1の行において選択される請求項3記載のプログラマブル・論理アレイ。
- 第2の入力列は、第1の行を第2の列に結合する第2のMTJを高抵抗状態に設定することによって、第1の行において選択されない請求項4記載のプログラマブル・論理アレイ。
- 多数のプログラマブル・ソースからの第1のプログラマブル・ソースが、前記第1のMTJに結合されたとつないだ列に結合され、前記多数のプログラマブル・ソースからの第2のプログラマブル・ソースが、前記第1のMTJに結合された行に結合される請求項4記載のプログラマブル・論理アレイ。
- 前記第1のプログラマブル・ソースおよび第2のプログラマブル・ソースは、書き込み動作の間に、前記第1のMTJに対してプログラミング電流を供給するように構成される請求項6記載のプログラマブル・論理アレイ。
- 前記第2のプログラマブル・ソースは、読み出し動作の間に、電圧シンクを供給するように構成される請求項7記載のプログラマブル・論理アレイ。
- 前記入力プレーンがNORプレーンであり、出力プレーンがNORプレーンである請求項1記載のプログラマブル・論理アレイ。
- 前記入力プレーンがANDプレーンであり、出力プレーンがORプレーンである請求項1記載のプログラマブル・論理アレイ。
- 前記入力プレーンおよび前記出力プレーンの間に結合されるMUXドライバを更に具備し、
前記MUXドライバは前記入力プレーンの第1の行から前記出力プレーンのMTJに読み出し信号を供給するように構成される請求項1記載のプログラマブル・論理アレイ。 - 前記MUXドライバは、前記第1の行の電圧レベルを検出する、および前記第1の行の電圧レベルと閾値電圧との比較に基づいてバイナリ出力電圧を生成するように構成されるセンスアンプを具備する請求項11記載のプログラマブル・論理アレイ。
- 前記MUXドライバは、前記出力プレーンに関連した多数のプログラマブル・ソースのうちの一つに、前記出力プレーンの中の前記MTJを結合するように構成される書き込み部を具備する請求項11記載のプログラマブル・論理アレイ。
- 多数のプログラマブル・ソースの一つが、前記出力プレーンの中のMTJに結合された列に結合される請求項13記載のプログラマブル・論理アレイ。
- 前記出力プレーンに結合され、前記出力プレーンの列の電圧レベルを検出する、および前記出力プレーンの列の電圧レベルと閾値電圧との比較に基づいてバイナリ出力電圧を生成するように構成される出力センスアンプを更に具備する請求項1記載のプログラマブル・論理アレイ。
- 多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスのそれぞれを高抵抗状態又は低抵抗状態のどちらか一方にプログラムすること、ここで、各々のMTJデバイスは選択されたMTJデバイスの自由層側に結合された第1のプログラマブル・ソース及び前記選択されたMTJデバイスの固定層側に結合されたプログラマブル・ソースによりプログラムされる、と、
入力プレーンの列および行の中へ前記MTJの第1のグループを配列することと、
出力プレーンの中の少なくとも一つの列へ前記MTJデバイスの第2のグループを配列すること、ここで、各々の行の出力が少なくとも一つの列でMTJデバイスに結合され、と、
各々のMTJデバイスの相対的な抵抗に基づいて論理関数を決定することとを
具備する論理アレイを実装する方法。 - 各々が前記入力プレーンの中の対応する入力列中の少なくとも一つのMTJデバイスに結合される多数の入力を結合することと、
異なる入力列からの多数のMTJデバイスを入力プレーンの中の第1の行へ結合することと、ここで、前記プログラマブル・ソースからの第1のプログラマブル・ソースが行に結合され、と、
多数の入力を動作可能にすることおよび第1のプログラマブル・ソースを低電圧状態に設定することにより第1の行の電圧を生成することと、
前記第1の行の電圧と閾値電圧との比較に基づいてバイナリ出力電圧を生成することと、を更に具備する請求項16記載の方法。 - 前記入力プレーンの行の出力電圧を前記出力プレーンの第1列の対応するMTJデバイスに結合することと、
第1の出力列の電圧を生成するために出力プレーンの第1列に結合されたプログラマブル・ソースを低電圧状態に設定することと、
前記出力プレーンの第1の列の電圧と閾値電圧との比較に基づいて前記出力プレーンのためのバイナリ出力電圧を生成することと、を
更に具備する請求項16記載の方法。 - 前記出力プレーン又は前記入力プレーンのうちの一つの前記多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスのそれぞれを再プログラムすることによって、前記出力プレーン又は前記入力プレーンの少なくとも一つにより実現した論理関数を再構成することを具備する請求項16の方法。
- 前記論理関数を再構成することは、前記出力プレーン又は前記入力プレーンのうちの一つの前記多数のスピン・トランスファ・トルク磁気トンネル接合(MTJ)デバイスのそれぞれの前記抵抗状態を変化させることを具備する請求項19記載の方法。
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