JPWO2006095389A1 - 磁気メモリ装置並びにその読み出し方法及び書き込み方法 - Google Patents

Abstract

列方向に延在する第１の信号線（ＢＬ）及び第２の信号線（／ＢＬ）と、行方向に延在する第３の信号線（ＷＬ）と、第１の信号線と第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子（ＭＴＪ１）と第１の選択トランジスタ（Ｔｒ１）とが並列に接続されてなり、その一端側が第１の信号線に接続された第１の並列接続体と、第２の信号線と第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子（ＭＴＪ２）と第２の選択トランジスタ（Ｔｒ２）とが並列に接続されてなり、その一端側が第２の信号線に接続された第２の並列接続体とを有するメモリセルと、第１の信号線及び第２の信号線に接続され、第１の信号線及び第２の信号線の電圧に基づいてメモリセルに記憶された情報を読み出す読み出し回路とを有する。

Description

本発明は、磁気メモリ装置に係り、特に、磁性層の磁化方向に基づき抵抗値が変化する磁気メモリ装置並びにその読み出し方法及び書き込み方法に関する。

近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。

ＭＲＡＭを構成する磁気抵抗効果素子の１つとして、磁気トンネル接合（以下、ＭＴＪ：Magnetic Tunnel Junctionという）素子が知られている。ＭＴＪ素子は、２つの強磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。

従来のＭＲＡＭのメモリセルとしては、２つの選択トランジスタと２つのＭＴＪ素子とにより１つのメモリセルが構成される、いわゆる２Ｔ−２ＭＴＪ型ＭＲＡＭと呼ばれるものや、１つの選択トランジスタと１つのＭＴＪ素子とにより１つのメモリセルが構成される、いわゆる１Ｔ−１ＭＴＪ型ＭＲＡＭと呼ばれるものが知られている。

２Ｔ−２ＭＴＪ型ＭＲＡＭでは、２つのＭＴＪ素子に互いに相補的な情報を書き込み、どちらのＭＴＪ素子が高抵抗状態でどちらのＭＴＪ素子が低抵抗状態であるかを比較・判定することにより、メモリセルに記憶された情報を読み出すものである。２Ｔ−２ＭＴＪ型ＭＲＡＭは読み出し動作の安定性に優れていることから、ＭＲＡＭの開発当初においては主流のメモリセル構造であった。その反面、２Ｔ−２ＭＴＪ型ＭＲＡＭは、１メモリセルを構成する素子数が多いため集積化の面では不利である。メモリの分野では、最小加工寸法（Feature Size）をＦとして、メモリセルの面積を比較することが通常行われている。この指標によれば、２Ｔ−２ＭＴＪ型ＭＲＡＭのメモリセルサイズは１６Ｆ^２となる。

１Ｔ−１ＭＴＪ型ＭＲＡＭは、より高集積化が可能な構造として提案されたメモリセル構造である。１Ｔ−１ＭＴＪ型ＭＲＡＭは、１メモリセルを構成する素子数が２Ｔ−２ＭＴＪ型ＭＲＡＭの半分であり、集積化の面で有利である。上記指標によれば、１Ｔ−１ＭＴＪ型ＭＲＡＭは、メモリセルサイズは８Ｆ^２となる。その反面、１Ｔ−１ＭＴＪ型ＭＲＡＭでは、リファレンスの信号電位との比較により記憶情報を読み出すため、２Ｔ−２ＭＴＪ型ＭＲＡＭよりも動作マージンが小さくなる。

また、更なる高集積化が可能なメモリセル構成として、特許文献１乃至３には、いわゆるＮＡＮＤ型回路方式のＭＲＡＭ（以下、ＮＡＮＤ型ＭＲＡＭという）が開示されている。ＮＡＮＤ型ＭＲＡＭは、図１７に示すように、選択トランジスタ（Ｔｒ）とＭＴＪ素子（ＭＴＪ）とが並列接続されてなる１Ｔ−１ＭＴＪ型のメモリセル（ＭＣ）が複数個直列に接続された単位セルブロック２００を有している。この単位セルブロック２００の一端はセルブロック選択トランジスタＴｒ_ｓｅｌを介して電源線２０２に接続され、他端は読み出し線２０４に接続されている。ＮＡＮＤ型ＭＲＡＭでは、直列接続されたメモリセル間にコンタクト領域が不要であることから通常の１Ｔ−１ＭＴＪ型ＭＲＡＭよりも集積化が容易であり、上記指標において４Ｆ^２程度もの高集積化が可能である。
特開２００４−２００６４１号公報 特開２００４−２１３７４４号公報 米国特許出願公開第２００２／００９７５９８号

しかしながら、ＮＡＮＤ型ＭＲＡＭでは、読み出し対象のＭＴＪ素子の抵抗値に、直列接続された他のメモリセルの選択トランジスタの抵抗値がその個数分加わるため、読み出し動作マージンが小さくなる。すなわち、ＭＲＡＭは、基本的にはＭＴＪ素子の抵抗変化を電流で読み出す方式であり、通常の１Ｔ−１ＭＴＪ型ＭＲＡＭにおいては選択トランジスタ１個の抵抗がＭＴＪ素子に加わって読み出し動作マージンに影響を与えている。しかしながら、ＮＡＮＤ型ＭＲＡＭでは、高集積化のためにメモリセルの直列接続数を増やしていくと、その個数に応じてトランジスタのＯＮ抵抗が大きくなって読み出し動作マージンが小さくなり、ひいては読み出しが困難になってしまう。

また、１Ｔ−１ＭＴＪ型ＭＲＡＭは、ＮＡＮＤ型ＭＲＡＭよりも読み出し動作マージンが広いとはいえ、リファレンスの信号電位との比較により記憶情報を読み出す方式であるため、２Ｔ−２ＭＴＪ型ＭＲＡＭと比較すると読み出し動作マージンは大幅に狭かった。

このように、従来の磁気メモリ装置は、メモリセルの集積度が高いメモリセル構造ほど読み出し動作マージンが狭く、十分な読み出し動作マージンを確保するとともに高集積化が容易な磁気メモリ装置が望まれていた。

本発明の目的は、十分な読み出し動作マージンを確保しうるとともに高集積化が容易なメモリセル構造を有する磁気メモリ装置、並びにこのような磁気メモリ装置の読み出し方法及び書き込み方法を提供することにある。

本発明の一観点によれば、第１の方向に延在して形成された第１の信号線及び第２の信号線と、前記第１の方向と交差する第２の方向に延在して形成された第３の信号線と、前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなり、その一端側が前記第１の信号線に接続された第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなり、その一端側が前記第２の信号線に接続された第２の並列接続体とを有するメモリセルと、前記第１の信号線及び前記第２の信号線に接続され、前記第１の信号線及び前記第２の信号線の電圧に基づいて前記メモリセルに記憶された情報を読み出す読み出し回路とを有することを特徴とする磁気メモリ装置が提供される。

また、本発明の他の観点によれば、第１の方向に延在して形成された第１の信号線及び第２の信号線と、前記第１の方向と交差する第２の方向に延在して形成された複数の第３の信号線と、前記第３の信号線のそれぞれに対応して設けられた複数のメモリセルであって、前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなる第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなる第２の並列接続体とを有する複数のメモリセルと、前記第１の信号線及び前記第２の信号線に接続され、前記第１の信号線及び前記第２の信号線の電圧に基づいて前記メモリセルに記憶された情報を読み出す読み出し回路とを有し、複数の前記メモリセルは、前記第１の並列接続体が互いに直列に接続されてなり、その一端側が前記第１の信号線に接続され、他端側が接地線に接続された第１のＮＡＮＤ型セルブロックと、前記第２の並列接続体が互いに直列に接続されてなり、その一端側が前記第２の信号線に接続され、他端側が接地線に接続された第２のＮＡＮＤ型セルブロックとを有する基本セルブロックを構成していることを特徴とする磁気メモリ装置が提供される。

また、本発明の更に他の観点によれば、第１の方向に延在して形成された第１の信号線及び第２の信号線と、前記第１の方向と交差する第２の方向に延在して形成された第３の信号線と、前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなり、その一端側が前記第１の信号線に接続された第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなり、その一端側が前記第２の信号線に接続された第２の並列接続体とを有し、前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とが互いに接続されたメモリセルとを有する磁気メモリ装置の書き込み方法であって、前記第１の信号線に第１の書き込み電流を流し、前記第２の信号線に前記第１の書き込み電流とは逆方向に第２の書き込み電流を流し、前記第３の信号線に第３の書き込み電流を流すことにより、前記第１の磁気抵抗素子の抵抗状態と前記第２の磁気抵抗素子の抵抗状態とが互いに相補的な関係になるように前記メモリセルへの書き込みを行うことを特徴とする磁気メモリ装置の書き込み方法が提供される。

また、本発明の更に他の観点によれば、第１の方向に延在して形成された第１の信号線及び第２の信号線と、前記第１の方向と交差する第２の方向に延在して形成された複数の第３の信号線と、前記第３の信号線のそれぞれに対応して設けられた複数のメモリセルであって、前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなる第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなる第２の並列接続体とを有し、前記第１の選択トランジスタのゲート電極と前記第２の選択トランジスタのゲート電極とが互いに接続された複数のメモリセルとを有し、前記第１の並列接続体が互いに直列に接続されてなり、その一端側が前記第１の信号線に接続された第１のＮＡＮＤ型セルブロックと、前記第２の並列接続体が互いに直列に接続されてなり、その一端側が前記第２の信号線に接続された第２のＮＡＮＤ型セルブロックとが構成された磁気メモリ装置の読み出し方法であって、読み出し対象の前記メモリセルの前記第１の選択トランジスタ及び前記第２のトランジスタをオフ状態にし、他の前記メモリセルの前記第１の選択トランジスタ及び前記第２のトランジスタをオン状態にし、前記第１のＮＡＮＤ型セルブロックに、前記第１の信号線を介して第１のセンス電流を流すことにより、読み出し対象の前記メモリセルの前記第１の磁気抵抗素子の抵抗状態を反映した第１の出力電圧を前記第１の信号線に出力し、前記第２のＮＡＮＤ型セルブロックに、前記第２の信号線を介して前記第１のセンス電流と等しい第２のセンス電流を流すことにより、読み出し対象の前記メモリセルの前記第２の磁気抵抗素子の抵抗状態を反映した第２の出力電圧を前記第２の信号線に出力し、前記第１の出力電圧と前記第２の出力電圧とをセンス回路により増幅して比較することにより、前記メモリセルに記録された情報を読み出すことを特徴とする磁気メモリ装置の読み出し方法が提供される。

本発明によれば、第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなる第１の並列接続体と、第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなる第２の並列接続体とを有し、第１の選択トランジスタのゲート電極と第２の選択トランジスタのゲート電極とが互いに接続されたてなるメモリセルを構成するので、ＮＡＮＤ型ＭＲＡＭの利点である高集積化と、２Ｔ−２ＭＴＪ型メモリセルの利点である広い書き込み動作マージンとの双方を同時に実現することができる。これにより、信頼性が高く高集積な磁気メモリ装置を実現することができる。

本発明の第１実施形態による磁気メモリ装置の構造を示す回路図である。 本発明の第１実施形態による磁気メモリ装置の書き込み方法を示す回路図である。 本発明の第１実施形態による磁気メモリ装置の読み出し方法を示す回路図である。 本発明の第１実施形態による磁気メモリ装置の読み出し方法を示すタイムチャートである。 本発明の第１実施形態による磁気メモリ装置の構造を示す平面図である。 本発明の第１実施形態による磁気メモリ装置の構造を示す概略断面図である。 本発明の第１実施形態による磁気メモリ装置の構造を示す部分断面図である。 本発明の第１実施形態による磁気メモリ装置の構造を示す他の回路図である。 本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による磁気メモリ装置の構造及び書き込み方法を示す回路図である。 本発明の第２実施形態による磁気メモリ装置の構造を示す平面図である。 本発明の第２実施形態による磁気メモリ装置の構造を示す概略断面図である。 本発明の第２実施形態による磁気メモリ装置の構造を示す部分断面図である。 本発明の第２実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。 従来の磁気メモリ装置の構造を示す回路図である。

符号の説明

１０…シリコン基板
１２…素子分離膜
１４…ゲート電極
１６，１８，２０…ソース／ドレイン領域
２２，３４，５４，６８…層間絶縁膜
２４…配線溝
２６…Ｔａ膜
２８…ＮｉＦｅ膜
３０…Ｃｕ膜
３２…書き込みワード線
３６，５６，５８，７０…コンタクトホール
３８，６０，６２，７２…コンタクトプラグ
４０…下部電極層
４２…反強磁性層
４４…固定磁化層
４６…トンネル絶縁膜
４８…自由磁化層
５０…キャップ層
５２…ＭＴＪ素子
６４…上部電極層
６６…配線層
７４…ビット線
１００…単位セルブロック
１００ａ，１００ｂ…ＮＡＮＤ型セルブロック
１０２…列選択回路
１０４…センス回路
１０６，１１４…電流ドライバー
１０８…電流制御回路
１１０…行選択回路
１１２…ワード線ドライバー
２００…単位セルブロック
２０２…電源線
２０４…読み出し線

［第１実施形態］
本発明の第１実施形態による磁気メモリ装置並びにその書き込み方法及び読み出し方法について図１乃至図１０を用いて説明する。

図１は本実施形態による磁気メモリ装置の構造を示す回路図、図２は本実施形態による磁気メモリ装置の書き込み方法を示す回路図、図３は本実施形態による磁気メモリ装置の読み出し方法を示す回路図、図４は本実施形態による磁気メモリ装置の読み出し方法を示すタイムチャート、図５は本実施形態による磁気メモリ装置の構造を示す平面図、図６は本実施形態による磁気メモリ装置の構造を示す概略断面図、図７は本実施形態による磁気メモリ装置の構造を示す部分断面図、図８は本実施形態による磁気メモリ装置の構造を示す他の回路図、図９及び図１０は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。

はじめに、本実施形態による磁気メモリ装置の構造について図１を用いて説明する。

メモリセル（ＭＣ）は、１つの選択トランジスタ（Ｔｒ）と１つのＭＴＪ素子（ＭＴＪ）とが並列接続された並列接続体を２組有している。これら並列接続体は、行方向（図面、横方向）に隣接して設けられており、選択トランジスタ（Ｔｒ）のゲート電極が行方向に延在するワード線ＷＬによって互いに接続されている。

列方向に隣接するメモリセルの各並列接続体は、列方向に直列に接続されており、それぞれＮＡＮＤ型セルブロック１００ａ，１００ｂを構成している。ここで、ＮＡＮＤ型セルブロックとは、選択トランジスタとＭＴＪ素子との並列接続体が直列に接続された構造体をいうものとする。

ＮＡＮＤ型セルブロック１００ａ及びＮＡＮＤ型セルブロック１００ｂは、書き込み及び読み出しの基本単位となる単位セルブロック１００を構成している。なお、図１では、４つのメモリセルを直列に接続して単位セルブロック１００を構成しているが、単位セルブロック１００を構成するメモリセル数はこれに限定されるものではない。

単位セルブロック１００の一端は、セルブロック選択回路（ＳＥＬ_{ｂｌｏｃｋ}）を介して、列方向に延在するビット線（ＢＬ，／ＢＬ）に接続されている。より詳しくは、ＮＡＮＤ型セルブロック１００ａが、セルブロック選択回路（ＳＥＬ_{ｂｌｏｃｋ}）のセルブロック選択トランジスタＴｒ_ｓｅｌ１を介してビット線（ＢＬ）に接続され、ＮＡＮＤ型セルブロック１００ｂが、セルブロック選択回路（ＳＥＬ_{ｂｌｏｃｋ}）のセルブロック選択トランジスタＴｒ_ｓｅｌ２を介してビット線（／ＢＬ）に接続されている。ＮＡＮＤ型セルブロック１００ａ，１００ｂの他端は、接地線ＧＬに接続されている。

ビット線（ＢＬ，／ＢＬ）の一端側には、列選択回路１０２を介してセンス回路１０４及び電流ドライバー１０６が接続されている。ビット線（ＢＬ，／ＢＬ）の他端側には、電流制御回路１０８が接続されている。

ワード線（ＷＬ）の一端側には、行選択回路１１０を介してワード線ドライバー１１２及び電流ドライバー１１４が接続されている。

このように、本実施形態による磁気メモリ装置は、２つの選択トランジスタ（Ｔｒ）と２つのＭＴＪ素子（ＭＴＪ）とにより構成される２Ｔ−２ＭＴＪ型メモリセルを有するＮＡＮＤ型の磁気メモリ装置であることに主たる特徴がある。このようにしてメモリセルアレイを構成することにより、メモリセルアレイの集積度を向上するとともに、読み出し動作マージンを拡大することができる。

次に、本実施形態による磁気メモリ装置の書き込み方法について図２を用いて説明する。ここでは、ワード線ＷＬ_２に接続されたメモリセル（ＭＣ）へ所定の情報を書き込む場合を想定する。

上述のように、本実施形態による磁気メモリ装置は、２Ｔ−２ＭＴＪ型のメモリセル（ＭＣ）により構成されている。このメモリセル（ＭＣ）への書き込みは、２つのＭＴＪ素子が互いに相補的な関係となるように行う。すなわち、一方のＭＴＪ素子が抵抗の高い状態（高抵抗状態）となり、他方のＭＴＪ素子が抵抗の低い状態（低抵抗状態）となるように書き込む。

なお、本実施形態による磁気メモリ装置の書き込みに用いる信号線はワード線（ＷＬ）及びビット線（ＢＬ）である。ＭＴＪ素子（ＭＴＪ）は、ワード線（ＷＬ）とビット線（ＢＬ，／ＢＬ）との交差領域に設けられている。

まず、行選択回路１１０により、書き込み対象のメモリセル（ＭＣ）が接続されたワード線（ＷＬ_２）を選択し、行選択回路１１０を介して電流ドライバー１１４とワード線（ＷＬ_２）とを接続する。

次いで、電流ドライバー１１４から供給される書き込み電流（Ｉ_ＷＬ）を、行選択回路１１０を介してワード線（ＷＬ_２）に流す。これにより、メモリセル（ＭＣ）の両ＭＴＪ素子（ＭＴＪ_１，ＭＴＪ_２）には、列方向の磁界が印加される。

次いで、列選択回路１０２により、書き込み対象のメモリセル（ＭＣ）が接続されたビット線対（ＢＬ，／ＢＬ）を選択し、列選択回路１０２を介して電流ドライバー１０６とビット線対（ＢＬ，／ＢＬ）とを接続する。また、電流制御回路１０８により、列選択回路１０２の接続端とは逆の端部において、ビット線（ＢＬ）とビット線（／ＢＬ）とを接続する。これにより、ビット線（ＢＬ）、電流制御回路１０８及びビット線（／ＢＬ）が直列接続された電流経路が形成される。

次いで、電流ドライバー１６から供給される書き込み電流（Ｉ_ＢＬ）を、列選択回路１０２及び電流制御回路１０８を介してビット線（ＢＬ）及びビット線（／ＢＬ）に流す。このとき、ビット線（ＢＬ）とビット線（／ＢＬ）とは電流制御回路１０８を介して折り返すように配置されているため、ＮＡＮＤ型セルブロック１００ａに接続されたビット線（ＢＬ）を流れる書き込み電流と、ＮＡＮＤ型セルブロック１００ｂに接続されたビット線（／ＢＬ）を流れる書き込み電流とは、逆方向に流れることとなる。これにより、ＭＴＪ素子（ＭＴＪ_１）及びＭＴＪ素子（ＭＴＪ_２）には、互いに逆向きの行方向の磁界が印加される。

ビット線（ＢＬ）及びビット線（／ＢＬ）に流す電流は、メモリセル（ＭＣ）に書き込む情報に応じて適宜方向を入れ替える。例えば、データ“０”を記憶する場合にはビット線（ＢＬ）からビット線（／ＢＬ）方向に電流を流し（図２参照）、データ“１”を記憶する場合にはビット線（／ＢＬ）からビット線（ＢＬ）方向に電流を流す。データ“０”及びデータ“１”は、それぞれ逆向きの状態によって定義してもよい。

これにより、ＭＴＪ素子（ＭＴＪ_１）には、ワード線（ＷＬ_２）に流す電流により発生する磁界とビット線（ＢＬ）に流す電流により発生する磁界との合成磁界が印加され、ＭＴＪ素子（ＭＴＪ_２）には、ワード線（ＷＬ_２）に流す電流により発生する磁界とビット線（／ＢＬ）に流す電流により発生する磁界との合成磁界が印加され、自由磁化層を磁化反転するに必要な閾値以上の磁界が印加される。ＭＴＪ素子（ＭＴＪ_１）及びＭＴＪ素子（ＭＴＪ_２）に印加される磁界は互いに逆方向となり、ＭＴＪ素子（ＭＴＪ_１）及びＭＴＪ素子（ＭＴＪ_２）に相補的な抵抗状態を記録することができる。

次に、本実施形態による磁気メモリ装置の読み出し方法について図３及び図４を用いて説明する。ここでは、読み出し対象のメモリセル（ＭＣ）のＭＴＪ素子（ＭＴＪ_１）が高抵抗状態であり、ＭＴＪ素子（ＭＴＪ_２）が低抵抗状態である場合を想定する。

まず、行選択回路１１０により、ワード線ドライバー１１２とワード線（ＷＬ_１〜ＷＬ_４）とを接続し、各ワード線（ＷＬ_１〜ＷＬ_４）に所定の駆動電圧を印加できる状態とする。なお、読み出し前のスタンバイ状態では、各ワード線（ＷＬ_１〜ＷＬ_４）には電圧Ｖ_ｄｄが印加されている（図４参照）。

次いで、ワード線ドライバー１１２から、各ワード線（ＷＬ_１〜ＷＬ_４）に所定の駆動電圧を印加する。ワード線（ＷＬ_２）に接続されたメモリセル（ＭＣ）から記憶情報を読み出す場合には、選択ワード線（ＷＬ_２）への印加電圧を基準電位に切り換え、非選択ワード線（ＷＬ_１，ＷＬ_３，ＷＬ_４）への印加電圧は電圧Ｖ_ｄｄのまま維持する。これにより、選択ワード線（ＷＬ_２）に接続されたメモリセル（ＭＣ）の選択トランジスタ（Ｔｒ_１，Ｔｒ_２）はオフ状態（非導通状態）となり、非選択ワード線（ＷＬ_１，ＷＬ_３，ＷＬ_４）に接続された選択トランジスタはオン状態（導通状態）となる（図３参照）。

次いで、列選択回路１０２により、読み出し対象のメモリセル（ＭＣ）が接続されたビット線対（ＢＬ，／ＢＬ）を選択し、列選択回路１０２を介してセンス回路１０４とビット線対（ＢＬ，／ＢＬ）とを接続する。また、電流制御回路１０８により、列選択回路１０２の接続端とは逆の端部において、ビット線（ＢＬ）とビット線（／ＢＬ）との接続を切り離しておく。

次いで、セルブロック選択ワード線（ＷＬ_ＢＳ）に電圧Ｖ_ｄｄを印加し、セルブロック選択回路（ＳＥＬ_{ｂｌｏｃｋ}）のセルブロック選択トランジスタ（Ｔｒ_ｓｅｌ１，Ｔｒ_ｓｅｌ２）をオン状態にする。これにより、センス回路１０４から供給される互いに等しいセンス電流Ｉ_Ｓ１，Ｉ_Ｓ２が、ビット線（ＢＬ，／ＢＬ）を介してそれぞれ単位セルブロック１００に流れ込む。より詳しくは、センス電流Ｉ_Ｓ１が、ビット線（ＢＬ）を介してＮＡＮＤ型セルブロック１００ａに流れ込み、センス電流Ｉ_Ｓ２が、ビット線（／ＢＬ）を介してＮＡＮＤ型セルブロック１００ｂに流れ込む。

ＮＡＮＤ型セルブロック１００ａに供給されたセンス電流Ｉ_Ｓ１は、セルブロック選択トランジスタＴｒ_ｓｅｌ１を介して、ＮＡＮＤ型セルブロック１００ａの並列接続体を順次流れ、接地線ＧＬへと流れ込む。このとき、非選択メモリセルでは選択トランジスタがオン状態であることからＭＴＪ素子よりも低抵抗であり、センス電流Ｉ_Ｓ１は並列接続体の選択トランジスタ側を流れる。一方、選択メモリセル（ＭＣ）では選択トランジスタ（Ｔｒ_１）がオフ状態であることからＭＴＪ素子の方が低抵抗であり、センス電流Ｉ_Ｓ１は並列接続体のＭＴＪ素子（ＭＴＪ_１）側を流れる。この結果、センス電流Ｉ_Ｓ１は、セルブロック選択トランジスタＴｒ_ｓｅｌ１、３つの選択トランジスタ及び選択メモリセルのＭＴＪ素子（ＭＴＪ_１）の直列接続体を流れる（図３参照）。そして、ビット線（ＢＬ）には、ＭＴＪ素子（ＭＴＪ_１）の抵抗状態に応じた電圧が出力される（図４参照）。

同様に、ＮＡＮＤ型セルブロック１００ｂに供給されたセンス電流Ｉ_Ｓ２は、セルブロック選択トランジスタＴｒ_ｓｅｌ２を介して、ＮＡＮＤ型セルブロック１００ｂの並列接続体を順次流れ、接地線ＧＬへと流れ込む。このとき、非選択メモリセルでは選択トランジスタがオン状態であることからＭＴＪ素子よりも低抵抗であり、センス電流Ｉ_Ｓ２は並列接続体の選択トランジスタ側を流れる。一方、選択メモリセル（ＭＣ）では選択トランジスタ（Ｔｒ_２）がオフ状態であることからＭＴＪ素子の方が低抵抗であり、センス電流Ｉ_Ｓ２は並列接続体のＭＴＪ素子（ＭＴＪ_２）側を流れる。この結果、センス電流Ｉ_Ｓ２は、セルブロック選択トランジスタＴｒ_ｓｅｌ２、３つの選択トランジスタ及び選択メモリセルのＭＴＪ素子（ＭＴＪ_２）の直列接続体を流れる（図３参照）。そして、ビット線（／ＢＬ）には、ＭＴＪ素子（ＭＴＪ_２）の抵抗状態に応じた電圧が出力される（図４参照）。

読み出し対象のメモリセル（ＭＣ）のＭＴＪ素子（ＭＴＪ_１）が高抵抗状態でありＭＴＪ素子（ＭＴＪ_２）が低抵抗状態である場合、ビット線（／ＢＬ）に出力されるよりもビット線（ＢＬ）に出力される電圧の方が高くなる（図４参照）。この電圧差をセンス回路１０４で増幅して比較することにより、メモリセル（ＭＣ）に記憶された情報を読み出す。例えば、ＭＴＪ素子（ＭＴＪ_１）が高抵抗の状態でＭＴＪ素子（ＭＴＪ_２）が低抵抗の状態のときをデータ“０”と、ＭＴＪ素子（ＭＴＪ_１）が低抵抗の状態でＭＴＪ素子（ＭＴＪ_２）が高抵抗の状態のときをデータ“１”と定義しているものとすれば、メモリセル（ＭＣ）に記憶された情報はデータ“０”であると読み出すことができる。

ＮＡＮＤ型のＭＲＡＭの場合、読み出し対象のメモリセルのＭＴＪ素子の抵抗に、単位セルブロック内における他のメモリセルの選択トランジスタのオン抵抗の総和が重畳されるため、ＭＴＪ素子の抵抗状態の変化に伴う全体としての抵抗値の変化率は小さい。特に、従来のＮＡＮＤ型のＭＲＡＭでは読み出し信号とリファレンス信号とを比較してメモリセルの記憶情報を読み出すため、読み出し動作マージンは極めて狭くなる。

本実施形態によるＭＲＡＭの場合も、読み出し対象のメモリセルのＭＴＪ素子の抵抗に、単位セルブロック内における他のメモリセルの選択トランジスタのオン抵抗の総和が重畳される点は、従来のＮＡＮＤ型のＭＲＡＭと同じである。しかしながら、ＭＴＪ素子が低抵抗状態の場合と高抵抗状態の場合とにおける読み出し信号を比較することによりメモリセルの記憶情報を読み出すため、実質的に他のメモリセルの選択トランジスタのオン抵抗の影響を受けることはなく、読み出し動作マージンを十分大きく確保することができる。

このように、本実施形態による磁気メモリ装置の回路構成によれば、磁気メモリ装置の読み出し動作マージンを従来のＮＡＮＤ型ＭＲＡＭと比較して大幅に広げることができる。

次に、図１の回路を実現するための具体的なメモリセルの構成例について図５乃至図７を用いて説明する。

シリコン基板１０上には素子分離膜１２が形成されており、これによって列方向に延在する複数の活性領域が画定されている。

素子分離膜１２が形成されたシリコン基板１０上には、行方向に延在する複数のワード線ＷＬ及びセルブロック選択ワード線ＷＬ_ＢＬが形成されている。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。また、セルブロック選択ワード線ＷＬ_ＢＬの両側の活性領域には、ソース／ドレイン領域１８，２０が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する複数の選択トランジスタと、セルブロック選択ワード線ＷＬ_ＢＬを兼ねるゲート電極１４とソース／ドレイン領域１８，２０とを有するセルブロック選択トランジスタとが形成されている。隣接するトランジスタ間のソース／ドレイン領域１６，１８は、共用されている。

選択トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２２が形成されている。層間絶縁膜２２には、ソース／ドレイン領域１６に接続されたコンタクトプラグ３８が埋め込まれている。層間絶縁膜２２上には、コンタクトプラグ３８に接続された下部電極層４０が形成されている。

活性領域とワード線ＷＬとが交わる領域の下部電極層４０上には、ＭＴＪ素子５２が形成されている。コンタクトプラグ３８を介して列方向に隣接するＭＴＪ素子５２は、下部電極層４０により互いに接続され、コンタクトプラグ３８を介してソース／ドレイン領域１６に電気的に接続されている。

ＭＴＪ素子５２は、例えば図７に示すように、ＰｔＭｎ膜よりなる反強磁性層４２と、ＣｏＦｅ膜４４ａ、Ｒｕ膜４４ｂ及びＣｏＦｅ膜４４ｃよりなる固定磁化層４４と、アルミナ膜よりなるトンネル絶縁膜４６と、ＮｉＦｅ膜よりなる自由磁化層４８と、Ｔａ膜よりなるキャップ層５０とにより構成されている。

ＭＴＪ素子５２が形成された領域以外の層間絶縁膜２２上及び下部電極層４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４，２２には、ソース／ドレイン領域１８に接続されたコンタクトプラグ６０と、ソース／ドレイン領域２０に接続されたコンタクトプラグ６２とが埋め込まれている。

層間絶縁膜５４上には、コンタクトプラグ６０を介してソース／ドレイン領域１８に接続された上部電極層６４と、コンタクトプラグ６２を介してソース／ドレイン領域２０に接続された配線層６６とが形成されている。コンタクトプラグ６０を介して列方向に隣接するＭＴＪ素子５２は、上部電極層６４により互いに接続され、コンタクトプラグ６０を介してソース／ドレイン領域１８に電気的に接続されている。

上部電極層６４及び配線層６６が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、配線層６６に接続されたコンタクトプラグ７２が埋め込まれている。

コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、コンタクトプラグ７２、配線層６６及びコンタクトプラグ６２を介してソース／ドレイン領域２０に電気的に接続されたビット線７４が形成されている。

これにより、選択トランジスタとその上方に形成されたＭＴＪ素子５２とが並列に接続されて並列接続体を構成している。また、列方向に並ぶ並列接続体が直列に接続され、単位セルブロックを構成している。そして、単位セルブロックの一端に、セルブロック選択トランジスタを介してビット線７４が接続されている。

同様の構造が行方向に隣接する活性領域上にも形成されており、行方向に隣接し同じワード線ＷＬによって互いに接続された２つの並列接続体により、ひとつのメモリセル（ＭＣ）が構成されている。

図５に示す本実施形態による磁気メモリ装置の平面的なレイアウトにおいてワード線（ＷＬ）及びビット線（ＢＬ）を最小の間隔で配置することにより、メモリセルサイズは、最小加工寸法（Feature Size）をＦとして、２Ｆ×４Ｆ＝８Ｆ^２となる。このセルサイズは、従来の１Ｔ−１ＭＴＪ型ＭＲＡＭのメモリセルサイズと等価である。

従来のＮＡＮＤ型ＭＲＡＭのメモリセルサイズは４Ｆ^２であり、本実施形態による磁気メモリ装置よりも高集積である。しかしながら、本実施形態による磁気メモリ装置は、従来の２Ｔ−２ＭＴＪ型メモリセルと同等の読み出し動作マージンを確保しつつ従来の１Ｔ−１ＭＴＪ型ＭＲＡＭ並みの高集積化が可能であり、信頼性が高く高集積な磁気メモリ装置を実現するうえで極めて有用である。

また、本実施形態による磁気メモリ装置では、ＭＴＪ素子の書き込みに用いる信号線として、ワード線（ＷＬ）及びビット線（ＢＬ）を用いている。すなわち、ワード線（ＷＬ）を、書き込みワード線としても用いている。こうすることにより、選択トランジスタとＭＴＪ素子との間に書き込みワード線を配置する必要がなく、下部電極層４０とソース／ドレイン領域１６とを接続するためのコンタクト（コンタクトプラグ３８）、上部電極層６４とソース／ドレイン拡散層１８とを接続するためのコンタクト（コンタクトプラグ６０）を、浅くすることができる。これにより、磁気メモリ装置の製造を容易にすることができる。

図８は、図１に示すメモリセルの単位セルブロック１００をマトリクス状に展開した回路図の一例を示している。図８の例では、単位セルブロック１００を列方向に折り返すようにして配置することにより、列方向に隣接する単位セルブロック１００間で、ビット線（ＢＬ又は／ＢＬ）へのコンタクト（ＢＣ）及び接地線（ＧＬ）へのコンタクト（ＧＣ）を兼用している。こうすることにより、単位セルブロック１００をより密に配置することができ、磁気メモリ装置の集積度を向上することができる。

次に、本実施形態による磁気メモリ装置の製造方法について図９及び図１０を用いて説明する。

まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。これにより、シリコン基板１０上に、ストライプ状の複数の活性領域が画定される。

次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択トランジスタと、ゲート電極１４及びソース／ドレイン領域１８，２０を有するセルブロック選択トランジスタとを形成する（図９（ａ））。

次いで、選択トランジスタ及びセルブロック選択トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２２を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２２に、ソース／ドレイン領域１６に達するコンタクトホール３６を形成する。

次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール３６に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ３８を形成する（図９（ｂ））。

次いで、例えばスパッタ法により、例えば膜厚４０ｎｍのＴａ膜４０ａと、例えば膜厚１５ｎｍのＰｔＭｎよりなる反強磁性層４２と、例えば膜厚２ｎｍのＣｏＦｅ膜４４ａ、例えば膜厚０．９ｎｍのＲｕ膜４４ｂ及び例えば膜厚３ｎｍのＣｏＦｅ膜４４ｃよりなる固定磁化層４４と、例えば膜厚１．２ｎｍのアルミナよりなるトンネル絶縁膜４６と、例えば膜厚６ｎｍのＮｉＦｅよりなる自由磁化層４８と、例えば膜厚３０ｎｍのＴａ膜よりなるキャップ層５０とを順次形成する（図７参照）。

次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層５０、自由磁化層４８、トンネル絶縁膜４６、固定磁化層４４及び反強磁性層４２をパターニングし、ＭＴＪ素子５２を形成する（図９（ｃ））。

次いで、フォトリソグラフィ及びドライエッチングにより、Ｔａ膜４０ａをパターニングし、コンタクトプラグ３８を挟んで列方向に隣接するＭＴＪ素子５２を直列接続するとともに選択トランジスタのソース／ドレイン領域１６に接続する下部電極層４０を形成する（図９（ｄ））。

次いで、ＭＴＪ素子５２が形成された層間絶縁膜２２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５４を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４，２２に、ソース／ドレイン領域１８に達するコンタクトホール５６と、ソース／ドレイン拡散層２０に達するコンタクトホール５８とを形成する。

次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール５６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ６０と、コンタクトホール５８に埋め込まれソース／ドレイン領域２０に電気的に接続されたコンタクトプラグ６２とを形成する（図１０（ａ））。

次いで、ＭＴＪ素子５２及びコンタクトプラグ６０，６２が埋め込まれた層間絶縁膜５４上に導電膜を堆積してパターニングし、コンタクトプラグ６０を挟んで列方向に隣接するＭＴＪ素子５２を直列接続するとともに選択トランジスタのソース／ドレイン領域１８に接続する上部電極層６４と、コンタクトプラグ６２に接続された配線層６６とを形成する（図１０（ｂ））。

次いで、上部電極層６４及び配線層６６が形成された層間絶縁膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法により平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜６８を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６８に、配線層６６に達するコンタクトホール７０を形成する。

次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール７０に埋め込まれ配線層６６に接続されたコンタクトプラグ７２を形成する（図１０（ｃ））。

次いで、コンタクトプラグ７２が埋め込まれた層間絶縁膜６８に導電膜を堆積してパターニングし、コンタクトプラグ７２、配線層６６及びコンタクトプラグ６２を介してソース／ドレイン領域２０に電気的に接続されたビット線７４を形成する（図１０（ｄ））。

この後、必要に応じて更に上層に絶縁層や配線層等を形成し、磁気メモリ装置を完成する。

このように、本実施形態によれば、２つのＮＡＮＤ型セルブロックを並列に配置し、２Ｔ−２ＭＴＪ型のメモリセルが直列に接続されてなる基本セルブロックを構成するので、ＮＡＮＤ型ＭＲＡＭの利点である高集積化と、２Ｔ−２ＭＴＪ型メモリセルの利点である広い書き込み動作マージンとの双方を同時に実現することができる。具体的には、１Ｔ−１ＭＴＪ型ＭＲＡＭと同程度のメモリセルサイズで、２Ｔ−２ＭＴＪ型ＭＲＡＭと同等の読み出し動作マージンを確保することができる。これにより、信頼性が高く高集積な磁気メモリ装置を実現することができる。

また、メモリセルの書き込み用の信号線としてワード線を用いることにより、書き込みワード線を別途設ける必要がない。これにより、ＭＴＪ素子と選択トランジスタとを並列に接続するためのコンタクトホールを浅くすることができ、製造工程を簡略化することができる。また、これにより、製造歩留まりの向上及び製品コストの低減を図ることができる。

［第２実施形態］
本発明の第２実施形態による磁気メモリ装置並びにその書き込み方法及び読み出し方法について図１１乃至図１６を用いて説明する。なお、図１乃至図１０に示す第１実施形態による磁気メモリ装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする
図１１は本実施形態による磁気メモリ装置の構造を示す回路図、図１２は本実施形態による磁気メモリ装置の構造を示す平面図、図１３は本実施形態による磁気メモリ装置の構造を示す概略断面図、図１４は本実施形態による磁気メモリ装置の構造を示す部分断面図、図１５及び図１６は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。

上述の第１実施形態による磁気メモリ装置では、ＭＴＪ素子の書き込みに用いる信号線としてワード線（ＷＬ）及びビット線（ＢＬ）を用い、ワード線（ＷＬ）により書き込みワード線を兼用した。これは、主として、コンタクトプラグ３８，６０，６２のアスペクト比を小さくして製造工程を簡略化するとともに、集積度の向上を図るためである。

しかしながら、ワード線と書き込みワード線とを兼用することにより、場合によっては不都合が生じることも想定される。例えば、１）周辺回路用トランジスタのゲート電極とワード線とを同じ構造にできない、２）ワード線抵抗が十分に下げられず、大きな書き込み電流を流すことができない、等の不都合が考えられる。

そこで、本実施形態では、ワード線と書き込みワード線とを別々に設けた磁気メモリ装置及びその書き込み方法及び読み出し方法について説明する。

はじめに、本実施形態による磁気メモリ装置の構造について図１１を用いて説明する。

図１１に示すように、本実施形態による磁気メモリ装置は、複数の書き込みワード線（ＷＷＬ）が更に設けられている他は、図１に示す第１実施形態による磁気メモリ装置と基本的に同様である。

各書き込みワード線（ＷＷＬ）は、行方向に延在して形成されており、行方向に隣接するメモリセル（ＭＣ）のＭＴＪ素子（ＭＴＪ）に書き込み用の磁界を印加できるように配置されている。

書き込みワード線（ＷＷＬ）の一端は、行選択回路１１０を介して電流ドライバー１１４に接続されている。これにより、電流ドライバー１１４から供給される書き込み電流を、所定の書き込みワード線（ＷＷＬ）に流すことができるようになっている。なお、本実施形態による磁気メモリ装置では書き込み電流をワード線（ＷＬ）には流さないため、電流ドライバー１１４とワード線（ＷＬ）とを接続する必要はない。

次に、本実施形態による磁気メモリ装置の書き込み方法について図１１を用いて説明する。ここでは、ワード線ＷＬ_２に接続されたメモリセル（ＭＣ）へ所定の情報を書き込む場合を想定する。

まず、行選択回路１１０により、書き込み対象のメモリセル（ＭＣ）に対応する書き込みワード線（ＷＷＬ_２）を選択し、行選択回路１１０を介して電流ドライバー１１４と書き込みワード線（ＷＷＬ_２）とを接続する。

次いで、電流ドライバー１１４から供給される書き込み電流（Ｉ_ＷＬ）を、行選択回路１１０を介して書き込みワード線（ＷＷＬ_２）に流す。これにより、メモリセル（ＭＣ）の両ＭＴＪ素子（ＭＴＪ_１，ＭＴＪ_２）には、列方向の磁界が印加される。

次いで、列選択回路１０２により、書き込み対象のメモリセル（ＭＣ）が接続されたビット線対（ＢＬ，／ＢＬ）を選択し、列選択回路１０２を介して電流ドライバー１０６とビット線対（ＢＬ，／ＢＬ）とを接続する。また、電流制御回路１０８により、列選択回路１０２の接続端とは逆の端部において、ビット線（ＢＬ）とビット線（／ＢＬ）とを接続する。これにより、ビット線（ＢＬ）、電流制御回路１０８及びビット線（／ＢＬ）が直列接続された電流経路が形成される。

次いで、電流ドライバー１６から供給される書き込み電流（Ｉ_ＢＬ）を、列選択回路１０２及び電流制御回路１０８を介してビット線（ＢＬ）及びビット線（／ＢＬ）に流す。このとき、ビット線（ＢＬ）とビット線（／ＢＬ）とは電流制御回路１０８を介して折り返すように配置されているため、ＮＡＮＤ型セルブロック１００ａに接続されたビット線（ＢＬ）を流れる書き込み電流と、ＮＡＮＤ型セルブロック１００ｂに接続されたビット線（／ＢＬ）を流れる書き込み電流とは、逆方向に流れることとなる。これにより、ＭＴＪ素子（ＭＴＪ_１）及びＭＴＪ素子（ＭＴＪ_２）には、互いに逆向きの行方向の磁界が印加される。

これにより、ＭＴＪ素子（ＭＴＪ_１）には、書き込みワード線（ＷＷＬ_２）に流す電流により発生する磁界とビット線（ＢＬ）に流す電流により発生する磁界との合成磁界が印加され、ＭＴＪ素子（ＭＴＪ_２）には、書き込みワード線（ＷＷＬ_２）に流す電流により発生する磁界とビット線（／ＢＬ）に流す電流により発生する磁界との合成磁界が印加される。ＭＴＪ素子（ＭＴＪ_１）及びＭＴＪ素子（ＭＴＪ_２）に印加される磁界は互いに逆方向となり、ＭＴＪ素子（ＭＴＪ_１）及びＭＴＪ素子（ＭＴＪ_２）に相補的な抵抗状態を記録することができる。

本実施形態による磁気メモリ装置の読み出し方法は、図３及び図４に示す第１実施形態による磁気メモリ装置の読み出し方法と同様である。

次に、図１１の回路を実現するための具体的なメモリセルの構成例について図５乃至図７を用いて説明する。

シリコン基板１０上には素子分離膜１２が形成されており、これによって列方向に延在する複数の活性領域が画定されている。

素子分離膜１２が形成されたシリコン基板１０上には、行方向に延在する複数のワード線ＷＬ及びセルブロック選択ワード線ＷＬ_ＢＬが形成されている。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。また、セルブロック選択ワード線ＷＬ_ＢＬの両側の活性領域には、ソース／ドレイン領域１８，２０が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する複数の選択トランジスタと、セルブロック選択ワード線ＷＬ_ＢＬを兼ねるゲート電極１４とソース／ドレイン領域１８，２０とを有するセルブロック選択トランジスタとが形成されている。隣接するトランジスタ間のソース／ドレイン領域１６，１８は、共用されている。

選択トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２２が形成されている。層間絶縁膜２２には、行方向に延在する複数の書き込みワード線３２が埋め込まれている。書き込みワード線３２は、各ワード線ＷＬ上に、それぞれ形成されている。書き込みワード線３２は、図１４に示すように、配線溝２４の内壁に沿って形成されたバリアメタルとしてのＴａ膜２６と、磁場を強めるために設けられた透磁率の高いＮｉＦｅ膜２８と、主要な配線部であるＣｕ膜３０とにより構成されている。

書き込みワード線３２が埋め込まれた層間絶縁膜２２上には、層間絶縁膜３４が形成されている。層間絶縁膜３４，２２には、ソース／ドレイン領域１６に接続されたコンタクトプラグ３８が埋め込まれている。層間絶縁膜２４上には、コンタクトプラグ３８に接続された下部電極層４０が形成されている。

活性領域と書き込みワード線３２とが交わる領域の下部電極層４０上には、ＭＴＪ素子５２が形成されている。コンタクトプラグ３８を介して列方向に隣接するＭＴＪ素子５２は、下部電極層４０により互いに接続され、コンタクトプラグ３８を介してソース／ドレイン領域１６に電気的に接続されている。

ＭＴＪ素子５２は、例えば図１４に示すように、ＰｔＭｎ膜よりなる反強磁性層４２と、ＣｏＦｅ膜４４ａ、Ｒｕ膜４４ｂ及びＣｏＦｅ膜４４ｃよりなる固定磁化層４４と、アルミナ膜よりなるトンネル絶縁膜４６と、ＮｉＦｅ膜よりなる自由磁化層４８と、Ｔａ膜よりなるキャップ層５０とにより構成されている。

ＭＴＪ素子５２が形成された領域以外の層間絶縁膜３４上及び下部電極層４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４，３４，２２には、ソース／ドレイン領域１８に接続されたコンタクトプラグ６０と、ソース／ドレイン領域２０に接続されたコンタクトプラグ６２とが埋め込まれている。

層間絶縁膜５４上には、コンタクトプラグ６０を介してソース／ドレイン領域１８に接続された上部電極層６４と、コンタクトプラグ６２を介してソース／ドレイン領域２０に接続された配線層６６とが形成されている。コンタクトプラグ６０を介して列方向に隣接するＭＴＪ素子５２は、上部電極層６４により互いに接続され、コンタクトプラグ６０を介してソース／ドレイン領域１８に電気的に接続されている。

上部電極層６４及び配線層６６が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、配線層６６に接続されたコンタクトプラグ７２が埋め込まれている。

コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、コンタクトプラグ７２、配線層６６及びコンタクトプラグ６２を介してソース／ドレイン領域２０に電気的に接続されたビット線７４が形成されている。

これにより、選択トランジスタとその上方に形成されたＭＴＪ素子５２とが並列に接続されて並列接続体を構成している。また、列方向に並ぶ並列接続体が直列に接続され、単位セルブロックを構成している。そして、単位セルブロックの一端に、セルブロック選択トランジスタを介してビット線７４が接続されている。

同様の構造が行方向に隣接する活性領域上にも形成されており、行方向に隣接し同じワード線ＷＬによって互いに接続された２つの並列接続体により、ひとつのメモリセル（ＭＣ）が構成されている。

次に、本実施形態による磁気メモリ装置の製造方法について図１５及び図１６を用いて説明する。

まず、例えば図９（ａ）に示す第１実施形態による磁気メモリ装置の製造方法と同様にして、シリコン基板１０上に、選択トランジスタ及びセルブロック選択トランジスタを形成する。

次いで、選択トランジスタ及びセルブロック選択トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２２を形成する。

次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２２に、書き込みワード線３２を埋め込むための配線溝２４を形成する（図１５（ａ））。

次いで、例えばスパッタ法によりＴａ膜２６及びＮｉＦｅ膜２８を、例えば電解めっき法によりＣｕ膜３０を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝２４内に埋め込まれた書き込みワード線３２を形成する。

次いで、書き込みワード線３２が埋め込まれた層間絶縁膜２２上に、例えばＣＶＤ法により、例えばシリコン酸化膜よりなる層間絶縁膜３４を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜３４，２２に、ソース／ドレイン領域１６に達するコンタクトホール３６を形成する。

次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール３６に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ３８を形成する（図１５（ｂ））。

次いで、例えばスパッタ法により、例えば膜厚４０ｎｍのＴａ膜４０ａと、例えば膜厚１５ｎｍのＰｔＭｎよりなる反強磁性層４２と、例えば膜厚２ｎｍのＣｏＦｅ膜４４ａ、例えば膜厚０．９ｎｍのＲｕ膜４４ｂ及び例えば膜厚３ｎｍのＣｏＦｅ膜４４ｃよりなる固定磁化層４４と、例えば膜厚１．２ｎｍのアルミナよりなるトンネル絶縁膜４６と、例えば膜厚６ｎｍのＮｉＦｅよりなる自由磁化層４８と、例えば膜厚３０ｎｍのＴａ膜よりなるキャップ層５０とを順次形成する（図１４参照）。

次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層５０、自由磁化層４８、トンネル絶縁膜４６、固定磁化層４４及び反強磁性層４２をパターニングし、ＭＴＪ素子５２を形成する（図１５（ｃ））。

次いで、フォトリソグラフィ及びドライエッチングにより、Ｔａ膜４０ａをパターニングし、コンタクトプラグ３８を挟んで列方向に隣接するＭＴＪ素子５２を直列接続するとともに選択トランジスタのソース／ドレイン領域１６に接続する下部電極層４０を形成する（図１５（ｄ））。

次いで、ＭＴＪ素子５２が形成された層間絶縁膜２２上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５４を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４，２２に、ソース／ドレイン領域１８に達するコンタクトホール５６と、ソース／ドレイン拡散層２０に達するコンタクトホール５８とを形成する。

次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール５６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ６０と、コンタクトホール５８に埋め込まれソース／ドレイン領域２０に電気的に接続されたコンタクトプラグ６２とを形成する（図１６（ａ））。

次いで、ＭＴＪ素子５２及びコンタクトプラグ６０，６２が埋め込まれた層間絶縁膜５４上に導電膜を堆積してパターニングし、コンタクトプラグ６０を挟んで列方向に隣接するＭＴＪ素子５２を直列接続するとともに選択トランジスタのソース／ドレイン領域１８に接続する上部電極層６４と、コンタクトプラグ６２に接続された配線層６６とを形成する（図１６（ｂ））。

次いで、例えば図１０（ｃ）乃至図１０（ｄ）に示す第１実施形態による磁気メモリ装置の製造方法と同様にして、コンタクトプラグ７２，配線層６６，コンタクトプラグ６２を介してソース／ドレイン領域２０に電気的に接続されたビット線７４等を形成する（図１６（ｃ））。

この後、必要に応じて更に上層に絶縁層や配線層等を形成し、磁気メモリ装置を完成する。

このように、本実施形態によれば、２つのＮＡＮＤ型セルブロックを並列に配置し、２Ｔ−２ＭＴＪ型のメモリセルが直列に接続されてなる基本セルブロックを構成するので、ＮＡＮＤ型ＭＲＡＭの利点である高集積化と、２Ｔ−２ＭＴＪ型メモリセルの利点である広い書き込み動作マージンとの双方を同時に実現することができる。具体的には、１Ｔ−１ＭＴＪ型ＭＲＡＭと同程度のメモリセルサイズで、２Ｔ−２ＭＴＪ型ＭＲＡＭと同等の読み出し動作マージンを確保することができる。これにより、信頼性が高く高集積な磁気メモリ装置を実現することができる。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置に また、ＭＴＪ素子その他の素子の構造や構成材料は、上記実施形態に限定されるものではなく、適宜変更が可能である。例えば、上記実施形態では、固定磁化層４４を、ＣｏＦｅ膜４４ａと、Ｒｕ膜４４ｂと、ＣｏＦｅ膜４４ｃとからなる積層フェリ構造とすることにより、固定磁化層４４からの漏れ磁界を低減する構成としたが、例えばＣｏＦｅよりなる単層構造の固定磁化層を適用してもよい。また、上記実施形態では、自由磁化層４８をＮｉＦよりなる単層構造としたが、例えば固定磁化層４４と同様のＣｏＦｅ／Ｒｕ／ＣｏＦｅの積層構造としてもよい。

本発明による磁気メモリ装置は、読み出し動作マージンを犠牲にすることなくメモリセルの高集積化を可能とするものであり、磁気メモリ装置の高集積化及び高性能化を図るために極めて有用である。

本発明によれば、第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなる第１の並列接続体と、第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなる第２の並列接続体とを有し、第１の選択トランジスタのゲート電極と第２の選択トランジスタのゲート電極とが互いに接続されてなるメモリセルを構成するので、ＮＡＮＤ型ＭＲＡＭの利点である高集積化と、２Ｔ−２ＭＴＪ型メモリセルの利点である広い書き込み動作マージンとの双方を同時に実現することができる。これにより、信頼性が高く高集積な磁気メモリ装置を実現することができる。

［第２実施形態］
本発明の第２実施形態による磁気メモリ装置並びにその書き込み方法及び読み出し方法について図１１乃至図１６を用いて説明する。なお、図１乃至図１０に示す第１実施形態による磁気メモリ装置並びにその書き込み方法及び読み出し方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
図１１は本実施形態による磁気メモリ装置の構造を示す回路図、図１２は本実施形態による磁気メモリ装置の構造を示す平面図、図１３は本実施形態による磁気メモリ装置の構造を示す概略断面図、図１４は本実施形態による磁気メモリ装置の構造を示す部分断面図、図１５及び図１６は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。

例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置に適用してもよい。
また、ＭＴＪ素子その他の素子の構造や構成材料は、上記実施形態に限定されるものではなく、適宜変更が可能である。例えば、上記実施形態では、固定磁化層４４を、ＣｏＦｅ膜４４ａと、Ｒｕ膜４４ｂと、ＣｏＦｅ膜４４ｃとからなる積層フェリ構造とすることにより、固定磁化層４４からの漏れ磁界を低減する構成としたが、例えばＣｏＦｅよりなる単層構造の固定磁化層を適用してもよい。また、上記実施形態では、自由磁化層４８をＮｉＦよりなる単層構造としたが、例えば固定磁化層４４と同様のＣｏＦｅ／Ｒｕ／ＣｏＦｅの積層構造としてもよい。

Claims (12)

1. 第１の方向に延在して形成された第１の信号線及び第２の信号線と、
   前記第１の方向と交差する第２の方向に延在して形成された第３の信号線と、
   前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなり、その一端側が前記第１の信号線に接続された第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなり、その一端側が前記第２の信号線に接続された第２の並列接続体とを有するメモリセルと、
   前記第１の信号線及び前記第２の信号線に接続され、前記第１の信号線及び前記第２の信号線の電圧に基づいて前記メモリセルに記憶された情報を読み出す読み出し回路と
   を有することを特徴とする磁気メモリ装置。
2. 第１の方向に延在して形成された第１の信号線及び第２の信号線と、
   前記第１の方向と交差する第２の方向に延在して形成された複数の第３の信号線と、
   前記第３の信号線のそれぞれに対応して設けられた複数のメモリセルであって、前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなる第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなる第２の並列接続体とを有する複数のメモリセルと、
   前記第１の信号線及び前記第２の信号線に接続され、前記第１の信号線及び前記第２の信号線の電圧に基づいて前記メモリセルに記憶された情報を読み出す読み出し回路とを有し、
   複数の前記メモリセルは、前記第１の並列接続体が互いに直列に接続されてなり、その一端側が前記第１の信号線に接続され、他端側が接地線に接続された第１のＮＡＮＤ型セルブロックと、前記第２の並列接続体が互いに直列に接続されてなり、その一端側が前記第２の信号線に接続され、他端側が接地線に接続された第２のＮＡＮＤ型セルブロックとを有する基本セルブロックを構成している
   ことを特徴とする磁気メモリ装置。
3. 請求項２記載の磁気メモリ装置において、
   前記第１の信号線と前記第１のＮＡＮＤ型セルブロックとの間及び前記第２の信号線と前記第２のＮＡＮＤ型セルブロックとの間に、これらの間の接続を制御するスイッチ回路を更に有する
   ことを特徴とする磁気メモリ装置。
4. 請求項２又は３記載の磁気メモリ装置において、
   複数の前記基本セルブロックを有し、前記第１の信号線と前記第１のＮＡＮＤ型セルブロックとを接続する第１のコンタクト及び前記第２の信号線と前記第２のＮＡＮＤ型セルブロックとを接続する第２のコンタクトが、隣接する前記基本セルブロックにおいて共用されている
   ことを特徴とする磁気メモリ装置。
5. 請求項２乃至４のいずれか１項に記載の磁気メモリ装置において、
   複数の前記基本セルブロックを有し、前記第１のＮＡＮＤ型セルブロックと前記接地線とを接続する第３のコンタクト及び前記第２のＮＡＮＤ型セルブロックと前記接地線とを接続する第４のコンタクトが、隣接する前記基本セルブロックにおいて共用されている
   ことを特徴とする磁気メモリ装置。
6. 請求項１乃至５のいずれか１項に記載の磁気メモリ装置において、
   前記第３の信号線は、前記第１の選択トランジスタのゲート電極及び前記第２の選択トランジスタのゲート電極に電気的に接続された書き込み及び読み出し用の信号線である
   ことを特徴とする磁気メモリ装置。
7. 請求項１乃至５のいずれか１項に記載の磁気メモリ装置において、
   前記第３の信号線は、前記第１の選択トランジスタのゲート電極及び前記第２の選択トランジスタのゲート電極から電気的に絶縁された書き込み用の信号線であり、
   前記第１の選択トランジスタの前記ゲート電極及び前記第２の選択トランジスタの前記ゲート電極に電気的に接続された読み出し用の第４の信号線を更に有する
   ことを特徴とする磁気メモリ装置。
8. 請求項１乃至７のいずれか１項に記載の磁気メモリ装置において、
   前記第１の信号線及び前記第２の信号線の一端側に設けられ、前記第１の信号線及び前記第２の信号線に書き込み電流を供給する第１の電流源と、
   前記前記第１の信号線及び前記第２の信号線の他端側に設けられ、前記第１の信号線及び前記第２の信号線とを電気的に接続し又は切断するスイッチ回路とを更に有する
   ことを特徴とする磁気メモリ装置。
9. 請求項１乃至８のいずれか１項に記載の磁気メモリ装置において、
   前記第３の信号線の一端側に設けられ、前記第３の信号線に書き込み電流を供給する第２の電流源を更に有する
   ことを特徴とする磁気メモリ装置。
10. 第１の方向に延在して形成された第１の信号線及び第２の信号線と、前記第１の方向と交差する第２の方向に延在して形成された第３の信号線と、前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなり、その一端側が前記第１の信号線に接続された第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなり、その一端側が前記第２の信号線に接続された第２の並列接続体とを有するメモリセルとを有する磁気メモリ装置の書き込み方法であって、
    前記第１の信号線に第１の書き込み電流を流し、前記第２の信号線に前記第１の書き込み電流とは逆方向に第２の書き込み電流を流し、前記第３の信号線に第３の書き込み電流を流すことにより、前記第１の磁気抵抗素子の抵抗状態と前記第２の磁気抵抗素子の抵抗状態とが互いに相補的な関係になるように前記メモリセルへの書き込みを行う
    ことを特徴とする磁気メモリ装置の書き込み方法。
11. 請求項１０記載の磁気メモリ装置の書き込み方法において、
    前記第１の信号線と前記第２の信号線とを一端側で電気的に接続することにより、前記第１の信号線に流す前記第１の書き込み電流を折り返すように前記第２の信号線に流し、前記第２の書き込み電流として用いる
    ことを特徴とする磁気メモリ装置の書き込み方法。
12. 第１の方向に延在して形成された第１の信号線及び第２の信号線と、前記第１の方向と交差する第２の方向に延在して形成された複数の第３の信号線と、前記第３の信号線のそれぞれに対応して設けられた複数のメモリセルであって、前記第１の信号線と前記第３の信号線との交差領域に設けられた第１の磁気抵抗効果素子と第１の選択トランジスタとが並列に接続されてなる第１の並列接続体と、前記第２の信号線と前記第３の信号線との交差領域に設けられた第２の磁気抵抗効果素子と第２の選択トランジスタとが並列に接続されてなる第２の並列接続体とを有する複数のメモリセルとを有し、前記第１の並列接続体が互いに直列に接続されてなり、その一端側が前記第１の信号線に接続された第１のＮＡＮＤ型セルブロックと、前記第２の並列接続体が互いに直列に接続されてなり、その一端側が前記第２の信号線に接続された第２のＮＡＮＤ型セルブロックとが構成された磁気メモリ装置の読み出し方法であって、
    読み出し対象の前記メモリセルの前記第１の選択トランジスタ及び前記第２のトランジスタをオフ状態にし、他の前記メモリセルの前記第１の選択トランジスタ及び前記第２のトランジスタをオン状態にし、
    前記第１のＮＡＮＤ型セルブロックに、前記第１の信号線を介して第１のセンス電流を流すことにより、読み出し対象の前記メモリセルの前記第１の磁気抵抗素子の抵抗状態を反映した第１の出力電圧を前記第１の信号線に出力し、
    前記第２のＮＡＮＤ型セルブロックに、前記第２の信号線を介して前記第１のセンス電流と等しい第２のセンス電流を流すことにより、読み出し対象の前記メモリセルの前記第２の磁気抵抗素子の抵抗状態を反映した第２の出力電圧を前記第２の信号線に出力し、
    前記第１の出力電圧と前記第２の出力電圧とをセンス回路により増幅して比較することにより、前記メモリセルに記録された情報を読み出す
    ことを特徴とする磁気メモリ装置の読み出し方法。

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