WO2019138828A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2019138828A1
WO2019138828A1 PCT/JP2018/046922 JP2018046922W WO2019138828A1 WO 2019138828 A1 WO2019138828 A1 WO 2019138828A1 JP 2018046922 W JP2018046922 W JP 2018046922W WO 2019138828 A1 WO2019138828 A1 WO 2019138828A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
terminal
memory element
sub
semiconductor device
Prior art date
Application number
PCT/JP2018/046922
Other languages
English (en)
French (fr)
Inventor
幹生 岡
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to JP2019564607A priority Critical patent/JP7260487B2/ja
Priority to US16/959,716 priority patent/US11217290B2/en
Publication of WO2019138828A1 publication Critical patent/WO2019138828A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present disclosure relates to a semiconductor device that stores information.
  • a spin transfer magnetization reversal (STT; Spin Transfer Torque) magnetic tunnel junction (MTJ) element is often used as a memory element (for example, Patent Document 1).
  • the stored information be highly reliable, and further improvement of the reliability is expected.
  • a semiconductor device includes a first gate electrode, a first memory element, and a second memory element.
  • the first gate electrode has a first main line portion and one or more first sub-line portions.
  • the first main line portion extends in a first direction in a first active area of the semiconductor substrate, and divides the first active area into a first area and a second area.
  • the first subline portion extends from the first main line portion in the first region in a second direction intersecting the first direction, and the first region is divided into a first subregion and a second subregion.
  • the first memory element has a first terminal and a second terminal connected to a first sub-region of the semiconductor substrate, and can take a first resistance state or a second resistance state. is there.
  • the second memory element has a first terminal and a second terminal connected to a second subregion of the semiconductor substrate, and can be in a first resistance state or a second resistance state. is there.
  • a first gate electrode having a first main line portion and one or more first sub-line portions is formed in a first active region of a semiconductor substrate. Ru.
  • the first main line portion is formed to extend in the first direction in the first active region.
  • the first active area is divided into a first area and a second area by the first main line portion.
  • the one or more sub line portions are formed to extend from the first main line portion in a second direction intersecting the first direction in the first region.
  • the first region is divided by the one or more subline portions into a plurality of subregions including the first subregion and the second subregion.
  • the second terminal of the first storage element is connected to the first subregion of the semiconductor substrate.
  • the second terminal of the second storage element is connected to the second subregion of the semiconductor substrate.
  • the first main line portion and the one or more first sub-line portions are provided in the first gate electrode, so that the reliability of the stored information is obtained. Can be enhanced. Note that the effects described herein are not necessarily limited, and any of the effects described in the present disclosure may be present.
  • FIG. 1 is a block diagram illustrating an exemplary configuration of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing a configuration example of a memory cell shown in FIG. 1.
  • FIG. 2 is a circuit diagram showing an example of configuration of a memory cell array shown in FIG. 1.
  • FIG. 7 is an explanatory diagram illustrating an operation example of the storage element illustrated in FIG. 2.
  • FIG. 6 is a layout diagram showing an example of configuration of a memory cell array shown in FIG. 3.
  • FIG. 6 is a cross-sectional view illustrating a configuration example of a memory cell array illustrated in FIG. 5.
  • FIG. 6 is another cross-sectional view showing a configuration example of the memory cell array shown in FIG. 5.
  • FIG. 5 is a block diagram illustrating an exemplary configuration of a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing a configuration example of a memory cell shown in FIG. 1.
  • FIG. 2 is a circuit diagram showing an
  • FIG. 6 is another cross-sectional view showing a configuration example of the memory cell array shown in FIG. 5.
  • FIG. 7 is an explanatory diagram showing an operation example in the standby state of the semiconductor device shown in FIG. 1.
  • FIG. 7 is an explanatory diagram illustrating an example of the write operation of the semiconductor device illustrated in FIG. 1.
  • FIG. 13 is an explanatory diagram illustrating another example of the write operation of the semiconductor device shown in FIG. 1.
  • FIG. 13 is an explanatory diagram illustrating another example of the write operation of the semiconductor device shown in FIG. 1.
  • FIG. 13 is an explanatory diagram illustrating another example of the write operation of the semiconductor device shown in FIG. 1.
  • FIG. 7 is an explanatory diagram illustrating an example of a read operation of the semiconductor device illustrated in FIG. 1.
  • FIG. 13 is an explanatory diagram illustrating another example of the read operation of the semiconductor device illustrated in FIG. 1.
  • FIG. 18 is a circuit diagram illustrating a configuration example of a memory cell in a semiconductor device according to a comparative example.
  • FIG. 16 is an explanatory diagram illustrating an example of the write operation of the semiconductor device according to the comparative example.
  • FIG. 6 is a characteristic diagram illustrating an example of characteristics of the semiconductor device illustrated in FIG. 1.
  • FIG. 6 is another characteristic diagram showing an example of one characteristic of the semiconductor device shown in FIG. 1.
  • FIG. 16 is a layout diagram illustrating an exemplary configuration of a memory cell array according to a modification.
  • FIG. 21 is a circuit diagram illustrating a configuration example of a memory cell according to another modification.
  • FIG. 22 is a layout diagram showing an example of configuration of a memory cell shown in FIG. 21.
  • FIG. 1 shows an example of the configuration of a semiconductor device (semiconductor device 1) according to an embodiment.
  • the semiconductor device 1 includes a control unit 11, a memory cell array 20, and drive units 12 and 13.
  • control unit 11 controls the operation of the semiconductor device 1. Specifically, control unit 11 operates drive units 12 and 13 to write information in a memory cell MC (described later) of memory cell array 20 based on a write command and write data supplied from the outside. Control. Further, the control unit 11 controls the operation of the drive units 12 and 13 so as to read information from the memory cell MC based on a read command supplied from the outside.
  • the memory cell array 20 is one in which memory cells MC are arranged in a matrix.
  • FIG. 2 and 3 show one configuration example of the memory cell array 20.
  • FIG. The memory cell array 20 has a plurality of source lines SL, a plurality of word lines WL, a plurality of bit lines BL1, and a plurality of bit lines BL2.
  • the source line SL extends in the vertical direction in FIGS. 2 and 3, and one end of the source line SL is connected to the drive unit 12.
  • the word line WL extends in the longitudinal direction in FIGS. 2 and 3, and one end of the word line WL is connected to the drive unit 12.
  • the bit line BL1 extends in the lateral direction in FIGS. 2 and 3, and one end of the bit line BL1 is connected to the drive unit 13.
  • the bit line BL2 extends in the lateral direction in FIGS. 2 and 3, and one end of the bit line BL2 is connected to the drive unit 13.
  • the memory cell MC includes transistors TR1, TR2, and TR3 and two storage elements ME1 and ME2.
  • the transistors TR1, TR2, and TR3 are N-type MOS (Metal Oxide Semiconductor) transistors.
  • the gate of the transistor TR1 is connected to the word line WL, the source is connected to the source line SL, and the drain is connected to the storage element ME1.
  • the gate of the transistor TR2 is connected to the word line WL, the source is connected to the source line SL, and the drain is connected to the storage element ME2.
  • the gate of the transistor TR3 is connected to the word line WL, one of the source and the drain is connected to the storage element ME1, and the other is connected to the storage element ME2.
  • Each of the two storage elements ME1 and ME2 is a non-volatile storage element.
  • spin injection magnetization stores information by changing the direction of magnetization of the free layer F (described later) by spin injection. It is a reverse magnetic tunnel junction device (STT-MTJ).
  • Each of the memory elements ME1 and ME2 includes a pinned layer P, a tunnel barrier layer B, and a free layer F.
  • the pinned layer P of the memory element ME1 is connected to the drain of the transistor TR1, and the free layer F is connected to the bit line BL1.
  • the pinned layer P of the memory element ME2 is connected to the drain of the transistor TR2, and the free layer is connected to the bit line BL2.
  • the memory elements ME1 and ME2 have a so-called bottom pin structure in which the pinned layer P, the tunnel barrier layer B, and the free layer F are stacked in this order from the lower layer side of the semiconductor device 1.
  • the pinned layer P is formed of a ferromagnetic material in which the direction of magnetization is fixed, for example, in the direction perpendicular to the film surface.
  • the free layer F is made of, for example, a ferromagnetic material in which the direction of magnetization changes in the direction perpendicular to the film surface, for example, in accordance with the incoming spin polarization current.
  • the tunnel barrier layer B functions to break the magnetic coupling between the pinned layer P and the free layer F and to flow a tunnel current.
  • the storage element ME1 for example, when a current (write current IwH) flows from the pinned layer P to the free layer F, electrons are injected from the free layer F to the pinned layer P. At that time, among the injected electrons, polarized electrons having a moment in the same direction as the magnetization of the pinned layer P pass through the pinned layer P, and polarized electrons having a moment in the opposite direction to the magnetization of the pinned layer P are , And is injected into the free layer F. Thereby, the direction of magnetization of the free layer F is in the opposite direction (antiparallel state) to the direction of magnetization of the pinned layer P. When the memory element ME1 is in such an antiparallel state, the resistance value between both ends becomes high (high resistance state RH).
  • the resistance state changes between the high resistance state RH and the low resistance state RL by changing the direction of magnetization of the free layer F according to the direction of current flow.
  • the memory elements ME1 and ME2 can store information by thus setting the resistance state.
  • the memory cell MC can store information of 2 bits by using these two storage elements ME1 and ME2.
  • a plurality of memory cells MC are arranged in units of a memory unit MU including two memory cells (memory cells MCA and MCB).
  • Memory cells MCA and MCB belonging to one memory unit MU share source line SL and bit lines BL1 and BL2. That is, the sources of transistors TR1 and TR2 of memory cell MCA and the sources of transistors TR1 and TR2 of memory cell MCB are connected to one source line SL, and free layer F of storage element ME1 of memory cell MCA and memory cell MCB are connected.
  • Free layer F of memory element ME1 is connected to one bit line BL1, and free layer F of memory element ME2 of memory cell MCA and free layer F of memory element ME2 of memory cell MCB are connected to one bit line BL2 Be done.
  • the word line WL related to the memory cell MCA in the memory unit MU is also referred to as a word line WLA
  • the word line WL related to the memory cell MCB in the memory unit MU is also referred to as a word line WLB.
  • FIG. 5 shows an example of the layout in the memory cell array 20.
  • FIG. 6 shows a sectional configuration in the direction of arrows VI-VI in FIG.
  • FIG. 7 shows a cross-sectional configuration in the direction of arrows VII-VII in FIG.
  • FIG. 8 shows a cross-sectional configuration in the direction of arrows VIII-VIII in FIG.
  • a plurality of active regions ACT surrounded by the element isolation layer STI are provided, and the memory unit MU is formed in each active region ACT.
  • the word line WL is configured integrally with the gate electrodes of the transistors TR1, TR2, and TR3 in this example.
  • the word line WLA penetrates the active area ACT and extends in the longitudinal direction, and a sub-line extending in the right direction from the main line W1 near the center in the longitudinal direction of the active area ACT. And a part W2.
  • the word line WLA forms three transistors TR1, TR2 and TR3 of the memory cell MCA. More specifically, transistors TR1 and TR2 are formed by dividing active region ACT by main line portion W1 of word line WLA, and transistor TR3 is formed by dividing active region ACT by sub line portion W2 of word line WLA. Ru.
  • word line WLB has main line portion W1 extending in the longitudinal direction through active region ACT, and sub line portion W2 extending in the left direction from main line portion W1 in the vicinity of the center in the vertical direction of active region ACT. doing.
  • the word line WLB forms three transistors TR1, TR2 and TR3 of the memory cell MCB.
  • an element isolation layer STI, a P well PW, and diffusion layers 101N, 102N, 103N, and 104N are formed on the surface of the semiconductor substrate SUB.
  • the element isolation layer STI is Shallow Trench Isolation, and the P-well PW is formed in the active region ACT surrounded by the element isolation layer STI.
  • the diffusion layer 101N is an N-type diffusion layer formed in a partial region of the surface of the P well PW, and corresponds to the drain of the transistor TR1 of the memory cell MCA.
  • Diffusion layer 102N is an N type diffusion layer formed in a partial region of the surface of P well PW, corresponding to the source of transistor TR1 of memory cell MCA and the source of transistor TR1 of memory cell MCB. is there.
  • Diffusion layer 103N is an N type diffusion layer formed in a partial region of the surface of P well PW, and corresponds to the drain of transistor TR1 of memory cell MCB.
  • Diffusion layer 104N is an N-type diffusion layer formed in a partial region of the surface of P well PW, and corresponds to the drain of transistor TR2 of memory cell MCA.
  • the gate oxide film GO and the gate electrode are formed in this order on the P well PW in the region between the diffusion layers 101N and 102N.
  • the word line WLA and the diffusion layers 101N and 102N constitute the transistor TR1 of the memory cell MCA.
  • a gate oxide film GO and a gate electrode are formed in this order on the P well PW in the region between the diffusion layers 102N and 103N.
  • the word line WLB and the diffusion layers 102N and 103N constitute the transistor TR1 of the memory cell MCB.
  • the gate oxide film GO and the gate electrode are formed in this order on the P well PW in the region between the diffusion layers 101N and 104N.
  • the word line WLA and the diffusion layers 101N and 104N constitute the transistor TR3 of the memory cell MCA.
  • the contact CT and the storage element ME1 of the memory cell MCA are formed in this order.
  • this memory element ME1 although not shown, a pinned layer P, a tunnel barrier layer B, and a free layer F are formed in this order from the lower layer side.
  • the upper end of the memory element ME1 is connected to the wiring 111.
  • the wiring 111 is formed using the metal wiring layer M1 of the first layer.
  • the wiring 111 is connected to the bit line BL1 through the via VA.
  • the bit line BL1 is formed using the metal wiring layer M2 of the second layer.
  • the contact CT and the storage element ME1 of the memory cell MCB are formed in this order.
  • the upper end of the memory element ME1 is connected to the wiring 112. Like the wiring 111, the wiring 112 is formed using the metal wiring layer M1 of the first layer. The wiring 112 is connected to the bit line BL1 through the via VA.
  • memory cell MCA is similar to the two storage elements ME1 shown in FIG. 6
  • the storage element ME2 of the memory cell and the storage element ME2 of the memory cell MCB are respectively formed, and the upper ends of the two storage elements ME2 are connected to the bit line BL2 through the wiring and the via VA, respectively.
  • An interlayer insulating film IL is formed between the lower metal interconnection layer M1 and the metal interconnection layer M2 under the metal interconnection layer M1 and on the metal interconnection layer M2.
  • the contact CT and the contact CT2 are formed in this order on the diffusion layer 102N, as shown in FIG.
  • Contact CT2 has the same height as storage element ME1 (FIG. 6) and storage element ME2.
  • Diffusion layer 102N is connected to source line SL via these contacts CT and CT2.
  • Source line SL is formed using metal interconnection layer M1 of the first layer.
  • the drive unit 12 applies the voltage VSL to the source line SL and applies the voltage VWL to the word line WL based on the control signal supplied from the control unit 11.
  • the drive unit 13 applies the voltages VBL1 and VBL2 to the bit lines BL1 and BL2 based on the control signal supplied from the control unit 11, or floats the bit lines BL1 and BL2.
  • the drive unit 13 has a sense amplifier 14.
  • the sense amplifier 14 reads the information stored in the memory cell MC based on the current flowing through the bit lines BL1 and BL2 in the read operation. Then, the drive unit 13 supplies the read information to the control unit 11.
  • the word line WLA corresponds to one specific example of the “first gate electrode” in the present disclosure.
  • the region where diffusion layer 102N is formed corresponds to one specific example of the “first region” in the present disclosure.
  • the region where the diffusion layer 101N is formed corresponds to a specific example of the “first sub region” in the present disclosure.
  • the region where diffusion layer 104N is formed corresponds to one specific example of the “second subregion” in the present disclosure.
  • the memory element ME1 corresponds to one specific example of the "first memory element” in the present disclosure.
  • the memory element ME2 corresponds to one specific example of the "second memory element” in the present disclosure.
  • the drive units 12 and 13 correspond to one specific example of the “drive unit” in the present disclosure.
  • the control unit 11 controls the operation of the memory cell array 20. Specifically, the control unit 11 controls the operation of the drive units 12 and 13 so as to write information in the memory cell MC of the memory cell array 20 based on a write command and write data supplied from the outside. Further, the control unit 11 controls the operation of the drive units 12 and 13 so as to read information from the memory cell MC based on a read command supplied from the outside.
  • the drive unit 12 applies the voltage VSL to the source line SL and applies the voltage VWL to the word line WL based on the control signal supplied from the control unit 11.
  • the drive unit 13 applies the voltages VBL1 and VBL2 to the bit lines BL1 and BL2 based on the control signal supplied from the control unit 11, or floats the bit lines BL1 and BL2.
  • the sense amplifier 14 of the drive unit 13 reads the information stored in the memory cell MC based on the current flowing to the bit lines BL1 and BL2. Then, the drive unit 13 supplies the read information to the control unit 11.
  • FIG. 9 shows an example of the standby state.
  • the transistors TR1, TR2 and TR3 are depicted as switches indicating the on / off states of these transistors.
  • drive unit 12 sets voltage VSL of all source lines SL to low level voltage VL (for example, 0 V), and sets voltage VWL of all word lines WL to low level L.
  • the drive unit 13 sets the voltages VBL1 of all the bit lines BL1 to the low level voltage VL (for example, 0 V), and sets the voltages VBL2 of all the bit lines BL2 to the low level voltage VL (for example, 0 V).
  • FIG. 10 shows an example of the write operation in the case where the resistance state of the memory element ME1 of the memory cell MC1 is changed to the high resistance state RH.
  • "FS" indicates a floating state.
  • drive unit 12 sets voltage VSL of source line SL related to storage element ME1 to be written to high level voltage VH (for example, 0.
  • the voltage VSL of other source lines SL is set to a low level voltage VL (for example, 0 V) while being set to 5 V).
  • the drive unit 12 sets the voltage VWL of the word line WL related to the storage element ME1 to be written to the high level H, and sets the voltage VWL of the other word lines WL to the low level L.
  • the drive unit 13 sets the voltage VBL1 of the bit line BL1 related to the storage element ME1 to be written to the low level voltage VL (for example, 0 V), and floats the other bit lines BL1 and all bit lines BL2. Put in a state.
  • VL low level voltage
  • the transistors TR1, TR2, and TR3 in the memory cell MC1 to which the storage element ME1 to be written belongs are turned on, and the drive line 12 transmits the source line SL, the transistors TR1 to TR3, and the storage element to be written
  • the write current IwH flows in the order of ME1, the bit line BL1, and the driver 13.
  • the magnetization direction of the free layer F is in the opposite direction (antiparallel state) to the magnetization direction of the pinned layer P.
  • the resistance state of the memory element ME1 becomes the high resistance state RH.
  • FIG. 11 shows an example of the write operation in the case where the resistance state of the memory element ME1 of the memory cell MC1 is changed to the low resistance state RL.
  • the drive unit 12 sets the voltage VSL of all the source lines SL to the low level voltage VL (for example, 0 V).
  • the drive unit 12 sets the voltage VWL of the word line WL related to the storage element ME1 to be written to the high level H, and sets the voltage VWL of the other word lines WL to the low level L.
  • drive unit 13 sets voltage VBL1 of bit line BL1 related to storage element ME1 to be written to high level voltage VH (for example, 0.5 V), and other bit lines BL1 and all bit lines BL2 Floats.
  • the transistors TR1, TR2, and TR3 in the memory cell MC1 to which the storage element ME1 to be written belongs are turned on, and the driving unit 13 outputs the bit line BL1, the storage element ME1 to be written, and the transistors TR1 to TR1.
  • the write current IwL flows in the order of TR3, the source line SL, and the drive unit 12.
  • the direction of magnetization of free layer F becomes the same direction (parallel state) as the direction of magnetization of pinned layer P, As a result, the resistance state of the memory element ME1 becomes the low resistance state RL.
  • FIG. 12 shows an example of the write operation when the resistance state of the memory element ME2 of the memory cell MC1 is changed to the high resistance state RH.
  • drive unit 12 sets voltage VSL of source line SL related to storage element ME2 to be written to high level voltage VH (for example, 0.
  • the voltage VSL of other source lines SL is set to a low level voltage VL (for example, 0 V) while being set to 5 V).
  • the drive unit 12 sets the voltage VWL of the word line WL related to the storage element ME2 to be written to the high level H, and sets the voltage VWL of the other word lines WL to the low level L.
  • the drive unit 13 sets the voltage VBL2 of the bit line BL2 related to the storage element ME2 to be written to the low level voltage VL (for example, 0 V), and floats the other bit lines BL2 and all bit lines BL1. Put in a state.
  • VL low level voltage
  • the transistors TR1, TR2, and TR3 in the memory cell MC1 to which the storage element ME2 to be written belongs are turned on, and the drive line 12 transmits the source line SL, the transistors TR1 to TR3, and the storage element to be written
  • the write current IwH flows in the order of ME2, the bit line BL2, and the driver 13.
  • the resistance state of the memory element ME2 becomes the high resistance state RH.
  • the memory element ME1 in the memory cell MC1 and the memory elements ME1 and ME2 in the memory cell MC other than the memory cell MC1 among the memory cells MC connected to the word line WL related to the memory cell MC1 are written. Since the built-in current IwH does not flow, the resistance state is maintained.
  • FIG. 13 shows an example of the write operation in the case where the resistance state of the memory element ME2 of the memory cell MC1 is changed to the low resistance state RL.
  • the drive unit 12 sets the voltages VSL of all the source lines SL to the low level voltage VL (for example, 0 V).
  • the drive unit 12 sets the voltage VWL of the word line WL related to the storage element ME2 to be written to the high level H, and sets the voltage VWL of the other word lines WL to the low level L.
  • drive unit 13 sets voltage VBL2 of bit line BL2 related to storage element ME2 to be written to high level voltage VH (for example, 0.5 V), and other bit lines BL2 and all bit lines BL1. Floats.
  • the transistors TR1, TR2, and TR3 in the memory cell MC1 to which the storage element ME2 to be written belongs are turned on, and the driving unit 13 outputs the bit line BL2, the storage element ME2 to be written, and the transistors TR1 to TR1.
  • the write current IwL flows in the order of TR3, the source line SL, and the drive unit 12.
  • the resistance state of the memory element ME2 becomes the low resistance state RL.
  • the memory element ME1 in the memory cell MC1 and the memory elements ME1 and ME2 in the memory cell MC other than the memory cell MC1 among the memory cells MC connected to the word line WL related to the memory cell MC1 are written. Since the built-in current IwL does not flow, the resistance state is maintained.
  • FIG. 14 shows an example of a read operation for reading the resistance state of the memory element ME1.
  • drive unit 12 sets voltage VSL of source line SL related to storage element ME1 to be read to a predetermined read voltage VR (eg, 0.1 V), and voltage VSL of other source lines SL. Is set to a low level voltage VL (for example, 0 V).
  • the drive unit 12 sets the voltage VWL of the word line WL related to the storage element ME1 to be read to the high level H, and sets the voltage VWL of the other word lines WL to the low level L.
  • the drive unit 13 sets the voltage VBL1 of the bit line BL1 related to the storage element ME1 to be read to the low level voltage VL (for example, 0 V), and floats the other bit lines BL1 and all bit lines BL2.
  • the transistors TR1, TR2, and TR3 in the memory cell MC1 to which the storage element ME1 to be read belongs are turned on, and the source line SL, the transistors TR1 to TR3, the storage element ME1 to be read,
  • the read current Iread flows in the order of the bit line BL1 and the drive unit 13. Since the read current Iread is a current sufficiently smaller than the write current IwH, the resistance state of the memory element ME1 does not change.
  • the current value of the read current Iread changes in accordance with the resistance state of the memory element ME1.
  • the sense amplifier 14 of the drive unit 13 can detect whether the resistance state of the memory element ME1 is the high resistance state RH or the low resistance state RL based on the read current Iread.
  • FIG. 15 shows an example of a read operation for reading the resistance state of the memory element ME2.
  • drive unit 12 sets voltage VSL of source line SL related to storage element ME2 to be read to a predetermined read voltage VR (eg, 0.1 V), and voltage VSL of other source lines SL. Is set to a low level voltage VL (for example, 0 V).
  • the drive unit 12 sets the voltage VWL of the word line WL related to the storage element ME2 to be read to the high level H, and sets the voltage VWL of the other word lines WL to the low level L.
  • the drive unit 13 sets the voltage VBL2 of the bit line BL2 related to the memory element ME2 to be read to the low level voltage VL (for example, 0 V), and floats the other bit lines BL2 and all bit lines BL1.
  • the transistors TR1, TR2, and TR3 in the memory cell MC1 to which the storage element ME2 to be read belongs are turned on, and the source line SL, the transistors TR1 to TR3, the storage element ME2 to be read,
  • the read current Iread flows in the order of the bit line BL2 and the driver 13. Since read current Iread is a current sufficiently smaller than write current IwH, the resistance state of memory element ME2 does not change.
  • the sense amplifier 14 of the drive unit 13 can detect whether the resistance state of the memory element ME2 is the high resistance state RH or the low resistance state RL based on the read current Iread.
  • the word line WL includes the main line portion W1 and the sub line portion W2.
  • transistors TR1 and TR2 are formed by dividing active region ACT by main line portion W1 of word line WLA, and by dividing active region ACT by sub line portion W2 of word line WLA. It was made to form TR3.
  • the semiconductor device 1 for example, when writing information in the memory element ME1, the three transistors TR1, TR2, and TR3 of the memory cell MC1 to which the memory element ME1 to be written belongs are turned on. Since the gate width can be made wide, the write current can be easily secured.
  • the transistor TR3 is formed by dividing the active region ACT by the sub-line portion W2 of the word line WLA, the transistor TR3 is provided between the memory element ME1 and the memory element ME2. Can.
  • the possibility of erroneously writing information in a storage element other than the storage element to which information is to be written can be reduced, as will be described in comparison with a comparative example below. Power can be reduced.
  • the present comparative example is different from the present embodiment in the configuration of the memory cell.
  • the other configuration is the same as that of the present embodiment (FIG. 1).
  • the semiconductor device 1R includes a memory cell array 20R.
  • Memory cell array 20R has memory cells MCR arranged in a matrix.
  • FIG. 16 shows one configuration example of the memory cell MCR of the memory cell array 20R.
  • the memory cell MCR has a transistor TR12 and two storage elements ME1 and ME2.
  • the transistor TR12 is an N-type MOS transistor, the gate is connected to the word line WL, the source is connected to the source line SL, and the drain is connected to the pinned layer P of the storage elements ME1 and ME2.
  • the transistor TR12 corresponds to the transistors TR1 and TR2 (FIG. 2) according to the present embodiment, and the gate width of the transistor TR12 is, for example, approximately the sum of the gate width of the transistor TR1 and the gate width of the transistor TR2. It is equal.
  • the two storage elements ME1 and ME2 are electrically connected to each other.
  • FIG. 17 shows an example of the operation in the case where the resistance state of the memory element ME2 of a memory cell MCR (memory cell MCR1) among the plurality of memory cells MCR is set to the high resistance state RH.
  • drive unit 12 sets voltage VSL of source line SL related to storage element ME2 to be written to high level voltage VH (for example, 0.
  • the voltage VSL of other source lines SL is set to a low level voltage VL (for example, 0 V) while being set to 5 V).
  • the drive unit 12 sets the voltage VWL of the word line WL related to the storage element ME2 to be written to the high level H, and sets the voltage VWL of the other word lines WL to the low level L.
  • the drive unit 13 sets the voltage VBL2 of the bit line BL2 related to the storage element ME2 to be written to the low level voltage VL (for example, 0 V), and floats the other bit lines BL2 and all bit lines BL1. Put in a state.
  • VL low level voltage
  • the transistor TR12 in the memory cell MCR1 to which the storage element ME2 to be written belongs is turned on, and from the drive unit 12, the source line SL, the transistor TR12, the storage element ME2 to be written, the bit line BL2, The write current IwH flows in the order of the drive unit 13. As a result, the resistance state of the memory element ME2 becomes the high resistance state RH.
  • the transistor TR3 is provided between the memory element ME1 and the memory element ME2.
  • the memory element ME1 and the memory element ME2 of the memory cell MC2 are not electrically connected.
  • FIG. 18 is a simulation example of the current IME1 flowing through the storage element ME1 and the current IME2 flowing through the storage element ME2 in the write operation (FIG. 12) when the resistance state of the storage element ME2 of the memory cell MC1 is changed to the high resistance state RH.
  • the horizontal axis indicates the voltage VSL of the source line SL related to the memory cell MC1.
  • the currents IME1 and IME2 are positive, it indicates that the current flows from the free layer F to the pinned layer P, and when the currents IME1 and IME2 are negative, the current flows from the pinned layer P to the free layer F
  • voltage VWL of word line WL related to memory cell MC1 is set to high level (1.1 V in this example), and voltage VBL2 of bit line BL2 is set to low level voltage VL (0 V in this example)
  • the bit line BL1 is set to the floating state.
  • the voltage VSL of the source line is set in the range of 0V to 1.1V.
  • the temperature is set to 25 degrees.
  • FIG. 19 is a simulation example of the current IME1 flowing through the storage element ME1 and the current IME2 flowing through the storage element ME2 in the write operation (FIG. 13) when the resistance state of the storage element ME2 of the memory cell MC1 is changed to the low resistance state RL.
  • the horizontal axis indicates the voltage VBL2 of the bit line BL2 related to the memory cell MC1.
  • voltage VWL of word line WL related to memory cell MC1 is set to a high level (1.1 V in this example), and voltage VSL of source line SL is set to low level voltage VL (0 V in this example)
  • the bit line BL1 is set to the floating state.
  • the voltage VBL2 of the bit line BL2 is set in the range of 0V to 1.1V. Also, the temperature is set to 25 degrees.
  • the transistor TR3 is provided between the memory element ME1 and the memory element ME2 in each memory cell MC, so information is erroneously written to memory elements other than the memory element to which information is to be written. May be reduced.
  • the transistor TR3 is formed by dividing the active region by the sub-line portion of the word line, so that, for example, information is erroneously stored in storage elements other than the storage element to which information is to be written. As a result, the possibility of writing data can be reduced, and power consumption can be reduced.
  • the memory units MU adjacent in the horizontal direction are arranged at the same position in the vertical direction, but the present invention is not limited to this.
  • memory units MU adjacent in the horizontal direction may be arranged at positions mutually offset in the vertical direction.
  • the positions of the sub-line portions W2 in the memory units MU adjacent in the lateral direction can be shifted from each other, so that the possibility of a manufacturing defect occurring in the semiconductor manufacturing process can be reduced.
  • FIG. 2 In the above embodiment, as shown in FIG. 2, two memory elements ME1 and ME2 are provided in one memory cell MC. However, the present invention is not limited to this. Instead, three or more memories are stored. An element may be provided. Hereinafter, the semiconductor device 1C in which three memory elements are provided in one memory cell MC will be described in detail as an example.
  • the semiconductor device 1C includes a memory cell array 20C and a drive unit 13C.
  • FIG. 21 shows an example of a memory cell MC in the memory cell array 20C.
  • the memory cell array 20C has a plurality of bit lines BL3.
  • the bit line BL3 extends in the lateral direction in FIG. 21, and one end of the bit line BL3 is connected to the drive unit 13C.
  • the memory cell MC includes transistors TR4 and TR5 and a memory element ME3.
  • the transistors TR4 and TR5 are N-type MOS transistors.
  • the gate of the transistor TR4 is connected to the word line WL, the source is connected to the source line SL, and the drain is connected to the storage element ME3.
  • the gate of the transistor TR5 is connected to the word line WL, one of the source and the drain is connected to the storage element ME2, and the other is connected to the storage element ME3.
  • the pinned layer P of the memory element ME3 is connected to the drain of the transistor TR4, and the free layer F is connected to the bit line BL3.
  • the drive unit 13C applies voltages VBL1 to VBL3 to the bit lines BL1 to BL3 based on control signals supplied from the control unit 11, or floats the bit lines BL1 to BL3.
  • FIG. 22 shows an example of the layout in the memory cell array 20C.
  • a memory unit MU including two memory cells MC (memory cells MCA and MCB) is formed in an active region ACT.
  • the word line WLA has a main line portion W1 extending in the longitudinal direction through the active region ACT, and two sub line portions W2 extending in the right direction from the main line portion W1.
  • the word line WLA forms five transistors TR1 to TR5 of the memory cell MCA. That is, by dividing active region ACT by main line portion W1 of word line WLA, transistors TR1, TR2, and TR4 are formed, and by dividing active region ACT by sub-line portion W2 of word line WLA, transistor TR3, TR5 is formed. The same applies to the word line WLB.
  • the memory elements ME1 and ME2 are configured using magnetic tunnel junction elements, but the invention is not limited to this.
  • the resistance state changes according to the direction of the current flowing between two terminals
  • Various elements can be used.
  • a resistance change storage element, a phase change storage element, or the like can be used as the storage elements ME1 and ME2.
  • the transistors TR1 to TR3 are configured using N-type MOS transistors, but this is not a limitation, and instead, for example, P-type MOS transistors are used.
  • the transistors TR1 to TR3 may be configured.
  • voltage values such as the high level voltage VH, the low level voltage VL, and the read voltage VR in each of the above-described embodiments and the like are merely examples, and may be changed as appropriate.
  • the present technology can be configured as follows.
  • a first main line portion extending in a first direction in a first active region of a semiconductor substrate and dividing the first active region into a first region and a second region, and the first main line portion In the region, the first main line extends in a second direction crossing the first direction, and the first region is divided into a plurality of subregions including a first subregion and a second subregion.
  • a first gate electrode having one or more first sub line portions;
  • a first memory element having a first terminal and a second terminal connected to the first sub-region of the semiconductor substrate and capable of taking a first resistance state or a second resistance state;
  • a second memory element having a first terminal and a second terminal connected to the second sub-region of the semiconductor substrate and capable of taking the first resistance state or the second resistance state
  • a drive unit capable of applying a voltage to the first gate electrode further comprising: The drive unit is By applying a first voltage to the first gate electrode, the first sub-region, the second sub-region, and the second region are electrically connected to each other.
  • the semiconductor device as described in 1).
  • a second gate electrode having one or more second sub line portions;
  • a third memory element having a first terminal and a second terminal connected to the third sub-region of the semiconductor substrate;
  • a fourth memory element having a first terminal and a second terminal connected to the fourth sub-region of the semiconductor substrate;
  • the second active area is disposed adjacent to the second active area in the second direction of the first active area.
  • the semiconductor device according to (1) or (2), wherein the arrangement position of the first active area and the arrangement position of the second active area in the first direction are offset from each other.
  • (4) a first wire connected to the first terminal of the first memory element; A second wire connected to the first terminal of the second memory element and the first terminal of the third memory element;
  • the semiconductor device further including: a third wiring connected to the first terminal of the fourth memory element.
  • a third main line extending in the first direction in a third active region of the semiconductor substrate and dividing the third active region into a fifth region and a sixth region; A plurality of regions extending from the third main line portion in the fifth region in the direction opposite to the second direction or the second direction, and including the fifth sub-region and the sixth sub-region in the fifth region
  • a third gate electrode having one or more third sub-line portions divided into sub-regions of A fifth memory element having a first terminal and a second terminal connected to the fifth sub-region of the semiconductor substrate;
  • a sixth memory element having a first terminal and a second terminal connected to the sixth sub-region of the semiconductor substrate; the first terminal of the first memory element; and the fifth terminal A first wire connected to the first terminal of the memory element; The second terminal connected to the first terminal of the second memory element and the first terminal of the sixth memory element;
  • the semiconductor device of description The semiconductor device of description.
  • the one or more third minor parts extend in a direction opposite to the second direction,
  • Drive capable of applying a voltage to a third wiring connected to the second region of the semiconductor substrate, the first gate electrode, the first wiring, the second wiring, and the third wiring Further equipped with
  • the driving unit applies a first voltage to the first gate electrode to electrically connect the first sub-region, the second sub-region, and the second region to each other, thereby the first driving.
  • the semiconductor device according to any one of (1) to (6), wherein drive operation can be performed to apply different voltages to the first wiring and the third wiring to set the second wiring in a floating state .
  • a first wire connected to the first terminal of the first memory element and extending in the second direction;
  • a second wire connected to the first terminal of the second memory element and extending in the second direction;
  • the semiconductor device according to any one of (1) to (7), further comprising: a third wiring connected to the second region of the semiconductor substrate and extending in the first direction.
  • the semiconductor device according to any one of (1) to (8), wherein the first direction and the second direction are directions orthogonal to each other.
  • each of the first memory element and the second memory element changes reversibly in accordance with the direction of the current flowing between the first terminal and the second terminal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本開示の半導体装置は、半導体基板の第１のアクティブ領域において第１の方向に延伸し、第１のアクティブ領域を第１の領域および第２の領域に区分する第１の主線部と、第１の領域において第１の主線部から第１の方向と交差する第２の方向に延伸し、第１の領域を第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分する１または複数の第１の副線部とを有する第１のゲート電極と、第１の端子と、半導体基板の第１のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、第１の端子と、半導体基板の第２のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第２の記憶素子とを備える。

Description

半導体装置
　本開示は、情報を記憶する半導体装置に関する。
　不揮発性の記憶装置では、記憶素子として、しばしばスピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子が用いられる（例えば特許文献１）。
特開２０１２－２５６６９０号公報
　ところで、記憶装置では、記憶された情報の信頼性が高いことが望まれており、さらなる信頼性の向上が期待されている。
　記憶された情報の信頼性を高めることができる半導体装置を提供することが望ましい。
　本開示の一実施の形態における半導体装置は、第１のゲート電極と、第１の記憶素子と、第２の記憶素子とを備えている。第１のゲート電極は、第１の主線部と、１または複数の第１の副線部とを有している。第１の主線部は、半導体基板の第１のアクティブ領域において第１の方向に延伸し、第１のアクティブ領域を第１の領域および第２の領域に区分するものである。第１の副線部は、第１の領域において第１の主線部から第１の方向と交差する第２の方向に延伸し、第１の領域を第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分するものである。第１の記憶素子は、第１の端子と、半導体基板の第１のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。第２の記憶素子は、第１の端子と、半導体基板の第２のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。
　本開示の一実施の形態における半導体装置では、半導体基板の第１のアクティブ領域において、第１の主線部と、１または複数の第１の副線部とを有する第１のゲート電極が形成される。第１の主線部は、第１のアクティブ領域において、第１の方向に延伸するように形成される。第１のアクティブ領域は、この第１の主線部により第１の領域および第２の領域に区分される。１または複数の副線部は、第１の領域において、第１の主線部から第１の方向と交差する第２の方向に延伸するように形成される。第１の領域は、この１または複数の副線部により、第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分される。第１の記憶素子の第２の端子は、半導体基板の第１のサブ領域に接続される。第２の記憶素子の第２の端子は、半導体基板の第２のサブ領域に接続される。
　本開示の一実施の形態における半導体装置によれば、第１のゲート電極に、第１の主線部および１または複数の第１の副線部を設けるようにしたので、記憶された情報の信頼性を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示したメモリセルの一構成例を表す回路図である。 図１に示したメモリセルアレイの一構成例を表す回路図である。 図２に示した記憶素子の一動作例を表す説明図である。 図３に示したメモリセルアレイの一構成例を表すレイアウト図である。 図５に示したメモリセルアレイの一構成例を表す断面図である。 図５に示したメモリセルアレイの一構成例を表す他の断面図である。 図５に示したメモリセルアレイの一構成例を表す他の断面図である。 図１に示した半導体装置のスタンバイ状態における一動作例を表す説明図である。 図１に示した半導体装置の書込動作の一例を表す説明図である。 図１に示した半導体装置の書込動作の他の例を表す説明図である。 図１に示した半導体装置の書込動作の他の例を表す説明図である。 図１に示した半導体装置の書込動作の他の例を表す説明図である。 図１に示した半導体装置の読出動作の一例を表す説明図である。 図１に示した半導体装置の読出動作の他の例を表す説明図である。 比較例に係る半導体装置におけるメモリセルの一構成例を表す回路図である。 比較例に係る半導体装置の書込動作の一例を表す説明図である。 図１に示した半導体装置の一特性例を表す特性図である。 図１に示した半導体装置の一特性例を表す他の特性図である。 変形例に係るメモリセルアレイの一構成例を表すレイアウト図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図２１に示したメモリセルの一構成例を表すレイアウト図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
　図１は、一実施の形態に係る半導体装置（半導体装置１）の一構成例を表すものである。半導体装置１は、制御部１１と、メモリセルアレイ２０と、駆動部１２，１３とを備えている。
　制御部１１は、半導体装置１の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ２０のメモリセルＭＣ（後述）に情報を書き込むように駆動部１２，１３の動作を制御する。また、制御部１１は、外部から供給された読出コマンドに基づいて、メモリセルＭＣから情報を読み出すように駆動部１２，１３の動作を制御するようになっている。
　メモリセルアレイ２０は、メモリセルＭＣがマトリクス状に配置されたものである。
　図２，３は、メモリセルアレイ２０の一構成例を表すものである。メモリセルアレイ２０は、複数のソース線ＳＬと、複数のワード線ＷＬと、複数のビット線ＢＬ１と、複数のビット線ＢＬ２とを有している。ソース線ＳＬは、図２，３における縦方向に延伸するものであり、ソース線ＳＬの一端は駆動部１２に接続されている。ワード線ＷＬは、図２，３における縦方向に延伸するものであり、ワード線ＷＬの一端は駆動部１２に接続されている。ビット線ＢＬ１は、図２，３における横方向に延伸するものであり、ビット線ＢＬ１の一端は駆動部１３に接続されている。ビット線ＢＬ２は、図２，３における横方向に延伸するものであり、ビット線ＢＬ２の一端は駆動部１３に接続されている。
　メモリセルＭＣは、図２に示したように、トランジスタＴＲ１，ＴＲ２，ＴＲ３と、２つの記憶素子ＭＥ１，ＭＥ２とを有している。
　トランジスタＴＲ１，ＴＲ２，ＴＲ３は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＴＲ１のゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ１に接続されている。トランジスタＴＲ２のゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ２に接続されている。トランジスタＴＲ３のゲートはワード線ＷＬに接続され、ソースおよびドレインの一方は記憶素子ＭＥ１に接続され、他方は記憶素子ＭＥ２に接続されている。
　２つの記憶素子ＭＥ１，ＭＥ２のそれぞれは、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型の磁気トンネル接合素子（ＳＴＴ－ＭＴＪ）である。記憶素子ＭＥ１，ＭＥ２のそれぞれは、ピンド層Ｐと、トンネルバリア層Ｂと、フリー層Ｆとを有している。記憶素子ＭＥ１のピンド層ＰはトランジスタＴＲ１のドレインに接続されており、フリー層Ｆはビット線ＢＬ１に接続されている。記憶素子ＭＥ２のピンド層ＰはトランジスタＴＲ２のドレインに接続されており、フリー層はビット線ＢＬ２に接続されている。この例では、記憶素子ＭＥ１，ＭＥ２は、ピンド層Ｐ、トンネルバリア層Ｂ、およびフリー層Ｆが、半導体装置１の下層側からこの順に積層された、いわゆるボトムピン構造を有するものである。
　ピンド層Ｐは、磁化の方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化の方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｂは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。
　この構成により、例えば記憶素子ＭＥ１では、図４に示したように、例えば電流（書込電流ＩｗＬ）をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化と同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になる。記憶素子ＭＥ１は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。
　また、例えば記憶素子ＭＥ１では、図４に示したように、例えば電流（書込電流ＩｗＨ）をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化と同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化と反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化の方向は、ピンド層Ｐの磁化の方向と反対の方向（反平行状態）になる。記憶素子ＭＥ１は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。
　以上、記憶素子ＭＥ１を例に挙げて動作を説明したが、記憶素子ＭＥ２についても同様である。このように、記憶素子ＭＥ１，ＭＥ２では、電流を流す方向に応じて、フリー層Ｆの磁化の方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子ＭＥ１，ＭＥ２は、このようにして抵抗状態を設定することにより、情報を記憶することができる。メモリセルＭＣは、これらの２つの記憶素子ＭＥ１，ＭＥ２を用いて、２ビット分の情報を記憶することができるようになっている。
　図３に示したように、メモリセルアレイ２０では、複数のメモリセルＭＣが、２つのメモリセル（メモリセルＭＣＡ，ＭＣＢ）を含むメモリユニットＭＵを単位として配置されている。１つのメモリユニットＭＵに属するメモリセルＭＣＡ，ＭＣＢは、ソース線ＳＬ、ビット線ＢＬ１，ＢＬ２を共用する。すなわち、メモリセルＭＣＡのトランジスタＴＲ１，ＴＲ２のソースおよびメモリセルＭＣＢのトランジスタＴＲ１，ＴＲ２のソースは１本のソース線ＳＬに接続され、メモリセルＭＣＡの記憶素子ＭＥ１のフリー層ＦおよびメモリセルＭＣＢの記憶素子ＭＥ１のフリー層Ｆは１本のビット線ＢＬ１に接続され、メモリセルＭＣＡの記憶素子ＭＥ２のフリー層ＦおよびメモリセルＭＣＢの記憶素子ＭＥ２のフリー層Ｆは１本のビット線ＢＬ２に接続される。以下では、説明の便宜上、メモリユニットＭＵにおけるメモリセルＭＣＡに係るワード線ＷＬをワード線ＷＬＡとも呼び、メモリユニットＭＵにおけるメモリセルＭＣＢに係るワード線ＷＬをワード線ＷＬＢとも呼ぶ。
　図５は、メモリセルアレイ２０におけるレイアウトの一例を表すものである。図６は、図５におけるＶＩ－ＶＩ矢視方向の断面構成を表すものである。図７は、図５におけるＶＩＩ－ＶＩＩ矢視方向の断面構成を表すものである。図８は、図５におけるＶＩＩＩ－ＶＩＩＩ矢視方向の断面構成を表すものである。
　半導体基板ＳＵＢの表面には、素子分離層ＳＴＩ（図６～８）により囲まれた複数のアクティブ領域ＡＣＴが設けられ、メモリユニットＭＵは、各アクティブ領域ＡＣＴに形成される。ワード線ＷＬは、この例ではトランジスタＴＲ１，ＴＲ２，ＴＲ３のゲート電極と一体として構成される。
　図５に示したように、ワード線ＷＬＡは、アクティブ領域ＡＣＴを貫いて縦方向に延伸する主線部Ｗ１と、アクティブ領域ＡＣＴの縦方向における中央付近において主線部Ｗ１から右方向に延伸する副線部Ｗ２とを有している。このワード線ＷＬＡにより、メモリセルＭＣＡの３つのトランジスタＴＲ１，ＴＲ２，ＴＲ３が形成される。すなわち、ワード線ＷＬＡの主線部Ｗ１によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ１，ＴＲ２が形成され、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ３が形成される。
　同様に、ワード線ＷＬＢは、アクティブ領域ＡＣＴを貫いて縦方向に延伸する主線部Ｗ１と、アクティブ領域ＡＣＴの縦方向における中央付近において主線部Ｗ１から左方向に延伸する副線部Ｗ２とを有している。このワード線ＷＬＢにより、メモリセルＭＣＢの３つのトランジスタＴＲ１，ＴＲ２，ＴＲ３が形成される。
　図６，７に示したように、半導体基板ＳＵＢの表面には、素子分離層ＳＴＩと、ＰウェルＰＷと、拡散層１０１Ｎ，１０２Ｎ，１０３Ｎ，１０４Ｎが形成される。素子分離層ＳＴＩは、Shallow Trench Isolationであり、ＰウェルＰＷは、この素子分離層ＳＴＩにより囲まれたアクティブ領域ＡＣＴに形成される。拡散層１０１Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＡのトランジスタＴＲ１のドレインに対応するものである。拡散層１０２Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＡのトランジスタＴＲ１のソース、およびメモリセルＭＣＢのトランジスタＴＲ１のソースに対応するものである。拡散層１０３Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＢのトランジスタＴＲ１のドレインに対応するものである。拡散層１０４Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＡのトランジスタＴＲ２のドレインに対応するものである。
　図６に示したように、拡散層１０１Ｎ，１０２Ｎの間の領域におけるＰウェルＰＷの上にはゲート酸化膜ＧＯおよびゲート電極（ワード線ＷＬＡ）がこの順で形成される。これにより、ワード線ＷＬＡ、拡散層１０１Ｎ，１０２Ｎは、メモリセルＭＣＡのトランジスタＴＲ１を構成する。拡散層１０２Ｎ，１０３Ｎの間の領域におけるＰウェルＰＷの上には、ゲート酸化膜ＧＯおよびゲート電極（ワード線ＷＬＢ）がこの順で形成される。これにより、ワード線ＷＬＢ、拡散層１０２Ｎ，１０３Ｎは、メモリセルＭＣＢのトランジスタＴＲ１を構成する。なお、図６では、ビット線ＢＬ１に沿った断面構成について説明したが、ビット線ＢＬ２に沿った断面構成についても同様であり、図６に示した２つのトランジスタＴＲ１と同様に、メモリセルＭＣＡのトランジスタＴＲ２およびメモリセルＭＣＢのトランジスタＴＲ２がそれぞれ形成される。
　図７に示したように、拡散層１０１Ｎ，１０４Ｎの間の領域におけるＰウェルＰＷの上にはゲート酸化膜ＧＯおよびゲート電極（ワード線ＷＬＡ）がこの順で形成される。これにより、ワード線ＷＬＡ、拡散層１０１Ｎ，１０４Ｎは、メモリセルＭＣＡのトランジスタＴＲ３を構成する。メモリセルＭＣＢのトランジスタＴＲ３についても同様である。
　図６に示したように、拡散層１０１Ｎの上には、コンタクトＣＴ、およびメモリセルＭＣＡの記憶素子ＭＥ１がこの順に形成される。この記憶素子ＭＥ１では、図示していないが、ピンド層Ｐ、トンネルバリア層Ｂ、およびフリー層Ｆが、下層側からこの順に形成されている。この記憶素子ＭＥ１の上端は、配線１１１に接続される。この配線１１１は、第１層のメタル配線層Ｍ１を用いて形成される。そして、この配線１１１は、ビアＶＡを介してビット線ＢＬ１に接続される。ビット線ＢＬ１は、第２層のメタル配線層Ｍ２を用いて形成される。同様に、拡散層１０３Ｎの上には、コンタクトＣＴ、およびメモリセルＭＣＢの記憶素子ＭＥ１がこの順に形成される。この記憶素子ＭＥ１の上端は、配線１１２に接続される。この配線１１２は、配線１１１と同様に、第１層のメタル配線層Ｍ１を用いて形成される。そして、この配線１１２は、ビアＶＡを介してビット線ＢＬ１に接続される。なお、図６では、ビット線ＢＬ１に沿った断面構成について説明したが、ビット線ＢＬ２に沿った断面構成についても同様であり、図６に示した２つの記憶素子ＭＥ１と同様に、メモリセルＭＣＡの記憶素子ＭＥ２およびメモリセルＭＣＢの記憶素子ＭＥ２がそれぞれ形成され、これらの２つの記憶素子ＭＥ２の上端は、配線およびビアＶＡをそれぞれ介してビット線ＢＬ２に接続される。メタル配線層Ｍ１の下メタル配線層Ｍ１とメタル配線層Ｍ２との間、およびメタル配線層Ｍ２の上には、層間絶縁膜ＩＬが形成される。
　拡散層１０２Ｎの上には、図８に示したように、コンタクトＣＴおよびコンタクトＣＴ２がこの順に形成される。コンタクトＣＴ２は、記憶素子ＭＥ１（図６）および記憶素子ＭＥ２と同じ程度の高さを有している。拡散層１０２Ｎは、これらのコンタクトＣＴ，ＣＴ２を介してソース線ＳＬに接続される。ソース線ＳＬは、第１層のメタル配線層Ｍ１を用いて形成される。
　駆動部１２（図１）は、制御部１１から供給される制御信号に基づいて、ソース線ＳＬに電圧ＶＳＬを印加し、ワード線ＷＬに電圧ＶＷＬを印加するものである。
　駆動部１３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ１，ＢＬ２に電圧ＶＢＬ１，ＶＢＬ２をそれぞれ印加し、またはビット線ＢＬ１，ＢＬ２をフローティングにするものである。駆動部１３は、センスアンプ１４を有している。センスアンプ１４は、読出動作において、ビット線ＢＬ１，ＢＬ２に流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出すものである。そして、駆動部１３は、読み出した情報を制御部１１に供給するようになっている。
　ここで、ワード線ＷＬＡは、本開示における「第１のゲート電極」の一具体例に対応する。拡散層１０２Ｎが形成された領域は、本開示における「第１の領域」の一具体例に対応する。拡散層１０１Ｎが形成された領域は、本開示における「第１のサブ領域」の一具体例に対応する。拡散層１０４Ｎが形成された領域は、本開示における「第２のサブ領域」の一具体例に対応する。記憶素子ＭＥ１は、本開示における「第１の記憶素子」の一具体例に対応する。記憶素子ＭＥ２は、本開示における「第２の記憶素子」の一具体例に対応する。駆動部１２，１３は、本開示における「駆動部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の半導体装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、半導体装置１の全体動作概要を説明する。制御部１１は、メモリセルアレイ２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ２０のメモリセルＭＣに情報を書き込むように駆動部１２，１３の動作を制御する。また、制御部１１は、外部から供給された読出コマンドに基づいて、メモリセルＭＣから情報を読み出すように駆動部１２，１３の動作を制御する。駆動部１２は、制御部１１から供給される制御信号に基づいて、ソース線ＳＬに電圧ＶＳＬを印加し、ワード線ＷＬに電圧ＶＷＬを印加する。駆動部１３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ１，ＢＬ２に電圧ＶＢＬ１，ＶＢＬ２をそれぞれ印加し、またはビット線ＢＬ１，ＢＬ２をフローティングにする。また、駆動部１３のセンスアンプ１４は、読出動作において、ビット線ＢＬ１，ＢＬ２に流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出す。そして、駆動部１３は、読み出した情報を制御部１１に供給する。
（詳細動作）
　次に、スタンバイ状態、書込動作、および読出動作について、詳細に説明する。
（スタンバイ状態）
　図９は、スタンバイ状態の一例を表すものである。図９では、トランジスタＴＲ１，ＴＲ２，ＴＲ３を、これらのトランジスタのオンオフ状態を示すスイッチとして描いている。
　スタンバイ状態では、駆動部１２は、全てのソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定し、全てのワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、全てのビット線ＢＬ１の電圧ＶＢＬ１を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、全てのビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定する。これにより、全てのメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２，ＴＲ３はオフ状態になる。その結果、各記憶素子ＭＥ１，ＭＥ２の抵抗状態は維持される。
（記憶素子ＭＥ１に対する書込動作）
　次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ１に情報を書き込む動作について、記憶素子ＭＥ１の抵抗状態を高抵抗状態ＲＨに設定する例を説明し、その後に記憶素子ＭＥ１の抵抗状態を低抵抗状態ＲＬに設定する例を説明する。
　図１０は、メモリセルＭＣ１の記憶素子ＭＥ１の抵抗状態を高抵抗状態ＲＨにする場合の書込動作の一例を表すものである。図１０において、“ＦＳ”はフローティング状態を示す。
　記憶素子ＭＥ１の抵抗状態を高抵抗状態ＲＨにする場合の書込動作では、駆動部１２は、書込対象である記憶素子ＭＥ１に係るソース線ＳＬの電圧ＶＳＬを高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ１に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ１に係るビット線ＢＬ１の電圧ＶＢＬ１を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ１および全てのビット線ＢＬ２をフローティング状態にする。
　これにより、書込対象である記憶素子ＭＥ１が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、書込対象である記憶素子ＭＥ１、ビット線ＢＬ１、駆動部１３の順に書込電流ＩｗＨが流れる。このとき、記憶素子ＭＥ１では、書込電流ＩｗＨがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と反対の方向（反平行状態）になり、その結果、記憶素子ＭＥ１の抵抗状態は、高抵抗状態ＲＨになる。
　一方、このメモリセルＭＣ１における記憶素子ＭＥ２には、ビット線ＢＬ２がフローティング状態であるので、電流は流れない。その結果、この記憶素子ＭＥ２の抵抗状態は維持される。また、このメモリセルＭＣ１に係るワード線ＷＬに接続された全てのメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になるが、メモリセルＭＣ１以外のメモリセルＭＣでは、ビット線ＢＬ１，ＢＬ２がともにフローティング状態であるので、書込電流ＩｗＨは流れない。その結果、これらのメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２の抵抗状態は維持される。
　図１１は、メモリセルＭＣ１の記憶素子ＭＥ１の抵抗状態を低抵抗状態ＲＬにする場合の書込動作の一例を表すものである。
　記憶素子ＭＥ１の抵抗状態を低抵抗状態ＲＬにする場合の書込動作では、駆動部１２は、全てのソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ１に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ１に係るビット線ＢＬ１の電圧ＶＢＬ１を高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、その他のビット線ＢＬ１および全てのビット線ＢＬ２をフローティング状態にする。
　これにより、書込対象である記憶素子ＭＥ１が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１３から、ビット線ＢＬ１、書込対象である記憶素子ＭＥ１、トランジスタＴＲ１～ＴＲ３、ソース線ＳＬ、駆動部１２の順に書込電流ＩｗＬが流れる。このとき、記憶素子ＭＥ１では、書込電流ＩｗＬがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になり、その結果、記憶素子ＭＥ１の抵抗状態は、低抵抗状態ＲＬになる。
　一方、このメモリセルＭＣ１における記憶素子ＭＥ２には、ビット線ＢＬ２がフローティング状態であるので、電流は流れない。その結果、この記憶素子ＭＥ２の抵抗状態は維持される。また、このメモリセルＭＣ１に係るワード線ＷＬに接続された全てのメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になるが、メモリセルＭＣ１以外のメモリセルＭＣでは、ビット線ＢＬ１，ＢＬ２がともにフローティング状態であるので、書込電流ＩｗＬは流れない。その結果、これらのメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２の抵抗状態は維持される。
（記憶素子ＭＥ２に対する書込動作）
　次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ２に情報を書き込む動作について、記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨに設定する例を説明し、その後に記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬに設定する例を説明する。
　図１２は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作の一例を表すものである。
　記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作では、駆動部１２は、書込対象である記憶素子ＭＥ２に係るソース線ＳＬの電圧ＶＳＬを高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
　これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、書込対象である記憶素子ＭＥ２、ビット線ＢＬ２、駆動部１３の順に書込電流ＩｗＨが流れる。その結果、記憶素子ＭＥ２の抵抗状態は、高抵抗状態ＲＨになる。
　一方、このメモリセルＭＣ１における記憶素子ＭＥ１、およびこのメモリセルＭＣ１に係るワード線ＷＬに接続されたメモリセルＭＣのうちのこのメモリセルＭＣ１以外のメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２には、書込電流ＩｗＨが流れないので、抵抗状態は維持される。
　図１３は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬにする場合の書込動作の一例を表すものである。
　記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬにする場合の書込動作では、駆動部１２は、全てのソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
　これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１３から、ビット線ＢＬ２、書込対象である記憶素子ＭＥ２、トランジスタＴＲ１～ＴＲ３、ソース線ＳＬ、駆動部１２の順に書込電流ＩｗＬが流れる。その結果、記憶素子ＭＥ２の抵抗状態は、低抵抗状態ＲＬになる。
　一方、このメモリセルＭＣ１における記憶素子ＭＥ１、およびこのメモリセルＭＣ１に係るワード線ＷＬに接続されたメモリセルＭＣのうちのこのメモリセルＭＣ１以外のメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２には、書込電流ＩｗＬが流れないので、抵抗状態は維持される。
（記憶素子ＭＥ１に対する読出動作）
　次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ１から情報を読み出す動作について説明する。
　図１４は、記憶素子ＭＥ１の抵抗状態を読み出す読出動作の一例を表すものである。
　読出動作では、駆動部１２は、読出対象である記憶素子ＭＥ１に係るソース線ＳＬの電圧ＶＳＬを所定の読出電圧ＶＲ（例えば０．１Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、読出対象である記憶素子ＭＥ１に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、読出対象である記憶素子ＭＥ１に係るビット線ＢＬ１の電圧ＶＢＬ１を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ１および全てのビット線ＢＬ２をフローティング状態にする。
　これにより、読出対象である記憶素子ＭＥ１が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、読出対象である記憶素子ＭＥ１、ビット線ＢＬ１、駆動部１３の順に読出電流Ｉreadが流れる。この読出電流Ｉreadは、書込電流IｗＨに比べて十分に小さい電流であるので、記憶素子ＭＥ１の抵抗状態は変化しない。読出電流Ｉreadの電流値は、記憶素子ＭＥ１の抵抗状態に応じて変化する。すなわち、記憶素子ＭＥ１の抵抗状態が高抵抗状態ＲＨである場合には、読出電流Ｉreadの電流値は小さく、記憶素子ＭＥ１の抵抗状態が低抵抗状態ＲＬである場合には、読出電流Ｉreadの電流値は大きい。駆動部１３のセンスアンプ１４は、この読出電流Ｉreadに基づいて、記憶素子ＭＥ１の抵抗状態が高抵抗状態ＲＨまたは低抵抗状態ＲＬのどちらであるかを検出することができる。
（記憶素子ＭＥ２に対する読出動作）
　次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ２から情報を読み出す動作について説明する。
　図１５は、記憶素子ＭＥ２の抵抗状態を読み出す読出動作の一例を表すものである。
　読出動作では、駆動部１２は、読出対象である記憶素子ＭＥ２に係るソース線ＳＬの電圧ＶＳＬを所定の読出電圧ＶＲ（例えば０．１Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、読出対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、読出対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
　これにより、読出対象である記憶素子ＭＥ２が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、読出対象である記憶素子ＭＥ２、ビット線ＢＬ２、駆動部１３の順に読出電流Ｉreadが流れる。この読出電流Ｉreadは、書込電流IｗＨに比べて十分に小さい電流であるので、記憶素子ＭＥ２の抵抗状態は変化しない。駆動部１３のセンスアンプ１４は、この読出電流Ｉreadに基づいて、記憶素子ＭＥ２の抵抗状態が高抵抗状態ＲＨまたは低抵抗状態ＲＬのどちらであるかを検出することができる。
　以上のように、半導体装置１では、ワード線ＷＬが主線部Ｗ１と副線部Ｗ２とを有するようにした。そして、各アクティブ領域ＡＣＴにおいて、ワード線ＷＬＡの主線部Ｗ１によりアクティブ領域ＡＣＴを区分することによりトランジスタＴＲ１，ＴＲ２を形成し、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することによりトランジスタＴＲ３を形成するようにした。これにより、半導体装置１では、例えば記憶素子ＭＥ１に情報を書き込む際に、その書込対象である記憶素子ＭＥ１が属するメモリセルＭＣ１の３つのトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になるので、等価的にゲート幅を広くすることができるので、書込電流を確保しやすくすることができる。
　また、半導体装置１では、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することによりトランジスタＴＲ３を形成するようにしたので、記憶素子ＭＥ１と記憶素子ＭＥ２との間にトランジスタＴＲ３を設けることができる。これにより、半導体装置１では、以下に比較例と対比して説明するように、例えば、情報を書き込むべき記憶素子以外の記憶素子に情報が誤って書き込まれるおそれを低減することができるとともに、消費電力を低減することができる。
（比較例）
　次に、比較例に係る半導体装置１Ｒについて説明する。本比較例は、メモリセルの構成が、本実施の形態とは異なるものである。その他の構成は、本実施の形態（図１）と同様である。半導体装置１Ｒは、メモリセルアレイ２０Ｒを備えている。メモリセルアレイ２０Ｒは、メモリセルＭＣＲがマトリクス状に配置されたものである。
　図１６は、メモリセルアレイ２０ＲのメモリセルＭＣＲの一構成例を表すものである。メモリセルＭＣＲは、トランジスタＴＲ１２と、２つの記憶素子ＭＥ１，ＭＥ２とを有している。トランジスタＴＲ１２は、Ｎ型のＭＯＳトランジスタであり、ゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ１，ＭＥ２のピンド層Ｐに接続されている。このトランジスタＴＲ１２は、本実施の形態に係るトランジスタＴＲ１，ＴＲ２（図２）に対応するものであり、トランジスタＴＲ１２のゲート幅は、例えば、トランジスタＴＲ１のゲート幅およびトランジスタＴＲ２のゲート幅の和とほぼ等しいものである。メモリセルＭＣＲでは、このように、２つの記憶素子ＭＥ１，ＭＥ２が互いに電気的に接続されている。
　図１７は、複数のメモリセルＭＣＲのうちのあるメモリセルＭＣＲ（メモリセルＭＣＲ１）の記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨに設定する場合の動作の一例を表すものである。
　記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作では、駆動部１２は、書込対象である記憶素子ＭＥ２に係るソース線ＳＬの電圧ＶＳＬを高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
　これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣＲ１におけるトランジスタＴＲ１２がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１２、書込対象である記憶素子ＭＥ２、ビット線ＢＬ２、駆動部１３の順に書込電流ＩｗＨが流れる。その結果、記憶素子ＭＥ２の抵抗状態は、高抵抗状態ＲＨになる。
　しかしながら、この半導体装置１Ｒでは、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣＲ１以外のメモリセルＭＣＲにも電流経路が生じる。すなわち、このメモリセルＭＣＲ１と２つのビット線ＢＬ１，ＢＬ２を介して接続された複数のメモリセルＭＣＲのそれぞれ（例えば図１７に示したメモリセルＭＣＲ２）では、２つの記憶素子ＭＥ１，ＭＥ２が互いに電気的に接続されているので、フローティング状態であるビット線ＢＬ１、およびメモリセルＭＣＲ２の２つの記憶素子ＭＥ１，ＭＥ２を介して電流が流れるおそれがある。この場合には、メモリセルＭＣＲ１の記憶素子ＭＥ１およびメモリセルＭＣＲ２の記憶素子ＭＥ１，ＭＥ２の抵抗状態が変化してしまうおそれがある。また、半導体装置１Ｒでは、このような電流経路が複数生じるので、消費電力が増加してしまうおそれがある。
　一方、本実施の形態に係る半導体装置１では、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにした。これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣ１と２つのビット線ＢＬ１，ＢＬ２を介して接続された複数のメモリセルＭＣのそれぞれ（例えば図１２に示したメモリセルＭＣ２）では、トランジスタＴＲ１，ＴＲ２，ＴＲ３がオフ状態であるので、メモリセルＭＣ２の記憶素子ＭＥ１と記憶素子ＭＥ２が電気的に接続されていない。よって、半導体装置１では、このメモリセルＭＣ２における記憶素子ＭＥ１，ＭＥ２に電流が流れないので、メモリセルＭＣ１の記憶素子ＭＥ１およびメモリセルＭＣ２の記憶素子ＭＥ１，ＭＥ２の抵抗状態が変化しないようにすることができる。
　図１８は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作（図１２）における、記憶素子ＭＥ１に流れる電流ＩＭＥ１および記憶素子ＭＥ２に流れる電流ＩＭＥ２のシミュレーション例を表すものである。横軸は、メモリセルＭＣ１に係るソース線ＳＬの電圧ＶＳＬを示す。縦軸において、電流ＩＭＥ１，ＩＭＥ２が正の場合には、電流がフリー層Ｆからピンド層Ｐに流れることを示し、電流ＩＭＥ１，ＩＭＥ２が負の場合には、電流がピンド層Ｐからフリー層Ｆに流れることを示す。
　この例では、このメモリセルＭＣ１に係るワード線ＷＬの電圧ＶＷＬは高レベル（この例では１．１Ｖ）に設定され、ビット線ＢＬ２の電圧ＶＢＬ２は低レベル電圧ＶＬ（この例では０Ｖ）に設定され、ビット線ＢＬ１はフローティング状態に設定されている。そして、ソース線の電圧ＶＳＬが０Ｖから１．１Ｖの範囲で設定されている。また、温度は２５度に設定されている。
　図１８に示したように、ソース線ＳＬの電圧ＶＳＬを高くするほど、記憶素子ＭＥ２では、ピンド層Ｐからフリー層Ｆに向かって電流ＩＭＥ２がより多く流れるが、記憶素子ＭＥ１には電流ＩＭＥ１はほとんど流れない。すなわち、半導体装置１では、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにしたので、書込対象である記憶素子が属するメモリセルＭＣ１以外のメモリセルＭＣにおいて、このトランジスタＴＲ３が素子分離を行う。よって、比較例に係る半導体装置１Ｒとは異なり、書込対象である記憶素子が属するメモリセルＭＣ１以外に電流経路が生じないので、記憶素子ＭＥ１に電流は流れない。
　図１９は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬにする場合の書込動作（図１３）における、記憶素子ＭＥ１に流れる電流ＩＭＥ１および記憶素子ＭＥ２に流れる電流ＩＭＥ２のシミュレーション例を表すものである。横軸は、メモリセルＭＣ１に係るビット線ＢＬ２の電圧ＶＢＬ２を示す。
　この例では、このメモリセルＭＣ１に係るワード線ＷＬの電圧ＶＷＬは高レベル（この例では１．１Ｖ）に設定され、ソース線ＳＬの電圧ＶＳＬは低レベル電圧ＶＬ（この例では０Ｖ）に設定され、ビット線ＢＬ１はフローティング状態に設定されている。そして、ビット線ＢＬ２の電圧ＶＢＬ２が０Ｖから１．１Ｖの範囲で設定されている。また、温度は２５度に設定されている。
　図１９に示したように、ビット線ＢＬ２の電圧ＶＢＬ２を高くするほど、記憶素子ＭＥ２では、フリー層Ｆからピンド層Ｐに向かって電流ＩＭＥ２がより多く流れるが、記憶素子ＭＥ１には電流ＩＭＥ１はほとんど流れない。すなわち、半導体装置１では、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにしたので、書込対象である記憶素子が属するメモリセルＭＣ１以外のメモリセルＭＣにおいて、このトランジスタＴＲ３が素子分離を行う。よって、比較例に係る半導体装置１Ｒとは異なり、書込対象である記憶素子が属するメモリセルＭＣ１以外に電流経路が生じないので、記憶素子ＭＥ１に電流は流れない。
　このように、半導体装置１では、各メモリセルＭＣにおいて、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにしたので、情報を書き込むべき記憶素子以外の記憶素子に情報が誤って書き込まれるおそれを低減することができる。
　また、半導体装置１では、書込対象である記憶素子が属するメモリセルＭＣ１以外に電流経路が生じないので、消費電力を抑えることができる。
［効果］
　以上のように本実施の形態では、ワード線の副線部によりアクティブ領域を区分することによりトランジスタＴＲ３を形成するようにしたので、例えば、情報を書き込むべき記憶素子以外の記憶素子に情報が誤って書き込まれるおそれを低減することができるとともに、消費電力を低減することができる。
［変形例１］
　上記実施の形態では、図５に示したように、横方向に隣り合うメモリユニットＭＵを、縦方向において同じ位置に配置したが、これに限定されるものではない。これに代えて、例えば、図２０に示すメモリセルアレイ２０Ｂのように、横方向に隣り合うメモリユニットＭＵを、縦方向において互いにずらした位置に配置してもよい。これにより、例えば、横方向に隣り合うメモリユニットＭＵにおける副線部Ｗ２の位置を互いにずらすことができるので、半導体製造工程において製造不良が生じるおそれを低減することができる。
［変形例２］
　上記実施の形態では、図２に示したように、１つのメモリセルＭＣに２つの記憶素子ＭＥ１，ＭＥ２を設けたが、これに限定されるものではなく、これに代えて、３以上の記憶素子を設けてもよい。以下に、１つのメモリセルＭＣに３つの記憶素子を設けた半導体装置１Ｃを例に挙げて詳細に説明する。半導体装置１Ｃは、メモリセルアレイ２０Ｃと、駆動部１３Ｃとを備えている。
　図２１は、メモリセルアレイ２０　ＣにおけるメモリセルＭＣの一例を表すものである。メモリセルアレイ２０Ｃは、複数のビット線ＢＬ３を有している。ビット線ＢＬ３は、図２１における横方向に延伸するものであり、ビット線ＢＬ３の一端は駆動部１３Ｃに接続されている。このメモリセルＭＣは、トランジスタＴＲ４，ＴＲ５と、記憶素子ＭＥ３とを有している。トランジスタＴＲ４，ＴＲ５は、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ４のゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ３に接続されている。トランジスタＴＲ５のゲートはワード線ＷＬに接続され、ソースおよびドレインの一方は記憶素子ＭＥ２に接続され、他方は記憶素子ＭＥ３に接続されている。記憶素子ＭＥ３のピンド層ＰはトランジスタＴＲ４のドレインに接続され、フリー層Ｆはビット線ＢＬ３に接続されている。駆動部１３Ｃは、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ１～ＢＬ３に電圧ＶＢＬ１～ＶＢＬ３をそれぞれ印加し、またはビット線ＢＬ１～ＢＬ３をフローティングにするものである。
　図２２は、メモリセルアレイ２０Ｃにおけるレイアウトの一例を表すものである。２つのメモリセルＭＣ（メモリセルＭＣＡ，ＭＣＢ）を含むメモリユニットＭＵは、アクティブ領域ＡＣＴに形成される。ワード線ＷＬＡは、アクティブ領域ＡＣＴを貫いて縦方向に延伸する主線部Ｗ１と、主線部Ｗ１から右方向に延伸する２つの副線部Ｗ２とを有している。このワード線ＷＬＡにより、メモリセルＭＣＡの５つのトランジスタＴＲ１～ＴＲ５が形成される。すなわち、ワード線ＷＬＡの主線部Ｗ１によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ１，ＴＲ２，ＴＲ４が形成され、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ３，ＴＲ５が形成される。ワード線ＷＬＢについても同様である。
［変形例３］
　上記実施の形態では、磁気トンネル接合素子を用いて記憶素子ＭＥ１，ＭＥ２を構成したが、これに限定されるものではなく、例えば、２つの端子間に流れる電流の向きに応じて抵抗状態が変化する様々な素子を用いることができる。具体的には、記憶素子ＭＥ１，ＭＥ２は、例えば、抵抗変化型記憶素子、相変化型記憶素子などを使用することができる。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
　以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態では、Ｎ型のＭＯＳトランジスタを用いてトランジスタＴＲ１～ＴＲ３を構成したが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタを用いてトランジスタＴＲ１～ＴＲ３を構成してもよい。
　また、例えば、上記の各実施の形態等における高レベル電圧ＶＨ、低レベル電圧ＶＬ、読出電圧ＶＲなどの電圧値は、一例であり、適宜変更してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）半導体基板の第１のアクティブ領域において第１の方向に延伸し、前記第１のアクティブ領域を第１の領域および第２の領域に区分する第１の主線部と、前記第１の領域において前記第１の主線部から前記第１の方向と交差する第２の方向に延伸し、前記第１の領域を第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分する１または複数の第１の副線部とを有する第１のゲート電極と、
　第１の端子と、前記半導体基板の前記第１のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
　第１の端子と、前記半導体基板の前記第２のサブ領域に接続された第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と
　を備えた半導体装置。
（２）前記第１のゲート電極に電圧を印加可能な駆動部をさらに備え、
　前記駆動部は、
　前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、
　前記第１のゲート電極に第２の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに電気的に分離させる
　ことが可能な
　前記（１）に記載の半導体装置。
（３）前記半導体基板の第２のアクティブ領域において前記第１の方向に延伸し、前記第２のアクティブ領域を第３の領域および第４の領域に区分する第２の主線部と、前記第３の領域において前記第２の主線部から前記第２の方向と反対の方向に延伸し、前記第３の領域を第３のサブ領域および第４のサブ領域を含む複数のサブ領域に区分する１または複数の第２の副線部とを有する第２のゲート電極と、
　第１の端子と、前記半導体基板の前記第３のサブ領域に接続された第２の端子とを有する第３の記憶素子と、
　第１の端子と、前記半導体基板の前記第４のサブ領域に接続された第２の端子とを有する第４の記憶素子と
　を備え、
　前記第２のアクティブ領域は、前記第１のアクティブ領域の前記第２の方向に、前記第２のアクティブ領域と隣り合うように配置され、
　前記第１の方向における前記第１のアクティブ領域の配置位置および前記第２のアクティブ領域の配置位置は、互いにずれている
　前記（１）または（２）に記載の半導体装置。
（４）前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
　前記第２の記憶素子の前記第１の端子および前記第３の記憶素子の前記第１の端子に接続された第２の配線と、
　前記第４の記憶素子の前記第１の端子に接続された第３の配線と
　をさらに備えた
　前記（３）に記載の半導体装置。
（５）前記半導体基板の第３のアクティブ領域において前記第１の方向に延伸し、前記第３のアクティブ領域を第５の領域および第６の領域に区分する第３の主線部と、前記第５の領域において前記第３の主線部から前記第２の方向または前記第２の方向と反対の方向に延伸し、前記第５の領域を第５のサブ領域および第６のサブ領域を含む複数のサブ領域に区分する１または複数の第３の副線部とを有する第３のゲート電極と、
　第１の端子と、前記半導体基板の前記第５のサブ領域に接続された第２の端子とを有する第５の記憶素子と、
　第１の端子と、前記半導体基板の前記第６のサブ領域に接続された第２の端子とを有する第６の記憶素子と
　前記第１の記憶素子の前記第１の端子および前記第５の記憶素子の前記第１の端子に接続された第１の配線と、
　前記第２の記憶素子の前記第１の端子および前記第６の記憶素子の前記第１の端子に接続された第２の配線と
　をさらに備えた
　前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記１または複数の第３の副線部は、前記第２の方向と反対の方向に延伸し、
　前記第１のアクティブ領域における前記第２の領域と、前記第３のアクティブ領域における前記第６の領域は、同一の領域である
　前記（５）に記載の半導体装置。
（７）前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
　前記第２の記憶素子の前記第１の端子に接続された第２の配線と、
　前記半導体基板の前記第２の領域に接続された第３の配線と
　前記第１のゲート電極、前記第１の配線、前記第２の配線、および前記第３の配線に電圧を印加可能な駆動部をさらに備え、
　前記駆動部は、前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、前記第１の配線および前記第３の配線に互いに異なる電圧を印加し、前記第２の配線をフローティング状態にする駆動動作を行うことが可能な
　前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記第１の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第１の配線と、
　前記第２の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第２の配線と、
　前記半導体基板の前記第２の領域に接続され、前記第１の方向に延伸する第３の配線と
　をさらに備えた
　前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記第１の方向および前記第２の方向は、互いに直交する方向である
　前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
　前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、磁気トンネル接合記憶素子である
　前記（１）から（１０）のいずれかに記載の半導体装置。
　本出願は、日本国特許庁において２０１８年１月１１日に出願された日本特許出願番号２０１８－００２８４４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　半導体基板の第１のアクティブ領域において第１の方向に延伸し、前記第１のアクティブ領域を第１の領域および第２の領域に区分する第１の主線部と、前記第１の領域において前記第１の主線部から前記第１の方向と交差する第２の方向に延伸し、前記第１の領域を第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分する１または複数の第１の副線部とを有する第１のゲート電極と、
    　第１の端子と、前記半導体基板の前記第１のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
    　第１の端子と、前記半導体基板の前記第２のサブ領域に接続された第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と
    　を備えた半導体装置。
  2. 　前記第１のゲート電極に電圧を印加可能な駆動部をさらに備え、
    　前記駆動部は、
    　前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、
    　前記第１のゲート電極に第２の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに電気的に分離させる
    　ことが可能な
    　請求項１に記載の半導体装置。
  3. 　前記半導体基板の第２のアクティブ領域において前記第１の方向に延伸し、前記第２のアクティブ領域を第３の領域および第４の領域に区分する第２の主線部と、前記第３の領域において前記第２の主線部から前記第２の方向と反対の方向に延伸し、前記第３の領域を第３のサブ領域および第４のサブ領域を含む複数のサブ領域に区分する１または複数の第２の副線部とを有する第２のゲート電極と、
    　第１の端子と、前記半導体基板の前記第３のサブ領域に接続された第２の端子とを有する第３の記憶素子と、
    　第１の端子と、前記半導体基板の前記第４のサブ領域に接続された第２の端子とを有する第４の記憶素子と
    　を備え、
    　前記第２のアクティブ領域は、前記第１のアクティブ領域の前記第２の方向に、前記第２のアクティブ領域と隣り合うように配置され、
    　前記第１の方向における前記第１のアクティブ領域の配置位置および前記第２のアクティブ領域の配置位置は、互いにずれている
    　請求項１に記載の半導体装置。
  4. 　前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
    　前記第２の記憶素子の前記第１の端子および前記第３の記憶素子の前記第１の端子に接続された第２の配線と、
    　前記第４の記憶素子の前記第１の端子に接続された第３の配線と
    　をさらに備えた
    　請求項３に記載の半導体装置。
  5. 　前記半導体基板の第３のアクティブ領域において前記第１の方向に延伸し、前記第３のアクティブ領域を第５の領域および第６の領域に区分する第３の主線部と、前記第５の領域において前記第３の主線部から前記第２の方向または前記第２の方向と反対の方向に延伸し、前記第５の領域を第５のサブ領域および第６のサブ領域を含む複数のサブ領域に区分する１または複数の第３の副線部とを有する第３のゲート電極と、
    　第１の端子と、前記半導体基板の前記第５のサブ領域に接続された第２の端子とを有する第５の記憶素子と、
    　第１の端子と、前記半導体基板の前記第６のサブ領域に接続された第２の端子とを有する第６の記憶素子と
    　前記第１の記憶素子の前記第１の端子および前記第５の記憶素子の前記第１の端子に接続された第１の配線と、
    　前記第２の記憶素子の前記第１の端子および前記第６の記憶素子の前記第１の端子に接続された第２の配線と
    　をさらに備えた
    　請求項１に記載の半導体装置。
  6. 　前記１または複数の第３の副線部は、前記第２の方向と反対の方向に延伸し、
    　前記第１のアクティブ領域における前記第２の領域と、前記第３のアクティブ領域における前記第６の領域は、同一の領域である
    　請求項５に記載の半導体装置。
  7. 　前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
    　前記第２の記憶素子の前記第１の端子に接続された第２の配線と、
    　前記半導体基板の前記第２の領域に接続された第３の配線と
    　前記第１のゲート電極、前記第１の配線、前記第２の配線、および前記第３の配線に電圧を印加可能な駆動部をさらに備え、
    　前記駆動部は、前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、前記第１の配線および前記第３の配線に互いに異なる電圧を印加し、前記第２の配線をフローティング状態にする駆動動作を行うことが可能な
    　請求項１に記載の半導体装置。
  8. 　前記第１の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第１の配線と、
    　前記第２の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第２の配線と、
    　前記半導体基板の前記第２の領域に接続され、前記第１の方向に延伸する第３の配線と
    　をさらに備えた
    　請求項１に記載の半導体装置。
  9. 　前記第１の方向および前記第２の方向は、互いに直交する方向である
    　請求項１に記載の半導体装置。
  10. 　前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
    　請求項１に記載の半導体装置。
  11. 　前記第１の記憶素子および前記第２の記憶素子のそれぞれは、磁気トンネル接合記憶素子である
    　請求項１に記載の半導体装置。
PCT/JP2018/046922 2018-01-11 2018-12-20 半導体装置 WO2019138828A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019564607A JP7260487B2 (ja) 2018-01-11 2018-12-20 半導体装置
US16/959,716 US11217290B2 (en) 2018-01-11 2018-12-20 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018002844 2018-01-11
JP2018-002844 2018-01-11

Publications (1)

Publication Number Publication Date
WO2019138828A1 true WO2019138828A1 (ja) 2019-07-18

Family

ID=67218964

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/046922 WO2019138828A1 (ja) 2018-01-11 2018-12-20 半導体装置

Country Status (3)

Country Link
US (1) US11217290B2 (ja)
JP (1) JP7260487B2 (ja)
WO (1) WO2019138828A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4002471A1 (en) * 2020-11-12 2022-05-25 Commissariat à l'Energie Atomique et aux Energies Alternatives Hybrid resistive memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220759A (ja) * 2002-12-27 2004-08-05 Toshiba Corp 半導体記憶装置
JP2009187631A (ja) * 2008-02-07 2009-08-20 Toshiba Corp 抵抗変化メモリ
JP2009260083A (ja) * 2008-04-17 2009-11-05 Renesas Technology Corp 半導体記憶装置
US20110267874A1 (en) * 2010-04-29 2011-11-03 Industry-Academic Cooperation Foundation, Yonsei University Invalid Write Prevention for STT-MRAM Array
WO2013005364A1 (ja) * 2011-07-06 2013-01-10 パナソニック株式会社 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914808B2 (en) 2002-12-27 2005-07-05 Kabushiki Kaisha Toshiba Magnetoresistive random access memory device
JP2012256690A (ja) 2011-06-08 2012-12-27 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220759A (ja) * 2002-12-27 2004-08-05 Toshiba Corp 半導体記憶装置
JP2009187631A (ja) * 2008-02-07 2009-08-20 Toshiba Corp 抵抗変化メモリ
JP2009260083A (ja) * 2008-04-17 2009-11-05 Renesas Technology Corp 半導体記憶装置
US20110267874A1 (en) * 2010-04-29 2011-11-03 Industry-Academic Cooperation Foundation, Yonsei University Invalid Write Prevention for STT-MRAM Array
WO2013005364A1 (ja) * 2011-07-06 2013-01-10 パナソニック株式会社 半導体記憶装置

Also Published As

Publication number Publication date
JP7260487B2 (ja) 2023-04-18
US20200349993A1 (en) 2020-11-05
US11217290B2 (en) 2022-01-04
JPWO2019138828A1 (ja) 2021-01-14

Similar Documents

Publication Publication Date Title
US9385160B2 (en) Semiconductor storage device
US7755077B2 (en) Semiconductor memory device
US7583528B2 (en) Magnetic memory device, method for writing into magnetic memory device and method for reading magnetic memory device
JP4780878B2 (ja) 薄膜磁性体記憶装置
US9165628B2 (en) Semiconductor memory device
US7990752B2 (en) Semiconductor memory
JP3906212B2 (ja) 磁気ランダムアクセスメモリ
US7940548B2 (en) Shared bit line and source line resistive sense memory structure
JP5233234B2 (ja) 半導体装置およびその製造方法
JP2001217398A (ja) 強磁性トンネル接合素子を用いた記憶装置
TW201523603A (zh) 半導體儲存裝置
JP2004266220A (ja) 磁気ランダムアクセスメモリ
US20110180861A1 (en) Magnetic random access memory having magnetoresistive effect element
US20140063891A1 (en) Semiconductor memory device
US7142447B2 (en) Nonvolatile memory device with variable resistance element
WO2019138828A1 (ja) 半導体装置
JP2007213639A (ja) 不揮発性半導体記憶装置
JP2009289343A (ja) 半導体メモリ
US7505306B2 (en) Magnetic memory device
US20230069841A1 (en) Magnetic memory device
US20240049475A1 (en) Magnetic memory

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18899731

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019564607

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18899731

Country of ref document: EP

Kind code of ref document: A1