JP7260487B2 - 半導体装置 - Google Patents

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Description

本開示は、情報を記憶する半導体装置に関する。
不揮発性の記憶装置では、記憶素子として、しばしばスピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子が用いられる（例えば特許文献１）。
特開２０１２－２５６６９０号公報
ところで、記憶装置では、記憶された情報の信頼性が高いことが望まれており、さらなる信頼性の向上が期待されている。
記憶された情報の信頼性を高めることができる半導体装置を提供することが望ましい。
本開示の一実施の形態における半導体装置は、第１のゲート電極と、第１の記憶素子と、第２の記憶素子と、駆動部とを備えている。第１のゲート電極は、第１の主線部と、１または複数の第１の副線部とを有している。第１の主線部は、半導体基板の第１のアクティブ領域において第１の方向に延伸し、第１のアクティブ領域を第１の領域および第２の領域に区分するものである。第１の副線部は、第１の領域において第１の主線部から第１の方向と交差する第２の方向に延伸し、第１の領域を第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分するものである。第１の記憶素子は、第１の端子と、半導体基板の第１のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。第２の記憶素子は、第１の端子と、半導体基板の第２のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。駆動部は、第１のゲート電極に電圧を印加可能なものである。上記駆動部は、第１のゲート電極に第１の電圧を印加することにより、第１のサブ領域、第２のサブ領域、および第２の領域を互いに導通させ、第１のゲート電極に第２の電圧を印加することにより、第１のサブ領域、第２のサブ領域、および第２の領域を互いに電気的に分離させることが可能なものである。

本開示の一実施の形態における半導体装置では、半導体基板の第１のアクティブ領域において、第１の主線部と、１または複数の第１の副線部とを有する第１のゲート電極が形成される。第１の主線部は、第１のアクティブ領域において、第１の方向に延伸するように形成される。第１のアクティブ領域は、この第１の主線部により第１の領域および第２の領域に区分される。１または複数の第１の副線部は、第１の領域において、第１の主線部から第１の方向と交差する第２の方向に延伸するように形成される。第１の領域は、この１または複数の第１の副線部により、第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分される。第１の記憶素子の第２の端子は、半導体基板の第１のサブ領域に接続される。第２の記憶素子の第２の端子は、半導体基板の第２のサブ領域に接続される。
本開示の一実施の形態における半導体装置によれば、第１のゲート電極に、第１の主線部および１または複数の第１の副線部を設けるようにしたので、記憶された情報の信頼性を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示したメモリセルの一構成例を表す回路図である。 図１に示したメモリセルアレイの一構成例を表す回路図である。 図２に示した記憶素子の一動作例を表す説明図である。 図３に示したメモリセルアレイの一構成例を表すレイアウト図である。 図５に示したメモリセルアレイの一構成例を表す断面図である。 図５に示したメモリセルアレイの一構成例を表す他の断面図である。 図５に示したメモリセルアレイの一構成例を表す他の断面図である。 図１に示した半導体装置のスタンバイ状態における一動作例を表す説明図である。 図１に示した半導体装置の書込動作の一例を表す説明図である。 図１に示した半導体装置の書込動作の他の例を表す説明図である。 図１に示した半導体装置の書込動作の他の例を表す説明図である。 図１に示した半導体装置の書込動作の他の例を表す説明図である。 図１に示した半導体装置の読出動作の一例を表す説明図である。 図１に示した半導体装置の読出動作の他の例を表す説明図である。 比較例に係る半導体装置におけるメモリセルの一構成例を表す回路図である。 比較例に係る半導体装置の書込動作の一例を表す説明図である。 図１に示した半導体装置の一特性例を表す特性図である。 図１に示した半導体装置の一特性例を表す他の特性図である。 変形例に係るメモリセルアレイの一構成例を表すレイアウト図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図２１に示したメモリセルの一構成例を表すレイアウト図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
図１は、一実施の形態に係る半導体装置（半導体装置１）の一構成例を表すものである。半導体装置１は、制御部１１と、メモリセルアレイ２０と、駆動部１２，１３とを備えている。
制御部１１は、半導体装置１の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ２０のメモリセルＭＣ（後述）に情報を書き込むように駆動部１２，１３の動作を制御する。また、制御部１１は、外部から供給された読出コマンドに基づいて、メモリセルＭＣから情報を読み出すように駆動部１２，１３の動作を制御するようになっている。
メモリセルアレイ２０は、メモリセルＭＣがマトリクス状に配置されたものである。
図２，３は、メモリセルアレイ２０の一構成例を表すものである。メモリセルアレイ２０は、複数のソース線ＳＬと、複数のワード線ＷＬと、複数のビット線ＢＬ１と、複数のビット線ＢＬ２とを有している。ソース線ＳＬは、図２，３における縦方向に延伸するものであり、ソース線ＳＬの一端は駆動部１２に接続されている。ワード線ＷＬは、図２，３における縦方向に延伸するものであり、ワード線ＷＬの一端は駆動部１２に接続されている。ビット線ＢＬ１は、図２，３における横方向に延伸するものであり、ビット線ＢＬ１の一端は駆動部１３に接続されている。ビット線ＢＬ２は、図２，３における横方向に延伸するものであり、ビット線ＢＬ２の一端は駆動部１３に接続されている。
メモリセルＭＣは、図２に示したように、トランジスタＴＲ１，ＴＲ２，ＴＲ３と、２つの記憶素子ＭＥ１，ＭＥ２とを有している。
トランジスタＴＲ１，ＴＲ２，ＴＲ３は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。トランジスタＴＲ１のゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ１に接続されている。トランジスタＴＲ２のゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ２に接続されている。トランジスタＴＲ３のゲートはワード線ＷＬに接続され、ソースおよびドレインの一方は記憶素子ＭＥ１に接続され、他方は記憶素子ＭＥ２に接続されている。
２つの記憶素子ＭＥ１，ＭＥ２のそれぞれは、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型の磁気トンネル接合素子（ＳＴＴ－ＭＴＪ）である。記憶素子ＭＥ１，ＭＥ２のそれぞれは、ピンド層Ｐと、トンネルバリア層Ｂと、フリー層Ｆとを有している。記憶素子ＭＥ１のピンド層ＰはトランジスタＴＲ１のドレインに接続されており、フリー層Ｆはビット線ＢＬ１に接続されている。記憶素子ＭＥ２のピンド層ＰはトランジスタＴＲ２のドレインに接続されており、フリー層Ｆはビット線ＢＬ２に接続されている。この例では、記憶素子ＭＥ１，ＭＥ２は、ピンド層Ｐ、トンネルバリア層Ｂ、およびフリー層Ｆが、半導体装置１の下層側からこの順に積層された、いわゆるボトムピン構造を有するものである。
ピンド層Ｐは、磁化の方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化の方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｂは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。
この構成により、例えば記憶素子ＭＥ１では、図４に示したように、例えば電流（書込電流ＩｗＬ）をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化と同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になる。記憶素子ＭＥ１は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。
また、例えば記憶素子ＭＥ１では、図４に示したように、例えば電流（書込電流ＩｗＨ）をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化と同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化と反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化の方向は、ピンド層Ｐの磁化の方向と反対の方向（反平行状態）になる。記憶素子ＭＥ１は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。
以上、記憶素子ＭＥ１を例に挙げて動作を説明したが、記憶素子ＭＥ２についても同様である。このように、記憶素子ＭＥ１，ＭＥ２では、電流を流す方向に応じて、フリー層Ｆの磁化の方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子ＭＥ１，ＭＥ２は、このようにして抵抗状態を設定することにより、情報を記憶することができる。メモリセルＭＣは、これらの２つの記憶素子ＭＥ１，ＭＥ２を用いて、２ビット分の情報を記憶することができるようになっている。
図３に示したように、メモリセルアレイ２０では、複数のメモリセルＭＣが、２つのメモリセル（メモリセルＭＣＡ，ＭＣＢ）を含むメモリユニットＭＵを単位として配置されている。１つのメモリユニットＭＵに属するメモリセルＭＣＡ，ＭＣＢは、ソース線ＳＬ、ビット線ＢＬ１，ＢＬ２を共用する。すなわち、メモリセルＭＣＡのトランジスタＴＲ１，ＴＲ２のソースおよびメモリセルＭＣＢのトランジスタＴＲ１，ＴＲ２のソースは１本のソース線ＳＬに接続され、メモリセルＭＣＡの記憶素子ＭＥ１のフリー層ＦおよびメモリセルＭＣＢの記憶素子ＭＥ１のフリー層Ｆは１本のビット線ＢＬ１に接続され、メモリセルＭＣＡの記憶素子ＭＥ２のフリー層ＦおよびメモリセルＭＣＢの記憶素子ＭＥ２のフリー層Ｆは１本のビット線ＢＬ２に接続される。以下では、説明の便宜上、メモリユニットＭＵにおけるメモリセルＭＣＡに係るワード線ＷＬをワード線ＷＬＡとも呼び、メモリユニットＭＵにおけるメモリセルＭＣＢに係るワード線ＷＬをワード線ＷＬＢとも呼ぶ。
図５は、メモリセルアレイ２０におけるレイアウトの一例を表すものである。図６は、図５におけるＶＩ－ＶＩ矢視方向の断面構成を表すものである。図７は、図５におけるＶＩＩ－ＶＩＩ矢視方向の断面構成を表すものである。図８は、図５におけるＶＩＩＩ－ＶＩＩＩ矢視方向の断面構成を表すものである。
半導体基板ＳＵＢの表面には、素子分離層ＳＴＩ（図６～８）により囲まれた複数のアクティブ領域ＡＣＴが設けられ、メモリユニットＭＵは、各アクティブ領域ＡＣＴに形成される。ワード線ＷＬは、この例ではトランジスタＴＲ１，ＴＲ２，ＴＲ３のゲート電極と一体として構成される。
図５に示したように、ワード線ＷＬＡは、アクティブ領域ＡＣＴを貫いて縦方向に延伸する主線部Ｗ１と、アクティブ領域ＡＣＴの縦方向における中央付近において主線部Ｗ１から右方向に延伸する副線部Ｗ２とを有している。このワード線ＷＬＡにより、メモリセルＭＣＡの３つのトランジスタＴＲ１，ＴＲ２，ＴＲ３が形成される。すなわち、ワード線ＷＬＡの主線部Ｗ１によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ１，ＴＲ２が形成され、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ３が形成される。
同様に、ワード線ＷＬＢは、アクティブ領域ＡＣＴを貫いて縦方向に延伸する主線部Ｗ１と、アクティブ領域ＡＣＴの縦方向における中央付近において主線部Ｗ１から左方向に延伸する副線部Ｗ２とを有している。このワード線ＷＬＢにより、メモリセルＭＣＢの３つのトランジスタＴＲ１，ＴＲ２，ＴＲ３が形成される。
図６，７に示したように、半導体基板ＳＵＢの表面には、素子分離層ＳＴＩと、ＰウェルＰＷと、拡散層１０１Ｎ，１０２Ｎ，１０３Ｎ，１０４Ｎが形成される。素子分離層ＳＴＩは、Shallow Trench Isolationであり、ＰウェルＰＷは、この素子分離層ＳＴＩにより囲まれたアクティブ領域ＡＣＴに形成される。拡散層１０１Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＡのトランジスタＴＲ１のドレインに対応するものである。拡散層１０２Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＡのトランジスタＴＲ１のソース、およびメモリセルＭＣＢのトランジスタＴＲ１のソースに対応するものである。拡散層１０３Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＢのトランジスタＴＲ１のドレインに対応するものである。拡散層１０４Ｎは、ＰウェルＰＷの表面における一部の領域に形成されたＮ型の拡散層であり、メモリセルＭＣＡのトランジスタＴＲ２のドレインに対応するものである。
図６に示したように、拡散層１０１Ｎ，１０２Ｎの間の領域におけるＰウェルＰＷの上にはゲート酸化膜ＧＯおよびゲート電極（ワード線ＷＬＡ）がこの順で形成される。これにより、ワード線ＷＬＡ、拡散層１０１Ｎ，１０２Ｎは、メモリセルＭＣＡのトランジスタＴＲ１を構成する。拡散層１０２Ｎ，１０３Ｎの間の領域におけるＰウェルＰＷの上には、ゲート酸化膜ＧＯおよびゲート電極（ワード線ＷＬＢ）がこの順で形成される。これにより、ワード線ＷＬＢ、拡散層１０２Ｎ，１０３Ｎは、メモリセルＭＣＢのトランジスタＴＲ１を構成する。なお、図６では、ビット線ＢＬ１に沿った断面構成について説明したが、ビット線ＢＬ２に沿った断面構成についても同様であり、図６に示した２つのトランジスタＴＲ１と同様に、メモリセルＭＣＡのトランジスタＴＲ２およびメモリセルＭＣＢのトランジスタＴＲ２がそれぞれ形成される。
図７に示したように、拡散層１０１Ｎ，１０４Ｎの間の領域におけるＰウェルＰＷの上にはゲート酸化膜ＧＯおよびゲート電極（ワード線ＷＬＡ）がこの順で形成される。これにより、ワード線ＷＬＡ、拡散層１０１Ｎ，１０４Ｎは、メモリセルＭＣＡのトランジスタＴＲ３を構成する。メモリセルＭＣＢのトランジスタＴＲ３についても同様である。
図６に示したように、拡散層１０１Ｎの上には、コンタクトＣＴ、およびメモリセルＭＣＡの記憶素子ＭＥ１がこの順に形成される。この記憶素子ＭＥ１では、図示していないが、ピンド層Ｐ、トンネルバリア層Ｂ、およびフリー層Ｆが、下層側からこの順に形成されている。この記憶素子ＭＥ１の上端は、配線１１１に接続される。この配線１１１は、第１層のメタル配線層Ｍ１を用いて形成される。そして、この配線１１１は、ビアＶＡを介してビット線ＢＬ１に接続される。ビット線ＢＬ１は、第２層のメタル配線層Ｍ２を用いて形成される。同様に、拡散層１０３Ｎの上には、コンタクトＣＴ、およびメモリセルＭＣＢの記憶素子ＭＥ１がこの順に形成される。この記憶素子ＭＥ１の上端は、配線１１２に接続される。この配線１１２は、配線１１１と同様に、第１層のメタル配線層Ｍ１を用いて形成される。そして、この配線１１２は、ビアＶＡを介してビット線ＢＬ１に接続される。なお、図６では、ビット線ＢＬ１に沿った断面構成について説明したが、ビット線ＢＬ２に沿った断面構成についても同様であり、図６に示した２つの記憶素子ＭＥ１と同様に、メモリセルＭＣＡの記憶素子ＭＥ２およびメモリセルＭＣＢの記憶素子ＭＥ２がそれぞれ形成され、これらの２つの記憶素子ＭＥ２の上端は、配線およびビアＶＡをそれぞれ介してビット線ＢＬ２に接続される。メタル配線層Ｍ１の下メタル配線層Ｍ１とメタル配線層Ｍ２との間、およびメタル配線層Ｍ２の上には、層間絶縁膜ＩＬが形成される。
拡散層１０２Ｎの上には、図８に示したように、コンタクトＣＴおよびコンタクトＣＴ２がこの順に形成される。コンタクトＣＴ２は、記憶素子ＭＥ１（図６）および記憶素子ＭＥ２と同じ程度の高さを有している。拡散層１０２Ｎは、これらのコンタクトＣＴ，ＣＴ２を介してソース線ＳＬに接続される。ソース線ＳＬは、第１層のメタル配線層Ｍ１を用いて形成される。
駆動部１２（図１）は、制御部１１から供給される制御信号に基づいて、ソース線ＳＬに電圧ＶＳＬを印加し、ワード線ＷＬに電圧ＶＷＬを印加するものである。
駆動部１３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ１，ＢＬ２に電圧ＶＢＬ１，ＶＢＬ２をそれぞれ印加し、またはビット線ＢＬ１，ＢＬ２をフローティングにするものである。駆動部１３は、センスアンプ１４を有している。センスアンプ１４は、読出動作において、ビット線ＢＬ１，ＢＬ２に流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出すものである。そして、駆動部１３は、読み出した情報を制御部１１に供給するようになっている。
ここで、ワード線ＷＬＡは、本開示における「第１のゲート電極」の一具体例に対応する。拡散層１０２Ｎが形成された領域は、本開示における「第１の領域」の一具体例に対応する。拡散層１０１Ｎが形成された領域は、本開示における「第１のサブ領域」の一具体例に対応する。拡散層１０４Ｎが形成された領域は、本開示における「第２のサブ領域」の一具体例に対応する。記憶素子ＭＥ１は、本開示における「第１の記憶素子」の一具体例に対応する。記憶素子ＭＥ２は、本開示における「第２の記憶素子」の一具体例に対応する。駆動部１２，１３は、本開示における「駆動部」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、半導体装置１の全体動作概要を説明する。制御部１１は、メモリセルアレイ２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ２０のメモリセルＭＣに情報を書き込むように駆動部１２，１３の動作を制御する。また、制御部１１は、外部から供給された読出コマンドに基づいて、メモリセルＭＣから情報を読み出すように駆動部１２，１３の動作を制御する。駆動部１２は、制御部１１から供給される制御信号に基づいて、ソース線ＳＬに電圧ＶＳＬを印加し、ワード線ＷＬに電圧ＶＷＬを印加する。駆動部１３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ１，ＢＬ２に電圧ＶＢＬ１，ＶＢＬ２をそれぞれ印加し、またはビット線ＢＬ１，ＢＬ２をフローティングにする。また、駆動部１３のセンスアンプ１４は、読出動作において、ビット線ＢＬ１，ＢＬ２に流れる電流に基づいて、メモリセルＭＣに記憶された情報を読み出す。そして、駆動部１３は、読み出した情報を制御部１１に供給する。
（詳細動作）
次に、スタンバイ状態、書込動作、および読出動作について、詳細に説明する。
（スタンバイ状態）
図９は、スタンバイ状態の一例を表すものである。図９では、トランジスタＴＲ１，ＴＲ２，ＴＲ３を、これらのトランジスタのオンオフ状態を示すスイッチとして描いている。
スタンバイ状態では、駆動部１２は、全てのソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定し、全てのワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、全てのビット線ＢＬ１の電圧ＶＢＬ１を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、全てのビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定する。これにより、全てのメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２，ＴＲ３はオフ状態になる。その結果、各記憶素子ＭＥ１，ＭＥ２の抵抗状態は維持される。
（記憶素子ＭＥ１に対する書込動作）
次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ１に情報を書き込む動作について、記憶素子ＭＥ１の抵抗状態を高抵抗状態ＲＨに設定する例を説明し、その後に記憶素子ＭＥ１の抵抗状態を低抵抗状態ＲＬに設定する例を説明する。
図１０は、メモリセルＭＣ１の記憶素子ＭＥ１の抵抗状態を高抵抗状態ＲＨにする場合の書込動作の一例を表すものである。図１０において、“ＦＳ”はフローティング状態を示す。
記憶素子ＭＥ１の抵抗状態を高抵抗状態ＲＨにする場合の書込動作では、駆動部１２は、書込対象である記憶素子ＭＥ１に係るソース線ＳＬの電圧ＶＳＬを高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ１に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ１に係るビット線ＢＬ１の電圧ＶＢＬ１を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ１および全てのビット線ＢＬ２をフローティング状態にする。
これにより、書込対象である記憶素子ＭＥ１が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、書込対象である記憶素子ＭＥ１、ビット線ＢＬ１、駆動部１３の順に書込電流ＩｗＨが流れる。このとき、記憶素子ＭＥ１では、書込電流ＩｗＨがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と反対の方向（反平行状態）になり、その結果、記憶素子ＭＥ１の抵抗状態は、高抵抗状態ＲＨになる。
一方、このメモリセルＭＣ１における記憶素子ＭＥ２には、ビット線ＢＬ２がフローティング状態であるので、電流は流れない。その結果、この記憶素子ＭＥ２の抵抗状態は維持される。また、このメモリセルＭＣ１に係るワード線ＷＬに接続された全てのメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になるが、メモリセルＭＣ１以外のメモリセルＭＣでは、ビット線ＢＬ１，ＢＬ２がともにフローティング状態であるので、書込電流ＩｗＨは流れない。その結果、これらのメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２の抵抗状態は維持される。
図１１は、メモリセルＭＣ１の記憶素子ＭＥ１の抵抗状態を低抵抗状態ＲＬにする場合の書込動作の一例を表すものである。
記憶素子ＭＥ１の抵抗状態を低抵抗状態ＲＬにする場合の書込動作では、駆動部１２は、全てのソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ１に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ１に係るビット線ＢＬ１の電圧ＶＢＬ１を高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、その他のビット線ＢＬ１および全てのビット線ＢＬ２をフローティング状態にする。
これにより、書込対象である記憶素子ＭＥ１が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１３から、ビット線ＢＬ１、書込対象である記憶素子ＭＥ１、トランジスタＴＲ１～ＴＲ３、ソース線ＳＬ、駆動部１２の順に書込電流ＩｗＬが流れる。このとき、記憶素子ＭＥ１では、書込電流ＩｗＬがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になり、その結果、記憶素子ＭＥ１の抵抗状態は、低抵抗状態ＲＬになる。
一方、このメモリセルＭＣ１における記憶素子ＭＥ２には、ビット線ＢＬ２がフローティング状態であるので、電流は流れない。その結果、この記憶素子ＭＥ２の抵抗状態は維持される。また、このメモリセルＭＣ１に係るワード線ＷＬに接続された全てのメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になるが、メモリセルＭＣ１以外のメモリセルＭＣでは、ビット線ＢＬ１，ＢＬ２がともにフローティング状態であるので、書込電流ＩｗＬは流れない。その結果、これらのメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２の抵抗状態は維持される。
（記憶素子ＭＥ２に対する書込動作）
次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ２に情報を書き込む動作について、記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨに設定する例を説明し、その後に記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬに設定する例を説明する。
図１２は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作の一例を表すものである。
記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作では、駆動部１２は、書込対象である記憶素子ＭＥ２に係るソース線ＳＬの電圧ＶＳＬを高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、書込対象である記憶素子ＭＥ２、ビット線ＢＬ２、駆動部１３の順に書込電流ＩｗＨが流れる。その結果、記憶素子ＭＥ２の抵抗状態は、高抵抗状態ＲＨになる。
一方、このメモリセルＭＣ１における記憶素子ＭＥ１、およびこのメモリセルＭＣ１に係るワード線ＷＬに接続されたメモリセルＭＣのうちのこのメモリセルＭＣ１以外のメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２には、書込電流ＩｗＨが流れないので、抵抗状態は維持される。
図１３は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬにする場合の書込動作の一例を表すものである。
記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬにする場合の書込動作では、駆動部１２は、全てのソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１３から、ビット線ＢＬ２、書込対象である記憶素子ＭＥ２、トランジスタＴＲ１～ＴＲ３、ソース線ＳＬ、駆動部１２の順に書込電流ＩｗＬが流れる。その結果、記憶素子ＭＥ２の抵抗状態は、低抵抗状態ＲＬになる。
一方、このメモリセルＭＣ１における記憶素子ＭＥ１、およびこのメモリセルＭＣ１に係るワード線ＷＬに接続されたメモリセルＭＣのうちのこのメモリセルＭＣ１以外のメモリセルＭＣにおける記憶素子ＭＥ１，ＭＥ２には、書込電流ＩｗＬが流れないので、抵抗状態は維持される。
（記憶素子ＭＥ１に対する読出動作）
次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ１から情報を読み出す動作について説明する。
図１４は、記憶素子ＭＥ１の抵抗状態を読み出す読出動作の一例を表すものである。
読出動作では、駆動部１２は、読出対象である記憶素子ＭＥ１に係るソース線ＳＬの電圧ＶＳＬを所定の読出電圧ＶＲ（例えば０．１Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、読出対象である記憶素子ＭＥ１に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、読出対象である記憶素子ＭＥ１に係るビット線ＢＬ１の電圧ＶＢＬ１を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ１および全てのビット線ＢＬ２をフローティング状態にする。
これにより、読出対象である記憶素子ＭＥ１が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、読出対象である記憶素子ＭＥ１、ビット線ＢＬ１、駆動部１３の順に読出電流Ｉreadが流れる。この読出電流Ｉreadは、書込電流IｗＨに比べて十分に小さい電流であるので、記憶素子ＭＥ１の抵抗状態は変化しない。読出電流Ｉreadの電流値は、記憶素子ＭＥ１の抵抗状態に応じて変化する。すなわち、記憶素子ＭＥ１の抵抗状態が高抵抗状態ＲＨである場合には、読出電流Ｉreadの電流値は小さく、記憶素子ＭＥ１の抵抗状態が低抵抗状態ＲＬである場合には、読出電流Ｉreadの電流値は大きい。駆動部１３のセンスアンプ１４は、この読出電流Ｉreadに基づいて、記憶素子ＭＥ１の抵抗状態が高抵抗状態ＲＨまたは低抵抗状態ＲＬのどちらであるかを検出することができる。
（記憶素子ＭＥ２に対する読出動作）
次に、複数のメモリセルＭＣのうちのあるメモリセルＭＣ（メモリセルＭＣ１）の記憶素子ＭＥ２から情報を読み出す動作について説明する。
図１５は、記憶素子ＭＥ２の抵抗状態を読み出す読出動作の一例を表すものである。
読出動作では、駆動部１２は、読出対象である記憶素子ＭＥ２に係るソース線ＳＬの電圧ＶＳＬを所定の読出電圧ＶＲ（例えば０．１Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、読出対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、読出対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
これにより、読出対象である記憶素子ＭＥ２が属するメモリセルＭＣ１におけるトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１～ＴＲ３、読出対象である記憶素子ＭＥ２、ビット線ＢＬ２、駆動部１３の順に読出電流Ｉreadが流れる。この読出電流Ｉreadは、書込電流IｗＨに比べて十分に小さい電流であるので、記憶素子ＭＥ２の抵抗状態は変化しない。駆動部１３のセンスアンプ１４は、この読出電流Ｉreadに基づいて、記憶素子ＭＥ２の抵抗状態が高抵抗状態ＲＨまたは低抵抗状態ＲＬのどちらであるかを検出することができる。
以上のように、半導体装置１では、ワード線ＷＬが主線部Ｗ１と副線部Ｗ２とを有するようにした。そして、各アクティブ領域ＡＣＴにおいて、ワード線ＷＬＡの主線部Ｗ１によりアクティブ領域ＡＣＴを区分することによりトランジスタＴＲ１，ＴＲ２を形成し、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することによりトランジスタＴＲ３を形成するようにした。これにより、半導体装置１では、例えば記憶素子ＭＥ１に情報を書き込む際に、その書込対象である記憶素子ＭＥ１が属するメモリセルＭＣ１の３つのトランジスタＴＲ１，ＴＲ２，ＴＲ３がオン状態になるので、等価的にゲート幅を広くすることができるので、書込電流を確保しやすくすることができる。
また、半導体装置１では、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することによりトランジスタＴＲ３を形成するようにしたので、記憶素子ＭＥ１と記憶素子ＭＥ２との間にトランジスタＴＲ３を設けることができる。これにより、半導体装置１では、以下に比較例と対比して説明するように、例えば、情報を書き込むべき記憶素子以外の記憶素子に情報が誤って書き込まれるおそれを低減することができるとともに、消費電力を低減することができる。
（比較例）
次に、比較例に係る半導体装置１Ｒについて説明する。本比較例は、メモリセルの構成が、本実施の形態とは異なるものである。その他の構成は、本実施の形態（図１）と同様である。半導体装置１Ｒは、メモリセルアレイ２０Ｒを備えている。メモリセルアレイ２０Ｒは、メモリセルＭＣＲがマトリクス状に配置されたものである。
図１６は、メモリセルアレイ２０ＲのメモリセルＭＣＲの一構成例を表すものである。メモリセルＭＣＲは、トランジスタＴＲ１２と、２つの記憶素子ＭＥ１，ＭＥ２とを有している。トランジスタＴＲ１２は、Ｎ型のＭＯＳトランジスタであり、ゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ１，ＭＥ２のピンド層Ｐに接続されている。このトランジスタＴＲ１２は、本実施の形態に係るトランジスタＴＲ１，ＴＲ２（図２）に対応するものであり、トランジスタＴＲ１２のゲート幅は、例えば、トランジスタＴＲ１のゲート幅およびトランジスタＴＲ２のゲート幅の和とほぼ等しいものである。メモリセルＭＣＲでは、このように、２つの記憶素子ＭＥ１，ＭＥ２が互いに電気的に接続されている。
図１７は、複数のメモリセルＭＣＲのうちのあるメモリセルＭＣＲ（メモリセルＭＣＲ１）の記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨに設定する場合の動作の一例を表すものである。
記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作では、駆動部１２は、書込対象である記憶素子ＭＥ２に係るソース線ＳＬの電圧ＶＳＬを高レベル電圧ＶＨ（例えば０．５Ｖ）に設定するとともに、それ以外のソース線ＳＬの電圧ＶＳＬを低レベル電圧ＶＬ（例えば０Ｖ）に設定する。また、駆動部１２は、書込対象である記憶素子ＭＥ２に係るワード線ＷＬの電圧ＶＷＬを高レベルＨに設定するとともに、それ以外のワード線ＷＬの電圧ＶＷＬを低レベルＬに設定する。また、駆動部１３は、書込対象である記憶素子ＭＥ２に係るビット線ＢＬ２の電圧ＶＢＬ２を低レベル電圧ＶＬ（例えば０Ｖ）に設定するとともに、その他のビット線ＢＬ２および全てのビット線ＢＬ１をフローティング状態にする。
これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣＲ１におけるトランジスタＴＲ１２がオン状態になり、駆動部１２から、ソース線ＳＬ、トランジスタＴＲ１２、書込対象である記憶素子ＭＥ２、ビット線ＢＬ２、駆動部１３の順に書込電流ＩｗＨが流れる。その結果、記憶素子ＭＥ２の抵抗状態は、高抵抗状態ＲＨになる。
しかしながら、この半導体装置１Ｒでは、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣＲ１以外のメモリセルＭＣＲにも電流経路が生じる。すなわち、このメモリセルＭＣＲ１と２つのビット線ＢＬ１，ＢＬ２を介して接続された複数のメモリセルＭＣＲのそれぞれ（例えば図１７に示したメモリセルＭＣＲ２）では、２つの記憶素子ＭＥ１，ＭＥ２が互いに電気的に接続されているので、フローティング状態であるビット線ＢＬ１、およびメモリセルＭＣＲ２の２つの記憶素子ＭＥ１，ＭＥ２を介して電流が流れるおそれがある。この場合には、メモリセルＭＣＲ１の記憶素子ＭＥ１およびメモリセルＭＣＲ２の記憶素子ＭＥ１，ＭＥ２の抵抗状態が変化してしまうおそれがある。また、半導体装置１Ｒでは、このような電流経路が複数生じるので、消費電力が増加してしまうおそれがある。
一方、本実施の形態に係る半導体装置１では、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにした。これにより、書込対象である記憶素子ＭＥ２が属するメモリセルＭＣ１と２つのビット線ＢＬ１，ＢＬ２を介して接続された複数のメモリセルＭＣのそれぞれ（例えば図１２に示したメモリセルＭＣ２）では、トランジスタＴＲ１，ＴＲ２，ＴＲ３がオフ状態であるので、メモリセルＭＣ２の記憶素子ＭＥ１と記憶素子ＭＥ２が電気的に接続されていない。よって、半導体装置１では、このメモリセルＭＣ２における記憶素子ＭＥ１，ＭＥ２に電流が流れないので、メモリセルＭＣ１の記憶素子ＭＥ１およびメモリセルＭＣ２の記憶素子ＭＥ１，ＭＥ２の抵抗状態が変化しないようにすることができる。
図１８は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を高抵抗状態ＲＨにする場合の書込動作（図１２）における、記憶素子ＭＥ１に流れる電流ＩＭＥ１および記憶素子ＭＥ２に流れる電流ＩＭＥ２のシミュレーション例を表すものである。横軸は、メモリセルＭＣ１に係るソース線ＳＬの電圧ＶＳＬを示す。縦軸において、電流ＩＭＥ１，ＩＭＥ２が正の場合には、電流がフリー層Ｆからピンド層Ｐに流れることを示し、電流ＩＭＥ１，ＩＭＥ２が負の場合には、電流がピンド層Ｐからフリー層Ｆに流れることを示す。
この例では、このメモリセルＭＣ１に係るワード線ＷＬの電圧ＶＷＬは高レベル（この例では１．１Ｖ）に設定され、ビット線ＢＬ２の電圧ＶＢＬ２は低レベル電圧ＶＬ（この例では０Ｖ）に設定され、ビット線ＢＬ１はフローティング状態に設定されている。そして、ソース線の電圧ＶＳＬが０Ｖから１．１Ｖの範囲で設定されている。また、温度は２５度に設定されている。
図１８に示したように、ソース線ＳＬの電圧ＶＳＬを高くするほど、記憶素子ＭＥ２では、ピンド層Ｐからフリー層Ｆに向かって電流ＩＭＥ２がより多く流れるが、記憶素子ＭＥ１には電流ＩＭＥ１はほとんど流れない。すなわち、半導体装置１では、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにしたので、書込対象である記憶素子が属するメモリセルＭＣ１以外のメモリセルＭＣにおいて、このトランジスタＴＲ３が素子分離を行う。よって、比較例に係る半導体装置１Ｒとは異なり、書込対象である記憶素子が属するメモリセルＭＣ１以外に電流経路が生じないので、記憶素子ＭＥ１に電流は流れない。
図１９は、メモリセルＭＣ１の記憶素子ＭＥ２の抵抗状態を低抵抗状態ＲＬにする場合の書込動作（図１３）における、記憶素子ＭＥ１に流れる電流ＩＭＥ１および記憶素子ＭＥ２に流れる電流ＩＭＥ２のシミュレーション例を表すものである。横軸は、メモリセルＭＣ１に係るビット線ＢＬ２の電圧ＶＢＬ２を示す。
この例では、このメモリセルＭＣ１に係るワード線ＷＬの電圧ＶＷＬは高レベル（この例では１．１Ｖ）に設定され、ソース線ＳＬの電圧ＶＳＬは低レベル電圧ＶＬ（この例では０Ｖ）に設定され、ビット線ＢＬ１はフローティング状態に設定されている。そして、ビット線ＢＬ２の電圧ＶＢＬ２が０Ｖから１．１Ｖの範囲で設定されている。また、温度は２５度に設定されている。
図１９に示したように、ビット線ＢＬ２の電圧ＶＢＬ２を高くするほど、記憶素子ＭＥ２では、フリー層Ｆからピンド層Ｐに向かって電流ＩＭＥ２がより多く流れるが、記憶素子ＭＥ１には電流ＩＭＥ１はほとんど流れない。すなわち、半導体装置１では、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにしたので、書込対象である記憶素子が属するメモリセルＭＣ１以外のメモリセルＭＣにおいて、このトランジスタＴＲ３が素子分離を行う。よって、比較例に係る半導体装置１Ｒとは異なり、書込対象である記憶素子が属するメモリセルＭＣ１以外に電流経路が生じないので、記憶素子ＭＥ１に電流は流れない。
このように、半導体装置１では、各メモリセルＭＣにおいて、記憶素子ＭＥ１および記憶素子ＭＥ２の間にトランジスタＴＲ３を設けるようにしたので、情報を書き込むべき記憶素子以外の記憶素子に情報が誤って書き込まれるおそれを低減することができる。
また、半導体装置１では、書込対象である記憶素子が属するメモリセルＭＣ１以外に電流経路が生じないので、消費電力を抑えることができる。
［効果］
以上のように本実施の形態では、ワード線の副線部によりアクティブ領域を区分することによりトランジスタＴＲ３を形成するようにしたので、例えば、情報を書き込むべき記憶素子以外の記憶素子に情報が誤って書き込まれるおそれを低減することができるとともに、消費電力を低減することができる。
［変形例１］
上記実施の形態では、図５に示したように、横方向に隣り合うメモリユニットＭＵを、縦方向において同じ位置に配置したが、これに限定されるものではない。これに代えて、例えば、図２０に示すメモリセルアレイ２０Ｂのように、横方向に隣り合うメモリユニットＭＵを、縦方向において互いにずらした位置に配置してもよい。これにより、例えば、横方向に隣り合うメモリユニットＭＵにおける副線部Ｗ２の位置を互いにずらすことができるので、半導体製造工程において製造不良が生じるおそれを低減することができる。
［変形例２］
上記実施の形態では、図２に示したように、１つのメモリセルＭＣに２つの記憶素子ＭＥ１，ＭＥ２を設けたが、これに限定されるものではなく、これに代えて、３以上の記憶素子を設けてもよい。以下に、１つのメモリセルＭＣに３つの記憶素子を設けた半導体装置１Ｃを例に挙げて詳細に説明する。半導体装置１Ｃは、メモリセルアレイ２０Ｃと、駆動部１３Ｃとを備えている。
図２１は、メモリセルアレイ２０ＣにおけるメモリセルＭＣの一例を表すものである。メモリセルアレイ２０Ｃは、複数のビット線ＢＬ３を有している。ビット線ＢＬ３は、図２１における横方向に延伸するものであり、ビット線ＢＬ３の一端は駆動部１３Ｃに接続されている。このメモリセルＭＣは、トランジスタＴＲ４，ＴＲ５と、記憶素子ＭＥ３とを有している。トランジスタＴＲ４，ＴＲ５は、Ｎ型のＭＯＳトランジスタである。トランジスタＴＲ４のゲートはワード線ＷＬに接続され、ソースはソース線ＳＬに接続され、ドレインは記憶素子ＭＥ３に接続されている。トランジスタＴＲ５のゲートはワード線ＷＬに接続され、ソースおよびドレインの一方は記憶素子ＭＥ２に接続され、他方は記憶素子ＭＥ３に接続されている。記憶素子ＭＥ３のピンド層ＰはトランジスタＴＲ４のドレインに接続され、フリー層Ｆはビット線ＢＬ３に接続されている。駆動部１３Ｃは、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ１～ＢＬ３に電圧ＶＢＬ１～ＶＢＬ３をそれぞれ印加し、またはビット線ＢＬ１～ＢＬ３をフローティングにするものである。
図２２は、メモリセルアレイ２０Ｃにおけるレイアウトの一例を表すものである。２つのメモリセルＭＣ（メモリセルＭＣＡ，ＭＣＢ）を含むメモリユニットＭＵは、アクティブ領域ＡＣＴに形成される。ワード線ＷＬＡは、アクティブ領域ＡＣＴを貫いて縦方向に延伸する主線部Ｗ１と、主線部Ｗ１から右方向に延伸する２つの副線部Ｗ２とを有している。このワード線ＷＬＡにより、メモリセルＭＣＡの５つのトランジスタＴＲ１～ＴＲ５が形成される。すなわち、ワード線ＷＬＡの主線部Ｗ１によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ１，ＴＲ２，ＴＲ４が形成され、ワード線ＷＬＡの副線部Ｗ２によりアクティブ領域ＡＣＴを区分することにより、トランジスタＴＲ３，ＴＲ５が形成される。ワード線ＷＬＢについても同様である。
［変形例３］
上記実施の形態では、磁気トンネル接合素子を用いて記憶素子ＭＥ１，ＭＥ２を構成したが、これに限定されるものではなく、例えば、２つの端子間に流れる電流の向きに応じて抵抗状態が変化する様々な素子を用いることができる。具体的には、記憶素子ＭＥ１，ＭＥ２は、例えば、抵抗変化型記憶素子、相変化型記憶素子などを使用することができる。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態では、Ｎ型のＭＯＳトランジスタを用いてトランジスタＴＲ１～ＴＲ３を構成したが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタを用いてトランジスタＴＲ１～ＴＲ３を構成してもよい。
また、例えば、上記の各実施の形態等における高レベル電圧ＶＨ、低レベル電圧ＶＬ、読出電圧ＶＲなどの電圧値は、一例であり、適宜変更してもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
（１）半導体基板の第１のアクティブ領域において第１の方向に延伸し、前記第１のアクティブ領域を第１の領域および第２の領域に区分する第１の主線部と、前記第１の領域において前記第１の主線部から前記第１の方向と交差する第２の方向に延伸し、前記第１の領域を第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分する１または複数の第１の副線部とを有する第１のゲート電極と、
第１の端子と、前記半導体基板の前記第１のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
第１の端子と、前記半導体基板の前記第２のサブ領域に接続された第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と
を備えた半導体装置。
（２）前記第１のゲート電極に電圧を印加可能な駆動部をさらに備え、
前記駆動部は、
前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、
前記第１のゲート電極に第２の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに電気的に分離させる
ことが可能な
前記（１）に記載の半導体装置。
（３）前記半導体基板の第２のアクティブ領域において前記第１の方向に延伸し、前記第２のアクティブ領域を第３の領域および第４の領域に区分する第２の主線部と、前記第３の領域において前記第２の主線部から前記第２の方向と反対の方向に延伸し、前記第３の領域を第３のサブ領域および第４のサブ領域を含む複数のサブ領域に区分する１または複数の第２の副線部とを有する第２のゲート電極と、
第１の端子と、前記半導体基板の前記第３のサブ領域に接続された第２の端子とを有する第３の記憶素子と、
第１の端子と、前記半導体基板の前記第４のサブ領域に接続された第２の端子とを有する第４の記憶素子と
を備え、
前記第２のアクティブ領域は、前記第１のアクティブ領域の前記第２の方向に、前記第２のアクティブ領域と隣り合うように配置され、
前記第１の方向における前記第１のアクティブ領域の配置位置および前記第２のアクティブ領域の配置位置は、互いにずれている
前記（１）または（２）に記載の半導体装置。
（４）前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
前記第２の記憶素子の前記第１の端子および前記第３の記憶素子の前記第１の端子に接続された第２の配線と、
前記第４の記憶素子の前記第１の端子に接続された第３の配線と
をさらに備えた
前記（３）に記載の半導体装置。
（５）前記半導体基板の第３のアクティブ領域において前記第１の方向に延伸し、前記第３のアクティブ領域を第５の領域および第６の領域に区分する第３の主線部と、前記第５の領域において前記第３の主線部から前記第２の方向または前記第２の方向と反対の方向に延伸し、前記第５の領域を第５のサブ領域および第６のサブ領域を含む複数のサブ領域に区分する１または複数の第３の副線部とを有する第３のゲート電極と、
第１の端子と、前記半導体基板の前記第５のサブ領域に接続された第２の端子とを有する第５の記憶素子と、
第１の端子と、前記半導体基板の前記第６のサブ領域に接続された第２の端子とを有する第６の記憶素子と
前記第１の記憶素子の前記第１の端子および前記第５の記憶素子の前記第１の端子に接続された第１の配線と、
前記第２の記憶素子の前記第１の端子および前記第６の記憶素子の前記第１の端子に接続された第２の配線と
をさらに備えた
前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記１または複数の第３の副線部は、前記第２の方向と反対の方向に延伸し、
前記第１のアクティブ領域における前記第２の領域と、前記第３のアクティブ領域における前記第６の領域は、同一の領域である
前記（５）に記載の半導体装置。
（７）前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
前記第２の記憶素子の前記第１の端子に接続された第２の配線と、
前記半導体基板の前記第２の領域に接続された第３の配線と
前記第１のゲート電極、前記第１の配線、前記第２の配線、および前記第３の配線に電圧を印加可能な駆動部をさらに備え、
前記駆動部は、前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、前記第１の配線および前記第３の配線に互いに異なる電圧を印加し、前記第２の配線をフローティング状態にする駆動動作を行うことが可能な
前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記第１の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第１の配線と、
前記第２の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第２の配線と、
前記半導体基板の前記第２の領域に接続され、前記第１の方向に延伸する第３の配線と
をさらに備えた
前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記第１の方向および前記第２の方向は、互いに直交する方向である
前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、磁気トンネル接合記憶素子である
前記（１）から（１０）のいずれかに記載の半導体装置。
本出願は、日本国特許庁において２０１８年１月１１日に出願された日本特許出願番号２０１８－００２８４４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 半導体基板の第１のアクティブ領域において第１の方向に延伸し、前記第１のアクティブ領域を第１の領域および第２の領域に区分する第１の主線部と、前記第１の領域において前記第１の主線部から前記第１の方向と交差する第２の方向に延伸し、前記第１の領域を第１のサブ領域および第２のサブ領域を含む複数のサブ領域に区分する１または複数の第１の副線部とを有する第１のゲート電極と、
    第１の端子と、前記半導体基板の前記第１のサブ領域に接続された第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
    第１の端子と、前記半導体基板の前記第２のサブ領域に接続された第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と、
    前記第１のゲート電極に電圧を印加可能な駆動部と
    を備え、
    前記駆動部は、
    前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、
    前記第１のゲート電極に第２の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに電気的に分離させる
    ことが可能な
    半導体装置。
  2. 前記半導体基板の第２のアクティブ領域において前記第１の方向に延伸し、前記第２のアクティブ領域を第３の領域および第４の領域に区分する第２の主線部と、前記第３の領域において前記第２の主線部から前記第２の方向と反対の方向に延伸し、前記第３の領域を第３のサブ領域および第４のサブ領域を含む複数のサブ領域に区分する１または複数の第２の副線部とを有する第２のゲート電極と、
    第１の端子と、前記半導体基板の前記第３のサブ領域に接続された第２の端子とを有する第３の記憶素子と、
    第１の端子と、前記半導体基板の前記第４のサブ領域に接続された第２の端子とを有する第４の記憶素子と
    を備え、
    前記第２のアクティブ領域は、前記第１のアクティブ領域の前記第２の方向に、前記第２のアクティブ領域と隣り合うように配置され、
    前記第１の方向における前記第１のアクティブ領域の配置位置および前記第２のアクティブ領域の配置位置は、互いにずれている
    請求項１に記載の半導体装置。
  3. 前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
    前記第２の記憶素子の前記第１の端子および前記第３の記憶素子の前記第１の端子に接続された第２の配線と、
    前記第４の記憶素子の前記第１の端子に接続された第３の配線と
    をさらに備えた
    請求項２に記載の半導体装置。
  4. 前記半導体基板の第３のアクティブ領域において前記第１の方向に延伸し、前記第３のアクティブ領域を第５の領域および第６の領域に区分する第３の主線部と、前記第５の領域において前記第３の主線部から前記第２の方向または前記第２の方向と反対の方向に延伸し、前記第５の領域を第５のサブ領域および第６のサブ領域を含む複数のサブ領域に区分する１または複数の第３の副線部とを有する第３のゲート電極と、
    第１の端子と、前記半導体基板の前記第５のサブ領域に接続された第２の端子とを有する第５の記憶素子と、
    第１の端子と、前記半導体基板の前記第６のサブ領域に接続された第２の端子とを有する第６の記憶素子と
    前記第１の記憶素子の前記第１の端子および前記第５の記憶素子の前記第１の端子に接続された第１の配線と、
    前記第２の記憶素子の前記第１の端子および前記第６の記憶素子の前記第１の端子に接続された第２の配線と
    をさらに備えた
    請求項１に記載の半導体装置。
  5. 前記１または複数の第３の副線部は、前記第２の方向と反対の方向に延伸し、
    前記第１のアクティブ領域における前記第２の領域と、前記第３のアクティブ領域における前記第６の領域は、同一の領域である
    請求項４に記載の半導体装置。
  6. 前記第１の記憶素子の前記第１の端子に接続された第１の配線と、
    前記第２の記憶素子の前記第１の端子に接続された第２の配線と、
    前記半導体基板の前記第２の領域に接続された第３の配線と
    を備え、
    前記駆動部は、
    前記第１のゲート電極に加え、さらに前記第１の配線、前記第２の配線、および前記第３の配線に電圧を印加可能であり、
    前記第１のゲート電極に第１の電圧を印加することにより、前記第１のサブ領域、前記第２のサブ領域、および前記第２の領域を互いに導通させ、前記第１の配線および前記第３の配線に互いに異なる電圧を印加し、前記第２の配線をフローティング状態にする駆動動作を行うことが可能な
    請求項１に記載の半導体装置。
  7. 前記第１の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第１の配線と、
    前記第２の記憶素子の前記第１の端子に接続され、前記第２の方向に延伸する第２の配線と、
    前記半導体基板の前記第２の領域に接続され、前記第１の方向に延伸する第３の配線と
    をさらに備えた
    請求項１に記載の半導体装置。
  8. 前記第１の方向および前記第２の方向は、互いに直交する方向である
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 前記第１の記憶素子および前記第２の記憶素子のそれぞれは、磁気トンネル接合記憶素子である
    請求項１から請求項９のいずれか一項に記載の半導体装置。
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