TWI549126B - 半導體儲存裝置 - Google Patents

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TWI549126B
TWI549126B TW103130655A TW103130655A TWI549126B TW I549126 B TWI549126 B TW I549126B TW 103130655 A TW103130655 A TW 103130655A TW 103130655 A TW103130655 A TW 103130655A TW I549126 B TWI549126 B TW I549126B
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宮川正
穗谷克彥
飯塚真理子
中澤崇
竹中博幸
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東芝股份有限公司
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Description

半導體儲存裝置 [相關申請案之交叉參考]
本申請案主張2013年9月11日申請之美國臨時申請案第61/876,491號之權利及2014年3月7日申請之美國申請案第14/201,642號之權利，該等案之全文以引用之方式併入本文中。
本文所描述之實施例大體上係關於一種半導體儲存裝置。
吾人已知一磁性隨機存取記憶體(MRAM)作為電阻變化型記憶體之一者。MRAM之寫入方法包含一磁場寫入方法及一自旋轉移寫入方法。在此等方法中，該自旋轉移方法有利於增大整合密度，減少電力消耗，且提高容量，此係因為此方法具有使得磁化反轉所需之一自旋轉移電流隨著一磁性體之尺寸變小而減小之一特性。
該自旋轉移寫入方法之一MTJ(磁性穿隧接面)元件具有由兩個鐵磁性層及內插於該兩個鐵磁性層之間之一非磁性障壁層(絕緣薄膜)組成之一多層結構，且歸因於一自旋極化穿遂效應而藉由磁阻之一變化來儲存數位資料。該MTJ元件可藉由該兩個鐵磁性層之一磁化定向而呈現一低電阻狀態及一高電阻狀態。當該兩個鐵磁性層之該磁化定向(自旋方向)處於一平行狀態(P(平行)狀態)中時，該MTJ元件處於該低電阻狀態中。當該兩個鐵磁性層之該磁化定向處於一反平行狀態(AP(反平行)狀態)中時，該MTJ元件處於該高電阻狀態中。
1‧‧‧半導體儲存裝置
11‧‧‧記憶體胞陣列
12‧‧‧控制器
13‧‧‧DQ電路
14‧‧‧位址命令電路
15‧‧‧列解碼器
16‧‧‧副孔
16a‧‧‧子字線解碼器(SWD)驅動器
16b‧‧‧位元線(BL)/源極線(SL)重設驅動器
16c‧‧‧行選擇電路驅動器
17‧‧‧位元線及源極線控制器
17B1‧‧‧行選擇電路
17B2‧‧‧位元線放電電路
17S1‧‧‧行選擇電路
17S2‧‧‧源極線放電電路
18‧‧‧感測放大器/寫入驅動器
19‧‧‧資料匯流排
20‧‧‧字線驅動器
20a‧‧‧子字線解碼器(SWD)驅動器
20b‧‧‧子字線解碼器(SWD)驅動器
21‧‧‧內部電壓產生器
22‧‧‧磁性穿遂接面(MTJ)元件
22-1至22-8‧‧‧磁性穿遂接面(MTJ)元件
23‧‧‧記憶體胞電晶體
23-1至23-8‧‧‧電晶體
24-1至24-n‧‧‧開關電晶體/記憶體胞電晶體
24-1a至24-1d‧‧‧開關電晶體
24-2a至24-2d‧‧‧開關電晶體
24-3a至24-3d‧‧‧開關電晶體
24-4a至24-4d‧‧‧開關電晶體
25‧‧‧重設電晶體/記憶體胞電晶體
25-1至25-4‧‧‧重設電晶體
26-1至26-n‧‧‧開關電晶體/記憶體胞電晶體
26-1a至26-1d‧‧‧開關電晶體/記憶體胞電晶體
26-2a至26-2d‧‧‧開關電晶體/記憶體胞電晶體
26-3a至26-3d‧‧‧開關電晶體/記憶體胞電晶體
26-4a至26-4d‧‧‧開關電晶體/記憶體胞電晶體
27‧‧‧重設電晶體
27-1至27-4‧‧‧重設電晶體
30‧‧‧反相器
30a‧‧‧P型金屬氧化物半導體場效電晶體(PMOSFET)
30b‧‧‧N型金屬氧化物半導體場效電晶體(NMOSFET)
31‧‧‧子字線解碼器(SWD)驅動器
31a‧‧‧P型金屬氧化物半導體場效電晶體(PMOSFET)
31b‧‧‧N型金屬氧化物半導體場效電晶體(NMOSFET)
31c‧‧‧N型金屬氧化物半導體場效電晶體(NMOSFET)
32‧‧‧反相器
32a‧‧‧P型金屬氧化物半導體場效電晶體(PMOSFET)
32b‧‧‧N型金屬氧化物半導體場效電晶體(NMOSFET)
33a‧‧‧P型金屬氧化物半導體場效電晶體(PMOSFET)
33b‧‧‧N型金屬氧化物半導體場效電晶體(NMOSFET)
100‧‧‧半導體基板
100a(S)‧‧‧源極區域
100b(D)‧‧‧汲極區域
101‧‧‧絕緣層/絕緣膜
102‧‧‧閘極電極
103‧‧‧絕緣層/絕緣膜
104‧‧‧裝置隔離區域/淺溝渠隔離區(STI)/絕緣膜
106(CB)‧‧‧接觸插塞
AA‧‧‧作用區域
BL‧‧‧位元線
GC‧‧‧閘極電極
S1001‧‧‧步驟
S1002‧‧‧步驟
S1003‧‧‧步驟
S1004‧‧‧步驟
S1005‧‧‧步驟
S1006‧‧‧步驟
S1007‧‧‧步驟
S1008‧‧‧步驟
S1009‧‧‧步驟
S1010‧‧‧步驟
S1011‧‧‧步驟
S1012‧‧‧步驟
S1013‧‧‧步驟
S1014‧‧‧步驟
SL‧‧‧源極線
WL‧‧‧字線
圖1係繪示根據一第一實施例之一半導體儲存裝置之一結構的一方塊圖。
圖2係繪示根據第一實施例之一記憶體胞之一寫入操作的一視圖。
圖3繪示根據第一實施例之一記憶體胞陣列及其之一周邊電路之一佈局之一實例。
圖4係繪示根據第一實施例之記憶體胞陣列與一位元線及源極線控制器之間之一關係的一方塊圖。
圖5係繪示根據第一實施例之記憶體胞陣列與位元線及源極線控制器之間之關係的一電路圖。
圖6係繪示根據第一實施例之記憶體胞陣列與一位元線控制器之間之一關係的一電路圖。
圖7係繪示根據第一實施例之記憶體胞陣列與一源極線控制器之間之一關係的一電路圖。
圖8係繪示根據第一實施例之記憶體胞陣列與位元線控制器之間之關係的一佈局。
圖9係沿圖8中之線A-A取得之一橫截面圖。
圖10係沿圖8中之線B-B取得之一橫截面圖。
圖11係繪示根據第一實施例之記憶體胞陣列與源極線控制器之間之關係的一佈局。
圖12係示意性地繪示根據第一實施例之半導體儲存裝置之一基本製造方法的一流程圖。
圖13係示意性地繪示一副孔之一結構的一方塊圖。
圖14A係繪示一行選擇電路驅動器之一反相器的一電路圖。
圖14B係繪示行選擇電路驅動器之一SWD驅動器的一電路圖。
圖14C係一SWD驅動器之一電路圖。
圖14D係一BL/SL重設驅動器之一電路圖。
亦在可獲得良好記憶體胞之一電阻變化型記憶體胞(如[先前技術]中所描述)中，由於微製造使一佈線層之電阻增大，所以無法僅藉由擴大一記憶體胞陣列面積而得到一足夠記憶體胞容量。因此，需要劃分記憶體胞陣列，藉此降低佈線電阻增大之影響。劃分記憶體胞陣列意謂：增加記憶體胞陣列周圍之核心電路之數目以僅導致晶片尺寸增大。在本申請案中，藉由將記憶體胞之一小型化技術用於記憶體胞陣列周圍之核心電路而減小核心電路之面積，藉此實現具有一改良容量及裕度且抑制晶片尺寸增大之一電阻變化型記憶體裝置。
一般而言，根據一實施例，一種半導體儲存裝置包含一記憶體胞陣列，其包含：複數個電阻變化元件，其等形成於一半導體基板上；複數個第一記憶體胞電晶體，其等形成於該半導體基板上且提供成與該等電阻變化元件相關聯；複數個第一閘極電極，其等包含於該第一記憶體胞電晶體中且沿一第一方向延伸；一第一位元線，其電連接至該電阻變化元件且沿垂直於該第一方向之一第二方向延伸；一第二位元線，其電連接至該第一記憶體胞電晶體之一電流路徑之一端且沿該第二方向延伸；及複數個第一作用區域，其中形成該等第一記憶體胞電晶體，且該等第一作用區域沿依一第一角度與該第一方向交叉之一方向延伸。該半導體儲存裝置亦包含一位元線控制器，其包含：複數個第二記憶體胞電晶體，其等形成於該半導體基板上且各具有其中一端電連接至該第一位元線或該第二位元線之一電流路徑；複數個第二閘極電極，其等包含於該等第二記憶體胞電晶體中且沿該第一方向延伸；及複數個第二作用區域，其中形成該等第二記憶體胞電晶體，且該等第二作用區域沿依一第二角度與該第一方向交叉之一方向 延伸。
在下文中，將參考附圖來描述已建構之實施例。在以下描述中，由相同參考符號來標示具有實質上相同功能及結構之結構元件，且僅在需要時給出一重複描述。構成一參考符號之數字+「字母」或「連字符及數字」及構成一參考符號之符號+「數字」或「連字符及數字」用於區分由包含相同數字之參考符號標示且具有相同結構之元件。當無需區分由包含相同數字之參考符號指示之元件時，由僅包含數字或符號之一參考符號來標示此等元件。例如，當無需區分具有參考符號1a及1b之元件，由一參考符號1來籠統地標示此等元件。另外，例如，當無需區分具有參考符號WL1及WL2之元件，由一參考符號WL來籠統地標示此等元件。
應注意，圖式係示意圖，且一厚度與一平面尺寸之間之關係、層之間之厚度比率等等不同於實際情況。因此，應考量以下描述來判斷具體厚度及尺寸。不要說，圖式包含具有互不相同之尺寸關係或比率之部分。此外，待在下文中描述之實施例僅依實例方式繪示用於體現該等實施例之技術概念之裝置及方法，且該等實施例之技術概念未將結構組件之材料、形狀、結構、配置等等具體限制於以下所描述之情況。可在技術方案之範疇內對該等實施例之技術概念作出各種改變。
(第一實施例) <根據一第一實施例之一半導體儲存裝置之結構>
首先參考圖1，圖中示意性地描述根據一第一實施例之一半導體儲存裝置之一基本結構。圖1係繪示根據該第一實施例之該半導體儲存裝置之該結構的一方塊圖。
第一實施例之半導體儲存裝置1包含一記憶體胞陣列11、一控制器12、一DQ電路13、一位址命令電路14、一列解碼器15、一副孔 16、一位元線及源極線控制器17、一感測放大器/寫入驅動器18、一字線驅動器20及一內部電壓產生器21。副孔16產生與各記憶體胞陣列11相關聯之字線驅動器20之一控制信號及位元線及源極線控制器17之一控制信號。
記憶體胞陣列11係一MRAM，其中複數個記憶體胞MC二維地配置成一矩陣。各記憶體胞MC包含一MTJ元件22(圖中未展示)及一記憶體胞電晶體23(圖中未展示)。MTJ元件22係一磁性穿遂接面元件，其藉由電阻狀態之一變化而儲存資料，且可藉由一電流而重寫資料。記憶體胞電晶體23提供成與MTJ元件22相關聯，且經組態以在引起一電流流入相關聯之MTJ元件22中時呈現為導電的。
沿一列方向配置複數個字線WL且沿一行方向配置複數個位元線BL，使字線WL及位元線BL彼此交叉。兩個相鄰位元線BL構成一對，且記憶體胞MC提供成與字線WL與位元線對(為方便起見，此實施例中稱為一位元線BL及一源極線SL)之間之一相交點相關聯。各記憶體胞MC之MTJ元件22及記憶體胞電晶體23串聯連接於位元線對之間(例如串聯連接於BL與SL之間)。另外，記憶體胞電晶體23之閘極連接至字線WL。
將各種外部控制信號(例如一晶片選擇信號CS、一時脈信號CK及一時脈啟用信號CKE)輸入至控制器12中。控制器12控制位址命令電路14，且辨別一位址及一命令。
將一命令位址信號CAi輸入至位址命令電路14中。位址命令電路14將命令位址信號CAi轉移至列解碼器15及副孔16。
列解碼器15沿記憶體胞陣列11之字線方向安置於兩側上，且解碼已自位址命令電路14供應之命令位址信號CAi之一位址。
副孔16基於一外部控制信號而辨識藉由命令位址信號CAi之一命令或一位址，且控制字線驅動器20及位元線及源極線控制器17。
位元線及源極線控制器17沿記憶體胞陣列11之位元線方向安置於兩側上，且基於來自副孔16之一控制信號而控制位元線BL及源極線SL。
沿記憶體胞陣列11之一位元線方向安置感測放大器/寫入驅動器18。感測放大器連接至位元線BL，且藉由感測流入連接至所選字線WL之記憶體胞MC中之一電流而讀出儲存於記憶體胞中之資料。寫入驅動器連接至位元線BL，且藉由引起一電流流入連接至所選字線WL之記憶體胞MC中而寫入資料。
經由一資料匯流排19及DQ電路13而執行感測放大器/寫入驅動器18與一外部輸入/輸出端子DQ之間之資料之傳輸/接收。
字線驅動器20沿記憶體胞陣列11之字線方向安置於兩側上且連接至字線，且經組態以在讀取資料或寫入資料時將一電壓施加至所選字線WL。更明確言之，字線驅動器20經組態以根據由列解碼器15解碼之一列位址而將一電壓施加至所選字線WL。
內部電壓產生器21經提供以產生半導體儲存裝置1中之操作所需之一內部電壓(例如由一電源供應電壓升壓之一電壓)。此內部電壓產生器21亦由控制器12控制，且執行一升壓操作並產生一所需電壓。
<記憶體胞MC之寫入操作>
接著參考圖2，圖中示意性地描述根據第一實施例之記憶體胞MC之一寫入操作。圖2係繪示根據第一實施例之記憶體胞MC之寫入操作的一視圖。
如圖2中所繪示，根據第一實施例之記憶體胞MC之一MTJ元件22之一端連接至位元線BL，且MTJ元件22之另一端連接至一記憶體胞電晶體23之一電流路徑之一端。記憶體胞電晶體23之該電流路徑之另一端連接至源極線SL。利用一TMR(穿遂磁阻)效應之MTJ元件22具有由兩個鐵磁性層F及P及內插於該兩個鐵磁性層F與P之間之一非磁性層 (穿遂絕緣膜)B組成之一多層結構，且藉由一自旋極化穿遂效應引起之磁阻之一變化而儲存數位資料。MTJ元件22可藉由兩個鐵磁性層F、P之一磁化定向而呈現一低電阻狀態及一高電阻狀態。例如，若該低電阻狀態被界定為資料「0」且該高電阻狀態被界定為資料「1」，則位元資料「1」可儲存於MTJ元件22中。不用說，該低電阻狀態可被界定為資料「1」且該高電阻狀態可被界定為資料「0」。
例如，MTJ元件22經組態使得一固定層(釘紮層)P、一穿遂障壁層B及一記錄層(自由層)F依次被堆疊。釘紮層P及自由層F由一鐵磁材料形成，且穿遂障壁層B由一絕緣膜(例如Al2O3、MgO)形成。釘紮層P係具有磁化定向之一固定方向之一層。自由層F具有磁化定向之一可變方向，且由磁化之方向儲存資料。
若在寫入時引起一電流沿箭頭A1之一方向流動，則在一反平行狀態(AP狀態)中設定自由層F之磁化方向(相對於釘紮層P之磁化方向)，且設定一高電阻狀態(資料「1」)。若在寫入時引起一電流沿箭頭A2之一方向流動，則在一平行狀態(P狀態)中設定釘紮層P及自由層F之磁化方向，且設定一低電阻狀態(資料「0」)。依此方式，在MTJ元件中，可根據一電流之流動方向而寫入不同資料。
<根據第一實施例之記憶體胞陣列及其周邊電路之結構>
接著參考圖3至圖11，圖中示意性地描述根據第一實施例之記憶體胞陣列及其周邊電路之一佈局。圖3繪示根據第一實施例之記憶體胞陣列及其周邊電路之佈局之一實例。圖4係繪示根據第一實施例之記憶體胞陣列與位元線及源極線控制器之間之一關係的一方塊圖。圖5係繪示根據第一實施例之記憶體胞陣列與位元線及源極線控制器之間之關係的一電路圖。圖6係繪示根據第一實施例之記憶體胞陣列與一位元線控制器之間之一關係的一電路圖。圖7係繪示根據第一實施例之記憶體胞陣列與一源極線控制器之間之一關係的一電路圖。圖8 係繪示根據第一實施例之記憶體胞陣列與位元線控制器之間之關係的一佈局。圖9係沿圖8中之線A-A取得之一橫截面圖。圖10係沿圖8中之線B-B取得之一橫截面圖。圖11係繪示根據第一實施例之記憶體胞陣列與源極線控制器之間之關係的一佈局。
如圖3中所繪示，位元線及源極線控制器17沿各記憶體胞陣列11之一X方向提供於兩端上。與各記憶體胞陣列11並列之兩個位元線及源極線控制器17用於控制記憶體胞陣列11。
另外，如圖3中所展示，字線驅動器20沿各記憶體胞陣列11之一Y方向提供於兩端上。與各記憶體胞陣列11並列之兩個字線驅動器20用於控制記憶體胞陣列11。
副孔16提供於一行與一列之間之一相交點處，其中：在該行中配置字線驅動器20，且在該列中，配置位元線及源極線控制器17。
如圖4中所繪示，位元線及源極線控制器17包含一位元線選擇電路CG_BL及一源極線選擇電路CG_SL。
位元線選擇電路CG_BL包含開關電晶體24-1至24-n(n係1或大於1之一整數)，且將感測放大器/寫入驅動器18之一全域位元線GBL選擇性地連接至n個局域位元線LBL1至LBLn。
另外，源極線選擇電路CG_SL包含開關電晶體26-1至26-n，且選將感測放大器/寫入驅動器18之一全域源極線GSL擇性地連接至n個局域源極線LSL1至LSLn。
在記憶體胞陣列11中，啟動字線驅動器20之一輸出連接至其且對應於一所選記憶體胞之一字線。
位元線選擇電路CG_BL自副孔16接收一輸出信號。在位元線選擇電路CG_BL中，基於此輸出信號而接通n個開關電晶體24-1至24-n中之對應於一所選局域位元線LBLi(i係1或大於1之一整數)之一開關電晶體24-i。接著，所選局域位元線LBLi連接至全域位元線GBL，且連 接至感測放大器/寫入驅動器18。
類似地，源極線選擇電路CG_SL自副孔16接收一輸出信號。在源極線選擇電路CG_SL中，基於此輸出信號而接通n個開關電晶體26-1至26-n中之對應於一所選局域源極線LSLi之一開關電晶體26-i。接著，所選局域源極線LSLi連接至全域源極線GSL，且連接至感測放大器/寫入驅動器18。
如圖5中所繪示，位元線選擇電路CG_BL包含一行選擇電路17B1及一位元線放電電路17B2。
行選擇電路17B1包含用作開關電晶體24-1至24-n之記憶體胞電晶體24-1至24-n。一輸出信號自副孔16輸入至記憶體胞電晶體24-1至24-n之各者之閘極電極，且全域位元線GBL連接至記憶體胞電晶體24-1至24-n之各者之一電流路徑之一端。另外，各自記憶體胞電晶體24-1至24-n之電流路徑連接至相關聯之局域位元線LBL1至LBLn。
位元線放電電路17B2包含位於記憶體胞電晶體24-1至24-n與局域位元線LBL1至LBLn之間之重設電晶體25。基於來自副孔16之一重設信號，位元線放電電路17B2將局域位元線連接至一接地電位。更明確言之，一輸出信號自副孔16輸入至重設電晶體25之閘極。另外，局域位元線LBL1至LBLn之任一者連接至重設電晶體25之一電流路徑之一端，且該電流路徑之另一端連接至一接地電位。
此外，如圖5中所繪示，源極線選擇電路CG_SL包含一行選擇電路17S1及一源極線放電電路17S2。
行選擇電路17S1包含用作開關電晶體26-1至26-n之記憶體胞電晶體26-1至26-n。一輸出信號自副孔16輸入至記憶體胞電晶體26-1至26-n之各者之閘極電極，且全域源極線GSL連接至記憶體胞電晶體26-1至26-n之各者之一電流路徑之一端。另外，各自記憶體胞電晶體26-1至26-n之電流路徑連接至相關聯之局域源極線LSL1至LSLn。
源極線放電電路17S2包含位於記憶體胞電晶體26-1至26-n與局域源極線LSL1至LSLn之間之重設電晶體27。基於來自副孔16之一重設信號，源極線放電電路17S2將局域源極線連接至一接地電位。更明確言之，一輸出信號自副孔16輸入至重設電晶體27之閘極。另外，局域源極線LSL1至LSLn之任一者連接至重設電晶體27之一電流路徑之一端，且該電流路徑之另一端連接至一接地電位。
接著參考圖6，圖中更詳細地描述行選擇電路17B1之電路結構。為簡化描述，圖6中僅展示四個局域位元線LBL及四個局域源極線LSL，且僅展示記憶體胞陣列11中之八個記憶體胞MC。
如圖6中所繪示，一記憶體胞MC1包含：一MTJ元件22-1，其具有連接至一局域位元線LBL1之一端；及一電晶體23-1，其具有其中一端連接至一局域源極線LSL1且另一端連接至MTJ元件22-1之另一端之一電流路徑，且具有自一字線WL1接收一輸入之一閘極電極。另外，一記憶體胞MC2包含：一MTJ元件22-2，其具有連接至局域位元線LBL1之一端；及一電晶體23-2，其具有其中一端連接至局域源極線LSL1且另一端連接至MTJ元件22-2之另一端之一電流路徑，且具有自一字線WL2接收一輸入之一閘極電極。一記憶體胞MC3包含：一MTJ元件22-3，其具有連接至一局域位元線LBL2之一端；及一電晶體23-3，其具有其中一端連接至一局域源極線LSL2且另一端連接至MTJ元件22-3之另一端之一電流路徑，且具有自字線WL1接收一輸入之一閘極電極。一記憶體胞MC4包含：一MTJ元件22-4，其具有連接至局域位元線LBL2之一端；及一電晶體23-4，其具有其中一端連接至局域源極線LSL2且另一端連接至MTJ元件22-4之另一端之一電流路徑，且具有自字線WL2接收一輸入之一閘極電極。類似地，記憶體胞MC5及MC6連接至一局域位元線LBL3及一局域源極線LSL3，且記憶體胞MC7及MC8連接至一局域位元線LBL4及一局域源極線LSL4。另外， 記憶體胞MC5及MC7連接至字線WL1，且記憶體胞MC6及MC8連接至字線WL2。局域位元線LBL1至LBL4經由介層接觸件V1而分別連接至佈線線路M1。順便而言，如圖6中所展示，局域源極線LSL係佈線線路M1。然而，藉由下文將描述之稱作「M1cut」之一製造步驟，局域源極線LSL(參閱由圖中之虛線指示之橢圓部分)經實體地切斷使得可藉由經由介層接觸件V1將局域位元線LBL連接至M1而使局域位元線LBL與局域源極線LSL之間不發生短路。
另外，如圖6中所繪示，位元線放電電路17B2包含(例如)重設電晶體25-1至25-4。重設電晶體25-1具有其中一端連接至M1a且另一端連接至一接地電位之一電流路徑，且具有一重設信號RESET1b輸入至其之一閘極電極。重設電晶體25-2具有其中一端連接至M1b且另一端連接至一接地電位之一電流路徑，且具有一重設信號RESET2b輸入至其之一閘極電極。重設電晶體25-3具有其中一端連接至M1c且另一端連接至一接地電位之一電流路徑，且具有重設信號RESET1b輸入至其之一閘極電極。重設電晶體25-4具有其中一端連接至M1d且另一端連接至一接地電位之一電流路徑，且具有重設信號RESET2b輸入至其之一閘極電極。
此外，如圖6中所繪示，行選擇電路17B1包含開關電晶體24-1至24-4。開關電晶體24-1包含開關電晶體24-1a、24-1b、24-1c及24-1d，其等之各者具有其中一端經由一佈線線路LI-1而連接至佈線線路M1a且另一端經由一佈線線路LI-2而連接至一全域位元線GBL1(M1)之一電流路徑，且具有一控制信號CGE1b輸入至其之一閘極電極。
另外，開關電晶體24-2包含開關電晶體24-2a、24-2b、24-2c及24-2d，其等之各者具有其中一端經由一佈線線路LI-3而連接至佈線線路M1b且另一端經由一佈線線路LI-4而連接至全域位元線GBL1(M1)之一電流路徑，且具有一控制信號CGE2b輸入至其之一閘極電 極。
開關電晶體24-3包含開關電晶體24-3a、24-3b、24-3c及24-3d，其等之各者具有其中一端經由一佈線線路LI-5而連接至佈線線路M1c且另一端經由一佈線線路LI-6而連接至全域位元線GBL1(M1)之一電流路徑，且具有一控制信號CGE3b輸入至其之一閘極電極。
開關電晶體24-4包含開關電晶體24-4a、24-4b、24-4c及24-4d，其等之各者具有其中一端經由一佈線線路LI-7而連接至佈線線路M1d且另一端經由一佈線線路LI-8而連接至全域位元線GBL1(M1)之一電流路徑，且具有一控制信號CGE4b輸入至其之一閘極電極。
同時，藉由上述M1cut步驟而實體地切斷佈線線路M1a及全域位元線GBL1(M1)。類似地，藉由上述M1cut步驟而實體地切斷佈線線路M1b、M1c及M1b及全域位元線GBL1(M1)。
另外，全域位元線GBL1(M1)經由一介層接觸件V1而連接至一全域位元線GBL1(M2)。
在圖6之開關電晶體24-1至24-4之各者中，將四個電晶體當作一個電晶體來操作。替代地，在開關電晶體24-1至24-4之各者中，可將四個以上電晶體(例如8個或16個電晶體)當作一個電晶體來操作。
藉由相同製造步驟而形成由「M1」標示之佈線線路，藉由相同製造步驟而形成由「M2」標示之佈線線路，且藉由相同製造步驟而形成由「LI」標示之佈線線路。另外，藉由相同製造步驟而形成由「V1」標示之插塞。此外，記憶體胞陣列11之電晶體23、電晶體25及開關電晶體24-1a、24-1b、24-1c、24-1d、24-2a、24-2b、24-2c、24-2d、24-3a、24-3b、24-3c、24-3d、24-4a、24-4b、24-4c及24-4d係相同尺寸之記憶體胞電晶體。
接著參考圖7，圖中更詳細地描述行選擇電路17S1之電路結構。如同圖6，為簡化描述，圖7中僅展示四個局域位元線LBL及四個局域 源極線LSL，且僅展示記憶體胞陣列11中之八個記憶體胞MC。由於記憶體胞陣列11之結構相同於參考圖6所描述之結構，所以此處省略其描述。
如圖7中所繪示，源極線放電電路17S2包含(例如)重設電晶體27-1至27-4。重設電晶體27-1具有其中一端連接至M1a且另一端連接至一接地電位之一電流路徑，且具有一重設信號RESET1s輸入至其之一閘極電極。重設電晶體27-2具有其中一端連接至M1b且另一端連接至一接地電位之一電流路徑，且具有一重設信號RESET2s輸入至其之一閘極電極。重設電晶體27-3具有其中一端連接至M1c且另一端連接至一接地電位之一電流路徑，且具有重設信號RESET1s輸入至其之一閘極電極。重設電晶體27-4具有其中一端連接至M1d且另一端連接至一接地電位之一電流路徑，且具有重設信號RESET2s輸入至其之一閘極電極。
此外，如圖7中所繪示，行選擇電路17S1包含開關電晶體26-1至26-4。開關電晶體26-1包含開關電晶體(記憶體胞電晶體)26-1a、26-1b、26-1c及26-1d，其等之各者具有其中一端經由一佈線線路LI-9而連接至佈線線路M1a且另一端經由一佈線線路LI-10而連接至一全域源極線GSL1(M1)之一電流路徑，且具有一控制信號CGE1s輸入至其之一閘極電極。
另外，開關電晶體26-2包含開關電晶體(記憶體胞電晶體)26-2a、26-2b、26-2c及26-2d，其等之各者具有其中一端經由一佈線線路LI-11而連接至佈線線路M1b且另一端經由一佈線線路LI-12而連接至全域源極線GSL1(M1)之一電流路徑，且具有一控制信號CGE2s輸入至其之一閘極電極。
開關電晶體26-3包含開關電晶體(記憶體胞電晶體)26-3a、26-3b、26-3c及26-3d，其等之各者具有其中一端經由一佈線線路LI-13而 連接至佈線線路M1c且另一端經由一佈線線路LI-14而連接至全域源極線GSL1(M1)之一電流路徑，且具有一控制信號CGE3s輸入至其之一閘極電極。
開關電晶體26-4包含開關電晶體(記憶體胞電晶體)26-4a、26-4b、26-4c及26-4d，其等之各者具有其中一端經由一佈線線路LI-15而連接至佈線線路M1d且另一端經由一佈線線路LI-16而連接至全域源極線GSL1(M1)之一電流路徑，且具有一控制信號CGE4s輸入至其之一閘極電極。
同時，藉由上述M1cut步驟而實體地切斷佈線線路M1a及全域源極線GSL1(M1)。類似地，藉由上述M1cut步驟而實體地切斷佈線線路M1b、M1c及M1d及全域源極線GSL1(M1)。
另外，全域源極線GSL1(M1)經由一介層接觸件V1而連接至一全域源極線GSL1(M2)。
在圖7之開關電晶體26-1至26-4之各者中，將四個電晶體當作一個電晶體來操作。替代地，在開關電晶體26-1至26-4之各者中，可將四個以上電晶體(例如8個電晶體或16個電晶體)當作一個電晶體來操作。
藉由相同製造步驟而形成由「M1」標示之佈線線路，藉由相同製造步驟而形成由「M2」標示之佈線線路，且藉由相同製造步驟而形成由「LI」標示之佈線線路。另外，藉由相同製造步驟而形成由「V1」標示之插塞。此外，記憶體胞陣列11之電晶體23、重設電晶體(記憶體胞電晶體)27及開關電晶體(記憶體胞電晶體)26-1a、26-1b、26-1c、26-1d、26-2a、26-2b、26-2c、26-2d、26-3a、26-3b、26-3c、26-3d、26-4a、26-4b、26-4c及26-4d係相同尺寸之記憶體胞電晶體。
接著參考圖8至圖10，圖中描述行選擇電路17B1之佈局。為簡化 描述，圖8中僅展示八個局域位元線LBL及八個局域源極線LSL，且僅展示記憶體胞陣列11中之八個字線WL。另外，在圖8至圖10中，將字線WL(閘極電極GC)之延伸方向設定為一列方向(第一方向)，且將實質上垂直於該列方向之一方向設定為一行方向(第二方向)。位元線BL及源極線SL沿該行方向延伸。
如圖8至圖10中所繪示，在記憶體胞陣列11中，行選擇電路17B1及位元線放電電路17B2、記憶體胞電晶體23、24、25提供於閘極電極GC與作用區域AA之間之相交點處。兩個記憶體胞電晶體23、24、25提供成與一個作用區域AA相關聯。
如圖8中所繪示，在第一實施例中，記憶體胞陣列11之作用區域AA、位元線放電電路17B2及行選擇電路17B1沿依一預定角度與閘極電極GC交叉之一方向延伸。明確言之，作用區域AA依一預定角度相對於列方向傾斜。例如，在第一實施例中，作用區域AA沿依(90-atan(1/3))之一角度與閘極電極GC交叉之一方向延伸。明確言之，作用區域AA依約71.565°之一角度相對於列方向傾斜。
2012年3月14日申請且名稱為「SEMICONDUCTOR STORAGE DEVICE」之美國專利申請案第13/420,106號中揭示記憶體胞陣列11之組態。此等專利申請案之全文以引用之方式併入本文中。
另外，在第一實施例中，沿行方向之閘極電極GC(字線WL)之寬度或相鄰閘極電極GC(字線WL)之間之距離係沿列方向之作用區域AA之寬度或相鄰作用區域AA之間之距離之大3/2倍或2/3倍大。
例如，沿行方向之閘極電極GC之寬度或相鄰閘極電極GC之間之距離係約34.8奈米。作用區域AA之寬度或相鄰作用區域AA之間之距離係約21.923奈米。作用區域AA依atan(1/3)度(約18.435°)之一角度相對於行方向傾斜。據此，沿列方向之作用區域AA之寬度或相鄰作用區域AA之間之距離係約23.2奈米。因此，在此情況中，沿行方向之 閘極電極GC之寬度或相鄰閘極電極GC之間之距離係沿列方向之作用區域AA之寬度或相鄰作用區域AA之間之距離之3/2倍大。
由於位元線BL及源極線SL之間距係作用區域AA之間距之1.5倍大，所以位元線BL及源極線SL(行)之間距與字線WL(列)之間距之間之比率係1：1。另一方面，作用區域AA之線及空間與閘極電極GC(字線WL)之線及空間之間之比率係2：3。
依此方式，藉由(例如)使作用區域AA依(90-atan(1/3))之一角度相對於列方式傾斜，且藉由將作用區域AA與閘極電極GC(字線WL)之間之間距之比率設定為2：3，可依相等間隔(相等間距)沿行方向及列方向配置MTJ元件22。在上述具體實例中，沿行方向及列方向相鄰之MTJ元件22之間之間隔係約69.6奈米。
如圖8及圖9中所繪示，在記憶體胞陣列11中，MTJ元件22提供於一介層接觸件V0上之一上電極UE與介層接觸件V0之間之一位置處。兩個MTJ元件22形成於作用區域AA之兩端處，且經由相關聯之記憶體胞電晶體23而連接至一共同源極區域100a(S)。一個MTJ元件22及一個記憶體胞電晶體23構成一記憶體胞MC。明確言之，以兩個記憶體胞電晶體23(記憶體胞MC)為單位沿作用區域AA之延伸方向隔離作用區域AA，且在各作用區域AA中提供兩個記憶體胞MC。
如圖8及圖9中所展示，在記憶體胞陣列11中，作用區域AA及裝置隔離區域(淺溝渠隔離區(STI))104交替地形成於一半導體基板100上。記憶體胞電晶體23形成於作用區域AA上。記憶體胞電晶體23包含內埋於半導體基板100中之一閘極電極102(字線WL)，且包含閘極電極102之兩側上之一N+類型之一源極區域100a(S)及一汲極區域100b(D)。同時，由一絕緣層101使閘極電極102與半導體基板100絕緣地隔離。另外，由一絕緣層103使閘極電極102與佈線線路M1、M2絕緣地隔離。
兩個記憶體胞電晶體23形成於相同作用區域AA中，且此等兩個記憶體胞電晶體23共用源極區域100a(S)或汲極區域100b(D)。假定：兩個記憶體胞電晶體23共用源極區域100a(S)。
記憶體胞電晶體23之共同源極區域100a(S)經由一接觸插塞106(CB)而電連接至由一第一金屬佈線層形成之一第一佈線線路M1。第一佈線線路M1用作一局域源極線LSL。
記憶體胞電晶體23之汲極區域100b(D)經由介層接觸件V0而電連接至MTJ元件22之一下端(例如一釘紮層)。
MTJ元件22之一上端(例如一自由層)連接至上電極UE。沿列方向，兩個相鄰MTJ元件22之上端連接至共同上電極UE，且上電極UE連接至由一第二金屬佈線層形成之一第二佈線線路M2。第二佈線線路M2用作一局域位元線LBL。提供用於佈線線路之間之絕緣之一層間絕緣膜(層間介電質)ILD。
在一資料寫入或資料讀取操作中，驅動對應於一特定記憶體胞MC之一閘極電極GC(字線WL)以選擇此記憶體胞MC。藉此，使連接至字線WL且沿列方向配置之複數個記憶體胞電晶體呈現為導電的。接著，藉由在一特定行之位元線BL1與源極線SL1之間施加一電壓而選擇對應於所選字線WL與所選位元線BL1及源極線SL1之間之一相交點之一記憶體胞MC，且可引起一電流經由記憶體胞電晶體而流動至所選記憶體胞MC之MTJ元件。
如圖8及圖10中所繪示，在行選擇電路17B1中，作用區域AA及裝置隔離區域(淺溝渠隔離區(STI))104交替地形成於半導體基板100上。記憶體胞電晶體24形成於作用區域AA中。記憶體胞電晶體24包含內埋於半導體基板100中之一閘極電極102(字線WL)，且包含閘極電極102之兩側上之一N+類型之一源極區域100a(S)及一汲極區域100b(D)。同時，由一絕緣層101使閘極電極102與半導體基板100絕緣 地隔離。另外，由一絕緣層103使閘極電極102與佈線線路M1、M2絕緣地隔離。
兩個記憶體胞電晶體24形成於相同作用區域AA中，且此等兩個記憶體胞電晶體24共用源極區域100a(S)或汲極區域100b(D)。假定：兩個記憶體胞電晶體24共用源極區域100a(S)。
記憶體胞電晶體24之共同源極區域100a(S)經由一介層接觸件VL1而電連接至一佈線線路LI。另外，佈線線路LI經由提供於佈線線路LI上之一介層接觸件VL2而電連接至由一第一金屬佈線層形成且用作一全域位元線GBL之一第一佈線線路M1。
包含一閘極電極CGE2之記憶體胞電晶體24之汲極區域100b(D)經由一介層接觸件VL1而電連接至一佈線線路LI。另外，佈線線路LI經由提供於佈線線路LI上之一介層接觸件VL2而電連接至由一第一金屬佈線層形成之一第一佈線線路M1。此佈線線路M1經由提供於記憶體胞陣列11與位元線放電電路17B2之間之一介層接觸件V1而電連接至局域位元線LBL2。
包含一閘極電極CGE3之記憶體胞電晶體24之汲極區域100b(D)經由一介層接觸件VL1而電連接至一佈線線路LI。另外，佈線線路LI經由提供於佈線線路LI上之一介層接觸件VL2(圖中未展示)而電連接至由一第一金屬佈線層形成之一第一佈線線路M1(圖中未展示)。此佈線線路M1經由提供於記憶體胞陣列11與位元線放電電路17B2之間之一介層接觸件V1而電連接至局域位元線LBL3。提供用於佈線線路之間之絕緣之一層間絕緣膜(層間介電質)ILD。此外，一佈線線路M2經由ILD而提供於佈線線路M1上。此佈線線路M2用作一全域位元線GBL，且經由介層接觸件V1而電連接至佈線線路M1(GBL)。
在位元線放電電路17B2中，記憶體胞電晶體25具有相同於記憶體胞電晶體23、24之結構。如上文所描述，記憶體胞電晶體23、24及 25具有相同結構及尺寸。
接著參考圖11，圖中示意性地描述行選擇電路17S1及源極線放電電路17S2之佈局。為簡化描述，圖11中僅展示八個局域位元線LBL及八個局域源極線LSL，且僅展示記憶體胞陣列11中之八個字線WL。
如圖11中所繪示，行選擇電路17S1及源極線放電電路17S2之結構相同於參考圖8所描述之行選擇電路17B1及位元線放電電路17B2之結構。因此，記憶體胞陣列11之記憶體胞電晶體23、行選擇電路17B1之電晶體26及位元線放電電路17B2之電晶體27具有相同結構及尺寸。
如上文已描述，在第一實施例中之行選擇電路17B1、17S1、位元線放電電路17B2及源極線放電電路17S2中，電晶體24至27可安置成具有記憶體胞陣列11中之字線WL之間距。然而，沿行方向相鄰之電晶體之間需要裝置隔離，且一個閘極電極需要相對於三個閘極電極而設定為具有一接地電位(GND)。為簡化描述，圖6及圖7中未展示該閘極電極(GND)。
<根據第一實施例之半導體儲存裝置之製造方法>
接著參考圖12，圖中示意性地描述根據第一實施例之半導體儲存裝置之一基本製造方法。圖12係示意性地繪示根據第一實施例之半導體儲存裝置之基本製造方法的一流程圖。
圖12依一同時方式繪示記憶體胞陣列11之一製程及行選擇電路17B1、17S1、位元線放電電路17B2及源極線放電電路17S2之一製程。為簡化描述，將行選擇電路17B1、17S1簡稱為「行選擇電路」，且將位元線放電電路17B2及源極線放電電路17S2簡稱為「放電電路」。
[步驟S1001](目標區域：記憶體胞陣列、行選擇電路及放電電 路)
一硬遮罩(圖中未展示)形成於半導體基板100上。具有一線及空间(L/S)圖案之一條紋形狀之一光阻劑(圖中未展示)形成於該硬遮罩上。接著，將該光阻劑用作為一遮罩，處理該硬遮罩，且藉由使用該經處理之硬遮罩而將該L/S圖案轉印至半導體基板100之表面上。隨後，一處理膜(圖中未展示)或一光阻劑(圖中未展示)塗覆於半導體基板100上。
[步驟S1002](目標區域：記憶體胞陣列、行選擇電路及放電電路)
一交錯圖案形成於該光阻劑上以依預定間隔切割已轉印於半導體基板100上之該L/S圖案。使用該光阻劑及該處理膜，依預定間隔切割(AA切割)已轉移於半導體基板100上之該L/S圖案。接著，將一絕緣膜內埋於半導體基板100之凹槽中。藉此，切割區域變為一淺溝渠隔離區STI。在以下描述中，為簡化描述，將形成於半導體基板100上之一突出部分稱為一作用區域AA。
[步驟S1003](目標區域：記憶體胞陣列、行選擇電路及放電電路)
一硬遮罩(圖中未展示)形成於半導體基板100上。具有一L/S圖案之一條紋形狀之一光阻劑(圖中未展示)形成於該硬遮罩上。此L/S圖案沿依一預定角度與作用區域AA交叉之一方向延伸。接著，將該光阻劑用作為一遮罩，處理該硬遮罩，且藉由使用該經處理之硬遮罩而將該L/S圖案轉印至半導體基板100之表面上。隨後，絕緣膜101、103、104及閘極電極102形成於該L/S圖案中。
[步驟S1004](目標區域：行選擇電路及放電電路)
依據以上描述，在行選擇電路及放電電路中，介層接觸件VL1形成於作用區域AA之源極區域及汲極區域上。
[步驟S1005](目標區域：行選擇電路及放電電路)
隨後，在行選擇電路及放電電路中，佈線線路LI形成於介層接觸件VL1上。由佈線線路LI將複數個記憶體胞電晶體並聯電連接。
[步驟S1006](目標區域：行選擇電路及放電電路)
接著，在行選擇電路及放電電路中，介層接觸件VL2形成於佈線線路LI上。
[步驟S1007](目標區域：記憶體胞陣列)
隨後，在記憶體胞陣列11中，一接觸插塞CB形成於半導體基板100之源極區域100a(S)上。
[步驟S1008](目標區域：記憶體胞陣列、行選擇電路及放電電路)
接著，佈線線路M1形成於介層接觸件VL2及接觸插塞CB上。
[步驟S1009](目標區域：行選擇電路及放電電路)
隨後，切割(M1切割)行選擇電路及放電電路中之佈線線路M1之部分，該等部分需要被實體地切割。
[步驟S1010](目標區域：記憶體胞陣列)
接著，在記憶體胞陣列中，介層接觸件V0形成於半導體基板100之汲極區域100b(D)上。
[步驟S1011](目標區域：記憶體胞陣列)
隨後，在記憶體胞陣列中，MTJ元件22形成於介層接觸件V0上。
[步驟S1012](目標區域：記憶體胞陣列)
接著，在記憶體胞陣列中形成連接兩個MTJ元件22之一上電極UE。
[步驟S1013](目標區域：行選擇電路及放電電路)
接著，在行選擇電路及放電電路中，介層接觸件V1形成於佈線 線路M1上。
[步驟S1014](目標區域：記憶體胞陣列、行選擇電路及放電電路)
隨後，佈線線路M2形成於介層接觸件V1上。
如上文已描述，在步驟S1001、S1002、S1003、S1008及S1014中依一同時方式執行記憶體胞陣列、行選擇電路及放電電路之製程。
<根據第一實施例之半導體儲存裝置之有利效應>
根據上述第一實施例，記憶體胞陣列11之作用區域AA、行選擇電路17B1、17S1、位元線放電電路17B2及源極線放電電路17S2依一預定角度與閘極電極GC交叉。另外，記憶體胞陣列11中之記憶體胞電晶體、行選擇電路17B1、17S1、位元線放電電路17B2及源極線放電電路17S2具有實質上相同結構及尺寸。
依此方式，可藉由使用記憶體胞陣列11之記憶體胞規則來佈置行選擇電路17B1、17S1、位元線放電電路17B2及源極線放電電路17S2而減小行選擇電路17B1、17S1、位元線放電電路17B2及源極線放電電路17S2之尺寸。
另外，當利用其中作用區域AA及閘極電極GC依一特定角度交叉之程序時，可抑制記憶體胞之間之變動且可改良製造良率。
此外，由於相同程序可用於記憶體胞陣列11、行選擇電路17B1、17S1、位元線放電電路17B2及源極線放電電路17S2，所以不會給製程新增負擔。
(第二實施例)
接著，描述根據一第二實施例之一半導體儲存裝置。在該第二實施例中，給出副孔之結構之一額外描述。在該第二實施例中，由相同參考符號標示具有實質上相同於上述第一實施例之功能及結構之結構元件，且僅在需要時給出一重複描述。
<根據一第二實施例之一半導體儲存裝置之結構>
參考圖13及圖14A、圖14B、圖14C及圖14D，圖中描述根據第二實施例之半導體儲存裝置。圖13係示意性地繪示副孔之結構的一方塊圖，圖14A係繪示一行選擇電路驅動器之一反相器的一電路圖，圖14B係繪示該行選擇電路驅動器之一SWD驅動器的一電路圖，圖14C係該SWD驅動器之一電路圖，且圖14D係一BL/SL重設驅動器之一電路圖。
如圖13中所繪示，副孔16包含一SWD驅動器16a、一BL/SL重設驅動器16b及一行選擇電路驅動器16c。另外，字線驅動器20包含SWD(子字線解碼器)驅動器20a及20b。
另外，如圖13、圖14A及圖14B中所繪示，行選擇電路驅動器16c包含一反相器30及一SWD驅動器31。反相器30包含：一P型金屬氧化物半導體場效電晶體(PMOSFET)30a，其具有其中一端供應有VPP且另一端連接至一節點N1之一電流路徑，且具有一驅動信號FYB輸入至其之一閘極；及一N型金屬氧化物半導體場效電晶體(NMOSFET)30b，其具有其中一端連接至節點N1且另一端連接至一接地電位之一電流路徑，且具有驅動信號FYB輸入至其之一閘極。自節點N1輸出一信號FY。行選擇電路驅動器16c包含(例如)兩個此等反相器30。
SWD驅動器31包含：一PMOSFET 31a，其具有其中一端被輸入FY且另一端連接至一節點N2之一電流路徑，且具有一選擇信號MLYB輸入至其之一閘極；一NMOSFET 31b，其具有其中一端連接至節點N2且另一端連接至一接地電位之一電流路徑，且具有選擇信號MLYB輸入至其之一閘極；及一NMOSFET 31c，其具有其中一端連接至節點N2且另一端連接至一接地電位之一電流路徑，且具有驅動信號FYB輸入至其之一閘極。自節點N2輸出一信號SLY。行選擇電路驅動器16c包含(例如)八個此等SWD驅動器31。
另外，如圖13及圖14C中所繪示，SWD驅動器16a包含：一PMOSFET 32a，其具有其中一端供應有VPP且另一端連接至一節點N3之一電流路徑，且具有一驅動信號FXB輸入至其之一閘極；及一NMOSFET 32b，其具有其中一端連接至節點N3且另一端連接至一接地電位之一電流路徑，且具有驅動信號FXB輸入至其之一閘極。自節點N3輸出一信號FX。
此外，如圖13及圖14D中所繪示，BL/SL重設驅動器16b包含：一PMOSFET 33a，其具有其中一端供應有VPP且另一端連接至一節點N4之一電流路徑，且具有一驅動信號DIS輸入至其之一閘極；及一NMOSFET 33b，其具有其中一端連接至節點N4且另一端連接至一接地電位之一電流路徑，且具有驅動信號DIS輸入至其之一閘極。自節點N4輸出一信號DISB。
此外，如圖13中所繪示，一反相器32提供於相鄰於副孔16之一區域中。反相器32將信號FY(四個信號)供應至相鄰副孔16之SWD驅動器31。
<根據第二實施例之半導體儲存裝置之有利效應>
如上述圖13中所繪示，SWD驅動器20a及20b及SWD驅動器31之結構係相同的。
另外，經由形成於佈線線路M2上之佈線線路M3而輸入信號，該等信號輸入至副孔16中之各自電路。
可藉由使用具有上述結構之副孔16(如圖13中所展示)而使沿位元線BL及源極線SL之方向之位元線及源極線控制器17之長度與副孔16之長度實質上相等。
明確言之，可藉由根據SWD驅動器20a及20b來佈置副孔16之SWD驅動器31而佈置副孔16，且SWD驅動器20a及20b與位元線及源極線控制器17之間之一相交部分處無一無用空間。
同時，在上述第一實施例中，依預定間隔切割作用區域AA。然而，可不切割作用區域AA。
另外，在上述第一實施例中，作用區域AA依約71.565°之一角度相對於列方向傾斜，但實施例不受限於此實例。例如，作用區域AA可經組態以沿依(90-atan(1/2))之一角度與閘極電極GC交叉之一方向延伸。替代地，作用區域AA可經組態以沿依45°與閘極電極GC交叉之一方向延伸。
在上述實施例之各者中，已依例示方式將MRAM描述為儲存裝置。然而，實施例亦可實施為其他電阻變化型記憶體，其包含相同於第一實施例及第二實施例中所繪示之元件之元件，例如用於一PRAM或PCRAM(相變隨機存取記憶體)或一ReRAM(電阻性隨機存取記憶體)中之一元件。
此外，在上述實施例之各自中，為方便起見，已將位元線對稱為位元線BL及源極線SL。然而，實施例不受限於此實例，且可將位元線對稱為(例如)一第一位元線及一第二位元線。
儘管已描述某些實施例，但此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文所描述之新穎方法及系統可體現為各種其他形式；此外，可在不背離本發明之精神之情況下對本文所描述之方法及系統之形式作出各種省略、替代及改變。隨附技術方案及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
11‧‧‧記憶體胞陣列
17B1‧‧‧行選擇電路
17B2‧‧‧位元線放電電路
22‧‧‧磁性穿隧接面(MTJ)元件
23‧‧‧記憶體胞電晶體

Claims (19)

  1. 一種半導體儲存裝置，其包括：一記憶體胞陣列，其包含：複數個電阻變化元件，其等形成於一半導體基板上；複數個第一記憶體胞電晶體，其等形成於該半導體基板上且設置成與該等電阻變化元件相關聯；複數個第一閘極電極，其等包含於該等第一記憶體胞電晶體中且沿一第一方向延伸；第一位元線，其等分別電連接至該等電阻變化元件且沿垂直於該第一方向之一第二方向延伸；第二位元線，其等分別電連接至該等第一記憶體胞電晶體之一電流路徑之一端且沿該第二方向延伸；及複數個第一作用區域，其中形成該等第一記憶體胞電晶體，且該等第一作用區域沿依一第一角度與該第一方向交叉之一方向延伸；及一位元線控制器，其包含：複數個第二記憶體胞電晶體，其等形成於該半導體基板上且各具有其中一端電連接至該等第一位元線或該等第二位元線之一電流路徑；複數個第二閘極電極，其等包含於該等第二記憶體胞電晶體中且沿該第一方向延伸；及複數個第二作用區域，其中形成該等第二記憶體胞電晶體，且該等第二作用區域沿依一第二角度與該第一方向交叉之一方向延伸。
  2. 如請求項1之半導體儲存裝置，其進一步包括一放電電路，該放 電電路包含：複數個第三記憶體胞電晶體，其等形成於該半導體基板上，且各具有其中一端電連接至該等第一位元線或該等第二位元線且其中另一端電連接至一接地電位之一電流路徑；複數個第三閘極電極，其等包含於該等第三記憶體胞電晶體中且沿該第一方向延伸；及複數個第三作用區域，其中形成該等第三記憶體胞電晶體，且該等第三作用區域沿依一第三角度與該第一方向交叉之一方向延伸。
  3. 如請求項2之半導體儲存裝置，其中該等第一記憶體胞電晶體、該等第二記憶體胞電晶體及該等第三記憶體胞電晶體具有實質上相同尺寸。
  4. 如請求項2之半導體儲存裝置，其中該第一角度、該第二角度及該第三角度係相等的。
  5. 如請求項1之半導體儲存裝置，其進一步包括經組態以控制沿該第一方向設置於該記憶體胞陣列之一端部分附近之該等第一閘極電極之一第一驅動器。
  6. 如請求項5之半導體儲存裝置，其進一步包括經組態以控制沿該第一方向上設置於該位元線控制器之一端部分附近之該等第二閘極電極之一第二驅動器。
  7. 如請求項6之半導體儲存裝置，其中該第二驅動器包括相同於該第一驅動器之電路。
  8. 如請求項6之半導體儲存裝置，其中沿該第二方向之該位元線控制器之一長度實質上等於沿該第二方向之該第二驅動器之一長度。
  9. 如請求項1之半導體儲存裝置，其中預定數目個該等第二記憶體 胞電晶體具有並聯電連接之電流路徑，且具有相同信號輸入至其之閘極電極。
  10. 如請求項1之半導體儲存裝置，其中該位元線控制器包括：一第一位元線控制器，其經組態以控制複數個該等第一位元線；及一第二位元線控制器，其經組態以控制複數個該等第二位元線。
  11. 一種半導體儲存裝置，其包括一記憶體胞陣列，該記憶體胞陣列包含：複數個電阻變化元件，其等形成於一半導體基板上；複數個第一記憶體胞電晶體，其等形成於該半導體基板上且設置成與該等電阻變化元件相關聯；複數個第一閘極電極，其等包含於該等第一記憶體胞電晶體中且沿一第一方向延伸；第一位元線，其等分別電連接至該等電阻變化元件且沿垂直於該第一方向之一第二方向延伸；第二位元線，其等分別電連接至該等第一記憶體胞電晶體之一電流路徑之一端且沿該第二方向延伸；及複數個第一作用區域，其中形成該等第一記憶體胞電晶體，且該等第一作用區域設置於兩個電阻變化元件下方以夾置於沿該第一方向彼此相鄰之兩個該等第一閘極之間；該半導體儲存裝置進一步包括一位元線控制器，該位元線控制器包含：複數個第二記憶體胞電晶體，其等形成於該半導體基板上且各具有其中一端電連接至該等第一位元線或該等第二位元線之一電流路徑；複數個第二閘極電極，其等包含於該等第二記憶體胞電晶體 中且沿該第一方向延伸；及複數個第二作用區域，其中形成該等第二記憶體胞電晶體，且該等第二作用區域具有相同於該等第一作用區域之形狀。
  12. 如請求項11之半導體儲存裝置，其進一步包括一放電電路，該放電電路包含：複數個第三記憶體胞電晶體，其等形成於該半導體基板上，且各具有其中一端電連接至該等第一位元線或該等第二位元線且其中另一端電連接至一接地電位之一電流路徑；複數個第三閘極電極，其等包含於該等第三記憶體胞電晶體中且沿該第一方向延伸；及複數個第三作用區域，其中形成該等第三記憶體胞電晶體，且該等第三作用區域具有相同於該等第一作用區域之形狀。
  13. 如請求項12之半導體儲存裝置，其中該等第一記憶體胞電晶體、該等第二記憶體胞電晶體及該等第三記憶體胞電晶體具有實質上相同尺寸。
  14. 如請求項12之半導體儲存裝置，其進一步包括經組態以控制沿該第一方向設置於該記憶體胞陣列之一端部分附近之該等第一閘極電極之一第一驅動器。
  15. 如請求項14之半導體儲存裝置，其進一步包括經組態以控制沿該第一方向設置於該位元線控制器之一端部分附近之該等第二閘極電極之一第二驅動器。
  16. 如請求項15之半導體儲存裝置，其中該第二驅動器包括相同於該第一驅動器之電路。
  17. 如請求項15之半導體儲存裝置，其中沿該第二方向之該位元線控制器之一長度實質上等於沿該第二方向之該第二驅動器之一長度。
  18. 如請求項11之半導體儲存裝置，其中預定數目個該等第二記憶體胞電晶體具有並聯電連接之電流路徑，且具有相同信號輸入至其之閘極電極。
  19. 如請求項11之半導體儲存裝置，其中該位元線控制器包括：一第一位元線控制器，其經組態以控制複數個該等第一位元線；及一第二位元線控制器，其經組態以控制複數個該等第二位元線。
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