KR102379706B1 - 가변 저항 메모리 소자 - Google Patents

가변 저항 메모리 소자 Download PDF

Info

Publication number
KR102379706B1
KR102379706B1 KR1020170139546A KR20170139546A KR102379706B1 KR 102379706 B1 KR102379706 B1 KR 102379706B1 KR 1020170139546 A KR1020170139546 A KR 1020170139546A KR 20170139546 A KR20170139546 A KR 20170139546A KR 102379706 B1 KR102379706 B1 KR 102379706B1
Authority
KR
South Korea
Prior art keywords
bit line
memory cell
resistance
switching elements
electrically connected
Prior art date
Application number
KR1020170139546A
Other languages
English (en)
Other versions
KR20190046222A (ko
Inventor
이정혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170139546A priority Critical patent/KR102379706B1/ko
Priority to US15/987,483 priority patent/US10418414B2/en
Priority to CN201810864101.1A priority patent/CN109712657B/zh
Publication of KR20190046222A publication Critical patent/KR20190046222A/ko
Application granted granted Critical
Publication of KR102379706B1 publication Critical patent/KR102379706B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
    • H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3286—Spin-exchange coupled multilayers having at least one layer with perpendicular magnetic anisotropy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Abstract

본 발명의 가변 저항 메모리 소자는 복수개의 메모리 셀들을 포함하되, 개개의 메모리 셀은 스위칭 소자와 직렬로 연결된 저항 감지 요소를 포함한다. 더하여, 가변 저항 메모리 소자는 제1 방향으로 연장되고 상기 개개의 메모리 셀의 스위칭 소자의 게이트와 연결된 복수개의 워드 라인들과, 상기 제1 방향과 수직한 제2 방향으로 연장된 복수개의 비트 라인들을 포함한다. 상기 비트 라인들중 제1 비트 라인의 제1 접속 노드는 상기 복수개의 메모리 셀들의 저항 감지 요소들과 전기적으로 연결되고, 상기 비트 라인들중 상기 제1 비트 라인과 인접한 제2 비트 라인의 제2 접속 노드는 상기 복수개의 메모리 셀들의 스위칭 소자들과 전기적으로 연결된다. 상기 제1 비트 라인 및 상기 제2 비트 라인의 상기 제1 방향의 폭은 상기 워드 라인들의 상기 제2 방향의 폭보다 3배 내지 4배 크다.

Description

가변 저항 메모리 소자{variable resistance memory device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는 저항 감지 요소를 포함하는 가변 저항 메모리 소자에 관한 것이다.
가변 저항 메모리 소자는 인가 전압에 따른 저항 감지 요소, 예컨대 가변 저항층의 전류 전달 특성을 이용한다. 가변 저항 메모리 소자는 가변 저항층의 상부 및 하부에 배선 라인들(또는 도전 라인들), 예컨대 비트 라인이나 소스 라인이 전기적으로 연결될 수 있다. 이에 따라, 가변 저항 메모리 소자는 배선 라인들의 라인 저항 또는 기생 저항을 낮추고 회로 구성을 간편하게 하는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 비트 라인과 같은 배선 라인들의 저항을 감소시킴과 아울러 회로 구성을 간편하게 할 수 있는 가변 저항 메모리 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 복수개의 메모리 셀들을 포함하되, 개개의 메모리 셀은 스위칭 소자와 직렬로 연결된 저항 감지 요소를 포함한다. 가변 저항 메모리 소자는 제1 방향으로 연장되고 상기 개개의 메모리 셀의 스위칭 소자의 게이트와 연결된 복수개의 워드 라인들과, 상기 제1 방향과 수직한 제2 방향으로 연장된 복수개의 비트 라인들을 포함한다.
상기 비트 라인들중 제1 비트 라인의 제1 접속 노드는 상기 복수개의 메모리 셀들의 저항 감지 요소들과 전기적으로 연결되고, 상기 비트 라인들중 상기 제1 비트 라인과 인접한 제2 비트 라인의 제2 접속 노드는 상기 복수개의 메모리 셀들의 스위칭 소자들과 전기적으로 연결된다. 상기 제1 비트 라인 및 상기 제2 비트 라인의 상기 제1 방향의 폭은 상기 워드 라인들의 상기 제2 방향의 폭보다 3배 내지 4배 크다.
본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 복수개의 스위칭 소자들과 복수개의 저항 감지 요소들을 포함하는 복수개의 메모리 셀들을 포함하되, 개개의 메모리 셀은 개개의 스위칭 소자와 직렬로 연결된 개개의 저항 감지 요소를 포함한다.
가변 저항 메모리 소자는 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 워드 라인들을 포함하고, 개개의 워드 라인은 상기 개개의 메모리 셀의 스위칭 소자의 게이트와 연결되고; 및 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 떨어져 있는 복수개의 비트 라인들을 포함한다.
상기 비트 라인들중 제1 비트 라인의 제1 접속 노드는 상기 복수개의 저항 감지 요소들중 첫번째 저항 감지 요소들과 연결됨과 아울러 상기 비트 라인들중 상기 제1 비트 라인과 인접한 제2 비트 라인의 제2 접속 노드는 상기 복수개의 스위칭 소자들중 첫번째 스위칭 소자들과 전기적으로 연결된다.
가변 저항 메모리 소자는 상기 복수개의 저항 감지 요소들중 첫번째 저항 감지 요소들은 각각 복수개의 스위칭 소자들중 첫번째 스위칭 소자들과 직렬로 연결되고, 상기 제1 비트 라인의 제3 접속 노드는 상기 복수개의 스위칭 소자들중 두번째 스위칭 소자들과 연결됨과 아울러 상기 제2 비트 라인의 제4 접속 노드는 상기 복수개의 저항 감지 요소들중 두번째 저항 감지 요소들과 전기적으로 연결된다. ,
상기 복수개의 저항 감지 요소들중 두번째 저항 감지 요소들은 각각 복수개의 스위칭 소자들중 두번째 스위칭 소자들과 직렬로 연결되고, 상기 제2 비트 라인의 상기 제2 접속 노드는 제1 도전 라인 및 제1 비아를 통하여 상기 복수개의 스위칭 소자들중 상기 첫번째 스위칭 소자들과 전기적으로 연결된다.
상기 제1 비트 라인의 상기 제3 접속 노드는 제2 도전 라인 및 제2 비아를 통하여 상기 복수개의 스위칭 소자들중 상기 두번째 스위칭 소자들과 전기적으로 연결된다.
본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 서로 떨어져 배치된 복수개의 제1 메모리 셀 그룹들을 포함하고, 개개의 제1 메모리 셀 그룹은 스위칭 소자와 직렬로 연결된 저항 감지 요소를 포함하는 메모리 셀을 복수개 구비하고, 상기 메모리 셀들의 스위칭 소자들은 서로 전기적으로 연결되어 있다.
상기 제1 메모리 셀 그룹들 사이에 배치되고 상기 제1 방향으로 서로 떨어져 배치된 복수개의 제2 메모리 셀 그룹들을 포함하고, 개개의 제2 메모리 셀 그룹은 스위칭 소자와 직렬로 연결된 저항 감지 요소를 포함하는 메모리 셀을 복수개 구비하고, 상기 메모리 셀들의 스위칭 소자들은 서로 전기적으로 연결되어 있다.
가변 저항 메모리 소자는 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 복수개의 워드 라인들을 포함하고, 상기 복수개의 워드 라인들은 상기 제1 메모리 셀 그룹들 및 제2 메모리 셀 그룹들의 스위칭 소자들의 게이트들과 전기적으로 연결되어 있다. 가변 저항 메모리 소자는 상기 제1 방향으로 이격되고 상기 제2 방향으로 연장된 제1 비트 라인들을 포함하고, 상기 제1 비트 라인들은 상기 제1 메모리 셀 그룹들의 저항 감지 요소들 및 상기 제2 메모리 셀 그룹들의 스위칭 소자들과 전기적으로 연결되어 있다.
가변 저항 메모리 소자는 상기 제1 비트 라인과 인접하여 배치된 제2 비트 라인들을 포함하고, 상기 제2 비트 라인들은 상기 제1 메모리 셀 그룹들의 스위칭 소자들 및 상기 제2 메모리 셀 그룹들의 상기 저항 감지 요소들과 전기적으로 연결되어 있다. 상기 제1 메모리 셀 그룹들 및 제2 메모리 셀 그룹들은 상기 제2 방향의 상기 제1 비트 라인들을 따라 교번적으로 배치되어 있다.
본 발명의 기술적 사상의 가변 저항 메모리 소자는 제1 비트 라인, 및 제1 비트 라인과 인접한 제2 비트 라인을 이용하여 저항 감지 요소에 전류를 흘려 메모리 셀을 동작시킬 수 있다. 이에 따라, 본 발명의 가변 저항 메모리 소자는 소스 라인을 사용하지 않아도 되므로 비트 라인의 폭을 크게 가져갈 수 있어 비트 라인의 기생 저항을 줄일 수 있다.
아울러서, 본 발명의 가변 저항 메모리 소자는 쓰기 동작시 선택된 메모리 셀의 좌측 및 우측의 비트 라인들을 이용함으로써 회로 구성을 간편하게 할 수 있다. 본 발명의 가변 저항 메모리 소자는 전류 패스를 제2 방향(Y 방향)으로 동일한 방향 또는 반대 방향으로 다양하게 할 수 있어 회로 구성을 간편하게 할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자를 도시한 회로도이다.
도 2는 도 1의 가변 저항 메모리 소자의 메모리 셀 어레이를 설명하기 위한 일부 세부도이다.
도 3은 도 1의 가변 저항 메모리 소자의 메모리 셀 어레이를 설명하기 위한 일부 세부도이다.
도 4는 도 1의 가변 저항 메모리 소자의 메모리 셀 어레이를 설명하기 위한 일부 세부도이다.
도 5는 도 2의 메모리 셀 어레이의 동작을 설명하기 위한 회로도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자에 대한 레이아웃도이다.
도 7은 도 6의 VII-VII 부분을 절단하여 보여주는 단면도이다.
도 8은 도 7에 도시한 저항 감지 요소의 예시적인 구조를 설명하기 위한 단면도이다.
도 9는 도 7에 도시한 저항 감지 요소의 예시적인 구조를 설명하기 위한 단면도이다.
도 10은 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자를 설명하기 위한 단면도이다.
도 11 및 도 12는 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자에 기입된 데이터를 읽기 동작을 설명하는 도면이다.
도 13은 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자의 쓰기 동작을 설명하는 도면이다.
도 14 내지 도 16은 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "0"과 "1"을 기록하는 원리는 보여주는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자를 도시한 회로도이다.
구체적으로, 가변 저항 메모리 소자(100)는 메모리 셀 어레이(10), 워드 라인 드라이버 영역(20), 및 라이트 드라이버(write driver) 및 센스 앰프 영역(30)을 포함할 수 있다. 메모리 셀 어레이(10)는 매트릭스 형태로 배열된 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 스위칭 소자(SD) 및 저항 감지 요소(RSE)를 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들(WL1-WL8) 및 복수의 비트 라인들(BL1-BL5)을 포함할 수 있다. 도 1에서 제1 내지 제8 워드 라인(WL1-WL8), 및 제1 내지 제5 비트 라인(BL1-BL5)만이 도시되지만, 이는 단지 설명의 편의를 위해 예시적으로 도시한 것에 불과하다. 도 1에 도시한 메모리 셀(MC)은 워드 라인들(WL1-WL8)중에서 워드 라인(WL8), 및 비트 라인들(BL1-BL5) 중에서 비트 라인(BL4)에 전기적으로 연결될 수 있다.
저항 감지 요소(RSE)는 저항값이 변하는 물질층을 포함할 수 있다. 저항 감지 요소(RSE)는 데이터 값에 대응하는 저항값을 가질 수 있다. 예컨대, 저항 감지 요소(RSE)가 미리 정해진 기준 저항값보다 낮은 저항값을 가짐으로써, 저항 감지 요소(RSE)는 데이터 "0"을 저장할 수 있다.
반대로, 저항 감지 요소(RSE)가 미리 정해진 기준 저항값보다 높은 저항값을 가짐으로써, 저항 감지 요소(RSE)는 데이터 "1"을 저장할 수 있다. 여기서 저항값에 따른 데이터 "0"과 "1"은 예시적이며, 서로 반전될 수도 있다.
일 예에 따르면, 저항 감지 요소(RSE)는 자성체를 포함할 수 있다. 저항 감지 요소(RSE)는 자기 터널 접합(MTJ) 구조를 갖는 자기 저항 메모리를 포함할 수 있다. 저항 감지 요소(RSE)는 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(Spin Transfer Torque) 현상을 이용하여 메모리 기능을 수행할 수 있다.이 경우, 가변 저항 메모리 소자(100)는 자기 메모리 소자(MRAM)일 수 있다.
다른 예에 따르면, 저항 감지 요소(RSE)는 비트 라인들(BL1-BL5) 사이에 흐르는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변하는 상변화 물질층을 가질 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 상변화 메모리 소자(PRAM)일 수 있다.
또 다른 예에 따르면, 저항 감지 요소(RSE)는 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변하는 가변 저항층을 가질 수 있다.이 경우, 가변 저항 메모리 소자(100)는 저항 메모리 소자(ReRAM)일 수 있다.
스위칭 소자(SD)는 액세스 트랜지스터 또는 셀 트랜지스터일 수 있다. 도 1에 도시한 스위칭 소자(SD)는 워드 라인(WL8)의 전압에 따라 턴 온(turn on)되거나 턴 오프(turn off)될 수 있다. 스위칭 소자(SD)가 턴 온되면, 비트 라인(BL4), 저항 감지 요소(RSE) 및 인접한 비트 라인(BL3) 사이에 전류가 흐를 수 있으며, 저항 감지 요소(RSE)에 데이터를 기록하거나 저항 감지 요소(RSE)로부터 데이터를 독출할 수 있다.
워드 라인들(WL1-WL8)은 제2 방향(X 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 제1 방향(X 방향)으로 연장될 수 있다. 워드 라인들(WL1-WL8) 각각은 워드 라인 드라이버 영역(20) 내의 워드 라인 드라이버에 의해 구동될 수 있다. 워드 라인 드라이버 영역(20)은 메모리 셀 어레이(10)의 제1 방향(X 방향)에 배치될 수 있다.
워드 라인들(WL1-WL8)중 어느 하나의 워드 라인(WL8)을 선택하기 위해, 워드 라인 드라이버는 스위칭 소자(SD)를 턴 온 시키기 위한 전압을 해당 워드 라인(WL8)에 출력할 수 있다. 제2 방향(Y 방향)은 제1 방향(X 방향)과 상이한 방향이며, 예컨대, 제1 방향(X 방향)과 직각을 이루는 방향일 수 있다.
비트 라인들(BL1-BL5)은 메모리 셀 어레이(10)의 제2 방향에 배치되는 라이트 드라이버 및 센스 앰프 영역(30)에 연결될 수 있다. 라이트 드라이버 및 센스 앰프 영역(30) 내에는 비트 라인들(BL1-BL5) 각각을 구동하기 위한 복수의 비트 라인 드라이버들이 배치될 수 있다. 또한, 라이트 드라이버 및 센스 앰프 영역(30) 내에는 비트 라인들(BL1-BL5) 각각에 전기적으로 연결되는 센스 앰프들이 배치될 수 있다.
비트 라인들(BL1-BL5) 각각에는 제2 방향으로 복수개, 예컨대 2개의 메모리 셀들(MC)의 저항 감지 요소들(RSE)과 복수개, 예컨대 2개의 메모리 셀들(MC)의 스위칭 소자들(SD)이 교번적으로 연결되어 있을 수 있다. 아울러서, 비트 라인, 예컨대 비트 라인(BL1)에 연결된 2개의 메모리 셀들(MC)의 스위칭 소자들(SD)은 인접 비트 라인, 예컨대 비트 라인(BL2)에 연결된 2개의 메모리 셀들(MC)의 저항 감지 요소들(RSE) 사이의 인접 비트 라인에 연결될 수 있다. 이와 같은 메모리 셀 어레이(10)를 도 2 내지 도 4를 이용하여 보다 자세히 설명한다.
도 2는 도 1의 가변 저항 메모리 소자의 메모리 셀 어레이를 설명하기 위한 일부 세부도이다.
구체적으로, 메모리 셀 어레이(10-1)는 복수개의 메모리 셀들(MC1, MC2), 복수개의 워드 라인들(WL1, WL2) 및 복수개의 비트 라인들(BL1, BL2)을 포함할 수 있다. 메모리 셀들(MC1, MC2) 각각은 스위칭 소자들(SD1, SD2), 및 스위칭 소자들(SD1, SD2)과 직렬로 연결된 저항 감지 요소들(RSE1, RSE2)을 포함할 수 있다.
워드 라인들(WL1, WL2)은 제2 방향(Y 방향)으로 이격되고, 제1 방향(X 방향)으로 연장될 수 있다. 워드 라인들(WL1, WL2)은 개개의 스위칭 소자(SD1, SD2)의 게이트(G1, G2)와 전기적으로 연결될 수 있다.
비트 라인(BL1, BL2)은 제1 방향(X 방향)으로 이격되고, 제2 방향(Y 방향)으로 연장될 수 있다. 비트 라인(BL1, BL2)은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)으로 분류할 수 있다. 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 기판 상에서 동일 높이(레벨)에 위치할 수 있다. 제1 비트 라인(BL1)은 제2 비트 라인(BL2)의 인접 비트 라인일 수 있다. 제2 비트 라인(BL2)은 제1 비트 라인(BL1)의 인접 비트 라인일 수 있다. 여기서는, 제2 비트 라인(BL2)을 제1 비트 라인(BL1)의 인접 비트 라인이라 설정하고 설명한다.
제1 비트 라인(BL1)의 제1 접속 노드(N1)는 복수개, 예컨대 2개 메모리 셀들(MC1, MC2)의 저항 감지 요소들(RSE1, RSE2)과 전기적으로 연결될 수 있다. 제2 비트 라인(BL2)의 제2 접속 노드(N2)는 복수개, 예컨대 2개의 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)과 전기적으로 연결될 수 있다.
제2 비트 라인(BL2)의 제2 접속 노드(N2)는 상기 복수개의 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)과 제1 도전 라인(CL1) 및 제1 비아(V1)를 통하여 전기적으로 연결될 수 있다. 제1 도전 라인(CL1) 및 제1 비아(V1)는 기판 상에서 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)보다 낮은 높이(레벨)에 위치할 수 있다.
이와 같이 구성되는 메모리 셀 어레이(10-1)는 스위칭 소자들(SD1, SD2)중 어느 하나가 턴 온되면, 제1 비트 라인(BL1), 저항 감지 요소(RSE1, RSE2) 및 인접한 제2 비트 라인(BL2) 사이에 전류가 흐를 수 있다. 이에 따라, 메모리 셀 어레이는 저항 감지 요소(RSE1, RSE2)에 데이터를 기록하거나 저항 감지 요소(RSE1, RSE2)로부터 데이터를 독출할 수 있다.
메모리 셀 어레이(10-1)는 소스 라인을 이용하지 않고 상부에 위치하는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 이용하기 때문에 비트 라인(BL1) 및 제2 비트 라인(BL2)의 폭을 크게 가져갈 수 있다. 이에 따라, 메모리 셀 어레이(10-1)는 가변 저항 메모리 소자(100)의 동작시 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 기생 저항을 줄일 수 있다.
도 3은 도 1의 가변 저항 메모리 소자의 메모리 셀 어레이를 설명하기 위한 일부 세부도이다.
구체적으로, 도 3의 메모리 셀 어레이(10-2)는 도 2의 메모리 셀 어레이(10-1)와 비교할 때 메모리 셀들(MC3, MC4)이 추가된 것이다. 도 3의 설명에서, 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
가변 저항 메모리 소자(100)의 메모리 셀 어레이(10-2)는 복수개의 메모리 셀들(MC1, MC2, MC3, MC4), 복수개의 워드 라인들(WL1-WL4) 및 복수개의 비트 라인들(BL1, BL2)을 포함할 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4) 각각은 스위칭 소자들(SD1, SD2, SD3, SD4), 및 스위칭 소자들(SD1, SD2, SD3, SD4)과 직렬로 연결된 저항 감지 요소들(RSE1, RSE2, RSE3, RSE4)을 포함할 수 있다.
워드 라인들(WL1-WL4)은 제2 방향(Y 방향)으로 이격되고, 제1 방향(X 방향)으로 연장될 수 있다. 워드 라인들(WL1-WL4)은 개개의 스위칭 소자(SD1, SD2, SD3, SD4)의 게이트(G1, G2, G3, G4)와 전기적으로 연결될 수 있다.
비트 라인(BL1, BL2)은 제1 방향(X 방향)으로 이격되고, 제2 방향(Y 방향)으로 연장될 수 있다. 비트 라인(BL1, BL2)은 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)으로 분류할 수 있다. 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)은 기판 상에서 동일 높이(레벨)에 위치할 수 있다. 제1 비트 라인(BL1)은 제2 비트 라인(BL2)의 인접 비트 라인일 수 있다. 제2 비트 라인(BL2)은 제1 비트 라인(BL1)의 인접 비트 라인일 수 있다. 여기서는, 제2 비트 라인(BL2)을 제1 비트 라인(BL1)의 인접 비트 라인이라 설정하고 설명한다.
제1 비트 라인(BL1)의 제1 접속 노드(N1)는 도 2에서 설명한 바와 복수개, 예컨대 2개 메모리 셀들(MC1, MC2)의 저항 감지 요소들(RSE1, RSE2)과 전기적으로 연결될 수 있다.
더하여, 제1 비트 라인(BL1)은 제1 접속 노드(N1)와 떨어져서 제3 접속 노드(N3)를 포함할 수 있다. 제3 접속 노드(N3)는 복수개의 메모리 셀들(MC3, MC4)의 스위칭 소자들(SD3, SD4)과 전기적으로 연결될 수 있다.
제1 비트 라인(BL1)의 제3 접속 노드(N3)는 복수개의 메모리 셀들(MC3, MC4)의 스위칭 소자들(SD3, SD4)과 제2 도전 라인(CL2) 및 제2 비아(V2)를 통하여 전기적으로 연결될 수 있다. 제2 도전 라인(CL2) 및 제1 비아(V2)는 기판 상에서 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)보다 낮은 높이(레벨)에 위치할 수 있다.
제2 비트 라인(BL2)의 제2 접속 노드(N2)는 복수개, 예컨대 2개의 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)과 전기적으로 연결될 수 있다. 제2 비트 라인(BL2)의 제2 접속 노드(N2)는 상기 복수개의 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)과 제1 도전 라인(CL1) 및 제1 비아(V1)를 통하여 전기적으로 연결될 수 있다. 제1 도전 라인(CL1) 및 제1 비아(V1)는 기판 상에서 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)보다 낮은 높이(레벨)에 위치할 수 있다.
더하여, 제2 비트 라인(BL2)은 제2 접속 노드(N2)와 떨어져서 제4 접속 노드(N4)를 포함할 수 있다. 제4 접속 노드(N4)는 복수개의 메모리 셀들(MC3, MC4)의 저항 감지 요소들(RSE1, RSE2)과 전기적으로 연결될 수 있다.
한편, 메모리 셀들(MC1, MC2) 관점에서 볼 때, 제1 비트 라인(BL1)의 제1 접속 노드(N1)는 복수개의 메모리 셀들(MC1, MC2)의 저항 감지 요소들(RSE1, RSE2)과 연결됨과 아울러 제2 비트 라인(BL2)의 제2 접속 노드(N2)는 복수개의 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)과 전기적으로 연결될 수 있다.
메모리 셀들(MC3, MC4) 관점에서 볼 때, 제1 비트 라인(BL1)의 제3 접속 노드(N3)는 복수개의 메모리 셀들(MC3, MC4)의 스위칭 소자들(SD3, SD4)과 연결됨과 아울러 제2 비트 라인(BL2)의 제4 접속 노드(N4)는 복수개의 메모리 셀들(MC3, MC4)의 저항 감지 요소들(RSE3, RSE4)과 전기적으로 연결될 수 있다.
메모리 셀들(MC1, MC2, MC3, MC4) 관점에서 볼 때, 제1 비트 라인(BL1)에 제2 방향으로 복수개의 메모리 셀들(MC1, MC2)의 저항 감지 요소들(RSE1, RSE2)과 복수개의 메모리 셀들(MC3, MC4)의 스위칭 소자들(SD3, SD4)이 순차적으로 연결될 수 있다. 제2 비트 라인(BL2)에는 제2 방향으로 복수개의 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)과 복수개의 메모리 셀들(MC3, MC4)의 저항 감지 요소들(RSE3, RSE4)이 순차적으로 연결될 수 있다.
이와 같이 구성되는 메모리 셀 어레이(10-2)는 스위칭 소자들(SD1, SD2, SD3, SD4)중 어느 하나가 턴 온되면, 제1 비트 라인(BL1), 저항 감지 요소(RSE1, RSE2, RSE3, RSE4) 및 인접한 제2 비트 라인(BL2) 사이에 전류가 흐를 수 있다. 이에 따라, 메모리 셀 어레이(10-2)는 저항 감지 요소(RSE1, RSE2, RSE3, RSE4)에 데이터를 기록하거나 저항 감지 요소(RSE1, RSE2, RSE3, RSE4)로부터 데이터를 독출할 수 있다.
메모리 셀 어레이(10-2)는 도 1의 메모리 셀 어레이(10-1)와 마찬가지로 소스 라인을 이용하지 않기 때문에 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 폭을 크게 가져갈 수 있다. 이에 따라, 메모리 셀 어레이(10-2)는 가변 저항 메모리 소자(100)의 동작시 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 기생 저항을 줄일 수 있다.
도 4는 도 1의 가변 저항 메모리 소자의 메모리 셀 어레이를 설명하기 위한 일부 세부도이다.
구체적으로, 도 4의 메모리 셀 어레이(10-3)는 도 2의 메모리 셀 어레이(10-2)와 비교할 때 메모리 셀들(MC1, MC2)을 포함하는 제1 메모리 셀 그룹(MCG1) 및 메모리 셀들(MC3, MC4)을 포함하는 제2 메모리 셀 그룹(MCG2)이 복수개 포함된 것을 도시한 것이다. 도 4의 설명에서, 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
메모리 셀 어레이(10-3)는 복수개의 제1 메모리 셀 그룹들(MCG1), 복수개의 제2 메모리 셀 그룹들(MCG2), 복수개의 워드 라인들(WL1-WL8) 및 복수개의 비트 라인들(BL1-BL5)을 포함한다.
제1 메모리 셀 그룹들(MCG1)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 떨어져 배치되어 있다. 개개의 제1 메모리 셀 그룹(MCG1)은 앞서 도 3에서도 설명한 바와 같이 스위칭 소자들(SD1, SD2)과 직렬로 연결된 저항 감지 요소들(RSE1, RSE2)을 포함하는 복수개의 메모리 셀(MC1, MC2)을 구비한다. 제1 메모리 셀 그룹(MCG1)의 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)은 서로 전기적으로 연결되어 있다.
제2 메모리 셀 그룹들(MCG)은 제1 메모리 셀 그룹들(MCG1) 사이에 배치되고 제1 방향으로 서로 떨어져 배치되어 있다. 개개의 제2 메모리 셀 그룹(MCG2)은 앞서 도 3에서도 설명한 바와 같이 스위칭 소자들(SD3, SD4)과 직렬로 연결된 저항 감지 요소들(RSE3, RSE4)을 포함하는 복수개의 메모리 셀(MC3, MC4)을 구비한다. 제2 메모리 셀 그룹(MCG2)의 메모리 셀들(MC3, MC4)의 스위칭 소자들(SD3, SD4)은 서로 전기적으로 연결되어 있다.
워드 라인들(WL1-WL5)은 제2 방향으로 이격되고 상기 제1 방향으로 연장되어 있다. 워드 라인들(WL1-WL5)은 제1 메모리 셀 그룹들(MCG1) 및 제2 메모리 셀 그룹들(MCG2)의 스위칭 소자들(SD1, SD2, SD3, SD4)의 게이트(G1, G2, G3, G4)와 전기적으로 연결되어 있다.
비트 라인들(BL1-BL5)은 제1 방향으로 이격되고 제2 방향으로 연장되어 있다. 비트 라인들(BL1-BL5)은 기판 상에서 동일 높이(레벨)에 위치할 수 있다. 비트 라인들(BL1-BL5)은 비트 라인 및 비트 라인과 인접한 인접 비트 라인으로 분류할 수 있다.
예컨대, 제2 비트 라인(BL2)은 제1 비트 라인(BL1)의 인접 비트 라인일 수 있다. 제3 비트 라인(BL3)은 제2 비트 라인(BL2)의 인접 비트 라인일 수 있다. 여기서는, 대표적으로 제2 비트 라인(BL2)을 제1 비트 라인(BL1)의 인접 비트 라인이라 설정하고, 제1 비트 라인(BL1)과 제2 비트 라인(BL2)을 이용하여 설명한다.
제1 비트 라인(BL1)은 제1 메모리 셀 그룹들(MCG1)의 저항 감지 요소들(RSE1, RSE2)과 전기적으로 연결되어 있고, 제2 메모리 셀 그룹들(MCG2)의 스위칭 소자들(SD3, SD4)과 전기적으로 연결되어 있다.
제1 비트 라인(BL1)에는 제2 방향(Y 방향)으로 제1 메모리 셀 그룹(MCG1) 및 제2 메모리 셀 그룹(MCG2)이 교번적으로 복수개 배치되어 있을 수 있다. 제1 비트 라인(BL1)은 제2 메모리 셀 그룹들(MCG2)의 스위칭 소자들(SD3, SD4)과 제2 도전 라인(CL2) 및 제2 비아(V2)를 통하여 전기적으로 연결될 수 있다.
제2 비트 라인(BL2)은 제1 메모리 셀 그룹들(MCG1)의 스위칭 소자들(SD1, SD2)과 전기적으로 연결되고, 제2 메모리 셀 그룹들(MCG2)의 저항 감지 요소들(RSE3, RSE4)과 전기적으로 연결되어 있다. 제2 비트 라인(BL2)에는 제2 방향으로 제1 메모리 셀 그룹(MCG1) 및 제2 메모리 셀 그룹(MCG2)이 교번적으로 복수개 배치되어 있을 수 있다. 제2 비트 라인(BL2)은 제1 메모리 셀 그룹들(MCG1)의 스위칭 소자들(SD1, SD2)과 제1 도전 라인(CL1) 및 제1 비아(V1)를 통하여 전기적으로 연결될 수 있다.
제2 비트 라인(BL2)에는 제1 메모리 셀 그룹(MCG1) 및 제2 메모리 셀 그룹(MCG2)이 제2 방향으로 지그재그 형태로 배치되어 있을 수 있다. 제1 비트 라인(BL1)에 연결된 제1 메모리 셀 그룹들(MCG1)의 스위칭 소자들(SD1, SD2)은 제2 비트 라인(BL2)에 연결된 제1 메모리 셀 그룹들(MCG1)의 저항 감지 요소들(RSE1, RSE2) 사이의 제2 비트 라인(BL2)에 전기적으로 연결되어 있을 수 있다.
메모리 셀 어레이(10-3)는 도 3의 메모리 셀 어레이(10-2)와 마찬가지로 소스 라인을 이용하지 않기 때문에 비트 라인들(BL1-BL5)의 폭을 크게 가져갈 수 있다. 이에 따라, 메모리 셀 어레이(10-3)는 가변 저항 메모리 소자(100)의 동작시 비트 라인(BL1-BL5)의 기생 저항을 줄일 수 있다.
도 5는 도 2의 메모리 셀 어레이의 동작을 설명하기 위한 회로도이다.
구체적으로, 메모리 셀 어레이(10-1)는 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 사이에 복수의 메모리 셀들(MC1, MC2)이 배치될 수 있다. 메모리 셀들(MC1, MC2)의 스위칭 소자(SD1, SD2)는 워드 라인들(WL1, WL2)에 연결될 수 있다. 제1 비트 라인(BL1)에는 형성된 제1 접속 노드(N1)는 메모리 셀들(MC1, MC2)의 저항 감지 요소들(RSE1, RSE2)에 연결될 수 있다.
제2 비트 라인(BL2)에는 형성된 제2 접속 노드(N2)는 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)에 연결될 수 있다. 제2 비트 라인(BL2)은 제1 도전 라인(CL1) 및 제1 비아(V1)를 통해 메모리 셀들(MC1, MC2)의 스위칭 소자들(SD1, SD2)과 연결될 수 있다.
제1 비트 라인(BL1)은 접속 노드(Nb)를 통해 제1 비트 라인 드라이버(BLD1) 및 센스 앰프(SA)에 연결될 수 있다. 제2 비트 라인(BL2)은 접속 노드(Ns)를 통해 제2 비트 라인 드라이버(BLD2)에 연결될 수 있다.
제1 비트 라인 드라이버(BLD1), 센스 앰프(SA), 및 제2 비트 라인 드라이버(BLD2)는 도 1의 라이트 드라이버 및 센스 앰프 영역(30) 내에 배치될 수 있다. 접속 노드(Nb)와 접속 노드(Ns)의 우측에 위치한 회로는 라이트 드라이버 및 센스 앰프 영역(30) 내에 배치될 수 있다. 접속 노드(Nb)와 접속 노드(Ns)의 좌측은 메모리 셀 어레이(10)에 해당할 수 있다.
제1 비트 라인(BL1)의 접속 노드(Nb)와 제1 비트 라인 드라이버(BLD1) 사이에는 라이트 신호(WR)에 의해 제어되는 트랜지스터(Tr2)가 연결될 수 있다. 라이트 신호(WR)는 메모리 셀들(MC1, MC2)중 어느 하나의 메모리 셀에 데이터를 기록할 때 턴-온 레벨을 가질 수 있다.
제1 비트 라인(BL1)의 접속 노드(Nb)와 센스 앰프(SA) 사이에는 리드 신호(RD)에 의해 제어되는 트랜지스터(Tr1)가 연결될 수 있다. 리드 신호(RD)는 메모리 셀들(MC1, MC2)중 어느 하나의 메모리 셀로부터 데이터를 독출할 때 턴-온 레벨을 가질 수 있다. 제2 비트 라인(BL2)의 접속 노드(Ns)와 제2 비트 라인 드라이버(BLD2) 사이에는 인에이블 신호(EN)에 의해 제어되는 트랜지스터(Tr3)가 연결될 수 있다. 인에이블 신호(EN)는 라이트 신호(WR)와 리드 신호(RD)중 어느 하나가 턴-온 레벨을 가질 때 턴-온 레벨을 가질 수 있다.
제1 비트 라인 드라이버(BLD1)의 입력단에는 입력 데이터(Din)가 인가될 수 있다. 제2 비트 라인 드라이버(BLD2)의 입력단에는 반전 입력 데이터(Din')가 입력될 수 있다. 예를 들면, 비트 라인 드라이버(BLD1)는 입력 데이터(Din)가 예컨대 "1"일 때 고전압을 출력하고 입력 데이터(Din)가 예컨대 "0"일 때 저전압을 출력할 수 있다.
반대로, 제2 비트 라인 드라이버(BLD2)는 입력 데이터(Din)가 예컨대 "1"일 때 저전압을 출력하고 입력 데이터(Din)가 예컨대 "0"일 때 고전압을 출력할 수 있다. 이때, 고전압은 예컨대 1.2V이고 저전압은 예컨대 0V일 수 있다. 그러나 상기 고전압 및 저전압은 예시적인 수치로서, 상기 수치들로 한정되지 않는다.
센스 앰프(SA)의 입력단에는 기준 전압(Vref)과 제1 비트 라인(BL1)이 연결될 수 있다. 센스 앰프(SA)는 제1 비트 라인(BL1)의 전압이 기준 전압(Vref)보다 클 때 출력 데이터(Dout)로서 예컨대 "1"을 출력하고, 제1 비트 라인(BL1)의 전압이 기준 전압(Vref)보다 작을 때 출력 데이터(Dout)로서 예컨대 "0"을 출력할 수 있다. 이는 예시적이며, 반대로, 센스 앰프(SA)는 제1 비트 라인(BL1)의 전압이 기준 전압(Vref)보다 클 때 "0"을 출력하고, 제1 비트 라인(BL1)의 전압이 기준 전압(Vref)보다 작을 때 "1"을 출력할 수도 있다.
제1 비트 라인(BL1)에는 기준 전류(Iref)가 인가될 수 있다. 기준 전류(Iref)는 리드 신호(RD)가 턴-온 레벨을 가질 때 제1 비트 라인(BL1)에 인가될 수 있다. 기준 전류(Iref)가 선택된 메모리 셀(MC1, MC2)을 통과하는 전류 패스를 통해 흐르게 되고, 센스 앰프(SA)의 입력단에서 제1 비트 라인(BL)의 전압은 전류 패스 상의 전체 저항과 기준 전류(Iref)의 곱을 제2 비트 라인(BL2)의 전압에 더한 값으로 결정될 수 있다.
예컨대, 선택된 메모리 셀(MC1, MC2)의 저항이 높을 경우, 제1 비트 라인(BL`)의 전압은 기준 전압(Vref)보다 크고, 메모리 셀(MC1, MC2)의 저항 감지 요소 (RSE1, RSE2)의 저항이 낮을 경우, 제1 비트 라인(BL1)의 전압은 기준 전압(Vref)보다 작을 수 있다.
전류 패스 상의 전체 저항은 선택된 메모리 셀(MC1, MC2)의 저항 감지 요소(RSE1, RSE2)의 저항과 선택된 메모리 셀(MC1, MC2) 주변의 기생 저항을 포함할 수 있다. 기생 저항은 선택된 메모리 셀(MC1, MC2)과 센스 앰프(SA) 사이의 제1 비트 라인(BL)의 저항, 선택된 메모리 셀(MC1, MC2)과 제2 비트 라인 드라이버(BLD2) 사이의 제2 비트 라인(BL2)의 저항, 콘택 저항, 및 트랜지스터들의 턴-온 저항을 포함한다.
앞서 설명한 바와 같이 메모리 셀 어레이(10-1)는 제1 비트 라인(BL1)과 제2 비트 라인(BL2)을 이용하여 메모리 셀들(MC1, MC2)에 데이터를 기록하거나 독출한다. 이에 따라, 메모리 셀 어레이(10-1)는 소스 라인을 이용하지 않고 상부에 위치하는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)을 이용하기 때문에 비트 라인(BL1) 및 제2 비트 라인(BL2)의 폭을 크게 가져갈 수 있다. 이에 따라, 메모리 셀 어레이(10-1)는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 기생 저항을 줄일 수 있다.
따라서, 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)에 의한 기생 저항으로 인하여 선택된 메모리 셀(MC1, MC2)의 저항 감지 요소 (RSE1, RSE2)의 저항이 낮음에도 센스 앰프(SA)에서 감지되는 제1 비트 라인(BL)의 전압이 기준 전압(Vref)보다 커지는 문제가 방지될 수 있다. 또한 이러한 문제를 해결하기 위해 제1 비트 라인에서 검출되는 검출 전압의 마진을 줄일 수 있고, 이에 따라 동작 전압도 감소될 수 있다. 도 5에서는 예시적으로 제1 비트 라인(BL1)에서는 전압을 검출하는 것을 설명하였지만, 제2 비트 라인(BL2)에서도 전압을 검출할 수 있다.
도 1 내지 도 5에는 본 발명의 기술적 사상의 일 실시예에 따른 메모리 셀 어레이의 회로도가 도시되었지만, 이는 예시적이며, 본 발명의 기술적 사상은 도 1 내지 도 5에 도시된 회로도로 한정되지 않는다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자에 대한 레이아웃도이다.
구체적으로, 도 6은 도 1의 가변 저항 메모리 소자(100)의 메모리 셀 어레이에 대응할 수 있다. 가변 저항 메모리 소자(100)는 매트릭스 형태로 배열된 복수의 메모리 셀(도 1의 MC)을 포함할 수 있다. 가변 저항 메모리 소자(100)는 활성 영역(110), 워드 라인(120, WL1-WL8), 비아(135), 도전 라인(130), 저항 감지 요소(140, 도 1의 RSE), 및 비트 라인(150, BL1-BL5)을 포함할 수 있다.
활성 영역(110)은 소자 분리막(미도시)에 의해 기판(미 도시) 상에 정의될 수 있다. 활성 영역(110)은 제2 방향(Y 방향)으로 연장되게 배치될 수 있다. 활성 영역(110)은 양 끝에 제1 영역(A1)과 제2 영역(A2)을 가질 수 있다. 제1 영역(A1) 및 제2 영역(A2)은 워드 라인(120)과 일부가 중첩할 수 있다. 제1 영역(A1) 및 제2 영역(A2)은 트랜지스터 관점에서 소스 또는 드레인 영역일 수 있다. 제1 영역(A1) 및 제2 영역(A2)은 저항 감지 요소(140)를 거쳐 비트 라인(150)에 연결될 수 있다.
복수개의 활성 영역들(110)은 제2 방향으로 지그재그 형태로 배치될 수 있다. 활성 영역들(110)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 서로 평행하게 배열될 수 있다. 활성 영역(110)은 기판을 구성하는 반도체 물질층 또는 기판 상에 별도로 형성된 반도체 물질층으로 형성될 수 있다. 예컨대, 활성 영역(110)은 기판 상에 증착 또는 에피택셜 성장을 통해 형성된 실리콘층으로 형성될 수 있다. 실리콘층은 예컨대, 단결정 실리콘층 또는 폴리실리콘층일 수 있다.
워드 라인들(120)은 제1 방향(X 방향)으로 연장하면서 제2 방향(Y 방향)으로 서로 평행하게 이격하여 배열될 수 있다. 워드 라인들(120) 각각은 제2 방향(Y 방향)을 따라서 배열되는 활성 영역들(110)을 가로질러 배열될 수 있다. 워드 라인들(120)은 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다. 워드 라인(120)의 폭은 1F이고, 제2 방향(Y 방향)으로 워드 라인들(120)간의 피치는 2F일 수 있다. 여기서, F는 최소 리소그라피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다.
저항 감지 요소들(140)은 활성 영역(110)의 제1 영역(A1) 및 제2 영역(A2)에 대응하여 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 배열될 수 있다. 저항 감지 요소들(140)은 비트 라인(150)과 활성 영역(110)의 제1 영역(A1) 및 제2 영역(A2) 사이에 배치되어, 비트 라인(150)뿐만 아니라 활성 영역(110)의 제1 영역(A1) 및 제2 영역(A2)에 연결될 수 있다. 저항 감지 요소(140)에 대해서는 아래에서 더욱 자세히 설명한다.
비트 라인들(150)은 제2 방향(Y 방향)으로 연장하면서 제1 방향(X 방향)으로 서로 평행하게 이격하여 배열될 수 있다. 비트 라인들(150) 각각은 활성 영역들(110) 각각의 제1 영역(A1) 및 제2 영역(A2)에 전기적으로 연결되고, 제1 영역(A1) 및 제2 영역(A2)의 일부와 중첩하도록 배열될 수 있다. 비트 라인들(150) 각각은 저항 감지 요소(140)를 통해 활성 영역(110)의 제1 영역(A1) 및 제2 영역(A2)에 전기적으로 연결될 수 있다.
비트 라인(150)의 하부의 활성 영역(110)에는 2개의 저항 감지 요소(140)가 배치되어 있다. 아울러서, 활성 영역들(110)은 제2 방향(Y 방향)으로 엇갈리게 배치하여 하나의 워드 라인과 하나의 비트 라인이 선택될 경우 하나의 저항 감지 요소(140)만이 선택될 수 있다. 이에 대해서는 후에 자세히 설명한다.
비트 라인(150)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 비트 라인(150)의 폭은 제1 방향(X 방향)으로 3F 내지 4F일 수 있다. 본 발명은 앞서 설명한 바와 같이 소스 라인을 사용하지 않기 때문에 비트 라인(150)의 폭을 3F 내지 4F, 바람직하게는 4F로 크게 가져갈 수 있다. 다시 말해, 본 발명은 소스 라인을 사용하지 않기 때문에 비트 라인(150)의 폭을 크게 가져갈 수 있다.
비트 라인들(150)은 도전 라인(130) 및 비아(135)를 통해 서로 연결될 수 있다. 예컨대, 비트 라인(150, Bl1)은 인접 비트 라인(150, BL2)과 도전 라인(130) 및 비아(135)를 통해 서로 전기적으로 연결될 수 있다.
도 7은 도 6의 VII-VII 부분을 절단하여 보여주는 단면도이다.
구체적으로, 가변 저항 메모리 소자(100)는 소자 분리막(103)이 형성된 기판(101)을 포함할 수 있다. 소자 분리막(103)에 의해 기판(101) 상에 제1 방향(x 방향)에 대해 서로 평행하게 연장되는 활성 영역들(도 6의 110)이 정의될 수 있다.
기판(101)은 반도체 물질로 형성될 수 있다. 일부 실시예에서, 기판(101)은 실리콘(Si)을 포함할 수 있다. 다른 일부 실시예에서, 기판(101)은 저마늄(Ge)과 같은 반도체 원소, 또는 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 및 인듐포스파이드(InP)와 같은 화합물 반도체 물질을 포함할 수 있다.
일부 실시예에서, 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예를 들면, 기판(101)은 BOX층(Buried Oxide Layer)을 포함할 수 있다. 일부 실시예에서, 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
워드 라인들(120)은 활성 영역들(110) 상에서 제1 방향(X 방향)을 따라 연장될 수 있다. 워드 라인들(120)은 제1 방향(X 방향)을 따라서, 소정 간격, 예컨대 2F의 피치를 가지고 서로 평행하게 배열될 수 있다.
워드 라인들(120)은 기판(101)의 상면보다 높은 레벨의 상면을 가지도록 형성되어 있으나, 기판(101) 내에 매립된 매몰 워드 라인 구조를 가질 수도 있다. 일부 실시예에서, 워드 라인(120)은 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다.
기판(101) 상에는 기판(101)으로부터 복수의 워드 라인(120)을 절연시키는 게이트 유전막(122)이 형성될 수 있다. 일부 실시예에서, 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(Oxide/Nitride/Oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 형성될 수 있다.
기판(101) 상에는 소스 또는 드레인 영역(124)이 형성될 수 있다. 기판(101)의 상면 및 소자 분리막(103) 상에는 소스 또는 드레인 영역(124)이나 비아(135)가 형성될 영역에 제1 콘택 플러그들(126a)이 형성될 수 있다. 제1 콘택 플러그들(126a)은 원기둥 구조, 사각기둥, 오각기둥 등 다양한 다각 기둥 또는 타원 기둥 형태로 형성될 수 있다. 또한, 제1 콘택 플러그(126a)는 하부로 갈수록 점점 가늘어져 상부의 지름이 하부의 지름보다 큰 구조를 가질 수도 있다.
제1 콘택 플러그들(126) 상에는 다층의 금속 배선층(M1-M4)이 배치될 수 있다. 본 실시예에서, 금속 배선층(M1-M4)은 제1 내지 제4 금속 배선층(M1-M4), 즉 4층의 금속 배선층으로 구성하였지만, 본 발명이 이에 한정되지 않는다. 금속 배선층들(M1-M4) 사이에는 비아(128)를 이용하여 서로 전기적으로 연결될 수 있다.
소스 또는 드레인 영역(124) 상의 제4 금속 배선층(M4) 상에는 제2 콘택 플러그를 통해 전기적으로 연결되는 저항 감지 요소들(140)이 배치될 수 있다. 저항 감지 요소들(140)은 제1 콘택 플러그(126a) 및 제2 콘택 플러그(126b)를 통해 소스 또는 드레인 영역(124)에 연결될 수 있다.
저항 감지 요소(140)는 저항 상태에 따라 데이터를 저장할 수 있다. 저항 감지 요소(140)는 자기 터널 접합(MTJ) 구조를 포함할 수 있다. 예를 들면, 저항 감지 요소(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이에 배치된 가변 저항층(144)을 포함할 수 있다. 가변 저항층(144)은 예컨대, 순차적으로 적층되는 제1 자화층, 터널 배리어층, 및 제2 자화층을 포함할 수 있다. 저항 감지 요소(140)에 대하여 아래에서 더욱 자세히 설명한다.
저항 감지 요소(140)의 상부에는 제3 콘택 플러그를 통해 비트 라인(150)이 전기적으로 연결될 수 있다. 비트 라인(150)은 제2 방향(Y 방향)으로 연장하면서 제1 방향(X 방향)으로 서로 평행하게 배열될 수 있다. 비트 라인들(150)은 제2 콘택 플러그(126b), 저항 감지 요소(140), 금속 배선층(M1-M4). 및 제1 콘택 플러그(170)를 통해 소스 또는 드레인 영역(124)에 전기적으로 연결될 수 있다.
일부 실시예에서, 비트 라인들(150)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 비트 라인들(150)은 Ta, Ti, TaN, TiN, 또는 이들의 조합으로 이루어지는 배리어막과, 배리어막 위에 형성된 금속막, 예를 들면 Cu 막을 포함할 수 있다.
앞서 설명한 바와 같은 비트 라인(150)은 소자 분리막(103) 상에 위치하는 도전 라인(130) 및 비아(135)를 통하여 인접한 비트 라인(150)과 전기적으로 연결될 수 있다. 본 실시예에서는, 비트 라인들(150) 사이의 전기적 연결을 수행하는 도전 라인(130)으로 제1 금속 배선층(M1)을 이용하지만, 제2 금속 배선층 내지 제4 금속 배선층(M2-M4)을 이용할 수 도 있다. 도 7에서, 콘택 플러그들(126a-126c), 워드 라인들(120), 및 금속 배선층(M1-M4) 사이는 절연층으로 절연될 수 있다. 절연층은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 8은 도 7에 도시한 저항 감지 요소의 예시적인 구조를 설명하기 위한 단면도이다.
구체적으로, 저항 감지 요소(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이에 차례로 적층된 제1 자화층(144-1), 터널 배리어층(144-2), 및 제2 자화층(144-3)을 구비한 가변 저항층(144)을 포함할 수 있다. 제1 자화층(144-1) 및 제2 자화층(144-3) 중 어느 하나는 고정층을 포함하고, 다른 하나는 자유층을 포함할 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
예컨대, 제1 자화층(144-1) 또는 제2 자화층(144-3)은 적어도 하나의 고정층과, 적어도 하나의 자유층을 포함할 수 있다. 또한, 도 8에는 1 개의 터널 배리어층(144-2)을 포함하는 구성이 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 하부 전극(142)과 상부 전극(146)과의 사이에 복수의 터널 배리어층이 포함될 수 있다.
고정층은 막 면에 대하여 수직 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 고정되어 있을 수 있다. 상기 자유층은 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적일 수 있다.
저항 감지 요소(140)의 자기 터널 접합의 저항값은 제1 자화층(144-1) 및 제2 자화층(144-3) 각각의 자화 방향에 따라 달라질 수 있다. 예를 들면, 상기 제1 자화층(144-1) 및 제2 자화층(144-3)의 자화 방향이 서로 반평행(antiparallel)일 때, 저항 감지 요소(140)는 상대적으로 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다. 제1 자화층(144-1) 및 제2 자화층(144-3)의 자화 방향이 평행(parallel)인 경우, 저항 감지 요소(140)는 상대적으로 낮은 저항값을 가지며, 데이터 '0'을 저장할 수 있다. 이와 같은 저항값들의 차이를 이용하여 자기 메모리 소자에서 데이터를 기록/판독할 수 있다.
일부 실시예에서, 저항 감지 요소(140)는 수직 자화 방식의 MTJ (magnetic tunnel junction) 소자를 구현하는 데 사용될 수 있다. 일부 실시예에서, 저항 감지 요소(140)의 자유층에서의 자화 방향은 스핀 전달 토크 (STT: spin transfer torque)에 의해 변할 수 있다. 다른 일부 실시예들에서, 저항 감지 요소(140)는 전류의 이동 방향과 자화 용이축이 실질적으로 수직한 수평 MTJ 구조를 포함할 수 있다.
하부 전극(142) 및 상부 전극(146)은 반응성이 비교적 낮은 도전 물질을 포함할 수 있다. 일부 실시예에서, 하부 전극(142) 및 상부 전극(146)은 도전성 금속 질화물을 포함할 수 있다. 예컨대, 하부 전극(142) 및 상부 전극(146)은 각각 Ti, Ta, Ru, TiN, TaN, 또는 W 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층, 또는 복수의 물질을 포함하는 다중층 구조를 가질 수 있다.
터널 배리어층(144-2)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 터널 배리어층(144-2)은 비자성 물질을 포함할 수 있다. 일부 실시예에서, 터널 배리어층(144-2)은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 터널 배리어층(144-2)은 Ti 질화물 또는 V(vanadium) 질화물로 이루어질 수 있다.
일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 각각 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 Co-M1 합금(여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다.
일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 PMA(perpendicular magnetic anisotropy) 물질을 포함할 수 있다. 일부 실시예에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 SAF(synthetic anti-ferromagnet) 구조를 포함할 수 있다. SAF 구조는 강자성체 적층 구조 중에 Ru 중간층이 삽입된 구조이다. 예컨대, SAF 구조는 CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n (여기서, m 및 n은 자연수)의 다층 구조를 가질 수 있다. 본 발명의 기술적 사상에 의한 자기 메모리 소자에서 채용 가능한 SAF 구조는 상기 예시된 바에 한정되는 것은 아니며, 다양하게 변형된 구조를 채용할 수 있다.
도 9는 도 7에 도시한 저항 감지 요소의 예시적인 구조를 설명하기 위한 단면도이다.
구체적으로, 저항 감지 요소(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이의 가변 저항층(144)을 포함할 수 있다. 가변 저항층(144)은 상변화 물질층을 포함할 수 있다. 상변화 물질층은 하부 전극(142)과 상부 전극(146) 사이에 흐르는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변함에 따라 저항이 변할 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 PRAM 장치에 적용될 수 있다.
하부 전극(142)은 가변 저항층(144) 하부에 형성되어 가변 저항층(144)을 가열하며, 이에 따라 가변 저항층(144)에 상변태가 발생될 수 있다. 하부 전극(142)은 금속이나 금속 질화물, 금속 실리콘 질화물과 같은 금속 화합물을 포함할 수 있다. 예를 들어, 하부 전극(142)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄 등과 같은 금속, 이들의 금속 질화물 또는 이들의 금속 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
가변 저항층(144)은 하부 전극(142) 상에 형성되며, 그 저면이 하부 전극(142)의 상면과 실질적으로 동일한 형상과 면적을 가질 수 있다. 가변 저항층(144)은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 가변 저항층(144)은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 한종 이상의 불순물(X)을 포함할 수 있다.
즉, 가변 저항층(144)은 Ge-Sb-Te 시스템 내에 III족, IV족, V족 및 VI족에서 선택된 하나 이상의 불순물이 추가될 수 있다. 예시적인 실시예에 있어서, 가변 저항층(44)의 조성은 XaGebSbcTe1-(a+b+c)로 표시될 수 있다. 상기 불순물(X)은 붕소(B), 탄소(C), 질소(N), 산소(O), 알루미늄(Al), 실리콘(Si), 인(P) 및 황(S) 중에서 선택될 수 있다. 상기 불순물은 탄소(C), 질소(N) 또는 산소(O) 중에서 선택될 수 있다. 이와 달리, 상기 불순물은 비스무트(Bi)일 수 있다.
상부 전극(146)은 가변 저항층(144)에 접촉하도록 형성된다. 상부 전극(146)은 예를 들어, 하부 전극(142)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 저항 감지 요소(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이의 가변 저항층(144)을 포함할 수 있다. 가변 저항층(144)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 ReRAM 장치에 적용될 수 있다.
가변 저항층(144)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 페로브스카이트 계열 물질은 예컨대, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 포함할 수 있다. 전이 금속 산화물은 예컨대, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
가변 저항층(144)은 상술한 물질을 포함하는 복수의 층이 적층된 구조를 가질 수도 있다. 예를 들면, 가변 저항층(144)은 제1 하프늄 산화물(HfO2)막, 제2 하프늄 산화물(HfOx) 막 및 지르코늄 산화물(ZrOx) 막이 적층된 구조를 가질 수 있다. 가변 저항층(144)은 티타늄 알루미늄 산화물(TiAlOx) 막, 탄탄륨 산화물(TaOx) 막 및 알루미늄 산화물(AlOx) 막이 적층된 구조를 가질 수도 있다.
아래에서는 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자의 메모리 셀이 자기 저항 소자인 경우에 대하여 설명한다.
도 10은 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자를 설명하기 위한 단면도이다.
구체적으로, 자기 저항 소자(200)는 자유층(free layer, 210), 고정층(pinned layer, 230), 및 자유층(210)과 고정층(230) 사이에 개재된 배리어층(barrier layer, 220)을 포함한다. 자기 저항 소자(200)는 도 1의 저항 감지 요소 (RSE)에 대응할 수 있다.
자유층(210)은 자유층(210)을 이루는 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적이다. 고정층(230)은 고정층(230)을 이루는 막 면에 대하여 수직 방향으로 자화 용이축 (magnetization easy axis)을 가지고 자화 방향이 고정되어 있다. 자기 저항 소자(200)의 저항 값은 자유층(210)의 자화 방향에 따라 달라진다. 자유층(210)에서의 자화 방향과 고정층(230)에서의 자화 방향이 평행(parallel)일 때, 자기 저항 소자(200)는 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(210)에서의 자화 방향과 고정층(230)에서의 자화 방향이 반평행(anti parallel)일 때, 자기 저항 소자(200)는 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 고정층(230) 및 자유층(210)의 위치는 예시된 바에 한정되는 것은 아니며, 각각의 위치가 서로 바뀔 수도 있다. 또는 자유층(210)의 자화 방향에 따라 자기 저항 소자(200)에 저장되는 데이터도 반대일 수 있다.
자유층(210)과 고정층(230)은 각각 배리어층(220)과의 계면(즉, 접촉면)에서 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)(IPMA)을 가질 수 있다. 이를 위해, 자유층(210)과 고정층(230)은 강자성(ferromagnetic) 물질로 이루어질 수 있다. 강자성 물질은 예컨대 106~107 erg/cc 정도의 비교적 높은 자기 이방성 에너지(Ku)를 가질 수 있다. 자유층(210)과 고정층(230)은 이러한 높은 자기 이방성 에너지로 인해 계면에 수직한 자화 용이축을 가질 수 있다.
자유층(210)은 변동 가능한 자화 방향을 갖는 자성층이다. 즉, 자유층(210)은 자화의 방향이 층면 수직 방향에 자유롭게 변화하는 자기 모멘트를 갖는 강자성 물질, 예를 들면 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다. 자유층(210)은 고정층(230)과 다른 물질로 형성될 수 있지만, 동일한 물질로 형성될 수도 있다.
고정층(230)은 고정된 자화 방향을 갖는 자성층으로, 고정층(230)을 형성하는 강자성 물질은 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, 그 밖에도 예컨대, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다.
본 실시예에서의 고정층(230)은 하나의 단일 층으로 도시되었으나 이에 한정되지 않고, 다층 구조로 구성될 수도 있다. 일부 실시예에서, 고정층(230)은 Co 및 Co 합금 중 적어도 하나로 형성된 제1 층과, Pt, Ni 및 Pd 중 적어도 하나로 형성된 제2 층이 교대로 적층되는 다층 구조를 갖거나, L10 구조를 갖는 FePt 층 또는 CoPt 층 이거나, 또는 희토류 원소(rare-earth element)와 전이금속(transition metal)의 합금층일 수 있다. 여기서, 희토류 원소는 Tb 및 Gd 중 적어도 하나일 수 있고, 전이금속은 Ni, Fe 및 Co 중 적어도 하나일 수 있다. 다양한 조합의 희토류 원소와 전이금속의 합금을 사용할 수 있는데, 그 중에서 예컨대 CoFeB나 CoFe를 고정층(230)의 재료로 사용할 수도 있다.
배리어층(220)은 자기 저항 소자(200)의 터널자기저항비(TMR: tunnel magnetoresistance ratio)를 증가시키기 위하여, 자유층(210) 및 고정층(230) 사이에 개재된다. 배리어층(220)은 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다. 배리어층(220)은 비자성 물질을 포함할 수 있다. 배리어층(220)은 예를 들면, 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 배리어층(220)은 예를 들면, 다중층 구조를 가질 수 있다.
일부 실시예에서, 자유층(210), 배리어층(220) 및 고정층(230)은 동일한 결정 구조를 가질 수 있다. 예를 들면, 자유층(210), 배리어층(220) 및 고정층(230) 각각은 BCC (body centered cubic: 체심 입방) 결정 구조를 가질 수 있다.
도 11 및 도 12는 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자에 기입된 데이터를 읽기 동작을 설명하는 도면이다.
구체적으로, 도 11 및 도 12는 각각 자기 저항 소자(200)에 기입된 데이터에 따른 자화 방향을 나타낸다. 자기 저항 소자(200)의 저항 값은 자유층(210)의 자화 방향에 따라 달라진다. 자기 저항 소자(200)에 읽기 전류(RC)를 흘리면 자기 저항 소자(200)의 저항 값에 따른 데이터 전압이 출력된다. 읽기 전류(RC)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 읽기 전류(RC)에 의해 자유층(210)의 자화 방향이 변화되지 않는다.
도 11을 참조하면, 자기 저항 소자(200)에서 자유층(210)의 자화 방향과 고정층(230)의 자화 방향이 평행(parallel)하게 배치된다. 이때 자기 저항 소자(200)는 낮은 저항 값을 가진다. 이 경우, 비트 라인(BL1)에 읽기 전류(RC)를 흘리면 데이터 "0"을 독출할 수 있다.
도 12를 참조하면, 자기 저항 소자(200)는 자유층(210)의 자화 방향이 고정층(230)의 자화 방향과 반-평행(anti-parallel)으로 배치된다. 자기 저항 소자(200)는 높은 저항 값을 가진다. 이 경우, 비트 라인(BL1)에 읽기 전류(RC)를 흘리면 데이터 "1"을 독출할 수 있다.
본 실시예에서 자기 저항 소자(200)는 자유층(210)과 고정층(230)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유층(210)과 고정층(230)은 수직 자기 소자를 이용할 수도 있다.
도 13은 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자의 쓰기 동작을 설명하는 도면이다.
구체적으로, 자기 저항 소자(200)를 흐르는 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(210)의 자화 방향이 결정될 수 있다. 예컨대, 자유층(210)에서 고정층(230)으로 제1 쓰기 전류(WC1)를 인가하면, 고정층(230)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(210)에 토크(torque)를 인가한다. 이로 인해, 자유층(210)은 고정층(230)과 평행(Parallel)하게 자화된다.
고정층(230)에서 자유층(210)으로 제2 쓰기 전류(WC2)를 인가하면, 고정층(230)과 반대의 스핀을 갖는 전자들이 자유층(210)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(210)은 고정층(230)과 반-평행(Anti-Parallel)하게 자화된다. 즉, 자기 저항 소자(200)에서 자유층(210)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 14 내지 도 16은 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "0"과 "1"을 기록하는 원리는 보여주는 도면들이다.
도 14를 참조하면, 선택 메모리 셀(MC)에 데이터 "0"을 기록하고자 하는 경우, 제7 워드 라인(WL7), 제4 비트 라인(BL4) 및 제3 비트 라인(BL3)을 선택하게 되면 선택된 메모리 셀(MC)이 유일하게 결정된다.
제7 워드 라인(WL7)에 적절한 턴-온 전압이 인가되고, 제4 비트 라인(BL4)에 고전압(VDD)이 인가되며 제3 비트 라인(BL3)에 저전압(VSS)이 인가되면, 화살표와 같은 전류 패스가 생성되고, 선택된 메모리 셀(MC)에 데이터 "0"이 기록될 수 있다.
제7 워드 라인(WL7) 이외의 워드 라인들(WL1-6, WL8)은 전압이 인가되지 않을 수 있다. 제4 비트 라인(BL4) 및 제3 비트 라인(BL3) 이외의 비트 라인들(BL1-BL2, BL5)은 플로팅(Floating)시킬 수 있다. 제4 비트 라인(BL4)에 인가되는 고전압은 예컨대 1.2V이고, 제3 비트 라인(BL3)에 인가되는 저전압은 예컨대 0V이일 수 있다. 그러나 고전압 및 저전압은 예시적인 수치들이다.
전류 패스는 화살표로 표시한 바와 같이 제4 비트 라인(BL4)이 하측에서 전류가 전달되어 제4 비트 라인(BL4)과 좌측으로 인접한 제3 비트 라인(BL3)을 거쳐 제2 방향의 상측일 수 있다. 다시 말해, 전류 패스는 제4 비트 라인(BL4)이 하측에서 인접 비트 라인인 제3 비트 라인(BL3)의 상측일 수 있다.
도 14에서, 메모리 셀의 저항 감지 소자가 자기 저항 소자인 경우, 도 13에 표시한 바와 같이 자기 저항 소자의 자유층(210)은 고정층(230)과 평행(Parallel)하게 자화된 경우를 의미할 수 있다.
도 15 및 도 16을 참조하면, 선택된 메모리 셀(MC)에 데이터 "1"을 기록하고자 하는 경우, 제7 워드 라인(WL7), 제3 비트 라인(BL3) 및 제4 비트 라인(BL4)을 선택하게 되면 선택된 메모리 셀(MC)이 유일하게 결정된다.
제7 워드 라인(WL7)에 적절한 턴-온 전압이 인가되고, 제3 비트 라인(BL3)에 고전압(VDD)이 인가되며 제4 비트 라인(BL4)에 저전압(VSS)이 인가되면, 화살표와 같은 전류 패스가 생성되고, 선택된 메모리 셀(MC)에 데이터 "1"이 기록될 수 있다. 제7 워드 라인(WL7) 이외의 워드 라인들(WL1-6, WL8)은 전압이 인가되지 않을 수 있다. 제4 비트 라인(BL4) 및 제3 비트 라인(BL3) 이외의 비트 라인들(BL1-BL2, BL5)은 플로팅(Floating)시킬 수 있다. 제3 비트 라인(BL3)에 인가되는 고전압은 예컨대 1.2V이고, 제4 비트 라인(BL4)에 인가되는 저전압은 예컨대 0V이일 수 있다. 그러나 고전압 및 저전압은 예시적인 수치들이다.
도 15 및 도 16의 전류 패스는 화살표로 표시한 바와 같이 서로 다를 수 있다. 도 15의 전류 패스는 화살표로 표시한 바와 같이 제3 비트 라인(BL3)의 상측에서 전류가 전달되어 제3 비트 라인(BL3)과 우측으로 인접한 제4 비트 라인(BL4)을 거쳐 제2 방향(Y 방향)의 하측일 수 있다.
다시 말해, 전류 패스는 제3 비트 라인(BL3)이 상측에서 인접 비트 라인인 제4 비트 라인(BL3)의 하측일 수 있다. 도 15의 전류 패드는 도 14의 전류 패스와 비교할 때 제2 방향(Y 방향)으로 서로 반대 방향일 수 있다.
도 16의 전류 패스는 화살표로 표시한 바와 같이 제3 비트 라인(BL3)의 하측에서 전류가 전달되어 제3 비트 라인(BL3)과 우측으로 인접한 제4 비트 라인(BL4)을 거쳐 제2 방향(Y 방향)의 상측일 수 있다.
다시 말해, 전류 패스는 제3 비트 라인(BL3)의 하측에서 인접 비트 라인인 제4 비트 라인(BL3)의 상측일 수 있다. 도 16의 전류 패스는 도 14의 전류 패스와 비교할 때 제2 방향(Y 방향)으로 서로 동일 방향일 수 있다. 이에 따라, 본 발명의 가변 저항 소자는 비트 라인의 양측 방향이 아닌 한 방향으로 메모리 셀(MC)에 데이터 0 및 1을 기록할 수 있다.
도 15 및 도 16에서, 메모리 셀의 저항 감지 소자가 자기 저항 소자인 경우, 도 13에 표시한 바와 같이 자기 저항 소자의 자유층(210)은 고정층(230)과 반평행(Anti-Parallel)하게 자화된 경우를 의미할 수 있다.
이와 같이 본 발명의 가변 저항 메모리 소자는 쓰기 동작시 선택된 메모리 셀(MC)의 좌측 및 우측의 비트 라인들을 이용함으로써 회로 구성을 간편하게 할 수 있다. 아울러서, 본 발명의 가변 저항 메모리 소자는 전류 패스를 제2 방향(Y 방향)으로 동일한 방향 또는 반대 방향으로 다양하게 할 수 있어 회로 구성을 간편하게 할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 가변 저항 메모리 소자, 10: 메모리 셀 어레이, 20: 워드 라인 드라이버 영역, 30: 라이트 드라이버 및 센스 엠프 영역, SD: 스위칭 소자, RSE: 저항 감지 요소, WL: 워드 라인, BL: 비트 라인, MC: 메모리 셀, V: 비아, N: 접속 노드

Claims (20)

  1. 복수개의 메모리 셀들을 포함하되, 개개의 메모리 셀은 스위칭 소자와 직렬로 연결된 저항 감지 요소를 포함하고;
    제1 방향으로 연장되고 상기 개개의 메모리 셀의 스위칭 소자의 게이트와 연결된 복수개의 워드 라인들; 및
    상기 제1 방향과 수직한 제2 방향으로 연장된 복수개의 비트 라인들을 포함하되,
    상기 비트 라인들중 제1 비트 라인의 제1 접속 노드는 상기 복수개의 메모리 셀들의 저항 감지 요소들과 전기적으로 연결되고, 상기 비트 라인들중 상기 제1 비트 라인과 인접한 제2 비트 라인의 제2 접속 노드는 상기 복수개의 메모리 셀들의 스위칭 소자들과 전기적으로 연결되고,
    상기 제1 비트 라인 및 상기 제2 비트 라인의 상기 제1 방향의 폭은 상기 워드 라인들의 상기 제2 방향의 폭보다 3배 내지 4배 큰 것을 특징으로 하는 가변 저항 메모리 소자.
  2. 제1항에 있어서, 상기 제2 비트 라인의 상기 제2 접속 노드는 상기 복수개의 메모리 셀들의 스위칭 소자들과 제1 도전 라인 및 제1 비아를 통하여 전기적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  3. 제2항에 있어서, 상기 제1 도전 라인 및 제1 비아는 기판 상에서 상기 제1 비트 라인 및 제2 비트 라인보다 낮은 높이(레벨)에 위치하는 것을 특징으로 하는 가변 저항 메모리 소자.
  4. 제1항에 있어서, 상기 제1 비트 라인 및 제2 비트 라인은 기판 상에서 동일 높이(레벨)에 위치하는 것을 특징으로 하는 가변 저항 메모리 소자.
  5. 제1항에 있어서, 상기 제1 비트 라인은 상기 제1 접속 노드와 떨어져서 제3 접속 노드를 더 포함하고, 및 상기 제3 접속 노드는 상기 복수개의 메모리 셀들의 스위칭 소자들과 전기적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  6. 제5항에 있어서, 상기 제1 비트 라인의 상기 제3 접속 노드는 상기 복수개의 메모리 셀들의 스위칭 소자들과 제2 도전 라인 및 제2 비아를 통하여 전기적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  7. 제6항에 있어서, 상기 제2 도전 라인 및 제2 비아는 기판 상에서 상기 제1 비트 라인 및 제2 비트 라인보다 낮은 높이(레벨)에 위치하는 것을 특징으로 하는 가변 저항 메모리 소자.
  8. 제1항에 있어서, 상기 제2 비트 라인은 상기 제2 접속 노드와 떨어져서 제4 접속 노드를 더 포함하고, 상기 제4 접속 노드는 상기 복수개의 메모리 셀들의 저항 감지 요소들과 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  9. 복수개의 스위칭 소자들과 복수개의 저항 감지 요소들을 포함하는 복수개의 메모리 셀들을 포함하되, 개개의 메모리 셀은 개개의 스위칭 소자와 직렬로 연결된 개개의 저항 감지 요소를 포함하고;
    제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 워드 라인들을 포함하고, 개개의 워드 라인은 상기 개개의 메모리 셀의 스위칭 소자의 게이트와 연결되고; 및
    상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 떨어져 있는 복수개의 비트 라인들을 포함하되,
    상기 비트 라인들중 제1 비트 라인의 제1 접속 노드는 상기 복수개의 저항 감지 요소들중 첫번째 저항 감지 요소들과 연결됨과 아울러 상기 비트 라인들중 상기 제1 비트 라인과 인접한 제2 비트 라인의 제2 접속 노드는 상기 복수개의 스위칭 소자들중 첫번째 스위칭 소자들과 전기적으로 연결되고,
    상기 복수개의 저항 감지 요소들중 첫번째 저항 감지 요소들은 각각 복수개의 스위칭 소자들중 첫번째 스위칭 소자들과 직렬로 연결되고,
    상기 제1 비트 라인의 제3 접속 노드는 상기 복수개의 스위칭 소자들중 두번째 스위칭 소자들과 연결됨과 아울러 상기 제2 비트 라인의 제4 접속 노드는 상기 복수개의 저항 감지 요소들중 두번째 저항 감지 요소들과 전기적으로 연결되고,
    상기 복수개의 저항 감지 요소들중 두번째 저항 감지 요소들은 각각 복수개의 스위칭 소자들중 두번째 스위칭 소자들과 직렬로 연결되고,
    상기 제2 비트 라인의 상기 제2 접속 노드는 제1 도전 라인 및 제1 비아를 통하여 상기 복수개의 스위칭 소자들중 상기 첫번째 스위칭 소자들과 전기적으로 연결되고, 및
    상기 제1 비트 라인의 상기 제3 접속 노드는 제2 도전 라인 및 제2 비아를 통하여 상기 복수개의 스위칭 소자들중 상기 두번째 스위칭 소자들과 전기적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  10. 제9항에 있어서, 상기 복수개의 메모리 셀들은 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀 및 제4 메모리 셀을 포함하고,
    상기 복수개의 저항 감지 요소들중 상기 첫번째 저항 감지 요소들은 상기 제1 메모리 셀의 제1 저항 감지 요소 및 상기 제2 메모리 셀의 제2 저항 감지 요소를 포함하고,
    상기 복수개의 저항 감지 요소들중 상기 두번째 저항 감지 요소들은 상기 제3 메모리 셀의 제3 저항 감지 요소 및 상기 제4 메모리 셀의 제4 저항 감지 요소를 포함하고,
    상기 제1 비트 라인의 상기 제1 접속 노드는 상기 제1 저항 감지 요소 및 상기 제2 저항 감지 요소와 전기적으로 연결되고, 및
    상기 제2 비트 라인의 상기 제4 접속 노드는 상기 제3 저항 감지 요소 및 상기 제4 저항 감지 요소와 전기적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  11. 제9항에 있어서, 상기 복수개의 메모리 셀들은 제1 메모리 셀, 제2 메모리 셀, 제3 메모리 셀 및 제4 메모리 셀을 포함하고,
    상기 복수개의 스위칭 소자들중 상기 첫번째 스위칭 소자들은 상기 제1 메모리 셀의 제1 스위칭 소자 및 상기 제2 메모리 셀의 제2 스위칭 소자를 포함하고,
    상기 복수개의 스위칭 소자들중 상기 두번째 스위칭 소자들은 상기 제3 메모리 셀의 제3 스위칭 소자 및 상기 제4 메모리 셀의 제4 스위칭 소자를 포함하고,
    상기 제2 비트 라인의 상기 제2 접속 노드는 상기 제1 스위칭 소자 및 상기 제2 스위칭 소자와 전기적으로 연결되고, 및
    상기 제1 비트 라인의 상기 제3 접속 노드는 상기 제3 스위칭 소자 및 제4 스위칭 소자와 전기적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  12. 삭제
  13. 제9항에 있어서, 상기 제1 비트 라인에 상기 제2 방향으로 복수개의 저항 감지 요소들중 상기 첫번째 저항 감지 요소들과 복수개의 스위칭 소자들중 두번째 스위칭 소자들이 순차적으로 연결되고,
    상기 제2 비트 라인에는 제2 방향으로 복수개의 스위칭 소자들중 상기 첫번째 스위칭 소자들과 복수개의 저항 감지 요소들중 상기 두번째 저항 감지 요소들이 순차적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  14. 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 서로 떨어져 배치된 복수개의 제1 메모리 셀 그룹들을 포함하고, 개개의 제1 메모리 셀 그룹은 스위칭 소자와 직렬로 연결된 저항 감지 요소를 포함하는 메모리 셀을 복수개 구비하고, 상기 메모리 셀들의 스위칭 소자들은 서로 전기적으로 연결되어 있고;
    상기 제1 메모리 셀 그룹들 사이에 배치되고 상기 제1 방향으로 서로 떨어져 배치된 복수개의 제2 메모리 셀 그룹들을 포함하고, 개개의 제2 메모리 셀 그룹은 스위칭 소자와 직렬로 연결된 저항 감지 요소를 포함하는 메모리 셀을 복수개 구비하고, 상기 메모리 셀들의 스위칭 소자들은 서로 전기적으로 연결되어 있고;
    상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 복수개의 워드 라인들을 포함하고, 상기 복수개의 워드 라인들은 상기 제1 메모리 셀 그룹들 및 제2 메모리 셀 그룹들의 스위칭 소자들의 게이트들과 전기적으로 연결되고;
    상기 제1 방향으로 이격되고 상기 제2 방향으로 연장된 제1 비트 라인들을 포함하고, 상기 제1 비트 라인들은 상기 제1 메모리 셀 그룹들의 저항 감지 요소들 및 상기 제2 메모리 셀 그룹들의 스위칭 소자들과 전기적으로 연결되고; 및
    상기 제1 비트 라인과 인접하여 배치된 제2 비트 라인들을 포함하고, 상기 제2 비트 라인들은 상기 제1 메모리 셀 그룹들의 스위칭 소자들 및 상기 제2 메모리 셀 그룹들의 상기 저항 감지 요소들과 전기적으로 연결되고,
    상기 제1 메모리 셀 그룹들 및 제2 메모리 셀 그룹들은 상기 제2 방향의 상기 제1 비트 라인들을 따라 교번적으로 배치되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  15. 삭제
  16. 제14항에 있어서, 상기 제1 메모리 셀 그룹들 및 제2 메모리 셀 그룹들은 상기 제2 방향의 상기 제2 비트 라인들을 따라 교번적으로 배치되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  17. 제14항에 있어서, 상기 제2 비트 라인들에는 상기 제1 메모리 셀 그룹들 및 제2 메모리 셀 그룹들이 상기 제2 방향으로 지그재그 형태로 배치되어 있는 것을 특징으로 하는 가변 저항 메모리 소자.
  18. 제14항에 있어서, 상기 제2 비트 라인들은 상기 제1 메모리 셀 그룹들의 상기 스위칭 소자들과 제1 도전 라인 및 제1 비아를 통하여 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  19. 제14항에 있어서, 상기 제1 비트 라인들은 상기 제2 메모리 셀 그룹들의 스위칭 소자들과 제2 도전 라인 및 제2 비아를 통하여 전기적으로 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  20. 삭제
KR1020170139546A 2017-10-25 2017-10-25 가변 저항 메모리 소자 KR102379706B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170139546A KR102379706B1 (ko) 2017-10-25 2017-10-25 가변 저항 메모리 소자
US15/987,483 US10418414B2 (en) 2017-10-25 2018-05-23 Variable resistance memory devices
CN201810864101.1A CN109712657B (zh) 2017-10-25 2018-08-01 可变电阻存储器器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170139546A KR102379706B1 (ko) 2017-10-25 2017-10-25 가변 저항 메모리 소자

Publications (2)

Publication Number Publication Date
KR20190046222A KR20190046222A (ko) 2019-05-07
KR102379706B1 true KR102379706B1 (ko) 2022-03-28

Family

ID=66169583

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170139546A KR102379706B1 (ko) 2017-10-25 2017-10-25 가변 저항 메모리 소자

Country Status (3)

Country Link
US (1) US10418414B2 (ko)
KR (1) KR102379706B1 (ko)
CN (1) CN109712657B (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100103718A1 (en) * 2008-10-23 2010-04-29 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4482039B2 (ja) * 2008-01-11 2010-06-16 株式会社東芝 抵抗変化型メモリ
US8159870B2 (en) 2008-04-04 2012-04-17 Qualcomm Incorporated Array structural design of magnetoresistive random access memory (MRAM) bit cells
US8120941B2 (en) 2008-11-07 2012-02-21 Seagate Technology Llc Bidirectional non-volatile memory array architecture
KR101528823B1 (ko) 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP4846817B2 (ja) * 2009-03-23 2011-12-28 株式会社東芝 抵抗変化型メモリ
EP2325846B1 (en) 2009-11-12 2015-10-28 Crocus Technology S.A. A magnetic tunnel junction memory with thermally assisted writing
JP5518777B2 (ja) * 2011-03-25 2014-06-11 株式会社東芝 半導体記憶装置
US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
KR101446338B1 (ko) 2012-07-17 2014-10-01 삼성전자주식회사 자기 소자 및 그 제조 방법
KR101488939B1 (ko) 2013-06-07 2015-02-06 이화여자대학교 산학협력단 자기 저항 메모리
US9299409B2 (en) 2013-09-11 2016-03-29 Tadashi Miyakawa Semiconductor storage device
KR102124361B1 (ko) 2013-11-18 2020-06-19 삼성전자주식회사 수직 자기터널접합을 포함하는 자기 기억 소자
KR102116719B1 (ko) 2013-12-24 2020-05-29 삼성전자 주식회사 자기 메모리 장치
KR102098244B1 (ko) * 2014-02-04 2020-04-07 삼성전자 주식회사 자기 메모리 소자
KR102401581B1 (ko) 2015-10-26 2022-05-24 삼성전자주식회사 저항식 메모리 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100103718A1 (en) * 2008-10-23 2010-04-29 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
US10418414B2 (en) 2019-09-17
CN109712657A (zh) 2019-05-03
CN109712657B (zh) 2023-06-06
US20190123099A1 (en) 2019-04-25
KR20190046222A (ko) 2019-05-07

Similar Documents

Publication Publication Date Title
US6944052B2 (en) Magnetoresistive random access memory (MRAM) cell having a diode with asymmetrical characteristics
US10008540B2 (en) Spin-orbitronics device and applications thereof
US6807091B2 (en) Magnetic switching element and a magnetic memory
JP4846817B2 (ja) 抵抗変化型メモリ
US7414879B2 (en) Semiconductor memory device
US11792999B2 (en) Bipolar selector with independently tunable threshold voltages
KR102403731B1 (ko) 가변 저항 메모리 소자
JP2008091703A (ja) 半導体記憶装置
KR102638584B1 (ko) 반도체 메모리 장치
US8958239B2 (en) Magnetic memory element, magnetic memory device, spin transistor, and integrated circuit
US20230380186A1 (en) Multi-gate selector switches for memory cells and methods of forming the same
KR102401581B1 (ko) 저항식 메모리 소자
JP2009151885A (ja) 半導体記憶装置、その製造方法、書き込み方法及び読み出し方法
CN107039579B (zh) 包括可逆和单次可编程磁隧道结的半导体器件
KR20220039655A (ko) 불휘발성 메모리 셀, 불휘발성 메모리 셀 어레이 및 불휘발성 메모리 셀 어레이의 정보 기입 방법
KR102379706B1 (ko) 가변 저항 메모리 소자
US20230165016A1 (en) Semiconductor memory device
CN113496735B (zh) 存储器单元、集成芯片及操作存储器件的方法
US20240016066A1 (en) Memory device and method of fabricating the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant