CN109712657A - 可变电阻存储器器件 - Google Patents

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Abstract

提供可变电阻存储器器件。可变电阻存储器器件包括存储器单元，该存储器单元包括开关器件和与开关器件串联连接的电阻感测元件。可变电阻存储器器件包括在第一方向上延伸并连接到开关器件的栅极的字线。而且，可变电阻存储器器件包括在第二方向上延伸的多个位线。多个位线当中的第一位线的第一连接节点电连接到电阻感测元件。在多个位线当中，与第一位线相邻的第二位线的第二连接节点电连接到开关器件。

Description

可变电阻存储器器件
相关申请的交叉引用
本申请要求2017年10月25日在韩国知识产权局提交的韩国专利申请第10-2017-0139546号的权益，其公开通过引用整体并入本文。
技术领域
本公开涉及半导体器件，并且更具体地，涉及可变电阻存储器器件。
背景技术
可变电阻存储器器件可以包括电阻感测元件(例如，可变电阻层)并且可以根据施加的电压使用电阻感测元件的电流传输特性。在可变电阻存储器器件中，导电/互连线(例如，位线或源极线(source line))可以电连接到可变电阻层的上部和下部。因此，在可变电阻存储器器件中，导电/互连线的线路电阻或寄生电阻可能不合需要地高，并且电路配置可能不合需要地复杂。
发明内容
本发明构思提供了可变电阻存储器器件，其能够降低诸如位线的互连线的电阻并简化电路配置。根据本发明构思的示例实施例，可变电阻存储器器件可以包括存储器单元，该存储器单元包括开关器件和与开关器件串联连接的电阻感测元件。可变电阻存储器器件可以包括在第一方向上延伸并连接到开关器件的栅极的字线。可变电阻存储器器件可以包括在第二方向上延伸的多个位线。多个位线当中的第一位线的第一连接节点可以电连接到电阻感测元件。多个位线当中的相邻于第一位线的第二位线的第二连接节点可以电连接到开关器件。
根据本发明构思的示例实施例的可变电阻存储器器件可以包括多个存储器单元，多个存储器单元分别包括多个电阻感测元件并且分别包括多个开关器件。多个电阻感测元件可以分别与多个开关器件串联连接。可变电阻存储器器件可以包括在第一方向上延伸并且在第二方向上从彼此间隔开的多个字线。分别地，多个字线可以分别连接到多个开关器件的多个栅极。而且，可变电阻存储器器件可以包括在第二方向上延伸并且在第一方向上从彼此间隔开的多个位线。多个位线当中的第一位线的第一连接节点可以电连接到多个电阻感测元件中的第一电阻感测元件，并且位线当中的与第一位线相邻的第二位线的第二连接节点可以电连接到多个开关器件中的第一开关器件。多个电阻感测元件中的第一电阻感测元件可以分别与多个开关器件中的第一开关器件串联连接。第一位线的第三连接节点可以电连接到多个开关器件中的第二开关器件，并且第二位线的第四连接节点可以电连接到多个电阻感测元件中的第二电阻感测元件。多个电阻感测元件中的第二电阻感测元件可以分别与多个开关器件中的第二开关器件串联连接。
根据本发明构思的示例实施例的可变电阻存储器器件可以包括在第一方向和垂直于第一方向的第二方向上从彼此间隔开的多个第一存储器单元组。多个第一存储器单元组中的每一个可以分别包括包含第一多个电阻感测元件的第一多个存储器单元，该第一多个电阻感测元件分别与第一多个开关器件串联连接。第一多个开关器件中的开关器件可以电连接到彼此。可变电阻存储器器件可以包括第一多个存储器单元组之间的多个第二存储器单元组。多个第二存储器单元组中的每一个可以分别包括包含第二多个电阻感测元件的第二多个存储器单元，该第二多个电阻感测元件分别与第二多个开关器件串联连接。第二多个开关器件中的开关器件可以电连接到彼此。可变电阻存储器器件可以包括多个字线，多个字线在第二方向上从彼此间隔开，在第一方向上延伸，并且电连接到第一多个开关器件和第二多个开关器件的栅极。可变电阻存储器器件可以包括第一位线，第一位线在第一方向上从彼此间隔开，在第二方向上延伸，电连接到第一多个电阻感测元件，并且电连接到第二多个开关器件。而且，可变电阻存储器器件可以包括与第一位线相邻的第二位线。第二位线可以电连接到第一多个开关器件，并且可以电连接到第二多个电阻感测元件。
根据本发明构思的可变电阻存储器器件可以通过通过使用第一位线和与第一位线相邻的第二位线使电流流向电阻感测元件来操作存储器单元。因此，在根据本发明构思的可变电阻存储器器件中，可以不必要使用源极线。因此，位线的宽度可以很大，使得位线的寄生电阻可以减小。
在根据本发明构思的可变电阻存储器器件中，在写入操作期间，可以使用选择的存储器单元的左侧和右侧上的位线，从而电路可以被简单地配置。此外，在根据本发明构思的可变电阻存储器器件中，电流路径可以在第二方向(例如，Y方向)，即，相同方向上，或者可以在相反方向上，并且因此电路可以被简单地配置。
附图说明
从以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出根据本发明构思的一些实施例的可变电阻存储器器件的电路图；
图2是示出图1的可变电阻存储器器件的存储器单元阵列的局部详细视图；
图3是示出图1的可变电阻存储器器件的存储器单元阵列的局部详细视图；
图4是示出图1的可变电阻存储器器件的存储器单元阵列的局部详细视图；
图5是示出图2的存储器单元阵列的操作的电路图；
图6是示出根据本发明构思的一些实施例的可变电阻存储器器件的布局图；
图7是沿着图6的线VII-VII截取的截面图；
图8是示出图7的电阻感测元件的示例结构的截面图；
图9是示出图7的电阻感测元件的示例结构的截面图；
图10是示出根据本发明构思的各种实施例的包括在可变电阻存储器器件中的磁阻器件的截面图；
图11和图12是示出根据本发明构思的各种实施例的记录在可变电阻存储器器件中包括的磁阻器件中的数据的读取操作的视图；
图13是示出根据本发明构思的各种实施例的包括在可变电阻存储器器件中的磁阻器件的写入操作的视图；以及
图14至图16是示出在根据本发明构思的可变电阻存储器器件中记录数据“0”和“1”的原理的视图。
具体实施方式
图1是示出根据本发明构思的一些实施例的可变电阻存储器器件100的电路图。
具体地，可变电阻存储器器件100可以包括存储器单元阵列10、字线驱动器区域20、以及写入驱动器和感测放大(即，感测放大器)区域30。存储器单元阵列10可以包括以矩阵布置的多个存储器单元MC。存储器单元MC中的每一个可以包括开关器件SD和电阻感测元件RSE。
存储器单元阵列10可以包括多个字线WL1至WL8和多个位线BL1至BL5。在由图1提供的示例中，为了方便起见，示出仅第一子线WL1至第八字线WL8和第一位线BL1至第五位线BL5。存储器单元阵列10中可以包括额外字线WL和/或额外位线BL。图1中示出的存储器单元MC可以电连接到字线WL1至WL8当中的字线WL8和位线BL1至BL5当中的位线BL4。
电阻感测元件RSE可以包括其电阻值改变的材料层。电阻感测元件RSE可以具有与数据值相对应的电阻值。例如，当电阻感测元件RSE具有比预定参考电阻值更低的电阻值时，电阻感测元件RSE可以存储数据“0”。
相反，当电阻感测元件RSE具有比预定参考电阻值更高的电阻值时，电阻感测元件RSE可以存储数据“1”。这里，根据电阻值的数据项“0”和“1”作为示例提供并且可以颠倒。
根据一些实施例，电阻感测元件RSE可以包括磁体。电阻感测元件RSE可以包括具有磁隧道结(magnetic tunnel junction，MTJ)结构的磁阻存储器。电阻感测元件RSE可以通过使用其中磁体的磁化方向根据输入电流变化的自旋转移力矩(spin transfertorque，STT)现象来执行存储功能。在这种情况下，可变电阻存储器器件100可以是磁存储器器件(例如，磁阻随机存取存储器(magneto-resistive random access memory，MRAM))。
根据一些实施例，电阻感测元件RSE可以具有根据在位线BL1至BL5当中流动的电流而处于晶体状态或非晶(amorphous)状态的相变材料层。在这种情况下，可变电阻存储器器件100可以是相变存储器器件(相变随机存取存储器(phase change random accessmemory，PRAM))。
根据一些实施例，电阻感测元件RSE可以具有其电阻根据氧空位或氧移动变化的可变电阻层。在这种情况下，可变电阻存储元件100可以是电阻/电阻存储器器件(例如电阻随机存取存储器(resistive random access memory，ReRAM))。
开关器件SD可以是存取晶体管或单元晶体管。图1中所示的开关器件SD根据字线WL8的电压导通或截止。当开关器件SD导通时，电流可以在位线BL4、电阻感测元件RSE、和相邻于位线BL4的位线BL3当中流动，并且数据可以记录在电阻感测元件RSE中或者从电阻感测元件RSE读取。
字线WL1至WL8在第二方向(Y方向)上从彼此间隔开并且可以在第一方向(X方向)上平行地延伸。字线WL1至WL8可以由字线驱动器区域20中的字线驱动器驱动。字线驱动器区域20可以在存储器单元阵列10的第二方向(Y方向)上延伸。
为了在字线WL1至WL8当中选择一条字线WL8，字线驱动器可以向相对应的字线WL8输出用于导通开关器件SD的电压。第二方向(Y方向)不同于第一方向(X方向)，并且例如，可以与第一方向(X方向)形成直角。
位线BL1至BL5可以连接到在存储器单元阵列10的第一方向上延伸的写入驱动器和感测放大区域30。用于驱动位线BL1至BL5的多个位线驱动器可以布置在写入驱动器和感测放大区域30中。另外，电连接到位线BL1至BL5的感测放大器可以布置在写入驱动器和感测放大区域30中。
多个(例如，两个)存储器单元MC的电阻感测元件RSE和多个(例如，两个)存储器单元MC的开关元件SD可以在第二方向上交替地连接到位线BL1至BL5。两个存储器单元MC可以连接到位线BL1至BL5中的相邻位线。两个存储器单元MC的开关元件SD可以连接到一条位线(例如，第一位线BL1)，并且两个存储器单元MC的电阻感测元件RSE可以连接到另一位线(例如，位线BL2)。将参考图2至图4更详细地描述存储器单元阵列10。
图2是示出图1的可变电阻存储器器件的存储器单元阵列10-1的局部详细视图。
详细地，存储器单元阵列10-1可以包括多个存储器单元MC1和MC2、多个字线WL1和WL2、以及多个位线BL1和BL2。存储器单元MC1和MC2可以分别包括开关器件SD1和SD2以及串联地连接(即，串联连接)到开关器件SD1和SD2的电阻感测元件RSE1和RSE2。
字线WL1和WL2在第二方向(Y方向)上从彼此分离并且可以在第一方向(X方向)上延伸。字线WL1和WL2可以电连接到开关器件SD1和SD2以及栅极G1和G2。
位线BL1和BL2可以在第一方向(X方向)上从彼此分离并且可以在第二方向(Y方向)上延伸。位线BL1和BL2可以被划分成第一位线BL1和第二位线BL2。第一位线BL1和第二位线BL2可以位于距衬底相同高度(水平)处。第一位线BL1可以相邻于第二位线BL2。第二位线BL2可以相邻于第一位线BL1。这里，第二位线BL2被设置为相邻于第一位线BL1，并且将给出进一步的描述。
第一位线BL1的第一连接节点N1可以电连接到多个(例如，两个)存储器单元MC1和MC2的电阻感测元件RSE1和RSE2。第二位线BL2的第二连接节点N2可以电连接到多个(例如，两个)存储器单元MC1和MC2的开关器件SD1和SD2。
第二位线BL2的第二连接节点N2可以通过第一导线CL1和第一通孔(via)V1电连接到多个存储器单元MC1和MC2的开关器件SD1和SD2。第一导线CL1和第一通孔V1可以比第一位线BL1和第二位线BL2位于距其上具有第一导线CL1、第一通孔V1、第一位线BL1、和第二位线BL2的衬底更小(即，更低)的高度(水平)处。因此，第一导线CL1和第一通孔V1可以比第一位线BL1和第二位线BL2更靠近衬底的表面。
在如上所述被配置的存储器单元阵列10-1中，当开关器件SD1和SD2中的一个导通时，电流可以在第一位线BL1、电阻感测元件RSE1和RSE2、以及相邻于第一位线BL1的第二位线BL2当中流动。因此，存储器单元阵列10-1可以将数据记录在电阻感测元件RSE1和RSE2中，或者可以从电阻感测元件RSE1和RSE2读取数据。
在存储器单元阵列10-1中，不使用源极线而是使用位于上部的第一位线BL1和第二位线BL2，并且第一位线BL1和第二位线BL2的宽度可以因此很大。因此，在存储器单元阵列10-1中，在可变电阻存储器器件100的操作期间，可以减小第一位线BL1和第二位线BL2的寄生电阻。因此，存储器单元阵列10-1可以没有任何源极线，并且因此可以具有改善的电特性。
图3是示出图1的可变电阻存储器器件的存储器单元阵列10-2的局部详细视图。
详细地说，与图2的存储器单元阵列10-1相比，存储器单元MC3和MC4被添加到图3的存储器单元阵列10-2。在图3中，可以简单地描述类似于图2的那些的特征和/或可以省略其重复描述。
可变电阻存储器器件100的存储器单元阵列10-2可以包括多个存储器单元MC1、MC2、MC3、和MC4，多个字线WL1至WL4，以及多个位线BL1和BL2。存储器单元MC1、MC2、MC3、和MC4可以分别包括开关器件SD1、SD2、SD3、和SD4以及串联连接到开关器件SD1、SD2、SD3、和SD4的电阻感测元件RSE1、RSE2、RSE3、和RSE4。
字线WL1至WL4在第二方向(Y方向)上从彼此分离并且可以在第一方向(X方向上)延伸。字线WL1至WL4可以电连接到开关器件SD1、SD2、SD3、和SD4的栅极G1、G2、G3、和G4。
位线BL1和BL2在第一方向(X方向)上从彼此分离并且可以在第二方向(Y方向)上延伸。位线BL1和BL2可以被划分成第一位线BL1和第二位线BL2。第一位线BL1和第二位线BL2可以位于距衬底相同高度(水平)处。第一位线BL1可以相邻于第二位线BL2。第二位线BL2可以相邻于第一位线BL1。这里，第二位线BL2被设置为相邻于第一位线BL1，并且将做出进一步描述。
第一位线BL1的第一连接节点N1可以电连接到多个(例如，两个)存储器单元MC1和MC2的电阻感测元件RSE1和RSE2。
此外，第一位线BL1的部分可以从第一连接节点N1分离/间隔开并且可以包括第三连接节点N3。第三连接节点N3可以电连接到多个存储器单元MC3和MC4的开关器件SD3和SD4。
第一位线BL1的第三连接节点N3可以通过第二导线CL2和第二通孔V2电连接到多个存储器单元MC3和MC4的开关器件SD3和SD4。第二导线CL2和第二通孔V2可以比第一位线BL1和第二位线BL2位于距衬底的更小(即，更低)高度(水平)。
第二位线BL2的第二连接节点N2可以电连接到多个(例如，两个)存储器单元MC1和MC2的开关器件SD1和SD2。第二位线BL2的第二连接节点N2可以通过第一导线CL1和第一通孔V1电连接到多个存储器单元MC1和MC2的开关器件SD1和SD2。第一导线CL1和第一通孔V1可以比第一位线BL1和第二位线BL2位于距衬底的更小(即，更低)高度(水平)。
此外，第二位线BL2的部分可以从第二连接节点N2分离/间隔开并且可以包括第四连接节点N4。第四连接节点N4可以电连接到多个存储器单元MC3和MC4的电阻感测元件RSE3和RSE4。
另一方面，就存储器单元MC1和MC2而言，第一位线BL1的第一连接节点N1连接到多个存储器单元MC1和MC2的电阻感测元件RSE1和RSE2，并且第二位线BL2的第二连接节点N2可以电连接到多个存储器单元MC1和MC2的开关器件SD1和SD2。
就存储器单元MC3和MC4而言，第一位线BL1的第三连接节点N3连接到多个存储器单元MC3和MC4的开关器件SD3和SD4，并且第二位线BL2的第四连接节点N4可以电连接到多个存储器单元MC3和MC4的电阻感测元件RSE3和RSE4。
就存储器单元MC1、MC2、MC3、和MC4而言，多个存储器单元MC1和MC2的电阻感测元件RSE1和RSE2以及多个存储器单元MC3和MC4的开关器件SD3和SD4可以顺序地连接到在第二方向上延伸的第一位线BL1(例如，连接到该第一位线BL1的不同的相邻节点)。多个存储器单元MC1和MC2的开关器件SD1和SD2以及多个存储器单元MC3和MC4的电阻感测电极RSE3和RSE4可以顺序地连接到在第二方向上延伸的第二位线BL2(例如，连接到该第二位线BL2的不同的相邻节点)。
在如上所述被配置的存储器单元阵列10-2中，当开关器件SD1、SD2、SD3、和SD4中的一个导通时，电流可以流过第一位线BL1，电阻感测元件RSE1、RSE2、RSE3、和RSE4，以及相邻于第一位线BL1的第二位线BL2。因此，存储器单元阵列10-2可以将数据记录在电阻感测元件RSE1、RSE2、RSE3、和RSE4中，或者可以从电阻感测元件RSE1、RSE2、RSE3、和RSE4读取数据。
在存储器单元阵列10-2中，像在图1的存储器单元阵列10-1中一样，因为没有使用(例如，从存储器单元阵列10-2缺失/省略)源极线，所以第一位线BL1和第二位线BL2的宽度可以很大。因此，在存储器单元阵列10-2中，在可变电阻存储器器件100的操作期间，可以减小第一位线BL1和第二位线BL2的寄生电阻。
图4是示出图1的可变电阻存储器器件的存储器单元阵列10-3的局部详细视图。
详细地，与图3的存储器单元阵列10-2相比，图4的存储器单元阵列10-3包括多个第一存储器单元组MCG1和多个第二存储器单元组MCG2，每个第一存储器单元组MCG1包括存储器单元MC1和MC2，每个第二存储器单元组MCG2包括存储器单元MC3和MC4。在图4中，可以简单地描述与图3相同的内容和/或可以省略其重复描述。
存储器单元阵列10-3包括多个第一存储器单元组MCG1、多个第二存储器单元组MCG2、多个字线WL1至WL8、和多个位线BL1至BL5。
第一存储器单元组MCG1在第一方向(X方向)和第二方向(Y方向)上从彼此分离/间隔开。如图3中所述，第一存储器单元组MCG1中的每一个包括多个存储器单元MC1和MC2，该多个存储器单元MC1和MC2包括串联连接到开关器件SD1和SD2的电阻感测元件RSE1和RSE2。第一存储器单元组MCG1的存储器单元MC1和MC2的开关器件SD1和SD2电连接到彼此。
第二存储器单元组MCG2布置在第一存储器单元组MCG1之间并且在第一方向上从彼此分离。如图3中所述，第二存储器单元组MCG2中的每一个包括多个存储器单元MC3和MC4，该多个存储器单元MC3和MC4包括串联连接到开关器件SD3和SD4的电阻感测元件RSE3和RSE4。第二存储器单元组MCG2的存储器单元MC3和MC4的开关器件SD3和SD4电连接到彼此。
字线WL1至WL5在第二方向上从彼此分离并在第一方向上延伸。字线WL1至WL5电连接到第一存储器单元组MCG1和第二存储器单元组MCG2的开关器件SD1、SD2、SD3、和SD4的栅极G1、G2、G3、和G4。
位线BL1至BL5在第一方向上从彼此分离/间隔开并在第二方向上延伸。位线BL1至BL5可以位于距衬底的相同高度(水平)处。位线BL1至BL5可以被划分成位线和相邻于该位线的位线。
例如，第二位线BL2可以相邻于第一位线BL1，并且第三位线BL3可以相邻于第二位线BL2。这里，代表性地，第二位线BL2被设置为相邻于第一位线BL1，并且将通过使用第一位线BL1和第二位线BL2来进行描述。
第一位线BL1电连接到第一存储器单元组MCG1的电阻感测元件RSE1和RSE2，并电连接到第二存储器单元组MCG2的开关器件SD3和SD4。
多个第一存储器单元组MCG1和多个第二存储器单元组MCG2可以在第二方向(Y方向)上沿着第一位线BL1交替布置。第一位线BL1可以通过第二导线CL2和第二通孔V2电连接到第二存储器单元组MCG2的开关器件SD3和SD4。
第二位线BL2电连接到第一存储器单元组MCG1的开关器件SD1和SD2，并电连接到第二存储器单元组MCG2的电阻感测元件RSE3和RSE4。多个第一存储器单元组MCG1和多个第二存储器单元组MCG2可以在第二方向上沿着第二位线BL2交替布置。第二位线BL2可以通过第一导线CL1和第一通孔V1电连接到第一存储器单元组MCG1的开关器件SD1和SD2。
第一存储器单元组MCG1和第二存储器单元组MCG2可以在第二方向上沿着第二位线BL2以Z字形图案布置。例如，第二存储器单元组MCG2的电阻感测元件RSE3和RSE4可以比第一存储器单元组MCG1的开关器件SD1和SD2更靠近第二位线BL2。连接到第一位线BL1的第一存储器单元组MCG1的开关器件SD1和SD2可以电连接到连接到第二位线BL2的第一存储器单元组MCG1的电阻感测元件RSE1与RSE2之间的第二位线BL2。
在存储器单元阵列10-3中，像在图3的存储器单元阵列10-2中一样，因为不使用(例如，从存储器单元阵列10-3缺失/省略)源极线，所以位线BL1和BL5的宽度可以很大。因此，在存储器单元阵列10-3中，在可变电阻存储器器件100的操作期间，位线BL1至BL5的寄生电阻可以减小。
图5是示出图2的存储器单元阵列的操作的电路图。
详细地说，在存储器单元阵列10-1中，多个存储器单元MC1和MC2可以布置在第一位线BL1与第二位线BL2之间。存储器单元MC1和MC2的开关器件SD1和SD2可以分别连接到字线WL1和WL2。形成在第一位线BL1中/处的第一连接节点N1可以连接到存储器单元MC1和MC2的电阻感测元件RSE1和RSE2。
形成在第二位线BL2中/处的第二连接节点N2可以连接到存储器单元MC1和MC2的开关器件SD1和SD2。第二位线BL2可以通过第一导线CL1和第一通孔V1连接到存储器单元MC1和MC2的开关器件SD1和SD2。
第一位线BL1可以通过连接节点Nb连接到第一位线驱动器BLD1和感测放大器SA。第二位线BL2可以通过连接节点Ns连接到第二位线驱动器BLD2。
第一位线驱动器BLD1、感测放大器SA、和第二位线驱动器BLD2可以布置在图1的写入驱动器和感测放大区域30中。位于连接节点Nb和连接节点Ns的右侧的电路可以布置在写入驱动器和感测放大区域30中。连接节点Nb和连接节点Ns的左侧可以对应于存储器单元阵列10。
由写入信号WR控制的晶体管Tr2可以连接在第一位线BL1的连接节点Nb与第一位线驱动器BLD1之间。当数据被记录在存储器单元MC1和MC2中的一个中时，写入信号WR可以具有导通电平。
由读取信号RD控制的晶体管Tr1可以连接在第一位线BL1的连接节点Nb与感测放大器SA之间。当从存储器单元MC1和MC2中的一个读取数据时，读取信号RD可以具有导通电平。由使能信号EN控制的晶体管Tr3可以连接在第二位线BL2的连接节点Ns与第二位线驱动器BLD2之间。当写入信号WR和读取信号RD中的一个具有导通电平时，使能信号EN可以具有导通电平。
输入数据Din可以施加到第一位线驱动器BLD1的输入端。反相输入数据Din’可以输入到第二位线驱动器BLD2的输入端。例如，位线驱动器BLD1在输入数据Din为“1”时可以输出高电压并且在输入数据Din为“0”时可以输出低电压。
相反，第二位线驱动器BLD2在输入数据Din为例如“1”时可以输出低电压并且在输入数据Din为例如“0”时可以输出高电压。高电压可以是例如1.2V并且低电压可以是例如0V。然而，高电压和低电压的值作为示例提供，并且高电压和低电压不限于此。
参考电压Vref和第一位线BL1可以连接到感测放大器SA的输入端。感测放大器SA在第一位线BL1的电压高于参考电压Vref时可以输出例如“1”作为输出数据Dout并且在第一位线BL1的电压低于参考电压Vref时可以输出例如“0”。可替代地，感测放大器SA在第一位线BL1的电压高于参考电压Vref时可以输出“0”并且在第一位线BL1的电压低于参考电压Vref时可以输出“1”。
参考电流Iref可以施加到第一位线BL1。当读取信号RD具有导通电平时，参考电流Iref可以施加到第一位线BL1。参考电流Iref流经穿过选择的存储器单元MC1和MC2的电流路径。在感测放大器SA的输入端处，第一位线BL1的电压值可以通过将电流路径上的整体电阻与参考电流Iref的乘积添加到第二位线BL2的电压而确定。
例如，当选择的存储器单元MC1和MC2的电阻很大时，第一位线BL1的电压高于参考电压Vref，并且当存储器单元MC1和MC2的电阻感测元件RSE1和RSE2的电阻很小时，第一位线BL1的电压可以低于参考电压Vref。
电流路径上的整体电阻可以包括选择的存储器单元MC1和MC2的电阻感测元件RSE1和RSE2的电阻以及选择的存储器单元MC1和MC2周围的寄生电阻。寄生电阻包括选择的存储器单元MC1和MC2与感测放大器SA之间的第一位线BL1的电阻、选择的存储器单元MC1和MC2与第二位线驱动器BLD2之间的第二位线BL2的电阻、接触电阻、和晶体管的导通电阻。
如上所述，存储器单元阵列10-1通过使用第一位线BL1和第二位线BL2将数据记录在存储器单元MC1和MC2中或者从存储器单元MC1和MC2读取数据。因此，在存储器单元阵列10-1中，因为不使用(例如，缺失/省略)源极线，而是使用位于上部的第一位线BL1和第二位线BL2，所以第一位线BL1和第二位线BL2的宽度可以很大。因此，在存储器单元阵列10-1中，可以减小第一位线BL1和第二位线BL2的寄生电阻。
因此，虽然选择的存储器单元MC1和MC2的电阻感测元件RSE1和RSE2的电阻由于第一位线BL1和第二位线BL2的寄生电阻而很小，但是抑制/防止由感测放大器SA感测的第一位线BL1的电压高于参考电压Vref是可能的。为了抑制/防止第一位线BL1的电压高于参考电压Vref，减小从第一位线BL1检测的电压的余量是可能的，从而可以减小操作电压。在关于图5描述的示例中，从第一位线BL1检测电压。然而，可以从第二位线BL2检测电压。
在图1至图5中，根据本发明构思的一些实施例的存储器单元阵列的电路图作为示例示出。本发明构思不限于此。
图6是示出根据本发明构思的一些实施例的可变电阻存储器器件的布局图。
详细地说，图6可以对应于图1的可变电阻存储器器件100的存储器单元阵列10。可变电阻存储器器件100可以包括以矩阵布置的多个存储器单元(图1的MC)。可变电阻存储器器件100可以包括有源区110、字线120(WL1至WL8)、通孔135、导线130、电阻感测元件140(图1的RSE)、和位线150(BL1至BL5)。
有源区110可以由器件隔离层限定在衬底上。有源区域110可以布置为在第二方向(Y方向)上延伸。第一区域A1和第二区域A2可以提供在有源区域110的两(即，相对)端处。第一区域A1和第二区域A2可以部分地重叠字线120。第一区域A1和第二区域A2可以是晶体管的源极或漏极区域。第一区域A1和第二区域A2可以通过电阻感测元件140连接到位线150。
多个有源区域110可以在第二方向上以Z字形图案布置。有源区域110可以在第一方向(X方向)和第二方向(Y方向)上平行地布置。每个有源区域110可以由形成衬底的半导体材料层或在衬底上额外地形成的半导体材料层形成。例如，有源区域110可以由通过沉积或外延生长形成在衬底上的硅层形成。硅层可以是例如单晶硅层或多晶硅层。
字线120在第一方向(X方向)上延伸并且可以在第二方向(Y方向)上与彼此平行地延展。字线120可以跨越在第二方向(Y方向)上布置的有源区域110布置。字线120可以包括掺杂半导体、金属、导电金属氮化物、和/或金属-半导体化合物中的至少一种。字线120的宽度是1F并且字线120之间在第二方向(Y方向)上的间距可以是2F。这里，F可以意味着最小/最低光刻特征尺寸。
电阻感测元件140可以在第一方向(X方向)和第二方向(Y方向)上布置以对应于有源区域110的第一区域A1和第二区域A2。电阻感测元件140布置在位线150与有源区域110的第一区域A1和第二区域A2之间，并且可以连接到有源区域110的第一区域A1和第二区域A2以及位线150。本文将详细描述电阻感测元件140。
位线150在第二方向(Y方向)上延伸并且可以在第一方向(X方向)上与彼此平行地延展。位线150中的每一个电连接到多个有源区域110的第一区域A1和第二区域A2，并且可以重叠第一区域A1和第二区域A2的部分。位线150中的每一个可以通过电阻感测元件140电连接到有源区域110的第一区域A1和第二区域A2。
两个电阻感测元件140布置在位线150下方的有源区域110中。此外，当有源区域110在第二方向(Y方向)上交替布置以使得一条字线和一条位线被选择时，可以选择仅一个电阻感测元件140，这将在本文中详细描述。
每个位线150可以包括金属、导电金属氮化物、金属-半导体化合物、和/或掺杂半导体中的至少一种。位线150在第一方向(X方向)上的宽度可以是3F至4F。如上所述，根据本发明构思，因为不使用(例如，从存储器单元阵列10缺失/省略)源极线，所以位线150的宽度可以是3F至4F。例如，在一些实施例中，位线150的宽度可以是4F。也就是说，根据本发明构思，因为不使用源极线，所以位线150的宽度可以相对大。
位线150可以通过导线130和通孔135连接到彼此。例如，位线150和BL1可以通过导线130和通孔135电连接到相邻位线150和BL2。
图7是沿着图6的线VII-VII截取的截面图。
详细地说，可变电阻存储器器件100可以包括其中形成器件隔离层103的衬底101。延伸为平行延展的有源区域(图6的110)可以由衬底101上的器件隔离层103在第一方向(X方向)上限定。
衬底101可以由半导体材料形成。在一些实施例中，衬底101可以包括硅(Si)。在一些实施例中，衬底101可以包括诸如锗(Ge)的半导体元件或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、或磷化铟(InP)的化合物半导体材料。
在一些实施例中，衬底101可以具有绝缘体上硅(silicon on insulator，SOI)结构。例如，衬底101可以包括埋入氧化物层(buried oxide layer，BOX)。在一些实施例中，衬底101可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。
字线120可以在第一方向(X方向)上在有源区域110上延伸。字线120可以布置为在第一方向(X方向)上平行延展预定距离，例如以2F的间距。
字线120形成为具有比衬底101的上表面更高的水平处的上表面。然而，字线120可以掩埋在衬底101中。在一些实施例中，字线120可以包括掺杂半导体、金属、导电金属氮化物、和/或金属半导体化合物当中的至少一种材料。
在衬底101上，可以形成用于将多个字线120从衬底101绝缘的栅极介电层122。在一些实施例中，栅极介电层122可以由氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)、和/或具有比氧化硅层更大的介电常数的高k介电膜当中的至少一种形成。
源极或漏极区域124可以形成在衬底101上。第一接触插塞(plugs)126a可以形成在其中将形成源极或漏极区域124或通孔135的区域中的衬底101和器件隔离层103的上表面上。第一接触插塞126a可以由诸如圆柱形柱、方形柱、五边形柱、或椭圆形柱的各种柱中的一种形成。另外，第一接触插塞126a可以朝下部更薄，使得上部的直径大于下部的直径。因此，第一接触插塞126a可以具有锥形宽度。
多层金属互连层M1至M4可以布置在第一接触插塞126a上。根据一些实施例，如图7中所示，金属互连层M1至M4由第一至第四金属互连层M1至M4形成，也就是说，以提供四层金属互连层。然而，本发明构思不限于此。金属互连层M1至M4可以通过使用通孔128电连接到彼此。
通过第二接触插塞电连接到彼此的电阻感测元件140可以布置在形成在源极或漏极区域124上的第四金属互连(例如，金属布线)层M4上。电阻感测元件140可以通过第一接触插塞126a和第二接触插塞126b连接到源极或漏极区域124。
电阻感测元件140可以根据电阻状态存储数据。电阻感测元件140可以包括MTJ结构。例如，电阻感测元件140可以包括下电极142、上电极146、和布置在下电极142与上电极146之间的可变电阻层144。可变电阻层144可以包括例如顺序层积的第一磁化层、隧道势垒层、和第二磁化层。本文将更详细地描述电阻感测元件140。
位线150可以通过第三接触插塞电连接到电阻感测元件140的上部。位线150在第二方向(Y方向)上延伸并且可以在第一方向(X方向)上与彼此平行地延展。位线150可以通过第二接触插塞126b、电阻感测元件140、金属互连层M1至M4、和第一接触插塞126a电连接到源极或漏极区域124。
在一些实施例中，位线150可以包括金属、导电金属氮化物、金属-半导体化合物、或掺杂半导体中的至少一种材料。例如，位线150可以包括由钽(Ta)、钛(Ti)、TaN、TiN、或以上金属的组合形成的势垒层和形成在势垒层上的金属层，例如铜(Cu)层。
如上所述，位线150可以通过位于器件隔离层103上的导线130和通孔135电连接到邻近位线150。根据一些实施例，如图7中所示，第一金属互连层M1作为用于执行位线150之间的电连接的导线130使用。然而，在一些实施例中，第二至第四金属互连层M2至M4可以用于这样的连接。在图7中，接触插塞126a至126c、字线120、和金属互连层M1至M4可以由绝缘层从彼此绝缘。绝缘层可以由氧化物层、氮化物层、或这些层的组合形成。
图8是示出图7的电阻感测元件的示例结构的截面图。
详细地，电阻感测元件140可以包括下电极142、上电极146、和可变电阻层144，可变电阻层144包括顺序地层叠/层积在下电极142与上电极146之间的第一磁化层144-1、隧道势垒层144-2、和第二磁化层144-3。第一磁化层144-1和第二磁化层144-3中的一个包括钉扎层(pinned layer)，并且其它可以包括自由层。然而，本发明构思不限于此。
例如，第一磁化层144-1或第二磁化层144-3可以包括至少一个钉扎层和至少一个自由层。另外，在图8中，包括仅一个隧道势垒层144-2。然而，本发明构思不限于此。在下电极142与上电极146之间可以包括多个隧道势垒层。
在钉扎层中，提供易磁化轴以垂直于表面并且可以固定磁化方向。在自由层中，提供易磁化轴以垂直于表面，并且磁化方向可以根据条件变化。
电阻感测元件140的MTJ的电阻值可以根据第一磁化层144-1和第二磁化层144-3的磁化方向而变化。例如，当第一磁化层144-1和第二磁化层144-3的磁化方向反平行时，电阻感测元件140具有很大的电阻值并且可以存储数据“1”。当第一磁化层144-1和第二磁化层144-3的磁化方向平行时，电阻感测元件140具有很小的电阻值并且可以存储数据’“0”。可以通过使用电阻值的差异将数据记录在存储器器件中或从存储器器件读取数据。
在一些实施例中，电阻感测元件140可以用于实施垂直磁化方法的MTJ器件。在一些实施例中，电阻感测元件140的自由层的磁化方向可以由自旋转移力矩(STT)改变。在一些实施例中，电阻感测元件140可以具有其中电流的移动方向和易磁化轴垂直于彼此的水平MTJ结构。
下电极142和上电极146可以包括具有很小反应性的导电材料。在一些实施例中，下电极142和上电极146可以包括导电金属氮化物。例如，下电极142和上电极146可以具有由Ti、Ta、钌(Ru)、TiN、TaN、或钨(W)当中的至少一种材料形成的单层结构，或者包括多种材料的多层结构。
隧道势垒层144-2可以具有比自旋扩散距离更小的厚度。隧道势垒层144-2可以包括非磁性材料。在一些实施例中，隧道势垒层144-2可以由镁(Mg)、Ti、铝(Al)、镁锌(MgZn)、和硼化镁(MgB)当中的一个的氧化物形成。在一些实施例中，隧道势垒层144-2可以由氮化钛或氮化钒(V)形成。
在一些实施例中，第一磁化层144-1和第二磁化层144-3中的至少一个可以包括铁(Fe)、钴(Co)、镍(Ni)、钯(Pd)、或铂(Pt)。在一些实施例中，第一磁化层144-1和第二磁化层144-3中的至少一个可以由Co-M1合金(这里，M1是Pt、Pd、或Ni当中的至少一种金属)或Fe-M2合金(这里，M2是Pt、Pd、或Ni当中的至少一种金属)形成。在一些实施例中，第一磁化层144-1和第二磁化层144-3中的至少一个可以进一步包括硼(B)、碳(C)、铜、银(Ag)、金(Au)、钌(Ru)、Ta、或铬(Cr)当中的至少一种材料。
在一些实施例中，第一磁化层144-1和第二磁化层144-3中的至少一个可以包括垂直磁各向异性(perpendicular magnetic anisotropy，PMA)材料。在一些实施例中，第一磁化层144-1和第二磁化层144-3中的至少一个可以包括合成反铁磁(synthetic anti-ferromagnetic，SAF)结构。在SAF结构中，Ru中间层被插入到铁磁层积结构中。例如，SAF结构可以具有CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n(这里，m和n是自然数)的多层结构。根据本发明构思的磁存储器器件可以使用的SAF结构不限于此。可以使用各种修改的结构中的每一个。
图9是示出图7的电阻感测元件的示例结构的截面图。
详细地，电阻感测元件140可以包括下电极142、上电极146、以及在下电极142与上电极146之间的可变电阻层144。可变电阻层144可以包括相变材料层。根据在下电极142与上电极146之间流动的电流，相变材料层的相态变为晶体状态或非晶状态，因此电阻可以改变。在这种情况下，可变电阻存储器器件100可以应用于PRAM装置。
下电极142形成在可变电阻层144之下并加热可变电阻层144，使得可变电阻层144中可发生相变。下电极142可包括金属或金属化合物(诸如金属氮化物或金属氮化硅)。例如，下电极142可以包括诸如W、Al、Cu、Ta、Ti、钼(Mo)、铌(Nb)、或Zr的金属，这些金属的金属氮化物，或这些金属的金属氮化硅。金属可以单独使用或者可以与彼此组合使用。
可变电阻层144形成在下电极142上。可变电阻层144的下表面可以具有与下电极142的上表面相同的形状和面积。可变电阻层144可以包括其中Ge、锑(Sb)、和/或碲(Te)以预定比例组合的基于硫属化物的材料。可变电阻层144可以包括Ge、Sb、Te和至少一种杂质(X)。
也就是说，在可变电阻层144中，可以将从III族、IV族、V族、和VI族中选择的一种或多种杂质添加到Ge-Sb-Te系统。在一些示例实施例中，可变电阻层144的成分可以是XaGebSbcTe1-(a+b+c)。杂质(X)可以从硼(B)、C、氮(N)、氧(O)、Al、Si、磷(P)、或硫(S)中选择。杂质可以从C、N、和O中选择。在一些实施例中，杂质可以是铋(Bi)。
上电极146被形成为接触可变电阻层144。上电极146可以包括例如与下电极142相同或类似的材料。
根据本发明构思的一些实施例，电阻感测元件140可以包括下电极142、上电极146、和下电极142与上电极146之间的可变电阻层144。可变电阻层144可以包括其电阻随氧空位或氧移动而改变的材料。例如，可变电阻存储器器件100可以应用于ReRAM装置。
可变电阻层144可以包括基于钙钛矿的材料或过渡金属氧化物。基于钙钛矿的材料可以是，例如STO(SrTiO3)、BTO(BaTiO3)、或PCMO(Pr1-XCaXMnO3)。过渡金属氧化物可以是，例如氧化钛(TiOx)、氧化锆(ZrOx)、氧化铝(AlOx)、氧化铪(HfOx)、氧化钽(TaOx)、氧化铌(NbOx)、氧化钴(CoOx)、氧化钨(WOx)、氧化镧(LaOx)、或氧化锌(ZnOx)。可以单独使用以上氧化物或者可以组合使用两种或多种氧化物。
可变电阻层144可以具有其中层积包括以上材料的多个层的结构。例如，可变电阻层144可以具有其中层积第一氧化铪(HfO2)层、第二氧化铪(HfOx)层、和氧化锆(ZrOx)层的结构。可变电阻层144可以具有其中层积钛铝氧化物(TiAlOx)层、钽氧化物(TaOx)层、和氧化铝(AlOx)层的结构。
在下文中，将描述其中根据本发明构思的各种实施例的可变电阻存储器器件的存储器单元是磁阻器件的示例。
图10是示出根据本发明构思的各种实施例的包括在可变电阻存储器器件中的磁阻器件200的截面图。
具体而言，磁阻器件200包括自由层210、钉扎层230、以及介于自由层210与钉扎层230之间的势垒层220。磁阻器件200可以对应于(例如，可以是)图1的电阻感测元件RSE。
自由层210具有垂直于自由层210的表面的易磁化轴和根据条件而变化的磁化方向。钉扎层230具有垂直于钉扎层230的表面的易磁化轴并且磁化方向固定。磁阻器件200的电阻值根据自由层210的磁化方向而变化。当自由层210的磁化方向和钉扎层230的磁化方向平行时，磁阻器件200具有很小的电阻值并且可以存储数据’“0”。当自由层210的磁化方向和钉扎层230的磁化方向反平行时，磁阻器件200具有很大的电阻值并且可以存储数据’“0”。钉扎层230和自由层210的位置不限于此，然而，并且位置可以颠倒。根据自由层210的磁化方向存储在磁阻器件200中的数据可以颠倒。
自由层210和钉扎层230中的每一个可以在与势垒层220的界面(即，接触表面)中具有界面垂直磁各向异性(interface perpendicular magnetic anisotropy，IPMA)。为此目的，自由层210和钉扎层230可以由铁磁材料形成。铁磁材料可以具有例如约106至107erg/cc的高磁各向异性能量Ku。由于高磁各向异性能量，自由层210和钉扎层230可以具有垂直于界面的易磁化轴。
自由层210是具有可变磁化方向的磁性层。也就是说，自由层210可以包括具有其中磁化方向相对于垂直方向自由改变的磁矩的铁磁材料，例如Co、Fe、或Ni当中的至少一种，并且可以进一步包括其它元素，诸如B、Cr、Pt、或Pd。自由层210可以由与钉扎层230不同的材料或与钉扎层230相同的材料形成。
钉扎层230是具有固定磁化方向的磁性层。形成钉扎层230的铁磁材料可以包括Co、Fe、或Ni当中的至少一种，并且可以进一步包括其它元素，诸如B、Cr、Pt、或Pd。
根据一些实施例，如图10中所示，钉扎层230被示出为一个单层。然而，本发明构思不限于此。钉扎层230可以具有多层结构。在一些实施例中，钉扎层230具有其中交替层积由Co或Co合金中的至少一种形成的第一层和由P、Ni、或Pd中的至少一种形成的第二层的多层结构，是FePt层或具有L10结构的CoPt层，或者可以是稀土元素和过渡金属的合金层。这里，稀土元素可以是Ta或Gd中的至少一种，并且过渡金属可以是Ni、Fe、或Co中的至少一种。可以使用稀土元素和过渡金属的合金的各种组合。在这些组合当中，例如，可以使用CoFeB或CoFe作为钉扎层230的材料。
为了增加磁阻器件200的隧道磁阻比(tunnel magnetoresistance ratio，TMR)，势垒层220插入在自由层210与钉扎层230之间。势垒层220可以具有比自旋扩散距离更小的厚度。势垒层220可以包括非磁性材料。势垒层220可以包括例如Mg、Ti、Al、MgZn氧化物、MgB氧化物、Ti氮化物、或V族氮化物当中的至少一种。势垒层220可以具有例如多层结构。
在一些实施例中，自由层210、势垒层220、和钉扎层230可以具有相同的晶体结构。例如，自由层210、势垒层220、和钉扎层230中的每一个可以具有体心立方(body centeredcubic，BCC)晶体结构。
图11和图12是示出根据本发明构思的各种实施例的读取记录在可变电阻存储器器件中包括的磁阻器件中的数据的操作的视图。
详细地说，图11和图12示出根据记录在磁阻器件200中的数据的磁化方向。磁阻器件200的电阻值根据自由层210的磁化方向而变化。当读取电流RC流过磁阻器件200时，输出根据磁阻器件200的电阻值的数据电压。由于读取电流RC的强度远小于写入电流的强度，所以自由层210的磁化方向不会由于读取电流RC而改变。
参考图11，在磁阻器件200中，自由层210的磁化方向和钉扎层230的磁化方向彼此平行延展。因此，磁阻器件200具有很小的电阻值。在这种情况下，当读取电流RC流过位线BL1时，可以读取数据“0”。
参考图12，在磁阻器件200中，自由层210的磁化方向和钉扎层230的磁化方向是反平行的。因此，磁阻器件200具有很大的电阻值。在这种情况下，当读取电流RC流过位线BL1时，可以读取数据“1”。
根据一些实施例，如图11和12中所示，在磁阻器件200中，自由层210和钉扎层230示出为水平磁性器件。然而，根据一些实施例，自由层210和钉扎层230可以是垂直磁性器件。
图13是示出根据本发明构思的各种实施例的包括在可变电阻存储器器件中的磁阻器件的写入操作的视图。
详细地说，自由层210的磁化方向可以根据流过磁阻器件200的写入电流WC1和WC2的方向确定。例如，当第一写入电流WC1从自由层210施加到钉扎层230，具有与钉扎层230相同的自旋方向的自由电子向自由层210施加力矩。因此，自由层210磁化为与钉扎层230平行延展。
当第二写入电流WC2从钉扎层230施加到自由层210时，具有与钉扎层230的自旋相反的自旋方向的电子返回到自由层210并施加力矩。因此，自由层210磁化为与钉扎层230反平行。也就是说，在磁阻器件200中，自由层210的磁化方向可以由于自旋转移力矩(STT)而改变。
图14至图16是示出在根据本发明构思的可变电阻存储器器件中记录数据“0”和“1”的原理的视图。
参考图14，在其中要将数据“0”记录在选择的存储器单元MC中的情况下，当选择第七字线WL7、第四位线BL4、和第三位线BL3时，仅确定选择的存储器单元MC。
当适当的导通电压被施加到第七字线WL7时，高电压VDD被施加到第四位线BL4，并且低电压VSS被施加到第三位线BL3，并且生成用箭头标记的电流路径，并且可以将数据“0”记录在选择的存储器单元MC中。
电压可以不施加到除了第七字线WL7之外的字线WL1至WL6以及WL8。除了第四位线BL4和第三位线BL3之外的位线BL1至BL2和BL5可以被浮置/正在浮置(floated/floating，FL)。施加到第四位线BL4的高电压为例如1.2V，并且施加到第三位线BL3的低电压可以为例如0V。然而，高电压和低电压的值作为示例提供，并且可以使用替代值。
在电流路径中，如箭头所标记的，电流从第四位线BL4的下侧传输，穿过与左侧的第四位线BL4相邻的第三位线BL3，并且可以在第二方向上流到第三位线BL3的上侧。即，电流路径可以从第四位线BL4的下侧到与第四位线BL4相邻的第三位线BL3的上侧。
在图14中，当存储器单元的电阻感测器件是磁阻器件时，如图13中所示，磁阻器件的自由层210可以被磁化为与钉扎层230平行延展。
参考图15和图16，当要将数据“1”记录在选择的存储器单元MC中时，当选择第七字线WL7、第三位线BL3、和第四位线BL4时，仅确定选择的存储器单元MC。
当适当的导通电压被施加到第七字线WL7时，高电压VDD被施加到第三位线BL3，并且低电压VSS被施加到第四位线BL4，生成用箭头标记的电流路径并且可以在选择的存储器单元MC中记录数据“1”。电压可以不施加到除了第七字线WL7之外的字线WL1至WL6以及WL8。除了第四位线BL4和第三位线BL3之外的位线BL1至BL2以及BL5可以被浮置。施加到第三位线BL3的高电压为例如1.2V，并且施加到第四位线BL4的低电压可以为例如0V。然而，高电压和低电压的值仅作为示例提供。
图15和图16的电流路径可以如用箭头所标记与彼此不同。在图15的电流路径中，如用箭头所标记的，电流从第三位线BL3的上侧传输，穿过与右侧的第三位线BL3相邻的第四位线BL4，并且可以在第二方向(Y方向)上流到第四位线BL4的下侧。
也就是说，电流路径可以从第三位线BL3的上侧到与第三位线BL3相邻的第四位线BL4的下侧。图15的电流路径在与图14的电流路径的方向相反的第二方向(Y方向)上。
在图16的电流路径中，如用箭头所标记，电流从第三位线BL3的下侧传输，穿过与右侧的第三位线BL3相邻的第四位线BL4，并且可以在第二方向(Y方向)上流到第四位线BL4的上侧。
也就是说，图16的电流路径可以从第三位线BL3的下侧到与第三位线BL3相邻的第四位线BL4的上侧。图16的电流路径在与图14的电流路径的方向相同的第二方向(Y方向)上。因此，在根据本发明构思的可变电阻器件中，数据“0”和“1”可以不在位线的两个方向而是在一个方向上被记录在存储器单元MC中。
在图15和图16中，当存储器单元的电阻感测器件如图13中所示是磁阻器件时，磁阻器件的自由层210可以磁化为与钉扎层230反平行。
如上所述，在根据本发明构思的可变电阻存储器器件中，在写入操作期间，使用选择的存储器单元MC的左侧和右侧的位线，使得电路可以被简单地配置。此外，在根据本发明构思的可变电阻存储器器件中，电流路径可以在第二方向(Y方向)上，即，相同的方向上，或者可以在相反的方向上，使得电路可以被简单地配置。
虽然本发明构思已经参考其示例性实施例被具体示出和描述，但是应该理解，可以在其中做出形式和细节上的各种改变而不脱离如由以下权利要求定义的本发明构思的精神和范围。

Claims (20)

1.一种可变电阻存储器器件，包括：
存储器单元，包括开关器件和与所述开关器件串联连接的电阻感测元件；
字线，在第一方向上延伸并且连接到所述开关器件的栅极；以及
多个位线，在第二方向上延伸，
其中所述多个位线当中的第一位线的第一连接节点电连接到所述电阻感测元件，并且
其中所述多个位线当中的与所述第一位线相邻的第二位线的第二连接节点电连接到所述开关器件。
2.如权利要求1所述的可变电阻存储器器件，进一步包括导线和通孔，
其中所述第二位线的第二连接节点通过所述导线和所述通孔电连接到所述开关器件，并且
其中所述存储器单元没有任何源极线。
3.如权利要求2所述的可变电阻存储器器件，进一步包括衬底，
其中所述导线、所述通孔、所述第一位线、和所述第二位线在所述衬底上，并且
其中所述导线和所述通孔比所述第一位线和所述第二位线更靠近所述衬底的表面。
4.如权利要求1所述的可变电阻存储器器件，进一步包括衬底，
其中所述第一位线和所述第二位线在所述衬底上，并且
其中所述第一位线和所述第二位线距所述衬底的表面等距。
5.如权利要求1所述的可变电阻存储器器件，
其中所述存储器单元包括电连接到所述第二连接节点的、第一多个存储器单元当中的一个，
其中所述开关器件包括所述第一多个存储器单元的第一多个开关器件当中的一个，
其中所述可变电阻存储器器件进一步包括第二多个存储器单元，所述第二多个存储器单元包括第二多个开关器件，
其中所述第一位线包括从所述第一连接节点间隔开的第三连接节点，并且
其中所述第三连接节点电连接到所述第二多个存储器单元的第二多个开关器件。
6.如权利要求5所述的可变电阻存储器器件，进一步包括第一导线、第二导线、第一通孔、和第二通孔，
其中所述第二位线的第二连接节点通过所述第一导线和所述第一通孔电连接到所述第一多个开关器件，并且
其中所述第一位线的第三连接节点通过所述第二导线和所述第二通孔电连接到所述第二多个存储器单元的第二多个开关器件。
7.如权利要求6所述的可变电阻存储器器件，进一步包括衬底，
其中所述第二导线、所述第二通孔、所述第一位线、和所述第二位线在所述衬底上，并且
其中所述第二导线和所述第二通孔比所述第一位线和所述第二位线更靠近衬底的表面。
8.如权利要求5所述的可变电阻存储器器件，
其中所述第二多个存储器单元分别包括多个电阻感测元件，
其中所述第二位线包括从所述第二连接节点间隔开的第四连接节点，并且
其中所述第四连接节点电连接到所述第二多个存储器单元的多个电阻感测元件。
9.一种可变电阻存储器器件，包括：
多个存储器单元，分别包括多个电阻感测元件并分别包括多个开关器件，其中所述多个电阻感测元件分别与所述多个开关器件串联连接；
多个字线，分别在第一方向上延伸并且在第二方向上从彼此间隔开，其中多个字线分别连接到多个开关器件的多个栅极；和
多个位线，在第二方向上延伸并且在第一方向上从彼此间隔开，
其中所述多个位线当中的第一位线的第一连接节点电连接到所述多个电阻感测元件中的第一多个电阻感测元件，并且所述多个位线当中的与所述第一位线相邻的第二位线的第二连接节点电连接到所述多个开关器件中的第一多个开关器件，
其中所述多个电阻感测元件中的第一多个电阻感测元件分别与所述多个开关器件中的第一多个开关器件串联连接，
其中所述第一位线的第三连接节点电连接到所述多个开关器件中的第二多个开关器件，并且所述第二位线的第四连接节点电连接到所述多个电阻感测元件中的第二多个电阻感测元件，并且
其中所述多个电阻感测元件中的第二多个电阻感测元件分别与所述多个开关器件中的第二多个开关器件串联连接。
10.如权利要求9所述的可变电阻存储器器件，
其中所述多个存储器单元包括第一存储器单元、第二存储器单元、第三存储器单元、和第四存储器单元，
其中所述多个电阻感测元件中的第一多个电阻感测元件包括所述第一存储器单元的第一电阻感测元件和所述第二存储器单元的第二电阻感测元件，
其中所述多个电阻感测元件中的第二多个电阻感测元件包括所述第三存储器单元的第三电阻感测元件和所述第四存储器单元的第四电阻感测元件，
其中所述第一位线的第一连接节点电连接到所述第一电阻感测元件和所述第二电阻感测元件，并且
其中所述第二位线的第四连接节点电连接到所述第三电阻感测元件和所述第四电阻感测元件。
11.如权利要求9所述的可变电阻存储器器件，其中所述第二位线的第二连接节点通过第一导线和第一通孔电连接到所述多个开关器件中的第一多个开关器件。
12.如权利要求11所述的可变电阻存储器器件，其中所述第一位线的第三连接节点通过第二导线和第二通孔电连接到所述多个开关器件中的第二多个开关器件。
13.如权利要求9所述的可变电阻存储器器件，
其中所述多个电阻感测元件中的第一多个电阻感测元件和所述多个开关器件中的第二多个开关器件在第二方向上顺序地连接到所述第一位线，并且
其中所述多个开关器件中的第一多个开关器件和所述多个电阻感测元件中的第二多个电阻感测元件在第二方向上顺序地连接到所述第二位线。
14.一种可变电阻存储器器件，包括：
多个第一存储器单元组，在第一方向和垂直于第一方向的第二方向上从彼此间隔开，所述多个第一存储器单元组中的每一个分别包括包含第一多个电阻感测元件的第一多个存储器单元，所述第一多个电阻感测元件分别与第一多个开关器件串联连接，其中所述第一多个开关器件中的多个开关器件电连接到彼此；
所述第一多个存储器单元组之间的多个第二存储器单元组，所述多个第二存储器单元组中的每一个分别包括包含第二多个电阻感测元件的第二多个存储器单元，所述第二多个电阻感测元件分别与第二多个开关器件串联连接，其中所述第二多个开关器件中的多个开关器件电连接到彼此；
多个字线，在第二方向上从彼此间隔开，在第一方向上延伸，并且电连接到所述第一多个开关器件和所述第二多个开关器件的栅极；
第一位线，在第一方向上从彼此间隔开，在第二方向上延伸，电连接到所述第一多个电阻感测元件，并且电连接到所述第二多个开关器件；和
与所述第一位线相邻的第二位线，其中所述第二位线电连接到所述第一多个开关器件，并且电连接到所述第二多个电阻感测元件。
15.如权利要求14所述的可变电阻存储器器件，其中所述多个第一存储器单元组和所述多个第二存储器单元组在第二方向上沿着第一位线交替布置。
16.如权利要求14所述的可变电阻存储器器件，其中所述多个第一存储器单元组和所述多个第二存储器单元组在第二方向上沿着第二位线交替布置。
17.如权利要求14所述的可变电阻存储器器件，其中所述多个第一存储器单元组和所述多个第二存储器单元组沿着第二位线以Z字形图案布置。
18.如权利要求14所述的可变电阻存储器器件，其中所述第二位线中的一个通过第一导线和第一通孔电连接到所述第一多个开关器件中的一个。
19.如权利要求18所述的可变电阻存储器器件，其中所述第一位线中的一个通过第二导线和第二通孔电连接到所述第二多个开关器件中的一个。
20.如权利要求14所述的可变电阻存储器器件，其中所述第一多个存储器单元和所述第二多个存储器单元没有任何源极线。
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