KR102116719B1 - 자기 메모리 장치 - Google Patents

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Abstract

자기 메모리 장치가 제공된다. 자기 메모리 장치는, 제1 비트 라인과, 상기 제1 비트 라인과 인접하는 제2 비트 라인, 상기 제1 및 제2 비트 라인과 교차하는 제1 워드 라인, 상기 제1 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되는 제1 자기 메모리셀, 및 상기 제2 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되는 제2 자기 메모리셀을 포함하되, 상기 제1 및 제2 자기 메모리셀은 각각 제1 자성막과, 터널 절연막과, 제2 자성막을 포함하고, 상기 제1 및 제2 자기 메모리셀 각각에서의 상기 제1 자성막, 상기 터널 절연막, 및 상기 제2 자성막의 적층 순서는 서로 다르다.

Description

자기 메모리 장치{Magnetic memory device}
본 발명은 자기 메모리 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 동작 속도가 빠르고 전력 소모량이 낮은 장점이 있지만, 전원이 오프(off)되는 경우 저장된 데이터를 잃는 휘발성이라는 단점이 있다. flash 메모리 장치는 전원이 오프되어도 저장된 데이터를 잃지 않는 비휘발성과, 소형화가 가능하고 억세스(access) 속도가 빠른 장점이 있지만, 동작 속도가 느리고 동작 전압이 높은 단점이 있다.
이러한 DRAM 및 flash 메모리 장치의 장점을 갖는 다양한 메모리 장치가 개발되고 있으며, 이 중 하나의 예로 자기 메모리 장치(Magnetic Memory Device 또는 Magnetic Random Access Memory)를 들 수 있다. 자기 메모리 장치는 자성체의 자화 방향에 따른 저항 상태의 변화를 이용한 것으로, 안전성이 우수하다는 장점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작 속도가 향상된 자기 메모리 장치에 관한 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 자기 메모리 장치는, 제1 비트 라인과, 상기 제1 비트 라인과 인접하는 제2 비트 라인, 상기 제1 및 제2 비트 라인과 교차하는 제1 워드 라인, 상기 제1 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되는 제1 자기 메모리셀, 및 상기 제2 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되는 제2 자기 메모리셀을 포함하되, 상기 제1 및 제2 자기 메모리셀은 각각 제1 자성막과, 터널 절연막과, 제2 자성막을 포함하고, 상기 제1 및 제2 자기 메모리셀 각각에서의 상기 제1 자성막, 상기 터널 절연막, 및 상기 제2 자성막의 적층 순서는 서로 다르다.
상기 제1 자기 메모리셀은 순차적으로 적층된 상기 제1 자성막과, 상기 터널 절연막과, 상기 제2 자성막을 포함하고, 상기 제2 자기 메모리셀은 순차적으로 적층된 상기 제2 자성막과, 상기 터널 절연막과, 상기 제1 자성막을 포함할 수 있다.
상기 제1 워드 라인과 접속하는 트랜지스터와, 소스 라인을 더 포함하고, 상기 제1 및 제2 자기 메모리셀은 상기 트랜지스터의 드레인 영역과 접속하고, 상기 소스 라인은 상기 트랜지스터의 소스 영역과 접속할 수 있다.
상기 드레인 영역과 접촉하고 제1 방향으로 연장되는 제1 수직 컨택 플러그와, 상기 제1 수직 컨택 플러그와 접촉하고 제2 방향으로 연장되는 수평 컨택 플러그와, 상기 수평 컨택 플러그와 접촉하고 상기 제1 방향으로 연장되는 제2 수직 컨택 플러그를 더 포함하고, 상기 제1 자기 메모리셀은 상기 수평 컨택 플러그 상면에 배치된 제1 패드와 접촉하고, 상기 제2 자기 메모리셀은 상기 제2 수직 컨택 플러그 상면에 배치된 제2 패드와 접촉할 수 있다.
상기 제1 및 제2 워드 라인은 복수 개이고, 상기 제1 및 제2 자기 메모리셀은 복수 개일 수 있다.
상기 제1 자기 메모리셀의 개수와 상기 제2 자기 메모리셀의 개수는 동일할 수 있다.
상기 제1 워드 라인과 접속하는 제1 및 제2 트랜지스터와, 소스 라인을 더 포함하고, 상기 제1 및 제2 자기 메모리셀은 각각 상기 제1 및 제2 트랜지스터의 드레인 영역과 접속하고, 상기 제1 및 제2 트랜지스터는 하나의 소스 영역을 공유하고, 상기 소스 라인은 상기 하나의 소스 영역과 접속할 수 있다.
상기 제1 및 제2 자기 메모리셀이 배치되는 높이는 서로 다를 수 있다.
상기 제1 자성막은 자화 방향이 고정되고, 상기 제2 자성막은 자화 방향이 변경 가능할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 자기 메모리 장치는, 서로 인접하도록 배치되는 제1 및 제2 비트 라인, 상기 제1 및 제2 비트 라인과 교차하는 제1 워드 라인, 상기 제1 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되고, 순차적으로 적층된 제1 자성막과, 터널 절연막과, 제2 자성막을 포함하는 제1 자기 메모리셀, 상기 제2 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되고, 순차적을 적층된 상기 제2 자성막과, 상기 터널 절연막과, 상기 제1 자성막을 포함하는 제2 자기 메모리셀, 및 상기 제1 및 제2 자기 메모리셀과 전기적으로 연결되는 소스 라인을 포함하되, 상기 제1 자기 메모리셀의 제2 자성막과 상기 제2 자기 메모리셀의 제2 자성막의 자화 방향은 서로 다르다.
상기 제1 자성막은 자화 방향이 고정되고, 상기 제2 자성막은 자화 방향이 변경 가능하다.
상기 제1 및 제2 비트 라인은 동일한 전압을 인가받을 수 있다.
상기 제1 워드 라인에 전원 전압을 인가하는 경우, 상기 제1 자기 메모리셀을 통하여 상기 제1 비트 라인과 상기 소스 라인 사이에 제1 전류가 흐르고, 상기 제2 자기 메모리셀을 통하여 상기 제2 비트 라인과 상기 소스 라인 사이에 제2 전류가 흐르고, 상기 제1 전류와 상기 제2 전류의 전류 방향은 동일할 수 있다.
상기 제1 및 제2 자기 메모리셀이 배치되는 높이는 서로 다를 수 있다.
상기 제1 워드 라인과 접속하는 트랜지스터를 더 포함하고, 상기 제1 및 제2 자기 메모리셀은 상기 트랜지스터의 드레인 영역과 접속하고, 상기 소스 라인은 상기 트랜지스터의 소스 영역과 접속할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치를 설명하기 위한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 자기 메모리 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 자기 메모리셀의 단면도이다.
도 4는 도 1의 자기 메모리 장치의 동작 전압을 설명하기 위한 테이블이다.
도 5는 본 발명의 다른 실시예에 따른 자기 메모리 장치를 설명하기 위한 등가 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 자기 메모리 장치의 단면도이다.
도 7은 도 5의 자기 메모리 장치의 동작 전압을 설명하기 위한 테이블이다.
도 8은 본 발명의 또다른 실시예에 따른 자기 메모리 장치의 등가 회로도이다.
도 9는 본 발명의 또다른 실시예에 따른 자기 메모리 장치의 단면도이다.
도 10은 본 발명의 실시예들에 따른 자기 메모리 장치를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 11은 본 발명의 실시예들에 따른 자기 메모리 장치가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
본 발명의 몇몇 실시예에 따른 반도체 패키지의 응용예를 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 자기 메모리 장치(1)에 대하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치(1)를 설명하기 위한 등가 회로도이고, 도 2는 본 발명의 일 실시예에 따른 자기 메모리 장치(1)의 단면도이고, 도 3은 본 발명의 일 실시예에 따른 제1 및 제2 자기 메모리셀(MTJ, RMTJ)의 단면도이고, 도 4는 도 1의 자기 메모리 장치(1)의 동작 전압을 설명하기 위한 테이블이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 자기 메모리 장치(1)는, 복수개의 워드 라인(WL0~WLn), 복수개의 제1 및 제2 비트 라인(BL10~BL1m, BL20~BL2m), 복수개의 복수의 소스 라인(SL0~SLm), 및 복수개의 제1 및 제2 자기 메모리셀(MTJ0~MTJk, RMTJ0~RMTJk)을 포함한다.
복수개의 워드 라인(WL0~WLn)은 복수개의 제1 및 제2 비트 라인(BL10~BL1m, BL20~BL2m)과 서로 교차할 수 있다.
제1 비트 라인(BL1)과 제2 비트 라인은(BL2)은 서로 인접하고 평행하게 배치될 수 있다. 복수개의 제1 비트 라인(BL10~BL1m)과 복수개의 제2 비트 라인(BL20~BL2m)은 쌍을 이루면서 교대로 배치될 수 있다.
복수개의 트랜지스터(T0~Ti)는 각각 대응하는 복수개의 워드 라인(WL0~WLn)과 접속할 수 있다. 구체적으로, 복수개의 트랜지스터(T0~Tn)의 게이트는 복수개의 워드 라인(WL0~WLn)과 접속할 수 있고, 하나의 워드 라인(WL)에 복수개의 트랜지스터(T)가 접속할 수 있다.
자기 메모리 장치(1)는 매트릭스 형태로 배열된 복수개의 제1 및 제2 자기 메모리셀(MTJ0~MTJk, RMTJ0~RMTJk)을 포함한다. 하나의 제1 자기 메모리셀(MTJ)과 하나의 제2 자기 메모리셀(RMTJ)는 서로 인접하여 배치될 수 있으며, 복수개의 제1 자기 메모리셀(MTJ0~MTJk)과 복수개의 제2 자기 메모리셀(RMTJ0~RMTJk)은 교대로 배치될 수 있다. 제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)은 하나의 쌍을 이루기 때문에, 복수개의 제1 자기 메모리셀(MTJ0~MTJk)의 개수와 복수개의 제2 자기 메모리셀(RMTJ0~RMTJk)의 개수는 동일할 수 있다. 복수개의 제1 자기 메모리셀(MTJ0~MTJk)은 복수개의 제1 비트 라인(BL1)과 전기적으로 연결될 수 있고, 복수개의 제2 자기 메모리셀(RMTJ0~RMTJk)은 복수개의 제2 비트 라인(BL2)과 전기적으로 연결될 수 있다.
복수개의 제1 및 제2 자기 메모리셀(MTJ0~MTJk, RMTJ0~RMTJk)은 복수개의 워드 라인(WL0~WLn) 및 복수개의 제1 및 제2 비트 라인(BL10~BL1m, BL20~BL2m)의 교차 영역에 배치될 수 있다. 구체적으로, 복수개의 제1 자기 메모리셀(MTJ0~MTJk)은 복수개의 워드 라인(WL0~WLn)과 복수개의 제1 비트 라인(BL10~BL1m)의 교차 영역에 배치될 수 있고, 복수개의 제2 자기 메모리셀(RMTJ0~RMTJk)은 복수개의 워드 라인(WL0~WLn)과 복수개의 제2 비트 라인(BL20~BL2m)의 교차 영역에 배치될 수 있다. 복수개의 제1 자기 메모리셀(MTJ0~MTJk)은 복수개의 워드 라인(WL0~WLn) 및 복수개의 제1 비트 라인(BL10~BL1m)과 전기적으로 연결되고, 복수개의 제2 자기 메모리셀(RMTJ0~RMTJk)은 복수개의 워드 라인(WL0~WLn) 및 복수개의 제2 비트 라인(BL20~BL2m)과 전기적으로 연결다.
본 발명의 일 실시예에 따른 자기 메모리 장치(1)에서는, 하나의 제1 자기 메모리셀(MTJ)과 하나의 제2 자기 메모리셀(RMTJ)이 하나의 트랜지스터(T)를 공유할 수 있다. 예를 들어, 제1 워드 라인(WL0)과 접속하는 제1 트랜지스터(T0)에, 인접하는 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)이 접속할 수 있다.
복수개의 제1 및 제2 자기 메모리셀(MTJ0~MTJk, RMTJ0~RMTJk)은 자성 물질을 포함할 수 있고, 예를 들어, 자기 터널 접합(magnetic tunnel junction. MTJ) 구조를 가질 수 있다. 또한, 복수개의 제1 및 제2 자기 메모리셀(MTJ0~MTJk, RMTJ0~RMTJk)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(Spin Transfer Torque) 현상을 이용하여 메모리 기능을 수행할 수 있다. 제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)의 구조는 서로 다를 수 있는데 이는 후술하기로 한다.
복수개의 트랜지스터(T0~Ti) 중 서로 인접하는 두 개의 트랜지스터는 하나의 소스 라인(SL)을 공유한다. 예를 들어, 제1 트랜지스터(T0)와 제2 트랜지스터(T1)는 제1 소스 라인(SL0)을 공유한다. 서로 인접하는 2개의 트랜지스터(T)가 하나의 소스(source) 영역(115)을 공유하고, 소스 라인(SL)은 2개의 트랜지스터(T)가 공유하는 소스 영역에 접속할 수 있다.
복수개의 소스 라인(SL0~SLm)은 2개의 트랜지스터(T)가 공유하는 복수개의 소스 영역(115)과 접속하도록 배치될 수 있다. 도 1에서는 복수개의 소스 라인(SL0~SLm)이 복수개의 제1 및 제2 비트 라인(BL10~BL1m, BL20~BL2m) 사이에서, 복수개의 제1 및 제2 비트 라인(BL10~BL1m, BL20~BL2m)과 평행하게 배치된 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니며, 예를 들어, 복수개의 소스 라인(SL0~SLm)은 복수개의 워드 라인(WL0~WLn)과 평행하게 배치될 수도 있다.
도 2를 참조하면, 자기 메모리 장치(1)는 기판(10), 트랜지스터(T), 제1 및 제2 자기 메모리셀(MTJ, RMTJ) 등을 포함할 수 있다.
기판(10) 상에는 트랜지스터(T)가 배치된다. 트랜지스터(T)는 드레인 영역(113), 소스 영역(115), 게이트 절연막(121), 게이트 전극(123), 하드 마스크(125)를 포함할 수 있다.
드레인 영역(113)과 소스 영역(115)은 기판(10) 내에 형성될 수 있으며, 이격되어 배치된다. 드레인 영역(113) 및 소스 영역(115)은 기판(10)의 도전형과 반대 타입의 불순물을 도핑하여 형성될 수 있다. 드레인 영역(113)과 소스 영역(115) 사이의 이격된 부분은 트랜지스터(T)의 채널 영역이고, 채널 영역 상에는 게이트 절연막(121)이 형성되고, 게이트 절연막(121) 상에는 게이트 전극(123)이 형성된다. 게이트 전극(123)은 채널 영역의 상부를 가로지르도록 연장되어 도 1의 워드 라인(WL) 역할을 할 수 있다.
게이트 전극(123)의 양 측벽에는 스페이서(127)가 형성될 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 게이트 절연막(121)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, GexOyNz, GexSiyOz, 고유전율 유전체, 이들의 조합물 또는 이들이 차례로 적층된 적층막을 포함할 수 있다. 고유전율 유전체는 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 또는 납 아연 니오브산염 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(123)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 같은 금속 질화물 또는 폴리실리콘(polysilicon) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 하드 마스크(125)는 예를 들어, 산질화막 및 질화막 중 적어도 하나를 포함할 수 있다. 스페이서(127)는 예를 들어, 산화막, 산질화막 및 질화막 중 적어도 하나를 포함할 수 있다.
트랜지스터(T)의 드레인 영역(113) 상에는 드레인 영역(113)과 접하도록 제1 수직 컨택 플러그(130)가 배치될 수 있다. 제1 수직 컨택 플러그(130)는 제1 방향(예를 들어, 수직 방향)으로 연장되어 형성될 수 있다. 제1 수직 컨택 플러그(130)는 드레인 영역(113)과 접하는 제1 컨택(131), 제2 컨택(135) 그리고 제1 컨택(131)과 제2 컨택(135)을 연결해주는 제1 컨택 패드(133)를 포함할 수 있다. 제1 컨택 패드(133)는 소스 라인(SL)과 실질적으로 동일한 높이로 형성될 수 있다.
도 2에서는 제1 수직 컨택 플러그(130)가 하나의 컨택 패드(133)만을 포함하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 기판(100)에서부터 제1 및 제2 자기 메모리셀(MTJ, RMTJ)이 형성되는 높이가 높을수록 제1 수직 컨택 플러그(130)가 포함하는 컨택 패드와 컨택의 개수는 증가한다.
제1 컨택 플러그(130)의 상면과 접하도록 수평 컨택 플러그(141)가 배치된다. 수평 컨택 플러그(141)는 제1 방향과는 다른 제2 방향(예를 들어, 수평 방향)으로 연장될 수 있다. 수평 컨택 플러그(141) 상에는 제2 수직 컨택 플러그(143)와 제1 패드(151)가 배치될 수 있다. 제1 패드(151)는 수평 컨택 플러그(141) 상면에 배치될 수 있다. 제2 수직 컨택 플러그(143)는 수평 컨택 플러그(141)와 접하도록 배치될 수 있고, 제2 수직 컨택 플러그(143)는 제1 방향(예를 들어, 수직 방향)으로 연장될 수 있다. 제1 패드(151)와 제2 수직 컨택 플러그(143)는 서로 이격되어 배치된다. 제2 수직 컨택 플러그(143) 상면에는 제2 패드(153)가 배치된다.
제1 패드(151) 상에는 제1 자기 메모리셀(MTJ)이 배치되고, 제2 패드(153) 상에는 제2 자기 메모리셀(MTJ)이 배치된다. 제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)의 구조는 서로 다르기 때문에, 동시에 제1 및 제2 자기 메모리셀(MTJ, RMTJ)을 형성할 수 없다. 따라서, 제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)을 따로 형성하기 위하여, 제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)이 배치되는 높이를 다르게 하여 형성할 수 있다. 도 2를 참조하면, 기판(100)으로부터 제1 자기 메모리셀(MTJ)까지의 높이는 기판(100)으로부터 제2 자기 메모리셀(RMTJ)까지의 높이보다 낮을 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 제2 자기 메모리셀(RMTJ)이 제1 자기 메모리셀(MTJ)보다 낮게 형성될 수 있다. 이 경우, 제2 패드(153) 상면에 제1 자기 메모리셀(MTJ)이 배치되고, 제1 패드(151) 상면에 제2 자기 메모리셀(RMTJ)이 배치될 수 있다.
제1 및 제2 자기 메모리셀(MTJ, RMTJ) 상에는 각각 제3 수직 컨택 플러그(161, 163)가 배치될 수 있다. 제3 수직 컨택 플러그(161, 163)를 통하여 제1 자기 메모리셀(MTJ)은 제1 비트 라인(BL1)과 전기적으로 연결되고, 제2 자기 메모리셀(RMTJ)은 제2 비트 라인(BL2)과 전기적으로 연결될 수 있다. 다시 말해서, 제1 자기 메모리셀(MTJ)은 제1 비트 라인(BL1) 및 트랜지스터(T)의 드레인 영역(113)과 접속되고, 제2 자기 메모리셀(RMTJ)은 제2 비트 라인(BL2) 및 트랜지스터(T)의 드레인 영역(113)과 접속된다.
트랜지스터(T)의 소스 영역(115) 상에는 소스 컨택(171)이 배치되고, 소스 컨택(171) 상면에는 소스 라인(SL)이 배치된다. 소스 컨택(171)은 소스 영역(115)과 소스 라인(SL)을 전기적으로 연결할 수 있다. 결국, 게이트 전극(123)에 전압이 인가되면, 소스 라인(SL)부터 제1 자기 메모리셀(MTJ)을 통해 제1 비트 라인(BL1)까지 전기적으로 연결되고, 소스 라인(SL)부터 제2 자기 메모리셀(RMTJ)을 통해 제2 비트 라인(BL2)까지 전기적으로 연결될 수 있다.
소스 컨택(171)과 제1 컨택(131)은 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 또한, 소스 라인(SL)과 제1 컨택 패드(133)도 동일 레벨에서 형성될 수 있다.
제1 수직 컨택 플러그(130), 수평 컨택 플러그(141), 제2 수직 컨택 플러그(143), 제3 수직 컨택 플러그(161, 163), 제1 및 제2 패드(151, 153), 소스 컨택(171), 및 소스 라인(SL)은 도전성 물질을 포함할 수 있으며, 예를 들어, W, Cu, AL 등을 포함할 수 있다.
도 3을 참조하여 제1 및 제2 자기 메모리셀(MTJ, RMTJ)의 구조에 대하여 설명하기로 한다.
도 3을 참조하면, 제1 자기 메모리셀(MTJ)와 제2 자기 메모리셀(RMTJ) 모두 제1 자성막(194), 터널 절연막(196), 제2 자성막(198)을 포함할 수 있다. 제1 자기 메모리셀(MTJ)은 제1 패드(151) 상에 제1 자성막(194), 터널 절연막(196), 제2 자성막(198)이 순차적으로 적층되어 형성될 수 있다. 이에 반해, 제2 자기 메모리셀(RMTJ)은 제2 패드(153) 상에 제2 자성막(198), 터널 절연막(196), 제1 자성막(194)이 순차적으로 적층되어 형성될 수 있다. 즉, 제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)의 적층 순서는 서로 다를 수 있다. 이에 따라, 제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)은 항상 반대로 동작한다.
제1 자성막(194)은 전류와 무관하게 일 방향으로 고정된 자화 방향(i)을 갖고, 제2 자성막(198)은 기입 전류에 의하여 자화 방향이 가변될 수 있다. 제2 자성막(198)의 자화 방향(ii)은 제1 자성막(194)의 자화 방향(i)에 평행 또는 반평행할 수 있다.
전류의 방향이 제2 자성막(198)에서 제1 자성막(194)인 경우, 제1 자성막(194)의 자화 방향(i)과 제2 자성막(198)의 자화 방향(ii)이 서로 다르게 될 수 있다. 이와 같은 자화 상태에서, 제1 및 제2 자기 메모리셀(MTJ, RMTJ)은 높은 저항 상태를 갖게 되고, 제1 및 제2 자기 메모리셀(MTJ, RMTJ)은 제1 값(예를 들어, "0")의 데이터를 저장하는 것으로 볼 수 있다. 전류의 방향이 제1 자성막(194)에서 제2 자성막(198)인 경우, 제1 자성막(194)의 자화 방향(i)과 제2 자성막(198)의 자화 방향(ii)은 동일할 수 있다. 이와 같은 자화 상태에서, 제1 및 제2 자기 메모리셀(MTJ, RMTJ)은 낮은 저항 상태를 갖게 되고, 제1 및 제2 자기 메모리셀(MTJ, RMTJ)은 제2 값(예를 들어, "1")의 데이터를 저장하는 것으로 볼 수 있다.
제1 및 제2 자성막(194, 198)은 강자성 물질을 포함할 수 있다. 제1 자성막(194)은 제1 자성막(194) 내 강자성 물질의 자화 방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다.
제1 자성막(194)과 제2 자성막(198) 사이에는 터널 절연막(196)이 배치될 수 있다. 터널 절연막(196)은 제2 자성막(198)의 자화 방향(ii)을 변화시킬 수 있다. 터널 절연막(196)은 예를 들어, 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다.
제1 자성막(194), 제2 자성막(198) 및 터널 절연막(196)의 측벽에는 스페이서(199)가 형성될 수 있다.
도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 자기 메모리 장치(1)의 동작을 설명하기로 한다.
도 4를 참조하면, 도 1의 자기 메모리 장치(1)의 독출 또는 라이트 동작시 소스 라인(SL), 워드 라인(WL), 제1 및 제2 비트 라인(BL1, BL2)에 제공되는 동작 전압이 도시된다.
먼저, 자기 메모리 장치(1)에 제2 값(예를 들어, "1")을 라이트하는 경우를 설명하기로 한다. 복수의 소스 라인(SL)에는 0V의 전압이 제공되고, 복수의 워드 라인(WL) 중 선택된 워드 라인(예를 들어, WL0)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL1~WLn)에는 0V의 전압이 제공된다. 그리고, 복수의 제1 및 제2 비트 라인(BL1, BL2) 중 선택된 제1 및 제2 비트 라인(예를 들어, BL10, BL20)에는 라이트 전압(Vwrite)을 제공하고, 비선택된 제1 및 제2 비트 라인(BL11~BL1m, BL21~BL2m)에는 0V의 전압이 제공된다. 선택된 제1 및 제2 비트 라인(BL10, BL20)은 복수의 제1 비트 라인(BL10~BL1m)과 복수의 제2 비트 라인(BL20~BL2m)에서 하나씩 선택될 수 있으며, 선택된 제1 및 제2 비트 라인(BL10, BL20)은 서로 인접하고 하나의 트랜지스터(T0)와 접속할 수 있다.
이 때, 전류는 선택된 제1 및 제2 비트 라인(BL10, BL20)에서 제1 트랜지스터(T0)를 지나 소스 라인(SL0)으로 흐를 수 있다. 선택된 제1 비트 라인(BL10)에 연결된 제1 자기 메모리셀(MTJ0)과 선택된 제2 비트 라인(BL20)에 연결된 제2 자기 메모리셀(RMTJ0)에는 전류가 흐르고, 전류 방향에 따라 제2 자성막(198)의 자화 방향이 변한다. 그런데, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)의 적층 구조가 다르기 때문에, 제1 자기 메모리셀(MTJ0)의 제2 자성막(198)의 자화 방향과 제2 자기 메모리셀(RMTJ0)의 제2 자성막(198)의 자화 방향은 다를 수 있다. 예를 들어, 제1 자기 메모리셀(MTJ0) 내에서, 제2 자성막(198)의 자화 방향(ii)은 제1 자성막(194)의 자화 방향(i)과 다르고, 제2 자기 메모리셀(RMTJ0) 내에서, 제2 자성막(198)의 자화 방향(ii)은 제1 자성막(194)의 자화 방향(i)과 동일할 수 있다. 따라서, 제1 자기 메모리셀(MTJ0)은 높은 저항 상태를 가질 수 있고, 제2 자기 메모리셀(RMTJ0)은 낮은 저항 상태를 가질 수 있다. 결국, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)에 동시에 전압을 제공하여 자화 방향을 바꿀 수 있으므로, 한번에 자기 메모리 장치(1)에 제2 값(예를 들어, "1")을 라이트할 수 있다. 다시 말해서, 한번에 제1 및 제2 자기 메모리셀(MTJ0, RMTJ0)에 데이터를 저장할 수 있다.
다음으로, 자기 메모리 장치(1)에 제1 값(예를 들어, "0")을 라이트하는 경우를 설명하기로 한다. 복수의 소스 라인(SL) 중 선택된 소스 라인(예를 들어, SL0)에는 라이트 전압(Vwrite)을 제공하고, 비선택된 소스 라인(SL1~SLm)에는 0V의 전압이 제공되고, 복수의 워드 라인(WL) 중 선택된 워드 라인(예를 들어, WL0)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL1~WLn)에는 0V의 전압이 제공된다. 그리고, 복수의 제1 및 제2 비트 라인(BL1, BL2)에는 0V의 전압이 제공된다.
이 때, 전류는 선택된 소스 라인(SL0)에서 제1 트랜지스터(T0)를 지나 제1 및 제2 비트 라인(예를 들어, BL10, BL20)으로 흐를 수 있다. 제1 비트 라인(BL10)에 연결된 제1 자기 메모리셀(MTJ0)과 제2 비트 라인(BL20)에 연결된 제2 자기 메모리셀(RMTJ0)에는 전류가 흐르고, 전류 방향에 따라 제2 자성막(198)의 자화 방향이 변한다. 그런데, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)의 적층 구조가 다르기 때문에, 제1 자기 메모리셀(MTJ0)의 제2 자성막(198)의 자화 방향과 제2 자기 메모리셀(RMTJ0)의 제2 자성막(198)의 자화 방향은 다를 수 있다. 따라서, 제1 자기 메모리셀(MTJ0)은 낮은 저항 상태를 가질 수 있고, 제2 자기 메모리셀(RMTJ0)은 높은 저항 상태를 가질 수 있다. 결국, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)에 동시에 전압을 제공하여 자화 방향을 바꿀 수 있으므로, 한번에 자기 메모리 장치(1)에 제1 값(예를 들어, "0")을 라이트할 수 있다. 다시 말해서, 한번에 제1 및 제2 자기 메모리셀(MTJ0, RMTJ0)에 데이터를 저장할 수 있다.
마지막으로, 자기 메모리 장치(1)로부터 데이터를 독출하는 경우를 설명하기로 한다. 복수의 소스 라인(SL)에는 0V 전압을 제공한다. 복수의 워드 라인(WL) 중 선택된 워드 라인(예를 들어, WL0)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL1~WLn)에는 0V의 전압이 제공된다. 그리고, 복수의 제1 및 제2 비트 라인(BL1, BL2) 중 선택된 제1 및 제2 비트 라인(예를 들어, BL10, BL20)에는 리드 전압(Vread)을 제공하고, 비선택된 제1 및 제2 비트 라인(BL11~BL1m, BL21~BL2m)에는 0V의 전압이 제공된다. 선택된 제1 및 제2 비트 라인(BL10, BL20)은 복수의 제1 비트 라인(BL10~BL1m)과 복수의 제2 비트 라인(BL20~BL2m)에서 하나씩 선택될 수 있으며, 선택된 제1 및 제2 비트 라인(BL10, BL20)은 서로 인접하고 하나의 트랜지스터(T0)와 접속할 수 있다.
이 때, 선택된 제1 및 제2 비트 라인(BL10, BL20)에서 흐르는 전류를 측정하여, 데이터를 독출할 수 있다. 제1 자기 메모리셀(MTJ0)이 높은 저항 상태를 갖고 제2 자기 메모리셀(RMTJ0)이 낮은 저항 상태를 갖는 경우, 선택된 제1 비트 라인(BL10)에 흐르는 전류량은 제2 비트 라인(BL20)에 흐르는 전류량보다 작으므로, 제2 값을 독출할 수 있다. 제1 자기 메모리셀(MTJ0)이 낮은 저항 상태를 갖고 제2 자기 메모리셀(RMTJ0)이 높은 저항 상태를 갖는 경우, 선택된 제1 비트 라인(BL10)에 흐르는 전류량은 제2 비트 라인(BL20)에 흐르는 전류량보다 크므로, 제1 값을 독출할 수 있다. 이와 같이, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)에 흐르는 전류를 비교하여 데이터를 독출할 수 있다.
제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)의 적층 순서를 다르게 하면, 제1 자기 메모리셀(MTJ0)의 저항 상태와 제2 자기 메모리셀(RMTJ0)의 저항 상태가 다르도록 자화 방향을 한번에 바꿀 수 있으므로, 더욱 빠르게 자기 메모리 장치(1)에 데이터를 라이트할 수 있다. 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)은 적층 구조가 반대이므로, 자화 방향이 항상 다르다.
도 5 내지 도 7을 참조하여 본 발명의 다른 실시예에 따른 자기 메모리 장치(2)에 대하여 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 자기 메모리 장치(2)를 설명하기 위한 등가 회로도이고, 도 6은 본 발명의 다른 실시예에 따른 자기 메모리 장치(2)의 단면도이고, 도 7은 도 5의 자기 메모리 장치의 동작 전압을 설명하기 위한 테이블이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시예에 따른 자기 메모리 장치(2)는 복수개의 제1 비트 라인(BL10~BL1m), 복수개의 제2 비트 라인(BL20~BL2m), 복수개의 제1 및 제2 비트 라인(BL10~BL1m, BL20~BL2m)과 교차하는 복수개의 워드 라인(WL0~WLn), 복수개의 소스 라인(SL0~SLl), 복수개의 트랜지스터(T0~Ti), 및 복수개의 제1 및 제2 자기 메모리셀(MTJ0~MTJk, RMTJ0~RMTJk)을 포함한다. 하나의 제2 비트 라인(BL2)은 하나의 제1 비트 라인(BL1)과 쌍을 이룰 수 있고, 하나의 제2 비트 라인(BL2)은 하나의 제1 비트 라인(BL1)과 인접하여 배치될 수 있다. 복수개의 소스 라인(SL0~SLl)은 복수개의 워드 라인(WL0~WLn) 중 서로 인접하는 두 개의 워드 라인 사이에 각각 배치될 수 있다.
도 1의 자기 메모리 장치(1)에서는 하나의 제1 자기 메모리셀(MTJ)과 하나의 제2 자기 메모리셀(RMTJ)이 하나의 트랜지스터(T)를 공유하였으나, 도 5의 자기 메모리 장치(2)에서는 복수개의 제1 및 제2 자기 메모리셀(MTJ, RMTJ)이 하나의 트랜지스터(T)를 공유할 수 있다. 예를 들어, 도 5를 참조하면, 제1 트랜지스터(T0)는 복수개의 제1 자기 메모리셀(MTJ)과 복수개의 제2 자기 메모리셀(RMTJ)와 전기적으로 연결될 수 있다. 제1 트랜지스터(T0)를 공유하는 복수개의 제1 자기 메모리셀(MTJ)의 개수와 복수개의 제2 자기 메모리셀(RMTJ)의 개수는 같을 수 있다. 하나의 제1 자기 메모리셀(MTJ)과, 인접하는 하나의 제2 자기 메모리셀(RMTJ)은 동시에 데이터를 라이트 및/또는 리드할 수 있다.
하나의 트랜지스터(T)가 복수개의 제1 및 제2 자기 메모리셀(MTJ, RMTJ)과 전기적으로 연결되므로, 도 1의 자기 메모리 장치(1)에 비하여 적은 개수의 트랜지스터(T)가 필요할 수 있다. 따라서, 도 2의 자기 메모리 장치(2)는 높은 집적률을 가질 수 있다.
도 6을 참조하면, 도 5의 자기 메모리 장치(2)는 도 1의 자기 메모리 장치(1)와 달리 트랜지스터(T)의 드레인 영역(113)과 전기적으로 연결되는 제1 및 제2 자기 메모리셀(MTJ, RMTJ)의 개수에 차이가 있다. 구체적으로, 수평 컨택 플러그(141) 상에 복수개의 제1 패드(151_1, 151_2)와 복수개의 제2 수직 컨택 플러그(143_1, 143_2)가 배치된다. 복수개의 제1 패드(151_1, 151_2) 상에는 제1 자기 메모리셀(MTJ)이 하나씩 배치된다. 그리고, 복수개의 제2 수직 컨택 플러그(143_1, 143_2) 상에는 복수개의 제2 패드(153_1, 153_2)가 배치되고, 복수개의 제2 패드(153_1, 153_2) 상에는 제2 자기 메모리셀(RMTJ)이 하나씩 배치된다. 도 6에서는 2개의 제1 자기 메모리셀(MTJ)과 2개의 제2 자기 메모리셀(RMTJ)을 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 3개 이상의 제1 자기 메모리셀(MTJ, RMTJ)과 3개 이상의 제2 자기 메모리셀(MTJ, RMTJ)이 하나의 드레인 영역(113)과 전기적으로 연결될 수 있다.
기판(100)으로부터 제1 자기 메모리셀(MTJ)까지의 높이와, 기판(100)으로부터 제2 자기 메모리셀(RMTJ)까지의 높이는 서로 다를 수 있다. 도 6에서는 제2 자기 메모리셀(RMTJ)이 제1 자기 메모리셀(MTJ)보다 높게 형성되는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 자기 메모리셀(MTJ)이 제2 자기 메모리셀(RMTJ)보다 높게 형성될 수 있다. 복수개의 제1 자기 메모리셀(MTJ)의 높이는 실질적으로 동일하고, 복수개의 제2 자기 메모리셀(RMTJ)의 높이는 실질적으로 동일할 수 있다.
제3 수직 컨택 플러그(161_1, 161_2, 163_1, 163_2)를 통해, 제1 자기 메모리셀(MTJ)은 제1 비트 라인(BL1)과 전기적으로 연결되고, 제2 자기 메모리셀(RMTJ)은 제2 비트 라인(BL2)과 전기적으로 연결될 수 있다.
도 6의 제1 및 제2 자기 메모리셀(MTJ, RMTJ)의 구조는 도 3과 동일하므로, 자세한 설명은 생략하기로 한다.
도 5 내지 도 7을 참조하여 도 5의 자기 메모리 장치(2)의 동작을 설명하기로 한다.
도 7을 참조하면, 도 5의 자기 메모리 장치(2)의 독출 또는 프로그램 동작시 소스 라인(SL), 워드 라인(WL), 제1 및 제2 비트 라인(BL1, BL2)에 제공되는 동작 전압이 도시된다.
먼저, 자기 메모리 장치(2)에 제2 값(예를 들어, "1")을 라이트하는 경우를 설명하기로 한다. 복수의 소스 라인(SL)에는 0V의 전압이 제공되고, 복수의 워드 라인(WL) 중 선택된 워드 라인(예를 들어, WL0)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL1~WLn)에는 0V의 전압이 제공된다. 그리고, 복수개의 제1 및 제2 비트 라인(BL1, BL2) 중 선택된 제1 및 제2 비트 라인(예를 들어, BL10, BL20)에는 라이트 전압(Vwrite)을 제공하고, 비선택된 제1 및 제2 비트 라인(BL11~BL1m, BL21~BL2m)에는 플로팅 전압(Vfloat)이 제공된다. 예를 들어, 플로팅 전압(Vfloat)은 라이트 전압(Vwrite)보다 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 플로팅 전압(Vfloat)은 라이트 전압(Vwrite)보다 작을 수 있다.
선택된 제1 및 제2 비트 라인(BL10, BL20)은 복수개의 제1 비트 라인(BL10~BL1m)과 복수개의 제2 비트 라인(BL20~BL2m)에서 하나씩 선택될 수 있으며, 선택된 제1 및 제2 비트 라인(BL10, BL20)은 서로 인접하고 하나의 트랜지스터(T0)와 접속할 수 있다.
이 때, 전류는 선택된 제1 및 제2 비트 라인(BL10, BL20)에서 제1 트랜지스터(T0)를 지나 소스 라인(SL0)으로 흐를 수 있다. 선택된 제1 비트 라인(BL10)에 연결된 제1 자기 메모리셀(MTJ0)과 선택된 제2 비트 라인(BL20)에 연결된 제2 자기 메모리셀(RMTJ0)에는 전류가 흐르고, 전류 방향에 따라 제2 자성막(198)의 자화 방향이 변한다. 그런데, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)의 적층 구조가 다르기 때문에, 제1 자기 메모리셀(MTJ0)의 제2 자성막(198) 자화 방향과 제2 자기 메모리셀(RMTJ0)의 제2 자성막(198) 자화 방향은 다를 수 있다. 따라서, 제1 자기 메모리셀(MTJ0)은 높은 저항 상태를 가질 수 있고, 제2 자기 메모리셀(RMTJ0)은 낮은 저항 상태를 가질 수 있다. 결국, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)에 동시에 전압을 제공하여 자화 방향을 바꿀 수 있으므로, 한번에 자기 메모리 장치(1)에 제2 값(예를 들어, "1")을 라이트할 수 있다. 다시 말해서, 한번에 제1 및 제2 자기 메모리셀(MTJ0, RMTJ0)에 데이터를 저장할 수 있다.
다음으로, 자기 메모리 장치(1)에 제1 값(예를 들어, "0")을 라이트하는 경우를 설명하기로 한다. 복수의 소스 라인(SL) 중 선택된 소스 라인(예를 들어, SL0)에는 라이트 전압(Vwrite)을 제공하고, 비선택된 소스 라인(SL1~SLm)에는 0V의 전압이 제공되고, 복수의 워드 라인(WL) 중 선택된 워드 라인(예를 들어, WL0)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL1~WLn)에는 0V의 전압이 제공된다. 그리고, 복수의 제1 및 제2 비트 라인(BL1, BL2) 중 선택된 제1 및 제2 비트 라인(예를 들어, BL10, BL20)에는 0V의 전압이 제공되고, 비선택된 제1 및 제2 비트 라인(BL11~BL1m, BL21~BL2m)에는 플로팅 전압(Vfloat)이 제공된다.
이 때, 전류는 선택된 소스 라인(SL0)에서 제1 트랜지스터(T0)를 지나 선택된 제1 및 제2 비트 라인(BL10, BL20)으로 흐를 수 있다. 선택된 제1 비트 라인(BL10)에 연결된 제1 자기 메모리셀(MTJ0)과 선택된 제2 비트 라인(BL20)에 연결된 제2 자기 메모리셀(RMTJ0)에는 전류가 흐르고, 전류 방향에 따라 제2 자성막(198)의 자화 방향이 변한다. 그런데, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)의 적층 구조가 다르기 때문에, 제1 자기 메모리셀(MTJ0)의 제2 자성막(198)의 자화 방향과 제2 자기 메모리셀(RMTJ0)의 제2 자성막(198)의 자화 방향은 다를 수 있다. 따라서, 제1 자기 메모리셀(MTJ0)은 낮은 저항 상태를 가질 수 있고, 제2 자기 메모리셀(RMTJ0)은 높은 저항 상태를 가질 수 있다. 결국, 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)에 동시에 전압을 제공하여 자화 방향을 바꿀 수 있으므로, 한번에 자기 메모리 장치(1)에 제1 값(예를 들어, "0")을 라이트할 수 있다. 다시 말해서, 한번에 제1 및 제2 자기 메모리셀(MTJ0, RMTJ0)에 데이터를 저장할 수 있다.
마지막으로, 자기 메모리 장치(1)로부터 데이터를 독출하는 경우를 설명하기로 한다. 복수의 소스 라인(SL)에는 0V 전압을 제공한다. 복수의 워드 라인(WL) 중 선택된 워드 라인(예를 들어, WL0)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL1~WLn)에는 0V의 전압이 제공된다. 그리고, 복수의 제1 및 제2 비트 라인(BL1, BL2) 중 선택된 제1 및 제2 비트 라인(예를 들어, BL10, BL20)에는 리드 전압(Vread)을 제공하고, 비선택된 제1 및 제2 비트 라인(BL11~BL1m, BL21~BL2m)에는 0V의 전압이 제공된다. 선택된 제1 및 제2 비트 라인(BL10, BL20)은 복수의 제1 비트 라인(BL10~BL1m)과 복수의 제2 비트 라인(BL20~BL2m)에서 하나씩 선택될 수 있으며, 선택된 제1 및 제2 비트 라인(BL10, BL20)은 서로 인접하고 하나의 트랜지스터(T0)와 접속할 수 있다.
이 때, 선택된 제1 및 제2 비트 라인(BL10, BL20)에서 흐르는 전류를 측정하여, 데이터를 독출할 수 있다. 제1 자기 메모리셀(MTJ0)이 높은 저항 상태를 갖고 제2 자기 메모리셀(RMTJ0)이 낮은 저항 상태를 갖는 경우, 선택된 제1 비트 라인(BL10)에 흐르는 전류량은 제2 비트 라인(BL20)에 흐르는 전류량보다 작으므로, 제2 값을 독출할 수 있다. 제1 자기 메모리셀(MTJ0)이 낮은 저항 상태를 갖고 제2 자기 메모리셀(RMTJ0)이 높은 저항 상태를 갖는 경우, 선택된 제1 비트 라인(BL10)에 흐르는 전류량은 선택된 제2 비트 라인(BL20)에 흐르는 전류량보다 크므로, 제1 값을 독출할 수 있다. 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)을 서로 비교하여 데이터를 독출할 수 있다.
도 8 및 도 9를 참조하여 본 발명의 또다른 실시예에 따른 자기 메모리 장치(3)를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 8은 본 발명의 또다른 실시예에 따른 자기 메모리 장치(3)의 등가 회로도이고, 도 9는 본 발명의 또다른 실시예에 따른 자기 메모리 장치(3)의 단면도이다.
도 8 및 도 9를 참조하면, 도 8의 자기 메모리 장치(3)는 복수개의 제1 비트 라인(BL10~BL1m), 복수개의 제2 비트 라인(BL20~BL2m), 복수개의 소스 라인(SL0~SLg), 복수개의 제1 및 제2 비트 라인(BL10~BL1m, BL20~BL2m)과 교차하는 복수개의 워드 라인(WL0~WLn), 복수개의 트랜지스터(T0~Tj), 및 복수개의 제1 및 제2 자기 메모리셀(MTJ0~MTJk, RMTJ0~RMTJk)을 포함한다. 하나의 제2 비트 라인(BL2)은 하나의 제1 비트 라인(BL1)과 쌍을 이룰 수 있고, 하나의 제1 비트 라인(BL1)과 인접하여 배치될 수 있다. 복수개의 소스 라인(SL0~SLg)은 도 8에서는 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 사이에 배치되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니며, 예를 들어, 복수개의 워드 라인(WL0~WLn) 중 서로 인접하는 두 개의 워드 라인(예를 들어, WL0, WL1) 사이에 각각 배치될 수 있다.
도 1의 자기 메모리 장치(1)에서는 하나의 제1 자기 메모리셀(MTJ)과 하나의 제2 자기 메모리셀(RMTJ)이 하나의 트랜지스터(T)를 공유하였으나, 도 8의 자기 메모리 장치(3)에서는 하나의 트랜지스터(T)는 하나의 자기 메모리셀과 연결될 수 있다. 다시 말해서, 하나의 트랜지스터(T)는 제1 자기 메모리셀(MTJ) 또는 제2 자기 메모리셀(RMTJ) 중 하나와 연결될 수 있다. 예를 들어, 도 8을 참조하면, 제1 트랜지스터(T0)와 제n+1 트랜지스터(Tn+1)는 각각 제1 워드 라인(WL0)과 접속하고, 제1 트랜지스터(T0)에는 제1 자기 메모리셀(MTJ0)이 접속하고, 제n+1 트랜지스터(Tn+1)에는 제2 자기 메모리셀(RMTJ0)이 접속할 수 있다. 제1 트랜지스터(T0)와 제n+1 트랜지스터(Tn+1)는 제1 워드 라인(WL0)에 접속하므로 같이 동작하며, 따라서 제1 자기 메모리셀(MTJ0)과 제2 자기 메모리셀(RMTJ0)도 동시에 라이트 및/또는 독출될 수 있다.
도 9를 참조하면, 도 8의 자기 메모리 장치(2)는 복수개의 트랜지스터(T), 제1 수직 컨택 플러그(230a, 230b), 제1 및 제2 자기 메모리셀(MTJ, RMTJ), 제2 수직 컨택 플러그(243), 제3 수직 컨택 플러그(261, 263) 등을 포함할 수 있다. 인접하는 2개의 트랜지스터(T)는 각각이 하나의 드레인 영역(213a, 213b)를 포함하고, 하나의 소스 영역(215)을 공유할 수 있다. 소스 영역(215) 상에는 소스 컨택(171)이 배치되고, 소스 컨택(171) 상에는 소스 라인(SL)이 배치된다. 소스 컨택(171)은 소스 영역(215)과 소스 라인(SL) 사이를 전기적으로 연결할 수 있다.
트랜지스터(T)는 게이트 절연막(221), 게이트 전극(223), 하드 마스크(225)를 포함할 수 있고, 게이트 전극(223)은 채널 영역의 상부를 가로지르도록 연장되어 도 8의 워드 라인(WL) 역할을 할 수 있는데 자세한 설명은 상술하였으므로, 더 이상의 설명은 생략하기로 한다.
트랜지스터(T) 각각의 드레인 영역(213a, 213b) 상에는 각각 제1 수직 컨택 플러그(230a, 230b)가 형성될 수 있다. 제1 수직 컨택 플러그(230a, 230b)는 각각 제1 방향으로 연장되고, 제1 컨택(231), 제2 컨택(235) 그리고 제1 컨택(231)과 제2 컨택(235)을 연결해주는 제1 컨택 패드(233)를 포함할 수 있다. 제1 컨택 패드(233)는 소스 라인(SL)과 실질적으로 동일한 높이로 형성될 수 있다.
제1 수직 컨택 플러그(230a, 230b) 상면에는 제1 패드(251a, 251a)가 배치되고, 하나의 제1 패드(251a) 상면에는 제1 자기 메모리셀(MTJ)가 배치될 수 있다. 다른 제1 패드(251b) 상면에는 제2 수직 컨택 플러그(243)이 배치된다. 제2 수직 컨택 플러그(243) 상면에는 제2 패드(253)가 배치되고, 제2 패드(253) 상면에는 제2 자기 메모리셀(RMTJ)이 배치된다. 제1 및 제2 자기 메모리셀(MTJ, RMTJ)의 구조는 도 3에서 설명하였으므로 자세한 설명은 생략하기로 한다.
기판(100)으로부터 제1 자기 메모리셀(MTJ)까지의 높이와, 기판(100)으로부터 제2 자기 메모리셀(RMTJ)까지의 높이는 서로 다를 수 있다. 도 9에서는 제2 자기 메모리셀(RMTJ)이 제1 자기 메모리셀(MTJ)보다 높게 형성되는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 자기 메모리셀(MTJ)이 제2 자기 메모리셀(RMTJ)보다 높게 형성될 수 있다.
제1 자기 메모리셀(MTJ)과 제2 자기 메모리셀(RMTJ)은 제3 수직 컨택 플러그(261, 263)에 의하여, 제1 자기 메모리셀(MTJ)은 제1 비트 라인(BL1)과 전기적으로 연결되고, 제2 자기 메모리셀(RMTJ)은 제2 비트 라인(BL2)과 전기적으로 연결될 수 있다.
도 8의 자기 메모리 장치(3)는 도 1의 자기 메모리 장치(1)와 동일하게 동작할 수 있다. 따라서, 도 3과 동일하게 전압을 인가하여 도 8의 자기 메모리 장치(3)에 데이터를 리드 및/또는 라이트할 수 있다. 다만, 도 8의 자기 메모리 장치(3)에서는 하나의 트랜지스터(T)가 제1 또는 제2 자기 메모리셀(MTJ, RMTJ) 중 하나하고만 접속하기 때문에, 제1 및 제2 자기 메모리셀(MTJ, RMTJ)에 데이터를 리드 및/또는 라이트하기 위하여 2개의 트랜지스터(T)가 같이 동작한다. 예를 들어, 제1 및 제2 자기 메모리 셀(예를 들어, MTJ0, RMTJ0)에 데이터를 리드 및/또는 라이트하는 경우, 제1 워드 라인(WL0)에 전원 전압(VDD)을 인가하여 제1 트랜지스터(T0)와 제n+2 트랜지스터(Tn+1)를 동작시킨다. 전류는 제1 비트 라인(BL10)과 제1 소스 라인(SL0) 사이, 제2 비트 라인(BL20)과 제1 소스 라인(SL0) 사이에서 흐를 수 있다.
도 10은 본 발명의 실시예들에 따른 자기 메모리 장치(1~3)를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 10을 참조하면, 본 실시예에 시스템(900)은 무선 통신 장치, 예를 들어, 개인 휴대 단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(900)은 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어, 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 아울러, 메모리(930)는 사용자 데이터를 저장하는데 사용될 수 있다. 메모리(930)는 본 발명의 실시예들에 따른 자기 메모리 장치(1~3)를 포함할 수 있다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(900)은 고주파(RF) 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(940)를 사용할 수 있다, 예를 들어, 무선 인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(900)은 코드분할다중액세스(CDMA, Code Division Multiple Access), 모바일 통신 글로벌 시스템(GSM, Global System for Mobile Communication), 북미디지털셀룰러(NADC, North American Disital Cellular), 시분할다중액세스(TDMA, Time Division Multiple Access), 확장시분할다중액세스(E-TDMA, Extended Time Division Multiple Access), 광대역코드분할다중액세스(WCDMA, Wideband Code Division Multiple Access), 코드분할다중액세스2000(CDMA2000)과 같은 차세대 통신 시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 11은 본 발명의 실시예들에 따른 자기 메모리 장치(1~3)가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
도 11을 참조하여, 본 발명의 실시예에 따른 메모리 카드(1000)는 암호화를 위한 암호화 회로(1010), 로직 회로(1020), 전용 프로세서인 디지털 신호 프로세서(DSP, 1030), 그리고 메인 프로세서(1040)를 포함할 수 있다. 또한, 메모리 카드(1000)는 본 발명의 실시예들에 따른 자기 메모리 장치(1~3)를 포함하는 비휘발성 메모리 소자(1100)와 그 외의 다양한 종류의 메모리들, 예를 들면 에스램(1050, SRAM), 디램(1060, DRAM), 롬(1070, ROM), 플래시 메모리(1120) 등을 포함할 수 있다. 그리고 메모리 카드(1000)는 RF(고주파/마이크로파) 회로(1080) 및 입출력 회로(1090)를 포함할 수 있다. 메모리 카드(1000)에 구비된 기능 블록들(1010-1120)은 시스템 버스(1200)를 통해 상호 연결될 수 있다. 메모리 카드(1000)는 외부의 호스트의 제어에 따라 동작하며, 본 발명의 실시예에 따른 비휘발성 메모리 소자(1100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BL1: 제1 비트 라인 BL2: 제2 비트 라인
SL: 소스 라인 T: 트랜지스터
WL: 워드 라인 MTJ: 제1 자기 메모리셀
RMTJ: 제2 자기 메모리셀 100, 200: 기판
130, 230: 제1 수직 컨택 플러그 141, 241: 수평 컨택 플러그
151, 251: 제1 패드 143. 243: 제2 수직 컨택 플러그
161, 163, 261, 263: 제3 수직 컨택 플러그

Claims (10)

  1. 제1 비트 라인과, 상기 제1 비트 라인과 인접하는 제2 비트 라인;
    상기 제1 및 제2 비트 라인과 교차하는 제1 워드 라인;
    상기 제1 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되는 제1 자기 메모리셀;및
    상기 제2 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되는 제2 자기 메모리셀을 포함하되,
    상기 제1 및 제2 자기 메모리셀은 각각 제1 자성막과, 터널 절연막과, 제2 자성막을 포함하고,
    상기 제1 및 제2 자기 메모리셀 각각에서의 상기 제1 자성막, 상기 터널 절연막, 및 상기 제2 자성막의 적층 순서는 서로 다르고, 상기 제1 및 제2 자기 메모리셀이 배치되는 높이는 서로 다른 자기 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 자기 메모리셀은 순차적으로 적층된 상기 제1 자성막과, 상기 터널 절연막과, 상기 제2 자성막을 포함하고,
    상기 제2 자기 메모리셀은 순차적으로 적층된 상기 제2 자성막과, 상기 터널 절연막과, 상기 제1 자성막을 포함하는 자기 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 워드 라인과 접속하는 트랜지스터와,
    소스 라인을 더 포함하고,
    상기 제1 및 제2 자기 메모리셀은 상기 트랜지스터의 드레인 영역과 접속하고,
    상기 소스 라인은 상기 트랜지스터의 소스 영역과 접속하는 자기 메모리 장치.
  4. 제 3항에 있어서,
    상기 드레인 영역과 접촉하고 제1 방향으로 연장되는 제1 수직 컨택 플러그와,
    상기 제1 수직 컨택 플러그와 접촉하고 제2 방향으로 연장되는 수평 컨택 플러그와,
    상기 수평 컨택 플러그와 접촉하고 상기 제1 방향으로 연장되는 제2 수직 컨택 플러그를 더 포함하고,
    상기 제1 자기 메모리셀은 상기 수평 컨택 플러그 상면에 배치된 제1 패드와 접촉하고,
    상기 제2 자기 메모리셀은 상기 제2 수직 컨택 플러그 상면에 배치된 제2 패드와 접촉하는 자기 메모리 장치.
  5. 제 3항에 있어서,
    상기 제1 워드 라인은 복수 개이고, 상기 제1 및 제2 자기 메모리셀은 복수 개인 자기 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 워드 라인과 접속하는 제1 및 제2 트랜지스터와,
    소스 라인을 더 포함하고,
    상기 제1 및 제2 자기 메모리셀은 각각 상기 제1 및 제2 트랜지스터의 드레인 영역과 접속하고,
    상기 제1 및 제2 트랜지스터는 하나의 소스 영역을 공유하고,
    상기 소스 라인은 상기 하나의 소스 영역과 접속하는 자기 메모리 장치.
  7. 삭제
  8. 서로 인접하도록 배치되는 제1 및 제2 비트 라인;
    상기 제1 및 제2 비트 라인과 교차하는 제1 워드 라인;
    상기 제1 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되고, 순차적으로 적층된 제1 자성막과, 터널 절연막과, 제2 자성막을 포함하는 제1 자기 메모리셀;
    상기 제2 비트 라인과 상기 제1 워드 라인의 교차 영역에 배치되고, 순차적을 적층된 상기 제2 자성막과, 상기 터널 절연막과, 상기 제1 자성막을 포함하는 제2 자기 메모리셀;및
    상기 제1 및 제2 자기 메모리셀과 전기적으로 연결되는 소스 라인을 포함하되,
    상기 제1 자기 메모리셀의 제2 자성막과 상기 제2 자기 메모리셀의 제2 자성막의 자화 방향은 서로 다르고, 상기 제1 및 제2 자기 메모리셀이 배치되는 높이는 서로 다른 자기 메모리 장치.
  9. 제 8항에 있어서,
    상기 제1 및 제2 비트 라인은 동일한 전압을 인가받는 자기 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1 워드 라인에 전원 전압을 인가하는 경우, 상기 제1 자기 메모리셀을 통하여 상기 제1 비트 라인과 상기 소스 라인 사이에 제1 전류가 흐르고, 상기 제2 자기 메모리셀을 통하여 상기 제2 비트 라인과 상기 소스 라인 사이에 제2 전류가 흐르고,
    상기 제1 전류와 상기 제2 전류의 전류 방향은 동일한 자기 메모리 장치.
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