KR20240040251A - 씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치 - Google Patents

씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치 Download PDF

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서영훈
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Abstract

메모리 코어 회로는, 메모리 셀 어레이 및 코어 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 어레이 행들 및 복수의 어레이 열들의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들을 포함한다. 상기 코어 제어 회로는 상기 복수의 어레이 행들 및 상기 복수의 어레이 열들의 매트릭스 형태로 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되고 상기 복수의 서브 셀 어레이들의 동작을 각각 제어하는 복수의 서브 주변 회로들을 포함한다. 각각의 서브 셀 어레이는, 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 각각의 서브 주변 회로는, 복수의 서브 워드 라인 드라이버들, 복수의 비트 라인 감지 증폭기들, 행 디코딩 회로, 파워 회로, 및 제어 회로를 포함한다. 코어 제어 회로를 효율적으로 배치한 CoP 구조를 통하여 메모리 코어 회로의 사이즈를 감소할 수 있고 설계 마진을 향상시킬 수 있다.

Description

씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치{Memory core circuit having cell on periphery (CoP) structure and memory device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 씨오피(CoP, cell on periphery) 구조를 갖는 메모리 코어 회로 및 상기 메모리 코어 회로를 포함하는 메모리 장치에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 집적회로 장치가 요구되며, 고용량의 집적회로 장치를 제공하기 위하여, 증가된 집적도가 요구되고 있다. DRAM 장치와 같은 메모리 장치의 피쳐 사이즈(feature size)가 감소함에 따라 메모리 장치의 구동을 위한 회로들의 효율적인 배치가 요구된다.
종래의 DRAM 장치는 오픈 비트 라인 구조(Open Bit Line structure)로서 상보적인 쌍을 이루는 2개의 비트 라인들이 서로 다른 셀 블록들 상에 존재하여 비트 라인 감지 증폭기를 중심으로 좌우로 펼쳐진 스키매틱(schematic) 구조로 이루어져있다. 이러한 종래의 DRAM 장치의 셀 트랜지스터의 특성 구현 한계, 구현 난이도 증가에 따라서, 이를 해소하고 DRAM 장치의 사이즈 감소를 위해 셀 트랜지스터를 수직 채널 트랜지스터(VCT, vertical channel transistor)로 구현하는 것이 연구되고 있다. 이와 같이 메모리 장치의 사이즈를 감소하기 위하여 수직형 구조를 채용하더라도, 메모리 셀 어레이를 구동하기 위한 회로들로 인하여 메모리 장치의 사이즈 축소가 제한된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 메모리 셀 어레이를 구동하기 위한 코어 제어 회로를 효율적으로 배치할 수 있는 메모리 코어 회로 및 상기 메모리 코어 회로를 포함하는 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 코어 회로는, 메모리 셀 어레이 및 코어 제어 회로를 포함한다.
상기 메모리 셀 어레이는 복수의 어레이 행들 및 복수의 어레이 열들의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들을 포함한다.
상기 코어 제어 회로는 상기 복수의 어레이 행들 및 상기 복수의 어레이 열들의 매트릭스 형태로 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되고 상기 복수의 서브 셀 어레이들의 동작을 각각 제어하는 복수의 서브 주변 회로들을 포함한다.
상기 복수의 서브 셀 어레이들의 각각의 서브 셀 어레이는, 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다.
상기 복수의 서브 주변 회로들의 각각의 서브 주변 회로는, 상기 복수의 워드 라인들을 각각 구동하는 복수의 서브 워드 라인 드라이버들, 상기 복수의 비트 라인들의 전압을 각각 감지하는 복수의 비트 라인 감지 증폭기들, 상기 복수의 워드 라인들 중 적어도 하나를 선택하도록 상기 복수의 서브 워드 라인 드라이버들을 제어하는 행 디코딩 회로, 상기 각각의 서브 주변 회로에 파워를 공급하는 파워 회로, 및 상기 각각의 서브 주변 회로의 동작을 제어하는 제어 회로를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 코어 회로는, 복수의 어레이 행들 및 복수의 어레이 열들의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들을 포함하는 메모리 셀 어레이 및 상기 복수의 어레이 행들 및 상기 복수의 어레이 열들의 매트릭스 형태로 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되고 상기 복수의 서브 셀 어레이들의 동작을 각각 제어하는 복수의 서브 주변 회로들을 포함하는 코어 제어 회로를 포함한다.
상기 복수의 서브 셀 어레이들의 각각의 서브 셀 어레이는, 수직 채널 트랜지스터 및 상기 수직 채널 트랜지스터의 상부에 형성되는 셀 커패시터를 각각 포함하는 복수의 메모리 셀들을 포함한다.
상기 복수의 서브 주변 회로들의 각각의 서브 주변 회로는, 복수의 서브 워드 라인 드라이버들을 포함하는 워드 라인 드라이버 영역, 복수의 비트 라인 감지 증폭기들을 포함하는 감지 증폭기 영역, 행 디코딩 회로를 포함하는 디코더 영역 및 파워 회로 및 제어 회로를 포함하는 파워 및 제어 영역을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 코어 회로는, 메모리 코어 회로 및 상기 메모리 코어 회로의 동작을 제어하는 주변 회로들을 포함한다.
상기 메모리 코어 회로는, 복수의 어레이 행들 및 복수의 어레이 열들의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들을 포함하는 메모리 셀 어레이 및 상기 복수의 어레이 행들 및 상기 복수의 어레이 열들의 매트릭스 형태로 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되고 상기 복수의 서브 셀 어레이들의 동작을 각각 제어하는 복수의 서브 주변 회로들을 포함하는 코어 제어 회로를 포함한다.
상기 복수의 서브 셀 어레이들의 각각의 서브 셀 어레이는, 수직 채널 트랜지스터 및 상기 수직 채널 트랜지스터의 상부에 형성되는 셀 커패시터를 각각 포함하는 복수의 메모리 셀들을 포함한다. 상기 복수의 서브 주변 회로들의 각각의 서브 주변 회로는, 복수의 서브 워드 라인 드라이버들을 포함하는 워드 라인 드라이버 영역, 복수의 비트 라인 감지 증폭기들을 포함하는 감지 증폭기 영역, 행 디코딩 회로를 포함하는 디코더 영역 및 파워 회로 및 제어 회로를 포함하는 파워 및 제어 영역을 포함한다.
본 발명의 실시예들에 따른 메모리 코어 회로 및 상기 메모리 코어 회로를 포함하는 메모리 장치는, 코어 제어 회로를 효율적으로 배치한 CoP 구조를 통하여 메모리 코어 회로의 사이즈를 감소할 수 있고 비트 라인 감지 증폭기들의 길이 제약(length limit)을 해소하여 메모리 코어 회로의 설계 마진을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 코어 회로 및 상기 메모리 코어 회로를 포함하는 메모리 장치는, 전압 드라이버의 효율적인 배치를 통하여 메모리 코어 회로 및 비휘발성 메모리 장치의 동작 특성을 개선하고 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 코어 회로를 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 메모리 코어 회로에 포함되는 서브 주변 회로의 레이아웃의 일 실시예를 나타내는 도면이다.
도 3 및 4는 본 발명의 실시예들에 따른 메모리 코어 회로에 포함되는 코어 제어 회로의 레이아웃의 실시예들을 나타내는 도면들이다.
도 5는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 메모리 코어 회로를 설명하기 위한 개략적인 레이아웃 도면이다.
도 7은 도 6의 A-A를 따라 절단한 단면이다.
도 8은 도 6의 B-B를 따라 절단한 단면이다.
도 9는 본 발명의 실시예들에 따른 메모리 코어 회로의 개략적인 구성을 나타내는 도면이다.
도 10은 도 9의 메모리 코어 회로에 포함되는 비트 라인 감지 증폭기의 일 실시예를 나타내는 도면이다.
도 11은 도 9의 메모리 코어 회로에 포함되는 로컬 감지 증폭기 회로의 일 실시예를 나타내는 도면이다.
도 12는 도 9의 메모리 코어 회로에 포함되는 서브 워드 라인 드라이버의 일 실시예를 나타내는 도면이다.
도 13 및 14는 본 발명의 실시예들에 따른 메모리 코어 회로의 워드 라인 구동의 실시예들을 나타내는 도면들이다.
도 15는 본 발명의 실시예들에 따른 메모리 코어 회로의 감지 증폭기 영역과 파워 및 제어 영역의 레이아웃의 일 실시예를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 코어 회로의 워드 라인과 비트 라인의 연결의 실시예를 나타내는 도면이다.
도 17 및 18은 본 발명의 실시예들에 따른 메모리 코어 회로의 전압 드라이버의 배치의 실시예들을 나타내는 도면들이다.
도 19, 20 및 21은 본 발명의 실시예들에 따른 메모리 코어 회로의 전압 스위치의 배치의 실시예들을 나타내는 도면들이다.
도 22는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 코어 회로를 나타내는 사시도이고, 도 2는 본 발명의 실시예들에 따른 메모리 코어 회로에 포함되는 서브 주변 회로의 레이아웃의 일 실시예를 나타내는 도면이다.
도 1 및 2에서, 반도체 기판 상면에 실질적으로 수직한 방향을 수직 방향(Z), 상기 반도체 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 행 방향(X) 및 열 방향(Y)으로 정의한다. 예를 들면, 행 방향(X) 및 열 방향(Y)은 실질적으로 서로 수직하게 교차할 수 있다. 행 방향(X)은 제1 방향 또는 제1 수평 방향이라 칭할 수 있고, 열 방향(Y)은 제2 방향 또는 제2 수평 방향이라 칭할 수 있고, 수직 방향(Z)은 제3 방향이라 칭할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1을 참조하면, 메모리 코어 회로(MCC)는 메모리 셀 어레이(MCA) 및 코어 제어 회로(CCC)를 포함할 수 있다. 메모리 코어 회로(MCC)는 메모리 셀 어레이(MCA)의 하부에 코어 제어 회로(CCC)가 배치되는 씨오피(CoP, cell on periphery) 구조를 가질 수 있다.
메모리 셀 어레이(MCA)는 복수의 어레이 행들(AR1~AR4) 및 복수의 어레이 열들(AC1~AC8)의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들(SCA)을 포함할 수 있다.
코어 제어 회로(CCC)는 복수의 어레이 행들(AR1~AR4) 및 복수의 어레이 열들(AC1~AC8)의 매트릭스 형태로 복수의 서브 셀 어레이들(SCA)의 하부에 각각 배치되고 복수의 서브 셀 어레이들(SCA)의 동작을 각각 제어하는 복수의 서브 주변 회로들(SPC)을 포함할 수 있다.
각각의 서브 셀 어레이(SCA)는, 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들의 각각의 메모리 셀은, 수직 채널 트랜지스터(VCT, vertical channel transistor) 및 상기 수직 채널 트랜지스터의 상부에 형성되는 셀 커패시터를 포함할 수 있다. 수직 채널 트랜지스터를 이용한 CoP 구조에 대해서는 도 6 내지 8을 참조하여 후술한다.
각각의 서브 주변 회로(SPC)는, 후술하는 바와 같이, 상기 복수의 워드 라인들을 각각 구동하는 복수의 서브 워드 라인 드라이버들, 상기 복수의 비트 라인들의 전압을 각각 감지하는 복수의 비트 라인 감지 증폭기들, 상기 복수의 워드 라인들 중 적어도 하나를 선택하도록 상기 복수의 서브 워드 라인 드라이버들을 제어하는 행 디코딩 회로, 상기 각각의 서브 주변 회로에 파워를 공급하는 파워 회로 및 상기 각각의 서브 주변 회로의 동작을 제어하는 제어 회로를 포함한다.
도 1에는 도시 및 설명의 편의상 4개의 어레이 행들(AR1~AR4) 및 8개의 어레이 열들(AC1~AC8)에 배치되는 32개의 서브 셀 어레이들(SCA) 및 이에 각각 상응하는 32개의 서브 주변 회로들(SPC)이 도시되어 있으나, 본 발명의 실시예들이 어레이 행들 및 어레이 열들의 특정한 개수에 한정되는 것은 아니다.
도 2에는 하나의 서브 주변 회로(SPC)에 대한 레이아웃이 도시되어 있다. 도 1의 코어 제어 회로(CCC)에 포함되는 복수의 서브 주변 회로들(SPC)의 각각은 모두 도 1에 도시된 바와 같은 구성을 가질 수 있다.
도 2를 참조하면, 서브 주변 회로(SPC)는 상기 복수의 서브 워드 라인 드라이버들을 포함하는 워드 라인 드라이버 영역(RWD), 상기 복수의 비트 라인 감지 증폭기들을 포함하는 감지 증폭기 영역(RSA), 상기 행 디코딩 회로를 포함하는 디코더 영역(RRD) 및 상기 파워 회로 및 상기 제어 회로를 포함하는 파워 및 제어 영역(RPC)을 포함할 수 있다.
워드 라인 드라이버 영역(RWD), 감지 증폭기 영역(RSA), 디코더 영역(RRD) 및 파워 및 제어 영역(RPC)은 행 방향(X)으로 배치될 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 워드 라인 드라이버 영역(RWD) 및 감지 증폭기 영역(RSA)은 각각의 서브 주변 회로(SPC)의 행 방향(X)의 양쪽 단부들에 각각 배치될 수 있다.
디코더 영역(RRD)은 워드 라인 드라이버 영역(RWD) 및 감지 증폭기 영역(RSA) 사이에서 워드 라인 드라이버 영역(RWD)에 행 방향(X)으로 인접하도록 배치될 수 있다.
파워 및 제어 영역(RPC)은 워드 라인 드라이버 영역(RWD) 및 감지 증폭기 영역(RSA) 사이에서 감지 증폭기 영역(RSA)에 행 방향(X)으로 인접하도록 배치될 수 있다.
한편, 도 2에는 각각의 서브 주변 회로(SPC)의 행 방향(X)의 예시적인 사이즈들이 도시되어 있다. 예를 들어, 각각의 서브 주변 회로(SPC)의 행 방향(X)의 전체 사이즈는 약 147um이고, 감지 증폭기 영역(RSA)의 행 방향(X)의 사이즈는 약 74um이고, 워드 라인 드라이버 영역(RWD)의 행 방향(X)의 사이즈는 약 30um이고, 디코더 영역(RRD)의 행 방향(X)의 사이즈는 약 24um이고, 파워 및 제어 영역(RPC)의 행 방향(X)의 사이즈는 약 20um일 수 있다. 이와 같이, 감지 증폭기 영역(RSA)의 면적은 각각의 서브 주변 회로(SPC)의 면적의 절반에 해당할 수 있다. 본 발명의 실시예들이 도 2에 예시적으로 도시된 특정한 사이즈들에 한정되는 것은 아니다.
도 3 및 4는 본 발명의 실시예들에 따른 메모리 코어 회로에 포함되는 코어 제어 회로의 레이아웃의 실시예들을 나타내는 도면들이다.
도 3을 참조하면, 코어 제어 회로(CCC1)는 복수의 어레이 행들(AR1~AR4)에 배치되는 복수의 서브 주변 회로들(SPC11~SPC48)을 포함할 수 있다. 일 실시예에서, 코어 제어 회로(CCC1)는 행 방향(X)으로 인접하는 제1 서브 주변 회로 및 제2 서브 주변 회로에 대하여, 상기 제1 서브 주변 회로의 워드 라인 드라이버 영역(RWD) 및 상기 제2 서브 주변 회로의 감지 증폭기 영역(RSA)이 행 방향(X)으로 서로 인접하는 쉬프트 구조를 갖는다.
예를 들어, 제1 어레이 행(AR1)에서 서로 인접하는 2개의 서브 주변 회로들(SPC13, SPC14)에 대하여, 서브 주변 회로(SPC13)의 워드 라인 드라이버 영역(RWD) 및 서브 주변 회로(SPC14)의 감지 증폭기 영역(RSA)이 행 방향(X)으로 서로 인접할 수 있다. 마찬가지로 제2 어레이 행(AR2)에서 서로 인접하는 2개의 서브 주변 회로들(SPC25, SPC26)에 대하여, 서브 주변 회로(SPC26)의 워드 라인 드라이버 영역(RWD) 및 서브 주변 회로(SPC25)의 감지 증폭기 영역(RSA)이 행 방향(X)으로 서로 인접할 수 있다.
일 실시예에서, 열 방향(Y)으로 인접하는 제3 서브 주변 회로 및 제4 서브 주변 회로에 대하여, 상기 제3 서브 주변 회로에 포함되는 감지 증폭기 영역(RSA)과 상기 제4 서브 주변 회로에 포함되는 워드 라인 드라이버 영역(RWD)이 열 방향(Y)으로 서로 인접할 수 있다.
예를 들어, 열 방향(Y)으로 인접하는 2개의 서브 주변 회로들(SPC13, SPC23)에 대하여, 서브 주변 회로(SPC13)의 워드 라인 드라이버 영역(RWD) 및 서브 주변 회로(SPC23)의 감지 증폭기 영역(RSA)이 열 방향(X)으로 서로 인접할 수 있다. 마찬가지로 열 방향(Y)으로 인접하는 2개의 서브 주변 회로들(SPC25, SPC35)에 대하여, 서브 주변 회로(SPC35)의 워드 라인 드라이버 영역(RWD) 및 서브 주변 회로(SPC25)의 감지 증폭기 영역(RSA)이 열 방향(X)으로 서로 인접할 수 있다.
도 4를 참조하면, 코어 제어 회로(CCC2)는 복수의 어레이 행들(AR1~AR4)에 배치되는 복수의 서브 주변 회로들(SPC11~SPC48)을 포함할 수 있다. 일 실시예에서, 코어 제어 회로(CCC2)는 행 방향(X)으로 인접하는 제1 서브 주변 회로 및 제2 서브 주변 회로에 대하여, 상기 제1 서브 주변 회로 및 제2 서브 주변 회로에 각각 포함되는 2개의 워드 라인 드라이버 영역들(RWD)이 행 방향(X)으로 서로 인접하거나 상기 제1 서브 주변 회로 및 상기 제2 서브 주변 회로에 각각 포함되는 2개의 감지 증폭기 영역들(RSA)이 행 방향(X)으로 서로 인접하는 미러 구조를 가질 수 있다.
예를 들어, 행 방향(X)으로 인접하는 2개의 서브 주변 회로들(SPC14, SPC15)에 각각 포함되는 2개의 감지 증폭기 영역들(RSA)이 행 방향(X)으로 서로 인접할 수 있다. 반면에 행 방향(X)으로 인접하는 2개의 서브 주변 회로들(SPC24, SPC25)에 각각 포함되는 2개의 워드 라인 드라이버 영역들(RWD)이 행 방향(X)으로 서로 인접할 수 있다.
도 5는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 5를 참조하면, 메모리 장치(400)는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 행 어드레스 멀티플렉서(440), 열 어드레스 래치(450), 행 디코더(460), 열 디코더(470), 메모리 셀 어레이(RCA)(480), 코어 제어 회로(CCC)(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 카운터(445)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 행 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 행 디코더들(460a~460h)을 포함하고, 열 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 열 디코더들(470a~470h)을 포함하며, 코어 제어 회로(CCC)(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 코어 제어 회로들(485a~485h)을 포함할 수 있다. 본 발명의 실시예들에 따라서, 복수의 뱅크 어레이들(480a~480h) 및 복수의 뱅크 코어 제어 회로들(485a~485h)은 수직 방향으로 적층되는 CoP 구조를 가질 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 행 어드레스(ROW_ADDR) 및 열 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 행 어드레스(ROW_ADDR)를 행 어드레스 멀티플렉서(440)에 제공하며, 수신된 열 어드레스(COL_ADDR)를 열 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들은 뱅크 어드레스(BANK_ADDR)에 상응하는 선택 메모리 뱅크만을 활성화하기 위한 복수의 뱅크 인에이블 신호들(BEN)을 포함할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 행 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 행 디코더가 활성화되고, 복수의 뱅크 열 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 열 디코더가 활성화될 수 있다.
행 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 행 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 행 어드레스(REF_ADDR)를 수신할 수 있다. 행 어드레스 멀티플렉서(440)는 행 어드레스(ROW_ADDR) 또는 리프레쉬 행 어드레스(REF_ADDR)를 행 어드레스(RA)로서 선택적으로 출력할 수 있다. 행 어드레스 멀티플렉서(440)로부터 출력된 행 어드레스(RA)는 뱅크 행 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 행 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 행 디코더는 행 어드레스 멀티플렉서(440)로부터 출력된 행 어드레스(RA)를 디코딩하여 상기 행 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 행 디코더는 행 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
열 어드레스 래치(450)는 어드레스 레지스터(420)로부터 열 어드레스(COL_ADDR)를 수신하고, 수신된 열 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 열 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 열 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 열 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 열 어드레스(COL_ADDR)를 뱅크 열 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 열 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 열 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 열 어드레스(COL_ADDR)에 상응하는 감지 증폭기를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 감지 증폭기에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
예를 들어, 코맨드 디코더(411)는 기입 인에이블 신호, 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 코맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 코어 회로를 설명하기 위한 개략적인 레이아웃 도면이다. 도 7은 도 6의 A-A를 따라 절단한 단면이고, 도 8은 도 6의 B-B를 따라 절단한 단면이다.
도 6 내지 8을 참조하면, 몇몇 실시예에 따른 메모리 코어 회로(MCC)는 제1 기판(100), 도전 라인(120), 제1 층간 절연막(112), 게이트 전극들(150A, 150B), 게이트 절연층(140), 채널층(130), 제2 층간 절연막(114), 랜딩 패드들(160A, 160B) 및 커패시터 구조체들(170A, 170B)을 포함한다.
제1 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다.
도전 라인(120)은 제1 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 기판(100) 상에 하부 절연막(110)이 형성될 수 있고, 도전 라인(120)은 하부 절연막(110) 상에 배치될 수 있다. 도전 라인(120)은 열 방향(Y)으로 길게 연장될 수 있다. 복수의 도전 라인(120)들은 각각 열 방향(Y)으로 연장되며, 열 방향(Y)과 교차하는 행 방향(X)에서 등간격으로 이격될 수 있다. 하부 절연막(110)은 도전 라인(120)들 사이의 공간을 채우도록 형성될 수 있다. 몇몇 실시예에서, 하부 절연막(110)의 상면은 도전 라인(120)들의 상면과 동일 레벨에 배치될 수 있다. 도전 라인(120)은 몇몇 실시예에 따른 반도체 메모리 장치의 비트 라인(bit line)으로 기능할 수 있다.
도전 라인(120)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전 라인(120)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx　또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또는, 도전 라인(120)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 도전 라인(120)은 상술한 도전 물질들의 단일층 또는 다중층을 포함할 수 있다.
제1 층간 절연막(112)은 제1 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(112)은 행 방향(X)으로 길게 연장되어 도전 라인(120)을 가로지르는 셀 트렌치(112t)를 포함할 수 있다. 복수의 셀 트렌치(112t)들은 각각 행 방향(X)으로 연장되며, 열 방향(Y)에서 등간격으로 이격될 수 있다. 이로 인해, 제1 층간 절연막(112)은 각각 행 방향(X)으로 연장되며 셀 트렌치(112t)에 의해 서로 이격되는 핀 형태의 절연 패턴들을 형성할 수 있다.
몇몇 실시예에서, 제1 층간 절연막(112)은 하부 절연막(110)의 상면 상에 배치되어 도전 라인(120)을 덮을 수 있다. 몇몇 실시예에서, 셀 트렌치(112t)의 하면은 도전 라인(120)의 상면으로부터 이격될 수 있다.
몇몇 실시예에서, 셀 트렌치(112t)의 폭은 제1 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 여기서, 셀 트렌치(112t)의 폭이란, 열 방향(Y)에서의 폭을 의미한다. 이는, 셀 트렌치(112t)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제1 층간 절연막(112)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극들(150A, 150B)은 셀 트렌치(112t) 내에 형성될 수 있다. 예를 들어, 게이트 전극들(150A, 150B)은 셀 트렌치(112t)의 하면 및 측면을 따라 연장될 수 있다. 또한, 게이트 전극들(150A, 150B)은 각각 행 방향(X)으로 길게 연장되어 도전 라인(120)을 가로지를 수 있다.
몇몇 실시예에서, 게이트 전극들(150A, 150B)은 열 방향(Y)에서 서로 이격되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함할 수 있다. 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)은 셀 트렌치(112t) 내에서 서로 대향될 수 있다. 예를 들어, 제1 게이트 전극(150A)은 셀 트렌치(112t)의 하면 및 제1 측면을 따라 연장될 수 있고, 제2 게이트 전극(150B)은 셀 트렌치(112t)의 하면 및 상기 제1 측면과 대향되는 제2 측면을 따라 연장될 수 있다. 일례로, 행 방향(X)과 교차하는 단면에서(예컨대, 도 7에서), 게이트 전극들(150A, 150B)은 각각 "L"자 형태일 수 있다. 제1 게이트 전극(150A)은 몇몇 실시예에 따른 반도체 메모리 장치의 제1 워드 라인(first word line)으로 기능할 수 있고, 제2 게이트 전극(150B)은 몇몇 실시예에 따른 반도체 메모리 장치의 제2 워드 라인(second word line)으로 기능할 수 있다.
몇몇 실시예에서, 제1 층간 절연막(112) 및 게이트 전극들(150A, 150B) 내에 분리 트렌치(150t)가 형성될 수 있다. 분리 트렌치(150t)는 행 방향(X)으로 연장되어 제1 게이트 전극(150A)과 제2 게이트 전극(150B)을 분리할 수 있다. 또한, 분리 트렌치(150t)는 도전 라인(120)의 일부를 노출시킬 수 있다. 예를 들어, 분리 트렌치(150t)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다.
게이트 전극들(150A, 150B)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극들(150A, 150B)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx　또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)은 각각 제1 도전 패턴(152) 및 제1 배리어 도전막(154)을 포함할 수 있다. 제1 도전 패턴(152) 및 제1 배리어 도전막(154)은 셀 트렌치(112t) 내에 차례로 적층될 수 있다. 예를 들어, 제1 도전 패턴(152)은 셀 트렌치(112t)의 하면 및 측면을 따라 컨포멀하게 연장될 수 있다. 제1 배리어 도전막(154)은 제1 도전 패턴(152)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 배리어 도전막(154)은 제1 도전 패턴(152)과 후술되는 게이트 절연층(140) 사이에 개재될 수 있다.
제1 배리어 도전막(154)은 제1 도전 패턴(152)에 포함된 원소의 확산을 방지할 수 있다. 일례로, 제1 도전 패턴(152)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있고, 제1 배리어 도전막(154)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta) 및 탄탈럼 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
게이트 절연층(140)은 게이트 전극들(150A, 150B) 상에 적층될 수 있다. 예를 들어, 게이트 절연층(140)은 게이트 전극들(150A, 150B)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 게이트 절연층(140)은 게이트 전극들(150A, 150B)과 후술되는 채널층(130) 사이에 개재될 수 있다. 몇몇 실시예에서, 게이트 절연층(140)은 제1 층간 절연막(112)의 상면을 따라 더 연장될 수 있다. 몇몇 실시예에서, 게이트 절연층(140)은 분리 트렌치(150t)의 측면을 따라 더 연장될 수 있다.
몇몇 실시예에서, 게이트 절연층(140)은 도전 라인(120)의 일부를 노출시킬 수 있다. 예를 들어, 게이트 절연층(140)은 분리 트렌치(150t) 내의 컨택 트렌치(140t)를 포함할 수 있다. 컨택 트렌치(140t)의 하면은 도전 라인(120)의 상면의 일부를 노출시킬 수 있다. 도 6에서, 컨택 트렌치(140t)는 사각형인 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 컨택 트렌치(140t)는 원형 또는 다른 다각형일 수도 있다. 또한, 도 6에서, 1개의 컨택 트렌치(140t)는 1개의 도전 라인(120)을 노출시키는 것만이 도시되었으나 이 또한 예시적인 것일 뿐이다. 다른 예로, 1개의 컨택 트렌치(140t)는 행 방향(X)으로 길게 연장되어 복수의 도전 라인(120)들을 노출시킬 수도 있다.
게이트 절연층(140)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프튬 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 게이트 절연층(140)은 몇몇 실시예에 따른 반도체 메모리 장치를 강유전체 메모리 소자(ferroelectric RAM, FeRAM)로 제공할 수 있다.
예시적으로, 게이트 절연층(140)은 티탄산 바륨(BaTiO3), 티탄산 지르콘산 연(PbZrTiO3, PZT), 탄탈산 스트론튬 비스무스(STB; SrBi2Ta2O9), 비스무스 철 산화물(BiFeO3, BFO), 하프늄 산화물(HfO2) 등의 강유전체를 포함할 수 있다.
채널층(130)은 게이트 절연층(140) 상에 적층될 수 있다. 채널층(130)은 셀 트렌치(112t)의 적어도 일부를 채울 수 있다. 예를 들어, 채널층(130)은 게이트 전극들(150A, 150B) 및 게이트 절연층(140)의 프로파일을 따라 연장될 수 있다. 이에 따라, 게이트 전극들(150A, 150B) 및 게이트 절연층(140)은 각각 제1 층간 절연막(112)과 채널층(130) 사이에 개재될 수 있다.
채널층(130)은 도전 라인(120)과 접속될 수 있다. 몇몇 실시예에서, 채널층(130)은 분리 트렌치(150t) 및 컨택 트렌치(140t)를 통해 도전 라인(120)의 상면과 접속될 수 있다. 도 6에 도시된 것처럼, 복수의 채널층(130)들은 열 방향(Y) 및 행 방향(X)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)은 수직 방향(예컨대, 열 방향(Y) 및 행 방향(X)과 교차하는 수직 방향(Z))을 따라 배열되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함할 수 있다. 예를 들어, 채널층(130)의 하부는 제1 소스/드레인 영역으로 기능할 수 있고, 채널층(130)의 상부는 제2 소스/드레인 영역으로 기능할 수 있고, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이의 채널층(130)의 일부는 채널 영역으로 기능할 수 있다.
채널층(130)은 반도체 물질을 포함할 수 있다. 일례로, 채널층(130)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 반도체 메모리 장치의 누설 전류(leakage current)를 감소시킬 수 있다. 상기 산화물 반도체 물질은 예를 들어, IGZO(indium gallium zinc oxide, InxGayZnzO,), IGSO(indium gallium silicon oxide, InxGaySizO), ITZO(indium tin zinc oxide, InxSnyZnzO), IZO(indium zinc oxide, InxZnyO), ZnO(zinc oxide, ZnxO), ZTO(zinc tin oxide, ZnxSnyO), ZnON(zinc oxynitride, ZnxOyN), ZZTO(zirconium zinc tin oxide, ZrxZnySnzO), SnO(tin oxide, SnxO), HIZO(hafnium indium zinc oxide, HfxInyZnzO), GZTO(gallium zinc tin oxide, GaxZnySnzO), AZTO(aluminium zinc tin oxide, AlxZnySnzO), YGZO(ytterbium gallium zinc oxide, YbxGayZnzO), IGO(indium gallium oxide, InxGayO) 또는 이들의 조합을 포함할 수 있다.
다른 예로, 채널층(130)은 원소 반도체 물질인 실리콘(Si), 게르마늄(Ge) 또는 이들에 도핑된 물질을 포함할 수 있다. 또는, 채널층(130)은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
다른 예로, 채널층(130)은 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube), 전이 금속 디칼코게나이드(transition metal dichalcogenide, TMD) 또는 이들의 조합을 포함할 수 있다. 상기 전이 금속 디칼코게나이드(TMD)는 예를 들어, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 금속 원소와 S, Se, Te 중 하나의 칼코겐 원소를 포함할 수 있다.
채널층(130)은 상술한 반도체 물질들의 단일층 또는 다중층을 포함할 수 있다. 바람직하게는, 채널층(130)은 IGZO를 포함할 수 있다.
몇몇 실시예에서, 채널층(130)은 실리콘(Si)의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(130)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 바람직하게는, 채널층(130)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 수 있다. 채널층(130)은 예를 들어, 다결정질 또는 비정질일 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널층(130)은 관통부(132), 제1 연장부(134A) 및 제2 연장부(134B)를 포함할 수 있다. 관통부(132)는 제1 게이트 전극(150A)과 제2 게이트 전극(150B) 사이에 개재될 수 있다. 관통부(132)는 제1 층간 절연막(112)을 관통하여 도전 라인(120)과 접속될 수 있다. 예를 들어, 관통부(132)는 컨택 트렌치(140t)를 채울 수 있다. 제1 연장부(134A)는 관통부(132)로부터 제1 게이트 전극(150A)의 측면을 따라 연장될 수 있다. 제2 연장부(134B)는 관통부(132)로부터 제2 게이트 전극(150B)의 측면을 따라 연장될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 연장부(134A)는 제1 게이트 전극(150A)을 포함하는 트랜지스터의 채널 영역으로 기능할 수 있고, 제2 연장부(134B)는 제2 게이트 전극(150B)을 포함하는 트랜지스터의 채널 영역으로 기능할 수 있다. 이를 통해, 1개의 채널층(130) 당 2개의 트랜지스터 구조가 구현될 수 있다.
몇몇 실시예에서, 제1 연장부(134A)와 제2 연장부(134B)는 셀 트렌치(112t) 내에서 서로 대향될 수 있다. 일례로, 행 방향(X)과 교차하는 단면에서(예컨대, 도 7에서), 제1 연장부(134A) 및 제2 연장부(134B)는 "U"자 형태일 수 있다.
몇몇 실시예에서, 제1 연장부(134A)의 일부 및 제2 연장부(134B)의 일부는 제1 층간 절연막(112)의 상면 상에 배치될 수 있다. 예를 들어, 제1 연장부(134A)는 제1 게이트 전극(150A)의 상면을 따라 더 연장될 수 있고, 제2 연장부(134B)는 제2 게이트 전극(150B)의 상면을 따라 더 연장될 수 있다.
제2 층간 절연막(114)은 채널층(130) 상에 형성될 수 있다. 예를 들어, 제2 층간 절연막(114)은 게이트 절연층(140) 상에 형성될 수 있다. 제2 층간 절연막(114)은 서로 이격되어 행렬(matrix) 형태로 배열되는 복수의 채널층(130)들을 분리할 수 있다. 몇몇 실시예에서, 제2 층간 절연막(114)의 상면은 채널층(130)의 상면과 동일 레벨에 배치될 수 있다. 즉, 제2 층간 절연막(114)은 채널층(130)의 측면을 덮을 수 있다. 몇몇 실시예에서, 제2 층간 절연막(114)은 제1 연장부(134A)와 제2 연장부(134B) 사이에 개재될 수 있다. 예를 들어, 제2 층간 절연막(114)은 채널층(130) 상에 형성되어 셀 트렌치(112t)를 채울 수 있다.
제2 층간 절연막(114)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수(dielectric constant)가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드들(160A, 160B)은 제1 층간 절연막(112) 및 제2 층간 절연막(114) 상에 형성될 수 있다. 랜딩 패드들(160A, 160B)은 각각 채널층(130)과 접속될 수 있다. 예를 들어, 제1 층간 절연막(112) 및 제2 층간 절연막(114) 상에 제3 층간 절연막(116)이 형성될 수 있다. 랜딩 패드들(160A, 160B)은 각각 제3 층간 절연막(116) 내에 형성되어 채널층(130)의 상부와 접속될 수 있다.
몇몇 실시예에서, 랜딩 패드들(160A, 160B)은 각각 채널층(130)의 적어도 일부와 수직 방향(Z)에서 중첩되도록 배치될 수 있다. 복수의 랜딩 패드들(160A, 160B)은 열 방향(Y) 및 행 방향(X)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 채널층(130)과 접속되기만 한다면 랜딩 패드들(160A, 160B)의 배치는 제한되지 않는다. 다른 예로, 복수의 랜딩 패드들(160A, 160B)은 벌집(honeycomb) 형태로 배열될 수도 있다.
몇몇 실시예에서, 랜딩 패드들(160A, 160B)은 열 방향(Y)에서 서로 이격되는 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)를 포함할 수 있다. 제1 랜딩 패드(160A)는 제1 게이트 전극(150A)에 인접하는 채널층(130)의 일단과 접촉할 수 있고, 제2 랜딩 패드(160B)는 제2 게이트 전극(150B)에 인접하는 채널층(130)의 타단과 접촉할 수 있다. 예를 들어, 제1 랜딩 패드(160A)는 제1 연장부(134A)와 접촉할 수 있고, 제2 랜딩 패드(160B)는 제2 연장부(134B)와 접촉할 수 있다.
몇몇 실시예에서, 제1 랜딩 패드(160A)는 제1 게이트 전극(150A)의 상면을 따라 연장되는 제1 연장부(134A)의 상면과 접촉할 수 있고, 제2 랜딩 패드(160B)는 제2 게이트 전극(150B)의 상면을 따라 연장되는 제2 연장부(134B)의 상면과 접촉할 수 있다.
제1 랜딩 패드(160A)는 수직 방향(Z)에서 제1 게이트 전극(150A)과 중첩되고, 제2 랜딩 패드(160B)는 수직 방향(Z)에서 제2 게이트 전극(150B)과 중첩되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)가 각각 채널층(130)과 접속되기만 한다면, 제1 랜딩 패드(160A) 및 제2 랜딩 패드(160B)의 배치는 다양할 수 있음은 물론이다.
랜딩 패드들(160A, 160B)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 랜딩 패드들(160A, 160B)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx　또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체들(170A, 170B)은 랜딩 패드들(160A, 160B) 상에 형성될 수 있다. 커패시터 구조체들(170A, 170B)은 랜딩 패드들(160A, 160B)에 대응되도록 배열될 수 있다. 랜딩 패드들(160A, 160B)은 채널층(130)과 커패시터 구조체들(170A, 170B)을 전기적으로 연결할 수 있다. 커패시터 구조체들(170A, 170B)은 각각 하부 전극(173A, 173B), 커패시터 유전층(175) 및 상부 전극(178)을 포함할 수 있다.
몇몇 실시예에서, 커패시터 구조체들(170A, 170B)은 몇몇 실시예에 따른 반도체 메모리 장치를 동적 메모리 소자(dynamic RAM, DRAM)로 제공할 수 있다. 예를 들어, 커패시터 구조체들(170A, 170B)은 하부 전극(173A, 173B)과 상부 전극(178) 사이에 발생되는 전위차를 이용하여 커패시터 유전층(175) 내에 데이터(전하)를 저장할 수 있다.
하부 전극(173A, 173B)은 랜딩 패드들(160A, 160B)과 전기적으로 연결될 수 있다. 하부 전극(173A, 173B)은 각각 수직 방향(Z)으로 연장되는 기둥(pillar) 형태일 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 하부 전극(173A, 173B)은 랜딩 패드들(160A, 160B)과 수직 방향(Z)에서 중첩되도록 배치될 수 있다. 예를 들어, 복수의 하부 전극(173A, 173B)은 열 방향(Y) 및 행 방향(X)에서 서로 이격되어 행렬(matrix) 형태로 배열될 수 있다.
몇몇 실시예에서, 하부 전극(173A, 173B)은 열 방향(Y)에서 서로 이격되는 제1 하부 전극(172A) 및 제2 하부 전극(172B)을 포함할 수 있다. 제1 하부 전극(172A)은 제1 랜딩 패드(160A)의 상면과 접촉할 수 있고, 제2 하부 전극(172B)은 제2 랜딩 패드(160B)의 상면과 접촉할 수 있다. 이에 따라, 커패시터 구조체들(170A, 170B)은 제1 방향(X)을 따라 배열되는 제1 커패시터 구조체(170A) 및 제2 커패시터 구조체(170B)를 포함할 수 있다.
커패시터 유전층(175)은 하부 전극(173A, 173B)과 상부 전극(178) 사이에 개재될 수 있다. 일례로, 커패시터 유전층(175)은 하부 전극(173A, 173B)의 외주면 및 제3 층간 절연막(116)의 상면을 따라 컨포멀하게 연장될 수 있다. 상부 전극(178)은 커패시터 유전층(175)의 상면 상에 형성될 수 있다.
몇몇 실시예에서, 상부 전극(178)은 수직 방향(Z)과 교차하는 평면을 따라 연장되는 판(plate)형의 구조물일 수 있다. 일례로, 커패시터 유전층(175) 상에, 하부 전극(173A, 173B) 사이의 공간을 채우는 제4 층간 절연막(118)이 형성될 수 있다. 상부 전극(178)은 제4 층간 절연막(118)의 상면을 따라 연장될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제4 층간 절연막(118)은 생략될 수도 있다. 다른 예로, 상부 전극(178)은 커패시터 유전층(175) 상에 형성되어 하부 전극(173A, 173B) 사이의 공간을 채울 수도 있다.
하부 전극(173A, 173B) 및 상부 전극(178)은 각각 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 하부 전극(173A, 173B) 및 상부 전극(178)은 각각 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx　또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 유전층(175)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프튬 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 하부 전극(172A) 및 제2 하부 전극(172B)은 각각 제2 도전 패턴(171) 및 제2 배리어 도전막(172)을 포함할 수 있다. 제2 도전 패턴(171) 및 제2 배리어 도전막(172)은 랜딩 패드들(160A, 160B) 상에 차례로 적층될 수 있다. 예를 들어, 제2 도전 패턴(171)은 랜딩 패드들(160A, 160B) 상에 수직 방향(Z)으로 연장되는 기둥 형태일 수 있다. 제2 배리어 도전막(172)은 제2 도전 패턴(171)의 측면 및 상면을 따라 컨포멀하게 연장될 수 있다. 제2 배리어 도전막(172)은 제2 도전 패턴(171)과 후술되는 커패시터 유전층(175) 사이에 개재될 수 있다.
제2 배리어 도전막(172)은 제2 도전 패턴(171)에 포함된 원소의 확산을 방지할 수 있다. 일례로, 제2 도전 패턴(171)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있고, 제2 배리어 도전막(172)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta) 및 탄탈럼 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 상부 전극(178)은 제3 배리어 도전막(177) 및 제3 도전 패턴(176)을 포함할 수 있다. 제3 배리어 도전막(177) 및 제3 도전 패턴(176)은 커패시터 유전층(175) 상에 차례로 적층될 수 있다. 예를 들어, 제3 배리어 도전막(177)은 커패시터 유전층(175)을 따라 컨포멀하게 연장될 수 있다. 몇몇 실시예에서, 제3 배리어 도전막(177)은 커패시터 유전층(175)과 제4 층간 절연막(118) 사이에 개재될 수 있다. 제3 도전 패턴(176)은 수직 방향(Z)과 교차하는 평면을 따라 연장되는 판형의 구조물일 수 있다. 제3 도전 패턴(176)은 제3 배리어 도전막(177)의 최상면을 따라 연장될 수 있다. 몇몇 실시예에서, 제3 도전 패턴(176)은 제4 층간 절연막(118)의 상면을 따라 연장될 수 잇다. 예를 들어, 제4 층간 절연막(118)의 상면은 제3 배리어 도전막(177)의 최상면과 동일 레벨에 배치될 수 있다.
제3 배리어 도전막(177)은 제3 도전 패턴(176)에 포함된 원소의 확산을 방지할 수 있다. 일례로, 제3 도전 패턴(176)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나를 포함할 수 있고, 제3 배리어 도전막(177)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta) 및 탄탈럼 질화물(TaN) 중 적어도 하나를 포함할 수 있다.
반도체 메모리 장치의 집적도를 향상시키기 위해, 채널이 수직 방향(Z)으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다. 이러한 반도체 메모리 장치를 구현하기 위해, 수직 방향으로 연장되는 채널층의 측면 상에 게이트 절연층 및 게이트 전극이 적층될 수 있다. 그러나, 이러한 경우에, 게이트 절연층 및 게이트 전극을 형성하는 공정(예컨대, 열 공정 등)에서 채널층이 손상되거나 그 특성이 열화될 수 있고, 이는 반도체 메모리 장치의 성능 및 신뢰성을 저하시키는 원인이 된다.
몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)은 게이트 전극들(150A, 150B) 및 게이트 절연층(140) 상에 적층되어 형성될 수 있다. 따라서, 성능 및 신뢰성이 향상된 반도체 메모리 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 메모리 장치는 1개의 채널층(130) 당 2개의 트랜지스터 구조를 가질 수 있다. 예를 들어, 상술한 것처럼, 게이트 전극들(150A, 150B)은 셀 트렌치(112t) 내에서 서로 이격되는 제1 게이트 전극(150A) 및 제2 게이트 전극(150B)을 포함할 수 있다. 이에 따라, 집적도가 더욱 향상된 반도체 메모리 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 메모리 장치에서, 채널층(130)의 일부는 제1 층간 절연막(112)의 상면 상에 배치될 수 있다. 예를 들어, 상술한 것처럼, 제1 연장부(134A)는 제1 게이트 전극(150A)의 상면을 따라 더 연장될 수 있고, 제2 연장부(134B)는 제2 게이트 전극(150B)의 상면을 따라 더 연장될 수 있다. 이러한 경우에, 랜딩 패드들(160A, 160B)과 게이트 전극들(150A, 150B) 간의 거리는 채널층(130)의 두께로 조절될 수 있다. 따라서, 랜딩 패드들(160A, 160B)과 게이트 전극들(150A, 150B) 간의 거리 조절이 용이한 몇몇 실시예에 따른 반도체 메모리 장치가 제공될 수 있다.
주변 회로 소자(PT) 및 배선간 절연막(210)은 제1 기판(100) 상에 형성될 수 있다. 주변 회로 소자(PT)는 제어 소자들 및 더미 소자들을 포함하여, 제1 기판(100) 상에 형성된 반도체 메모리 소자들의 기능을 제어할 수 있다. 배선간 절연막(210)은 주변 회로 소자(PT)를 덮을 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 제1 기판(100)의 상면 상에 차례로 형성되는 제4 도전 패턴(220) 및 제5 도전 패턴(230)을 포함할 수 있다. 제4 도전 패턴(220) 및 제5 도전 패턴(230)은 반도체 메모리 소자들의 기능을 제어하기 위한 다양한 회로 소자들을 구성할 수 있다. 주변 회로 소자(PT)는 예를 들어, 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 주변 회로 소자(PT) 및 배선간 절연막(210)은 제1 층간 절연막(112) 아래에 배치될 수 있다. 예를 들어, 하부 절연막(110)은 배선간 절연막(210)의 상면 상에 적층될 수 있다. 제1 층간 절연막(112)은 하부 절연막(110)의 상면 상에 적층될 수 있다. 즉, 몇몇 실시예에 따른 반도체 메모리 장치는 CoP(cell on periphery) 구조를 가질 수 있다.
몇몇 실시예에서, 주변 회로 소자(PT)는 도전 라인(120)과 접속될 수 있다. 예를 들어, 배선간 절연막(210) 내에 주변 회로 소자(PT)와 접속되는 배선 패턴(240)이 형성될 수 있다. 또한, 하부 절연막(110)을 관통하여 도전 라인(120)과 배선 패턴(240)을 연결하는 접속 비아(250)가 형성될 수 있다. 이에 따라, 도전 라인(120)은 주변 회로 소자(PT)에 의해 전기적으로 제어될 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 코어 회로의 개략적인 구성을 나타내는 도면이다.
도 9를 참조하면, 메모리 코어 회로(MCC)에는 서브 셀 어레이들(SCA), 감지 증폭기 영역들(BLSAB), 워드 라인 드라이버 영역들(RWD) 및 파워 및 제어 영역들(RPC))이 배치될 수 있다. 도 9에는 전술한 디코더 영역(RRD)은 도시가 생략되어 있다.
서브 셀 어레이들(SCA)은 행 방향(X)으로 연장되는 복수의 워드 라인들(WL0~WL7) 및 열 방향(Y)으로 연장되는 복수의 비트 라인들(BT0~BT3)을 포함하고, 워드 라인들(WL0~WL7) 및 비트 라인들(BT0~BT3)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
워드 라인 드라이버 영역들(RWD)은 복수의 워드 라인들(WL0~WL3)을 각각 구동하기 위한 복수의 서브 워드 라인 드라이버들(SWD)을 포함한다.
감지 증폭기 영역들(RSA)은 서브 셀 어레이들(SCA)의 비트 라인들(BT0~BT3)과 오픈 비트 라인 구조로 연결되는 비트 라인 감지 증폭기들(BLSA) 및 로컬 감지 증폭기 회로(LSA circuit)(570)을 포함한다. 비트 라인 감지 증폭기(BLSA)는 비트 라인들(BT0~BT3)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO1, LIOB1)에 제공할 수 있다.
파워 및 제어 영역(RPC)에는 각각의 서브 주변 회로에 파워를 공급하는 파워 회로 및 각각의 서브 주변 회로의 동작을 제어하는 제어 회로가 배치된다. 도 9에는 파워 및 제어 영역(RPC)에 포함될 수 있는 전압 드라이버들(VG)이 도시되어 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 10은 도 9의 메모리 코어 회로에 포함되는 비트 라인 감지 증폭기의 일 실시예를 나타내는 도면이다.
반도체 메모리 장치는 로우 어드레스에 의해서 선택된 워드 라인(WL)이 활성화되면 그 워드 라인(WL)에 연결된 다수개의 메모리 셀(MC)의 데이터가 비트 라인 쌍(BL, /BL)으로 전달되고, 복수개의 비트 라인 감지 증폭기들(BLSA)는 P 센싱 신호(PSE)와 N 센싱 신호(NSE)에 응답하여 턴 온 되는 전압 스위치들 (MP, MN)이 센스 앰프 전원라인(LA)과 센스 앰프 접지라인(LAB)로 각각 외부 증폭기 전압(VINTA)과 접지전압(VSS)을 공급하면 활성화되어 비트 라인 쌍(BL, /BL)의 전압 차이를 감지 및 증폭하게 된다. 이때 많은 수의 비트 라인 감지 증폭기들(BLSA)이 한꺼번에 동작하므로 외부 증폭기 전압(VINTA)이 전압 레벨이 낮은 기존의 내부 어레이 전원전압인 경우에 짧은 시간에 많은 셀의 데이터를 증폭하기는 어렵다. 즉, 비트 라인 센싱 속도가 떨어지므로 고속으로 동작 할 수가 없다.
또한 반도체 메모리 장치는 고집적화를 실현하기 위하여 비트 라인 감지 증폭기들(BLSA)의 MOS 트랜지스터의 크기를 줄이고 있다. 비트 라인 감지 증폭기들(BLSA)의 MOS 트랜지스터의 크기를 줄이는 경우에 전류구동능력이 낮아서 NMOS 트랜지스터(SN1, SN2)보다 상대적으로 크게 형성되는 PMOS 트랜지스터(SP1, SP2)의 크기를 줄이는 것이 효율적이다. 그러나 PMOS 트랜지스터(SP1, SP2)의 크기가 줄어들면 비트 라인 감지 증폭기들(BLSA)이 하이 레벨의 데이터를 증폭하기 어렵게 되는 문제가 있다.
상기한 문제점들을 해결하기 위해, 도 17 및 18을 참조하여 후술하는 바와 같이, 외부 증폭기 전압(VINTA)을 공급하는 전압 드라이버들을 효율적으로 배치할 수 있다.
도 11은 도 9의 메모리 코어 회로에 포함되는 로컬 감지 증폭기 회로의 일 실시예를 나타내는 도면이다.
도 11을 참조하면, 로컬 감지 증폭기 회로(570)는 로컬 감지 증폭기(575)및 로컬 입출력 라인 제어기(580)을 포함할 수 있다.
로컬 감지 증폭기(575)는 로컬 감지 인에이블 신호(PLSAEN)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하여 글로벌 입출력 라인쌍(GIO1, GIOB1)을 구동한다.
로컬 입출력 라인 제어기(580)는 제1 내지 제4 엔모스 트랜지스터들(781, 782, 783, 784)을 포함하고, 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN), 제1 연결 제어 신호(PMUXON1) 및 제2 연결 제어 신호(PMUXON2)는 각각 로우 레벨이면, 로컬 감지 증폭기(575)는 비활성화되고, 로컬 입출력 라인 제어기(580)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단한다.
예를 들어, 로컬 감지 인에이블 신호(PLSAEN), 제1 연결 제어 신호(PMUXON2) 및 제2 연결 제어 신호(PMUXON2)는 각각 하이 레벨이면, 로컬 감지 증폭기(575)는 활성화되고, 로컬 입출력 라인 제어기(580)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공한다.
도 12는 도 9의 메모리 코어 회로에 포함되는 서브 워드 라인 드라이버의 일 실시예를 나타내는 도면이다.
도 12에는 하나의 메인 워드 라인(NWE) 및 복수의 워드 라인들(WL1~WL4)이 서브 워드 라인 드라이버들(SWD1~SWD4)을 통하여 연결되는 일 예가 도시되어 있다. PXID1~PXID4 및 PXIB1~PXIB4 신호들은 어드레스의 디코딩에 의해 발생되는 신호들이다. PXID1~PXID4 신호들의 전압 레벨이 선택 워드 라인 전압에 해당한다. PXID1~PXID4 신호들은 전술한 디코더 영역(RRD)에 포함하는 행 디코딩 회로에 의해 생성될 수 있다. 상기 행 디코딩 회로는 행 어드레스의 일부 또는 전부를 디코딩하여 PXID1~PXID4 신호들을 생성할 수 있다.
도 13 및 14는 본 발명의 실시예들에 따른 메모리 코어 회로의 워드 라인 구동의 실시예들을 나타내는 도면들이다.
도 13 및 14에는 도시 및 설명의 편의상 열 방향(Y)으로 인접하는 2개의 워드 라인들, 즉 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)만이 도시되어 있다. 각각의 어레이 행에는 많은 수의 워드 라인들이 열 방향(Y)으로 반복적으로 배치될 수 있다.
도 13에는 도 3을 참조하여 설명한 바와 같은 쉬프트 구조를 갖는 코어 제어 회로(CCC1)가 도시되어 있다. 이하, 도 3과 중복되는 설명을 생략한다.
도 13을 참조하면, 복수의 워드 라인들의 각각의 워드 라인은 동일한 어레이 행에 배치되는 모든 서브 주변 회로들에 각각 포함되는 워드 라인 드라이버 영역들(RWD)과 연결될 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)의 각각은 동일한 어레이 행에 배치되는 8개의 서브 주변 회로들(SPC11~SPC18)에 각각 포함되는 8개의 워드 라인 드라이버 영역들(RWD)과 연결될 수 있다.
도 14에는 도 4를 참조하여 설명한 바와 같은 미러 구조를 갖는 코어 제어 회로(CCC1)가 도시되어 있다. 이하, 도 4와 중복되는 설명을 생략한다.
도 14를 참조하면, 제1 워드 라인(WL1)은 동일한 어레이 행의 서브 주변 회로들 중 홀수 번째 서브 주변 회로들에 각각 포함되는 워드 라인 드라이버 영역들과 연결되고, 제1 워드 라인(WL1)과 열 방향(Y)으로 인접하는 제2 워드 라인(WL2)은 상기 동일한 어레이 행의 상기 서브 주변 회로들 중 짝수 번째 서브 주변 회로들에 각각 포함되는 워드 라인 드라이버 영역들과 연결될 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 제1 워드 라인(WL1)은 동일한 어레이 행의 8개의 서브 주변 회로들(SPC11~SPC14) 중 4개의 홀수 번째 서브 주변 회로들(SPC11, SPC13, SPC15, SPC17)에 각각 포함되는 워드 라인 드라이버 영역들(RWD)과 연결되고, 제2 워드 라인(WL2)은 4개의 짝수 번째 서브 주변 회로들(SPC12, SPC14, SPC16, SPC18)에 각각 포함되는 워드 라인 드라이버 영역들(RWD)과 연결될 수 있다.
도 13 및 14를 참조하여 설명한 바와 같이, 각각의 워드 라인을 구동하기 위한 서브 워드 라인 드라이버들을 행 방향(X)으로 균일하게 배치함으로써 워드 라인의 따른 전압 강하의 편차를 감소할 수 있다.
도 13 및 14에서는 도시의 편의상 워드 라인과 워드 라인 드라이버 영역의 연결을 점(dot)으로 표시하였다. 워드 라인과 워드 라인 드라이버의 연결은 다양한 라우팅 방법으로 구현될 수 있다. 일 실시예에서, 도 16을 참조하여 후술하는 바와 같이 워드 라인은 서브 주변 회로들 사이의 경계 영역에 형성되는 수직 컨택을 통하여 연결될 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 코어 회로의 감지 증폭기 영역과 파워 및 제어 영역의 레이아웃의 일 실시예를 나타내는 도면이다.
도 15를 참조하면, 서브 주변 회로들(SPC1, SCP2)에 포함되는 각각의 감지 증폭기 영역(RSA1, RSA2)은, 동일한 개수의 비트 라인 감지 증폭기들을 각각 포함하고 열 방향(Y)으로 배치되는 복수의 증폭기 블록들(10)을 포함할 수 있다. 예를 들어, 각각의 서브 주변 회로(SPC1, SPC2)의 상부에 배치되는 비트 라인들의 개수가 512개인 경우, 각각의 감지 증폭기 영역(RSA1, RSA2)은 열 방향(Y)으로 배치되는 8개의 증폭기 블록들(10)을 포함하고, 각각의 증폭기 블록(10)은 64개의 비트 라인 감지 증폭기들을 포함할 수 있다.
일 실시예에서, 각각의 감지 증폭기 영역(RSA1, RSA2)은 도 11을 참조하여 전술한 바와 같은 로컬 입출력 라인 및 글로벌 입출력 라인의 연결을 제어하는 로컬 감지 증폭기 회로들(11)을 더 포함할 수 있다. 도 15에 도시된 바와 같이, 로컬 감지 증폭기 회로들(11)은 복수의 증폭기 블록들(10) 중 열 방향(Y)으로 인접하는 2개의 증폭기 블록들(10) 사이에 배치될 수 있다.
각각의 파워 및 제어 영역(RPC1, RPC2)에는 도 10을 참조하여 설명한 바와 같은 P 센싱 신호(PSE) 등의 제어 신호를 생성하는 회로(12) 및 상기 제어 신호를 분배하기 위한 리피터들(14)이 포함될 수 있다. 서브 주변 회로들(SPC1, SCP2) 사이의 경계 영역(BNR)에는 전압 스위치(13) 등이 배치될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 코어 회로의 워드 라인과 비트 라인의 연결의 실시예를 나타내는 도면이다.
도 16에는 도 6 내지 8을 참조하여 설명한 바와 같이 셀 커패시터들(CP), 워드 라인들(WL), 비트 라인들(BL)이 수직 방향(Z)으로 순차적으로 배치되는 CoP 구조가 도시되어 있다. 비트 라인(BT)은 도전층들(BP, LM0)에 형성되는 도전 패턴들(PT), 수직 컨택들(VC)을 통하여 감지 증폭기 영역(RSA)에 포함되는 비트 라인 감지 증폭기(BLSA)에 연결될 수 있다. 워드 라인(WL)은 도전층들(BP, LM0)에 형성되는 도전 패턴들(PT), 수직 컨택들(VC)을 통하여 워드 라인 드라이버 영역(RWD)에 포함되는 서브 워드 라인 드라이버(SWD)에 연결될 수 있다.
일 실시예에서, 도 16에 도시된 바와 같이, 워드 라인(WL)은 행 방향(X)으로 인접하는 2개의 서브 주변 회로들(SPC1, SPC2) 사이의 경계 영역(BNR)에 형성되는 수직 컨택(VC)을 통하여 워드 라인 드라이버 영역(RWD)에 포함되는 서브 워드 라인 드라이버(SWD)에 연결될 수 있다.
도 17 및 18은 본 발명의 실시예들에 따른 메모리 코어 회로의 전압 드라이버의 배치의 실시예들을 나타내는 도면들이다.
도 17 및 18을 참조하면, 코어 제어 회로들(CCC3, CCC4)의 각각은, 코어 제어 회로의 행 방향(X)의 양쪽 단부들에 배치되고 워드 라인 드라이버 영역(RWD), 디코더 영역(RRD) 및 파워 및 제어 영역(RPC)을 각각 포함하는 복수의 더미 서브 주변 회로들(21~24)을 더 포함할 수 있다. 이러한 더미 서브 주변 회로들(21~24)은 도 4를 참조하여 설명한 미러 구조에서 행 방향(X)의 양쪽 단부들에서의 워드 라인의 전압 강하를 보상하기 위해 배치될 수 있다.
이 경우, 더미 서브 주변 회로들(21~24) 중 열 방향(Y)으로 인접하는 2개의 더미 서브 주변 회로들 사이에는 에지 영역들(RE)이 확보될 수 있다.
일 실시예에서, 코어 제어 회로들(CCC3, CCC4)은, 에지 영역들(RE)에 각각 배치되고 외부 증폭기 전압(VINTA)을 제공하는 전압 드라이버들(VG1~VG4)을 포함할 수 있다.
도 17에 도시된 바와 같이 1개의 어레이 행마다 1개의 전압 드라이버가 배치될 수도 있고, 도 18에 도시된 바와 같이 2개의 어레이 행들마다 1개의 전압 드라이버가 배치될 수도 있다. 이와 같은, 전압 드라이버들(VG1~VG4)의 효율적인 배치를 통하여 메모리 코어 회로 및 비휘발성 메모리 장치의 동작 특성을 개선하고 성능을 향상시킬 수 있다.
도 19, 20 및 21은 본 발명의 실시예들에 따른 메모리 코어 회로의 전압 스위치의 배치의 실시예들을 나타내는 도면들이다.
도 10을 참조하여 설명한 바와 같이, 전압 스위치(MP)는 P 센싱 신호(PSE)에 기초하여 센스 앰프 전원라인(LA)과 외부 증폭기 전압(VINTA)의 연결을 제어할 수 있다. 본 발명의 실시예들에 따른 메모리 코어 회로(MCC)의 레이아웃을 이용하여 전압 스위치들(MP)을 효율적으로 배치할 수 있다.
일 실시예에서, 도 19에 도시된 바와 같이, 전압 스위치들(MP)은 더미 서브 주변 회로들(21~24) 중 열 방향(Y)으로 인접하는 2개의 더미 서브 주변 회로들 사이에는 열 방향(Y)으로 인접하는 2개의 더미 서브 주변 회로들 사이에 확보되는 에지 영역들(RE)에 배치될 수 있다. 다른 실시예에서, 도 20에 도시된 바와 같이, 전압 스위치들(MP)은 서브 주변 회로들(SPC) 사이의 경계 영역에 배치될 수 있다. 또 다른 실시예에서, 도 21에 도시된 바와 같이, 전압 스위치들(MP)은 파워 및 제어 영역(RPC)에 배치될 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 장치를 나타내는 도면이다.
도 22에는 고 대역폭 메모리(HBM, high bandwidth memory)의 구조의 일 예가 도시되어 있다. 도 22를 참조하면, 고 대역폭 메모리(1100)는 복수의 DRAM 반도체 다이들(1120, 1130, 1140, 1150)이 적층된 구조를 포함할 수 있다. 고 대역폭 메모리는 채널이라 칭하는 복수의 독립된 인터페이스들을 통하여 상기 적층된 구조의 고 대역폭 동작에 최적화될 수 있다.
HBM 표준에 따라서 각각의 DRAM 스택은 최대 8개의 채널까지 지원할 수 있다. 도 22에는 4개의 DRAM 반도체 다이들이 적층되고 각각의 DRAM 반도체 다이가 2개의 채널(CHANNEL0, CHANNEL1)을 지원하는 예가 도시되어 있다. 각각의 반도체 다이는 상기 적층 구조에 추가적인 커패시티(capacity) 및 추가적인 채널을 제공할 수 있다. 각각의 채널은 DRAM 뱅크들의 독립된 세트에 대한 액세스를 제공한다. 하나의 채널로부터의 리퀘스트는 다른 채널에 부착된 데이터를 액세스하지 못한다. 채널들은 독립적으로 클록킹되고 서로 동기화될 필요가 없다.
고 대역폭 메모리(1100)는 스택 구조의 하부에 위치하고 신호의 재분배 및 다른 기능들을 제공하는 버퍼 다이 또는 인터페이스 다이(1110)를 선택적으로 포함할 수 있다. DRAM 반도체 다이들(1120, 1130, 1140, 1150)에 통상적으로 구현되는 기능들이 이러한 인터페이스 다이(1110)에 구현될 수 있다.
본 발명의 실시예들에 따라서, DRAM 반도체 다이들(1120, 1130, 1140, 1150)의 각각은 도 1 내지 21을 참조하여 전술한 바와 같은 CoP 구조를 가질 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 23을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다.
본 발명의 실시예들에 따라서, 메모리 장치(1230)는 도 1 내지 21을 참조하여 전술한 바와 같은 메모리 코어 회로(MCC)를 포함할 수 있다. 메모리 코어 회로(MCC)는 메모리 셀 어레이(MCA)의 하부에 코어 제어 회로(CCC)가 배치되는 씨오피(CoP, cell on periphery) 구조를 가질 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 메모리 코어 회로 및 상기 메모리 코어 회로를 포함하는 메모리 장치는, 코어 제어 회로를 효율적으로 배치한 CoP 구조를 통하여 메모리 코어 회로의 사이즈를 감소할 수 있고 비트 라인 감지 증폭기들의 길이 제약(length limit)을 해소하여 메모리 코어 회로의 설계 마진을 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 코어 회로 및 상기 메모리 코어 회로를 포함하는 메모리 장치는, 전압 드라이버의 효율적인 배치를 통하여 메모리 코어 회로 및 비휘발성 메모리 장치의 동작 특성을 개선하고 성능을 향상시킬 수 있다.
본 발명의 실시예들은 반도체 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기, 서버 시스템, 오토모티브 장치 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 어레이 행들 및 복수의 어레이 열들의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 어레이 행들 및 상기 복수의 어레이 열들의 매트릭스 형태로 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되고 상기 복수의 서브 셀 어레이들의 동작을 각각 제어하는 복수의 서브 주변 회로들을 포함하는 코어 제어 회로를 포함하고,
    상기 복수의 서브 셀 어레이들의 각각의 서브 셀 어레이는,
    복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하고,
    상기 복수의 서브 주변 회로들의 각각의 서브 주변 회로는,
    상기 복수의 워드 라인들을 각각 구동하는 복수의 서브 워드 라인 드라이버들;
    상기 복수의 비트 라인들의 전압을 각각 감지하는 복수의 비트 라인 감지 증폭기들;
    상기 복수의 워드 라인들 중 적어도 하나를 선택하도록 상기 복수의 서브 워드 라인 드라이버들을 제어하는 행 디코딩 회로;
    상기 각각의 서브 주변 회로에 파워를 공급하는 파워 회로: 및
    상기 각각의 서브 주변 회로의 동작을 제어하는 제어 회로를 포함하는 메모리 코어 회로.
  2. 제1 항에 있어서,
    상기 각각의 서브 주변 회로는,
    상기 복수의 서브 워드 라인 드라이버들을 포함하는 워드 라인 드라이버 영역;
    상기 복수의 비트 라인 감지 증폭기들을 포함하는 감지 증폭기 영역;
    상기 행 디코딩 회로를 포함하는 디코더 영역; 및
    상기 파워 회로 및 상기 제어 회로를 포함하는 파워 및 제어 영역을 포함하는 것을 특징으로 하는 메모리 코어 회로.
  3. 제2 항에 있어서,
    상기 워드 라인 드라이버 영역, 상기 감지 증폭기 영역, 상기 디코더 영역 및 상기 파워 및 제어 영역은 행 방향으로 배치되는 것을 특징으로 하는 메모리 코어 회로.
  4. 제2 항에 있어서,
    상기 워드 라인 드라이버 영역 및 감지 증폭기 영역은 상기 각각의 서브 주변 회로의 행 방향의 양쪽 단부들에 각각 배치되고,
    상기 디코더 영역은 상기 워드 라인 드라이버 영역 및 상기 감지 증폭기 영역 사이에서 상기 워드 라인 드라이버 영역에 상기 행 방향으로 인접하도록 배치되고,
    상기 파워 및 제어 영역은 상기 워드 라인 드라이버 영역 및 상기 감지 증폭기 영역 사이에서 상기 감지 증폭기 영역에 상기 행 방향으로 인접하도록 배치되는 것을 특징으로 하는 메모리 코어 회로.
  5. 제2 항에 있어서,
    상기 감지 증폭기 영역의 면적은 상기 각각의 서브 주변 회로의 면적의 절반에 해당하는 것을 특징으로 하는 메모리 코어 회로.
  6. 제2 항에 있어서,
    상기 코어 제어 회로는,
    행 방향으로 인접하는 제1 서브 주변 회로 및 제2 서브 주변 회로에 대하여, 상기 제1 서브 주변 회로의 상기 워드 라인 드라이버 영역 및 상기 제2 서브 주변 회로의 상기 감지 증폭기 영역이 상기 행 방향으로 서로 인접하는 쉬프트 구조를 갖는 것을 특징으로 하는 메모리 코어 회로.
  7. 제6 항에 있어서,
    상기 복수의 워드 라인들의 각각의 워드 라인은 동일한 어레이 행에 배치되는 모든 서브 주변 회로들에 각각 포함되는 워드 라인 드라이버 영역들과 연결되는 것을 특징으로 하는 메모리 코어 회로.
  8. 제6 항에 있어서,
    열 방향으로 인접하는 제3 서브 주변 회로 및 제4 서브 주변 회로에 대하여, 상기 제3 서브 주변 회로에 포함되는 상기 감지 증폭기 영역과 상기 제4 서브 주변 회로에 포함되는 상기 워드 라인 드라이버 영역이 상기 열 방향으로 서로 인접하는 것을 특징으로 하는 메모리 코어 회로.
  9. 제2 항에 있어서,
    상기 코어 제어 회로는,
    행 방향으로 인접하는 제1 서브 주변 회로 및 제2 서브 주변 회로에 대하여, 상기 제1 서브 주변 회로 및 상기 제2 서브 주변 회로에 각각 포함되는 2개의 상기 워드 라인 드라이버 영역들이 상기 행 방향으로 서로 인접하거나 상기 제1 서브 주변 회로 및 상기 제2 서브 주변 회로에 각각 포함되는 2개의 감지 증폭기 영역들이 상기 행 방향으로 서로 인접하는 미러 구조를 갖는 것을 특징으로 하는 메모리 코어 회로.
  10. 제9 항에 있어서,
    제1 워드 라인은 동일한 어레이 행의 서브 주변 회로들 중 홀수 번째 서브 주변 회로들에 각각 포함되는 워드 라인 드라이버 영역들과 연결되고,
    상기 제1 워드 라인과 열 방향으로 인접하는 제2 워드 라인은 상기 동일한 어레이 행의 상기 서브 주변 회로들 중 짝수 번째 서브 주변 회로들에 각각 포함되는 워드 라인 드라이버 영역들과 연결되는 것을 특징으로 하는 메모리 코어 회로.
  11. 제2 항에 있어서,
    상기 감지 증폭기 영역은,
    동일한 개수의 비트 라인 감지 증폭기들을 각각 포함하고 열 방향으로 배치되는 복수의 증폭기 블록들을 포함하는 것을 특징으로 메모리 코어 회로.
  12. 제11 항에 있어서,
    상기 감지 증폭기 영역은,
    로컬 입출력 라인 및 글로벌 입출력 라인의 연결을 제어하는 로컬 감지 증폭기 회로들을 더 포함하고,
    상기 로컬 감지 증폭기 회로들은 상기 복수의 증폭기 블록들 중 상기 열 방향으로 인접하는 2개의 증폭기 블록들 사이에 배치되는 것을 특징으로 하는 메모리 코어 회로.
  13. 제2 항에 있어서,
    상기 코어 제어 회로는,
    상기 코어 제어 회로의 행 방향의 양쪽 단부들에 배치되고 상기 워드 라인 드라이버 영역, 상기 디코더 영역 및 상기 파워 및 제어 영역을 각각 포함하는 복수의 더미 서브 주변 회로들을 더 포함하는 것을 특징으로 하는 메모리 코어 회로.
  14. 제13 항에 있어서,
    상기 코어 제어 회로는,
    상기 복수의 더미 서브 주변 회로들 중 열 방향으로 인접하는 2개의 더미 서브 주변 회로들 사이의 에지 영역들에 각각 배치되고 외부 증폭기 전압을 제공하는 전압 드라이버들을 더 포함하는 것을 특징으로 하는 메모리 코어 회로.
  15. 제14 항에 있어서,
    상기 복수의 어레이 행들의 1개의 어레이 행 또는 2개의 어레이 행들마다 1개의 전압 드라이버가 배치되는 것을 특징으로 하는 메모리 코어 회로.
  16. 제2 항에 있어서,
    상기 복수의 워드 라인들의 각각의 워드 라인은 상기 행 방향으로 인접하는 2개의 서브 주변 회로들 사이의 경계 영역에 형성되는 수직 컨택을 통하여 상기 워드 라인 드라이버 영역에 포함되는 서브 워드 라인 드라이버에 연결되는 것을 특징으로 하는 메모리 코어 회로.
  17. 제1 항에 있어서,
    상기 복수의 메모리 셀들의 각각의 메모리 셀은,
    수직 채널 트랜지스터; 및
    상기 수직 채널 트랜지스터의 상부에 형성되는 셀 커패시터를 포함하는 것을 특징으로 하는 메모리 코어 회로.
  18. 복수의 어레이 행들 및 복수의 어레이 열들의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 어레이 행들 및 상기 복수의 어레이 열들의 매트릭스 형태로 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되고 상기 복수의 서브 셀 어레이들의 동작을 각각 제어하는 복수의 서브 주변 회로들을 포함하는 코어 제어 회로를 포함하고,
    상기 복수의 서브 셀 어레이들의 각각의 서브 셀 어레이는,
    수직 채널 트랜지스터 및 상기 수직 채널 트랜지스터의 상부에 형성되는 셀 커패시터를 각각 포함하는 복수의 메모리 셀들을 포함하고,
    상기 복수의 서브 주변 회로들의 각각의 서브 주변 회로는,
    복수의 서브 워드 라인 드라이버들을 포함하는 워드 라인 드라이버 영역;
    복수의 비트 라인 감지 증폭기들을 포함하는 감지 증폭기 영역;
    행 디코딩 회로를 포함하는 디코더 영역; 및
    파워 회로 및 제어 회로를 포함하는 파워 및 제어 영역을 포함하는 메모리 코어 회로.
  19. 제18 항에 있어서,
    상기 워드 라인 드라이버 영역 및 상기 감지 증폭기 영역은 상기 각각의 서브 주변 회로의 행 방향의 양쪽 단부들에 각각 배치되고,
    상기 디코더 영역은 상기 워드 라인 드라이버 영역 및 상기 감지 증폭기 영역 사이에서 상기 워드 라인 드라이버 영역에 상기 행 방향으로 인접하도록 배치되고,
    상기 파워 및 제어 영역은 상기 워드 라인 드라이버 영역 및 상기 감지 증폭기 영역 사이에서 상기 감지 증폭기 영역에 상기 행 방향으로 인접하도록 배치되는 것을 특징으로 하는 메모리 코어 회로.
  20. 메모리 코어 회로 및 상기 메모리 코어 회로의 동작을 제어하는 주변 회로들을 포함하고,
    상기 메모리 코어 회로는,
    복수의 어레이 행들 및 복수의 어레이 열들의 매트릭스 형태로 배치되는 복수의 서브 셀 어레이들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 어레이 행들 및 상기 복수의 어레이 열들의 매트릭스 형태로 상기 복수의 서브 셀 어레이들의 하부에 각각 배치되고 상기 복수의 서브 셀 어레이들의 동작을 각각 제어하는 복수의 서브 주변 회로들을 포함하는 코어 제어 회로를 포함하고,
    상기 복수의 서브 셀 어레이들의 각각의 서브 셀 어레이는,
    수직 채널 트랜지스터 및 상기 수직 채널 트랜지스터의 상부에 형성되는 셀 커패시터를 각각 포함하는 복수의 메모리 셀들을 포함하고,
    상기 복수의 서브 주변 회로들의 각각의 서브 주변 회로는,
    복수의 서브 워드 라인 드라이버들을 포함하는 워드 라인 드라이버 영역;
    복수의 비트 라인 감지 증폭기들을 포함하는 감지 증폭기 영역;
    행 디코딩 회로를 포함하는 디코더 영역; 및
    파워 회로 및 제어 회로를 포함하는 파워 및 제어 영역을 포함하는 메모리 장치.
KR1020220119052A 2022-09-21 2022-09-21 씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치 KR20240040251A (ko)

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