TW202414405A - 具有周邊胞元結構的記憶體核心電路和包括其的記憶體裝置 - Google Patents

具有周邊胞元結構的記憶體核心電路和包括其的記憶體裝置 Download PDF

Info

Publication number
TW202414405A
TW202414405A TW112121096A TW112121096A TW202414405A TW 202414405 A TW202414405 A TW 202414405A TW 112121096 A TW112121096 A TW 112121096A TW 112121096 A TW112121096 A TW 112121096A TW 202414405 A TW202414405 A TW 202414405A
Authority
TW
Taiwan
Prior art keywords
sub
circuit
region
word line
memory
Prior art date
Application number
TW112121096A
Other languages
English (en)
Inventor
李昊錫
徐寧焄
鄭强燮
金尙玧
李東一
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202414405A publication Critical patent/TW202414405A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

一種記憶體核心電路包括：（i）記憶體胞元陣列，其中具有子胞元陣列，以及（ii）核心控制電路，其中具有子周邊電路，使得每一子周邊電路在對應的子胞元陣列下面延伸。每一子胞元陣列包括分別連接至字元線及位元線的記憶體胞元。每一子周邊電路包括：子字元線驅動器，被配置成對字元線進行驅動；位元線感測放大器，被配置成對位元線的電壓進行感測；列解碼電路，被配置成控制子字元線驅動器以選擇字元線中的一者；電源電路，被配置成向每一子周邊電路供應電源；以及控制電路，被配置成控制每一子周邊電路的操作。藉由使用高效地提供核心控制電路的CoP結構，可減小記憶體核心電路的大小且可增強設計裕度。

Description

具有外圍單元結構的記憶體核心電路和包括其的記憶體裝置
[相關申請案的交叉參考]
本申請案主張於2022年9月21日提出申請的韓國專利申請案第10-2022-0119052號，所述韓國專利申請案的揭露內容特此併入本案供參考。
本揭露的實例性實施例大體而言是有關於半導體積體電路，且更具體而言，是有關於一種高效地利用周邊胞元（cell-on-periphery，CoP）結構的記憶體核心電路以及其中包括所述記憶體核心電路的記憶體裝置。
由於高效能電子產品需要進行小型化及多功能化，因此需要高的積體度來提供高容量的積體電路裝置。隨著例如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）裝置等記憶體裝置的特徵大小減小，需要對用於對記憶體裝置進行驅動的電路進行更高效的排列。
傳統的DRAM裝置通常具有開放位元線結構（open bit line structure），在所述開放位元線結構中，形成互補對的兩條位元線存在於不同的胞元區塊上，且位元線感測放大器進行左右伸展。根據與傳統DRAM裝置的胞元電晶體的典型實作方式相關聯的限制以及實施難度的增大，正在進行研究以使用垂直通道電晶體（vertical channel transistor，VCT）結構來實施胞元電晶體，進而解決實作方式問題並減小DRAM裝置的大小。然而，即使採用垂直結構來減小記憶體裝置的大小，記憶體裝置的大小減小亦常常受到對記憶體胞元陣列進行驅動的電路的限制。
一些實例性實施例可提供一種記憶體核心電路及一種包括所述記憶體核心電路的記憶體裝置，所述記憶體核心電路及所述記憶體裝置能夠高效地利用被配置成對記憶體胞元陣列進行驅動的核心控制電路。
根據一些實例性實施例，一種記憶體核心電路包括：（i）記憶體胞元陣列，其中具有多個子胞元陣列，所述多個子胞元陣列排列成由多個陣列列及多個陣列行構成的矩陣，以及（ii）核心控制電路，其中具有多個子周邊電路，所述多個子周邊電路排列成由所述多個陣列列及所述多個陣列行構成的矩陣，使得每一子周邊電路設置於每一子胞元陣列之下。每一子胞元陣列可包括分別連接至多條字元線及多條位元線的多個記憶體胞元。每一子周邊電路可包括：（i）多個子字元線驅動器，被配置成對所述多條字元線進行驅動，（ii）多個位元線感測放大器，被配置成對所述多條位元線的電壓進行感測，（iii）列解碼電路，被配置成控制所述多個子字元線驅動器以選擇所述多條字元線中的一者，（iv）電源電路，被配置成向每一子周邊電路供應電源，以及（v）控制電路，被配置成控制每一子周邊電路的操作。
根據實例性實施例，一種記憶體核心電路包括：記憶體胞元陣列，其中具有多個子胞元陣列，所述多個子胞元陣列排列成由多個陣列列及多個陣列行構成的矩陣；以及核心控制電路，其中包括多個子周邊電路，所述多個子周邊電路排列成由所述多個陣列列及所述多個陣列行構成的矩陣，其中每一子周邊電路在對應的子胞元陣列下面延伸。每一子胞元陣列包括分別連接至多條字元線及多條位元線的多個記憶體胞元。每一子周邊電路包括：字元線驅動器區，具有多個子字元線驅動器；感測放大器區，包括多個位元線感測放大器；解碼器區，包括列解碼電路；以及電源及控制區，包括電源電路及控制電路。
根據另外的實施例，一種記憶體裝置包括記憶體核心電路及被配置成控制記憶體核心電路的周邊電路。記憶體核心電路包括：記憶體胞元陣列，包括多個子胞元陣列，所述多個子胞元陣列排列成由多個陣列列及多個陣列行構成的矩陣；以及核心控制電路，包括多個子周邊電路，所述多個子周邊電路排列成由所述多個陣列列及所述多個陣列行構成的矩陣，使得每一子周邊電路在每一對應的子胞元陣列下面延伸。在一些實施例中，每一子胞元陣列可包括分別連接至多條字元線及多條位元線的多個記憶體胞元。每一子周邊電路包括：字元線驅動器區，包括多個子字元線驅動器；感測放大器區，包括多個位元線感測放大器；解碼器區，包括列解碼電路；以及電源及控制區，包括電源電路及控制電路。
根據實例性實施例的記憶體核心電路及記憶體裝置可使用其中高效地設置有核心控制電路的CoP結構來減小記憶體核心電路的大小；亦可藉由減輕位元線感測放大器的長度限制來增強記憶體核心電路的設計裕度。另外，可藉由電壓驅動器的高效排列來增強記憶體核心電路及記憶體裝置的操作特性及效能。
在下文中，將參照其中示出一些實例性實施例的附圖來更全面地闡述各種實例性實施例。在圖式中，相同的編號通篇指代相同的元件。可省略重複的說明。
圖1是根據實例性實施例的記憶體核心電路的立體圖，且圖2是示出根據實例性實施例的記憶體核心電路中所包括的子周邊電路的佈局的實例性實施例的圖。
在下文中，垂直方向Z指示與半導體基板的上表面正交的方向，且列方向X及行方向Y指示與半導體基板的上表面平行的兩個方向。舉例而言，列方向X與行方向Y可彼此垂直。列方向X可被稱為第一方向或第一水平方向，行方向Y可被稱為第二方向或第二水平方向，且垂直方向Z可被稱為第三方向。圖中的箭頭所指示的方向與相對的方向可被視為是相同的方向。
參照圖1，記憶體核心電路MCC包括至少一個記憶體胞元陣列MCA及核心控制電路CCC。記憶體核心電路MCC可具有周邊胞元（cell on periphery/cell over periphery，CoP）結構，使得核心控制電路CCC相對於下伏的基板設置於記憶體胞元陣列MCA下面。
如圖所示，記憶體胞元陣列MCA可包括以由多個陣列列AR1至AR4及多個陣列行AC1至AC8構成的矩陣進行排列的多個子胞元陣列SCA。同樣地，核心控制電路CCC可包括以由所述多個陣列列AR1至AR4及所述多個陣列行AC1至AC8構成的矩陣進行排列的多個子周邊電路SPC，使得每一子周邊電路SPC設置於對應的子胞元陣列SCA下面。
每一子胞元陣列可包括分別連接至多條字元線及多條位元線的多個記憶體胞元。每一記憶體胞元可包括垂直通道電晶體及設置於垂直通道電晶體上方的胞元電容器。下文將參照圖6、圖7及圖8闡述使用垂直通道電晶體的CoP結構。
如下文將更全面地闡述的每一子周邊電路可包括：多個子字元線驅動器，被配置成對所述多條字元線進行驅動；多個位元線感測放大器，被配置成對所述多條位元線的電壓進行感測；列解碼電路，被配置成控制所述多個子字元線驅動器以選擇所述多條字元線中的一者；電源電路，被配置成向每一子周邊電路供應電源；以及控制電路，被配置成控制每一子周邊電路的操作。為便於例示起見，圖1示出與四個陣列列AR1至AR4及八個陣列行AC1至AC8對應的三十二個子胞元陣列SCA及三十二個子周邊電路SPC，且實例性實施例不限於子胞元陣列SCA及子周邊電路SPC的特定數目。
圖2示出一個子周邊電路SPC的佈局，且圖1所示記憶體核心電路MCC中所包括的各個子周邊電路SPC可具有與圖2所示的佈局相同的佈局。參照圖2，每一子周邊電路SPC可包括：字元線驅動器區RWD，包括所述多個子字元線驅動器；感測放大器區RSA，包括所述多個位元線感測放大器；解碼器區RRD，包括列解碼電路；以及電源及控制區RPC，包括電源電路及控制電路。
如圖2所示，字元線驅動器區RWD、感測放大器區RSA、解碼器區RRD以及電源及控制區RPC在列方向X上排列。在一些實例性實施例中，字元線驅動器區RWD及感測放大器區RSA可設置於每一子周邊電路SPC的在列方向X上的兩個端部處。解碼器區RRD可在列方向X上與字元線驅動器區RWD相鄰地設置於字元線驅動器區RWD與感測放大器區RSA之間。電源及控制區RPC可在列方向X上與感測放大器區RSA相鄰地設置於字元線驅動器區RWD與感測放大器區RSA之間。
圖2更示出每一子周邊電路SPC內的元件在列方向上的示例性大小。舉例而言，每一子周邊電路SPC的整個列大小可為約147微米，感測放大器區RSA的列大小可為約74微米，字元線驅動器區RWD的列大小可為約30微米，解碼器區RRD的列大小可為約24微米，且電源及控制區RPC的列大小可為約20微米。因此，感測放大器區RSA的面積可為每一子周邊電路SPC的面積的一半。實例性實施例不限於圖2所示的特定大小。
圖3及圖4是示出根據實例性實施例的記憶體核心電路中所包括的核心控制電路的佈局的實例性實施例的圖。參照圖3，核心控制電路CCC1可包括以包括所述多個陣列列AR1至AR4及所述多個陣列行AC1至AC8的矩陣佈局進行排列的多個子周邊電路SPC11至SPC48。在一些實例性實施例中，核心控制電路CCC1可具有移位結構，使得對於在列方向X上相鄰的第一子周邊電路與第二子周邊電路，第一子周邊電路的字元線驅動器區RWD可在列方向X上與第二子周邊電路的感測放大器區RSA相鄰。
舉例而言，對於在第一陣列列AR1中在列方向X上相鄰的兩個子周邊電路SPC13與SPC14，子周邊電路SPC13的字元線驅動器區RWD可在列方向X上與子周邊電路SPC14的感測放大器區RSA相鄰。藉由相同的方式，對於在第二陣列列AR2中在列方向X上相鄰的兩個子周邊電路SPC25與SPC26，子周邊電路SPC26的字元線驅動器區RWD可在列方向X上與子周邊電路SPC25的感測放大器區RSA相鄰。
在一些實例性實施例中，對於在行方向Y上相鄰的第三子周邊電路與第四子周邊電路，第三子周邊電路的感測放大器區RSA可在行方向Y上與第四子周邊電路的字元線驅動器區RWD相鄰。舉例而言，對於在行方向Y上相鄰的兩個子周邊電路SPC13與SPC23，子周邊電路SPC13的感測放大器區RSA可在行方向Y上與子周邊電路SPC23的字元線驅動器區RWD相鄰；並且，子周邊電路SPC23的感測放大器區RSA可在行方向Y上與子周邊電路SPC13的字元線驅動器區RWD相鄰。藉由相同的方式，對於在行方向Y上相鄰的兩個子周邊電路SPC25與SPC35，子周邊電路SPC25的感測放大器區RSA可在行方向Y上與子周邊電路SPC35的字元線驅動器區RWD相鄰。
作為另外一種選擇，如圖4所示，核心控制電路CCC2可包括以由所述多個陣列列AR1至AR4及所述多個陣列行AC1至AC8構成的矩陣進行排列的多個子周邊電路SPC11至SPC48。在一些實例性實施例中，記憶體核心電路MCC2可具有鏡像結構（mirror structure），使得對於在列方向上相鄰的第一子周邊電路與第二子周邊電路，第一子周邊電路的字元線驅動器區RWD可在列方向X上與第二子周邊電路的字元線驅動器區RWD相鄰，或者第一子周邊電路的感測放大器區RSA可在列方向X上與第二子周邊電路的感測放大器區RSA相鄰。
舉例而言，對於在列方向X上相鄰的兩個子周邊電路SPC14與SPC15，分別包括於所述兩個子周邊電路SPC14及SPC15中的兩個感測放大器區RSA可彼此相鄰，且可彼此面對。相比之下，對於在列方向X上相鄰的兩個子周邊電路SPC24與SPC25，分別包括於所述兩個子周邊電路SPC24及SPC25中的兩個字元線驅動器區RWD可彼此相鄰。
現在參照圖5，圖5示出根據實例性實施例的記憶體裝置400的方塊圖，記憶體裝置400包括控制邏輯410、位址暫存器420、儲存體控制邏輯430、列位址多工器440、行位址鎖存器450、列解碼器460、行解碼器470、記憶體胞元陣列MCA 480、核心控制電路CCC 485、輸入-輸出（input-output，I/O）閘控電路490、資料輸入-輸出（I/O）緩衝器495及再新計數器445。
記憶體胞元陣列480可包括多個儲存體陣列480a至480h。列解碼器460可包括分別耦合至儲存體陣列480a至480h的多個儲存體列解碼器460a至460h，行解碼器470可包括分別耦合至儲存體陣列480a至480h的多個儲存體行解碼器470a至470h，且核心控制電路485可包括分別耦合至儲存體陣列480a至480h的多個儲存體核心控制電路485a至485h。所述多個儲存體陣列480a至480h及所述多個儲存體核心控制電路485a至485h可在垂直方向上進行堆疊以形成CoP結構。
位址暫存器420可自記憶體控制器（未示出）接收包括儲存體位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR的位址ADDR。位址暫存器420可將接收到的儲存體位址BANK_ADDR提供至儲存體控制邏輯430，可將接收到的列位址ROW_ADDR提供至列位址多工器440，且可將接收到的行位址COL_ADDR提供至行位址鎖存器450。
儲存體控制邏輯430可因應於儲存體位址BANK_ADDR而產生儲存體控制訊號。儲存體控制訊號可包括儲存體賦能訊號BEN以啟用與儲存體位址BANK_ADDR對應的選擇記憶體儲存體。與儲存體位址BANK_ADDR對應的儲存體列解碼器460a至460h中的一者可因應於儲存體控制訊號而被啟用，且與儲存體位址BANK_ADDR對應的儲存體行解碼器470a至470h中的一者可因應於儲存體控制訊號而被啟用。
列位址多工器440可自位址暫存器420接收列位址ROW_ADDR，且可自再新計數器445接收再新列位址REF_ADDR。列位址多工器440可選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址RA。自列位址多工器440輸出的列位址RA可被施加至儲存體列解碼器460a至460h。
儲存體列解碼器460a至460h中被啟用的一個儲存體列解碼器可對自列位址多工器440輸出的列位址RA進行解碼，且可啟用與列位址RA對應的字元線。舉例而言，被啟用的儲存體列解碼器可對與列位址RA對應的字元線施加字元線驅動電壓。
行位址鎖存器450可自位址暫存器420接收行位址COL_ADDR，且可臨時儲存接收到的行位址COL_ADDR。在一些實施例中，在叢發模式下，行位址鎖存器450可產生自所接收到的行位址COL_ADDR遞增的行位址。行位址鎖存器450可將臨時儲存或產生的行位址施加至儲存體行解碼器470a至470h。儲存體行解碼器470a至470h中被啟用的一個儲存體行解碼器可對自行位址鎖存器450輸出的行位址COL_ADDR進行解碼，且可控制輸入-輸出I/O閘控電路490以輸出與行位址COL_ADDR對應的資料。
I/O閘控電路490可包括用於對輸入/輸出資料進行閘控的電路系統。I/O閘控電路490可更包括用於儲存自儲存體陣列480a至480h輸出的資料的讀取資料鎖存器、以及用於將資料寫入至儲存體陣列480a至480h的寫入驅動器。耦合至儲存體陣列480a至480h中的欲自其讀取資料的一個儲存體陣列的感測放大器單元485可對欲自所述一個儲存體陣列讀取的資料進行感測，且所述資料可儲存於讀取資料鎖存器中。儲存於讀取資料鎖存器中的資料可經由資料I/O緩衝器495被提供至記憶體控制器。可將欲寫入儲存體陣列480a至480h中的一個儲存體陣列中的資料DQ自記憶體控制器提供至資料I/O緩衝器495。寫入驅動器可將資料DQ寫入儲存體陣列480a至480h中的一個儲存體陣列中。
控制邏輯410可控制記憶體裝置400的操作。舉例而言，控制邏輯410可為記憶體裝置400產生控制訊號以實行寫入操作或讀取操作。控制邏輯410可包括對自記憶體控制器接收到的命令CMD進行解碼的命令解碼器411及設定記憶體裝置400的操作模式的模式暫存器組412。舉例而言，命令解碼器411可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。
圖6是示出根據實例性實施例的記憶體核心電路的示意性佈局的圖。圖7是沿著圖6中的線A-A截取的剖視圖，且圖8是沿著圖6中的線B-B截取的剖視圖。
參照圖6、圖7及圖8，根據一些實施例的記憶體裝置包括第一基板100、導電線120、第一層間絕緣膜112、閘極電極150A及150B、閘極絕緣層140、通道層130、第二層間絕緣膜114、搭接接墊160A及160B以及電容器結構170A及170B。儘管第一基板100可具有其中堆疊有基礎基板及磊晶層的結構，但本揭露並非僅限於此。第一基板100可為矽基板、砷化鎵基板、矽鍺基板或絕緣體上半導體（Semiconductor On Insulator，SOI）基板。
導電線120可形成於第一基板100上。舉例而言，可在第一基板100上形成下部絕緣膜110，且導電線120可放置於下部絕緣膜110上。導電線120可在行方向Y上縱向延伸。所述多條導電線120各自在行方向Y上延伸且可在與行方向Y相交的列方向X上以相等的間隔彼此間隔開。下部絕緣膜110可形成於導電線120之間的空間中（例如，填充導電線120之間的空間）。在一些實施例中，下部絕緣膜110的上表面可放置於與導電線120的上表面相同的水準處。根據一些實施例，導電線120可用作半導體記憶體裝置的位元線。
導電線120可包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，導電線120可包含但不限於經摻雜的複晶矽、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鋁化鈦（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi）、氮化鈦矽（TiSiN）、矽化鉭（TaSi）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi）、矽化鈷（CoSi）、氧化銥（IrO x）、氧化釕（RuO x）或其組合。作為另外一種選擇，導電線120可包含二維半導體材料。二維半導體材料可包括例如石墨烯、碳奈米管或其組合。導電線120可包括上述導電材料的單層或多層。
第一層間絕緣膜112可形成於第一基板100上。第一層間絕緣膜112可包括（例如，界定）胞元溝渠112t，胞元溝渠112t在列方向X上縱向延伸並與導電線120交叉。所述多個胞元溝渠112t各自在列方向X上延伸且可在行方向Y上以相等的間隔彼此間隔開。因此，第一層間絕緣膜112中的每一者可形成引腳形狀的絕緣圖案，所述引腳形狀的絕緣圖案在列方向X上延伸且藉由胞元溝渠112t彼此間隔開。
在一些實施例中，第一層間絕緣膜112可放置於下部絕緣膜110的上表面上以覆蓋導電線120。在一些實施例中，胞元溝渠112t的下部部分/表面可與導電線120的上表面間隔開。在一些實施例中，胞元溝渠112t的寬度可朝第一基板100的上表面減小。此處，胞元溝渠112t的寬度意指行方向Y上的寬度。寬度的此種減小可能是由於用於形成胞元溝渠112t的蝕刻製程的特性。
第一層間絕緣膜112可包含但不限於例如以下中的至少一者：氧化矽、氮氧化矽、氮化矽、及介電常數較氧化矽低的低介電常數（low-k）材料。閘極電極150A及150B可形成於胞元溝渠112t中。舉例而言，閘極電極150A及150B可沿著胞元溝渠112t的下表面及側表面延伸。此外，閘極電極150A及150B可各自在列方向X上縱向延伸且與導電線120交叉。
在一些實施例中，閘極電極150A及150B可包括在行方向Y上彼此間隔開的第一閘極電極150A與第二閘極電極150B。第一閘極電極150A與第二閘極電極150B可在胞元溝渠112t中彼此面對。舉例而言，第一閘極電極150A可沿著胞元溝渠112t的下表面及第一側表面延伸，且第二閘極電極150B可沿著胞元溝渠112t的下表面及胞元溝渠112t的面對第一側表面的第二側表面延伸。作為實例，在與列方向X相交的橫截面中（例如，在圖7中），閘極電極150A及150B可各自具有「L」形狀。根據一些實施例，第一閘極電極150A可用作半導體記憶體裝置的第一字元線，且根據一些實施例，第二閘極電極150B可用作半導體記憶體裝置的第二字元線。
在一些實施例中，可在第一層間絕緣膜112以及閘極電極150A及150B中形成分隔溝渠150t。分隔溝渠150t可在列方向X上延伸以將第一閘極電極150A與第二閘極電極150B分隔開。此外，分隔溝渠150t可與導電線120的一部分交疊（例如，暴露出導電線120的一部分）。舉例而言，分隔溝渠150t的下部部分/表面可與導電線120的上表面的一部分交疊/暴露出導電線120的上表面的一部分。
閘極電極150A及150B可各自包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極150A及150B可包含但不限於經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。
在一些實施例中，第一閘極電極150A及第二閘極電極150B可各自包括第一導電圖案152及第一障壁導電膜154。第一導電圖案152及第一障壁導電膜154可依序堆疊於胞元溝渠112t中。舉例而言，第一導電圖案152可沿著胞元溝渠112t的下表面及側表面共形地延伸。第一障壁導電膜154可沿著第一導電圖案152的輪廓共形地延伸。第一障壁導電膜154可夾置於第一導電圖案152與下文欲闡述的閘極絕緣層140之間。
第一障壁導電膜154可減少/防止第一導電圖案152中所包含的元素的擴散。作為實例，第一導電圖案152可包含鎢（W）、鋁（Al）及銅（Cu）中的至少一者，且第一障壁導電膜154可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）中的至少一者。
閘極絕緣層140可堆疊於閘極電極150A及150B上。舉例而言，閘極絕緣層140可沿著閘極電極150A及150B的輪廓共形地延伸。閘極絕緣層140可夾置於閘極電極150A及150B與下文欲闡述的通道層130之間。在一些實施例中，閘極絕緣層140可更沿著第一層間絕緣膜112的上表面延伸。在一些實施例中，閘極絕緣層140可沿著分隔溝渠150t的側表面延伸。
在一些實施例中，閘極絕緣層140可在其中具有與導電線120的一部分交疊（例如，暴露出導電線120的一部分）的間隙/開口。舉例而言，閘極絕緣層140可包括位於分隔溝渠150t內的接觸溝渠140t。接觸溝渠140t的下部部分/表面可與導電線120的上表面的一部分交疊/暴露出導電線120的上表面的一部分。儘管圖6示出接觸溝渠140t具有矩形形狀，但此僅為實例。作為另一實例，接觸溝渠140t可具有圓形形狀或其他多邊形形狀。此外，儘管圖6示出一個接觸溝渠140t與一條導電線120交疊/暴露出一條導電線120，但此亦僅為實例。作為另一實例，一個接觸溝渠140t可在列方向X上縱向延伸以與所述多條導電線120交疊/暴露出所述多條導電線120。
閘極絕緣層140可包含氧化矽、氮氧化矽、介電常數較氧化矽高的高介電常數材料或其組合。高介電常數材料可包括但不限於例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）或其組合。
在一些實施例中，閘極絕緣層140可提供根據一些實施例的半導體記憶體裝置作為鐵電記憶體元件（鐵電隨機存取記憶體（random access memory，RAM）（ferroelectric RAM，FeRAM））。作為實例，閘極絕緣層140可包含鐵電體，例如鈦酸鋇（BaTiO 3）、鋯鈦酸鉛（PbZrTiO 3，PZT）、鉭酸鍶鉍（STB；SrBi 2Ta 2O 9）、氧化鉍鐵（BiFeO 3，BFO）及氧化鉿（HfO 2）。
通道層130可堆疊於閘極絕緣層140上（例如，閘極絕緣層140的上表面上）。通道層130可位於胞元溝渠112t內（例如，可填充胞元溝渠112t的至少一部分）。舉例而言，通道層130可沿著閘極電極150A及150B的輪廓以及閘極絕緣層140的輪廓延伸。因此，閘極電極150A及150B以及閘極絕緣層140中的每一者可夾置於第一層間絕緣膜112與通道層130之間。
通道層130可連接至導電線120。在一些實施例中，通道層130可藉由延伸穿過分隔溝渠150t及接觸溝渠140t而電性連接至導電線120的上表面。如圖6所示，所述多個通道層130在行方向Y及列方向X上彼此間隔開，且可以矩陣形式進行排列。
在根據一些實施例的半導體記憶體裝置中，通道層130可包括沿著與行方向Y及列方向X相交的垂直方向Z排列的第一源極/汲極區及第二源極/汲極區。舉例而言，通道層130的下部部分可用作第一源極/汲極區，且通道層130的上部部分可用作第二源極/汲極區。通道層130的位於第一源極/汲極區與第二源極/汲極區之間的一部分可用作通道區。
通道層130可包含半導體材料。作為實例，通道層130可包含氧化物半導體材料。氧化物半導體材料可降低半導體記憶體裝置的漏電流。氧化物半導體材料可包括例如氧化銦鎵鋅（IGZO，In xGa yZn zO）、氧化銦鎵矽（IGSO，In xGa ySi zO）、氧化銦錫鋅（ITZO，In xSn yZn zO）、氧化銦鋅（IZO，In xZn yO）、氧化鋅（ZnO，Zn xO）、氧化鋅錫（ZTO，Zn xSn yO）、氮氧化鋅（ZnON，Zn xO yN）、氧化鋯鋅錫（ZZTO，Zr xZn ySn zO）、氧化錫（SnO，Sn xO）、氧化鉿銦鋅（HIZO，Hf xIn yZn zO）、氧化鎵鋅錫（GZTO，Ga xZn ySn zO）、氧化鋁鋅錫（AZTO，Al xZn ySn zO）、氧化鐿鎵鋅（YGZO，Yb xGa yZn zO）、氧化銦鎵（IGO，In xGa yO）或其組合。
作為另一實例，通道層130可包含矽（Si）及鍺（Ge）作為元素半導體材料、或者摻雜至矽（Si）及鍺（Ge）的材料。作為另外一種選擇，通道層130亦可包含IV-IV族化合物半導體或III-V族化合物半導體。IV-IV族化合物半導體可為例如包含碳（C）、矽（Si）、鍺（Ge）及錫（Sn）中的至少二或更多者的二元化合物或三元化合物、或者藉由使用IV族元素摻雜該些元素而獲得的化合物。
作為另一實例，通道層130可包含二維半導體材料。二維半導體材料可包括例如石墨烯、碳奈米管、過渡金屬二硫族化物（transition metal dichalcogenide，TMD）或其組合。TMD可包含例如Mo、W、Nb、釩（V）、Ta、Ti、Zr、Hf、鍀（Tc）、錸（Re）、Cu、Ga、In、Sn、Ge及Pb之中的一種金屬元素以及硫（S）、硒（Se）及碲（Te）之中的一種硫族元素。
根據一些實施例，通道層130可包括上述半導體材料的單層或多層。較佳地，通道層130可包含IGZO。並且，在其他實施例中，通道層130可具有較矽（Si）的帶隙能量大的帶隙能量。舉例而言，通道層130可具有約1.5電子伏（electron volt，eV）至5.6電子伏的帶隙能量。較佳地，通道層130可具有約2.0電子伏至4.0電子伏的帶隙能量。通道層130可為但不限於例如複晶的或非晶的。
如圖所示，通道層130可為連續層，所述連續層包括穿透部分132、第一延伸部分134A及第二延伸部分134B中的每一者。穿透部分132可夾置於第一閘極電極150A與第二閘極電極150B之間。穿透部分132可穿透第一層間絕緣膜112且連接（例如，電性連接）至導電線120。舉例而言，穿透部分132可位於接觸溝渠140t內（例如，可填充接觸溝渠140t）。第一延伸部分134A可自穿透部分132沿著第一閘極電極150A的側表面延伸。第二延伸部分134B可自穿透部分132沿著第二閘極電極150B的側表面延伸。
在根據一些實施例的半導體記憶體裝置中，第一延伸部分134A可用作包括第一閘極電極150A的第一電晶體的第一通道區，且第二延伸部分134B可用作包括第二閘極電極150B的第二電晶體的第二通道區。因此，可為每一通道層130提供兩個電晶體結構。
在一些實施例中，第一延伸部分134A及第二延伸部分134B可在胞元溝渠112t內彼此面對（例如，可彼此相對、平行）。作為實例，在與列方向X相交的橫截面中（例如，在圖7中），第一延伸部分134A與第二延伸部分134B可共同具有「U」形狀。
在一些實施例中，第一延伸部分134A的一部分及第二延伸部分134B的一部分可放置於第一層間絕緣膜112的上表面上。舉例而言，第一延伸部分134A可更沿著第一閘極電極150A的上表面延伸，且第二延伸部分134B可更沿著第二閘極電極150B的上表面延伸。
第二層間絕緣膜114可形成於通道層130上。舉例而言，第二層間絕緣膜114可形成於閘極絕緣層140上。第二層間絕緣膜114可將彼此間隔開且以矩陣形式排列的多個通道層130分隔開。在一些實施例中，第二層間絕緣膜114的上表面可放置於與通道層130的上表面相同的水準處。亦即，第二層間絕緣膜114可位於通道層130的側表面上（例如，可覆蓋通道層130的側表面）。在一些實施例中，第二層間絕緣膜114可夾置於第一延伸部分134A與第二延伸部分134B之間。舉例而言，第二層間絕緣膜114可形成於通道層130上以填充胞元溝渠112t。此第二層間絕緣膜114可包含但不限於例如以下中的至少一者：氧化矽、氮氧化矽、氮化矽以及介電常數較氧化矽低的低介電常數（low-k）材料。
搭接接墊160A及160B可形成於第一層間絕緣膜112及第二層間絕緣膜114上。搭接接墊160A及160B中的每一者可電性連接至通道層130。舉例而言，可在第一層間絕緣膜112及第二層間絕緣膜114上形成第三層間絕緣膜116。搭接接墊160A及160B各自形成於第三層間絕緣膜116中且可電性連接至通道層130的上部部分。
在一些實施例中，搭接接墊160A及160B中的每一者可被放置成在垂直方向Z上與通道層130的至少一部分交疊。多個搭接接墊160A及160B在行方向Y及列方向X上彼此間隔開，且可以矩陣形式進行排列。然而，此僅為實例，且搭接接墊160A及160B的放置方式並不受限制，只要搭接接墊電性連接至通道層130即可。作為另一實例，所述多個搭接接墊160A及160B亦可以蜂巢形式進行排列。
在一些實施例中，搭接接墊160A及160B可包括在行方向Y上彼此間隔開的第一搭接接墊160A與第二搭接接墊160B。第一搭接接墊160A可接觸通道層130的與第一閘極電極150A相鄰的一個端部（例如，第一端部），且第二搭接接墊160B可接觸通道層130的與第二閘極電極150B相鄰的另一端部（例如，與第一端部相對的第二端部）。舉例而言，第一搭接接墊160A可接觸第一延伸部分134A，且第二搭接接墊160B可接觸第二延伸部分134B。
在一些實施例中，第一搭接接墊160A可接觸沿著第一閘極電極150A的上表面延伸的第一延伸部分134A的上表面，且第二搭接接墊160B可接觸沿著第二閘極電極150B的上表面延伸的第二延伸部分134B的上表面。
儘管圖式示出第一搭接接墊160A在垂直方向Z上與第一閘極電極150A交疊，且第二搭接接墊160B在垂直方向Z上與第二閘極電極150B交疊，但此僅為實例。只要第一搭接接墊160A及第二搭接接墊160B中的每一者電性連接至通道層130，第一搭接接墊160A及第二搭接接墊160B的放置方式便可變化。在一些實施例中，搭接接墊160A及160B可各自包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，搭接接墊160A及160B可包含但不限於經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。
電容器結構170A及170B可形成於搭接接墊160A及160B上。電容器結構170A及170B可被排列成與搭接接墊160A及160B對應。搭接接墊160A及160B可對通道層130與電容器結構170A及170B進行電性連接。電容器結構170A及170B可各自包括下部電極173A及173B、電容器介電層175以及上部電極178。
在一些實施例中，電容器結構170A及170B可提供根據一些實施例的半導體記憶體裝置作為動態記憶體元件（動態RAM，DRAM）。舉例而言，藉由利用下部電極173A及173B與上部電極178之間出現的電位差，電容器結構170A及170B可將資料（電荷）儲存於電容器介電層175內。
下部電極173A及173B可電性連接至搭接接墊160A及160B。下部電極173A及173B中的每一者可具有但不限於在垂直方向Z上延伸的柱形狀。在一些實施例中，下部電極173A及173B可被放置成在垂直方向Z上與搭接接墊160A及160B交疊。舉例而言，多個下部電極173A及173B可在行方向Y及列方向X上彼此間隔開，且可以矩陣形式進行排列。
在一些實施例中，下部電極173A與173B可在行方向Y上彼此間隔開。下部電極173A可接觸第一搭接接墊160A的上表面，且下部電極173B可接觸第二搭接接墊160B的上表面。因此，電容器結構170A及170B可包括沿著行方向Y排列的第一電容器結構170A及第二電容器結構170B。
電容器介電層175可夾置於下部電極173A及173B與上部電極178之間。作為實例，電容器介電層175可沿著下部電極173A及173B的外周表面以及第三層間絕緣膜116的上表面共形地延伸。上部電極178可形成於電容器介電層175的上表面上。
在一些實施例中，上部電極178可為沿著與垂直方向Z相交的平面延伸的板狀結構。作為實例，可在電容器介電層175上形成填充下部電極173A與173B之間的空間的第四層間絕緣膜118。上部電極178可沿著第四層間絕緣膜118的上表面延伸。然而，此僅為一個實例，且可省略第四層間絕緣膜118。作為另一實例，上部電極178可形成於電容器介電層175上以填充下部電極173A與173B之間的空間。
下部電極173A及173B以及上部電極178可各自包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，下部電極173A及173B以及上部電極178可包含但不限於經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。
電容器介電層175可包含氧化矽、氮氧化矽、介電常數較氧化矽高的高介電常數材料或其組合。高介電常數材料可包括但不限於氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）或其組合。
在一些實施例中，下部電極173A及下部電極173B中的每一者可包括第二導電圖案171及第二障壁導電膜172。第二導電圖案171及第二障壁導電膜172可依序堆疊於搭接接墊160A及160B上。舉例而言，第二導電圖案171可具有在搭接接墊160A及160B上在垂直方向Z上延伸的柱形狀。第二障壁導電膜172可沿著第二導電圖案171的側表面及上表面共形地延伸。第二障壁導電膜172可夾置於第二導電圖案171與電容器介電層175之間。
第二障壁導電膜172可減少/防止第二導電圖案171中所包含的元素的擴散。作為實例，第二導電圖案171可包含鎢（W）、鋁（Al）及銅（Cu）中的至少一者，且第二障壁導電膜172可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）中的至少一者。
在一些實施例中，上部電極178可包括第三障壁導電膜177及第三導電圖案176。第三障壁導電膜177及第三導電圖案176可依序堆疊於電容器介電層175上。舉例而言，第三障壁導電膜177可沿著電容器介電層175共形地延伸。在一些實施例中，第三障壁導電膜177可在電容器介電層175與第四層間絕緣膜118之間延伸。
第三導電圖案176可為沿著與垂直方向Z相交的平面延伸的板狀結構。第三導電圖案176可沿著第三障壁導電膜177的最上表面延伸。在一些實施例中，第三導電圖案176可沿著第四層間絕緣膜118的上表面延伸。舉例而言，第四層間絕緣膜118的上表面可放置於與第三障壁導電膜177的最上表面相同的水準處。
第三障壁導電膜177可減少/防止第三導電圖案176中所包含的元素的擴散。作為實例，第三導電圖案176可包含鎢（W）、鋁（Al）及銅（Cu）中的至少一者，且第三障壁導電膜177可包含鈦（Ti）、氮化鈦（TiN）、鉭（Ta）及氮化鉭（TaN）中的至少一者。
為了提高半導體記憶體裝置的積體度，提出包括具有在垂直方向上延伸的通道的垂直通道電晶體的半導體記憶體裝置。為了實施此種半導體記憶體裝置，可在垂直方向上延伸的通道層的側表面上堆疊閘極絕緣層及閘極電極。然而，在此種情形中，在形成閘極絕緣層及閘極電極的製程（其可包括熱製程或類似製程）中通道層可能被損壞或者通道層的特性可能會劣化，且可能導致半導體記憶體裝置的效能及可靠性降低。
在根據一些實施例的半導體記憶體裝置中，通道層130可藉由堆疊於閘極電極150A及150B以及閘極絕緣層140上而形成。因此，可提供具有提高的效能及可靠性的半導體記憶體裝置。另外，根據一些實施例的半導體記憶體裝置對於每一通道層130可具有兩個電晶體結構。舉例而言，如上所述，閘極電極150A及150B可包括在胞元溝渠112t中彼此間隔開的第一閘極電極150A與第二閘極電極150B。因此，可提供具有較高的積體度的半導體記憶體裝置。
此外，在根據一些實施例的半導體記憶體裝置中，通道層130的一部分可放置於第一層間絕緣膜112的上表面上。舉例而言，如上所述，第一延伸部分134A可更沿著第一閘極電極150A的上表面延伸，且第二延伸部分134B可更沿著第二閘極電極150B的上表面延伸。在此種情形中，搭接接墊160A及160B與閘極電極150A及150B之間的距離可藉由通道層130的厚度來調節。因此，可提供根據一些實施例的其中搭接接墊160A及160B與閘極電極150A及150B之間的距離可輕易地調節的半導體記憶體裝置。
周邊電路元件PT及配線間絕緣膜210可形成於第一基板100上。周邊電路元件PT可控制形成於第一基板100上的半導體記憶體元件（包括控制元件及虛設元件）的功能。配線間絕緣膜210可覆蓋周邊電路元件PT。在一些實施例中，周邊電路元件PT可包括依序形成於第一基板100的上表面上的第四導電圖案220及第五導電圖案230。第四導電圖案220及第五導電圖案230可形成用於控制半導體記憶體元件的功能的各種電路元件。周邊電路元件PT不僅可包括例如（舉例而言）電晶體等各種主動元件，且亦可包括例如電容器、電阻器及電感器等各種被動元件、以及主動元件與被動元件的組合。
在一些實施例中，周邊電路元件PT及配線間絕緣膜210可放置於第一層間絕緣膜112之下。舉例而言，下部絕緣膜110可堆疊於配線間絕緣膜210的上表面上。第一層間絕緣膜112可堆疊於下部絕緣膜110的上表面上。亦即，根據一些實施例的半導體記憶體裝置可具有CoP（周邊胞元）結構。
在一些實施例中，周邊電路元件PT可電性連接至導電線120。舉例而言，可在配線間絕緣膜210中形成電性連接至周邊電路元件PT的配線圖案240。另外，可形成穿透下部絕緣膜110且對導電線120與配線圖案240進行電性連接的連接通孔250。因此，導電線120可由周邊電路元件PT電性控制。
圖9是示出根據實例性實施例的記憶體核心電路的示意性配置的圖。參照圖9，子胞元陣列SCA、感測放大器區RSA、字元線驅動器區RWD以及電源及控制區RPC可設置於記憶體核心電路中。在圖9中省略上述解碼器區RRD。如圖所示，子胞元陣列SCA可包括在列方向上延伸的多條字元線WL0至WL7、在行方向上延伸的多條位元線BTL0至BTL3、以及設置於字元線WL0至WL3與位元線BTL0至BTL3的相交點處的記憶體胞元MC。字元線驅動器區RWD可包括可分別對字元線WL0至WL3進行驅動的多個子字元線驅動器SWD。感測放大器區RSA可包括位元線感測放大器BLSA及局部感測放大器（local sense amplifier，LSA）電路570，位元線感測放大器BLSA耦合至其中具有開位元線結構的位元線BTL0至BTL3。位元線感測放大器BLSA可感測並放大位元線BTL0至BTL3之間的電壓差，以將經放大的電壓差提供至局部I/O線對LIO1與LIOB1。向每一子周邊電路供應電源的電源電路及控制每一子周邊電路的操作的控制電路可設置於電源及控制區RPC中。圖9示出設置於電源及控制區RPC中的電壓驅動器VG，但實例性實施例並非僅限於此。
圖10是示出圖9所示記憶體核心電路中所包括的位元線感測放大器的實例性實施例的圖。如熟習此項技術者將理解，當藉由列位址而選擇的字元線WL在半導體記憶體裝置中被啟用時，來自與字元線WL進行連接的多個記憶體胞元MC的資料被傳送至一對位元線BL與/BL。電壓開關MP及MN因應於P感測訊號PSE及N感測訊號NSE而接通，以分別向感測放大器電源供應線LA及感測放大器接地線LAB供應外部放大器電壓VINTA及接地電壓VSSA。位元線感測放大器BLSA被啟用，且相關於所述一對位元線BL與/BL之間的電壓差進行操作。如通常所實施，大量位元線感測放大器BLSA同時進行操作。因此，當外部放大器電壓VINTA作為具有相對低的位準的傳統內部陣列電源供應電壓被施加時，難以在短的時間週期期間對來自大量胞元的資料進行放大。換言之，半導體記憶體裝置的位元線感測速度相關於被處理的資料量而降低，且最終半導體記憶體裝置無法以足夠高的速度進行操作。
除了上述限制之外，由於整個半導體記憶體裝置以更高的裝置積體度進行製作，因此實施感測放大器的金屬氧化物半導體（metal-oxide semiconductor，MOS）電晶體的大小不可避免地減小。當減小位元線感測放大器BLSA的MOS電晶體的大小時，高效的做法是減小p型MOS（p-type MOS，PMOS）電晶體SP1及SP2的大小，PMOS電晶體SP1及SP2由於其固有的電流驅動能力小而一般形成得較n型MOS（n-type MOS，NMOS）電晶體SN1及SN2大。然而，當PMOS電晶體SP1及SP2的大小減小時，位元線感測放大器BLSA難以將資料恰當地放大至足夠高的位準。幸運的是，為解決上述問題，可如下文將參照圖17及圖18所述高效地設置用於供應外部放大器電壓VINTA的電壓驅動器。
圖11是示出圖9所示記憶體核心電路中所包括的局部感測放大器的實例性實施例的圖。參照圖11，局部感測放大器電路570可包括局部感測放大器575及局部I/O線控制器580。局部感測放大器575可因應於局部感測賦能訊號PLSAEN而將局部I/O線對LIO1與LIOB1之間的電壓差放大，且可將經放大的電壓差提供至全域I/O線對GIO1與GIOB1。局部I/O線控制器580可包括第一NMOS電晶體至第四NMOS電晶體581、582、583及584，且可因應於第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2而提供局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的電性連接。
舉例而言，當局部感測賦能訊號PLSAEN、第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2中的每一者均為低位準時，局部感測放大器575可被禁用，且局部I/O線控制器580可切斷局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的連接。
舉例而言，當第一局部感測賦能訊號PLSAEN、第一連接控制訊號PMUXON1及第二連接控制訊號PMUXON2中的每一者均為高位準時，局部感測放大器575可被啟用，且局部I/O線控制器580可提供局部I/O線對LIO1與LIOB1和全域I/O線對GIO1與GIOB1之間的連接。
圖12是示出圖9所示記憶體核心電路中所包括的子字元線驅動器的實例性實施例的圖。圖12示出多個字元線WL1至WL4經由子字元線驅動器SWD1至SWD4連接至一個主字元線NWE的實例。訊號PXID1至PXID4及PXIB1至PXIB4藉由位址解碼而產生。訊號PXID1至PXID4可由上述解碼器區RRD中所包括的列解碼電路產生。列解碼電路藉由對列位址的至少一部分進行解碼來產生訊號PXID1至PXID4。
圖13及圖14是示出根據實例性實施例的記憶體核心電路的字元線連接的實例性實施例的圖。為便於例示及說明起見，圖13及圖14僅示出在行方向Y上相鄰的第一字元線WL1與第二字元線WL2。每一陣列列可包括在行方向Y上重複排列的更多數目的字元線
圖13示出具有如上文參照圖3所述的移位結構的核心控制電路CCC1，且可省略與圖3重複的說明。參照圖13，每一字元線可連接至設置於同一陣列列中的所有的子周邊電路的字元線驅動器區RWD。舉例而言，如圖13所示，第一字元線WL1及第二字元線WL2中的每一者可連接至分別包括於設置於同一陣列列中的八個子周邊電路SPC11至SPC18中的所有的八個字元線驅動器區RWD。
圖14示出具有如上文參照圖4所述的鏡像結構的核心控制電路CCC2，且可省略與圖4重複的說明。參照圖14，第一字元線可連接至設置於同一陣列列中的所有的奇數子周邊電路的字元線驅動器區RWS，且在行方向Y上與第一字元線相鄰的第二字元線可連接至設置於同一陣列列中的所有的偶數子周邊電路的字元線驅動器區WRD。舉例而言，如圖14所示，第一字元線WL1可連接至設置於同一陣列列中的奇數子周邊電路SPC11、SPC13、SPC15及SPC15的四個字元線驅動器區RWS，且在行方向Y上與第一字元線WL1相鄰的第二字元線WL2可連接至設置於同一陣列列中的四個偶數子周邊電路SPC12、SPC14、SPC16及SPC18的四個字元線驅動器區WRD。有利的是，藉由利用如圖13及圖14所示的字元線連接，對每一字元線進行驅動的子字元線驅動器可均勻地進行設置，且因此可減小沿著每一字元線的電壓降的偏差。
為便於例示起見，圖13及圖14藉由點來示出字元線與子字元線驅動器的連接。字元線可藉由各種路由方案連接至子字元線驅動器。在一些實例性實施例中，如下文將參照圖16闡述，字元線可經由設置於在列方向X上相鄰的兩個子周邊電路SPC之間的邊界區中的垂直接觸件連接至字元線驅動器區RWD中所包括的子字元線驅動器。
圖15是示出根據實例性實施例的記憶體核心電路的感測放大器區以及電源及控制區的佈局的實例性實施例的圖。參照圖15，分別包括於子周邊電路SPC1及SPC2中的感測放大器區RSA可包括在行方向Y上排列的多個放大器區塊10。放大器區塊10可包括相同數目的位元線感測放大器。舉例而言，若512條位元線設置於子周邊電路SPC1及SPC2中的每一者上方，則感測放大器區RSA1及RSA2中的每一者可包括八個放大器區塊10，且每一放大器區塊10可包括64個位元線感測放大器。
在一些實例性實施例中，感測放大器區RSA1及RSA2中的每一者可更包括如上文參照圖11所述的對局部輸入-輸出線與全域輸入-輸出線進行連接的局部感測放大器11。如圖15所示，局部感測放大器11可設置於在行方向Y上相鄰的兩個放大器區塊10之間。電源及控制區RPC1及RPC2中的每一者可包括用於產生控制訊號（例如上文參照圖10闡述的P感測訊號PSE）的電路12及用於分發控制訊號的中繼器14。電壓開關13及類似組件可設置於在行方向Y上相鄰的子周邊電路SPC1與SPC2之間的邊界區BNR中。
圖16是示出根據實例性實施例的記憶體核心電路的字元線與位元線的連接的實例性實施例的圖。圖16示出參照圖6、圖7及圖8闡述的CoP結構，在所述CoP結構中胞元電容器CP、字元線WL及位元線BL在垂直方向Z上依序進行設置。位元線BL可經由導電層BP及LM0中的導電圖案PT以及垂直接觸件VC連接至感測放大器區RSA中的位元線感測放大器BLSA。字元線WL可經由導電層BP及LM0中的導電圖案PT以及垂直接觸件VC連接至字元線驅動器區RWD中的子字元線驅動器SWD。在一些實例性實施例中，如圖16所示，字元線WL可經由設置於在列方向X上相鄰的兩個子周邊電路SPC1與SPC2之間的邊界區BNR中的垂直接觸件VC連接至字元線驅動器區RWD中所包括的子字元線驅動器SWD。
圖17及圖18是示出根據實例性實施例的記憶體核心電路中所包括的電壓驅動器的排列方式的實例性實施例的圖。參照圖17及圖18，核心控制電路CCC3及CCC4中的每一者可包括多個虛設子周邊電路21至24，所述多個虛設子周邊電路21至24設置於核心控制電路CCC3及CCC4中的每一者在列方向X上的兩個端部處。虛設子周邊電路21至24中的每一者除了感測放大器區RSA之外可包括字元線驅動器區RWD、解碼器區RRD以及電源及控制區RPC。虛設子周邊電路SPC21至SPC24可被設置成在如上文參照圖4所述的鏡像結構的情形中補償字元線在列方向X上的端部部分附近的電壓降。
在此種情形中，可對邊緣區RE進行固定，使得每一邊緣區RE可位於在行方向Y上相鄰的兩個虛設子周邊電路之間。在一些實例性實施例中，核心控制電路CCC3及CCC4中的每一者可包括設置於邊緣區RE中的電壓驅動器VG1至VG4，以提供外部放大器電壓VINTA。如圖17所示，可對一個陣列列設置一個電壓驅動器，或者如圖18所示，可對兩個陣列列設置一個電壓驅動器。藉由電壓驅動器21至24的此種高效設置，可增強記憶體核心電路及記憶體裝置的操作特性及效能。
圖19、圖20及圖21是示出根據實例性實施例的記憶體核心電路中所包括的電壓開關的排列方式的實例性實施例的圖。如參照圖10所述，電壓開關MP因應於P感測訊號PSE而控制外部放大器電壓VINTA與感測放大器電源供應線LA之間的連接。根據實例性實施例，可使用記憶體核心電路MCC的佈局來高效地設置電壓開關MP。
在一些實例性實施例中，如圖19所示，電壓開關MP可設置於邊緣區RE中，邊緣區RE固定於虛設子周邊電路21至24之中的在行方向上相鄰的兩個虛設子周邊電路之間。在一些實例性實施例中，如圖20所示，電壓開關MP可設置於在列方向X上相鄰的兩個子周邊電路SPC之間的邊界區中。在一些實例性實施例中，如圖21所示，電壓開關MP可設置於電源及控制區RPC中。
圖22是示出根據實例性實施例的記憶體裝置的圖。圖22示出實例性高頻寬記憶體（high bandwidth memory，HBM）組織。參照圖20，HBM 1100可具有多個DRAM半導體晶粒1120、1130、1140及1150的堆疊。堆疊結構的HBM可藉由被稱為通道的多個獨立介面來最佳化。根據HBM標準，每一DRAM堆疊可支援多達8個通道。圖22示出包含4個DRAM半導體晶粒1120、1130、1140及1150的實例性堆疊，且每一DRAM半導體晶粒支援兩個通道CHANNEL0及CHANNEL1。每一通道提供對一組獨立的DRAM儲存體的存取。來自一個通道的請求可能無法對附加至不同通道的資料進行存取。各通道獨立地進行計時，且無需同步。
HBM 1100可更包括位於堆疊結構的底部處的介面晶粒1110或邏輯晶粒，以提供訊號路由及其他功能。DRAM半導體晶粒1120、1130、1140及1150的一些功能可在介面晶粒1110中實施。DRAM半導體晶粒1120、1130、1140及1150中的每一者可具有參照圖1至圖21闡述的CoP結構。
圖23是示出根據實例性實施例的行動系統的方塊圖。參照圖23，行動系統1200包括應用處理器（application processor，AP）1210、連接單元1220、揮發性記憶體（volatile memory device，）裝置1230、非揮發性記憶體（nonvolatile memory device，NVM）裝置1240、使用者介面1250及電源供應器1260。在一些實施例中，行動系統1200可為例如行動電話、智慧型電話、個人數位助理（personal digital assistant，PDA）、可攜式多媒體播放器（portable multimedia player，PMP）、數位相機、音樂播放器、可攜式遊戲控制台、導航系統或另一種類型的電子裝置。
應用處理器1210可執行例如網路瀏覽器、遊戲應用、視訊播放器等應用。連接單元1220可與外部裝置實行有線通訊或無線通訊。揮發性記憶體裝置1230可儲存由應用處理器1210處理的資料，或可作為工作記憶體進行操作。非揮發性記憶體裝置1240可儲存用於啟動行動系統1200的啟動影像（boot image）。使用者介面1250可包括至少一個輸入裝置（例如小鍵盤、觸控螢幕等）及至少一個輸出裝置（例如揚聲器、顯示裝置等）。電源供應器1260可向行動系統1200供應電源供應電壓。
根據實例性實施例，揮發性記憶體裝置1230可包括如上文參照圖1至圖21所述的核心控制電路CCC。記憶體核心電路MCC可具有CoP結構，使得核心控制電路CCC設置於記憶體胞元陣列MCA之下。
如上所述，根據實例性實施例的記憶體核心電路及記憶體裝置可藉由CoP結構來減小記憶體核心電路的大小，在所述CoP結構中高效地設置核心控制電路，且藉由減輕位元線感測放大器的長度限制來增強記憶體核心電路的設計裕度。另外，可藉由電壓驅動器的高效排列來增強記憶體核心電路及記憶體裝置的操作特性及效能。
本文中的實施例可應用於記憶體裝置及包括記憶體裝置的系統。舉例而言，本發明概念可應用於例如以下系統：記憶體卡、固態驅動機（solid state drive，SSD）、嵌入式多媒體卡（embedded multimedia card，eMMC）、行動電話、智慧型電話、個人數位助理（PDA）、可攜式多媒體播放器（PMP）、數位相機、攝錄像機（camcorder）、個人電腦（PC）、伺服器電腦、工作站、膝上型電腦、數位電視（TV）、機上盒（set-top box）、可攜式遊戲控制台、導航系統、可穿戴裝置、物聯網（internet of things，IoT）裝置、萬物聯網（internet of everything，IoE）裝置、電子書、虛擬實境（virtual reality，VR）裝置、擴增實境（augmented reality，AR）裝置、伺服器系統、汽車裝置等。
前述內容是對實例性實施例的例示而不應被解釋為對其進行限制。儘管已經闡述了一些實例性實施例，但熟習此項技術者將容易理解，在本質上不背離本發明概念的情況下，可對所述實例性實施例作出諸多修改。
10:放大器區塊 11、575:局部感測放大器 12:電路 13、MN、MP:電壓開關 14:中繼器 21、22、23、24:虛設子周邊電路/電壓驅動器 100:第一基板 110:下部絕緣膜 112:第一層間絕緣膜 112t:胞元溝渠 114:第二層間絕緣膜 116:第三層間絕緣膜 118:第四層間絕緣膜 120:導電線 130:通道層 132:穿透部分 134A:第一延伸部分 134B:第二延伸部分 140:閘極絕緣層 140t:接觸溝渠 150A:閘極電極/第一閘極電極 150B:閘極電極/第二閘極電極 150t:分隔溝渠 152:第一導電圖案 154:第一障壁導電膜 160A:搭接接墊/第一搭接接墊 160B:搭接接墊/第二搭接接墊 170A:電容器結構/第一電容器結構 170B:電容器結構/第二電容器結構 171:第二導電圖案 172:第二障壁導電膜 173A、173B:下部電極 175:電容器介電層 176:第三導電圖案 177:第三障壁導電膜 178:上部電極 210:配線間絕緣膜 220:第四導電圖案 230:第五導電圖案 240:配線圖案 250:連接通孔 400:記憶體裝置 410:控制邏輯 411:命令解碼器 412:模式暫存器組 420:位址暫存器 430:儲存體控制邏輯 440:列位址多工器 445:再新計數器 450:行位址鎖存器 460:列解碼器 460a～460h:儲存體列解碼器 470:行解碼器 470a～470h:儲存體行解碼器 480、MCA:記憶體胞元陣列 480a～480h:儲存體陣列 485:核心控制電路/感測放大器單元 485a～485h:儲存體核心控制電路 490:輸入-輸出（I/O）閘控電路 495:資料輸入-輸出（I/O）緩衝器 570:局部感測放大器（LSA）電路 580:局部I/O線控制器 581:第一NMOS電晶體 582:第二NMOS電晶體 583:第三NMOS電晶體 584:第四NMOS電晶體 1100:HBM 1110:介面晶粒 1120、1130、1140、1150:DRAM半導體晶粒 1200:行動系統 1210:應用處理器（AP） 1220:連接單元 1230:揮發性記憶體（VM）裝置 1240:非揮發性記憶體（NVM）裝置 1250:使用者介面 1260:電源供應器 A-A、B-B:線 AC1、AC2、AC3、AC4、AC5、AC6、AC7、AC8:陣列行 ADDR:位址 AR1:第一陣列列/陣列列 AR2:第二陣列列/陣列列 AR3、AR4:陣列列 BANK_ADDR:儲存體位址 BEN:儲存體賦能訊號 BL、/BL、BT0、BT1、BT2、BT3:位元線 BLSA:位元線感測放大器 BNR:邊界區 BP、LM0:導電層 CCC、CCC1、CCC2、CCC3、CCC4:核心控制電路 CHANNEL0、CHANNEL1:通道 CMD:命令 COL_ADDR:行位址 CP:胞元電容器 DQ:資料 GIO1、GIOB1:全域I/O線 LA:感測放大器電源供應線 LAB:感測放大器接地線 LIO1、LIOB1:局部I/O線 MC:記憶體胞元 MCC:記憶體核心電路 NSE:N感測訊號 NWE:主字元線 PLSAEN:局部感測賦能訊號/第一局部感測賦能訊號 PMUXON1:第一連接控制訊號 PMUXON2:第二連接控制訊號 PSE:P感測訊號 PT:周邊電路元件/導電圖案 PXIB1、PXIB2、PXIB3、PXIB4、PXID1、PXID2、PXID3、PXID4:訊號 RA、ROW_ADDR:列位址 RE:邊緣區 REF_ADDR:再新列位址 RPC、RPC1、RPC2:電源及控制區 RRD:解碼器區 RSA、RSA1、RSA2:感測放大器區 RWD:字元線驅動器區 SCA:子胞元陣列 SN1、SN2:n型MOS（NMOS）電晶體 SP1、SP2:p型MOS（PMOS）電晶體 SPC、SPC1、SPC2、SPC11、SPC12、SPC13、SPC14、SPC15、SPC16、SPC17、SPC18、SPC21、SPC22、SPC23、SPC24、SPC25、SPC26、SPC27、SPC28、SPC31、SPC32、SPC33、SPC34、SPC35、SPC36、SPC37、SPC38、SPC41、SPC42、SPC43、SPC44、SPC45、SPC46、SPC47、SPC48:子周邊電路 SWD、SWD1、SWD2、SWD3、SWD4:子字元線驅動器 VC:垂直接觸件 VG、VG1、VG2、VG3、VG4:電壓驅動器 VINTA:外部放大器電壓 VSS:接地電壓 WL、WL0、WL3、WL4、WL5、WL6、WL7:字元線 WL1:第一字元線/字元線 WL2:第二字元線/字元線 X:列方向 Y:行方向 Z:垂直方向
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的實例性實施例。 圖1是根據實例性實施例的記憶體核心電路的立體圖。 圖2是示出根據實例性實施例的記憶體核心電路中所包括的子周邊電路的佈局的實例性實施例的圖。 圖3及圖4是示出根據實例性實施例的記憶體核心電路中所包括的核心控制電路的佈局的實例性實施例的圖。 圖5是示出根據實例性實施例的記憶體裝置的方塊圖。 圖6是示出根據實例性實施例的記憶體核心電路的示意性佈局的圖。 圖7是沿著圖6中的線A-A截取的剖視圖。 圖8是沿著圖6中的線B-B截取的剖視圖。 圖9是示出根據實例性實施例的記憶體核心電路的示意性配置的圖。 圖10是示出圖9所示記憶體核心電路中所包括的位元線感測放大器的實例性實施例的圖。 圖11是示出圖9所示記憶體核心電路中所包括的局部感測放大器的實例性實施例的圖。 圖12是示出圖9所示記憶體核心電路中所包括的子字元線驅動器的實例性實施例的圖。 圖13及圖14是示出根據實例性實施例的記憶體核心電路的字元線連接的實例性實施例的圖。 圖15是示出根據實例性實施例的記憶體核心電路的感測放大器區以及電源及控制區的佈局的實例性實施例的圖。 圖16是示出根據實例性實施例的記憶體核心電路的字元線與位元線的連接的實例性實施例的圖。 圖17及圖18是示出根據實例性實施例的記憶體核心電路中所包括的電壓驅動器的排列方式的實例性實施例的圖。 圖19、圖20及圖21是示出根據實例性實施例的記憶體核心電路中所包括的電壓開關的排列方式的實例性實施例的圖。 圖22是示出根據實例性實施例的記憶體裝置的圖。 圖23是示出根據實例性實施例的行動系統的方塊圖。
AC1、AC2、AC3、AC4、AC5、AC6、AC7、AC8:陣列行
AR1:第一陣列列/陣列列
AR2:第二陣列列/陣列列
AR3、AR4:陣列列
CCC:核心控制電路
MCA:記憶體胞元陣列
MCC:記憶體核心電路
SCA:子胞元陣列
SPC:子周邊電路
X:列方向
Y:行方向
Z:垂直方向

Claims (20)

  1. 一種記憶體核心電路，包括： 記憶體胞元陣列，其中具有多個子胞元陣列，所述多個子胞元陣列以由陣列列及陣列行構成的矩陣進行排列；以及 核心控制電路，其中具有多個子周邊電路，所述多個子周邊電路以由陣列列及陣列行構成的矩陣進行排列，使得所述多個子周邊電路中的每一子周邊電路在所述多個子胞元陣列中的對應的子胞元陣列下面延伸； 其中所述多個子胞元陣列中的每一子胞元陣列中包括多個記憶體胞元，所述多個記憶體胞元連接至多條字元線及多條位元線；且 其中所述多個子周邊電路中的每一子周邊電路包括： 多個子字元線驅動器，被配置成對所述多條字元線中的對應的多條字元線進行驅動； 多個位元線感測放大器，被配置成對所述多條位元線中的對應的多條位元線上的電壓進行感測； 列解碼電路，被配置成控制對應的多個子字元線驅動器，以藉此因應於位址而選擇所述多條字元線中的一者； 電源電路，被配置成在所述子周邊電路內供應電源；以及 控制電路，被配置成控制所述子周邊電路的操作。
  2. 如請求項1所述的記憶體核心電路，其中所述多個子周邊電路中的每一子周邊電路被劃分成： 字元線驅動器區，包括所述多個子字元線驅動器； 感測放大器區，包括所述多個位元線感測放大器； 解碼器區，包括所述列解碼電路；以及 電源及控制區，包括所述電源電路及所述控制電路。
  3. 如請求項2所述的記憶體核心電路，其中所述字元線驅動器區、所述感測放大器區、所述解碼器區以及所述電源及控制區在列方向上排列。
  4. 如請求項2所述的記憶體核心電路， 其中所述字元線驅動器區及所述感測放大器區設置於所述多個子周邊電路中的每一子周邊電路的在列方向上的兩個端部處； 其中所述解碼器區在所述列方向上與所述字元線驅動器區相鄰地延伸，且在所述字元線驅動器區與所述感測放大器區之間延伸；並且 其中所述電源及控制區在所述列方向上與所述感測放大器區相鄰地延伸，且在所述字元線驅動器區與所述感測放大器區之間延伸。
  5. 如請求項2所述的記憶體核心電路，其中所述感測放大器區的面積為所述多個子周邊電路中的每一子周邊電路的面積的約一半。
  6. 如請求項2所述的記憶體核心電路，其中所述核心控制電路具有移位結構，使得對於在列方向上相鄰的第一子周邊電路與第二子周邊電路，所述第一子周邊電路的所述字元線驅動器區在所述列方向上與所述第二子周邊電路的所述感測放大器區相鄰地延伸。
  7. 如請求項6所述的記憶體核心電路，其中所述多條字元線中的每一字元線連接至所述多個子周邊電路中設置於同一陣列列中的所有子周邊電路的字元線驅動器區。
  8. 如請求項6所述的記憶體核心電路，其中對於在行方向上彼此相鄰的第三子周邊電路與第四子周邊電路，所述第三子周邊電路的所述感測放大器區在所述行方向上與所述第四子周邊電路的所述字元線驅動器區相鄰地延伸。
  9. 如請求項2所述的記憶體核心電路，其中所述核心控制電路具有鏡像結構，使得對於在列方向上相鄰的第一子周邊電路與第二子周邊電路，（i）所述第一子周邊電路的所述字元線驅動器區在所述列方向上與所述第二子周邊電路的所述字元線驅動器區相鄰，或者（ii）所述第一子周邊電路的所述感測放大器區在所述列方向上與所述第二子周邊電路的所述感測放大器區相鄰。
  10. 如請求項9所述的記憶體核心電路， 其中第一字元線連接至所述多個子周邊電路中的設置於同一陣列列中的所有奇數子周邊電路的字元線驅動器區；且 其中在所述行方向上與所述第一字元線相鄰的第二字元線連接至所述多個子周邊電路中的設置於同一陣列列中的所有偶數子周邊電路的字元線驅動器區。
  11. 如請求項2所述的記憶體核心電路，其中所述感測放大器區包括在行方向上進行排列的多個放大器區塊，所述多個放大器區塊中具有相同數目的位元線感測放大器。
  12. 如請求項11所述的記憶體核心電路，其中所述感測放大器區更包括對局部輸入-輸出線與全域輸入-輸出線進行連接的局部感測放大器；且其中所述局部感測放大器設置於在所述行方向上彼此相鄰的兩個放大器區塊之間。
  13. 如請求項2所述的記憶體核心電路，其中所述核心控制電路更包括： 多個虛設子周邊電路，在列方向上設置於所述核心控制電路的兩個端部處，所述多個虛設子周邊電路中的每一虛設子周邊電路包括字元線驅動器區、所述解碼器區以及所述電源及控制區。
  14. 如請求項13所述的記憶體核心電路，其中所述核心控制電路更包括在邊緣區中延伸的電壓驅動器，使得每一邊緣區位於在行方向上彼此相鄰的兩個虛設子周邊電路之間。
  15. 如請求項2所述的記憶體核心電路，其中所述多條字元線中的每一字元線使用設置於兩個子周邊電路之間的邊界區中的垂直接觸件連接至所述字元線驅動器區中所包括的所述子字元線驅動器，所述兩個子周邊電路在列方向上彼此相鄰地延伸。
  16. 如請求項1所述的記憶體核心電路，其中所述多個記憶體胞元中的每一記憶體胞元包括垂直通道電晶體及在所述垂直通道電晶體上方延伸的胞元電容器。
  17. 一種記憶體核心電路，包括： 記憶體胞元陣列，其中具有多個子胞元陣列，所述多個子胞元陣列排列成包含多個陣列列及多個陣列行的矩陣；以及 核心控制電路，其中具有多個子周邊電路，所述多個子周邊電路排列成包含所述多個陣列列及所述多個陣列行的矩陣，其中所述多個子周邊電路中的每一子周邊電路在所述多個子胞元陣列中的每一對應的子胞元陣列下面延伸； 其中所述多個子胞元陣列中的每一子胞元陣列包括分別連接至多條字元線及多條位元線的多個記憶體胞元；且 其中所述多個子周邊電路中的每一子周邊電路包括： 字元線驅動器區，包括多個子字元線驅動器； 感測放大器區，包括多個位元線感測放大器； 解碼器區，包括列解碼電路；以及 電源及控制區，包括電源電路及控制電路。
  18. 如請求項17所述的記憶體核心電路， 其中所述字元線驅動器區及所述感測放大器區設置於所述多個子周邊電路中的每一子周邊電路的在列方向上的兩個端部處； 其中所述解碼器區在所述列方向上與所述字元線驅動器區相鄰地延伸，且在所述字元線驅動器區與所述感測放大器區之間延伸；並且 其中所述電源及控制區在所述列方向上與所述感測放大器區相鄰地延伸，且在所述字元線驅動器區與所述感測放大器區之間延伸。
  19. 一種記憶體裝置，包括： 記憶體核心電路，位於基板上，所述記憶體核心電路包括： 記憶體胞元陣列，包括多個子胞元陣列，所述多個子胞元陣列排列成包含多個陣列列及多個陣列行的矩陣；以及 核心控制電路，其中具有多個子周邊電路，所述多個子周邊電路排列成由所述多個陣列列及所述多個陣列行構成的矩陣，其中所述多個子周邊電路中的每一子周邊電路在所述多個子胞元陣列中的每一對應的子胞元陣列下面延伸； 其中所述多個子胞元陣列中的每一子胞元陣列包括分別連接至多條字元線及多條位元線的多個記憶體胞元；且 其中所述多個子周邊電路中的每一子周邊電路包括： 字元線驅動器區，包括多個子字元線驅動器； 感測放大器區，包括多個位元線感測放大器； 解碼器區，包括列解碼電路；以及 電源及控制區，包括電源電路及控制電路。
  20. 如請求項19所述的記憶體裝置，其中所述字元線驅動器區、所述感測放大器區、所述解碼器區以及所述電源及控制區在列方向上進行排列。
TW112121096A 2022-09-21 2023-06-06 具有周邊胞元結構的記憶體核心電路和包括其的記憶體裝置 TW202414405A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0119052 2022-09-21
KR1020220119052A KR20240040251A (ko) 2022-09-21 2022-09-21 씨오피 구조를 갖는 메모리 코어 회로 및 이를 포함하는 메모리 장치

Publications (1)

Publication Number Publication Date
TW202414405A true TW202414405A (zh) 2024-04-01

Family

ID=90244101

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112121096A TW202414405A (zh) 2022-09-21 2023-06-06 具有周邊胞元結構的記憶體核心電路和包括其的記憶體裝置

Country Status (4)

Country Link
US (1) US20240096403A1 (zh)
KR (1) KR20240040251A (zh)
CN (1) CN117746944A (zh)
TW (1) TW202414405A (zh)

Also Published As

Publication number Publication date
CN117746944A (zh) 2024-03-22
KR20240040251A (ko) 2024-03-28
US20240096403A1 (en) 2024-03-21

Similar Documents

Publication Publication Date Title
CN110010175B (zh) 存储器设备及形成存储器设备的方法
US8129200B2 (en) Nonvolatile ferroelectric memory device and method for manufacturing the same
US11790972B1 (en) Writing scheme for multi-element gain ferroelectric memory bit-cell with plate-lines parallel to a bit-line and with individual switches and control on the plate-lines of the bit-cell
US8089108B2 (en) Double-gated transistor memory
US7983067B2 (en) Semiconductor memory device with ferroelectric memory
US20070034922A1 (en) Integrated surround gate multifunctional memory device
US20090200601A1 (en) Embedded trap direct tunnel non-volatile memory
KR0175988B1 (ko) 커패시터를 가지는 반도체 장치
CN102768848A (zh) 半导体器件、半导体组件及制造方法
US11922984B2 (en) Memory device having volatile and non-volatile memory cells
KR20170131121A (ko) 반도체 소자
JP2003282823A (ja) 半導体集積回路
US11910618B1 (en) Multi-element ferroelectric gain memory bit-cell having stacked and folded non-planar capacitors
TWI822856B (zh) 半導體記憶裝置
JP3889728B2 (ja) 半導体集積回路装置
US9153596B2 (en) Adjacent wordline disturb reduction using boron/indium implant
CN116367535A (zh) 半导体存储装置
TW202414405A (zh) 具有周邊胞元結構的記憶體核心電路和包括其的記憶體裝置
US20230337418A1 (en) Memory core circuit having cell on periphery structure and memory device including the same
JP6623247B2 (ja) フラッシュメモリおよびその製造方法
TWI810965B (zh) 半導體記憶體裝置
US20070086230A1 (en) Nonvolatile latch circuit and system on chip with the same
US11514954B2 (en) Variable resistance memory devices
TW202345365A (zh) 半導體裝置
CN117858497A (zh) 存储器及其制作方法、存储器系统