CN116367535A - 半导体存储装置 - Google Patents

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CN116367535A CN202211664353.2A CN202211664353A CN116367535A CN 116367535 A CN116367535 A CN 116367535A CN 202211664353 A CN202211664353 A CN 202211664353A CN 116367535 A CN116367535 A CN 116367535A
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Abstract

本发明的实施方式的半导体存储装置具备：衬底，具备沿着第1方向排列的第1区域及第2区域；及多个第1电极，沿着第2方向排列。多个第1电极分别具备：一对第1部分，设置于第1区域，沿着第3方向排列；及第2部分，设置于第2区域，与一对第1部分电连接。另外，半导体存储装置具备：多个第1配线，沿着一第1部分在第1方向上排列；多个第1半导体层，与一第1部分对向，且连接于多个第1配线；多个第1存储器部，经由多个第1半导体层电连接于多个第1配线；多个第2配线，沿着另一第1部分在第1方向上排列；多个第2半导体层，与另一第1部分对向，且连接于多个第2配线；及多个第2存储器部，经由多个第2半导体层电连接于多个第2配线。

Description

半导体存储装置
相关申请
本申请享有以日本专利申请2021-214720号(申请日：2021年12月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
随着半导体存储装置的高集成化，有关半导体存储装置三维化的探讨也在不断推进中。
发明内容
实施方式提供一种能够高集成化的半导体存储装置。
一个实施方式的半导体存储装置具备衬底、多个第1电极、多个第1配线、多个第1半导体层、多个第1存储器部、多个第2配线、多个第2半导体层及多个第2存储器部。衬底具备沿着第1方向排列的第1区域及第2区域。多个第1电极沿着与衬底的表面相交的第2方向排列，且分别具备：一对第1部分，设置于第1区域，沿着第1方向延伸，且沿着与第1方向及第2方向相交的第3方向排列；及第2部分，设置于第2区域，沿着第3方向延伸，且电连接于一对第1部分。多个第1配线沿着多个第1电极的一对第1部分中的一者，在第1方向上排列，且沿着第2方向延伸。多个第1半导体层对应于多个第1电极的一对第1部分中的一者及多个第1配线，沿着第1方向及第2方向排列，与多个第1电极的一对第1部分中的一者对向，且连接于多个第1配线。多个第1存储器部经由多个第1半导体层电连接于多个第1配线。多个第2配线沿着多个第1电极的一对第1部分中的另一者，在第1方向上排列，且沿着第2方向延伸。多个第2半导体层对应于多个第1电极的一对第1部分中的另一者及多个第2配线，沿着第1方向及第2方向排列，与多个第1电极的一对第1部分中的另一者对向，且连接于多个第2配线。多个第2存储器部经由多个第2半导体层电连接于多个第2配线。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的示意性框图。
图2是表示该半导体存储装置的一部分的构成的示意性电路图。
图3是表示该半导体存储装置的一部分的构成的示意性电路图。
图4是表示该半导体存储装置的一部分的构成的示意性俯视图。
图5是表示该半导体存储装置的一部分的构成的示意性立体图。
图6是表示该半导体存储装置的一部分的构成的示意性俯视图。
图7是表示该半导体存储装置的一部分的构成的示意性俯视图。
图8是表示该半导体存储装置的一部分的构成的示意性俯视图。
图9是表示该半导体存储装置的一部分的构成的示意性俯视图。
图10是表示该半导体存储装置的一部分的构成的示意性俯视图。
图11是表示该半导体存储装置的一部分的构成的示意性俯视图。
图12是表示该半导体存储装置的一部分的构成的示意性剖视图。
图13是表示该半导体存储装置的一部分的构成的示意性剖视图。
图14是表示该半导体存储装置的一部分的构成的示意性剖视图。
图15是表示该半导体存储装置的一部分的构成的示意性剖视图。
图16～图50是用来说明第1实施方式的半导体存储装置的制造方法的示意性剖视图。
图51是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
图52是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
图53是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
图54是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
图55是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
图56是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
图57是表示第1实施方式的半导体存储装置的构成例的示意性剖视图。
图58是表示第1实施方式的半导体存储装置的构成例的示意性剖视图。
图59是表示第1实施方式的半导体存储装置的另一构成例的示意性俯视图。
图60是表示第2实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图61是表示第2实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图62是表示第2实施方式的半导体存储装置的另一构成例的示意性俯视图。
图63是表示第3实施方式的半导体存储装置的一部分的构成的示意性电路图。
图64是表示第3实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图65是表示第4实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图66是表示第4实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图67是表示第4实施方式的半导体存储装置的另一构成例的示意性俯视图。
图68是表示第5实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图69是表示第7实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图70～图75是用来说明第7实施方式的半导体存储装置的制造方法的示意性剖视图。
图76是表示第8实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图77是表示第8实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图78是表示第8实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图79是表示第8实施方式的半导体存储装置的另一构成例的示意性俯视图。
图80是表示第9实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图81是表示第9实施方式的半导体存储装置的另一构成例的示意性俯视图。
图82是表示第10实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图83是表示第10实施方式的半导体存储装置的另一构成例的示意性俯视图。
图84是表示第11实施方式的半导体存储装置的一部分的构成的示意性电路图。
图85是表示第11实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图86是表示第11实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。
图87是表示第11实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图88～图99是用来说明第11实施方式的半导体存储装置的制造方法的示意性俯视图。
图100是表示第12实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图101是用来说明第12实施方式的半导体存储装置的制造方法的示意性俯视图。
图102是表示第13实施方式的半导体存储装置的一部分的构成的示意性立体图。
图103是表示第13实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图104是表示第14实施方式的半导体存储装置的一部分的构成的示意性立体图。
图105是表示第14实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图106是用来说明第14实施方式的半导体存储装置的另一构成的示意性剖视图。
图107是用来说明第14实施方式的半导体存储装置的另一构成的示意性剖视图。
图108是表示第15实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图109是表示第15实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图110是表示第15实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图111是表示第15实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图112是用来说明第15实施方式的半导体存储装置的另一构成的示意性剖视图。
图113是表示第16实施方式的半导体存储装置的一部分的构成的示意性仰视图。
图114是表示第16实施方式的半导体存储装置的一部分的构成的示意性仰视图。
图115是表示第17实施方式的半导体存储装置的一部分的构成的示意性电路图。
图116是表示第17实施方式的半导体存储装置的一部分的构成的示意性仰视图。
图117是表示第17实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。
图118是表示第17实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图119是表示第18实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图120是表示第18实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图121是表示第18实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图122～图140是用来说明第18实施方式的半导体存储装置的制造方法的示意性剖视图。
图141是表示第19实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图142是用来说明第20实施方式的半导体存储装置的构成的示意性XY剖视图。
图143是用来说明第20实施方式的半导体存储装置的构成的示意性XY剖视图。
图144是用来说明第21实施方式的半导体存储装置的构成的示意性XY剖视图。
图145是用来说明第21实施方式的半导体存储装置的构成的示意性XY剖视图。
图146是表示第21实施方式的半导体存储装置的存储单元阵列层LMCA21的一部分的构成的示意性俯视图。
图147是表示第21实施方式的半导体存储装置的周边电路层LPC21的一部分的构成的示意性俯视图。
图148是表示第22实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图149是表示第22实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图150是表示第22实施方式的半导体存储装置的周边电路层LPC22的一部分的构成的示意性俯视图。
图151是表示第23实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图152是表示第23实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图153是表示第24实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图154是表示第25实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图155是表示第25实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图156是表示第25实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图157是表示第25实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图158是表示第25实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。
图159是表示第25实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图160是表示第25实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图161是表示第26实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。
图162是表示第26实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。
图163是表示第26实施方式的半导体存储装置的存储单元阵列层LMCA26的一部分的构成的示意性俯视图。
图164是表示第26实施方式的半导体存储装置的周边电路层LPC26的一部分的构成的示意性俯视图。
图165是表示第27实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图166是表示第28实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图167是表示第28实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图168是表示第29实施方式的半导体存储装置的一部分的构成的示意性俯视图。
图169是表示第30实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。
图170是表示第31实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。
图171是用来说明第32实施方式的半导体存储装置的构成的示意性XY剖视图。
图172是用来说明第33实施方式的半导体存储装置的构成的示意性XY剖视图。
图173是用来说明另一实施方式的半导体存储装置的构成的示意性框图。
具体实施方式
其次，参照附图对实施方式的半导体存储装置进行详细说明。此外，以下实施方式说到底仅为一例，并非带有限定本发明的意图而提出。另外，以下附图是示意性的，为了便于说明，有时会省略一部分的构成等。另外，对在多个实施方式中共通的部分标注相同的符号，有时会省略说明。
另外，在本说明书中，提及“半导体存储装置”的情况下，有时指切晶后的存储器芯片，有时指封装后的存储器芯片，有时指存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器芯片的存储器系统。进而，有时指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，在本说明书中，提及第1构成“电连接于”第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为断开状态，第1个晶体管依然“电连接于”第3个晶体管。
另外，在本说明书中，将与衬底的上表面平行的指定方向称为X方向，将与衬底的上表面平行且与X方向垂直的方向称为Y方向，将与衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着指定面的方向称为第1方向，将沿着该指定面与第1方向相交的方向称为第2方向，将与该指定面相交的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一者对应，也可与之不对应。
另外，在本说明书中，“上”或“下”等表述是以衬底为基准的。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，在针对某构成而提及下表面或下端的情况下，是指该构成的衬底侧的面或端部，在提及上表面或上端的情况下，是指该构成的与衬底相反一侧的面或端部。另外，将与X方向或Y方向相交的面称为侧面等。
[第1实施方式]
[电路]
图1是表示第1实施方式的半导体存储装置的构成例的示意性框图。图2是表示第1实施方式的存储单元阵列的构成例的示意性电路图。
如图1所示，第1实施方式的半导体存储装置1具备存储单元阵列11、输入输出电路20、字线驱动器30(图1中标记为WLD)、行解码器34、读写放大器43、指令解码器51、感测单元60、列解码器61、指令地址输入电路70、时钟输入电路81、内部时钟产生电路82及电压产生电路90。
另外，半导体存储装置1具备时钟端子CK、/CK、指令/地址端子CAT、数据端子DQT、数据掩模端子DMT、及电源端子VPP、VDD、VSS、VDDQ、VSSQ等多个外部端子。
此外，本实施方式中，有时会将半导体存储装置1中除了存储单元阵列11以外的构成称为周边电路。
存储单元阵列11如图2所示，分别具备多个字线WL(WL1L、WL2L、WL1R、WL2R)、多个位线BL(BL0～BL2)、/BL(/BL0～/BL2)、与它们连接的多个存储单元MC、及与这多个存储单元MC连接的极板线PL。
存储单元MC分别具备1个单元晶体管TrC及1个单元电容器CpC。有时会将这种存储单元MC的构成称为“1T1C”。如图2所示，单元晶体管TrC的源极端子连接于位线BL、/BL。另外，单元晶体管TrC的漏极端子连接于单元电容器CpC的一端子。另外，单元晶体管TrC的栅极端子连接于字线WL。另外，单元电容器CpC的另一端子连接于极板线PL。
若对字线WL施加低电平或高电平的电压，对位线BL、/BL施加低电平或高电平的电压，则单元晶体管TrC成为接通状态或断开状态。由此，电荷储存于单元电容器CpC，或所储存的电荷被释放。
在第1实施方式的半导体存储装置中，将数据与单元电容器CpC内储存的电荷配对保存。另外，在第1实施方式的半导体存储装置中，为了维持单元电容器CpC内储存的电荷，会进行通过更新电路定期更新单元电容器CpC的电荷的处理。在图1中，为了便于说明，省略了更新电路等。
此外，有时会将存储单元阵列11称为触排。一般来说，DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)具备多个触排。本实施方式中，有时会将多个触排称为存储单元阵列11。
存储单元阵列11内的多个存储单元MC已分别与存储器地址配对。多个外部端子中，指令/地址端子CAT(图1)例如从存储器控制器等外部装置接收存储器地址。指令/地址端子CAT所接收到的存储器地址传送至指令地址输入电路70。指令地址输入电路70接收到存储器地址后，将经过解码的行地址XADD发送至行解码器34，将经过解码的列地址YADD发送至列解码器61。
另外，指令/地址端子CAT例如从存储器控制器等外部装置接收指令。指令/地址端子CAT所接收到的指令传送至指令地址输入电路70。指令地址输入电路70接收到指令后，将所接收到的指令作为内部指令信号ICMD发送至指令解码器51。
指令解码器51包含将内部指令ICMD解码，并产生用来执行内部指令的信号的电路。指令解码器51例如将被激活的指令ACT及更新指令AREF发送至行解码器34。行解码器34按照从指令解码器51接收到的指令ACT及更新指令AREF选择字线WL。行解码器34将表示所选择的字线WL的信号发送至字线驱动器30。
字线驱动器30连接于字线WL(图2)。字线驱动器30接收来自行解码器34的信号，对由该信号指示的字线WL施加低电平或高电平的电压。
另外，指令解码器51例如将读/写指令R/W发送至列解码器61。列解码器61按照从指令解码器51接收到的读/写指令R/W选择位线BL、/BL(图2)。列解码器61将表示所选择的位线BL、/BL的信号发送至感测单元60。
感测单元60连接于位线BL、/BL。感测单元60接收来自列解码器61的信号，对由该信号指示的位线BL、/BL施加低电平或高电平的电压。
读出数据时，通过指令/地址端子CAT将存储器地址及读指令一起接收。由此，从通过存储器地址而指定的存储单元阵列11内的存储单元MC读出数据。读出数据经由感测单元60、读写放大器43及输入输出电路20从数据端子DQT向外部输出。
写入数据时，通过指令/地址端子CAT将存储器地址及写入指令一起接收，并由数据端子DQT接收写入数据。另外，根据需要，由数据掩模端子DMT接收数据掩模。写入数据经由输入输出电路20、读写放大器43及感测单元60发送至存储单元阵列11。由此，写入数据写入至通过存储器地址而指定的存储单元MC。
读写放大器43具备暂时保存读出数据及写入数据的各种锁存电路。
电压产生电路90连接于电源端子VPP、VDD、VSS。电压产生电路90被从电源端子VPP、VDD、VSS供给电源电压，并基于这些电源电压产生各种内部电压VOD、VARY、VPERI。内部电压VOD、VARY主要用于感测放大器电路SA，内部电压VPERI用于其他周边电路。
另外，输入输出电路20连接于电源端子VDDQ、VSSQ。电源端子VDDQ、VSSQ被以输入输出电路20中产生的电源噪音不会传递至其他电路模块的方式供给专用的电源电压。此外，供给至电源端子VDDQ、VSSQ的电源电压也可为与供给至电源端子VDD、VSS的电源电压相同的电压。
时钟端子CK、/CK被输入互补的外部时钟信号。外部时钟信号供给至内部时钟产生电路82。内部时钟产生电路82产生内部时钟信号ICLK。内部时钟信号ICLK供给至内部时钟产生电路82及指令解码器51。
若内部时钟产生电路82通过来自指令地址输入电路70的时钟赋能而被启用，则产生各种内部时钟信号LCLK。内部时钟信号LCLK用以计测各种内部动作的时序。例如，内部时钟信号LCLK输出至输入输出电路20。输入输出电路20基于所输入的内部时钟信号LCLK，从数据端子DQT收发数据。
[感测放大器电路的构成]
其次，参照图3对感测单元60中的感测放大器电路SA的构成例进行说明。图3是表示包含感测放大器电路SA的电路构成例的电路图。
如图3所示，位线BL(图2)、及与位线BL成对的位线/BL(图2)分别连接于感测单元60中的感测放大器电路SA。
感测放大器电路SA包含晶体管TR51～TR54。晶体管TR51、TR53是低耐压P通道MOS(Metal Oxide Semiconductor，金氧半导体)晶体管，晶体管TR52、TR54是低耐压N通道MOS晶体管。
晶体管TR51的源极端子连接于被供给感测信号SAP的信号线，晶体管TR51的漏极端子连接于晶体管TR52的漏极端子。晶体管TR52的源极端子连接于被供给感测信号SAN的信号线。另外，在晶体管TR51、TR52之间(晶体管TR51的漏极端子与晶体管TR52的漏极端子的连接点)连接着位线BL。
晶体管TR53的源极端子连接于被供给感测信号SAP的信号线，晶体管TR53的漏极端子连接于晶体管TR54的漏极端子。晶体管TR54的源极端子连接于被供给感测信号SAN的信号线。另外，在晶体管TR53、TR54之间(晶体管TR53的漏极端子与晶体管TR54的漏极端子的连接点)连接着位线/BL。
另外，晶体管TR51、TR52的栅极端子(栅极电极)连接于晶体管TR53、TR54的漏极端子，晶体管TR53、TR54的栅极端子(栅极电极)连接于晶体管TR51、TR52的漏极端子。
在比感测放大器电路SA靠下游侧的位线BL、/BL连接着列开关YSW。列开关YSW包含晶体管TR71、TR72。晶体管TR71、TR72是低耐压N通道MOS晶体管。
晶体管TR71的漏极端子连接于位线BL，晶体管TR71的源极端子连接于局域输入输出线LIOT。晶体管TR72的漏极端子连接于位线/BL，晶体管TR72的源极端子连接于局域输入输出线LIOB。晶体管TR71、TR72的栅极端子(栅极电极)连接于被供给列选择信号YS的信号线。
如此，感测放大器电路SA经由列开关YSW连接于局域输入输出线LIOT、LIOB。传输栅极TG连接于局域输入输出线LIOT、LIOB，并且连接于主输入输出线MIOT、MIOB。传输栅极TG作为开关发挥作用。主输入输出线MIOT、MIOB连接于读写放大器43(图1)。
比列开关YSW(图3)靠下游侧的位线BL、/BL与均衡电路EQ连接。均衡电路EQ包含晶体管TR81～TR83。晶体管TR81～TR83是低耐压N通道MOS晶体管。
晶体管TR81的漏极端子连接于位线BL，晶体管TR81的源极端子连接于晶体管TR82的源极端子。晶体管TR82的漏极端子连接于位线/BL。另外，在晶体管TR81、TR82的源极端子连接着被供给均衡电压VBLEQ的电源线。均衡电压VBLEQ的大小是感测放大器电路SA用的电源电压VDDSA的1/2。
晶体管TR83的一端子连接于位线BL，晶体管TR83的另一端子连接于位线/BL。晶体管TR81～TR83的栅极端子(栅极电极)连接于被供给均衡信号BLEQ的信号线。
其次，对包含所述感测放大器电路SA的电路的动作进行说明。
通常，在稳定状态下，均衡信号BLEQ会被驱动至高电平。由此，均衡电路EQ的晶体管TR81～TR83成为接通状态，位线BL、/BL被均衡至预充电电位。
其次，发布活动指令ACT后，均衡会被解除，并且基于所输入的行地址XADD，对应的字线WL会被字线驱动器30驱动至VPP电平。均衡的解除，也就是均衡电路EQ的非启动状态会从发布活动指令ACT起一直持续至发布预充电指令为止。
字线WL会被驱动至VPP电平，对应的存储单元MC的单元晶体管TrC成为接通状态。因此，该存储单元MC的单元电容器CpC的一电极与位线BL或位线/BL导通。结果，位线BL或位线/BL的电位根据存储单元MC的单元电容器CpC的电荷而略微变化。在图3的例子中，示出了位线BL的电位略微上升的情况。
之后，在指定时序，感测信号SAP、SAN分别变成低电平及高电平，感测放大器电路SA被启动。结果，位线BL、/BL的电位差放大。在图3的例子中，示出了位线BL被驱动至高电平，位线/BL被驱动至低电平的情况。
其次，发布读指令后，根据同步于读指令而输入的列地址YADD，对应的列选择信号YS变成高电平。在列选择信号YS被激活前的时间点，局域输入输出线LIOT、LIOB被预充电至电源电压VCC。
列选择信号YS被激活后，列开关YSW的晶体管TR71、TR72成为接通状态，因此位线BL、/BL与对应的局域输入输出线LIOT、LIOB导通。结果，局域输入输出线LIOT维持于预充电电平，局域输入输出线LIOB从预充电电平下降至低电平。
传输栅极TG成为接通状态后，局域输入输出线LIOT、LIOB与主输入输出线MIOT、MIOB导通。结果，主输入输出线MIOT维持于预充电电平，主输入输出线MIOB从预充电电平下降至低电平。
通过以上动作，从存储单元MC读出数据。
[晶体管的构成]
其次，参照图4对感测放大器电路SA中包含的晶体管TRd的物理构成例进行说明。图4是表示感测放大器电路中包含的晶体管的布局的一例的示意图。此外，多个晶体管TRd形成于半导体衬底(例如，将参照图5等在下文加以叙述的半导体衬底100)上。
如图4所示，在半导体衬底100的表面，设置有沿着X方向及Y方向呈栅格状配置的多个元件区域AAd。这多个元件区域AAd分别作为多个晶体管TRd的源极区域、漏极区域及通道区域发挥作用。这多个元件区域AAd通过元件分离部STId彼此电分隔。
在各个元件区域AAd上配置有沿着X方向排列的多个栅极电极GCd。图4的例子中，在1个元件区域AAd上配置有2个栅极电极GCd。此外，元件区域AAd在2个栅极电极GCd之间夹着的区域内沿着Y方向延伸，且与邻接的元件区域AAd连接。
在栅极电极GCd连接着栅极接点CGd。在1个元件区域AAd连接着多个接触电极CSd。
在沿着X方向排列的2个栅极电极GCd的外侧，设置有作为漏极端子发挥作用的接触电极CSd。作为漏极端子发挥作用的接触电极CSd分别连接于位线BL或位线/BL。
在沿着X方向排列的2个栅极电极GCd的内侧，设置有作为源极端子发挥作用的接触电极CSd。作为源极端子发挥作用的接触电极CSd也配置于在Y方向上相互连接的元件区域AAd的连接部分。
作为在X方向上邻接的晶体管TRd彼此之间共有的源极端子发挥作用的接触电极CSd共通连接于被供给感测信号SAP的信号线、或被供给感测信号SAN的信号线。具体来说，在晶体管TRd为P通道MOS晶体管的情况下，源极侧的接触电极CSd连接于被供给感测信号SAP的信号线。在晶体管TRd为N通道MOS晶体管的情况下，源极侧的接触电极CSd连接于被供给感测信号SAN的信号线。被供给感测信号SAP的信号线、或被供给感测信号SAN的信号线也可沿着X方向延伸。
[结构]
图5是表示第1实施方式的半导体存储装置的一部分的构成的示意性立体图。如图5所示，本实施方式的半导体存储装置具备半导体衬底100、设置于半导体衬底100的上方的周边电路层LPC、设置于周边电路层LPC的上方的存储单元阵列层LMCA、及配线层LPAD。
半导体衬底100例如包含具有硼(B)等P型杂质的P型硅(Si)。例如，在半导体衬底100的表面，设置有包含磷(P)等N型杂质的N型井区域、包含硼(B)等P型杂质的P型井区域、及未设置N型井区域100N与P型井区域100P的半导体衬底区域。另外，在半导体衬底100的表面，设置有参照图4所说明的元件区域AAd及元件分离部STId。
在周边电路层LPC，设置有构成周边电路的多个电极及配线。这多个电极中的一部分与半导体衬底100的表面对向，作为晶体管或电容器的一部分发挥作用。
关于存储单元阵列层LMCA中的构成，将在下文加以叙述。
在配线层LPAD设置有沿着X方向及Y方向排列的多个外部焊垫电极P。这多个外部焊垫电极P中的一部分例如用于电力的供给。另外，这多个外部焊垫电极P中的一部分例如用于数据的收发。另外，这多个外部焊垫电极P中的一部分例如用于半导体存储装置的控制。另外，这多个外部焊垫电极P中的一部分未被分配功能。
图6是表示存储单元阵列层LMCA的构成的示意性俯视图。存储单元阵列层LMCA具备沿着X方向及Y方向排列的多个存储单元阵列11。图示的例子中，在存储单元阵列层LMCA设置有8×8＝64个存储单元阵列11。在存储单元阵列层LMCA的Y方向中央设置有接点等配线，而未设置存储单元阵列11。
图7是图6中的A所示部分的示意性放大图。如图7所示，存储单元阵列11具备沿着X方向排列的多个存储单元区域RMC。另外，在沿着X方向排列的多个存储单元区域RMC之间的区域中从X方向负侧数第奇数个区域，设置有字线连接区域RWL。另外，在存储单元阵列11的Y方向的端部设置有位线连接区域RBL。
第1实施方式中，位线连接区域RBL仅设置于存储单元阵列11的Y方向的一端部。另外，第1实施方式中，在Y方向上相邻的2个存储单元阵列11中的一者包含位线BL，另一者包含位线/BL。这些位线BL、/BL连接于共通的感测放大器电路SA。因此，在这2个存储单元阵列11中，位线连接区域RBL配置于共通的感测放大器电路SA的附近。例如，在图7的例子中，设置于Y方向正侧的存储单元阵列11的位线连接区域RBL设置在存储单元阵列11的Y方向负侧的端部。另外，设置于Y方向负侧的存储单元阵列11的位线连接区域RBL设置在存储单元阵列11的Y方向正侧的端部。
图8是表示存储单元阵列11的构成的示意性俯视图。图7的例子中，在各存储单元阵列11设置有4个存储单元区域RMC，但存储单元区域RMC的数量并不限于4个。各存储单元阵列11例如也可如图8中所例示般，具备更多存储单元区域RMC及多个字线连接区域RWL。
图9是表示周边电路层LPC的构成的示意性俯视图。图9示出了从Z方向观察与图7重叠的区域的构成。另外，图9中示出了4个从Z方向观察与存储单元阵列11重叠的区域R11。周边电路层LPC具备对应于存储单元阵列11沿着X方向及Y方向排列的多个区域R11。在各区域R11分别设置有字线驱动器WLD(图1的字线驱动器30)。另外，在沿着Y方向排列的多个字线驱动器WLD之间的区域中从Y方向的一侧(例如，Y方向正侧)数第奇数个区域，设置有感测放大器电路SA。设置感测放大器电路SA的位置从上方观察与位线连接区域RBL(图7)重叠。
图10及图11是图8中的B所示部分的示意性放大图。图12是表示从Z方向观察与图10及图11重叠的区域的构成的示意性XY剖视图。图13是将图12所示的结构沿着C-C′线切断，再沿着箭头的方向观察所见的示意性剖视图。图14是将图12所示的结构沿着D-D′线切断，再沿着箭头的方向观察所见的示意性剖视图。图15是将图12所示的结构沿着E-E′线切断，再沿着箭头的方向观察所见的示意性剖视图。此外，图12是将图13及图15所示的结构沿着F-F′线切断，再沿着箭头的方向观察所见的示意性剖视图。
例如，如图13所示，存储单元阵列11具备沿着Z方向交替地排列的多个存储器层ML及氧化硅(SiO2)等绝缘层101。另外，在这多个存储器层ML及绝缘层101的上方设置有氧化硅(SiO2)等绝缘层105。
如图12所示，存储器层ML具备设置于存储单元区域RMC，且沿着Y方向交替地排列的多个电容器结构110及氧化硅(SiO2)等绝缘层102。电容器结构110具备电极111、112、及设置于它们之间的绝缘层113。
电极111作为单元电容器CpC(图2)的一电极发挥作用。电极111沿着X方向延伸。电极111的X方向上的一端部连接于极板线PL。电极111、112例如可包含多晶硅(Poly-Si)、钨(W)、氮化钨(WN)、硅化钨(WSi)、氮硅化钨(WSiN)、钼(Mo)、氮化钼(MoN)、铱(Ir)、氧化铱(IrO)、钌(Ru)、氧化钌(RuO)、氮化钽(TaN)、氮化钛(TiN)、氮硅化钛(TiSiN)、氮化钌钛(RuTiN)等，也可包含其他导电性材料，还可包含多种导电性材料的积层膜。
此外，极板线PL沿着Y方向及Z方向延伸，将多个存储器层ML在X方向上分断。极板线PL的X方向上的一侧及另一侧的侧面分别连接于与多个存储器层ML及多个电容器结构110对应的多个电极111。极板线PL例如也可包含与电极111相同的材料。
电极112作为单元电容器CpC(图2)的另一电极发挥作用。电极112对向于电极111的外周面(上下表面及Y方向的两侧面)，且沿着电极111的外周面在X方向上延伸。电极112的X方向上的一端部连接于下述半导体层121。电极112例如也可包含与电极111相同的材料。
绝缘层113设置于电极111、112之间。绝缘层113使电极111、112绝缘。绝缘层113例如可包含氧化铝(AlO)、氧化锆(ZrO)、氧化铪(HfO)、氧化铌(NbO)、氧化钽(TaO)、钛酸锶钡(BST)、锆钛酸铅(PZT)、钽酸锶铋(SBT)或其他绝缘性金属氧化物，也可包含其他绝缘性材料，还可为ZrHfO、ZrAlO、ZrNbO等混合物。另外，绝缘层113也可包含氧化锆、氧化铝及氧化锆的积层膜(ZAZ)、ZrHfO、ZrAlO及ZrNbO的积层膜等多种绝缘性材料的积层膜。另外，绝缘层113也可为铁电体。
另外，如图12所示，存储器层ML具备设置于字线连接区域RWL，且沿着Y方向排列的多个晶体管结构120。晶体管结构120具备半导体层121。另外，在字线连接区域RWL，设置有导电层122、及设置于该导电层122的外周面的绝缘层123。
半导体层121作为单元晶体管TrC(图2)的通道区域等发挥作用。半导体层121沿着X方向延伸。半导体层121例如可包含硅(Si)、锗(Ge)、碳(C)、氧化锌锡(ZnSnO：一般称为“ZTO”)、氧化铟锌(InZnO：一般称为“IZO”)、氧化铟镓锌(InGaZnO：一般称为“IGZO”)、氧化铟镓硅(InGaSiO：一般称为“IGSO”)、氧化铟钨(InWO：一般称为“IWO”)、或其他半导体材料，也可包含多种半导体材料的积层膜。
导电层122作为沿着Z方向排列的多个单元晶体管TrC(图2)的栅极电极、及字线WL发挥作用。导电层122对应于沿着Y方向排列的多个晶体管结构120而设置有多个。如图14所示，导电层122贯通多个存储器层ML沿着Z方向延伸。另外，导电层122具备与多个晶体管结构120的外周面(上下表面及Y方向的两侧面)对向的对向面124。对向面124在如图14中所例示的YZ截面，将半导体层121的外周面遍及全周地覆盖。导电层122例如可包含多晶硅(Poly-Si)、钨(W)、氮化钨(WN)、硅化钨(WSi)、氮硅化钨(WSiN)、钼(Mo)、氮化钼(MoN)、铱(Ir)、氧化铱(IrO)、钌(Ru)、氧化钌(RuO)、氮化钽(TaN)、氮化钛(TiN)、氮硅化钛(TiSiN)、氮化钌钛(RuTiN)等，也可包含其他导电性材料，还可包含多种导电性材料的积层膜。
此外，如图10所示，在字线连接区域RWL设置有与多个导电层122分别连接的多个接触电极CWL。如图11所示，沿着X方向排列的多个导电层122连接于共通的全域字线GWL，向X方向引出，且连接于字线驱动器WLD。
绝缘层123作为单元晶体管TrC的栅极绝缘膜发挥作用。绝缘层123具备覆盖导电层122的外周面的部分、及设置于半导体层121与导电层122之间的部分。绝缘层123使半导体层121与导电层122绝缘。绝缘层123例如可包含氧化铝(AlO)、氧化锆(ZrO)、氧化铪(HfO)、氧化铌(NbO)、氧化钽(TaO)、钛酸锶钡(BST)、锆钛酸铅(PZT)、钽酸锶铋(SBT)或其他绝缘性金属氧化物，也可包含其他绝缘性材料，还可为ZrHfO、ZrAlO、ZrNbO等混合物。绝缘层123也可包含多种绝缘性材料的积层膜。绝缘层123例如也可包含与绝缘层113相同的材料。
另外，如图12所示，存储器层ML具备设置于字线连接区域RWL，沿着X方向排列，且沿着Y方向延伸的2个导电层130。另外，在沿着X方向排列的2个导电层130之间设置有氧化硅(SiO2)等绝缘层103。
导电层130作为位线BL、/BL发挥作用。导电层130例如可包含多晶硅(Poly-Si)、钨(W)、氮化钨(WN)、硅化钨(WSi)、氮硅化钨(WSiN)、钼(Mo)、氮化钼(MoN)、铱(Ir)、氧化铱(IrO)、钌(Ru)、氧化钌(RuO)、氮化钽(TaN)、氮化钛(TiN)、氮硅化钛(TiSiN)、氮化钌钛(RuTiN)等，也可包含其他导电性材料，还可包含氮化钛(TiN)与钨(W)的积层膜等多种导电性材料的积层膜。
另外，如图12所示，存储器层ML具备设置于位线连接区域RBL，且沿着X方向延伸的导电层140。另外，在导电层140的Y方向的侧面设置有氧化硅(SiO2)等绝缘层104。
在图12的例子中，导电层140连接于导电层130的Y方向的端部。导电层140例如也可包含与导电层130相同的材料。此外，在图12的例子中，沿着X方向排列的多个导电层140在各个存储单元区域RMC之间分别电独立。
此外，本实施方式中，导电层130、140是连续的一个导电层的一部分。图12中例示出了大致L字状的导电层。导电层130是该导电层中设置于字线连接区域RWL的部分。导电层140是该导电层中设置于位线连接区域RBL的部分。
另外，例如，如图10所示，在位线连接区域RBL，设置有多个导电层140的阶台部T、及与这多个阶台部T连接的多个接触电极CBL。
阶台部T例如表示如图15所示沿着Z方向积层的多个导电层140的上表面中从上方(Z方向正侧)观察不与其他导电层140重叠的部分。另外，在多个阶台部T的上方设置有氧化硅(SiO2)等绝缘层106。
接触电极CBL对应于多个阶台部T沿着X方向排列。接触电极CBL分别贯通绝缘层106及绝缘层101沿着Z方向延伸，且在下端连接于导电层140的阶台部T。接触电极CBL例如可包含氮化钛(TiN)等，也可包含其他导电性材料，还可包含氮化钛(TiN)与钨(W)的积层膜等多种导电性材料的积层膜。此外，如图11所示，这多个接触电极CBL分别连接于多个配线WBL之一，且向Y方向引出。这多个配线WBL沿着X方向排列，且沿着Y方向延伸。
[效果]
如参照图12等所说明般，第1实施方式的半导体存储装置具备沿着Y方向延伸的导电层130、及沿着X方向延伸的导电层140，以此形成作为位线BL发挥作用的构成。另外，在位线连接区域RBL设置有沿着X方向排列的多个接触电极CBL，这多个接触电极CBL分别连接于导电层140的阶台部T。根据这种构成，例如与多个接触电极CBL沿着Y方向排列的构成相比，由于存储单元阵列层LMCA的形状为矩形，所以芯片整体的布局变得容易，有时有助于节省空间。
[制造方法]
图16～图50是用来说明第1实施方式的半导体存储装置的制造方法的示意性剖视图。图17、图19、图21、图23、图25、图27、图29～图31、图33、图35、图37、图39、图41、图43、图45及图48示出了图12所示的部分。图16、图18、图20、图22、图24、图26、图32、图34、图36、图38、图40、图42、图44、图46及图49示出了图13所示的部分。图47及图50示出了图14所示的部分。图28示出了图15所示的部分。
在该制造方法中，例如，如图16所示，交替地形成多个绝缘层101及多个牺牲层MLA。牺牲层MLA例如包含氮化硅(Si3N4)等。另外，在这些构成的上方形成绝缘层105。该步骤例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等而进行。
其次，例如，如图17及图18所示，在与绝缘层103、104对应的位置形成开口103A、104A。如图17所示，开口103A沿着Y方向延伸，开口104A沿着X方向延伸。另外，如图18所示，开口103A沿着Z方向延伸，贯通沿着Z方向排列的多个绝缘层101及多个牺牲层MLA，将这些构成在X方向上分断。虽省略了图示，但开口104A也沿着Z方向延伸，贯通沿着Z方向排列的多个绝缘层101及多个牺牲层MLA，将这些构成在Y方向上分断。该步骤例如通过RIE(Reactive Ion Etching，反应性离子蚀刻)等而进行。
其次，例如，如图19及图20所示，经由开口103A、104A将牺牲层MLA的一部分去除。由此，在开口103A、104A的附近形成凹部130A、140A，从而绝缘层101的上下表面的一部分露出。凹部130A沿着开口103A在Y方向上延伸。凹部140A沿着开口104A在X方向上延伸。该步骤例如通过湿式蚀刻等而进行。
其次，例如，如图21及图22所示，形成导电层130B。导电层130B要形成为能够埋入凹部130A、140A的程度那么厚。另外，导电层130B要形成为不会埋入开口103A、104A的程度那么薄。该步骤例如通过CVD等而进行。
其次，例如，如图23及图24所示，将导电层130B的一部分去除，形成多个导电层130、140。在该步骤中，使导电层130B中形成于凹部130A、140A内的部分保留，且将导电层130B去除至多个绝缘层101的X方向及Y方向的侧面露出的程度。该步骤例如通过湿式蚀刻等而进行。
其次，例如，如图25及图26所示，形成绝缘层103、104。该步骤例如通过CVD等而进行。
其次，例如，如图27及图28所示，将导电层140的一部分去除，形成多个阶台部T。在该步骤中，例如重复进行将抗蚀剂细化、以及通过蚀刻等将导电层140及绝缘层101去除的操作。另外，在多个阶台部T的上方形成绝缘层106。该步骤例如通过CVD等而进行。
其次，例如，如图29所示，在与绝缘层102对应的位置形成开口102A。开口102A沿着X方向延伸，且沿着Y方向排列。另外，开口102A贯通沿着Z方向排列的多个绝缘层101及多个牺牲层MLA，将这些构成在Y方向上分断。该步骤例如通过RIE等而进行。
其次，例如，如图30所示，形成绝缘层102。该步骤例如通过CVD等而进行。
其次，例如，如图31及图32所示，在与极板线PL对应的位置形成开口PLA。例如，如图31所示，开口PLA沿着Y方向延伸。另外，开口PLA贯通沿着Z方向排列的多个绝缘层101及多个牺牲层MLA，将这些构成在X方向上分断。该步骤例如通过RIE等而进行。
其次，例如，如图33及图34所示，经由开口PLA将牺牲层MLA去除，使绝缘层101的上下表面、绝缘层102的Y方向的两侧面、及导电层130的X方向的侧面露出。由此，在与电容器结构110及半导体层121对应的位置形成开口110A。该步骤例如通过湿式蚀刻等而进行。
其次，例如，如图35及图36所示，形成半导体层121。该步骤例如可通过起始于导电层130的露出面的外延生长、或作为以金属为结晶化生长端的固相生长技术的MILC(MetalInduced Lateral Crystallization，金属诱导横向晶化)而进行，也可通过其他结晶生长法而进行，还可通过结晶生长法以外的方法而进行。可在一个步骤当中形成结晶质的半导体层121，也可在形成非晶质的半导体层121后再通过热处理使其结晶化。半导体层121可为多晶，也可为单晶。
其次，例如，如图37及图38所示，在开口PLA及开口110A的内部形成导电层112A及牺牲层110B。导电层112A及牺牲层110B要形成为能够埋入开口110A的程度那么厚。另外，导电层112A及牺牲层110B要形成为不会埋入开口PLA的程度那么薄。该步骤例如通过CVD等而进行。
其次，例如，如图39及图40所示，将导电层112A及牺牲层110B的一部分去除。在该步骤中，使导电层112A及牺牲层110B中形成于开口110A内的部分保留，且将导电层112A及牺牲层110B去除至开口PLA中多个绝缘层101、102的X方向的侧面露出的程度。通过该步骤，形成多个导电层112A。该步骤例如通过湿式蚀刻等而进行。
其次，例如，如图41及图42所示，将牺牲层110B去除。该步骤例如通过湿式蚀刻等而进行。
其次，例如，如图43及图44所示，在开口PLA及开口110A的内部形成绝缘层113、电极111及极板线PL。该步骤例如通过CVD等而进行。
其次，例如，如图45～图47所示，在与多个导电层122对应的位置形成多个开口122A。如图47所示，开口122A贯通绝缘层105及绝缘层102沿着Z方向延伸，使沿着Z方向排列的多个半导体层121的Y方向的侧面露出。该步骤例如通过RIE等而进行。
其次，例如，如图48～图50所示，经由开口122A将绝缘层101的一部分去除。如图49及图50所示，在该步骤中，沿着Z方向排列的多个半导体层121的上表面及下表面露出。另外，如图48所示，开口122A的X方向及Y方向上的宽度扩大。
其次，例如，如图13及图14所示，在开口122A的内部形成绝缘层123及导电层122。该步骤例如通过CVD等而进行。
其次，例如，如图12及图15所示，形成接触电极CBL。该步骤例如通过RIE等及CVD等而进行。
[变化例]
图51是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。图52是将图51所示的结构沿着D-D′线切断，再沿着箭头的方向观察所见的示意性剖视图。在图12及图14的例子中，导电层140与位于Y端部的电容器结构110之间、在Y方向上相邻的2个电容器结构110之间、及在Y方向上相邻的2个晶体管结构120之间的区域被绝缘层102埋入。但如图51及图52所示，也可在这种区域设置空隙AG。如图51所示，形成于导电层140与位于Y端部的电容器结构110之间的空隙AG的宽度WAG0比形成于在Y方向上相邻的2个电容器结构110之间的空隙AG的宽度WAG1大。另外，如图51所示，形成于在Y方向上相邻的2个电容器结构110之间的空隙AG的宽度WAG1比形成于在Y方向上相邻的2个晶体管结构120之间的空隙AG的宽度WAG2大。
图53是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
在与图18对应的步骤中，也可形成X方向的宽度从下方朝向上方扩径的开口103A。该情况下，如图53所示，绝缘层103的X方向上的宽度也可从下方朝向上方扩径。例如，在图53的例子中，将与位于最下层的导电层130对应的高度位置的绝缘层103的X方向的宽度标示为宽度W111。另外，将与位于最上层的导电层130对应的高度位置的绝缘层103的X方向的宽度标示为宽度W113。另外，将与设置于它们中间的2个导电层130中的一者对应的高度位置的绝缘层103的X方向的宽度标示为宽度W112。宽度W113大于宽度W112。宽度W112大于宽度W111。
这里，在参照图19及图20所说明的步骤中，凹部130A形成于与开口103A的X方向上的侧面相距一定距离的范围内。另外，在参照图21～图24所说明的步骤中，导电层130形成于凹部130A的内部。因此，导电层130沿着绝缘层103的X方向上的侧面形成。同样地，半导体层121形成于与导电层130的X方向上的侧面相距一定距离的范围内。
另外，在与图32对应的步骤中，也可形成X方向的宽度从下方到某高度位置扩径，从某高度位置到进而另一高度位置变小，进而从另一高度位置朝向上方扩径的开口PLA。该情况下，如图53所示，极板线PL的X方向上的宽度也可从下方到某高度位置扩径，从某高度位置到进而另一高度位置变小，进而从另一高度位置朝向上方扩径。例如，在图53的例子中，将与位于最下层的导电层130对应的高度位置的极板线PL的X方向的宽度标示为宽度W121。另外，将与位于最上层的导电层130对应的高度位置的极板线PL的X方向的宽度标示为宽度W123。另外，将与设置于它们中间的2个导电层130中的一者对应的高度位置的极板线PL的X方向的宽度标示为宽度W122。另外，将极板线PL的上端的X方向的宽度标示为宽度W124。宽度W124大于宽度W123。宽度W123小于宽度W122。宽度W122大于宽度W121。
根据这种构成，在极板线PL的X方向上的宽度从下方到上方变小的高度位置的区域内，能抑制电极111、112的X方向上的宽度的差异。由此，能抑制存储单元MC的特性变动。
另外，在图53的例子中，绝缘层103的X方向上的宽度的差异大小小于极板线PL的X方向上的宽度的差异大小。例如，在图53的例子中，宽度W113与宽度W111的差量小于宽度W122与宽度W121的差量。
这里，欲抑制绝缘层103及极板线PL两者的X方向上的宽度的差异时，形成开口103A、PLA有时会较费时间。这里，若绝缘层103的X方向上的宽度的差异变大，则在X方向上相邻的导电层130彼此的距离的差异变大。由于导电层130作为位线BL、/BL发挥作用，所以认为这种距离的差异对特性变动的影响相对较大。另一方面，认为极板线PL的X方向上的宽度的差异对特性变动的影响相对较小。因此，在图53的例子中，既抑制了绝缘层103的X方向上的宽度的差异，又高速形成了与极板线PL对应的开口PLA。
图54是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
绝缘层103的X方向上的宽度也可从下方到某高度位置扩径，从某高度位置朝向上方变小。例如，在图54的例子中，将与位于最下层的导电层130对应的高度位置的绝缘层103的X方向的宽度标示为宽度W211。另外，将与位于最上层的导电层130对应的高度位置的绝缘层103的X方向的宽度标示为宽度W213。另外，将与设置于它们中间的2个导电层130中的一者对应的高度位置的绝缘层103的X方向的宽度标示为宽度W212。宽度W213小于宽度W212。宽度W212大于宽度W211。
另外，极板线PL的X方向上的宽度也可从下方朝向上方扩径。例如，在图54的例子中，将与位于最下层的导电层130对应的高度位置的极板线PL的X方向的宽度标示为宽度W221。另外，将与位于最上层的导电层130对应的高度位置的极板线PL的X方向的宽度标示为宽度W223。另外，将与设置于它们中间的2个导电层130中的一者对应的高度位置的极板线PL的X方向的宽度标示为宽度W222。宽度W223大于宽度W222。宽度W222大于宽度W221。
另外，在图54的例子中同样地，绝缘层103的X方向上的宽度的差异大小小于极板线PL的X方向上的宽度的差异大小。
图55是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
绝缘层103的X方向上的宽度也可从下方到某高度位置扩径，从某高度位置到进而另一高度位置变小，进而从另一高度位置朝向上方扩径。例如，在图55的例子中，将与位于最下层的导电层130对应的高度位置的绝缘层103的X方向的宽度标示为宽度W311。另外，将与位于最上层的导电层130对应的高度位置的绝缘层103的X方向的宽度标示为宽度W313。另外，将与设置于它们中间的2个导电层130中的一者对应的高度位置的绝缘层103的X方向的宽度标示为宽度W312。另外，将绝缘层103的上端的X方向的宽度标示为宽度W314。宽度W314大于宽度W313。宽度W313小于宽度W312。宽度W312大于宽度W311。
另外，极板线PL的X方向上的宽度也可从下方到某高度位置扩径，从某高度位置朝向上方变小。例如，在图55的例子中，将与位于最下层的导电层130对应的高度位置的极板线PL的X方向的宽度标示为宽度W321。另外，将与位于最上层的导电层130对应的高度位置的极板线PL的X方向的宽度标示为宽度W323。另外，将与设置于它们中间的2个导电层130中的一者对应的高度位置的极板线PL的X方向的宽度标示为宽度W322。宽度W323小于宽度W322。宽度W322大于宽度W321。
另外，在图55的例子中同样地，绝缘层103的X方向上的宽度的差异大小小于极板线PL的X方向上的宽度的差异大小。
图56是表示第1实施方式的半导体存储装置的另一构成例的示意性剖视图。
绝缘层103也可具备沿着Z方向排列的2个以上区域。另外，这些区域的X方向上的宽度也可分别从下方朝向上方扩径。例如，在图56的例子中，将设置于与绝缘层103的下方的区域对应的高度位置的多个导电层130中位于最下层者的高度位置的绝缘层103的X方向的宽度标示为宽度W411。另外，将设置于与绝缘层103的下方的区域对应的高度位置的多个导电层130中位于最上层者的高度位置的绝缘层103的X方向的宽度标示为宽度W412。另外，将设置于与绝缘层103的上方的区域对应的高度位置的多个导电层130中位于最下层者的高度位置的绝缘层103的X方向的宽度标示为宽度W413。另外，将设置于与绝缘层103的上方的区域对应的高度位置的多个导电层130中位于最上层者的高度位置的绝缘层103的X方向的宽度标示为宽度W414。宽度W414大于宽度W413。宽度W413小于宽度W412。宽度W412大于宽度W411。
另外，极板线PL也可具备沿着Z方向排列的2个以上区域。另外，这些区域的X方向上的宽度也可分别从下方到某高度位置扩径，从某高度位置朝向上方变小。
例如，在图56的例子中，将设置于与极板线PL的下方的区域对应的高度位置的多个导电层130中位于最下层者的高度位置的极板线PL的X方向的宽度标示为宽度W421。另外，将设置于与极板线PL的下方的区域对应的高度位置的多个导电层130中位于最上层者的高度位置的极板线PL的X方向的宽度标示为宽度W423。另外，将与设置于它们中间的2个导电层130中的一者对应的高度位置的极板线PL的X方向的宽度标示为宽度W422。
另外，将设置于与极板线PL的上方的区域对应的高度位置的多个导电层130中位于最下层者的高度位置的极板线PL的X方向的宽度标示为宽度W424。另外，将设置于与极板线PL的上方的区域对应的高度位置的多个导电层130中位于最上层者的高度位置的极板线PL的X方向的宽度标示为宽度W425。另外，将极板线PL的上端的X方向的宽度标示为宽度W426。
宽度W426小于宽度W425。宽度W425大于宽度W424、宽度W423。宽度W424、宽度W423小于宽度W422。宽度W422大于宽度W421。
另外，在图56的例子中同样地，绝缘层103的X方向上的宽度的差异大小小于极板线PL的X方向上的宽度的差异大小。
通过如图54～图56中所例示的构成，同样能抑制存储单元MC的特性变动。另外，既能抑制绝缘层103的X方向上的宽度的差异，又能高速形成与极板线PL对应的开口PLA。
图57及图58是表示第1实施方式的半导体存储装置的构成例的示意性剖视图。参照图11所说明的全域字线GWL如图57中所例示般，也可遍及存储单元阵列11整体地沿着X方向延伸。另外，如图58中所例示般，也可在X方向上分割成多个部分。在图58的情况下，有望使从各个存储单元MC到字线驱动器WLD的各个单元的距离短，单元动作速度快。也可在全域字线GWL被分断后的区域形成沿着Y方向延伸的其他配线。
图59是表示第1实施方式的半导体存储装置的另一构成例的示意性俯视图。如图59所示，也可在存储单元阵列11中从Z方向观察与感测放大器电路SA重叠的部分设置虚设区域RD。虚设区域RD邻接于位线连接区域RBL而形成。虚设区域RD中的构成基本上与存储单元区域RMC中的构成或字线连接区域RWL中的构成等同。但虚设区域RD中的构成不作为存储单元MC等使用。也就是说，虚设区域RD中的具有与存储单元MC同等形状的构成无法由控制器指定地址而存储信息。另外，也可在虚设区域RD中的导电层122不连接着参照图10所说明的接触电极CWL、及参照图11所说明的全域字线GWL。
[第2实施方式]
其次，对第2实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但第2实施方式的半导体存储装置在下述点上，与第1实施方式的半导体存储装置不同。
如参照图7所说明般，第1实施方式中，在Y方向上相邻的2个存储单元阵列11中的一者包含位线BL，另一者包含位线/BL。而第2实施方式中，各存储单元阵列11分别包含位线BL及位线/BL。例如，在第2实施方式的半导体存储装置中同样地，如图12所示，存储器层ML具备设置于字线连接区域RWL，且沿着X方向排列的2个导电层130。这里，第2实施方式中，这2个导电层130中的一者作为位线BL发挥作用，另一者作为位线/BL发挥作用。
图60是表示第2实施方式的半导体存储装置的周边电路层LPC的构成的示意性俯视图。如参照图9所说明般，第1实施方式的感测放大器电路SA分别对应于沿着Y方向排列的2个存储单元阵列11(图7)。而如图60所示，第2实施方式的感测放大器电路SA分别在各个存储单元阵列11之间独立设置。
图61是表示第2实施方式的半导体存储装置的一部分的构成的示意性俯视图。如参照图11所说明般，在第1实施方式的半导体存储装置中，沿着X方向排列的多个导电层122连接于共通的全域字线GWL。而如图61所示，在第2实施方式的半导体存储装置中，同一个字线连接区域RWL中沿着X方向排列的2个导电层122分别连接于沿着Y方向排列的2个全域字线GWL。
[效果]
如参照图7所说明般，第1实施方式中，在Y方向上相邻的2个存储单元阵列11中的一者包含位线BL，另一者包含位线/BL。在这种构成中，有时会因为存储单元阵列11或周边电路，而导致在位线BL、/BL产生不同的噪音。这种情况下，有时会无法较佳地执行读出动作等。
而第2实施方式中，各存储单元阵列11中，在X方向上相邻的2个导电层130中的一者作为位线BL发挥作用，另一者作为位线/BL发挥作用。在这种构成中，位线/BL设置于位线BL的附近。因此，能抑制在位线BL、/BL产生不同的噪音，从而较佳地执行读出动作。
[变化例]
图62是表示半导体存储装置的另一构成例的示意性俯视图。在图61的例子中，同一个字线连接区域RWL中沿着X方向排列的2个导电层122分别连接于沿着Y方向排列的2个全域字线GWL。而在图62的例子中，同一个字线连接区域RWL中沿着X方向排列的2个导电层122分别连接于沿着X方向排列的2个全域字线GWL。在X方向上邻接的2个全域字线GWL分别连接于字线驱动器WLD的不同单元。在X方向上不邻接的全域字线GWL彼此也可通过其他配线层而连接，且连接于字线驱动器WLD的同一个单元。
[第3实施方式]
其次，对第3实施方式的半导体存储装置进行说明。在以下说明中，对与第2实施方式相同的部分标注相同的符号，并省略说明。
第3实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成。但第3实施方式的半导体存储装置在下述点上，与第2实施方式的半导体存储装置不同。
图63是表示第3实施方式的半导体存储装置的一部分的构成的示意性电路图。第3实施方式的半导体存储装置具备存储单元阵列13，以此取代存储单元阵列11。存储单元阵列13基本上与存储单元阵列11同样地构成。但存储单元阵列13具备存储单元MC3，以此取代存储单元MC。
存储单元MC3分别具备单元晶体管TrC0、TrC1及单元电容器CpC0、CpC1。有时会将这种存储单元MC的构成称为“2T2C”。如图63所示，单元晶体管TrC0、TrC1的源极端子连接于位线BL、/BL。另外，单元晶体管TrC0、TrC1的漏极端子连接于单元电容器CpC0、CpC1的一端子。另外，单元晶体管TrC0、TrC1的栅极端子共通连接于同一个字线WL。另外，单元电容器CpC0、CpC1的另一端子连接于极板线PL。
图64是表示第3实施方式的半导体存储装置的一部分的构成的示意性俯视图。在第3实施方式的半导体存储装置中，同一个字线连接区域RWL中沿着X方向排列的2个导电层122连接于共通的全域字线GWL。
[第4实施方式]
其次，对第4实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第4实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但第4实施方式的半导体存储装置在下述点上，与第1实施方式的半导体存储装置不同。
图65是表示第4实施方式的存储单元阵列层LMCA的一部分的构成的示意性俯视图。如参照图7所说明般，第1实施方式中，位线连接区域RBL仅设置于存储单元阵列11的Y方向的一端部。而第4实施方式中，位线连接区域RBL设置于存储单元阵列11的Y方向的一端部及另一端部。
存储单元阵列11的设置于Y方向的一侧的位线连接区域RBL例如也可与从下方数第奇数个存储器层ML对应而设置。也就是说，这种位线连接区域RBL也可包含从下方数第奇数个导电层140的阶台部T、及与它们连接的多个接触电极CBL。
存储单元阵列11的设置于Y方向的另一侧的位线连接区域RBL例如也可与从下方数第偶数个存储器层ML对应而设置。也就是说，这种位线连接区域RBL也可包含从下方数第偶数个导电层140的阶台部T、及与它们连接的多个接触电极CBL。
此外，例如沿着X方向及Y方向排列的多个存储单元阵列11中，从Y方向正侧数第1列中包含的多个存储单元阵列11的设置于Y方向正侧的位线连接区域RBL内所设置的多个接触电极CBL也可不连接于感测放大器电路SA。另外，与这多个接触电极CBL连接的多个构成也可不作为存储单元MC等使用。这是因为：在Y方向上相邻的2个存储单元阵列11中的一者包含位线BL，另一者包含位线/BL的电路的情况下，具有位于Y方向的端部的位线连接区域RBL的位线BL附近不存在另一位线/BL。
同样地，沿着X方向及Y方向排列的多个存储单元阵列11中，从Y方向负侧数第1列中包含的多个存储单元阵列11的设置于Y方向负侧的位线连接区域RBL内所设置的多个接触电极CBL也可不连接于感测放大器电路SA。另外，与这多个接触电极CBL连接的多个构成也可不作为存储单元MC等使用。
图66是表示第4实施方式的周边电路层LPC的一部分的构成的示意性俯视图。周边电路层LPC具备对应于存储单元阵列11沿着X方向及Y方向排列的多个区域R11。在各区域R11分别设置有字线驱动器WLD。另外，在沿着Y方向排列的多个字线驱动器WLD之间的区域设置有感测放大器电路SA。设置感测放大器电路SA的位置从上方观察与位线连接区域RBL大致重叠。
第4实施方式的半导体存储装置中，在Y方向上相邻的2个存储单元阵列11中的一者包含位线BL，另一者包含位线/BL。另外，各感测放大器电路SA连接于这2个存储单元阵列11中包含的多个位线BL、/BL中从下方数第奇数个或第偶数个位线BL、/BL。
此外，例如在沿着X方向及Y方向排列的多个区域R11中，从Y方向正侧数第1列中包含的多个区域R11的相对于字线驱动器WLD为Y方向正侧的区域，也可设置虚设电路SAD，而非感测放大器电路SA。虚设电路SAD也可不用于读出动作等。
同样地，例如在沿着X方向及Y方向排列的多个区域R11中，从Y方向负侧数第1列中包含的多个区域R11的相对于字线驱动器WLD为Y方向负侧的区域，也可设置虚设电路SAD，而非感测放大器电路SA。虚设电路SAD也可不用于读出动作等。
图67是表示第4实施方式的半导体存储装置的另一构成例的示意性俯视图。如图67所示，也可在存储单元阵列11中从Z方向观察与感测放大器电路SA或虚设电路SAD重叠的部分设置虚设区域RD。
[第5实施方式]
其次，对第5实施方式的半导体存储装置进行说明。在以下说明中，对与第2实施方式相同的部分标注相同的符号，并省略说明。
第5实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成。但第5实施方式的半导体存储装置在下述点上，与第2实施方式的半导体存储装置不同。
第5实施方式中，与第4实施方式同样地，例如，如图65中所例示般，位线连接区域RBL设置于存储单元阵列11的Y方向的一侧及另一侧的端部。
图68是表示第5实施方式的周边电路层LPC的一部分的构成的示意性俯视图。周边电路层LPC具备对应于存储单元阵列11沿着X方向及Y方向排列的多个区域R11。在各区域R11分别设置有字线驱动器WLD。另外，在相对于字线驱动器WLD为Y方向正侧的区域及为Y方向负侧的区域分别设置有感测放大器电路SA。设置感测放大器电路SA的位置从上方观察与位线连接区域RBL重叠。
[第6实施方式]
其次，对第6实施方式的半导体存储装置进行说明。在以下说明中，对与第3实施方式相同的部分标注相同的符号，并省略说明。
第6实施方式的半导体存储装置基本上与第3实施方式的半导体存储装置同样地构成。但第6实施方式的半导体存储装置在下述点上，与第3实施方式的半导体存储装置不同。
第6实施方式中，与第4实施方式同样地，例如，如图65中所例示般，位线连接区域RBL设置于存储单元阵列11的Y方向的一侧及另一侧的端部。
另外，第6实施方式中，与第5实施方式同样地，例如，如图68中所例示般，感测放大器电路SA设置于字线驱动器30(图1)的Y方向的一侧及另一侧的区域。
[第7实施方式]
其次，对第7实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第7实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但第7实施方式的半导体存储装置在下述点上，与第1实施方式的半导体存储装置不同。
图69是表示第7实施方式的半导体存储装置的一部分的构成的示意性俯视图。第7实施方式的半导体存储装置具备位线连接区域RBL7，以此取代位线连接区域RBL。位线连接区域RBL7基本上与位线连接区域RBL同样地构成。
但如参照图10所说明般，在位线连接区域RBL，设置有沿着X方向排成一列的多个接触电极CBL、及与这多个接触电极CBL对应而设置的多个阶台部T。
而位线连接区域RBL7具备2列由沿着X方向排列的多个接触电极CBL构成的列。这些列在Y方向上的位置互不相同。例如，这2列中设置于距存储单元区域RMC较近位置者中包含的多个接触电极CBL连接于从上方(Z方向正侧)数第奇数个导电层140。另外，例如这2列中设置于距存储单元区域RMC较远位置者中包含的多个接触电极CBL连接于从上方(Z方向正侧)数第偶数个导电层140。另外，位线连接区域RBL7具备与这多个接触电极CBL对应而设置的多个阶台部T。此外，位线连接区域RBL7也可具备3列以上由沿着X方向排列的多个接触电极CBL构成的列。
此外，在以上例子中，对第1实施方式的半导体存储装置具备位线连接区域RBL7，以此取代位线连接区域RBL的例子进行了说明。但例如第2实施方式～第6实施方式的半导体存储装置也可具备位线连接区域RBL7，以此取代位线连接区域RBL。
此外，在图69的例子中，导电层140的Y方向的宽度大于导电层130的X方向的宽度。制造这种结构时，例如在参照图17所说明的步骤中，如图70所示，形成开口103A。另外，例如，如图71所示，在开口103A中形成牺牲层103B。另外，例如，如图72所示，形成开口104A。另外，例如，如图73所示，将牺牲层MLA的一部分去除。另外，例如，如图74所示，将牺牲层103B去除。另外，例如，如图75所示，将牺牲层MLA的一部分去除。之后，执行参照图21及图22所说明的步骤以后的步骤。
[第8实施方式]
其次，对第8实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
第8实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但第8实施方式的半导体存储装置在下述点上，与第1实施方式的半导体存储装置不同。
图76～图78是表示第8实施方式的半导体存储装置的一部分的构成的示意性俯视图。
如图76所示，第8实施方式的半导体存储装置具备位线连接区域RBL8，以此取代位线连接区域RBL。位线连接区域RBL8基本上与位线连接区域RBL同样地构成。但如图77所示，位线连接区域RBL8具备导电层141，以此取代导电层140。导电层141基本上与导电层140同样地构成。但导电层141分别具备连接部142。连接部142沿着在X方向上相邻的2个存储单元区域RMC，在X方向上延伸，且与在X方向上相邻的2个字线连接区域RWL中的导电层130连接。此外，阶台部T在Y方向上的位置与连接部142在Y方向上的位置不同。
此外，本实施方式中，沿着X方向排列的一对导电层130、及与它们连接的导电层141是连续的一个导电层的一部分。导电层130是该导电层中设置于字线连接区域RWL的部分。导电层141是该导电层中设置于位线连接区域RBL8的部分。
另外，在第8实施方式的半导体存储装置中，经由导电层141而连接的2个导电层130作为共通的位线BL或位线/BL发挥作用。这2个导电层130之间的区域中沿着X方向排列的2个导电层122如图78所示，分别连接于沿着Y方向排列的2个全域字线GWL。
此外，图77及图78例示出了电共通的一对导电层130中的一者(例如，X方向负侧的导电层130)及另一者(例如，X方向正侧的导电层130)。与对应于一导电层130沿着Y方向排列的多个字线WL中距位线连接区域RBL8第n(n为1以上的整数)近者连接的全域字线GWL和与对应于另一导电层130沿着Y方向排列的多个字线WL中距位线连接区域RBL8第n近者连接的全域字线GWL在Y方向上相邻。
图79是表示第8实施方式的半导体存储装置的另一构成例的示意性俯视图。如图79所示，也可在存储单元阵列11中从Z方向观察与感测放大器电路SA重叠的部分设置虚设区域RD。
此外，在以上例子中，对第1实施方式的半导体存储装置具备位线连接区域RBL8，以此取代位线连接区域RBL的例子进行了说明。但例如第2实施方式或第3实施方式的半导体存储装置也可具备位线连接区域RBL8，以此取代位线连接区域RBL。
[第9实施方式]
其次，对第9实施方式的半导体存储装置进行说明。在以下说明中，对与第4实施方式相同的部分标注相同的符号，并省略说明。
第9实施方式的半导体存储装置基本上与第4实施方式的半导体存储装置同样地构成。但第9实施方式的半导体存储装置在下述点上，与第4实施方式的半导体存储装置不同。
图80是表示第9实施方式的半导体存储装置的一部分的构成的示意性俯视图。如图80所示，第9实施方式的半导体存储装置具备位线连接区域RBL8，以此取代位线连接区域RBL。因此，如参照图77所说明般，在X方向上相邻的2个字线连接区域RWL中的导电层130经由连接部142而电连接。另外，如图80所示，位线连接区域RBL8设置于存储单元阵列11的Y方向的一端部及另一端部。
此外，本实施方式中同样地，沿着X方向排列的一对导电层130、以及与它们的Y方向的一端及另一端连接的2个导电层141是连续的一个导电层的一部分。
图81是表示第9实施方式的半导体存储装置的另一构成例的示意性俯视图。如图81所示，也可在存储单元阵列11中从Z方向观察与感测放大器电路SA重叠的部分设置虚设区域RD。
此外，在以上例子中，对第4实施方式的半导体存储装置具备位线连接区域RBL8，以此取代位线连接区域RBL的例子进行了说明。但例如第5实施方式或第6实施方式的半导体存储装置也可具备位线连接区域RBL8，以此取代位线连接区域RBL。
[第10实施方式]
其次，对第10实施方式的半导体存储装置进行说明。在以下说明中，对与第8实施方式相同的部分标注相同的符号，并省略说明。
第10实施方式的半导体存储装置基本上与第8实施方式的半导体存储装置同样地构成。但第10实施方式的半导体存储装置在下述点上，与第8实施方式的半导体存储装置不同。
图82是表示第10实施方式的半导体存储装置的一部分的构成的示意性俯视图。如图82所示，第10实施方式的半导体存储装置具备位线连接区域RBL10，以此取代位线连接区域RBL8。
位线连接区域RBL10基本上与位线连接区域RBL8同样地构成。但位线连接区域RBL10具备沿着X方向排列的多个接触电极CPC。接触电极CPC将在Z方向上夹着形成于位线连接区域RBL10的阶梯的两个配线层连接，且例如设置于位线BL、/BL与感测放大器电路SA之间的电流路径上。另外，位线连接区域RBL10具备导电层143，以此取代导电层141。导电层143基本上与导电层141同样地构成。但导电层143在如图82中所例示的XY截面，包围多个接触电极CPC的外周面。
此外，在图82的例子中，接触电极CBL与接触电极CPC在X方向上的位置不同。但例如，如图83所示，接触电极CPC也可分别在Y方向上与接触电极CBL并列。
另外，在以上例子中，对第8实施方式的半导体存储装置具备位线连接区域RBL10，以此取代位线连接区域RBL8的例子进行了说明。但例如第9实施方式的半导体存储装置也可具备位线连接区域RBL10，以此取代位线连接区域RBL8。
[第11实施方式]
其次，对第11实施方式的半导体存储装置进行说明。在以下说明中，对与第8实施方式相同的部分标注相同的符号，并省略说明。
第11实施方式的半导体存储装置基本上与第8实施方式的半导体存储装置同样地构成。但第11实施方式的半导体存储装置在下述点上，与第8实施方式的半导体存储装置不同。
图84是表示第11实施方式的半导体存储装置的一部分的构成的示意性电路图。图84中例示出了与位线BL0、/BL0对应的感测放大器电路SA0、与位线BL1、/BL1对应的感测放大器电路SA1、及与位线BL2、/BL2对应的感测放大器电路SA2。另外，图84中例示出了与字线WL1对应的字线驱动器WLD1、及与字线WL2对应的字线驱动器WLD2。
第11实施方式中，在位线BL、/BL与接触电极CBL之间的电流路径上设置有选择晶体管TrSB。选择晶体管TrSB的源极端子经由接触电极CBL连接于感测放大器电路SA0、SA1、SA2。选择晶体管TrSB的漏极端子连接于位线BL、/BL。选择晶体管TrSB的栅极端子连接于选择栅极线SGB。选择栅极线SGB共通连接于与多个存储器层ML对应的多个选择晶体管TrSB。
另外，第11实施方式中，在字线WL1、WL2与字线驱动器WLD1、WLD2之间的电流路径上设置有选择晶体管TrSW。选择晶体管TrSW的源极端子连接于字线驱动器WLD1、WLD2。选择晶体管TrSW的漏极端子连接于字线WL1、WL2。选择晶体管TrSW的栅极端子连接于选择栅极线SGW。选择栅极线SGW共通连接于与同一个位线BL、/BL对应的多个字线WL1、WL2。
第11实施方式的半导体存储装置执行读出动作及写入动作时，例如在从字线驱动器WLD1、WLD2输出与“L”状态对应的电压的状态下，使所有选择栅极线SGW均成为“H”状态。其次，使与非选择字线WL对应的选择栅极线SGW成为“L”状态。其次，从多个字线驱动器WLD1、WLD2中与选择字线WL对应者输出与“H”状态对应的电压。
图85是表示第11实施方式的半导体存储装置的一部分的构成的示意性俯视图。图86是表示该半导体存储装置的一部分的构成的示意性XY剖视图。图87是表示该半导体存储装置的一部分的构成的示意性剖视图。
如图85所示，第11实施方式的半导体存储装置具备位线连接区域RBL11，以此取代位线连接区域RBL8。位线连接区域RBL11基本上与位线连接区域RBL8同样地构成。但在位线连接区域RBL11中，导电层141的连接于导电层130的部分与导电层141的连接于接触电极CBL的部分物理分隔。另外，第11实施方式的存储器层ML具备半导体层221。另外，在位线连接区域RBL11，设置有与半导体层221对应而设置的导电层222、及设置于该导电层222的外周面的绝缘层223。
半导体层221作为选择晶体管TrSB(图84)的通道区域等发挥作用。半导体层221沿着X方向延伸，且连接于导电层130、140。半导体层221例如也可包含与半导体层121相同的材料。
导电层222作为沿着Z方向排列的多个选择晶体管TrSB(图84)的栅极电极、及选择栅极线SGB发挥作用。导电层222贯通多个存储器层ML沿着Z方向延伸。另外，导电层222具备与半导体层221的外周面对向的对向面。对向面在YZ截面，将半导体层221的外周面(上下表面及Y方向的两侧面)遍及全周地覆盖。导电层222例如也可包含与导电层122相同的材料。
绝缘层223作为选择晶体管TrSB的栅极绝缘膜发挥作用。绝缘层223具备覆盖导电层222的外周面的部分、及设置于半导体层221与导电层222之间的部分。绝缘层223使半导体层221与导电层222绝缘。绝缘层223例如也可包含与绝缘层123相同的材料。
另外，例如，如图87所示，第11实施方式的半导体存储装置具备与导电层122的上端连接的半导体层224、与半导体层224对向的导电层225、及设置于该导电层225的外周面的绝缘层226。
半导体层224作为选择晶体管TrSW(图84)的通道区域等发挥作用。例如，如图86所示，半导体层224对应于多个导电层122而设置。半导体层224例如也可包含与半导体层121相同的材料。
导电层225作为沿着Y方向排列的多个选择晶体管TrSW(图84)的栅极电极、及选择栅极线SG发挥作用。例如，如图86所示，导电层225沿着Y方向延伸。另外，导电层225具备与沿着Y方向排列的多个半导体层224的外周面对向的对向面。对向面在XY截面，将半导体层224的外周面遍及全周地覆盖。导电层225例如也可包含与导电层122相同的材料。
绝缘层226作为选择晶体管TrSW的栅极绝缘膜发挥作用。绝缘层226具备覆盖导电层225的外周面的部分、及设置于半导体层224与导电层225之间的部分。绝缘层226使半导体层224与导电层225绝缘。绝缘层226例如也可包含与绝缘层123相同的材料。
图88～图99是用来说明第11实施方式的半导体存储装置的制造方法的示意性俯视图。
制造第11实施方式的半导体存储装置时，例如执行参照图16所说明的步骤。
其次，如图88所示，形成绝缘层104C。在该步骤中，例如形成沿着X方向及Z方向延伸的开口。该开口贯通沿着Z方向排列的多个绝缘层101及多个牺牲层MLA。该步骤例如通过RIE等而进行。其次，通过CVD等方法，形成氧化硅(SiO2)等绝缘层104C。
其次，如图89所示，形成开口，并在该开口的内部形成牺牲层103B。在该步骤中，形成与开口103A相同的开口。该步骤例如通过RIE及CVD等而进行。
其次，如图90所示，将牺牲层MLA的一部分去除。在该步骤中，通过RIE等形成未图示的开口。另外，通过湿式蚀刻等将牺牲层MLA的一部分去除。
其次，如图91所示，将牺牲层103B去除。另外，经由参照图89及图90所说明的步骤中形成的开口，将牺牲层MLA的一部分去除。由此，形成凹部130A、141A。该步骤例如与参照图19及图20所说明的步骤同样地执行。
其次，如图92所示，形成导电层130、141。该步骤例如与参照图21～图24所说明的步骤同样地执行。
其次，如图93所示，在参照图89及图90所说明的步骤中形成的开口的内部，形成氧化硅(SiO2)等绝缘层。该步骤例如与参照图25及图26所说明的步骤同样地执行。
其次，如图94所示，形成多个开口102A。该步骤例如与参照图29所说明的步骤同样地执行。
其次，如图95所示，在多个开口102A的内部形成绝缘层102。该步骤例如与参照图30所说明的步骤同样地执行。
其次，如图96所示，形成开口221A。开口221A沿着Z方向延伸，贯通沿着Z方向排列的多个绝缘层101及多个牺牲层MLA。另外，多个牺牲层MLA露出于开口221A的内周面。此外，在该步骤中，也形成参照图34所说明的开口PLA。该步骤例如与参照图31及图32所说明的步骤同样地执行。
其次，如图97所示，将多个牺牲层MLA去除。该步骤中，在与电容器结构110及半导体层121对应的位置形成开口110A。另外，在与半导体层221对应的位置形成开口221B。该步骤例如与参照图33及图34所说明的步骤同样地执行。
其次，如图98所示，形成半导体层121及半导体层221。该步骤例如也可通过起始于导电层130及导电层141的露出面的外延生长而进行。该情况下，在半导体层221的X方向中央也可存在结晶界面。该步骤例如与参照图35及图36所说明的步骤同样地执行。
其次，如图99所示，形成电容器结构110。该步骤例如与参照图37～图44所说明的步骤同样地执行。另外，执行该步骤后，将电极111、112及绝缘层113中设置于开口221A的内部的部分去除。该步骤例如通过湿式蚀刻等而进行。
其次，执行参照图45～图47所说明的步骤以后的步骤。其次，例如使导电层122的上端露出，形成半导体层224。半导体层224例如也可通过与半导体层121、221相同的方法而形成。之后，形成绝缘层226及导电层225。
[第12实施方式]
其次，对第12实施方式的半导体存储装置进行说明。在以下说明中，对与第2实施方式相同的部分标注相同的符号，并省略说明。
第12实施方式的半导体存储装置基本上与第2实施方式的半导体存储装置同样地构成。但第12实施方式的半导体存储装置在下述点上，与第2实施方式的半导体存储装置不同。
图100是表示第12实施方式的半导体存储装置的一部分的构成的示意性俯视图。如图100所示，第12实施方式的半导体存储装置具备位线连接区域RBL12，以此取代位线连接区域RBL。
位线连接区域RBL12基本上与位线连接区域RBL同样地构成。但着眼于在Y方向上相邻的2个位线连接区域RBL的情况下，一者中包含的多个导电层140与另一者中包含的多个导电层140彼此电独立。而着眼于在Y方向上相邻的2个位线连接区域RBL12的情况下，一者中包含的多个导电层140与另一者中包含的多个导电层140彼此电导通。
例如，如图100所示，第12实施方式中，在Y方向上相邻的2个存储单元阵列11之间，构成导电层130、140的导电层是连续的，未被分断。换句话讲，跨及在Y方向上相邻的2个存储单元阵列11而连续的一个导电层在这2个存储单元阵列11之间共有。该导电层具备与在Y方向上相邻的2个存储单元阵列11对应的2个导电层130、及与这2个存储单元阵列11对应的2个导电层140。
制造第12实施方式的半导体存储装置时，例如在与图17对应的步骤中，如图101所示，与开口103A分开而形成开口104A。
此外，在以上例子中，对第2实施方式的半导体存储装置具备位线连接区域RBL12，以此取代位线连接区域RBL的例子进行了说明。但例如第3实施方式、第5实施方式或第6实施方式的半导体存储装置也可具备位线连接区域RBL12，以此取代位线连接区域RBL。
[第13实施方式]
其次，对第13实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
图102是表示第13实施方式的半导体存储装置的一部分的构成的示意性立体图。如图102所示，本实施方式的半导体存储装置具备半导体衬底100、及设置于半导体衬底100的上方的设备层LD。
图103是表示第13实施方式的半导体存储装置的一部分的构成的示意性俯视图。设备层LD具备沿着X方向及Y方向排列的多个存储单元阵列11。在相对于存储单元阵列11为X方向的一侧及另一侧的区域设置有字线驱动器WLD。另外，在Y方向上相邻的2个存储单元阵列11之间设置有感测放大器电路SA。另外，在存储单元阵列11的Y方向上的端部中距感测放大器电路SA较近者，设置有位线连接区域RBL。
此外，第13实施方式的存储单元阵列11例如也可具备与第1实施方式～第9实施方式中任一者的存储单元阵列11相同的结构。
[第14实施方式]
其次，对第14实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
图104是表示第14实施方式的半导体存储装置的一部分的构成的示意性立体图。图105是表示第14实施方式的半导体存储装置的一部分的构成的示意性剖视图。
如图104所示，本实施方式的半导体存储装置具备芯片CPC、及与芯片CPC连接的芯片CMCA。
芯片CPC具备半导体衬底300、及设置于半导体衬底300的上方的周边电路层LPC。
半导体衬底300基本上与半导体衬底100同样地构成。但如图105所示，在半导体衬底300设置有多个贯通电极301。贯通电极301分别贯通半导体衬底300沿着Z方向延伸。在贯通电极301的一端设置有背面电极302。贯通电极301的另一端电连接于周边电路层LPC中的构成。
周边电路层LPC基本上与第1实施方式～第12实施方式中任一者的周边电路层LPC同样地构成。但周边电路层LPC具备多个贴合电极303。这多个贴合电极303例如包含铜(Cu)等导电层。
芯片CMCA具备半导体衬底300′、及设置于半导体衬底300′的下方的存储单元阵列层LMCA。
半导体衬底300′基本上与半导体衬底100同样地构成。但如图105所示，在半导体衬底300′设置有多个贯通电极304。贯通电极304分别贯通半导体衬底300′沿着Z方向延伸。在贯通电极304的一端设置有背面电极305。贯通电极304的另一端电连接于周边电路层LPC中的构成。
存储单元阵列层LMCA基本上与第1实施方式～第12实施方式中任一者的存储单元阵列层LMCA同样地构成。但存储单元阵列层LMCA具备多个贴合电极306。这多个贴合电极306例如包含铜(Cu)等导电层。
图105中例示出了2个包含芯片CPC及芯片CMCA的组。在这些组中，芯片CPC经由贴合电极303、306连接于芯片CMCA。这2个组经由背面电极302而相互连接。形成于Z方向最上层的芯片CMCA的上端的背面电极305也可不连接于其他电极。形成于Z方向最下层的芯片CMCA的下端的背面电极305连接于控制器芯片CC。
此外，图105中例示出了控制器芯片CC及封装衬底SPKG。控制器芯片CC经由凸块电极EC，与形成于封装衬底SPKG上的配线连接。封装衬底SPKG经由焊料球EPKG，与未图示的主计算机等连接。
图106是用来说明第14实施方式的半导体存储装置的另一构成的示意性剖视图。图106中例示出了2个包含芯片CPC及芯片CMCA的组。在这些组中，芯片CPC经由背面电极302、305连接于芯片CMCA。这2个组经由贴合电极303而相互连接。形成于Z方向最上层的芯片CMCA的上端的贴合电极306也可不连接于其他电极。形成于Z方向最下层的芯片CMCA的下端的贴合电极306例如也可连接于控制器芯片CC等。
图107是用来说明第14实施方式的半导体存储装置的另一构成的示意性剖视图。图107中例示出了2个包含芯片CPC及芯片CMCA的组。在这些组中，芯片CPC经由背面电极302及贴合电极306连接于芯片CMCA。这2个组经由背面电极305及贴合电极303而相互连接。形成于Z方向最上层的芯片CMCA的上端的贴合电极303也可不连接于其他电极，形成于Z方向最下层的芯片CMCA的下端的背面电极305例如也可连接于控制器芯片CC等。或者，形成于Z方向最上层的芯片CMCA的上端的贴合电极303例如也可连接于控制器芯片CC等，形成于Z方向最下层的芯片CMCA的下端的背面电极305也可不连接于其他电极。
此外，可芯片CPC的最小加工尺寸大于芯片CMCA的最小加工尺寸。或者，也可芯片CMCA的最小加工尺寸大于芯片CPC的最小加工尺寸。
[第15实施方式]
其次，对第15实施方式的半导体存储装置进行说明。在以下说明中，对与第14实施方式相同的部分标注相同的符号，并省略说明。
图108是表示第15实施方式的半导体存储装置的一部分的构成的示意性剖视图。图109～图111是表示第15实施方式的半导体存储装置的一部分的构成的示意性俯视图。
如图108所示，本实施方式的半导体存储装置具备芯片CPC0、及与芯片CPC0连接的芯片CMCA0、CMCA1。
芯片CMCA0基本上与芯片CMCA同样地构成。但芯片CMCA0具备存储单元阵列层LMCA0，以此取代存储单元阵列层LMCA。图109例示出了存储单元阵列层LMCA0中的4个存储单元阵列11。图109的例子中，沿着Y方向，在2个存储单元阵列11的内侧的端部分别设置有位线连接区域RBL0。位线连接区域RBL0与位线连接区域RBL同样地构成。
芯片CMCA1基本上与芯片CMCA同样地构成。但芯片CMCA1具备存储单元阵列层LMCA1，以此取代存储单元阵列层LMCA。图110例示出了存储单元阵列层LMCA1中的4个存储单元阵列11。图110的例子中，沿着Y方向，在2个存储单元阵列11的外侧的端部分别设置有位线连接区域RBL1。位线连接区域RBL1与位线连接区域RBL同样地构成。
芯片CPC0基本上与芯片CPC同样地构成。但芯片CPC0具备周边电路层LPC0，以此取代周边电路层LPC。图111例示出了周边电路层LPC0中的4个区域R11。
图111的例子中，沿着Y方向，在2个区域R11的内侧的端部分别设置有位线连接区域RBL00。位线连接区域RBL00中的构成分别电连接于芯片CMCA0的位线连接区域RBL0中的构成。
另外，沿着Y方向，在2个区域R11的外侧的端部分别设置有位线连接区域RBL01。位线连接区域RBL01中的构成分别电连接于芯片CMCA1的位线连接区域RBL1中的构成。
另外，在区域R11中设置有沿着Y方向排列的2个感测放大器电路SA。这2个感测放大器电路SA分别电连接于位线连接区域RBL00中的构成或位线连接区域RBL01中的构成。
另外，在这2个感测放大器电路SA之间设置有沿着X方向交替地排列的多个字线驱动器WLD0、WLD1。多个字线驱动器WLD0与字线驱动器30(图1)同样地构成，且连接于芯片CMCA0中的字线WL。多个字线驱动器WLD1与字线驱动器30(图1)同样地构成，且连接于芯片CMCA1中的字线WL。
图108中例示出了2个包含芯片CPC0及芯片CMCA0、CMCA1的组。在这些组中，芯片CPC0经由背面电极302及贴合电极306连接于芯片CMCA0。另外，在这些组中，芯片CPC0经由贴合电极303及背面电极305连接于芯片CMCA1。另外，这2个组经由贴合电极306及背面电极305而相互连接。
图112是用来说明第15实施方式的半导体存储装置的另一构成的示意性剖视图。图112中例示出了2个包含芯片CPC0及芯片CMCA0、CMCA1的组。在这些组中，芯片CPC0经由背面电极302及贴合电极306连接于芯片CMCA0。另外，在这些组中，芯片CPC0经由贴合电极303、306连接于芯片CMCA1。另外，这2个组经由背面电极305而相互连接。
此外，可芯片CPC0的最小加工尺寸大于芯片CMCA0、CMCA1的最小加工尺寸。或者，也可芯片CMCA0、CMCA1的最小加工尺寸大于芯片CPC0的最小加工尺寸。
[第16实施方式]
其次，对第16实施方式的半导体存储装置进行说明。在以下说明中，对与第14实施方式相同的部分标注相同的符号，并省略说明。
第16实施方式的半导体存储装置与第14实施方式的半导体存储装置同样地，具备参照图104所说明的芯片CPC、CMCA。另外，如参照图105所说明般，这些芯片CPC、CMCA经由贴合电极303、306而连接。此外，在以下说明中，将例示芯片CPC设置得比芯片CMCA靠下方者的构成。但在第16实施方式的半导体存储装置中，芯片CPC也可设置得比芯片CMCA靠上方。
图113是表示第16实施方式的半导体存储装置的一部分的构成的示意性仰视图。图113中示出了芯片CMCA的一部分的构成。如图113所示，第16实施方式的芯片CMCA与第7实施方式的半导体存储装置同样地，具备位线连接区域RBL7。如上所述，位线连接区域RBL7具备2列由沿着X方向排列的多个接触电极CBL构成的列。
另外，图113中图示出了与接触电极CBL连接的多个配线WBLO、WBLE。多个配线WBLO沿着X方向排列，且沿着Y方向延伸。配线WBLO在Y方向正侧的端部，连接于接触电极CBL。配线WBLO电连接于从下方(Z方向负侧)数第奇数个导电层140。多个配线WBLE沿着X方向排列，且沿着Y方向延伸。配线WBLE在Y方向负侧的端部，连接于接触电极CBL。配线WBLE电连接于从下方(Z方向负侧)数第偶数个导电层140。
图114是表示第16实施方式的半导体存储装置的一部分的构成的示意性仰视图。图114中示出了芯片CPC的一部分的构成。图114中将从Z方向观察与4个存储单元阵列11重叠的4个区域R11分别标示为区域R11a、R11b、R11c、R11d。
另外，图114中例示出了感测放大器电路SAaE、SAaO、SAbE、SAbO、SAcE、SAcO、SAdE、SAdO、SAE、SAO。
感测放大器电路SAaE经由和从Z方向观察与区域R11a重叠的存储单元阵列11连接的配线WBLE(图113)，连接于该存储单元阵列11中的一部分位线BL、/BL。感测放大器电路SAaE设置于区域R11a的外侧的比区域R11a靠Y方向正侧的区域。
感测放大器电路SAbE～SAdE也同样地，分别经由和从Z方向观察与区域R11b～R11d重叠的存储单元阵列11连接的配线WBLE(图113)，连接于这些存储单元阵列11中的一部分位线BL、/BL。感测放大器电路SAbE～SAdE分别设置于区域R11b～R11d的外侧的比区域R11b～R11d靠Y方向正侧的区域。此外，在区域R11a、R11b的内侧分别设置有感测放大器电路SAcE、SAdE。同样地，在区域R11c、R11d的内侧分别设置有与另一存储单元阵列11连接的感测放大器电路SAE。
感测放大器电路SAaO经由和从Z方向观察与区域R11a重叠的存储单元阵列11连接的配线WBLO(图113)，连接于该存储单元阵列11中的一部分位线BL、/BL。感测放大器电路SAaO设置于区域R11a的内侧的区域R11a的Y方向正侧的端部区域。
感测放大器电路SAbO～SAdO也同样地，分别经由和从Z方向观察与区域R11b～R11d重叠的存储单元阵列11连接的配线WBLO(图113)，连接于这些存储单元阵列11中的一部分位线BL、/BL。感测放大器电路SAbO～SAdO分别设置于区域R11b～R11d的内侧的区域R11b～R11d的Y方向正侧的端部。
这里，例如，如参照图13等所说明般，导电层130沿着Z方向排列有多个。另外，如图15所示，导电层140沿着Z方向排列有多个。由于导电层130、140作为位线BL、/BL发挥作用，所以若在Z方向上相邻的2个导电层130之间的静电电容、或在Z方向上相邻的2个导电层140之间的静电电容变大，则有可能导致读出动作等的延迟。
因此，本实施方式中，如参照图113等所说明般，将从下方数第奇数个导电层140、及从下方数第偶数个导电层140通过配线WBLO、WBLE向相反方向引出。由此，防止了所述静电电容通过配线WBL进一步变大。
[第17实施方式]
其次，对第17实施方式的半导体存储装置进行说明。在以下说明中，对与第16实施方式相同的部分标注相同的符号，并省略说明。
第17实施方式的半导体存储装置基本上与第16实施方式的半导体存储装置同样地构成。但第17实施方式的半导体存储装置在下述点上，与第16实施方式的半导体存储装置不同。
图115是表示第17实施方式的半导体存储装置的一部分的构成的示意性电路图。
本实施方式的半导体存储装置中，在位线BL、/BL与配线WBLO之间设置有选择晶体管TrSWO。选择晶体管TrSWO对应于从下方(Z方向负侧)数第奇数个导电层140而设置有多个。这多个选择晶体管TrSWO的栅极电极共通连接于选择栅极线SGWO。
另外，本实施方式的半导体存储装置中，在位线BL、/BL与配线WBLE之间设置有选择晶体管TrSWE。选择晶体管TrSWE对应于从下方(Z方向负侧)数第偶数个导电层140而设置有多个。这多个选择晶体管TrSWE的栅极电极共通连接于选择栅极线SGWE。
图116是表示第17实施方式的半导体存储装置的一部分的构成的示意性仰视图。图117是表示第17实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。图118是表示第17实施方式的半导体存储装置的一部分的构成的示意性剖视图。
另外，例如，如图118所示，第17实施方式的半导体存储装置具备与接触电极CBL的下端连接的半导体层227、与半导体层227对向的导电层228、及设置于该导电层228的外周面的绝缘层229。
半导体层227作为选择晶体管TrSWO、TrSWE(图115)的通道区域等发挥作用。例如，如图116及图117所示，半导体层227对应于多个接触电极CBL而设置。半导体层227例如也可包含与半导体层121相同的材料。
例如，如图117所示，导电层228在位线连接区域RBL7设置有2个。一导电层228作为沿着X方向排列的多个选择晶体管TrSWO(图115)的栅极电极、及选择栅极线SGWO发挥作用。另一导电层228作为沿着X方向排列的多个选择晶体管TrSWE(图115)的栅极电极、及选择栅极线SGWE发挥作用。例如，如图117所示，导电层228沿着X方向延伸。另外，导电层228具备与沿着X方向排列的多个半导体层227的外周面对向的对向面。对向面在XY截面，将半导体层227的外周面遍及全周地覆盖。导电层228例如也可包含与导电层122相同的材料。
绝缘层229作为选择晶体管TrSWO、TrSWE的栅极绝缘膜发挥作用。绝缘层229设置于半导体层227与导电层228之间。绝缘层229使半导体层227与导电层228绝缘。绝缘层229例如也可包含与绝缘层123相同的材料。
第17实施方式的半导体存储装置执行读出动作及写入动作时，例如参照图115所说明的选择栅极线SGWE、SGWO中的一者成为“H”状态，另一者成为“L”状态。由此，从下方(Z方向负侧)数第奇数个存储器层ML中或第偶数个存储器层ML中仅位线BL、/BL与感测放大器电路SA导通。根据这种构成，能削减在Z方向上相邻的2个导电层130之间的电容耦合的影响、及在Z方向上相邻的2个导电层140之间的电容耦合的影响，从而实现读出动作及写入动作的高速化。
[第18实施方式]
其次，对第18实施方式的半导体存储装置进行说明。在以下说明中，对与第1实施方式相同的部分标注相同的符号，并省略说明。
在第1实施方式的半导体存储装置中，作为字线WL发挥作用的导电层122贯通多个存储器层ML沿着Z方向延伸。另外，各存储器层ML包含作为位线BL、/BL发挥作用的导电层130、140。另外，导电层140沿着与导电层130的延伸方向(Y方向)不同的方向(X方向)延伸。但这种结构仅为例示，具体构成可适当调整。
例如，根据存储单元阵列11的构成，作为位线BL、/BL发挥作用的导电层也可贯通多个存储器层沿着Z方向延伸。另外，各存储器层也可包含作为字线WL发挥作用的导电层。另外，作为字线WL发挥作用的导电层也可在存储单元MC附近的区域与连接于接触电极的区域内沿着不同的方向延伸。
图119是用来说明第18实施方式的半导体存储装置的构成的示意性XY剖视图。图120是将图119所示的结构沿着G-G′线切断，再沿着箭头的方向观察所见的示意性剖视图。图121是将图119所示的结构沿着H-H′线切断，再沿着箭头的方向观察所见的示意性剖视图。此外，图119是将图120及图121所示的结构沿着I-I′线切断，再沿着箭头的方向观察所见的示意性剖视图。
第18实施方式中，存储单元阵列11具备沿着X方向排列的多个存储单元区域RMC。另外，在沿着X方向排列的多个存储单元区域RMC之间的区域中从X方向负侧数第奇数个区域，设置有位线连接区域RBL16。另外，在存储单元阵列11的Y方向的端部设置有字线连接区域RWL16。
例如，如图120所示，存储单元阵列11具备沿着Z方向交替地排列的多个存储器层ML4及氧化硅(SiO2)等绝缘层101。另外，在这多个存储器层ML及绝缘层101的上方设置有氧化硅(SiO2)等绝缘层105。
如图119所示，存储器层ML4具备设置于存储单元区域RMC，且沿着Y方向交替地排列的多个电容器结构110及氧化硅(SiO2)等绝缘层102。
另外，如图119所示，存储器层ML4具备设置于位线连接区域RBL16，且沿着Y方向排列的多个晶体管结构420。晶体管结构420具备半导体层421。另外，存储器层ML4具备沿着Y方向延伸的导电层422、及设置于导电层422与半导体层421之间的绝缘层423。
半导体层421作为单元晶体管TrC(图2)的通道区域等发挥作用。半导体层421沿着X方向延伸，且连接于电极111及下述导电层430。半导体层421例如也可包含与半导体层121相同的材料。
导电层422作为沿着Y方向排列的多个单元晶体管TrC(图2)的栅极电极、及字线WL发挥作用。导电层422具备与多个晶体管结构420的外周面(上下表面及Y方向的两侧面)对向的对向面。导电层422经由该对向面，将半导体层421的外周面遍及全周地覆盖。导电层422例如也可包含与导电层122相同的材料。
绝缘层423作为单元晶体管TrC的栅极绝缘膜发挥作用。绝缘层423具备覆盖导电层422的外周面的部分、及设置于半导体层421与导电层422之间的部分。绝缘层423使半导体层421与导电层422绝缘。绝缘层423例如也可包含与绝缘层123相同的材料。
另外，如图119所示，在位线连接区域RBL16，设置有对应于多个晶体管结构420沿着Y方向排列的多个导电层430。另外，在沿着Y方向排列的2个导电层430之间、及沿着X方向排列的2个导电层430之间设置有氧化硅(SiO2)等绝缘层103。
导电层430作为位线BL、/BL发挥作用。导电层430贯通多个存储器层ML4沿着Z方向延伸。导电层430例如也可包含与导电层130相同的材料。
另外，如图119所示，存储器层ML4具备设置于字线连接区域RWL16，且沿着X方向延伸的导电层440。另外，在导电层440的Y方向的侧面设置有氧化硅(SiO2)等绝缘层104。
在图119的例子中，导电层440连接于导电层422的Y方向的端部。导电层440例如也可包含与导电层422相同的材料。此外，在图119的例子中，沿着X方向排列的多个导电层440在各个存储单元区域RMC之间分别电独立。
此外，本实施方式中，导电层422、440是连续的一个导电层的一部分。图119中例示出了大致L字状的导电层。导电层422是该导电层中设置于位线连接区域RBL16的部分。导电层440是该导电层中设置于字线连接区域RWL16的部分。
另外，例如，如图121所示，在字线连接区域RWL16，设置有多个导电层440的阶台部T、及与这多个阶台部T连接的多个接触电极CWL。
阶台部T例如表示沿着Z方向积层的多个导电层440的上表面中从上方(Z方向正侧)观察不与其他导电层440重叠的部分。另外，在多个阶台部T的上方设置有氧化硅(SiO2)等绝缘层106。
接触电极CWL对应于多个阶台部T沿着X方向排列。接触电极CWL分别贯通绝缘层106及绝缘层101沿着Z方向延伸，且在下端连接于导电层440的阶台部T。接触电极CWL例如也可包含与参照图15等所说明的接触电极CBL相同的材料。
此外，在第18实施方式的半导体存储装置中，可沿着X方向或Y方向排列的2个存储单元阵列分别包含位线BL、/BL。另外，也可1个存储单元阵列包含位线BL、/BL两者。另外，第18实施方式的半导体存储装置可包含1T1C型的存储单元MC，也可包含2T2C型的存储单元MC3。
另外，在第18实施方式的半导体存储装置中，字线连接区域RWL16可仅设置于存储单元阵列的Y方向上的一侧，字线连接区域RWL16也可设置于存储单元阵列的Y方向上的一侧及另一侧。
另外，在第18实施方式的半导体存储装置中，字线连接区域RWL16可仅具备1列由沿着X方向排列的多个接触电极CWL构成的列，也可具备2列以上所述列。
另外，在第18实施方式的半导体存储装置中，导电层440也可具备如图77中所例示的连接部142。由此，在X方向上相邻的2个存储单元区域RMC之间也可共有字线WL。
另外，在第18实施方式的半导体存储装置中，例如，如图82中所例示般，也可在字线连接区域RWL16设置沿着X方向排列的多个接触电极CPC。另外，导电层440也可在XY截面，包围多个接触电极CPC的外周面。
另外，在第18实施方式的半导体存储装置中，导电层422也可如图100中所例示的导电层130般，共通连接于在Y方向上相邻的2个字线连接区域RWL16之间。
另外，第18实施方式的半导体存储装置也可具备参照图5所说明的半导体衬底100、周边电路层LPC及存储单元阵列层LMCA。另外，第18实施方式的半导体存储装置也可具备参照图102所说明的半导体衬底100及设备层LD。另外，第18实施方式的半导体存储装置也可具备参照图104所说明的芯片CPC、CMCA。
[制造方法]
图122～图140是用来说明第18实施方式的半导体存储装置的制造方法的示意性剖视图。图123、图125、图127、图129、图130、图132、图134、图137及图139示出了图119所示的部分。图122、图124、图126、图128、图131、图133、图135、图136、图138及图140示出了图120所示的部分。
在该制造方法中，例如，如图122所示，重复形成绝缘层101、牺牲层ML4B、牺牲层ML4A及牺牲层ML4B。牺牲层ML4A、ML4B例如包含氮化硅(SiN)等。例如，牺牲层ML4A中氮的含有率也可大于牺牲层ML4B中氮的含有率。另外，牺牲层ML4B中硅的含有率也可大于牺牲层ML4A中硅的含有率。牺牲层ML4A的密度低，相对容易被蚀刻，牺牲层ML4B的密度高，相对难以被蚀刻。另外，在这些构成的上方形成绝缘层105。该步骤例如通过CVD等而进行。
其次，例如，如图123及图124所示，形成导电层430。该步骤例如通过RIE及CVD等而进行。
其次，例如，如图125及图126所示，在与绝缘层102、103、104对应的位置形成开口102A、103A、104A。该步骤例如通过RIE等而进行。
其次，例如，如图127及图128所示，形成绝缘层102、103、104。该步骤例如通过CVD等而进行。
其次，例如，如图129所示，将导电层140的一部分去除，形成多个阶台部T。在该步骤中，例如重复进行将抗蚀剂细化、以及通过蚀刻等将绝缘层101、牺牲层ML4B、牺牲层ML4A及牺牲层ML4B去除的操作。另外，在多个阶台部T的上方形成绝缘层106。该步骤例如通过CVD等而进行。
其次，例如，如图130及图131所示，在与极板线PL对应的位置形成开口PLA。该步骤例如通过RIE等而进行。
其次，例如，如图132及图133所示，经由开口PLA将牺牲层ML4A去除。另外，将绝缘层103的一部分去除，使导电层430的X方向上的侧面露出。由此，在与电容器结构110及半导体层421对应的位置形成开口110A。另外，在与导电层422、440对应的位置形成开口422A。该步骤例如通过湿式蚀刻等而进行。
其次，例如，如图134及图135所示，形成半导体层421。该步骤例如可通过起始于导电层430的露出面的外延生长、或作为以金属为结晶化生长端的固相生长技术的MILC而进行，也可通过其他结晶生长法而进行，还可通过结晶生长法以外的方法而进行。可在一个步骤当中形成结晶质的半导体层421，也可在形成非晶质的半导体层421后再通过热处理使其结晶化。半导体层421可为多晶，也可为单晶。
其次，例如，如图136所示，牺牲层ML4B去除。该步骤例如通过湿式蚀刻等而进行。
其次，例如，如图137及图138所示，在开口PLA、110A、422A的内部形成绝缘层423及导电层422。绝缘层423及导电层422至少要形成为能够埋入半导体层421的上表面与绝缘层101、105的下表面之间的空间、及半导体层421的下表面与绝缘层101的上表面之间的空间的程度那么厚。另外，绝缘层423及导电层422要形成为不会埋入开口110A、PLA的程度那么薄。该步骤例如通过CVD等而进行。
其次，例如，如图139及图140所示，将绝缘层423及导电层422的一部分去除。在该步骤中，使绝缘层423及导电层422中形成于半导体层421的上下表面的部分保留，且将绝缘层423及导电层422去除至开口110A、PLA中绝缘层101、105的上下表面露出的程度。该步骤例如通过湿式蚀刻等而进行。
其次，执行参照图37及图38所说明的步骤以后的步骤。
[第19实施方式]
其次，对第19实施方式的半导体存储装置进行说明。在以下说明中，对与第15实施方式相同的部分标注相同的符号，并省略说明。
图141是表示第19实施方式的半导体存储装置的一部分的构成的示意性剖视图。
第19实施方式的半导体存储装置基本上与第15实施方式的半导体存储装置同样地构成。但第19实施方式的半导体存储装置具备芯片CMCA2，以此取代芯片CPC0及芯片CMCA1(图108)。
芯片CMCA2具备半导体衬底300、设置于半导体衬底300的上方的周边电路层LPC0、及设置于周边电路层LPC0的上方的存储单元阵列层LMCA1。
也就是说，第15实施方式中，如参照图108所说明般，存储单元阵列层LMCA1与周边电路层LPC0包含于不同的芯片CMCA1、CPC0。而第19实施方式中，如图141所示，存储单元阵列层LMCA1与周边电路层LPC0包含于同一个芯片CMCA2。
此外，周边电路层LPC0的构成已参照图111进行说明。另外，存储单元阵列层LMCA1的构成已参照图110进行说明。
[第20实施方式]
其次，对第20实施方式的半导体存储装置进行说明。在以下说明中，对与第18实施方式相同的部分标注相同的符号，并省略说明。
如上所述，在第18实施方式的半导体存储装置中，也可1个存储单元阵列包含位线BL、/BL两者。以下，将这种构成作为第20实施方式的半导体存储装置而例示。
图142是用来说明第20实施方式的半导体存储装置的构成的示意性XY剖视图。图142基本上示出了与图119对应的高度位置的截面。但图142也示出了该截面中未出现的构成(位线BL、/BL、接触电极CBL及配线WWL)。
第20实施方式的半导体存储装置基本上与第18实施方式的半导体存储装置同样地构成。但第20实施方式的半导体存储装置具备沿着X方向延伸且沿着Y方向交替地排列的多个位线BL、/BL。另外，位线连接区域RBL16中设置于X方向负侧区域的多个导电层430经由接触电极CBL电连接于位线BL。另外，位线连接区域RBL16中设置于X方向正侧区域的多个导电层430经由接触电极CBL电连接于位线/BL。此外，第20实施方式中，接触电极CBL设置于从Z方向观察与导电层430及位线BL、/BL重叠的位置。
此外，如图142所示，多个接触电极CWL分别连接于多个配线WWL之一，且向Y方向引出。这多个配线WWL沿着X方向排列，且沿着Y方向延伸。此外，第18实施方式的半导体存储装置及第21实施方式～第33实施方式的半导体存储装置也可具备这多个配线WWL。
图143是用来说明第20实施方式的半导体存储装置的构成的示意性XY剖视图。图143基本上图示出了与图142相同的构成。但图143中未图示位线BL、/BL及接触电极CBL。
图143中以两点链线包围的区域设置在从Z方向观察与设置于未图示的半导体衬底100的上表面的感测单元区域R60重叠的位置。感测单元区域R60是与感测放大器电路SA、列开关YSW及均衡电路EQ对应的区域，设置有图3所示的多个晶体管(晶体管TR51～TR54、TR71、TR72、TR81～TR83)。此外，图4中所例示的晶体管以X方向作为通道方向。但感测单元区域R60中包含的多个晶体管也可主要以Y方向作为通道方向。
在图示的例子中，感测单元区域R60沿着X方向延伸，且沿着Y方向排列。感测单元区域R60在Y方向上的间距与电容器结构110及导电层430在Y方向上的间距一致。感测单元区域R60的X方向上的长度小于从在X方向上相邻的2个极板线PL中一者的X方向的中央位置到另一者的X方向的中央位置的距离。此外，图143图示出了从在X方向上相邻的2个极板线PL中一者的X方向的中央位置到另一者的X方向的中央位置。感测单元区域R60分别设置于从Z方向观察与沿着X方向排列的2个电容器结构110、沿着X方向排列的2个晶体管结构120、沿着X方向排列的2个导电层430、及沿着Y方向排列的2个位线BL、/BL(参照图142)重叠的位置。感测单元区域R60中的多个晶体管和设置于与该感测单元区域R60对应的位置的2个位线BL、/BL中的至少一者电连接。
[第21实施方式]
其次，对第21实施方式的半导体存储装置进行说明。在以下说明中，对与第18实施方式相同的部分标注相同的符号，并省略说明。
图119的例子中，在位线连接区域RBL16设置有呈2列沿着Y方向排列的多个导电层430。另外，一列中包含的多个导电层430与另一列中包含的多个导电层430在Y方向上的位置一致。但这种构成说到底仅为例示，具体构成可适当调整。例如，一列中包含的多个导电层430与另一列中包含的多个导电层430在Y方向上的位置也可不一致。以下，将这种构成作为第21实施方式的半导体存储装置而例示。
图144是用来说明第21实施方式的半导体存储装置的构成的示意性XY剖视图。
第21实施方式的半导体存储装置基本上与第18实施方式的半导体存储装置同样地构成。但第21实施方式的半导体存储装置具备位线连接区域RBL21及存储单元区域RMC21，以此等取代位线连接区域RBL16及存储单元区域RMC。
位线连接区域RBL21基本上与位线连接区域RBL16同样地构成。但关于在位线连接区域RBL21呈2列沿着Y方向排列的多个导电层430，一列中包含的多个导电层430与另一列中包含的多个导电层430在Y方向上的位置错开一半间距那么多。例如，着眼于一列中在Y方向上相邻的2个导电层430的情况下，在与这2个导电层430相距同等距离的Y方向的位置，设置有另一列中包含的1个导电层430。
存储单元区域RMC21基本上与存储单元区域RMC同样地构成。但着眼于隔着位线连接区域RBL21而相邻的2个存储单元区域RMC21的情况下，一存储单元区域RMC21中包含的电容器结构110与另一存储单元区域RMC21中包含的电容器结构110在Y方向上的位置错开一半间距那么多。
此外，在第21实施方式的半导体存储装置中，与第18实施方式的半导体存储装置同样地，也可1个存储单元阵列包含位线BL、/BL两者。以下，将例示这种构成。
图145是用来说明第21实施方式的半导体存储装置的构成的示意性XY剖视图。图145基本上示出了与图144对应的高度位置的截面。但图145也示出了该截面中未出现的构成(位线BL、/BL及接触电极CBL)。
图145中例示出了沿着X方向延伸，且沿着Y方向交替地排列的多个位线BL、/BL。另外，位线连接区域RBL21中设置于X方向负侧区域的多个导电层430(图144)经由接触电极CBL电连接于位线BL。另外，位线连接区域RBL21中设置于X方向正侧区域的多个导电层430(图144)经由接触电极CBL电连接于位线/BL。此外，第21实施方式中，接触电极CBL设置于从Z方向观察与导电层430及位线BL、/BL重叠的位置。
此外，第21实施方式的半导体存储装置与第18实施方式的半导体存储装置同样地，也可具备参照图143所说明的多个感测单元区域R60。
第21实施方式的半导体存储装置例如具备参照图5或图104所说明的构成。但第21实施方式的半导体存储装置具备存储单元阵列层LMCA21，以此取代存储单元阵列层LMCA。另外，第21实施方式的半导体存储装置具备周边电路层LPC21，以此取代周边电路层LPC。
图146是表示第21实施方式的半导体存储装置的存储单元阵列层LMCA21的一部分的构成的示意性俯视图。如图146所示，存储单元阵列11具备沿着X方向排列的多个存储单元区域RMC21。另外，在沿着X方向排列的多个存储单元区域RMC21之间的区域中从X方向负侧数第奇数个区域，设置有位线连接区域RBL21。另外，在存储单元阵列11的Y方向的端部设置有字线连接区域RWL16及虚设区域RD。
图147是表示第21实施方式的半导体存储装置的周边电路层LPC21的一部分的构成的示意性俯视图。图147示出了从Z方向观察与图146重叠的区域的构成。另外，图147中示出了4个从Z方向观察与存储单元阵列11重叠的区域R11。周边电路层LPC21具备对应于存储单元阵列11沿着X方向及Y方向排列的多个区域R11。在各区域R11分别设置有感测放大器电路SA及字线驱动器WLD。字线驱动器WLD分别设置于从上方观察与字线连接区域RWL16及虚设区域RD重叠的位置。感测放大器电路SA分别设置于从上方观察与位线连接区域RBL21重叠的位置。
[第22实施方式]
其次，对第22实施方式的半导体存储装置进行说明。在以下说明中，对与第20实施方式相同的部分标注相同的符号，并省略说明。
图148是表示第22实施方式的半导体存储装置的一部分的构成的示意性剖视图。
如图148所示，本实施方式的半导体存储装置具备芯片CPC22、及与芯片CPC22连接的芯片CMCA22。芯片CPC22具备半导体衬底300、及设置于半导体衬底300的上方的周边电路层LPC22。芯片CMCA22具备半导体衬底300′、及设置于半导体衬底300′的上方的存储单元阵列层LMCA22。
图149是表示第22实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图149中例示出了芯片CMCA22的一部分及芯片CPC22的一部分。芯片CMCA22中的存储单元阵列层LMCA22具备存储单元区域RMC及位线连接区域RBL16。在图149中所例示的截面，例示出了位线BL。位线BL连接于构成感测放大器电路SA、列开关YSW及均衡电路EQ的多个晶体管Tr。另外，位线BL经由贯通电极301及背面电极302连接于导电层430。
此外，图149中图示出了晶体管Tr的栅极电极GCd及接触电极CSd，但其仅为用于说明的示意图。在晶体管Tr的通道方向为Y方向的情况下，作为晶体管Tr的源极端子或漏极端子发挥作用的接触电极CSd与栅极电极GCd并不出现在同一个截面中。
另外，图149中例示出了沿着作为芯片CPC22中的位线BL发挥作用的配线的XZ截面。沿着作为芯片CPC22中的位线/BL发挥作用的配线的XZ截面也与图149大致同样地构成。但作为芯片CPC22中的位线/BL发挥作用的配线例如也可连接于图149所例示的2个导电层430中的X方向正侧的导电层430，而非X方向负侧的导电层430。
图150是表示第22实施方式的半导体存储装置的周边电路层LPC22的一部分的构成的示意性俯视图。图150中示出了4个从Z方向观察与存储单元阵列11重叠的区域R11。周边电路层LPC22具备对应于存储单元阵列11沿着X方向及Y方向排列的多个区域R11。在各区域R11分别设置有感测放大器电路SA、位线连接区域RBL22、字线驱动器WLD及字线连接区域RWL22。
感测放大器电路SA分别设置于从上方观察与存储单元区域RMC重叠的位置。
位线连接区域RBL22分别设置于从上方观察与位线连接区域RBL16重叠的位置。在位线连接区域RBL22，设置有参照图149所说明的设置于感测放大器电路SA与导电层430之间的电流路径上的背面电极302及贯通电极301。
字线驱动器WLD设置于从上方观察与虚设区域RD重叠的位置。
字线连接区域RWL22设置于从上方观察与字线连接区域RWL16重叠的位置。在字线连接区域RWL22，设置有设置于字线驱动器WLD与导电层440之间的电流路径上的背面电极302及贯通电极301。
[第23实施方式]
其次，对第23实施方式的半导体存储装置进行说明。在以下说明中，对与第21实施方式相同的部分标注相同的符号，并省略说明。
第23实施方式的半导体存储装置基本上与第21实施方式的半导体存储装置同样地构成。但第23实施方式的半导体存储装置在下述点上，与第21实施方式的半导体存储装置不同。
图151是表示第23实施方式的半导体存储装置的一部分的构成的示意性俯视图。第23实施方式的半导体存储装置具备存储单元阵列层LMCA23(图151)，以此取代存储单元阵列层LMCA21(图146)。存储单元阵列层LMCA23基本上与存储单元阵列层LMCA21同样地构成。但如图146所示，第21实施方式中，字线连接区域RWL16及虚设区域RD仅设置于存储单元阵列11的Y方向的一端部。而如图151所示，第23实施方式中，字线连接区域RWL16及虚设区域RD设置于存储单元阵列11的Y方向的一端部及另一端部。
图152是表示第23实施方式的半导体存储装置的一部分的构成的示意性俯视图。第23实施方式的半导体存储装置具备周边电路层LPC23(图152)，以此取代周边电路层LPC21(图147)。周边电路层LPC23基本上与周边电路层LPC21同样地构成。但如图147所示，第21实施方式中，字线驱动器WLD仅设置于区域R11的Y方向的一端部。而如图152所示，第23实施方式中，字线驱动器WLD设置于区域R11的Y方向的一端部及另一端部。
[第24实施方式]
其次，对第24实施方式的半导体存储装置进行说明。在以下说明中，对与第22实施方式相同的部分标注相同的符号，并省略说明。
第24实施方式的半导体存储装置基本上与第22实施方式的半导体存储装置同样地构成。但第24实施方式的半导体存储装置在下述点上，与第22实施方式的半导体存储装置不同。
第24实施方式的半导体存储装置具备存储单元阵列层LMCA23(图151)，以此取代存储单元阵列层LMCA22。
图153是表示第24实施方式的半导体存储装置的一部分的构成的示意性俯视图。第24实施方式的半导体存储装置具备周边电路层LPC24(图153)，以此取代周边电路层LPC22(图150)。周边电路层LPC24基本上与周边电路层LPC22同样地构成。但如图150所示，第22实施方式中，字线驱动器WLD及字线连接区域RWL22仅设置于区域R11的Y方向的一端部。而如图153所示，第24实施方式中，字线驱动器WLD及字线连接区域RWL22设置于区域R11的Y方向的一端部及另一端部。
[第25实施方式]
其次，对第25实施方式的半导体存储装置进行说明。在以下说明中，对与第18实施方式相同的部分标注相同的符号，并省略说明。
图154是表示第25实施方式的半导体存储装置的一部分的构成的示意性剖视图。
第25实施方式的半导体存储装置具备芯片C25A及芯片C25B。芯片C25A具备半导体衬底300、设置于半导体衬底300的上方的周边电路层LPC25、及设置于周边电路层LPC25的上方的存储单元阵列层LMCA25A。芯片C25B具备半导体衬底300′、及设置于半导体衬底300′的上方的存储单元阵列层LMCA25B。
图155及图156是表示第25实施方式的半导体存储装置的一部分的构成的示意性俯视图。图155示意性地示出了存储单元阵列层LMCA25A的一部分的构成。图156示意性地示出了存储单元阵列层LMCA25B的一部分的构成。
如图155及图156所示，存储单元阵列层LMCA25A、LMCA25B基本上与参照图146所说明的存储单元阵列层LMCA21同样地构成。但如图155及图156所示，存储单元阵列层LMCA25A的字线连接区域RWL16及虚设区域RD与存储单元阵列层LMCA25B的字线连接区域RWL16及虚设区域RD设置于从Z方向观察彼此不重叠的位置。在图示的例子中，存储单元阵列层LMCA25A的字线连接区域RWL16及虚设区域RD设置于存储单元阵列11的Y方向负侧的端部。而存储单元阵列层LMCA25B的字线连接区域RWL16及虚设区域RD设置于存储单元阵列11的Y方向正侧的端部。
图157是表示第25实施方式的半导体存储装置的一部分的构成的示意性俯视图。图157示意性地示出了周边电路层LPC25的一部分的构成。
如图157所示，周边电路层LPC25基本上与参照图153所说明的周边电路层LPC24同样地构成。
但图157的构成中，感测放大器电路SA(A)连接于存储单元阵列层LMCA25A中的构成，感测放大器电路SA(B)连接于存储单元阵列层LMCA25B中的构成。另外，字线驱动器WLD(A)连接于存储单元阵列层LMCA25A中的构成，字线驱动器WLD(B)连接于存储单元阵列层LMCA25B中的构成。
另外，在周边电路层LPC25的从Z方向观察与存储单元阵列层LMCA25A中的字线连接区域RWL16重叠的位置，未设置字线连接区域RWL22。也就是说，本实施方式中，在衬底300(图154)的从Z方向观察与存储单元阵列层LMCA25A中的字线连接区域RWL16重叠的位置，未设置参照图149所说明的背面电极302及贯通电极301。这是因为：存储单元阵列层LMCA25A包含于与周边电路层LPC25共通的芯片C25A，不经由衬底300而连接于周边电路层LPC25中的构成。
而在周边电路层LPC25的从Z方向观察与存储单元阵列层LMCA25B中的字线连接区域RWL16重叠的位置，设置有字线连接区域RWL22。也就是说，在衬底300(图154)的从Z方向观察与存储单元阵列层LMCA25B中的字线连接区域RWL16重叠的位置，设置有背面电极302及贯通电极301。这是因为：存储单元阵列层LMCA25B包含于与周边电路层LPC25不同的芯片C25B，经由衬底300连接于周边电路层LPC25中的构成。
图158是表示第25实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。图158基本上示出了与图119对应的高度位置的截面。但图158也示出了该截面中未出现的构成(位线BL(A)、/BL(A)、BL(B)、/BL(B)及接触电极CBL)。
图158中以两点链线包围的区域设置在从Z方向观察与设置于半导体衬底300(图159、图160)的上表面的感测单元区域R60重叠的位置。在图示的例子中，感测单元区域R60沿着X方向延伸，且沿着X方向及Y方向排列。感测单元区域R60在Y方向上的间距与电容器结构110及导电层430在Y方向上的间距一致。感测单元区域R60的X方向上的长度小于从在X方向上相邻的2个极板线PL中一者的X方向的中央位置到设置于这2个极板线PL之间的位线连接区域RBL16的X方向的中央位置的距离。此外，图158图示出了从在X方向上相邻的2个极板线PL中一者的X方向的中央位置到另一者的X方向的中央位置。
与图158所例示的2个存储单元区域RMC中设置于X方向正侧者对应的感测单元区域R60分别设置于从Z方向观察与1个电容器结构110、1个导电层430、及沿着Y方向排列的2个位线BL(A)、/BL(A)重叠的位置。该感测单元区域R60中的多个晶体管电连接于这2个位线BL(A)、/BL(A)中的至少一者。
与图158所例示的2个存储单元区域RMC中设置于X方向负侧者对应的感测单元区域R60分别设置于从Z方向观察与1个电容器结构110、1个导电层430、及沿着Y方向排列的2个位线BL(B)、/BL(B)重叠的位置。该感测单元区域R60中的多个晶体管电连接于这2个位线BL(B)、/BL(B)中的至少一者。
在晶体管结构120及电容器结构110的X方向上的长度大体等于感测单元区域R60的X方向上的长度的情况下、或大于感测单元区域R60的X方向上的长度的情况下，例如采用如图158所示的结构。另一方面，在晶体管结构120及电容器结构110的X方向上的长度小于感测单元区域R60的X方向上的长度，且晶体管结构120及电容器结构110的X方向上的长度的2倍的长度大于感测单元区域R60的X方向上的长度的情况下，例如采用如图142所示的结构。
在极板线PL的X方向上的一半间距大体等于感测单元区域R60的X方向上的长度的情况下、或大于感测单元区域R60的X方向上的长度的情况下，例如采用如图158所示的结构。另一方面，在极板线PL的X方向上的一半间距小于感测单元区域R60的X方向上的长度，且极板线PL的X方向上的间距大于感测单元区域R60的X方向上的长度的情况下，例如采用如图142所示的结构。
图159是表示第25实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图159中例示出了芯片C25A的一部分及芯片C25B的一部分。在图159中所例示的截面，示出了与存储单元阵列层LMCA25A对应的位线BL(A)、与位线BL(A)连接的感测放大器电路SA(A)、列开关YSW(A)及均衡电路EQ(A)。另外，在图159中所例示的截面，示出了与存储单元阵列层LMCA25B对应的位线BL(B)、与位线BL(B)连接的感测放大器电路SA(B)、列开关YSW(B)及均衡电路EQ(B)。
位线BL(A)连接于构成感测放大器电路SA(A)、列开关YSW(A)及均衡电路EQ(A)的多个晶体管Tr。这多个晶体管Tr相比于图149中所例示的多个晶体管Tr来说，X方向的宽度较小。位线BL(A)经由周边电路层LPC25中的沿着X方向延伸的配线315、及接触电极316，连接于存储单元阵列层LMCA25A中的导电层430。
位线BL(B)连接于构成感测放大器电路SA(B)、列开关YSW(B)及均衡电路EQ(B)的多个晶体管Tr。这多个晶体管Tr相比于图149中所例示的多个晶体管Tr来说，X方向的宽度较小。位线BL(B)经由贯通电极301及背面电极302，连接于存储单元阵列层LMCA25B中的导电层430。此外，图中例示出了设置于背面电极302与导电层430之间的电流路径上的存储单元阵列层LMCA25B中的配线317及接触电极318。
此外，在图示的例子中，一部分接触电极316与接触电极318设置于从Z方向观察相互重叠的位置。
图160是表示第25实施方式的半导体存储装置的一部分的构成的示意性剖视图。
图160中例示出了芯片C25A的一部分及芯片C25B的一部分。在图160中所例示的截面，示出了与存储单元阵列层LMCA25A对应的位线/BL(A)、及与存储单元阵列层LMCA25B对应的位线/BL(B)。
位线/BL(A)连接于构成感测放大器电路SA、列开关YSW及均衡电路EQ的多个晶体管Tr。这多个晶体管Tr相比于图149中所例示的多个晶体管Tr来说，X方向的宽度较小。位线/BL(A)经由周边电路层LPC25中的配线315及接触电极316，连接于存储单元阵列层LMCA25A中的导电层430。
位线/BL(B)连接于构成感测放大器电路SA、列开关YSW及均衡电路EQ的多个晶体管Tr。这多个晶体管Tr相比于图149中所例示的多个晶体管Tr来说，X方向的宽度较小。位线/BL(B)经由贯通电极301、背面电极302、以及存储单元阵列层LMCA25B中的沿着X方向延伸的配线317、及接触电极318，连接于存储单元阵列层LMCA25B中的导电层430。
此外，在图示的例子中，接触电极316与一部分接触电极318设置于从Z方向观察相互重叠的位置。
另外，图159及图160中图示出了晶体管Tr的栅极电极GCd及接触电极CSd，但其仅为用于说明的示意图。在晶体管Tr的通道方向为Y方向的情况下，作为晶体管Tr的源极端子或漏极端子发挥作用的接触电极CSd与栅极电极GCd并不出现在同一个截面中。
[第26实施方式]
其次，对第26实施方式的半导体存储装置进行说明。在以下说明中，对与第18实施方式相同的部分标注相同的符号，并省略说明。
图161及图162是表示第26实施方式的半导体存储装置的一部分的构成的示意性XY剖视图。此外，图161与图119同样地，是将如图120及图121中所例示的结构沿着与I-I′线对应的线切断，再沿着箭头的方向观察所见的示意性剖视图。
图161基本上图示出了与图119相同的构成。但图119中图示出的是沿着X方向排列的2个极板线PL、及设置于它们之间的1个位线连接区域RBL16。而图161中图示出的是沿着X方向排列的2个位线连接区域RBL16、及设置于它们之间的1个极板线PL。此外，在图161的例子中，沿着X方向排列的多个导电层440在各个存储单元区域RMC之间分别电独立。
图162基本上图示出了与图142相同的构成。但在图142的例子中，隔着位线连接区域RBL16在X方向上相邻的2个存储单元区域RMC中的构成连接于共通的感测放大器电路SA。而在图162的例子中，隔着极板线PL在X方向上相邻的2个存储单元区域RMC中的构成连接于共通的感测放大器电路SA。
图162中以两点链线包围的区域设置在从Z方向观察与设置于未图示的半导体衬底的上表面的感测单元区域R60重叠的位置。在图示的例子中，感测单元区域R60沿着X方向延伸，且沿着Y方向排列。感测单元区域R60在Y方向上的间距与电容器结构110及导电层430在Y方向上的间距一致。感测单元区域R60的X方向上的长度小于从在X方向上相邻的2个位线连接区域RBL16中一者的X方向的中央位置到另一者的X方向的中央位置的距离。此外，图162图示出了从在X方向上相邻的2个位线连接区域RBL16中一者的X方向的中央位置到另一者的X方向的中央位置。感测单元区域R60分别设置于从Z方向观察与沿着X方向排列的2个电容器结构110、沿着X方向排列的2个晶体管结构120、沿着X方向排列的2个导电层430、及沿着Y方向排列的2个位线BL、/BL(参照图142)重叠的位置。感测单元区域R60中的多个晶体管和设置于与该感测单元区域R60对应的位置的2个位线BL、/BL中的至少一者电连接。
第26实施方式的半导体存储装置例如具备参照图5或图104所说明的构成。但第26实施方式的半导体存储装置具备存储单元阵列层LMCA26，以此取代存储单元阵列层LMCA。另外，第21实施方式的半导体存储装置具备周边电路层LPC26，以此取代周边电路层LPC。
图163是表示第26实施方式的半导体存储装置的存储单元阵列层LMCA26的一部分的构成的示意性俯视图。此外，存储单元阵列层LMCA26例如具备如图6所示沿着X方向及Y方向排列的多个存储单元阵列11。图163示出了这种存储单元阵列层LMCA26的X方向的端部(也就是设置有存储单元阵列层LMCA26的芯片的X方向的端部。在图示的例子中，为X方向负侧的端部)。
存储单元阵列层LMCA26基本上与第18实施方式的存储单元阵列层同样地构成。但如图163所示，在存储单元阵列层LMCA26的X方向的端部(在图示的例子中，为X方向负侧的端部)设置有存储单元阵列11′，以此取代存储单元阵列11。存储单元阵列11′基本上与存储单元阵列11同样地构成。但在从存储单元阵列11′的X方向的端部(在图示的例子中，为X方向负侧的端部)到位线连接区域RBL16的范围内设置有虚设区域RD。
图164是表示第26实施方式的半导体存储装置的周边电路层LPC26的一部分的构成的示意性俯视图。图164示出了从Z方向观察与图163重叠的区域的构成。另外，图164中示出了2个从Z方向观察与存储单元阵列11重叠的区域R11、及2个从Z方向观察与存储单元阵列11′重叠的区域R11′。周边电路层LPC26基本上与参照图147所说明的周边电路层LPC21同样地构成。但如图163及图164所示，在周边电路层LPC26中，感测放大器电路SA设置于从Z方向观察与在X方向上相邻的2个位线连接区域RBL16(图163)之间的区域重叠的区域。在图示的例子中，感测放大器电路SA设置于从上方观察不与位线连接区域RBL16重叠的位置。一部分感测放大器电路SA跨及与在X方向上相邻的2个存储单元阵列11重叠的区域而设置。另外，一部分感测放大器电路SA跨及与1个存储单元阵列11′、及在X方向上和该存储单元阵列11′相邻的1个存储单元阵列11重叠的区域而设置。
[第27实施方式]
其次，对第27实施方式的半导体存储装置进行说明。在以下说明中，对与第26实施方式相同的部分标注相同的符号，并省略说明。
图165是表示第27实施方式的半导体存储装置的一部分的构成的示意性俯视图。
第27实施方式的半导体存储装置基本上与第26实施方式的半导体存储装置同样地构成。
但第27实施方式的半导体存储装置具备参照图148所说明的构成，而非参照图5或图104所说明的构成。也就是说，第26实施方式的半导体存储装置中，在存储单元阵列11与连接于它的周边电路之间未设置半导体衬底等构成，但第27实施方式的半导体存储装置中，在存储单元阵列11与连接于它的周边电路之间设置有半导体衬底300。
另外，第27实施方式的半导体存储装置具备周边电路层LPC27，以此取代周边电路层LPC26。周边电路层LPC27基本上与周边电路层LPC26同样地构成。但周边电路层LPC27中，在各区域R11、R11′分别设置有包含背面电极302及贯通电极301的位线连接区域RBL22、以及包含背面电极302及贯通电极301的字线连接区域RWL22。这是因为：第27实施方式中，存储单元阵列11及与它连接的周边电路包含于互不相同的芯片，经由半导体衬底300而连接。位线连接区域RBL22分别设置于从上方观察与位线连接区域RBL16重叠的位置。字线连接区域RWL22分别设置于从上方观察与字线连接区域RWL16重叠的位置。
[第28实施方式]
其次，对第28实施方式的半导体存储装置进行说明。在以下说明中，对与第26实施方式相同的部分标注相同的符号，并省略说明。
第28实施方式的半导体存储装置基本上与第26实施方式的半导体存储装置同样地构成。但第28实施方式的半导体存储装置在下述点上，与第26实施方式的半导体存储装置不同。
图166是表示第28实施方式的半导体存储装置的一部分的构成的示意性俯视图。第28实施方式的半导体存储装置具备存储单元阵列层LMCA28(图166)，以此取代存储单元阵列层LMCA26(图163)。存储单元阵列层LMCA28基本上与存储单元阵列层LMCA26同样地构成。但如图163所示，第26实施方式中，字线连接区域RWL16及虚设区域RD仅设置于存储单元阵列11、11′的Y方向的一端部。而如图166所示，第28实施方式中，字线连接区域RWL16及虚设区域RD设置于存储单元阵列11、11′的Y方向的一端部及另一端部。
图167是表示第28实施方式的半导体存储装置的一部分的构成的示意性俯视图。第28实施方式的半导体存储装置具备周边电路层LPC28(图167)，以此取代周边电路层LPC26(图164)。周边电路层LPC28基本上与周边电路层LPC26同样地构成。但如图164所示，第26实施方式中，字线驱动器WLD仅设置于区域R11、R11′的Y方向的一端部。而如图167所示，第28实施方式中，字线驱动器WLD设置于区域R11、R11′的Y方向的一端部及另一端部。
[第29实施方式]
其次，对第29实施方式的半导体存储装置进行说明。在以下说明中，对与第27实施方式相同的部分标注相同的符号，并省略说明。
第29实施方式的半导体存储装置基本上与第27实施方式的半导体存储装置同样地构成。但第29实施方式的半导体存储装置在下述点上，与第27实施方式的半导体存储装置不同。
第29实施方式的半导体存储装置具备存储单元阵列层LMCA28(图166)，以此取代存储单元阵列层LMCA26。
图168是表示第29实施方式的半导体存储装置的一部分的构成的示意性俯视图。第29实施方式的半导体存储装置具备周边电路层LPC29(图168)，以此取代周边电路层LPC27(图165)。周边电路层LPC29基本上与周边电路层LPC27同样地构成。但如图165所示，第27实施方式中，字线驱动器WLD及字线连接区域RWL22仅设置于区域R11、R11′的Y方向的一端部。而如图168所示，第29实施方式中，字线驱动器WLD及字线连接区域RWL22设置于区域R11、R11′的Y方向的一端部及另一端部。
[第30实施方式]
其次，对第30实施方式的半导体存储装置进行说明。在以下说明中，对与第26实施方式相同的部分标注相同的符号，并省略说明。
第30实施方式的半导体存储装置基本上与第26实施方式的半导体存储装置同样地构成。但第30实施方式的半导体存储装置具备参照图63所说明的2T2C型的存储单元MC3。另外，第30实施方式的半导体存储装置在下述点上，与第26实施方式的半导体存储装置不同。
图169是表示第30实施方式的半导体存储装置的一部分的构成的示意性俯视图。图169基本上示出了与图161对应的高度位置的截面。但图169也示出了该截面中未出现的构成(位线BL、/BL及接触电极CBL)。
如图169所示，第30实施方式的半导体存储装置具备字线连接区域RWL30，以此取代字线连接区域RWL16。字线连接区域RWL30基本上与字线连接区域RWL16同样地构成。但字线连接区域RWL30具备导电层441，以此取代导电层440。导电层441基本上与导电层440同样地构成。但导电层441分别具备连接部442。连接部442沿着在X方向上相邻的2个存储单元区域RMC，在X方向上延伸，且连接于在X方向上相邻的2个位线连接区域RBL16中的导电层422。此外，阶台部T在Y方向上的位置与连接部442在Y方向上的位置不同。
此外，本实施方式中，沿着X方向排列的一对导电层422、及与它们连接的导电层441是连续的一个导电层的一部分。导电层422是该导电层中设置于存储单元区域RMC的部分。导电层441是该导电层中设置于字线连接区域RWL30的部分。
另外，在第30实施方式的半导体存储装置中，经由导电层441而连接的2个导电层422作为共通的字线WL发挥作用。对应于这2个导电层422沿着X方向排列的2个导电层430分别连接于沿着Y方向排列的位线BL、/BL。
此外，图169例示出了电共通的一对导电层422中的一者(例如，X方向负侧的导电层422)及另一者(例如，X方向正侧的导电层422)。与对应于一导电层422沿着Y方向排列的多个导电层430中距字线连接区域RWL30第n(n为1以上的整数)近者连接的位线BL和与对应于另一导电层422沿着Y方向排列的多个导电层430中距字线连接区域RWL30第n近者连接的位线/BL在Y方向上相邻。
此外，在以上例子中，对第26实施方式的半导体存储装置具备字线连接区域RWL30，以此取代字线连接区域RWL16的例子进行了说明。但例如第27实施方式(图165)～第29实施方式(图168)的半导体存储装置也可具备字线连接区域RWL30，以此取代字线连接区域RWL16。在第28实施方式或第29实施方式的半导体存储装置具备字线连接区域RWL30，以此取代字线连接区域RWL16的情况下，沿着X方向排列的一对导电层422、以及与它们的Y方向的一端及另一端连接的2个导电层441是连续的一个导电层的一部分。
[第31实施方式]
其次，对第31实施方式的半导体存储装置进行说明。在以下说明中，对与第30实施方式相同的部分标注相同的符号，并省略说明。
第30实施方式的半导体存储装置具备2T2C型的存储单元MC3。但第30实施方式的半导体存储装置也可具备1T1C型的存储单元MC。以下，将作为第31实施方式的半导体存储装置，对这种例子进行说明。
图170是表示第31实施方式的半导体存储装置的一部分的构成的示意性俯视图。图170基本上示出了与图161对应的高度位置的截面。但图170也示出了该截面中未出现的构成(位线BL、/BL及接触电极CBL)。
第31实施方式的半导体存储装置基本上与第30实施方式的半导体存储装置同样地构成。但如图169所示，在第30实施方式的半导体存储装置中，隔着极板线PL在X方向上相邻的2个存储单元区域RMC中的构成经由位线BL、/BL，连接于共通的感测放大器电路SA。而如图170所示，在第31实施方式的半导体存储装置中，隔着绝缘层103在X方向上相邻的2个存储单元区域RMC中的构成经由位线BL、/BL，连接于共通的感测放大器电路SA。
此外，在图170的例子中，隔着极板线PL在X方向上相邻的2个存储单元区域RMC中的一者(在图示的例子中，为X方向负侧的存储单元区域RMC)中的构成经由导电层430，电连接于位线BL。另外，这2个存储单元区域RMC中的另一者(在图示的例子中，为X方向正侧的存储单元区域RMC)中的构成经由导电层430，电连接于位线/BL。
另外，在图170的例子中，与隔着绝缘层103在X方向上相邻的2个存储单元区域RMC中的一者对应的多个导电层422和与另一者对应的多个导电层422电独立。
[第32实施方式]
其次，对第32实施方式的半导体存储装置进行说明。在以下说明中，对与第18实施方式相同的部分标注相同的符号，并省略说明。
图171是用来说明第32实施方式的半导体存储装置的构成的示意性XY剖视图。
第32实施方式的半导体存储装置基本上与第18实施方式的半导体存储装置同样地构成。但第32实施方式的半导体存储装置具备极板线PL′，以此取代极板线PL。极板线PL′基本上与极板线PL同样地构成。但在极板线PL′的Y方向的端部EPLY形成有向Y方向突出的曲面。这种曲面在参照图130～图140所说明的步骤中慢慢地形成。例如，这种曲面根据各种蚀刻步骤中的选择比等条件而慢慢地形成。认为即便在极板线PL′的Y方向的端部EPLY形成向Y方向突出的曲面，对特性的影响也很小。因此，在图171的例子中，降低了对蚀刻步骤的选择比等条件的要求。此外，极板线PL′的X方向的侧面SPLX形成为直线状。也就是说，极板线PL′的对着多个绝缘层102的多个对向面沿着在Y方向上延伸的直线而形成。
此外，在以上例子中，对第18实施方式的半导体存储装置具备极板线PL′，以此取代极板线PL的例子进行了说明。但例如第20实施方式～第30实施方式的半导体存储装置也可具备极板线PL′，以此取代极板线PL。
[第33实施方式]
其次，对第33实施方式的半导体存储装置进行说明。在以下说明中，对与第32实施方式相同的部分标注相同的符号，并省略说明。
图172是用来说明第33实施方式的半导体存储装置的构成的示意性XY剖视图。
第33实施方式的半导体存储装置基本上与第32实施方式的半导体存储装置同样地构成。但第33实施方式的半导体存储装置具备极板线PL″，以此取代极板线PL′。极板线PL″基本上与极板线PL′同样地构成。但在极板线PL″的X方向的侧面SPLX的对着多个绝缘层102的多个对向面，分别形成有向X方向突出的曲面。这种曲面在参照图130～图140所说明的步骤中慢慢地形成。
在图示的例子中，形成于极板线PL″的Y方向的端部EPLY的曲面的突出量WPLY比形成于极板线PL″的X方向的侧面SPLX的曲面的突出量WPLX大。此外，曲面的突出量WPLY例如也可为在如图172中所例示的XY截面，从沿着Y方向排列的多个电极112中设置于最靠Y方向正侧的位置者的Y方向正侧的侧面到极板线PL″的Y方向正侧的端部的Y方向上的距离。另外，曲面的突出量WPLX例如也可为在如图172中所例示的XY截面，构成形成于极板线PL″的X方向的侧面SPLX的多个曲面任一者的点中位于最靠X方向正侧的位置者与位于最靠X方向负侧的位置者的X方向上的距离。
此外，在以上例子中，对第18实施方式的半导体存储装置具备极板线PL″，以此取代极板线PL的例子进行了说明。但例如第20实施方式～第30实施方式的半导体存储装置也可具备极板线PL″，以此取代极板线PL。
[其他实施方式]
以上，对第1实施方式～第33实施方式的半导体存储装置进行了说明。但这些实施方式的半导体存储装置说到底仅为例示，具体的构成、动作等可适当调整。
例如，在以上说明中，对采用电容器作为与晶体管结构120连接的存储器部的例子进行了说明。但存储器部也可不为电容器。例如，存储器部也可为包含强磁体、GeSbTe等硫属材料或其他材料，利用这些材料的特性而记录数据者。例如，在以上所说明的任一结构中，也可使形成电容器Cap的电极之间的绝缘层包含这些材料中的任一者。
另外，例如第1实施方式～第33实施方式的半导体存储装置可为如图173所示的存储器系统MS，也可为其一部分。图173中所例示的存储器系统MS具备多个存储器芯片CM、及与这多个存储器芯片CM连接的控制器芯片CC。存储器芯片CM具备如图11中所例示的存储单元阵列11及周边电路。
另外，例如第22实施方式～第33实施方式中，也可将存储单元区域RMC与存储单元区域RMC21调换。另外，也可将位线连接区域RBL16与位线连接区域RBL21调换。
[备注]
本说明书中至少揭示了以下事项。
[事项1]
例如，如参照图53～图56所说明般，本说明书中揭示了一种半导体存储装置，具备：
第1板状电极及第2板状电极，在第1方向上分隔而配置；
第1电容器，设置于所述第1板状电极与所述第2板状电极之间，且连接于所述第1板状电极；
第1位线，设置于所述第1电容器与所述第2板状电极之间，且连接于所述第1电容器；
第2电容器，设置于第1位线与所述第2板状电极之间，且连接于所述第2板状电极；
第2位线，设置于第1位线与所述第2电容器之间，且连接于所述第2电容器；及
绝缘层，设置于所述第1位线与所述第2位线之间；且
所述绝缘层的所述第1方向上的宽度的差异小于所述第1极板线的所述第1方向上的宽度的差异，
所述绝缘层的所述第1方向上的宽度的差异小于所述第2极板线的所述第1方向上的宽度的差异。
[事项2]
另外，例如，如参照图108～图112所说明般，本说明书中揭示了一种半导体存储装置，具备：
第1芯片，包含第1存储单元；
第2芯片，包含第2存储单元；及
第3芯片，设置于所述第1芯片与所述第2芯片之间，包含周边电路；且
所述第1存储单元包含第1电容器，
所述第2存储单元包含第2电容器，
所述周边电路电连接于所述第1存储单元及所述第2存储单元。
[事项3]
另外，例如，如参照图141、及图154～图157所说明般，本说明书中揭示了一种半导体存储装置，具备：
第1芯片，包含第1存储单元及周边电路；及
第2芯片，包含第2存储单元；且
所述第1存储单元包含第1电容器，
所述第2存储单元包含第2电容器，
所述周边电路电连接于所述第1存储单元及所述第2存储单元。
[事项4]
另外，例如，如参照图84～图87所说明般，本说明书中揭示了一种半导体存储装置，具备：
多个存储器部，沿着与衬底相交的第1方向排列；
多个第1半导体层，沿着所述第1方向排列，且电连接于所述多个存储器部；
第1电极，沿着所述第1方向延伸，且与所述多个第1半导体层对向；
第2半导体层，连接于所述第1电极的所述第1方向的一端；及
第2电极，与所述第2半导体层对向。
[事项5]
另外，例如，如参照图84～图87所说明般，本说明书中揭示了一种半导体存储装置，具备：
多个存储器部，沿着与衬底相交的第1方向排列；
多个第1半导体层，沿着所述第1方向排列，且电连接于所述多个存储器部；
第1电极，沿着所述第1方向延伸，且与所述多个第1半导体层对向；
多个配线，经由所述多个第1半导体层电连接于所述多个存储器部；
多个第2半导体层，沿着所述第1方向排列，且电连接于所述多个配线；及
第2电极，沿着所述第1方向延伸，且与所述多个第2半导体层对向。
[事项6]
另外，例如，如参照图172所说明般，本说明书中揭示了一种半导体存储装置，具备：
多个存储器部，沿着与衬底相交的第1方向排列，且沿着与所述第1方向相交的第2方向延伸；
多个第1半导体层，相对于所述多个存储器部设置在所述第2方向的一侧，沿着所述第1方向排列，且电连接于所述多个存储器部；及
板状电极，相对于所述多个存储器部设置在所述第2方向的另一侧，沿着所述第1方向、以及与所述第1方向及所述第2方向相交的第3方向延伸，且电连接于所述多个存储器部；
在沿着所述第2方向及所述第3方向延伸的第1截面，
在所述板状电极的所述第3方向的端部设置有第1曲面，
在所述板状电极的所述第2方向的侧面设置有第2曲面，且
所述第1曲面的突出量大于所述第2曲面的突出量。
[事项7]
另外，例如，如参照图142所说明般，本说明书中揭示了一种半导体存储装置，具备：
第1存储单元区域及第2存储单元区域，在第1方向上相邻；及
配线连接区域，设置于所述第1存储单元区域与所述第2存储单元区域之间；且
所述第1存储单元区域包含第1存储单元，
所述第2存储单元区域包含第2存储单元，
所述配线连接区域具备：
第1位线，电连接于所述第1存储单元；及
第2位线，电连接于所述第2存储单元；
所述第1位线及所述第2位线连接于共通的感测放大器电路。
[事项8]
另外，例如，如参照图161及图162所说明般，本说明书中揭示了一种半导体存储装置，具备：
第1配线连接区域及第2配线连接区域，在第1方向上相邻；及
第1存储单元区域及第2存储单元区域，设置于所述第1配线连接区域与所述第2配线连接区域之间，且在所述第1方向上相邻；且
所述第1配线连接区域具备第1位线，
所述第2配线连接区域具备第2位线，
所述第1存储单元区域包含连接于所述第1位线的第1存储单元，
所述第2存储单元区域包含连接于所述第2位线的第2存储单元，
所述第1位线及所述第2位线连接于共通的感测放大器电路。
[其他]
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子提出的，并未意图限定发明的范围。这些新颖的实施方式可采用其他各种方式来实施，能在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围及主旨中，并且包含于权利要求书中所记载的发明及其等同的范围内。

Claims (20)

1.一种半导体存储装置，具备：
衬底，具备沿着第1方向排列的第1区域及第2区域；
多个第1配线，沿着与所述衬底的表面相交的第2方向排列，且分别具备一对第1部分及第2部分，
所述一对第1部分设置于所述第1区域，沿着所述第1方向延伸，且沿着与所述第1方向及所述第2方向相交的第3方向排列，
所述第2部分设置于所述第2区域，沿着所述第3方向延伸，且电连接于所述一对第1部分；
多个第1电极，沿着所述多个第1配线的一对第1部分中的一者，在所述第1方向上排列，且沿着所述第2方向延伸；
多个第1半导体层，对应于所述多个第1配线的一对第1部分中的一者及所述多个第1电极，沿着所述第1方向及所述第2方向排列，连接于所述多个第1配线的一对第1部分中的一者，且与所述多个第1电极对向；
多个第1存储器部，经由所述多个第1半导体层电连接于所述多个第1配线；
多个第2电极，沿着所述多个第1配线的一对第1部分中的另一者，在所述第1方向上排列，且沿着所述第2方向延伸；
多个第2半导体层，对应于所述多个第1配线的一对第1部分中的另一者及所述多个第2电极，沿着所述第1方向及所述第2方向排列，连接于所述多个第1配线的一对第1部分中的另一者，且与所述多个第2电极对向；及
多个第2存储器部，经由所述多个第2半导体层电连接于所述多个第1配线。
2.根据权利要求1所述的半导体存储装置，其还具备：
多个第1接触电极，设置于所述第2区域，沿着所述第2方向延伸，沿着所述第3方向排列，且与所述多个第1配线的所述第2部分分别连接；
多个第2配线，设置于所述第2区域，沿着所述第1方向延伸，沿着所述第3方向排列，且与所述多个第1接触电极分别连接；及
第3配线，设置于所述第1区域，沿着所述第3方向延伸，且连接于所述多个第1电极之一。
3.根据权利要求1所述的半导体存储装置，其
还具备多个第3配线，这些第3配线设置于所述第1区域，沿着所述第1方向排列，沿着所述第3方向延伸，且连接于所述多个第1电极及所述多个第2电极；且
所述多个第3配线中的一者与所述多个第3配线中的另一者在所述第1方向上相邻，所述一者与所述多个第1电极中距所述第2区域第n(n为1以上的整数)近者连接，所述另一者与所述多个第2电极中距所述第2区域第n近者连接。
4.根据权利要求1所述的半导体存储装置，其中
所述多个存储器部分别包含电容器。
5.根据权利要求1所述的半导体存储装置，其
具备沿着所述第1方向排列的所述第1区域、所述第2区域及第3区域，
所述第1区域设置于所述第2区域与第3区域之间，
所述半导体存储装置还具备沿着所述第2方向排列的多个第4配线，
所述多个第4配线分别具备：
一对第3部分，设置于所述第1区域，沿着所述第1方向延伸，沿着所述第3方向排列，且设置于从所述第2方向观察与所述一对第1部分重叠的位置；及
第4部分，设置于所述第3区域，沿着所述第3方向延伸，且电连接于所述一对第3部分。
6.根据权利要求5所述的半导体存储装置，其
具备多个第2接触电极，这些第2接触电极设置于所述第3区域，沿着所述第2方向延伸，沿着所述第3方向排列，且与所述多个第4配线的所述第4部分分别连接。
7.根据权利要求1所述的半导体存储装置，其中
所述第2部分从与所述一对第1部分中的一者的连接部分到与所述一对第1部分中的另一者的连接部分连续。
8.根据权利要求1所述的半导体存储装置，其中
所述第2部分具备：
第4部分，与所述一对第1部分中的一者连接；
第5部分，与所述一对第1部分中的另一者连接；及
第6部分，设置于所述第4部分与所述第5部分之间，沿着所述第3方向延伸；且
所述半导体存储装置还具备：
多个第3半导体层，对应于所述多个第1配线沿着所述第2方向排列，且与所述第4部分及所述第6部分连接；
第3电极，沿着所述第2方向延伸，且与所述多个第3半导体层对向；
多个第4半导体层，对应于所述多个第1配线沿着所述第2方向排列，且与所述第5部分及所述第6部分连接；及
第4电极，沿着所述第2方向延伸，且与所述多个第4半导体层对向。
9.根据权利要求1所述的半导体存储装置，其具备：
多个存储单元阵列，沿着所述第1方向排列；及
感测放大器电路，与所述多个存储单元阵列中在所述第1方向上相邻的2个存储单元阵列连接；且
所述2个存储单元阵列分别具备所述多个第1配线、所述多个第1电极、所述多个第1半导体层、所述多个第1存储器部、所述多个第2电极、所述多个第2半导体层及所述多个第2存储器部，
所述感测放大器电路具备第1反相器及第2反相器，
所述2个存储单元阵列中的一者中包含的所述多个第1配线之一连接于所述第1反相器的输入端子及所述第2反相器的输出端子，
所述2个存储单元阵列中的另一者中包含的所述多个第1配线之一连接于所述第1反相器的输出端子及所述第2反相器的输入端子。
10.根据权利要求1所述的半导体存储装置，其具备：
存储单元阵列，具备沿着所述第3方向排列的多个存储器区域；及
感测放大器电路，与所述多个存储器区域中在所述第3方向上相邻的2个存储器区域连接；且
所述2个存储器区域分别具备所述多个第1配线的一部分、所述多个第1电极、所述多个第1半导体层及所述多个第1存储器部，
所述感测放大器电路具备第1反相器及第2反相器，
所述2个存储器区域中的一者中包含的所述多个第1配线之一连接于所述第1反相器的输入端子及所述第2反相器的输出端子，
所述2个存储器区域中的另一者中包含的所述多个第1配线之一连接于所述第1反相器的输出端子及所述第2反相器的输入端子。
11.一种半导体存储装置，具备：
衬底，具备沿着第1方向排列的第1区域及第2区域；
多个第1电极，沿着与所述衬底的表面相交的第2方向排列，且分别具备一对第1部分及第2部分，
所述一对第1部分设置于所述第1区域，沿着所述第1方向延伸，且沿着与所述第1方向及所述第2方向相交的第3方向排列，
所述第2部分设置于所述第2区域，沿着所述第3方向延伸，且电连接于所述一对第1部分；
多个第1配线，沿着所述多个第1电极的一对第1部分中的一者，在所述第1方向上排列，且沿着所述第2方向延伸；
多个第1半导体层，对应于所述多个第1电极的一对第1部分中的一者及所述多个第1配线，沿着所述第1方向及所述第2方向排列，与所述多个第1电极的一对第1部分中的一者对向，且连接于所述多个第1配线；
多个第1存储器部，经由所述多个第1半导体层电连接于所述多个第1配线；
多个第2配线，沿着所述多个第1电极的一对第1部分中的另一者，在所述第1方向上排列，且沿着所述第2方向延伸；
多个第2半导体层，对应于所述多个第1电极的一对第1部分中的另一者及所述多个第2配线，沿着所述第1方向及所述第2方向排列，与所述多个第1电极的一对第1部分中的另一者对向，且连接于所述多个第2配线；及
多个第2存储器部，经由所述多个第2半导体层电连接于所述多个第2配线。
12.根据权利要求11所述的半导体存储装置，其还具备：
多个第1接触电极，设置于所述第2区域，沿着所述第2方向延伸，沿着所述第3方向排列，且与所述多个第1电极分别连接；
多个第2配线，设置于所述第2区域，沿着所述第1方向延伸，沿着所述第3方向排列，且与所述多个第1接触电极分别连接；及
第3配线，设置于所述第1区域，沿着所述第3方向延伸，且连接于所述多个第1配线之一。
13.根据权利要求11所述的半导体存储装置，其
还具备多个第3配线，这些第3配线设置于所述第1区域，沿着所述第1方向排列，沿着所述第3方向延伸，且连接于所述多个第1配线及所述多个第2配线；且
所述多个第3配线中的一者与所述多个第3配线中的另一者在所述第1方向上相邻，所述一者与所述多个第1配线中距所述第2区域第n(n为1以上的整数)近者连接，所述另一者与所述多个第2配线中距所述第2区域第n近者连接。
14.根据权利要求11所述的半导体存储装置，其中
所述多个存储器部分别包含电容器。
15.根据权利要求11所述的半导体存储装置，其
具备沿着所述第1方向排列的所述第1区域、所述第2区域及第3区域，
所述第1区域设置于所述第2区域与第3区域之间，
所述半导体存储装置还具备沿着所述第2方向排列的多个第2电极，
所述多个第2电极分别具备：
一对第3部分，设置于所述第1区域，沿着所述第1方向延伸，沿着所述第3方向排列，且设置于从所述第2方向观察与所述一对第1部分重叠的位置；及
第4部分，设置于所述第3区域，沿着所述第3方向延伸，且电连接于所述一对第3部分。
16.根据权利要求15所述的半导体存储装置，其
具备多个第2接触电极，这些第2接触电极设置于所述第3区域，沿着所述第2方向延伸，沿着所述第3方向排列，且与所述多个第2电极的所述第4部分分别连接。
17.根据权利要求11所述的半导体存储装置，其中
所述第2部分从与所述一对第1部分中的一者的连接部分到与所述一对第1部分中的另一者的连接部分连续。
18.根据权利要求11所述的半导体存储装置，其具备：
多个存储单元阵列，沿着所述第1方向排列；及
感测放大器电路，与所述多个存储单元阵列中在所述第1方向上相邻的2个存储单元阵列连接；且
所述2个存储单元阵列分别具备所述多个第1电极、所述多个第1配线、所述多个第1半导体层、所述多个第1存储器部、所述多个第2配线、所述多个第2半导体层及所述多个第2存储器部，
所述感测放大器电路具备第1反相器及第2反相器，
所述2个存储单元阵列中的一者中包含的所述多个第1配线之一连接于所述第1反相器的输入端子及所述第2反相器的输出端子，
所述2个存储单元阵列中的另一者中包含的所述多个第1配线之一连接于所述第1反相器的输出端子及所述第2反相器的输入端子。
19.根据权利要求11所述的半导体存储装置，其具备：
存储单元阵列，具备沿着所述第3方向排列的多个存储器区域；及
感测放大器电路，与所述多个存储器区域中在所述第3方向上相邻的2个存储器区域连接；且
所述2个存储器区域分别具备所述多个第1电极的一部分、所述多个第1配线、所述多个第1半导体层及所述多个第1存储器部，
所述感测放大器电路具备第1反相器及第2反相器，
所述2个存储器区域中的一者中包含的所述多个第1配线之一连接于所述第1反相器的输入端子及所述第2反相器的输出端子，
所述2个存储器区域中的另一者中包含的所述多个第1配线之一连接于所述第1反相器的输出端子及所述第2反相器的输入端子。
20.根据权利要求19所述的半导体存储装置，其中
与所述2个存储器区域中的一者对应的所述多个第1电极和与另一者对应的所述多个第1电极电独立。
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