KR102432207B1 - 감지 증폭기를 통해 서로에 대해 비교되는 메모리 스트링을 갖는 장치 - Google Patents

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Abstract

일부 실시예는 수평으로 뻗어 있고 감지 증폭기와 연결되는 제1 및 제2 비교 비트라인을 갖는 장치를 포함한다. 제1 메모리 셀 구조물은 제1 비교 비트라인과 연결된다. 제1 메모리 셀 구조물 각각은 제1 커패시터와 연관된 제1 트랜지스터를 가진다. 제2 메모리 셀 구조물은 제2 비교 비트라인과 연결된다. 제2 메모리 셀 구조물 각각은 제2 커패시터와 연관된 제2 트랜지스터를 가진다. 각각의 제1 커패시터는 컨테이너 형태의 제1 노드를 가지며, 수평면을 따라 자신의 연관된 제1 커패시터의 거울 이미지인 연관된 제1 자매 커패시터로부터 수직으로 오프셋된다. 각각의 제2 커패시터는 컨테이너 형태의 제1 노드를 가지며 수평면을 따라 자신의 연관된 제2 커패시터의 거울 이미지인 연관된 제2 자매 커패시터로부터 수직으로 오프셋된다.

Description

감지 증폭기를 통해 서로에 대해 비교되는 메모리 스트링을 갖는 장치
감지 증폭기를 통해 서로에 대해 비교되는 메모리 스트링을 갖는 장치
현대의 컴퓨팅 아키텍처에서 데이터를 저장하기 위해 메모리가 사용된다. 한 가지 유형의 메모리가 DRAM(Dynamic Random Access Memory)이다. DRAM은 대안 유형의 메모리에 비교해서 구조적 단순성, 낮은 비용 및 높은 속도의 이점을 제공할 수 있다.
DRAM은 하나의 트랜지스터와 조합되는 하나의 커패시터를 갖는 메모리 셀(이른바 1T-1C 메모리 셀)을 이용할 수 있으며, 이때 커패시터는 트랜지스터의 소스/드레인 영역과 연결된다. 예시적 1T-1C 메모리 셀(1000)이 도 1에 도시되어 있으며, 이때, 트랜지스터가 T로 라벨링되고 커패시터가 C로 라벨링된다. 커패시터는 트랜지스터의 소스/드레인 영역과 연결된 하나의 노드를 가지며, 공통 플레이트, CP와 연결된 또 다른 노드를 가진다. 공통 플레이트는 임의의 적합한 전압, 가령, 접지 이상에서부터 VCC 이하의 범위 내 전압(즉, 접지 ≤ CP ≤ VCC)으로 연결될 수 있다. 일부 응용예에서, 공통 플레이트는 VCC의 약 절반(즉, 약 VCC/2)의 전압이다. 트랜지스터는 워드라인 WL(즉, 액세스 라인)에 연결된 게이트를 갖고, 비트라인 BL(즉, 디지트 라인 또는 감지 라인)에 연결된 소스/드레인 영역을 가진다. 동작 중에, 워드라인을 따라 전압에 의해 생성된 전기장이 읽기/쓰기 동작 동안 비트라인을 커패시터로 게이트제어 방식으로 연결할 수 있다.
또 다른 종래 기술 메모리 셀 구성은 두 개의 트랜지스터와 조합되는 두 개의 커패시터를 이용한다. 이러한 구성은 2T-2C 메모리 셀로 지칭될 수 있다. 2T-2C 메모리 셀(1010)은 도 2에 개략적으로 도시되어 있다. 메모리 셀의 두 개의 트랜지스터가 T1 및 T2로 라벨링되며 각각 제1 및 제2 트랜지스터로 지칭될 수 있다. 두 개의 커패시터가 C1 및 C2로 라벨링되며 각각 제1 및 제2 커패시터로서 지칭될 수 있다.
제1 트랜지스터 T1의 하나의 소스/드레인 영역이 제1 커패시터 C1의 노드와 연결되며, 제1 트랜지스터 T1의 또 다른 소스/드레인 영역이 제1 비교 비트라인 BL-T와 연결된다. 제1 트랜지스터 T1의 게이트가 워드라인 WL과 연결된다. 제2 트랜지스터 T2의 하나의 소스/드레인 영역이 제2 커패시터 C2의 노드와 연결되며, 제2 트랜지스터 T2의 또 다른 소스/드레인 영역이 제2 비교 비트라인 BL-C과 연결된다. 제2 트랜지스터 T2의 게이트가 워드라인 WL과 연결된다. 제1 및 제2 커패시터 C1 및 C2 각각이 공통 플레이트 CP와 전기적으로 연결된 노드를 가진다.
비교 비트라인 BL-T 및 BL-C이, 메모리 셀(1010)의 메모리 상태를 확인하기 위해 둘의 전기적 속성(가령, 전압)을 비교하는 감지 증폭기 SA까지 뻗어 있다. 비트라인 BL-T이 참 비트라인(true bitline)으로 지칭되며, 비트라인 BL-C는 상보적 비트라인(complementary bitline)으로 지칭될 수 있다. "참" 및 "상보적"이라는 용어는 임의적이며, BL-T 및 BL-C의 비트라인 값이 서로에 대해 비교될 것임을 나타낼 뿐이다.
반도체 칩의 귀중한 실 사용 면적을 보존하기 위해 메모리를 고도로 집적된 배열에 포함시키는 아키텍처를 개발하는 것이 바람직할 것이다.
도 1은 1개의 트랜지스터 및 1개의 커패시터를 갖는 종래 기술의 메모리 셀의 개략도이다.
도 2는 2개의 트랜지스터 및 2개의 커패시터를 갖는 종래 기술의 메모리 셀의 개략도이다.
도 3은 예시적 장치의 영역의 개략도이다.
도 4는 도 3의 예시적 장치에서 사용될 수 있는 구조물의 예시적 배열의 개략적 횡단면도이다.
도 5는 예시적 장치의 영역의 개략도이다.
도 6은 도 5의 예시적 장치에서 사용될 수 있는 구조물의 예시적 배열의 개략적 횡단면도이다.
도 7는 예시적 장치의 영역의 개략도이다.
도 8은 도 7의 예시적 장치에서 사용될 수 있는 구조물의 예시적 배열의 개략적 횡단면도이다.
도 9는 예시적 장치의 영역의 개략도이다.
일부 실시예는 감지 증폭기를 통해 서로에 대해 비교될 메모리 셀 스트링의 배열을 포함한다. 메모리 셀 스트링은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 갖는 메모리 셀 구조물을 포함할 수 있다. 일부 실시예에서, 메모리 셀 구조물은 1T-1C 메모리 셀일 수 있다. 일부 실시예에서, 메모리 셀 구조물은 2T-2C 셀일 수 있다. 배열은 다양한 구성요소를 하나 위에 다른 하나를 수직으로 적층함으로써 고도로 집적될 수 있다. 예시적 구성이 도 3-9를 참조하여 기재된다.
도 3을 참조하여, 예시적 장치(즉, 구성, 조립체 등)(10)는 수평으로 뻗어 있고, 감지 증폭기 SA와 연결된 제1 비교 비트라인 BL-T을 포함한다. 장치(10)는 수평으로 뻗어 있고, 감지 증폭기 SA와 더 연결된 제2 비교 비트라인 BL-C을 더 포함한다.
공통 플레이트(12)는 제1 비교 비트라인과 제2 비교 비트라인 사이에 수직으로 위치하며, 수평으로 뻗어 있다.
제1 메모리 셀 구조물은 제1 비교 비트라인 BL-T과 공통 플레이트(12) 사이에 있으며, 이때, 이러한 제1 메모리 셀 구조물은 셀 0a...na로 라벨링되며, 여기서 "n"은 정수이다. 제1 메모리 셀 구조물은 서로 수평으로 이격되어 있으며, 제1 메모리 셀 스트링(14)에 함께 배열된다. 메모리 셀 스트링(14) 내의 제1 메모리 셀 구조물의 총 개수는 임의의 적절한 수일 수 있으며, 일부 실시 예에서, 64개의 메모리 셀 구조물, 128개의 메모리 셀 구조물, 256개의 메모리 셀 구조물, 512개의 메모리 셀 구조물, 1024개의 메모리 셀 구조물 등일 수 있다. 따라서, 셀 0a...na의 정수 "n"은 예를 들어, 63, 127, 255, 511, 1023 등일 수 있다.
각각의 제1 메모리 셀 구조물(셀 0a...na)은 제1 커패시터(18)와 연관된 제1 트랜지스터(16)를 포함한다. 제1 트랜지스터(16)는 제1 비교 비트라인 BL-T에 근접하고, 제1 커패시터(18)는 공통 플레이트(12)에 근접한다.
제1 트랜지스터(16) 각각은 게이트(17), 및 한 쌍의 소스/드레인 영역(13 및 15)을 포함한다. 소스/드레인 영역(13 및 15)은 각각 제1 및 제2 소스/드레인 영역으로 지칭될 수 있다. 제2 소스/드레인 영역(15)은 제1 비교 비트라인 BL-T과 연결된다.
각각의 제1 커패시터(18)는 제1 노드(19) 및 제2 노드(21)를 가진다. 각각의 커패시터(18)의 제1 노드(19)는 커패시터(18)와 연관된 트랜지스터(16)의 제1 소스/드레인 영역(13)과 연결되고 제2 노트(21)는 공통 플레이트(12)와 연결된다.
트랜지스터(16)의 게이트(17)는 워드라인 드라이버(D0a...Dna)로 뻗어 있는 워드라인(20)과 연결된다. 제1 메모리 셀(셀 0a...na)은 1T-1C 메모리 셀이고, 각각의 드라이버(D0a...Dna)는 타 드라이버(D0a..Dna)에 대해 독립적으로 제어된다.
제2 메모리 셀 구조물은 제2 비교 비트라인 BL-C과 공통 플레이트(12) 사이에 있으며, 이러한 제2 메모리 셀 구조물은 셀 0b...nb로 라벨링된다. 제2 메모리 셀 구조물은 서로 수평으로 이격되어 있으며, 제2 메모리 셀 스트링(22)에 함께 배열된다.
각각의 제2 메모리 셀 구조물(셀 0b...nb)은 제2 커패시터(26)와 연관된 제2 트랜지스터(24)를 포함한다. 제2 트랜지스터(24)는 제2 비교 비트라인 BL-C에 근접하고, 제2 커패시터(26)는 공통 플레이트(12)에 근접한다.
제2 트랜지스터(24) 각각은 게이트(27) 및 한 쌍의 소스/드레인 영역(23 및 25)을 포함한다. 소스/드레인 영역(23 및 25)은 각각 제1 및 제2 소스/드레인 영역으로 지칭될 수 있다. 제2 소스/드레인 영역(25)은 제2 비교 비트라인 BL-C과 연결된다.
각각의 제2 커패시터(26)는 제1 노드(29) 및 제2 노드(31)를 가진다. 각각의 커패시터(26)의 제1 노드(29)는 커패시터(26)와 연관된 트랜지스터(24)의 제1 소스/드레인 영역(23)과 연결되고, 제2 노트(31)는 공통 플레이트(12)와 연결된다.
트랜지스터(24)의 게이트(27)는 워드라인 드라이버(D0b...Dnb)로 뻗어 있는 워드라인(28)과 연결된다. 제2 메모리 셀(셀 0b...nb)은 1T-1C 메모리 셀이고, 각각의 드라이버(D0b...Dnb)는 타 드라이버(D0b..Dnb)에 대해 독립적으로 제어된다.
제2 메모리 셀 스트링(22)은 제1 메모리 셀 스트링(14)에 상보적이며, 이러한 것은 메모리 동작(예를 들어, 장치(10)의 도시된 메모리 셀로부터 데이터가 읽히는 동작) 동안 감지 증폭기(SA)를 통해 서로 비교되도록 구성된다.
일부 실시예에서, 장치(10)는 폴딩 아키텍처의 하나의 예시로 간주될 수 있으며, 이때, 제2 비교 비트라인 BL-C은 제1 비교 비트라인 BL-T 아래에 배열된다. 아키텍처는 고도로 집적될 수 있다. 일부 실시예에서, 도 4의 횡단면도에서 개략적으로 도시된 바와 같이, 제2 메모리 셀 구조물(0b...nb)은 제1 메모리 셀 구조물(0a...na) 바로 아래에 있을 수 있다.
도 4의 장치(10)는 수평 방향을 따라 뻗어 있는 전도성 배선으로서 비교 비트라인 BL-T 및 BL-C을 포함한다. 이러한 전도성 배선은 임의의 적합한 전기 전도성 조성물(들), 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 니트라이드, 금속 카바이드 등) 및/또는 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
공통 플레이트(12)는 또한 수평 방향을 따라 뻗어 있는 전도성 배선이다. 이러한 전도성 배선은 임의의 적합한 전기 전도성 조성물(들), 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 니트라이드, 금속 카바이드 등) 및/또는 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
제1 트랜지스터(16)는 반도체 물질 페데스털(30) 주위에 뻗어 있는 게이트(17)를 포함하고, 상기 게이트(17)는 워드라인(20)과 공유하는 전도성 물질을 포함한다. 이러한 전도성 물질은 임의의 적합한 전기 전도성 조성물(들), 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 니트라이드, 금속 카바이드 등) 및/또는 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
게이트(17)는 절연 물질(32)(게이트 유전체 물질로 지칭될 수 있음)에 의해 반도체 물질 페데스털(30)로부터 이격된다. 절연 물질(32)은 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며, 일부 실시예에서, 실리콘 디옥사이드를 포함하거나, 실리콘 디옥사이드로 본질적으로 구성되거나, 실리콘 디옥사이드로 구성될 수 있다.
페데스털(30)의 반도체 물질은 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며, 일부 실시예에서, 실리콘, 게르마늄, III/V 반도체 물질(예를 들어, 갈륨 포스파이드), 반도체 옥사이드 등 중 하나 이상을 포함할 수 있다.
소스/드레인 영역(13 및 15)은 페데스털(30)의 반도체 물질 내에 형성된다. 일부 실시예에서, 소스/드레인 영역은 NMOS 디바이스와 연관된 n형 영역일 수 있고, 또 다른 실시예에서, PMOS 디바이스와 연관된 p형 영역일 수 있다. 채널 영역(라벨링되지 않음)은 게이트 유전체 물질(32)을 따르는 반도체 물질 페데스털(30) 내에, 그리고 소스/드레인 영역(13 및 15) 사이에 있을 것이다.
커패시터(18)는 하향 개방 컨테이너 구조물로서 구성된 제1 노드(19)를 포함하고, 하향 개방 컨테이너 구조물 내로 상향으로 뻗어 있는 제2 노드(21)를 포함한다. 노드(19 및 21)는 임의의 적합한 전기 전도성 조성물(들), 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 니트라이드, 금속 카바이드 등) 및/또는 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
절연 물질(34)(캐패시터 유전체 물질로 지칭될 수 있음)은 제1 및 제2 노드(19 및 21) 사이에 있다. 절연 물질(34)은 임의의 적합한 조성물(예를 들어, 비-강유전성 물질, 강유전성 물질 및 자성 물질) 또는 조성물의 조합을 포함할 수 있다. 일부 실시예에서, 절연 물질(34)은 비-강유전성 물질을 포함할 수 있는데, 예를 들어, 실리콘 디옥사이드, 실리콘 니트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드 등 중 하나 이상을 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다. 일부 실시예에서, 절연 물질(34)은 강유전성 물질을 포함할 수 있다. 예를 들어, 절연 물질(34)은 전이 금속 옥사이드, 지르코늄, 지르코늄 옥사이드, 하프늄, 하프늄 옥사이드, 납 지르코늄 티타네이트, 탄탈럼 옥사이드, 및 바륨 스트론튬 티타네이트, 및 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 니오븀, 스트론튬, 및 희토류 원소를 포함하는 도펀트를 갖는 것으로 구성된 군 중에서 선택된 하나 이상의 물질을 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다.
제2 트랜지스터(24)는 반도체 물질 페데스털(36) 주위에 뻗어 있는 게이트(27)를 포함하며, 이때, 게이트(27)는 워드라인(28)과 공유하는 전도성 물질을 포함한다. 이러한 전도성 물질은 임의의 적합한 전기 전도성 조성물(들), 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 니트라이드, 금속 카바이드 등) 및/또는 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
게이트(27)는 절연 물질(38)(게이트 유전체 물질로 지칭될 수 있음)에 의해 반도체 물질 페데스털(36)로부터 이격된다. 절연 물질(38)은 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며, 일부 실시예에서 실리콘 디옥사이드를 포함하거나, 실리콘 디옥사이드로 본질적으로 구성되거나, 실리콘 디옥사이드로 구성될 수 있다.
페데스털(36)의 반도체 물질은 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며, 일부 실시예에서, 실리콘, 게르마늄, III/V 반도체 물질(예를 들어, 갈륨 포스파이드), 반도체 옥사이드 등 중 하나 이상을 포함할 수 있다.
소스/드레인 영역(23 및 25)은 페데스털(36)의 반도체 물질 내에 형성된다. 일부 실시예에서, 소스/드레인 영역은 NMOS 디바이스와 연관된 n형 영역일 수 있고, 또 다른 실시예에서, PMOS 디바이스와 연관된 p형 영역일 수 있다. 채널 영역(라벨링되지 않음)은 게이트 유전체 물질(38)을 따르는 반도체 물질 페데스털(36) 내에, 그리고 소스/드레인 영역(23 및 25) 사이에 있을 것이다.
커패시터(26)는 상향 개방 컨테이너 구조물로서 구성된 제1 노드(29)를 포함하고, 상향 개방 컨테이너 구조물 내로 하향으로 뻗어 있는 제2 노드(31)를 포함한다. 노드(29 및 31)는 임의의 적합한 전기 전도성 조성물(들), 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 니트라이드, 금속 카바이드 등) 및/또는 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
절연 물질(40)(캐패시터 유전체 물질로 지칭될 수 있음)은 제1 및 제2 노드(29 및 31) 사이에 있다. 절연 물질(40)은 임의의 적합한 조성물(예를 들어, 비-강유전성 물질, 강유전성 물질 및 자성 물질) 또는 조성물의 조합을 포함할 수 있다. 일부 실시예에서, 절연 물질(40)은 비-강유전성 물질을 포함할 수 있는데, 예를 들어, 실리콘 디옥사이드, 실리콘 니트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드 등 중 하나 이상을 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다. 일부 실시예에서, 절연 물질(40)은 강유전성 물질을 포함할 수 있다. 예를 들어, 절연 물질(40)은 전이 금속 옥사이드, 지르코늄, 지르코늄 옥사이드, 하프늄, 하프늄 옥사이드, 납 지르코늄 티타네이트, 탄탈럼 옥사이드, 및 바륨 스트론튬 티타네이트, 및 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 니오븀, 스트론튬, 및 희토류 원소를 포함하는 도펀트를 갖는 것으로 구성된 군 중에서 선택된 하나 이상의 물질을 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다.
일부 실시예에서, 제2 스트링(22)의 메모리 셀은 제1 스트링(14)의 메모리 셀과 동일한 조성을 포함할 수 있고, 공통 플레이트(12)의 중심을 따라 뻗어 있는 수평면(42)을 가로질러 반사되는 이러한 메모리 셀의 거울 이미지일 수 있다. 예를 들어, 셀 0a은 셀 0b의 거울 이미지일 수 있다. 일부 실시예에서, 제2 메모리 스트링(22)의 적어도 제2 커패시터(26)는 공통 플레이트(12)의 중심을 따라 수평면(42)을 가로질러 반사된 제1 커패시터(18)의 거울 이미지이다. 이러한 실시예에서, 제1 메모리 셀 스트링(14) 내 제1 커패시터(18) 각각은 제2 메모리 셀 스트링(22) 내 자매 커패시터(sister capacitor)(26)로부터 수직으로 오프셋된 것으로 여겨질 수 있다. 예를 들어, 셀 0a 내의 커패시터(18)는 셀 0b 내의 자매 커패시터(26)로부터 수직으로 오프셋된다. 도 4의 실시예에서, 자매 커패시터는 제1 메모리 셀 스트링(14)과 상보적인 제2 메모리 셀 스트링(22) 내에 있으며, 이때 제1 메모리 셀 스트링(14)과 이의 상보적 메모리 셀 스트링(22)은 감지 증폭기(SA)를 통해 비교된다.
도 4는 비교 비트라인 BL-C 아래에 있는 베이스(44)를 도시한다. 베이스(44)는 반도체 물질을 포함할 수 있고, 예를 들어 단결정질 실리콘을 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다. 베이스(44)는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 물질을 포함하는 임의의 구조물을 의미하는데, 비제한적 예를 들면, 벌크 반도성 물질, 가령, 반도성 웨이퍼(단독으로 또는 다른 물질을 포함하는 조립체로), 및 반도성 물질 층(단독으로 도는 다른 물질을 포함하는 조립체로)이 있다. "기판"이라는 용어는 임의의 지지 구조물, 비제한적 예를 들면, 앞서 기재된 반도체 기판을 지칭한다. 일부 적용예에서, 베이스(44)는 집적 회로 제조와 연관된 하나 이상의 물질을 담는 반도체 기판에 대응할 수 있다. 이러한 물질은 예를 들어 내화성 금속 물질, 배리어 물질, 확산 물질, 절연 물질 중 하나 이상을 포함할 수 있다.
베이스(44)와 비교 비트라인 BL-C 사이에 제공되는 다른 구조물, 구성 요소 등이 존재할 수 있음을 나타내기 위해, 갭이 비교 비트라인 BL-C과 베이스(44) 사이에 제공된다.
도 5는 또 다른 예시적인 장치(10a)를 도시한다. 장치(10a)는 제1 감지 증폭기(SA1) 까지 뻗어 있는 비교 비트라인 BL-T을 가진다. 비교 비트라인 BL-C은 또한 제1 감지 증폭기(SA1)까지 뻗어 있고, 비교 비트라인 BL-T에 대해 수평으로 오프셋된다. 일부 실시예에서, 비교 비트라인 BL-T은 제1 비교 비트라인(46)으로 지칭될 수 있다. 이러한 비교 비트라인은 제2 비교 비트라인(48) 위에 있다. 제2 비교 비트라인은 제2 감지 증폭기(SA2)까지 수평으로 뻗어 있다. 비교 비트라인 BL-C은 제1 감지 증폭기(SA1)와 연결된 제3 비교 비트라인(50)으로 지칭될 수 있다. 제4 비교 비트라인(52)은 제2 비교 비트라인(48)에 대해 수평으로 오프셋되고, 제2 감지 증폭기(SA2)와 연결된다. 제5 비교 비트라인(54)은 제3 비교 비트라인(50)에 대해 수직으로 변위되고, 제3 감지 증폭기(SA3)가지 뻗어 있다. 제6 비교 비트라인(56)은 제5 비교 비트라인(54)에 대해 수평으로 변위되고, 또한 제3 감지 증폭기(SA3)와 연결된다. 제7 비교 비트라인(58)은 제2 비교 비트라인(56)에 대해 수직으로 변위되고, 제8 비교 비트라인(60)은 제4 비교 비트라인(52)에 대해 수직으로 변위된다.
수직-변위 비트라인(46/48)은 함께, 사이에 공통 플레이트(12)를 갖는 제1 수직 변위 비트라인 쌍을 형성한다. 유사하게, 비트라인들(50/54)은 함께, 사이에 공통 플레이트(12)를 갖는 제2 수직-변위 제2 비트라인 쌍을 형성하고, 비트라인들(52/60)은 함께, 사이에 공통 플레이트(12)를 갖는 제3 수직-변위 비트라인 쌍을 형성하며, 비트라인들(56/58)은 함께, 사이에 공통 플레이트(12)를 갖는 제4 수직-변위 비트라인 쌍을 형성한다.
수직-변위 비트라인 쌍 각각 사이에는 셀 0a...na로 라벨링된 메모리 셀 구조물을 갖는 탑 메모리 셀 스트링과 셀 0b...nb로 라벨링된 메모리 셀 구조물의 바텀 메모리 셀 스트링이 있으며, 이때, 메모리 셀 구조물 각각은 도 3을 참조하여 앞서 기재된 것과 유사한 구성으로 커패시터 및 트랜지스터를 포함한다. 도면을 단순화하기 위해 트랜지스터 및 커패시터는 도 5에서 별도로 라벨링되지 않지만, 이러한 커패시터 및 트랜지스터가 도 3을 참조하여 앞서 논의된 것과 유사한 구성을 가질 수 있음이 이해되어야 한다.
도면을 단순화하기 위해 워드라인 드라이버는 도 5에 도시되지 않지만, 도 5의 메모리 셀의 트랜지스터 각각은 자신의 게이트가 (D0a...Dna 및 D0b...Dnb인 도 3의 예시적 워드라인 드라이버를 갖는) 도 3을 참조하여 앞서 기재된 것과 유사한 구성으로 워드라인 드라이버에 연결되게 할 수 있음이 이해되어야 한다.
제1 비교 비트라인(46)을 따른 셀 0a...na는 서로 수평으로 이격되고 함께 스트링 1로 라벨링된 제1 메모리 셀 스트링으로 배열된 제1 메모리 셀 구조물로 지칭될 수 있다. 유사하게, 제2 비교 비트라인(48)을 따른 셀 0b...nb은 스트링 2로 라벨링된 제2 메모리 셀 스트링 내에 함께 배열 된 제2 메모리 셀 구조물로 지칭될 수 있다.
제3 비교 비트라인(50)을 따른 셀 0a...na는 제1 메모리 셀 스트링에 상보적으로 함께 배열되며 스트링 1 상보구조물로 라벨링되는 제3 메모리 셀 구조물로 지칭될 수 있으며, 이때, 스트링 1과 이의 상보구조물은 제1 감지 증폭기(SA1)를 통해 서로 비교되도록 구성된다.
제4 비교 비트라인(52)을 따른 셀 0a...na는 제2 메모리 셀 스트링에 상보적으로 함께 배열되며 스트링 2 상보구조물로 라벨링되는 제4 메모리 셀 구조물로 지칭될 수 있으며, 이때, 스트링 2과 이의 상보구조물은 제2 감지 증폭기(SA2)를 통해 서로 비교되도록 구성된다.
제5 비교 비트라인(54)을 따른 셀 0b...nb는 메모리 셀 스트링(스트링 3)에 배열되고, 제6 비교 비트라인(56)을 따른 셀 0a...na는 이러한 메모리 셀 스트링(스트링 3 상보구조물로 라벨링됨)에 상보적으로 배열되며, 이때, 스트링 3과 이의 상보구조물은 제3 감지 증폭기(SA3)를 통해 서로 비교되도록 구성된다.
제7 비교 비트라인(58)을 따르는 셀 0b...nb는 제4 스트링(도 5에 도시되지 않음)의 상보구조물과 비교될 수 있는 제4 메모리 셀 스트링(스트링 4)으로 구성되며, 제8 비교 비트라인(60)을 따른 셀 0b...nb은 제5 스트링(도 5에 도시되지 않음)의 상보구조물과 비교될 수 있는 제5 메모리 셀 스트링(스트링 5)으로서 구성된다.
일부 실시예에서, 장치(10a)는 개방 아키텍처의 하나의 예시로서 간주될 수 있으며, 이때, 제2 비교 비트라인 BL-C이 자신이 비교되는 제1 비교 비트라인 BL-T에 대해 수평으로 오프셋되도록 배열된다. 개방형 아키텍처는 도 4의 폴딩 아키텍처를 참조하여 앞서 기재된 것과 유사한 방식으로 고도록 집적될 수 있다. 예를 들어, 도 6은 쌍을 이루는 수직-적층 비트라인(46/48)을 포함하는 장치(10a)의 영역을 도시한다.
장치(10a)의 도시된 영역은 많은 측면에서 도 4에 도시된 장치(10)의 영역과 동일하다. 도 6의 트랜지스터 및 커패시터의 다양한 영역이 라벨링되어 있지 않지만, 이러한 영역이 도 4의 실시예에서 나타난 유사한 영역과 동일할 수 있음이 이해될 것이다. 도 6의 장치(10a)는, 도 6의 비교 비트라인(46 및 48)이 동일한 감지 증폭기에 연결되지 않는다는 점에서 도 4의 장치(10)와 상이하다. 대신, 비교 비트라인(46)은 제1 감지 증폭기(SA1)에 연결되고, 비교 비트라인(48)은 제2 감지 증폭기(SA2)에 연결된다. 따라서, 하부 비교 비트라인(48)(스트링 2)과 연관된 메모리 셀 스트링은 상부 비교 비트라인(46)(스트링 1)과 연관된 메모리 셀 스트링의 상보구조물이 아닌데, 이는 이러한 스트링들이 감지 증폭기를 통해 서로 비교되지 않기 때문이다. 그럼에도, 하부 메모리 셀 스트링(스트링 2) 내의 커패시터는 상부 메모리 셀 스트링(스트링 1) 내 커패시터에 대한 자매 커패시터인 것으로 간주될 수 있는데, 이는 이들이 평면(42)을 따르는 상부 메모리 셀 스트링 내 커패시터의 거울 이미지이기 때문이다. 예를 들어, 메모리 셀(0a) 내의 커패시터는 (62)로 라벨링되고, 메모리 셀(0b) 내의 커패시터는 (64)로 라벨링되며, 이러한 커패시터는 평면(42)을 가로질러 서로의 거울 이미지일 수 있다는 점에서 자매 커패시터인 것으로 지칭될 수 있다.
스트링 1로 라벨링된 상부 메모리 셀 스트링은 스트링 2로 라벨링되는 하부 메모리 셀 스트링과 쌍을 이루는 것으로 간주될 수 있는데, 이는 상부 메모리 셀 스트링을 따르는 커패시터는 하부 메모리 셀 스트링을 따르는 커패시터와 공통 플레이트(12)를 공유하기 때문이다. 따라서, 수직-변위 비트라인(46/48)은 쌍을 이루는 구조물로 배열되는 것으로 간주될 수 있다. 유사하게, 도 5의 또 다른 수직-변위 비트라인(50/54, 56/58 및 52/60)은 유사한 쌍을 이루는 구조물로 배열되는 것으로 간주될 수 있다. 이러한 쌍을 이루는 구조물 내의 메모리 셀은 도 6을 참조하여 자매 커패시터(62/64)로서 기재된 유형의 자매 커패시터를 포함할 수 있다.
앞서 기재된 메모리 셀 구성은 단일 트랜지스터 및 단일 커패시터만을 가진다(즉, 1T-1C 메모리 셀 구성이다). 또 다른 실시예에서, 앞서 기재된 것과 유사한 배열이 2T-2C 메모리 셀 구성과 함께 이용될 수 있다.
도 7은 도 3을 참조하여 앞서 기재된 것과 유사하지만, 수직-적층 트랜지스터의 게이트가 서로 연결되어 셀 0...n의 2T-2C 메모리 셀 구조물을 형성하는 폴딩 구성을 갖는 장치(10b)를 보여준다. 트랜지스터의 게이트는 워드라인 드라이버(D0...Dn)까지 뻗어 있는 워드라인(66)과 연결된다.
도 3의 폴딩 구성의 공통 플레이트(12)가 플레이트 드라이버(PL0...PLn)와 연결된 복수의 플레이트(68)로 대체된다. 각각의 플레이트 드라이버는 나머지 모두에 대해 독립적으로 동작할 수 있다. 일부 실시예에서, 메모리 셀 구조물의 커패시터는 강유전성 물질을 포함할 수 있다. 각각의 메모리 셀 구조물은 드라이버(D0...Dn)를 통해 게이트로, 드라이버(PL0...PLn)을 통해 플레이트(68)로 및/또는 비교 비트라인 BL-T 및 BL-C 중 하나 또는 둘 모두로 적절한 전기 자극을 제공함으로써 동작할 수 있다(즉, 읽히거나 써질 수 있다).
도 7의 아키텍처는 도 4를 참조하여 앞서 기재된 것과 유사한 방식으로 고도로 집적될 수 있다. 예를 들어, 도 8은 도 4를 참조하여 앞서 기재된 것과 유사한 구조물을 포함하는 장치(10b)의 영역을 도시한다. 도 8의 트랜지스터 및 커패시터의 다양한 영역이 라벨링되어 있지 않지만, 이러한 영역이 도 4의 실시예에서 나타난 유사한 영역과 동일할 수 있음이 이해될 것이다.
일부 실시예에서, 2T-2C 메모리 구성은 도 5를 참조하여 앞서 기재된 개방 배열과 다소 유사한 개방 배열에서 사용될 수 있다. 예를 들어, 도 9는 개방 배열로 제공된 2T-2C 메모리 셀 구성을 갖는 장치(10c)를 도시한다.
앞서 논의된 조립체 및 구조물은 집적 회로("집적 회로"라는 용어는 반도체 기판에 의해 지지되는 전자 회로를 의미) 내에서 사용될 수 있고, 전자 시스템에 포함될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 파워 모듈, 통신 모뎀, 프로세서 모듈 및 주문형 모듈(application-specific module)에서 사용될 수 있으며, 다층, 멀티 칩 모듈을 포함할 수 있다. 전자 시스템은 다양한 시스템, 가령, 카메라, 무선 디바이스, 디스플레이, 칩 셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대전화기, 개인용 컴퓨터, 자동차, 산업용 제어 시스템, 항공기 등 중 임의의 것일 수 있다.
달리 특정되지 않는 한, 본 명세서에 기재된 다양한 물질, 재료, 조성물 등은 현재 알려져 있거나 아직 개발되지 않은 임의의 적합한 방법, 가령, ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition) 등으로 형성될 수 있다.
"유전체"및 "절연"이라는 용어는 절연 전기 특성을 갖는 물질을 기제하기 위해 사용될 수 있다. 용어들은 본 개시에서 동의어로 간주된다. 어떤 경우에는 용어 "유전체", 그리고 또 다른 경우에는 용어 "절연성"(또는 "전기적으로 절연성")의 사용되어, 본 개시에서 이하의 청구항에서 선행사 기반을 단순화하기 위해 언어적 변형을 제공하며, 어떠한 유의미한 화학적 또는 전기적 차이도 가리키는 데 사용되지 않는다.
도면의 다양한 실시예의 특정 배향은 단지 예시적인 목적만 가지며, 실시예는 일부 적용예에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명, 및 이하의 청구항이, 구조물이 도면의 특정 배향으로 있는지, 또는 이러한 배향에 대해 회전되었는지에 무관하게, 다양한 특징들 간 기재된 관계를 갖는 임의의 구조물과 관련된다.
첨부된 도면의 횡단면도는 단지 횡단면의 평면 내의 특징부만을 나타내고, 달리 지시되지 않는 한, 도면을 단순화하기 위해 횡단면의 평면을 벗어나는 물질을 나타내지 않는다.
구조물이 또 다른 구조물 "상에", "인접하게"또는 "맞닿아" 위치하는 것으로 지칭될 때, 또 다른 구조물 상에 바로 존재하거나 개재된 구조물이 존재할 수도 있다. 이와 달리, 구조물이 또 다른 구조물 "상에 바로", "바로 인접하게" 또는 "바로 맞닿아" 위치하는 것으로 언급 될 때, 개재된 구조물은 존재하지 않는다.
구조물(예를 들어, 층, 물질 등)은 구조물이 일반적으로 아래 놓인 베이스(예를 들어, 기판)로부터 상향으로 뻗어 있음을 가리키기 위해 "수직으로 뻗어 있음"으로 지칭될 수 있다. 수직으로 뻗어 있는 구조물은 베이스의 상부 표면에 대해 실질적으로 직교방향으로 뻗어 있거나, 그렇지 않을 수 있다.
일부 실시예는 수평으로 뻗어 있고 감지 증폭기와 연결되는 제1 비교 비트라인, 및 수평으로 뻗어 있고 감지 증폭기와 연결되는 제2 비교 비트라인을 갖는 장치를 포함한다. 제1 메모리 셀 구조물은 제1 비교 비트라인과 연결된다. 제1 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제1 메모리 셀 스트링으로 함께 배열된다. 제1 메모리 셀 구조물 각각은 제1 커패시터와 연관된 제1 트랜지스터를 가진다. 제1 트랜지스터는 제1 비교 비트라인에 근접한다. 제2 메모리 셀 구조물은 제2 비교 비트라인과 연결된다. 제2 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제1 메모리 셀 스트링에 상보적인 제2 메모리 셀 스트링으로 함께 배열된다. 제2 메모리 셀 구조물 각각은 제2 커패시터와 연관된 제2 트랜지스터를 가진다. 제2 트랜지스터는 제2 비교 비트라인에 근접한다. 각각의 제1 커패시터는 컨테이너 형태의 제1 노드를 가지며, 제1 커패시터와 제1 자매 커패시터 사이의 수평면을 따라 자신의 연관된 제1 커패시터의 거울 이미지인 연관된 제1 자매 커패시터로부터 수직으로 오프셋된다. 각각의 제2 커패시터는 컨테이너 형태의 제1 노드를 가지며 제2 커패시터와 제2 자매 커패시터 사이의 수평면을 따라 자신의 연관된 제2 커패시터의 거울 이미지인 연관된 제2 자매 커패시터로부터 수직으로 오프셋된다. 제1 메모리 셀 스트링 및 이의 상보구조물은 감지 증폭기를 통해 비교되도록 구성된다.
일부 실시예는 수평으로 뻗어 있고 감지 증폭기와 연결되는 제1 비교 비트라인, 및 제1 비교 비트라인 아래에 있으며 수평으로 뻗어 있고 감지 증폭기와 연결되는 제2 비교 비트라인을 갖는 장치를 포함한다. 공통 플레이트는 제1 및 제2 비교 비트라인 사이에 있고 수평으로 뻗어 있다. 제1 메모리 셀 구조물은 제1 비교 비트라인과 공통 플레이트 사이에 있다. 제1 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제1 메모리 셀 스트링으로 함께 배열된다. 제1 메모리 셀 구조물 각각은 제1 커패시터와 연관된 제1 트랜지스터를 가진다. 제1 트랜지스터는 제1 비교 비트라인에 근접한다. 제1 커패시터는 공통 플레이트에 근접한다. 제1 커패시터 각각은 자신의 연관된 제1 트랜지스터의 소스/드레인 영역과 연결된 제1 노드를 가지며, 공통 플레이트와 연결된 제2 노드를 가진다. 제2 메모리 셀 구조물은 제2 비교 비트라인과 공통 플레이트 사이에 있다. 제2 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제1 메모리 셀 스트링에 상보적인 제2 메모리 셀 스트링으로 함께 배열된다. 제2 메모리 셀 구조물 각각은 제2 커패시터와 연관된 제2 트랜지스터를 가진다. 제2 트랜지스터는 제2 비교 비트라인에 근접한다. 제2 커패시터는 공통 플레이트에 근접한다. 제2 커패시터 각각은 자신의 연관된 제2 트랜지스터의 소스/드레인 영역과 연결된 제1 노드를 가지며, 공통 플레이트와 연결된 제2 노드를 가진다. 제1 메모리 셀 스트링 및 이의 상보구조물은 감지 증폭기를 통해 비교되도록 구성된다.
일부 실시예는 수평으로 뻗어 있고 제1 감지 증폭기와 연결된 제1 비교 비트라인, 상기 제1 비교 비트라인 아래에 있고 수평으로 뻗어 있으며 상기 제1 감지 증폭기와 상이한 제2 감지 증폭기와 연결된 제2 비교 비트라인, 수평으로 뻗어 있고 제1 감지 증폭기와 연결된 제3 비교 비트라인, 및 수평으로 뻗어 있고 제2 감지 증폭기와 연결된 제4 비교 비트라인을 갖는 장치를 포함한다. 공통 플레이트는 제1 및 제2 비교 비트라인 사이에 있고 수평으로 뻗어 있다. 제1 메모리 셀 구조물은 제1 비교 비트라인과 공통 플레이트 사이에 있다. 제1 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제1 메모리 셀 스트링으로 함께 배열된다. 제1 메모리 셀 구조물 각각은 제1 커패시터와 연관된 제1 트랜지스터를 가진다. 제1 트랜지스터는 제1 비교 비트라인에 근접한다. 제1 커패시터는 공통 플레이트에 근접한다. 제1 커패시터 각각은 자신의 연관된 제1 트랜지스터의 소스/드레인 영역과 연결된 제1 노드를 가지며, 공통 플레이트와 연결된 제2 노드를 가진다. 제2 메모리 셀 구조물은 제2 비교 비트라인과 공통 플레이트 사이에 있다. 제2 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제2 메모리 셀 스트링으로 함께 배열된다. 제2 메모리 셀 구조물 각각은 제2 커패시터와 연관된 제2 트랜지스터를 가진다. 제2 트랜지스터는 제2 비교 비트라인에 근접한다. 제2 커패시터는 공통 플레이트에 근접한다. 제2 커패시터 각각은 자신의 연관된 제2 트랜지스터의 소스/드레인 영역과 연결된 제1 노드를 가지며, 공통 플레이트와 연결된 제2 노드를 가진다. 제3 메모리 셀 구조물은 제3 비교 비트라인을 따른다. 제3 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제1 메모리 셀 스트링에 상보적으로 함께 배열된다. 제1 메모리 셀 스트링과 이의 상보구조물은 제1 감지 증폭기를 통해 서로 비교되도록 구성된다. 제4 메모리 셀 구조물은 제4 비교 비트라인을 따른다. 제4 메모리 셀 구조물은 서로 수평으로 이격되어 있으며 제2 메모리 셀 스트링에 상보적으로 함께 배열된다. 제2 메모리 셀 스트링과 이의 상보구조물은 제2 감지 증폭기를 통해 서로 비교되도록 구성된다.
법령에 따라, 본 명세서에 개시된 주제는 구조적 및 방법적 특징에 대해 다소 특정 언어로 기재되었다. 그러나, 본 명세서에 개시된 수단은 예시적인 실시 형태를 포함하기 때문에, 청구항은 도시되고 기재된 특정 특징에 제한되지 않는 것으로 이해되어야 한다. 따라서, 청구항은 문자 그대로 표현되는 바의 전체 범위로 해석되고, 균등론에 따라 적절하게 해석되어야 한다.

Claims (19)

  1. 장치로서,
    수평으로 뻗어 있으며 제1 감지 증폭기와 연결된 제1 비교 비트라인,
    제1 비교 비트라인 아래에 있으며, 수평으로 뻗어 있고, 상기 제1 감지 증폭기와 상이한 제2 감지 증폭기와 연결된 제2 비교 비트라인,
    수평으로 뻗어 있으며 제1 감지 증폭기와 연결된 제3 비교 비트라인,
    수평으로 뻗어 있으며 제2 감지 증폭기와 연결된 제4 비교 비트라인,
    상기 제1 비교 비트라인과 제2 비교 비트라인 사이에 있으며 수평으로 뻗어 있는 공통 플레이트,
    제1 비교 비트라인과 공통 플레이트 사이의 제1 메모리 셀 구조물 - 상기 제1 메모리 셀 구조물은 수평으로 서로 이격되어 있고 제1 메모리 셀 스트링으로 배열되며, 제1 메모리 셀 구조물 각각은 제1 커패시터와 연관된 제1 트랜지스터를 가지며, 제1 트랜지스터는 제1 비교 비트라인에 근접하고, 제1 커패시터는 공통 플레이트에 근접하며, 제1 커패시터 각각은 자신의 연관된 제1 트랜지스터의 소스/드레인 영역과 연결된 제1 노드를 가지며, 공통 플레이트와 연결된 제2 노드를 가짐 - ,
    제2 비교 비트라인과 공통 플레이트 사이의 제2 메모리 셀 구조물 - 상기 제2 메모리 셀 구조물은 수평으로 서로 이격되어 있고 제2 메모리 셀 스트링으로 함께 배열되며, 제2 메모리 셀 구조물 각각은 제2 커패시터와 연관된 제2 트랜지스터를 가지며, 제2 트랜지스터는 제2 비교 비트라인에 근접하고, 제2 커패시터는 공통 플레이트에 근접하며, 제2 커패시터 각각은 자신의 연관된 제2 트랜지스터의 소스/드레인 영역과 연결된 제1 노드를 갖고 공통 플레이트와 연결된 제2 노드를 가짐 - ,
    제3 비교 비트라인을 따르는 제3 메모리 셀 구조물 - 상기 제3 메모리 셀 구조물은 수평으로 서로 이격되며 제1 메모리 셀 스트링의 상보구조물로 함께 배열되고, 제1 메모리 셀 스트링 및 이의 상보구조물은 제1 감지 증폭기를 통해 서로 비교되도록 구성됨 - ,
    제4 비교 비트라인을 따르는 제4 메모리 셀 구조물 - 상기 제4 메모리 셀 구조물은 수평으로 서로 이격되며 제2 메모리 셀 스트링의 상보구조물로 함께 배열되고, 제2 메모리 셀 스트링 및 이의 상보구조물은 제2 감지 증폭기를 통해 서로 비교되도록 구성됨 - 을 포함하고,
    제1 커패시터 각각의 제1 노드는 하향 개방 컨테이너 구조물로서 구성되며,
    제1 커패시터의 제2 노드는 상기 하향 개방 컨테이너 구조물 내로 상향으로 뻗어 있고,
    제2 커패시터 각각의 제1 노드는 상향 개방 컨테이너 구조물로서 구성되며,
    제2 커패시터의 제2 노드는 상향 개방 컨테이너 구조물 내로 하향으로 뻗어 있으며,
    하향 개방 컨테이너 구조물 각각이 공통 플레이트를 따라 수평으로 뻗어 있는 평면을 가로 질러 상향 개방 컨테이너 구조물 중 하나의 거울 이미지이도록 하향 개방 컨테이너 구조물은 상향 개방 컨테이너 구조물과 정렬되는, 장치.
  2. 장치로서,
    수평으로 뻗어 있는 제1 비트라인,
    상기 제1 비트라인으로부터 수직으로 오프셋되며 상기 제1 비트라인과 평행하게 수평으로 뻗어 있는 제2 비트라인,
    상기 제1 비트라인과 상기 제2 비트라인 사이에서 수평으로 뻗어 있는 공통 플레이트,
    상기 제1 비트라인과 상기 공통 플레이트 사이에 수평으로 배치된 복수의 제1 메모리 셀 구조물 - 상기 복수의 제1 메모리 셀 구조물의 각각의 제1 메모리 셀 구조물은 제1 비트라인과 공통 플레이트 사이에서 직렬로 연결된 제1 액세스 디바이스 및 제1 커패시터를 포함함 - ,
    제2 비트라인과 공통 플레이트 사이에 수평으로 배치된 복수의 제2 메모리 셀 구조물 - 상기 복수의 제2 메모리 셀 구조물의 각각의 제2 메모리 셀 구조물은 제2 비트라인과 공통 플레이트 사이에 직렬로 연결된 제2 액세스 디바이스 및 제2 커패시터를 포함함 - ,
    제1 비트라인에 연결된 제1 감지 증폭기,
    제2 비트라인에 연결된 제2 감지 증폭기,
    수평으로 뻗어 있는 제3 비트라인,
    각각의 제3 메모리 셀 구조물이 제3 비트라인에 연결된 복수의 제3 메모리 셀 구조물,
    수평으로 뻗어 있는 제4 비트라인, 및
    각각의 제4 메모리 셀 구조물이 제4 비트라인에 연결되는 복수의 제4 메모리 셀 구조물을 포함하며,
    제1 감지 증폭기는 제3 비트라인에 더 연결되어 제1 비트라인과 제3 비트라인을 서로 비교하며,
    제2 감지 증폭기가 제4 비트라인에 더 연결되어 제2 비트라인과 제4 비트라인을 서로 비교하는, 장치.
  3. 장치로서,
    수평으로 뻗어 있는 제1 비트라인,
    제1 비트라인으로부터 수직으로 오프셋되고 제1 비트라인에 평행하게 수평으로 뻗어 있는 제2 비트라인,
    제1 비트라인과 제2 비트라인 사이에 수평으로 뻗어 있는 공통 플레이트,
    제1 비트라인과 공통 플레이트 사이에 수평으로 배치된 복수의 제1 메모리 셀 구조물 - 상기 복수의 제1 메모리 셀 구조물의 각각의 제1 메모리 셀 구조물은 제1 비트라인과 공통 플레이트 사이에 직렬로 연결된 제1 액세스 디바이스 및 제1 커패시터를 포함하며, 제1 커패시터는 제1 전극 및 제2 전극을 가지며, 제1 전극은 상향 개방 컨테이너 구조물로서 구성됨 - , 및
    제2 비트라인과 공통 플레이트 사이에 수평으로 배치된 복수의 제2 메모리 셀 구조물 - 상기 복수의 제2 메모리 셀 구조물의 각각의 제2 메모리 셀 구조물은 제2 비트라인과 공통 플레이트 사이에 직렬로 연결된 제2 액세스 디바이스 및 제2 커패시터를 포함하며, 제2 커패시터는 제3 전극 및 제4 전극을 가지며, 제3 전극은 하향 개방 컨테이너 구조물로서 구성되고, 제1 커패시터 및 제2 커패시터는 공통 플레이트를 가로질러 서로의 거울 이미지임 - 을 포함하는, 장치.
  4. 제3항에 있어서, 제1 전극은 제1 액세스 디바이스를 통해 제1 비트라인으로 연결되며, 제2 전극은 공통 플레이트에 연결되며,
    제3 전극은 제2 액세스 디바이스를 통해 제2 비트라인에 연결되며, 제4 전극은 공통 플레이트에 연결되는, 장치.
  5. 제4항에 있어서, 복수의 제1 메모리 셀 구조물의 각각의 제1 메모리 셀 구조물의 제1 커패시터의 제2 전극은 상향 개방 컨테이너 구조물 내로 하향으로 뻗어 있고,
    복수의 제2 메모리 셀 구조물의 각각의 제2 메모리 셀 구조물의 제2 커패시터의 제4 전극은 하향 개방 컨테이너 구조물 내로 상향으로 뻗어 있는, 장치.
  6. 제3항에 있어서, 제1 비트라인과 제2 비트라인을 서로 비교하기 위해 제1 비트라인과 제2 비트라인 사이에 연결된 감지 증폭기를 더 포함하는, 장치.
  7. 제6항에 있어서, 상기 복수의 제1 메모리 셀 구조물의 각각의 제1 메모리 셀 구조물의 제1 액세스 디바이스는 제1 게이트 및 제1 소스-드레인 경로를 포함하는 제1 트랜지스터를 포함하며, 제1 소스-드레인 경로는 제1 비트라인과 공통 플레이트 사이에 연결되고,
    상기 복수의 제2 메모리 셀 구조물의 각각의 제2 메모리 셀 구조물의 제2 액세스 디바이스는 제2 게이트 및 제2 소스-드레인 경로를 포함하는 제2 트랜지스터를 포함하고, 제2 소스-드레인 경로는 제2 비트라인과 공통 플레이트 사이에 연결되는, 장치.
  8. 제7항에 있어서,
    복수의 제1 워드라인 - 상기 복수의 제1 워드라인의 각각의 제1 워드라인은 복수의 제1 메모리 셀 구조물 중 연관된 제1 메모리 셀 구조물의 제1 트랜지스터의 제1 게이트에 연결됨 - , 및
    복수의 제2 워드라인 - 상기 복수의 제2 워드라인의 각각의 제2 워드라인은 복수의 제2 메모리 셀 구조물 중 연관된 제2 메모리 셀 구조물의 제2 트랜지스터의 제2 게이트에 연결됨 - 을 더 포함하는, 장치.
  9. 제8항에 있어서,
    복수의 제1 워드라인 드라이버 - 상기 복수의 제1 워드라인 드라이버의 각각의 제1 워드라인 드라이버는 복수의 제1 워드라인 중 연관된 제1 워드라인에 연결됨 - , 및
    복수의 제2 워드라인 드라이버 - 상기 복수의 제2 워드라인 드라이버의 각각의 제2 워드라인 드라이버는 복수의 제2 워드라인 중 연관된 제2 워드라인에 연결됨 - 를 더 포함하는, 장치.
  10. 제3항에 있어서,
    제1 비트라인에 연결된 제1 감지 증폭기, 및
    제2 비트라인에 연결된 제2 감지 증폭기
    를 더 포함하는, 장치.
  11. 장치로서,
    복수의 제1 워드라인, 복수의 제1 비트라인, 및 상기 복수의 제1 워드라인 중 연관된 제1 워드라인 및 상기 복수의 제1 비트라인 중 연관된 제1 비트라인과 각각 연결된 복수의 제1 메모리 셀을 포함하는 제1 메모리 셀 레벨 - 복수의 제1 메모리 셀은 2차원 방향으로 배열됨 - ,
    복수의 제2 워드라인, 복수의 제2 비트라인, 및 상기 복수의 제2 워드라인 중 연관된 제2 워드라인 및 상기 복수의 제2 비트라인 중 연관된 제2 비트라인과 각각 연결된 복수의 제2 메모리 셀을 포함하는 제2 메모리 셀 레벨 - 복수의 제2 메모리 셀은 2차원 방향으로 배열됨 - 을 포함하며,
    복수의 제2 메모리 셀이 복수의 제1 메모리 셀 위에 적층되어 메모리 셀 어레이를 구성하도록, 복수의 제1 비트라인이 복수의 제2 비트라인으로부터 수직으로 오프셋되고,
    개별 제1 메모리 셀이 제1 트랜지스터 및 제1 커패시터를 포함하며, 제2 메모리 셀 각각이 제2 커패시터 및 제2 트랜지스터를 포함하며, 제1 트랜지스터 및 제2 트랜지스터는 서로에 대해 수직으로 정렬되고, 제1 메모리 셀 레벨과 제2 메모리 셀 레벨 사이의 평면을 가로질러 서로에 대해 반전되어 서로의 거울 이미지인, 장치.
  12. 제11항에 있어서, 복수의 제1 메모리 셀의 각각의 제1 메모리 셀은 단일 트랜지스터 및 단일 커패시터를 포함하고,
    복수의 제2 메모리 셀의 각각의 제2 메모리 셀은 하나의 트랜지스터 및 하나의 커패시터를 포함하는, 장치.
  13. 제11항에 있어서, 제1 커패시터는 제1 노드 및 제2 노드와, 상기 제1 노드와 제2 노드 사이에 제1 절연 물질을 포함하고,
    제2 커패시터는 제3 노드 및 제4 노드와, 상기 제3 노드와 제4 노드 사이에 제2 절연 물질을 포함하며,
    제1 절연 물질 및 제2 절연 물질 각각은 비-강유전성 물질만 포함하는, 장치.
  14. 제11항에 있어서, 제1 커패시터는 제1 노드 및 제2 노드와, 상기 제1 노드와 제2 노드 사이에 제1 절연 물질을 포함하며,
    제2 커패시터는 제3 노드 및 제4 노드와, 상기 제3 노드와 제4 노드 사이에 제2 절연 물질을 포함하고,
    제1 절연 물질 및 제2 절연 물질 각각은 강유전성 물질을 포함하는, 장치.
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