JP2000030458A - 増加したドライブ電流能力を有するセンス増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 電源電流がセンス増幅器に供給される速度は
全体のメモリデバイスの速度に影響を与えることなく、
センス増幅器によって引き出されたピーク電流を最小に
する。 【解決手段】 半導体メモリデバイスセンシング回路
（４００）が開示されている。その回路は多数のセンス
増幅器（４０２）を含み、その各々は第１ドライバーデ
バイス（Ｐ４０４−０からＰ４０４−ｎ）により第１供
給ノード（４１４）に結合され、第２ドライバーデバイ
ス（Ｎ４０４−０からＮ４０４−ｎ）により第２供給ノ
ード（４２０）に結合されている。増加したドライビン
グ電流能力は、第１供給ノード（４１４）と中間電圧
（Ｖplate）の間に結合された多数の第１ブーストコン
デンサ（Ｃ４００）、及び第２供給ノード（４２０）と
中間電圧（Ｖplate）の間に結合された多数の第２ブー
ストコンデンサ（Ｃ４０２）により提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般には半導体メモ
リデバイス、より詳細には半導体メモリデバイスのため
のデータセンシング回路に関する。

【０００２】

【従来の技術】コンピュータシステムの計算速度及びデ
ータ転送速度は増加し続けている。そのようなシステム
に十分に速い速度でデータを供給するため、メモリ記憶
デバイスが動作する速度もまた増加している。メモリ記
憶デバイスの普通のタイプはダイナミックＲＡＭ（ＤＲ
ＡＭ）及びスタティックＲＡＭ（ＳＲＡＭ）のような半
導体ランダムアクセスメモリ（ＲＡＭ）、及び電気的消
去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）のような
読み出し専用メモリ（ＲＯＭ）を含んでいる。従って、
速いアクセス速度を有するＲＡＭ及びＲＯＭが高速シス
テムにとって好ましい。

【０００３】通常のＲＡＭ又はＲＯＭにおいて、メモリ
デバイスはデータを記憶する多数のメモリセルを含んで
いる。メモリセル内のデータは読み出し又は書き込み操
作（ＲＡＭの場合）、又は読み出し又はプログラム操作
（ＲＯＭの場合）によりアクセス可能である。ほとんど
のＲＡＭ及びＲＯＭにおいて、読み出し操作はビット線
に結合されるメモリセルで起こり、ビット線上でデータ
信号を発生する。メモリセルは通常できる限り小さく製
造されるので、ビット線上のデータ信号は相応じて小さ
くなる（即ち、小さい電流信号又は小さい電圧差）。そ
のような小さいデータ信号を出力データ信号に変換する
ため、メモリセルデータ信号は最初に増幅されなければ
ならない。そのような増幅動作はしばしば、「センシン
グ（sensing）」と呼ばれ、センス増幅器と呼ばれる回
路を増幅することにより行われる。メモリセルデータ信
号はそれらが出力される前に最初にセンスされなければ
ならないので、データがセンスされることができる速度
は半導体メモリデバイスの全体のアクセス速度において
重要な役割を演ずる。

【０００４】データをセンスするため、センス増幅器は
通常、メモリセルデータ値に従ってビット線（ビット線
対）を充電又は放電する。ビット線により表された比較
的大きな容量負荷を充電するため、センス増幅器は電源
から電流を得る。センス操作中にセンス増幅器によって
得られた最大電流はピーク電流と呼ばれる。それらの結
果の電力消費及びノイズの発生のため、高いピーク電流
は好ましくないが、高いピーク電流を提供するＲＡＭ又
はＲＯＭの能力はより速いセンシング時間に導くことが
できる。

【０００５】メモリセルデータ信号を増幅し出力信号を
発生させることに加えて、センシング操作は又、ＤＲＡ
Ｍにおいて重要な役割を演ずる。ＤＲＡＭメモリセルは
通常、各メモリセル内に置かれた記憶コンデンサを充電
又は放電することによってデータ値を記憶する。記憶さ
れたものは時間を通して漏れるので、データ値を保存す
るためにそのようなコンデンサ内の電荷はリフレッシュ
されなければならない。従って、センス操作はビット線
を充電する時、結合した記憶コンデンサは又、充電さ
れ、内部に記憶されたデータ値をリフレッシュする。

【０００６】

【発明が解決しようとする課題】図１を参照すると、従
来のセンシング配列がブロック概略図で示されている。
センシング配列は総体的な参照記号１００で示され、折
り返したビット線を有するＲＡＭの一部分を示してい
る。そのような配列では、ビット線はビット線対１０２
に分類される。図１のセンシング配列はｎ＋１のビット
線対を含み、ＢＬ０/ＢＬ０＿からＢＬｎ−ＢＬｎ＿と
名称を付けられている。各ビット線対（ＢＬ０/ＢＬ０
＿からＢＬｎ/ＢＬｎ＿）は付随したセンス増幅器１０
４に結合されている。センス増幅器はＳＡ０〜ＳＡｎと
して示されている。センス増幅器１０４のそれぞれは第
１電源線１０６及び第２電源線１０８に共通に結合され
ている。第１電源線１０６はｐチャネル金属酸化膜半導
体（ＭＯＳ）センストランジスタＰ１００により高電源
電圧ＶＣＣに結合されている。同様な方法で、第２電源
線１０８はｎチャネルＭＯＳセンストランジスタＮ１０
０により低電源電圧ＶＳＳに結合されている。トランジ
スタＰ１００は、Ｓｐｃ＿と示されている第１センス増
幅器イネーブル信号により作動させられる。トランジス
タＮ１００はＳｎｃと示されている第２センス増幅器イ
ネーブル信号により作動させられる。

【０００７】読み出し操作において、メモリセルの行は
ビット線対１０２に結合され、その差動電圧信号を作り
出す。その後、センス増幅器１０４はトランジスタＰ１
００及びＮ１００の作動により作動させられ、電源電圧
ＶＣＣ及びＶＳＳを第１及び第２電源ノード（１０６及
び１０８）にそれぞれ供給する。トランジスタＰ１００
及びＮ１００の作動は電流パルスとなり、これは第１電
源線１０６に沿って伝達し、トランジスタＰ１００のド
レインで始まり、センス増幅器ＳＡ０で終わる。センス
増幅器１０４は、電流パルスが受け取られるまでそれら
の各対１０２のビット線を充電することはできないだろ
う。この方法では、電源電流がセンス増幅器に供給され
る速度は全体のメモリデバイスの速度に影響を与える。

【０００８】図２を参照すると、第２センス配列がブロ
ック概略図に示されている。第２配列は総体的な参照番
号２００により示されており、図１に示された第１セン
ス配列１００と同じ構造を多数含んで示されている。第
２配列２００はＢＬ０/ＢＬ０＿からＢＬｎ/ＢＬｎ＿と
示されている多数のビット線対２０２を含み、それぞれ
センス増幅器２０４に結合されている。センス増幅器２
０４はＳＡ０〜ＳＡｎと名称を付けられている。第１配
列とは異なり、第２配列２００では、各センス増幅器２
０４は付随したｐチャネル及びｎチャネルＭＯＳセンス
トランジスタを有している。ｐチャネルセンストランジ
スタはＰ２００−０からＰ２００−ｎとして示され、そ
れぞれセンス増幅器ＳＡ０〜ＳＡｎに対応している。ｎ
チャネルセンストランジスタはＮ２００−０からＮ２０
０−０として示され、それぞれセンス増幅器ＳＡ０〜Ｓ
Ａｎに接続されている。

【０００９】第２センス配列２００は第１配列と同様な
方法で作動する。メモリセルはビット線対２０２にデー
タを配置し、センス増幅器２０４は作動されデータ信号
をセンスする。センス増幅器の作動は低くなるＳｐｃ＿
信号及び高くなるＳｎｃ信号により起こる。高電源電圧
ＶＣＣはトランジスタＰ２００−０からＰ２００−ｎを
通ってセンス増幅器２０４に結合され、低電源電圧ＶＳ
ＳはトランジスタＮ２００−０からＮ２００−ｎを通っ
てセンス増幅器２０４に結合されている。センス操作の
速度はトランジスタＰ２００−０からＰ２００−ｎ及び
Ｎ２００−０からＮ２００−ｎのゲートに沿ったＳｐｃ
＿及びＳｎｃ信号の伝達によるので、第２配列２００は
より速いセンシング速度を提供することができる。Ｓｐ
ｃ＿及びＳｎｃ信号の速度は図１の配列の第１電源線１
０６に沿った電流パルスの伝達より速い。トランジスタ
Ｐ２００−０からＰ２００−ｎのそれぞれは、第１配列
１００の場合よりそれらの各センス増幅器２０４にもっ
と電流を供給するような大きさにすることができるの
で、速度も又増加する。第２配列２００の欠点はセンス
増幅器２０４によって引き出されたピーク電流がかなり
多くなることである。

【００１０】図３は図１のセンス増幅器１０４、又は図
２のセンス増幅器２０４として使用されてもよい従来の
センス増幅器を示している。センス増幅器は総体的な参
照記号３００で示され、第１相補対のｐチャネル及びｎ
チャネルトランジスタ（Ｐ３００及びＮ３００）を含ん
で示されており、それらは直列に配置されたそれらのソ
ース−ドレイン経路を有している。センス増幅器３００
は第２対の相補トランジスタＰ３０２及びＮ３０２を含
み、直列に配置されたそれらのソースドレイン経路を有
している。相補対Ｐ３００/Ｎ３００及びＰ３０２/Ｎ３
０２は相互結合され、ゲートトランジスタＰ３００及び
Ｎ３００はトランジスタＰ３０２/Ｎ３０２の共通のド
レイン及び反対に結合されている。トランジスタＰ３０
０/Ｎ３００の共通のドレインは第１センスノード３０
２を形成している。トランジスタＰ３０２/Ｎ３０２の
共通ドレインは対向する第２センスノード３０４を形成
している。第１及び第２センスノード（３０２及び３０
４）はビット線対３０６間に結合されている。ビット線
対３０６のビット線はＢＬｎ及びＢＬｎ＿として示され
ている。トランジスタＰ３００及びＰ３０２のソースは
第１電源ノード３０８に共通に接続され、トランジスタ
Ｎ３００及びＮ３０２は第２電源ノード３１０に共通に
接続されている。

【００１１】センス増幅器３００は第１供給ノード３０
８に高電源電圧、及び第２電源ノード３１０に低電源電
圧をかけることにより作動させられる。作動すると、セ
ンス増幅器３００はビット線対３０６の差動電圧により
そのセンスノード（３０２及び３０４）を反対の電位に
させる。例えば、差動電圧がビット線ＢＬｎ＿より電位
の高いビット線ＢＬｎとなる場合には、センス増幅器３
００が作動させられると、トランジスタＰ３００は第１
センスノード３０２を高電源電圧に引き寄せ、トランジ
スタＮ３０２は第２センスノード３０４を低電源電圧に
引き寄せるだろう。

【００１２】データ信号の速いセンシングを提供するＲ
ＡＭ及び又はＲＯＭのためのセンシング図を提供するの
が望ましいが、従来技術の欠点を持つことはない。

【００１３】

【課題を解決するための手段】好適な実施例によると、
半導体ランダムアクセスメモリ（ＲＡＭ）は複数のセン
ス増幅器を含んでいる。各センス増幅器は付随した第１
ドライバデバイスにより作動され、該第１ドライバデバ
イスはセンス増幅器を第１供給ノードに結合する。第１
供給ノードは第１電源電圧に結合されている。センス増
幅器のため増加した電流供給は第１供給ノードと中間電
圧の間に結合された多数の第１ブーストコンデンサによ
って提供される。

【００１４】好適な実施例の１つの特徴によると、各セ
ンス増幅器は付随した第２ドライバデバイスにより更に
作動され、該第２ドライバデバイスはセンス増幅器を第
２供給ノードに結合する。第２供給ノードは第２供給電
圧に結合される。センス増幅器のための電流供給は第２
供給ノードと中間電圧の間に結合された多数の第２ブー
ストコンデンサによって更に増加される。

【００１５】好適な実施例の別の特徴によると、ＲＡＭ
は多数のメモリセルを有するダイナミックＲＡＭ（ＤＲ
ＡＭ）であり、そのそれぞれは記憶コンデンサを含んで
いる。ブーストコンデンサは増加した電流をセンス増幅
器に供給するが、記憶コンデンサと同時に形成される。

【００１６】好適な実施例の別の特徴によると、ＲＡＭ
はＤＲＡＭであり、ＤＲＡＭは第１プレート及び第２プ
レートをそれぞれ有するＤＲＡＭメモリセルの記憶コン
デンサを有している。メモリセルの第２プレートはプレ
ート電位に共通に結合され、該プレート電位は高電源電
圧と低電源電圧の間のほぼ中間となる。ブーストコンデ
ンサに供給される中間電位はプレート電位に等しい。

【００１７】好適な実施例の利点は、それがセンス増幅
器に増加した電流を供給するためにメモリセル記憶コン
デンサを製造し、ブーストコンデンサを製造するために
使用される同じ処理を利用することである。

【００１８】

【発明の実施の形態】好適な実施例は多数のビット線対
上のメモリセルデータを増幅するためのセンシング図で
ある。好適な実施例はダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）の使用を意図し、相補型金属（導体）
−酸化膜（誘電体）−半導体の技術を使用して実行され
る。好適な実施例は各センス増幅器に付随するドライビ
ングデバイスを使用してメモリセルデータの速いセンシ
ングを提供し、高電源電圧ノードと低電源電圧ノードの
間に直接、センス増幅器を結合する。高いピーク電流は
ブーストコンデンサにより適応され、１つのプレートは
電源電圧ノードに結合され、別のプレートは中間電圧ノ
ードに結合される。

【００１９】図４を参照すると、好適な実施例は総体的
な参照記号４００で示され、バンクを形成する行に配置
される多数のセンス増幅器４０２を含んで示されてい
る。センス増幅器はＳＡ０〜ＳＡｎとして示され、セン
シング配列を示し、ｎ＋１のセンス増幅器のバンクを含
んでいる。各センス増幅器４０２は図３に示した従来の
センス増幅器３００と同じ構成を有している。従って、
図４の各センス増幅器は第２相補対のトランジスタ（Ｐ
４０２及びＮ４０２）と相互結合した相補対のｐチャネ
ル及びｎチャネルトランジスタ（Ｐ４００及びＮ４０
０）を含んでいる。相補トランジスタ対（Ｐ４００/Ｎ
４００及びＰ４０２/Ｎ４０２）の共通のドレインはそ
れぞれ第１センスノード４０４及び第２センスノード４
０６を形成している。各センス増幅器４０２はその第１
及び第２センスノード（４０４及び４０６）で１対のビ
ット線４０８に結合されている。ビット線対４０４はＢ
Ｌ０/ＢＬ０＿からＢＬｎ/ＢＬｎ＿として図４に更に示
されている。

【００２０】好適な実施例４００でのＣＭＯＳセンス増
幅器４０２の利用は、低く不活発な電流消費、よって、
待機状態（センス増幅器が作動していない状態）におい
てより低い電力消費を提供する。

【００２１】電力は付随した第１供給ノード４１０及び
第２供給ノード４１２で各センス増幅器４０２に供給さ
れる。高電源電圧ＶＣＣは、第１共通供給ノード４１４
で供給され、付随した第１ドライバデバイスにより各セ
ンス増幅器の第１供給ノード４１０にかけられる。好適
な実施例４００では、第１ドライバデバイスはＰ４０４
−０からＰ４０４−ｎと示されるｐチャネルＭＯＳトラ
ンジスタであり、それぞれセンス増幅器ＳＡ０〜ＳＡｎ
に結合されている。第１ドライバトランジスタＰ４０４
−０からＰ４０４−ｎのゲートはＳｐｃ＿と示される第
１センス増幅器イネーブル信号により共通に作動され
る。

【００２２】一般に第１ドライバデバイスに相補する方
法では、低電源電圧ＶＳＳが第２共通供給ノード４１６
でかけられ、第２ドライバデバイスによってセンス増幅
器４０２の第２供給ノード４１２に結合される。好適な
実施例４００では、第２ドライバデバイスはＮ４０４−
０からＮ４０４−ｎとして示されるｎチャネルＭＯＳト
ランジスタであり、それぞれセンス増幅器ＳＡ０〜ＳＡ
ｎに結合されている。第２ドライバトランジスタＮ４０
４−０からＮ４０４−ｎのゲートはＳｎｃと示される第
２センス増幅器イネーブル信号に共通に結合されてい
る。

【００２３】更なる電流供給能力を提供するため、好適
な実施例４００は第１共通供給ノード４１４とＶbiasと
示されるバイアス電圧の間に結合された多数の第１ブー
ストコンデンサＣ４００を含んでいる。更に、多数の第
２ブーストコンデンサＣ４０２は第２共通供給ノード４
１６とバイアス電圧Ｖbiasの間に結合されている。好適
な実施例４００では、Ｖbiasは高電源供給電圧ＶＣＣと
低電源電圧ＶＳＳの間の電位を有している。

【００２４】第１及び第２ブーストコンデンサ（Ｃ４０
０及びＣ４０２）がドライバトランジスタ（Ｐ４０４−
０からＰ４０４−ｎ及びＮ４０４−０からＮ４０４ｎ）
のソースに結合され示されているが、本発明はそのよう
な配列に限定されるものと解釈されるべきではないこと
に言及しておく。ブーストコンデンサの数及び接続位置
は、所望の追加のドライブ電流により、又はほんの少し
挙げると使用可能な領域及び適切な接点位置等の設計制
約に応じて変更可能であろう。

【００２５】読み出し又はリフレッシュ操作において、
メモリセルはビット線対４０８の１つのビット線に結合
され、ビット線対上の差動電圧となる。例えば、論理
「１」を記憶するメモリセルがビット線ＢＬ０に結合さ
れる場合には、ビット線ＢＬ０の電位は対（ＢＬ０＿）
の他のビット線の電位より上になる。

【００２６】一度、差動電圧がビット線対４０８に確立
されると、センス増幅器４０２は低くなるＳｐｃ信号及
び高くなるＳｎｃ信号により使用可能にされる。低いＳ
ｐｃ信号は作動される第１ドライバトランジスタ（Ｐ４
１０−０からＰ４１０−ｎ）となり、各センス増幅器４
０２の第１供給ノード４１０は第１共通供給ノード４１
４に結合される。高いＳｎｃ信号は第２ドライバトラン
ジスタ（Ｎ４１０−０からＮ４１０−ｎ）を作動し、第
２共通供給ノード４１６に結合される各センス増幅器４
０２の第２供給ノード４１２となる。各ビット線対４０
８の差動電圧によると、付随した第２ドライバトランジ
スタ（Ｎ４００−０からＮ４００−ｎ）が各ビット線対
の他のビット線からの電流を下げる間、第１ドライバト
ランジスタ（Ｐ４００−０からＰ４００−ｎ）は各ビッ
ト線対の１つのビット線に電流を供給するだろう。例え
ば、メモリセルデータがビット線ＢＬ０＿より高い電位
のビット線ＢＬ０となる場合には、第２ドライバトラン
ジスタＮ４０４−０がビット線ＢＬ０＿からの電流を下
げている間、センス増幅器ＳＡ０のイネーブリングはビ
ット線ＢＬ０に電流を供給する第１ドライバトランジス
タＰ４００−０となるだろう。

【００２７】センス増幅器４０２の同時に起こる動作は
第１共通供給ノード４１４から引き出される比較的高い
電流量となる。しかし、ブーストコンデンサ（Ｃ４００
及びＣ４０２）の平行配列内に貯えられた電荷のため、
電流供給は普通、高及び低電源（４１８及び４２０）か
ら利用可能なものに加えられる。この方法で、好適な実
施例４００は、結果として増加したピーク電流を同時に
適応させている間、より速いセンシング速度を提供す
る。

【００２８】図５を参照すると、ブロック概略図が示さ
れ、好適な実施例によるＤＲＡＭセンシング略図を示し
ている。センシング略図は総体的な参照記号５００によ
って示され、一番上のメモリセルアレイ５０２の一部
分、一番下のメモリセルアレイ５０４の一部分、及び電
流ブーストセンス増幅器バンク５０６を含んで示されて
いる。一番上のメモリセルアレイ５０２は、ＭＴ００〜
ＭＴ２ｎと示される多数のＤＲＡＭメモリセルを含んで
いる。「Ｍ」に続く２つの数字はメモリセルの行及び列
の位置を示している。図５で示された一番下のメモリセ
ルアレイ５０４の部分はＭＢ００〜ＭＢ０ｎと示される
１行のメモリセルを含んでいる。

【００２９】各メモリセルはｎチャネルＭＯＳパストラ
ンジスタＮ５００及び記憶コンデンサＣ５００を含んで
いる。同じ行のパストランジスタＮ５００はそれらの各
ゲートによりワード線に共通に結合され、同じ列のパス
トランジスタＮ５００は偶数のビット線対５０８ａ又は
奇数のビット線対５０８ｂのいずれかに共通に結合され
ている。ビット線対（５０８ａ及び５０８ｂ）は図５で
ＢＬ０/ＢＬ０＿からＢＬｎ/ＢＬｎ＿で更に示されてい
る。好適な実施例のＤＲＡＭ配列５００では、同じ列内
のメモリセルはビット線対の対向するビット線に選択的
に結合されている。更に、１列の最後のメモリセル以外
の全ては１つのビット線接点を共有する。そのため、同
じ列内のどの２つのメモリセルもそれらの各ビット線対
の同じビット線に接続されている。例えば、図５に示す
ように、メモリセルＭＴ２０及びＭＴ１０はビット線Ｂ
Ｌ０＿に結合されているが、メモリセルＭＴ００はビッ
ト線ＢＬ０に結合されている。ＭＴ２０の上の次の２つ
のメモリセルはＭＴ３０及びＭＴ４０を示し、ビット線
ＢＬ０に結合されることが分かるだろう。

【００３０】好適な実施例５００において、記憶コンデ
ンサＣ５００はそれぞれパストランジスタのドレインに
接続された第１プレートと、プレートノード５１０に結
合された第２プレートを含んでいる。プレートノード５
１０はＶplateと示されるプレート電圧で保持される。
各メモリセルはその第１プレートを充電又は放電するこ
とによりデータを記憶する。例えば、論理「１」を記憶
するために、第１プレートは高いアレイ電圧ＶＣＣを充
電される。論理「０」を記憶するため、第１プレートは
低いアレイ電圧ＶＳＳに充電される。記憶コンデンサＣ
５００を横切る電界を最小にするため、Ｖplate電圧は
ＶＣＣとＶＳＳ電位間の中間に保持される。好適な実施
例５００では、ＶＳＳはゼロボルトに等しく、そのため
Ｖplate電位はＶＣＣ/２に等しくなる。

【００３１】再度、図５を参照すると、センス増幅器バ
ンク５０６は偶数のビット線対５０８ａに結合された多
数のセンス増幅器５１２を含んで示されている。好適な
実施例５００において、奇数のビット線対５０８ｂはメ
モリアレイ（５０２及び５０４）の対向する端部のセン
ス増幅器バンク（図示せず）に結合されている。この配
列はより大きな領域のためセンス増幅器に専念させる。
センス増幅器５１２は図５でＳＡ０及びＳＡ２として更
に確認される。

【００３２】各センス増幅器５１２は付随した第１ドラ
イバデバイス５１６−０及び５１６−２により高いアレ
イ電圧ノード５１４に結合されている。図４に示されて
いる実施例でのように、好適な実施例のＤＲＡＭセンシ
ング略図５００において、第１ドライバデバイス（５１
６-０及び５１６−２）はｐチャネルＭＯＳトランジス
タであり、該ｐチャネルＭＯＳトランジスタはそれらの
付随したセンス増幅器５１２と高いアレイ電圧ノード５
１４の間に結合されたソース−ドレイン経路を有してい
る。第１ドライバデバイス（５１６−０及び５１６−
２）のゲートは第１センス増幅器イネーブル信号Ｓｐｃ
＿を共通に受け取る。第２ドライバデバイス（５１８−
０及び５１８−２）は各センス増幅器５１２を低いアレ
イ電圧ノード５２０に結合する。好適な実施例のＤＲＡ
Ｍセンシング略図５００では、第２ドライバデバイス
（５１８−０及び５１８−２）はｎチャネルＭＯＳトラ
ンジスタであり、該ｎチャネルＭＯＳトランジスタはそ
れらの各センス増幅器（ＳＡ０及びＳＡ２）と低いアレ
イ電圧ノード５２０の間に結合されたソース−ドレイン
経路を有している。トランジスタのゲートは第２センス
増幅器イネーブル信号Ｓｎｃを受け取る。

【００３３】ブーストセンス電流能力は高いアレイ電圧
ノード５１４とプレートノード５１０の間に結合された
第１ブーストコンデンサ（Ｃ５０２−０からＣ５０２−
ｎ）により供給されている。好適な実施例のＤＲＡＭセ
ンシング略図５００では、第１のブーストコンデンサ
（Ｃ５０２−０からＣ５０２−ｎ）は記憶コンデンサＣ
５００が形成されるのと同時に形成される。すなわち、
第１ブーストコンデンサ（Ｃ５０２−０からＣ５０２−
ｎ）は記憶コンデンサＣ５００と同じ堆積層から形成さ
れるだろう。（コンデンサプレートを形成する）電導層
及び（コンデンサ誘電体を形成する）誘電層がパターン
化され、記憶コンデンサＣ５００及び第１ブーストコン
デンサ（Ｃ５０２−０からＣ５０２−ｎ）構造を同時に
作り出す。これは、第１ブーストコンデンサ（Ｃ５０２
−０からＣ５０２−ｎ）を現在のＤＲＡＭ製造処理に容
易に結合させる。更に、ＶＣＣ電位で各第１ブーストコ
ンデンサ（Ｃ５０２−０からＣ５０２−ｎ）の１つのプ
レート、及びＶplate電位で他のプレートを保持するこ
とにより、第１ブーストコンデンサ誘電体を横切る界は
（十分高い及び低い電圧レベルでコンデンサプレートを
保持するのとは対照的に）減少する。

【００３４】第１ブーストコンデンサ（Ｃ５０２−０及
びＣ５０２−ｎ）は記憶コンデンサＣ５００と共に形成
されるが、第１ブーストコンデンサ（Ｃ５０２−０から
Ｃ５０２−ｎ）は記憶コンデンサＣ５００より大きくて
もよいことが分かるだろう。更に、図５はメモリセルの
各列内に形成された第１ブーストコンデンサを示してい
るが、十分な電流上昇がより少ない数のブーストコンデ
ンサで維持可能である場合には、第１ブーストコンデン
サの数は減少できる。

【００３５】好適なＤＲＡＭの実施例５００は高い電源
電位ＶＣＣを高いアレイ電圧ノード５１４を作動するの
に使用しているが、ＶＣＣ電位はＤＲＡＭにより受け取
られる電源電圧より小さくできることも又分かるだろ
う。例えば、ＤＲＡＭは減少した電圧アレイを使用して
もよく、アレイの高電圧はＤＲＡＭの周辺部分の電圧よ
り小さい。そのような場合、高いアレイ電圧ノード５１
４での電位は減少したアレイ電圧となるだろう。そのよ
うな場合に、ＶＳＳ電位がゼロボルトに等しいとすれ
ば、Ｖplate電位は減少したアレイ電圧の半分となるだ
ろう。

【００３６】好適な実施例のＤＲＡＭ配列５００では、
１セットの第２ブーストコンデンサは第１ブーストコン
デンサ（Ｃ５０２−０からＣ５０２−ｎ）及び記憶コン
デンサＣ５００と共に製造される。これらの追加のコン
デンサは第２ブーストコンデンサ（Ｃ５０４−０からＣ
５０４−ｎ）として示され、プレートノード５１０と低
いアレイ電圧ＶＳＳの間に結合されている。第２ブース
トコンデンサ（Ｃ５０４−０からＣ５０４−ｎ）は、所
望の電流上昇能力に従い、記憶コンデンサＣ５００と同
じ寸法を有していてもよく、又は大きくてもよく、又は
小さくてもよい。このように、相当するセンス電流上昇
能力と共に増加したセンシング電流は、ＤＲＡＭで使用
される時に特に有利となることができる。

【００３７】図６Ａから６Ｆを参照すると、一連の側断
面図が示され、ＤＲＡＭ半導体メモリデバイスの一部分
を示している。側断面図は好適な実施例によるブースト
コンデンサデバイスの製作を示している。図６Ａを参照
すると、ＤＲＡＭはｐ型半導体基板６００に形成されて
示されており、ｐ型半導体基板にｎ型ウェル６０２が形
成されている。基板６００は電界酸化膜構造６０４の形
成により作り出される活動領域に分割されている。

【００３８】活動領域内に形成されて示されているＭＯ
Ｓトランジスタは、図５に示されるトランジスタに相当
すると考えることができる。ＮチャネルＭＯＳメモリセ
ルパストランジスタ６０６はトランジスタＮ５００に相
当してもよい。ＮチャネルＭＯＳドライバトランジスタ
６０８は第２ドライバデバイス５１８−０及び５１８−
２に相当してもよい。最後に、ｎ型ウェル６０２内に形
成されるｐチャネルＭＯＳドライバトランジスタ６１０
は、第１ドライバデバイス５１６−０及び５１６−２に
相当してもよい。各種トランジスタ（６０６，６０８及
び６１０）上に形成された誘電層６１２は誘電層６１２
を通ってトランジスタ（６０６、６０８及び６１０）に
伸びる接点孔６１４を含んでいる。

【００３９】図６Ｂに示されているように、第１プレー
ト電導層６１６が誘電層６１２上に堆積される。第１プ
レート電導層６１６は接点孔６１４に伸び、パストラン
ジスタ６０６のドレイン及びｎチャネルドライブトラン
ジスタ６０８のソースに接触させる。好適な実施例で
は、第１プレート電導層６１６はドープされたポリシリ
コンから形成される。

【００４０】図６Ｃを参照すると、第１プレート電導層
６１６がパターン化され、個々に多数の一番下のコンデ
ンサプレートを形成する。記憶コンデンサの一番下のプ
レート６１８が形成され、後にパストランジスタ６０６
に結合されるだろう。同様に、第１ブーストコンデンサ
の一番下のプレート６２０がｐチャネルドライバトラン
ジスタ６１０に結合されて形成され、第２ブーストコン
デンサの一番下のプレート６２２がｎチャネルドライバ
トランジスタ６０８に結合されて形成される。

【００４１】図６Ｄに示すように、コンデンサ誘電体６
２４がコンデンサの一番下のプレート（６１８，６２０
及び６２２）上に形成される。好適な実施例では、コン
デンサ誘電体６２４がコンデンサの一番下のプレートを
酸化することにより形成される。結果としての酸化層は
その後シリコン窒化物層で被覆され、化学気相成長法に
より堆積されてもよい。その後、シリコン窒化物が酸化
されてもよい。第２プレート電導層６２６がコンデンサ
誘電体６２４上に堆積される。第２プレート電導層６２
６がドープしたポリシリコンから形成されてもよい。

【００４２】図６Ｅはパターンニング段階に続くＤＲＡ
Ｍ断面を示し、第２プレートコンデンサ層６２６を通っ
て伸びる多数の開口部６２８を作り出す。開口部が作り
出され、第２プレートコンデンサ層６２６を通って下の
構造まで他のより高いレベルの接点を伸ばさせる。従っ
て、図６Ｅの断面は２つの異なる部分に分割される第２
プレートコンデンサ層６２６を示しているが、第２プレ
ートコンデンサ層６２６は断面図で示されない異なる位
置で結合する完全な構造のままである。好適な実施例で
は、パターンニング段階は反応性イオンエッチングで成
し遂げることができる。

【００４３】第２プレートコンデンサ層６２６は各種の
一番下のプレート（６１８，６２０及び６２２）のそれ
ぞれのため一番上のプレートを提供するのに役立つ。更
に、第２プレートコンデンサ層６２６は基準電圧（図５
の場合のＶplate）に結合されているので、完全な第２
プレートコンデンサ層６２６は、（記憶コンデンサの一
番下のプレート６１８に対向するコンデンサプレートと
して役に立つ）第１基準プレート部分及び（ブーストコ
ンデンサの一番下のプレート６２０及び６２２に対向す
るコンデンサプレートとして役に立つ）第２基準プレー
ト部分６３２を含むものとして概念化することができ
る。

【００４４】第２プレートコンデンサ層６２６のパター
ンニングは記憶コンデンサ６３４、第１ブーストコンデ
ンサ６３６、及び第２ブーストコンデンサ６３８の形成
を成し遂げる。図５に関連して図６Ｅを参照すると、記
憶コンデンサ６３４はトランジスタＮ５００に相当する
ものと考えられ、第１ブーストコンデンサ６３６は第１
ブーストコンデンサ（Ｃ５０２−０からＣ５０２−ｎ）
に相当し、第２ブーストコンデンサ６３８は第２ブース
トコンデンサ（Ｃ５０４−０からＣ５０４−ｎ）に相当
する。

【００４５】図６Ｆは接触エッチング及び金属被覆段階
の結果として起こるＤＲＡＭを示している。第１中間層
の誘電体（ＩＬＤ）６４０はコンデンサ（６３４，６３
６及び６３８）上に作り出される。接点孔はその後、基
板６００拡散領域に通ってエッチングされる。金属被覆
層が堆積され、その後ビット線６４２及びコンデンサか
らドライブトランジスタへの接続６４４を作り出すため
にパターン化される。ビット線６４２は図５のビット線
対５０８ａ及び５０８ｂに相当する。接続６４４は第１
ブーストコンデンサ６３６とｐチャネルドライバトラン
ジスタ６１０の間の電導経路を提供する。接続６４４は
第１ブーストコンデンサ６２０を伸ばすことにより第２
基準プレート部分６３２を超えて作り出されることがで
き、（基板に伸びる接点とは対照的に）接続接点のため
ランディング領域を提供する。

【００４６】ビット線６４２は必ずしも断面平面の接続
６４４と一直線に並べられる必要はないが、好適な実施
例のブーストコンデンサ（６３６及び６３８）の構造を
示すように含まれていることに言及する。

【００４７】好適な実施例はスタックしたセルコンデン
サ（基板上に形成された電導及び誘電層を交互に形成し
たコンデンサ）を有するＤＲＡＭを示しているが、異な
るコンデンサ構造を使用するＤＲＡＭは好適な実施例の
教示から利益を得ることができることが分かるだろう。
ほんの少しの例のように、図６Ａから図６Ｆの断面はコ
ンデンサ上のビット線の配列を示しているが、ビット線
上のコンデンサ構造を使用するＤＲＡＭは記憶コンデン
サと共にブーストコンデンサを作り出すことができる。
同様に、ＤＲＡＭがトレンチ型コンデンサを使用する場
合には、トレンチ型構造を有するブーストコンデンサは
記憶コンデンサと同時に形成されることができる。従っ
て、本発明は詳細な好適な実施例によって説明されてい
るが、いろいろな変更、代用、及び変更が本発明の精神
及び範囲から逸脱することなく可能であろう。従って、
本発明は添付した特許請求の範囲によって定義されるも
のだけに限定されることを意図するものではない。

【００４８】以上の記載に関連して、以下の各項を開示
する。 １．複数のセンス増幅器と、第１センス供給電圧に結合
された第１共通ノードと、第１センス供給電圧より小さ
い電位の中間電圧ノードと、各センス増幅器に付随した
第１ドライバデバイスとを含み、各第１ドライバデバイ
スは、作動した時に、その付随したセンス増幅器を第１
共通供給ノードに結合し、更に、第１共通供給ノードと
中間電圧ノードの間に結合された少なくとも１つの第１
ブーストコンデンサを含むことを特徴とする半導体メモ
リデバイスデータセンシング回路。 ２．各センス増幅器が、第１のｎチャネル絶縁ゲート電
界効果トランジスタ（ＩＧＦＥＴ）と直列に結合された
ｐチャネルＩＧＦＥＴを有する第１相補対のトランジス
タと、第２のｎチャネルＩＧＦＥＴと直列に結合された
第２のｐチャネルＩＧＦＥＴを有する第２相補対のトラ
ンジスタとを含み、前記第１相補対が前記第２相補対と
相互結合される前記１項に記載のデータセンシング回
路。 ３．半導体メモリデバイスが第１電源電圧を受け取り、
第１センス供給電圧が第１電源電圧より小さい前記１項
に記載のデータセンシング回路。 ４．半導体メモリデバイスが第１電源電圧を受け取り、
第１センス供給電圧が第１電源電圧に等しい前記１項に
記載のデータセンシング回路。 ５．各第１ドライバデバイスがその付随したセンス増幅
器と第１共通供給ノードの間に結合されたソース−ドレ
イン経路を有するＩＧＦＥＴを含む前記１項に記載のデ
ータセンシング回路。 ６．複数の第１ブーストコンデンサが第１共通供給ノー
ドと中間電圧ノードの間に結合される前記１項に記載の
データセンシング回路。 ７．半導体メモリデバイスが記憶コンデンサを含む複数
のメモリセルを有するダイナミックランダムアクセスメ
モリデバイスであり、第１ブーストコンデンサが記憶コ
ンデンサと共通に形成されている前記６項に記載のデー
タセンシング回路。 ８．第２センス供給電圧に結合された第２共通供給ノー
ドを更に含み、前記第２センス供給電圧が第１センス供
給電圧より小さく、また、各センス増幅器に付随した第
２ドライバーデバイスを更に含み、該各第２ドライバー
デバイスは、作動した時に、その付随したセンス増幅器
を第２共通供給ノードに接続し、さらに、第２共通供給
ノードと中間電圧ノードの間に結合された少なくとも１
つの第２ブーストコンデンサを更に含む前記１項に記載
のデータセンシング回路。 ９．各第２ドライバーデバイスがその付随したセンス増
幅器と第２共通供給ノードの間に結合されたソース−ド
レイン経路を有するＩＧＦＥＴを含む前記１項に記載の
データセンシング回路。 １０．各第１ドライバーデバイスがその付随したセンス
増幅器と第１共通供給ノードの間に結合されたソース−
ドレイン経路を有するｐチャネルＩＧＦＥＴを含み、第
２ドライバーデバイスのＩＧＦＥＴがｎチャネルＩＧＦ
ＥＴである前記９項に記載のデータセンシング回路。 １１．半導体メモリデバイスが第２電源電圧を受け取
り、第２センス供給電圧が第２電源電圧に等しい前記８
項に記載のデータセンシング回路。 １２．半導体メモリデバイスが記憶コンデンサを含む複
数のメモリセルを有するダイナミックランダムアクセス
メモリであり、第２ブーストコンデンサが記憶コンデン
サに共通に形成されている前記１１項に記載のデータセ
ンシング回路。 １３．半導体メモリデバイスセンシング回路（４００）
が開示されている。その回路は多数のセンス増幅器（４
０２）を含み、その各々は第１ドライバーデバイス（Ｐ
４０４−０からＰ４０４−ｎ）により第１供給ノード
（４１４）に結合され、第２ドライバーデバイス（Ｎ４
０４−０からＮ４０４−ｎ）により第２供給ノード（４
２０）に結合されている。増加したドライビング電流能
力は、第１供給ノード（４１４）と中間電圧（Ｖplat
e）の間に結合された多数の第１ブーストコンデンサ
（Ｃ４００）、及び第２供給ノード（４２０）と中間電
圧（Ｖplate）の間に結合された多数の第２ブーストコ
ンデンサ（Ｃ４０２）により提供される。

【図面の簡単な説明】

【図１】 第１の従来のセンシング配列を示すブロック
概略図である。

【図２】 第２の従来のセンシング配列を示すブロック
概略図である。

【図３】 従来のセンス増幅器を示す概略図である。

【図４】 好適な実施例の概略図である。

【図５】 好適な実施例によるＤＲＡＭセンシング図を
示すブロック概略図である。

【図６Ａ】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。

【図６Ｂ】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。

【図６Ｃ】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。

【図６Ｄ】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。

【図６Ｅ】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。

【図６Ｆ】 好適な実施例によるブーストコンデンサの
製作を示す側断面図である。

【符号の説明】

４０２ センス増幅器 ４０４ 第１センスノード ４０６ 第２センスノード ４０８ ビット線 ４１０ 第１供給ノード ４１２ 第２供給ノード ４１４ 第１共通供給ノード ４１６ 第２共通供給ノード

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のセンス増幅器と、 第１センス供給電圧に結合された第１共通ノードと、 第１センス供給電圧より小さい電位の中間電圧ノード
   と、 各センス増幅器に付随した第１ドライバデバイスとを含
   み、各第１ドライバデバイスは、作動した時に、その付
   随したセンス増幅器を第１共通供給ノードに結合し、 更に、第１共通供給ノードと中間電圧ノードの間に結合
   された少なくとも１つの第１ブーストコンデンサを含む
   ことを特徴とする半導体メモリデバイスデータセンシン
   グ回路。