KR100632329B1

KR100632329B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100632329B1
Application number: KR1020040080333A
Authority: KR
Inventors: 호소노고지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-10-09
Filing date: 2004-10-08
Publication date: 2006-10-11
Also published as: KR20050034560A; JP2005116102A; US7016230B2; US20050078524A1; US7333371B2; US20060114733A1; JP4287235B2

Abstract

본 발명은 소거 검증 마진의 증대를 도모한 불휘발성 반도체 기억 장치를 제공한다. 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 감지 증폭기 회로를 구비하고, 상기 감지 증폭기 회로는, 상기 메모리 셀 어레이의 비트선과 감지 노드 사이에 개재하여, 데이터 판독 시에, 승압 회로를 포함하는 전압 발생 회로에 의해 게이트가 구동되어 선택 메모리 셀의 데이터에 따라서 변화하는 비트선 전압을 상기 감지 노드에 전송하기 위한, 비트선 데이터 감지용 제1 트랜지스터와, 상기 감지 노드에 접속되어 비트선 데이터 감지에 앞서서 상기 감지 노드를 프리차지하기 위한 제2 트랜지스터와, 상기 감지 노드에 접속되어 상기 감지 노드에 전송된 비트선 전압의 레벨을 판정하여 감지 데이터를 취득하기 위한 데이터 래치와, 상기 감지 노드에 일단이 접속되고 타단에 승압용 전압이 공급되는, 감지 노드를 승압하기 위한 캐패시터를 갖는다.

캐패시터, 메모리 셀 어레이, 컨트롤러, NAND 셀 유닛

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시예에 따른 플래시 메모리의 구성을 도시하는 도면.

도 2는 상기 플래시 메모리의 2치 데이터의 임계값 분포를 도시하는 도면.

도 3은 상기 플래시 메모리의 소거 시의 바이어스 조건을 하나의 NAND 셀 유닛에 대하여 도시하는 도면.

도 4는 상기 플래시 메모리의 소거 검증 시의 바이어스 조건을 하나의 NAND 셀 유닛에 대하여 도시하는 도면.

도 5는 통상의 NAND형 플래시 메모리에 이용되는 감지 증폭기 회로의 주요부 구성을 도시하는 도면.

도 6은 상기 감지 증폭기 회로를 이용한 소거 검증 동작의 타이밍도.

도 7은 실시예에 따른 감지 증폭기 회로의 주요부 구성을 도시하는 도면.

도 8은 상기 감지 증폭기 회로를 이용한 소거 검증 동작의 타이밍도.

도 9a는 4치 데이터의 임계값 분포를 도시하는 도면.

도 9b는 실시예에 따른 4치 기억인 경우의 데이터 "11"의 소거 검증법을 설명하기 위한 도면.

도 9c는 실시예에 따른 4치 기억인 경우의 데이터 "11"의 다른 소거 검증법을 설명하기 위한 도면.

도 10은 다른 실시예에 따른 감지 증폭기 회로의 구성을 도시하는 도면.

도 11은 상기 감지 증폭기 회로를 이용한 소거 검증 동작의 타이밍도.

도 12는 상기 감지 증폭기 회로를 이용한 다른 소거 검증 동작의 타이밍도.

도 13은 디지털 스틸 카메라에 적용한 실시예를 도시하는 도면.

도 14는 상기 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 15a는 비디오 카메라에 적용한 실시예를 도시하는 도면.

도 15b는 텔레비전에 적용한 실시예를 도시하는 도면.

도 15c는 오디오 기기에 적용한 실시예를 도시하는 도면.

도 15d는 게임 기기에 적용한 실시예를 도시하는 도면.

도 15e는 전자 악기에 적용한 실시예를 도시하는 도면.

도 15f는 휴대 전화에 적용한 실시예를 도시하는 도면.

도 15g는 퍼스널 컴퓨터에 적용한 실시예를 도시하는 도면.

도 15h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시예를 도시하는 도면.

도 15i는 보이스 레코더에 적용한 실시예를 도시하는 도면.

도 15j는 PC 카드에 적용한 실시예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 감지 증폭기 회로

3 : 로우 디코더

4 : 컨트롤러

5 : 데이터 입출력 버퍼

10 : NAND 셀 유닛

21 : 클램프용 NMOS 트랜지스터

22 : 프리차지용 NMOS 트랜지스터

24, 25 : 클럭드 인버터

26 : 캐패시터

27 : 승압용 캐패시터

28 : 이퀄라이즈용 NMOS 트랜지스터

40 : 클램프 전압 발생 회로

41 : 드라이버

42 : 전압 발생 회로

43 : 승압 회로

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.

EEPROM의 하나인 NAND형 플래시 메모리의 셀 어레이는, 복수의 메모리 셀을 직렬 접속한 NAND 셀 유닛을 배열하여 구성된다. 각 NAND 셀 유닛의 양단은 각각 선택 게이트 트랜지스터를 개재하여 비트선과 소스선에 접속된다. NAND 셀 유닛 내의 메모리 셀의 제어 게이트는 각각 서로 다른 워드선에 접속된다.

NAND형 플래시 메모리는, 복수의 메모리 셀이 소스, 드레인을 공유하여 직렬 접속되고, 또한 선택 게이트 트랜지스터나 이들 비트선 컨택트나 소스선 컨택트를 복수의 메모리 셀에서 공유하기 때문에, 단위 메모리 셀의 사이즈를 작게 할 수 있다. 또한, 워드선이나 메모리 셀의 소자 영역의 형상이 단순한 스트라이프 형상에 가깝기 때문에 미세화하고 있어, 대용량의 플래시 메모리가 실현되고 있다.

또한 NAND형 플래시 메모리에서는, 데이터 기입과 소거는, 많은 셀에서 동시에 FN 터널 전류를 흐르게 함으로써 행해진다. 구체적으로, 1 워드선을 공유하는 메모리 셀의 집합을 1 페이지 또는 2 페이지로 하고, 데이터 기입은 페이지 단위로 행해진다. 데이터 소거는, 워드선 및 선택 게이트선을 공유하는 NAND 셀 유닛의 집합으로서 정의되는 블록 단위로 행해진다. 한편, 1 페이지분의 판독 혹은 기입 데이터를 보유하는 감지 증폭기 회로와 외부 입출력 단자 사이에서는, 직렬 데이터 입출력이 행해진다. 이들의 사양에 의해, NAND형 플래시 메모리는 화상이나 동화상, 음악 데이터 등 연속된 대용량 데이터의 불휘발 기억 용도에서 우수한 퍼포먼스를 갖고, 시장에 받아들여지고 있다.

NAND형 플래시 메모리의 블록 단위의 데이터 소거 시에는, 일정한 임계값 범위의 소거 상태가 얻어졌는지의 여부를 확인하기 위한 검증 판독(소거 검증)이 필요해진다. 이 소거 검증의 방법으로서, NAND 셀 유닛의 소스선으로부터 비트선을 향하여 전류를 흘리는 방법이 알려져 있다(예를 들면, 특허 문헌 1 참조).

구체적으로 설명한다. NAND형 플래시 메모리에서는, 2치 데이터는 통상, 마 이너스의 임계값 상태를 논리 "1" 데이터(소거 상태)로 하고, 플러스의 임계값 상태(기입 상태)를 논리 "0" 데이터로 한다. 블록 소거에 의해, 그 중의 메모리 셀이 예를 들면 임계값 Vt=-1V 이하의 소거 상태로 된 것을 확인하기 위해서는, 비트선을 0V로 프리차지한 후, 블록 내의 전체 워드선에 0V를 공급하고, 소스선에 전원 전압 Vdd를 공급한다. 선택 게이트선에는, 선택 게이트 트랜지스터를 충분히 온시키는 데에 필요한 전압을 공급한다.

이에 의해, NAND 셀 유닛 내의 전체 메모리 셀이 Vt=-1V 이하로 되어 있으면, 채널 전류가 흐르고, 비트선은 Vg-Vt'=0V-(-1V)=1V까지 상승한다. Vt'는 기판 바이어스 효과가 있는 메모리 셀의 임계값이지만, 여기서는, 설명의 간략화를 위해서, Vt≒Vt'로 한다. 만일, NAND 셀 유닛 내에 하나라도 임계값이 예를 들면 0V까지밖에 내려가지 않는 소거 불충분한 메모리 셀이 있으면, 비트선 전압은 상승하지 않는다. 따라서 이 비트선 전압 상승을 감지 증폭기로 검지함으로써, NAND 셀 유닛의 소거 상태를 확인할 수 있다.

종래의 NAND형 플래시 메모리의 감지 증폭기 회로는, 감지 노드와 비트선을 프리차지하기 위한 프리차지 회로, 감지 노드와 비트선 사이에 개재하여 비트선의 프리차지 전압을 클램프하기 위한, 프리 감지 증폭기를 겸한 클램프용 트랜지스터, 감지 노드에 전송된 비트선 전압을 검출하기 위한 클럭드 인버터를 포함하는 데이터 래치 등을 구비하여 구성된다. 이와 같은 감지 증폭기 회로에서, 감지 마진의 향상을 도모하기 위해, 감지 노드에 부스트용 캐패시터를 설치하는 것이 제안되고 있다(예를 들면 특허 문헌 2 참조).

특허 문헌 1 : 일본 특개 2003-249083호 공보

특허 문헌 2 : 일본 특개 2001-325796호 공보

NAND형 플래시 메모리에서, 통상의 감지 증폭기 회로를 이용하여 상술한 소거 검증 방식을 적용했을 때, 검증 마진이 작다고 하는 문제가 있다. 특히 최근에는 전원 전압의 저전압화의 요청이 강하여, 예를 들면 Vdd=1.8V의 저전원 전압이 이용되고 있다. 이와 같은 저전원 전압 하에서는, 소거 검증 마진은 보다 작아진다.

본 발명은, 소거 검증 마진의 증대를 도모한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 감지 증폭기 회로를 구비하고,

상기 감지 증폭기 회로는,

상기 메모리 셀 어레이의 비트선과 감지 노드 사이에 개재하여, 데이터 판독 시에, 승압 회로를 포함하는 전압 발생 회로에 의해 게이트가 구동되어 선택 메모리 셀의 데이터에 따라서 변화하는 비트선 전압을 상기 감지 노드에 전송하기 위한, 비트선 데이터 감지용 제1 트랜지스터와,

상기 감지 노드에 접속되어 비트선 데이터 감지에 앞서서 상기 감지 노드를 프리차지하기 위한 제2 트랜지스터와,

상기 감지 노드에 접속되어 상기 감지 노드에 전송된 비트선 전압의 레벨을 판정하여 감지 데이터를 취득하기 위한 데이터 래치와,

상기 감지 노드에 일단이 접속되고 타단에 승압용 전압이 공급되는, 감지 노드를 승압하기 위한 캐패시터를 갖는다.

<실시예>

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은, 실시예에 따른 NAND 플래시 메모리의 개략 구성을 도시하고 있다. 메모리 셀 어레이(1)는 NAND 셀 유닛(10)이 매트릭스 배열되어 구성되어 있다. 하나의 NAND 셀 유닛(10)은, 복수개 직렬로 접속된 메모리 셀 MC(MC0, MC1, …, MC31)와, 그 양단에 접속되는 선택 게이트 트랜지스터 S1, S2에 의해 구성되어 있다. 선택 게이트 트랜지스터 S1의 소스는 공통 소스선 CELSRC에 접속되고, 선택 게이트 트랜지스터 S2의 드레인은 비트선 BL에 접속되어 있다.

NAND 셀 유닛(10) 내의 메모리 셀 MC의 제어 게이트는 각각 서로 다른 워드선 WL(WL0, WL1, …, WL31)에 접속되어 있다. 선택 게이트 트랜지스터 S1, S2의 게이트는 워드선 WL과 병행하는 선택 게이트선 SG1, SG2에 각각 접속되어 있다. 1 워드선을 공유하는 복수의 메모리 셀의 집합은, 1 페이지 혹은 2 페이지를 구성한다. 워드선 WL과 선택 게이트선 SG1, SG2를 공유하는 복수의 NAND 셀 유닛(10)의 집합은 데이터 소거의 단위로 되는 블록 BLK를 구성한다.

도 1에 도시한 바와 같이, 메모리 셀 어레이(1)에는, 비트선 BL 방향으로 복 수의 블록 BLK(BLK0, BLK1, …, BLKn)가 구성된다. 이들의 복수 블록을 포함하는 메모리 셀 어레이(1)는, 실리콘 기판의 하나의 셀 웰(CPWELL) 내에 형성되어 있다.

메모리 셀 어레이의 비트선 BL에는, 판독 데이터를 감지하여 기입 데이터를 보유하기 위한 페이지 버퍼를 구성하는, 복수의 감지 증폭기 SA를 갖는 감지 증폭기 회로(2)가 접속되어 있다. 감지 증폭기 회로(2)는 컬럼 선택 게이트를 갖는다. 로우 디코더(워드선 드라이버를 포함함)(3)는, 워드선 및 선택 게이트선을 선택하여 구동한다.

데이터 입출력 버퍼(5)는, 감지 증폭기 회로(2)와 외부 입출력 단자 사이에서 데이터 수수를 행하는 것 외에, 커맨드 데이터나 어드레스 데이터를 수취한다. 컨트롤러(4)는, 기입 인에이블 신호 WEn, 판독 인에이블 신호 REn, 어드레스 래치 인에이블 신호 ALE, 커맨드 래치 인에이블 신호 CLE 등의 외부 제어 신호를 받아, 메모리 동작의 전반의 제어를 행한다.

구체적으로, 컨트롤러(4)는, 커맨드 인터페이스나 어드레스 유지, 전송 회로를 포함하여, 공급된 데이터가 기입 데이터인지 어드레스 데이터인지를 판정한다. 이 판정 결과에 따라서, 기입 데이터는 감지 증폭기 회로(2)로 전송되고, 어드레스 데이터는 로우 디코더(3)나 감지 증폭기 회로(2)로 전송된다. 또한 컨트롤러(4)는, 외부 제어 신호에 기초하여, 기입이나 소거의 시퀀스 제어 및 판독의 제어를 행한다.

도 2는, 메모리 셀 MC에 기억하는 데이터와 임계값의 관계를 도시한다. 2치 기억인 경우, 메모리 셀의 마이너스의 임계값 상태를 논리 "1" 데이터, 플러스의 임계값 상태를 논리 "0" 데이터로 한다. 메모리 셀을 "1" 데이터 상태로 하는 동작을 소거 동작, "0" 상태로 하는 동작을 협의의 기입 동작으로 한다. NAND형 플래시 메모리에서는, 데이터 소거는 통상 블록 단위로 행해진다.

도 3은 하나의 NAND 셀 유닛에 주목한 소거 동작 시의 전위 관계를 도시한다. 셀 웰(CPWELL)에 소거 전압 Vera(약 20V), 선택 블록 내의 전체 워드선 WL에 0V를 인가하고, 각 메모리 셀의 플로팅 게이트의 전자를 셀 웰측에 FN 터널 전류에 의해 인출하여, 메모리 셀을 디프레션형으로 한다. 이 때, 선택 게이트 트랜지스터 S1, S2의 게이트 산화막이 파괴되지 않도록 하기 위해서, 선택 게이트선 SG1, SG2는 플로팅 상태로 한다. 또한, 비트선 BL 및 소스선 CELSRC도 플로팅으로 한다.

기입 동작은, 페이지 단위로 실행된다. 기입 동작 중, 선택 블록 내의 선택된 워드선에는 기입 전압 Vpgm(약 20V)을 인가하고, 비선택 워드선에는 기입 중간 전압 Vpass(약 10V)를 인가하고, 선택 게이트선 SG2에는 Vdd를 인가한다.

이 기입 동작에 앞서서, 비트선 및 NAND 셀 유닛은, 기입 데이터에 따라서 프리차지된다. 구체적으로 "0" 데이터를 기입하는 경우에는, 감지 증폭기 회로(2)로부터 비트선에 0V가 인가된다. 이 비트선 전압은, 선택 게이트 트랜지스터 S2 및 비선택 메모리 셀을 통하여 선택 워드선에 접속된 메모리 셀의 채널까지 전송된다. 따라서, 상술한 기입 동작 조건 하에서 선택 메모리 셀의 채널로부터 플로팅 게이트에 전자가 주입되어, 임계값이 플러스측으로 시프트한다.

"1" 기입(즉 선택 메모리 셀에 "0" 데이터를 기입하지 않는, 기입 금지)인 경우에는, 비트선에 Vdd가 인가된다. 이 비트선 전압은, 선택 게이트 트랜지스터 S2의 임계값 전압분 저하하여 NAND 셀 유닛의 채널로 전송되고, 채널은 플로팅으로 된다. 이에 의해, 상술한 기입 전압 Vpgm이나 중간 전압 Vpass를 인가하였을 때, 채널 전압이 용량 커플링에 의해서 상승하고, 플로팅 게이트로의 전자 주입이 행해지지 않는다. 따라서 메모리 셀은 "1" 데이터를 보유한다.

데이터 판독은, 선택 워드선에 판독 전압 0V를 공급하여, 메모리 셀에 전류가 흐르는지의 여부를 감지 증폭기 회로(2)로 검출하여, 데이터의 판정을 행한다. 이 때, 설정된 임계값 상태와 판독 전압 사이에는, 데이터의 신뢰성을 보증하는 마진이 필요하다. 따라서, 데이터 소거 동작에서도 기입 동작에서도, 도 2에 도시한 바와 같이, "0" 데이터의 임계값의 하한값 Vpv 및 "1" 데이터의 임계값의 상한값 Vev의 제어가 필요해진다.

그 때문에, 데이터 소거 모드에서는, 전술한 바와 같은 소거 펄스 인가 동작을 행한 후에, 소거 셀의 임계값이 그 분포의 상한값 Vev 이하로 되어 있는 것을 확인하기 위한 검증 판독(소거 검증)을 행한다. 기입 동작의 경우에는, 전술한 바와 같은 기입 펄스 인가 동작을 행한 후에, "0" 기입 셀의 임계값이 그 분포의 하한값 Vpv 이상으로 되어 있는 것을 확인하기 위한 검증 판독(기입 검증)을 행한다.

여기서는, 소거 검증에 주목한다. 소거 검증 판독 시의 NAND 셀 유닛에서의 전압 관계를 도 4에 도시한다. 셀 소스선 CELSRC에는 전원 전압 Vdd, 선택 블록의 전체 워드선에는 0V, 선택 게이트선 SG1, SG2는 전원 전압 Vdd보다 높은 중간 전압 Vread(약 4.5V)을 인가한다. 비트선 BL은, 0V로 프리차지해둔다.

도 4의 NAND 셀 유닛에서의 전체 메모리 셀이 임계값 전압 Vt=-1V(=Vev)인 "1" 상태로 소거되어 있으면, 상술한 검증 판독에 의해, 비트선에는 메모리 셀에 의한 임계값 Vt의 절대값에 상당하는 1V 정도의 전압이 출력된다. 즉 도 2에 도시한 "1" 데이터의 임계값 상한값 Vev를 -1V로 하기 위해서는, 감지 증폭기 회로(2)에서 비트선 전압이 1V 이상인 것을 검출하면 된다. 비트선 전압이 1V 이상인 것이 검출되면, NAND 셀 유닛 내의 전체 메모리 셀의 소거가 충분히 행해진 것으로 되고, 소거 동작을 종료한다. 만일 비트선 전압이 1V 이하이면, 소거 불충분한 셀이 있는 것을 나타내고, 재차 소거 펄스 인가 동작을 행한다.

도 5는, 통상의 감지 증폭기 회로(2)에서의 소거 검증 동작에 관한 회로 부분의 구성을 도시하고 있다. 감지 증폭기 회로(2)는, 클럭드 인버터(24, 25)를 역병렬 접속한 데이터 래치를 갖는다. 이 데이터 래치의 2개의 데이터 노드 N1, N2 중, 클럭드 인버터(24)의 입력 노드인 N1이, 비트선 데이터가 전송되는 노드가 된다. 노드 N1은, 전송용 NMOS 트랜지스터(23)를 통하여 감지 노드 Nsen에 접속되어 있다. 감지 노드 Nsen은, 클램프용 NMOS 트랜지스터(21)를 개재하여 비트선 BL에 접속된다. 클램프용 트랜지스터(21)는, 비트선의 전압을 클램프하는 기능과, 전치 감지 증폭기로서의 기능을 갖는다. 또한 감지 노드 Nsen에는, 이 감지 노드 Nsen과 비트선 BL을 프리차지하기 위한 프리차지용 NMOS 트랜지스터(22)가 접속되어 있다.

클램프용 트랜지스터(21)의 게이트 BLCLAMP를 제어하기 위해서, 클램프 전압 발생 회로(40)가 설치되어 있다. 클램프 전압 발생 회로(40)는, 클램프 전압 Vclamp를 발생하는 전압 발생 회로(42)와, 그 클램프 전압에 의해 트랜지스터(21)를 구동하는 드라이버(41)를 갖는다.

도 6은 이와 같은 감지 증폭기 회로(2)를 이용한 통상의 소거 검증 동작의 타이밍도를 나타내고 있다. 타이밍 t0에서, 소거 검증이 시작되면, 우선 클램프용 트랜지스터(21)의 게이트 BLCLAMP에 Vclamp+Vth(Vth는 NMOS 트랜지스터의 임계값)가 인가되고, 프리차지용 트랜지스터(22)의 게이트 BLPRE에 Vdd+Vth가, 드레인(전압 공급 단자) VPRE에는 0V가 인가된다. 이에 의해, 트랜지스터(21, 22)가 온으로 하여, 비트선 BL은 0V로 설정된다.

여기서, 게이트 BLCLAMP는, 전압 드라이버(41)에 의해 제어되고 있고, 드라이버(41)는, 필요에 따라 전압 발생 회로(42)가 발생하는 전압을 게이트 BLCLAMP에 출력한다. 선택 블록에서는, 전체 워드선에 0V, 소스선측 선택 게이트선 SG1에는 중간 전압 Vread가 인가된다. 이 단계에서 비트선측 선택 게이트선 SG2는 아직 0V이다.

타이밍 t1에서 트랜지스터(21)가 오프로 되어, 비트선 프리차지 동작이 종료한다. 그리고, 선택 게이트선 SG2에 중간 전압 Vread가 인가되면, NAND 셀 유닛에는, 소스선 CELSRC로부터 비트선 BL에 메모리 셀의 임계값에 따른 셀 전류가 흘러서, 비트선 BL의 충전이 개시된다. 동시에, 데이터 래치의 클럭드 인버터(24, 25)는, 고 출력 임피던스(HiZ) 상태로 설정된다. 도 6에서는, NAND 셀 유닛 내의 소거 셀의 임계값에 따라서, 비트선 충전 커브 A, B, C, D가 있는 경우를 나타내고 있다.

타이밍 t2에서 노드 VPRE가 Vdd가 되면, 감지 노드 Nsen이 Vdd로 충전된다. 이 때 동시에 트랜지스터(23)의 게이트 BLC에도 Vdd가 인가되어 트랜지스터(23)가 온하고 있어, 데이터 노드 N1도 Vdd에 충전된다.

타이밍 t3에서 트랜지스터(22)가 오프로 되고, 감지 노드 Nsen과 데이터 노드 N1은, Vdd의 플로팅 상태로 된다. 이 프리차지 전압을 유지하기 위해서, 감지 노드 Nsen에는 캐패시터(26)가 접속되어 있다.

타이밍 t4에서 t5의 기간에 클램프용 트랜지스터(21)의 게이트 BLCLAMP에 감지용 전압 Vsenev+Vth가 인가된다. 이에 의해, 트랜지스터(21)에 의해서, 셀 데이터에 따라서 변화한 비트선 전압을 감지 노드 Nsen으로 전송하는 비트선 데이터 감지 동작이 행해진다. Vsenev는, 비트선 전압 VBL이 그 이하에서는 클램프용 트랜지스터(21)가 온으로 하고, 그 이상에서는 클램프용 트랜지스터(21)가 오프로 되는 데이터 판정값이다. 이 데이터 판정값 Vsenev는 이상적으로는, 도 2에 도시한 데이터"1"의 상한값 Vev의 절대값 |Vev|에 상당하는 값으로 설정된다. 단, 실제로는 메모리 셀의 기판 바이어스 효과에 의한 어긋남이 있기 때문에, Vsenev<|Vev|로 된다.

파형 A와 같이 비트선 전압 VBL이 낮은 경우, 트랜지스터(21)의 게이트/소스 간 전압은, Vsenev+Vth-VBL>Vth이기 때문에, 클램프용 트랜지스터(21)는 온으로 하고, 이에 따라 감지 노드 Nsen의 전하는 비트선측에 방전되어, 비트선 BL과 거의 동일 전압이 된다(파형 A1). 비트선 전압이 타이밍 t4에서, 파형 B와 같이, Vsenev보다 약간 낮은 경우에도, 트랜지스터(21)의 게이트/소스 간 전압은, Vsenev+Vth-VBL>Vth이기 때문에 클램프용 트랜지스터(21)는 온으로 하고, 감지 노드 Nsen의 전압은 Vdd로부터 VBL로 저하한다(파형 B1).

한편, 파형 C와 같이, 타이밍 t4에서 비트선 전압이 Vsenev보다 약간 높은 경우, 트랜지스터(21)의 게이트/소스 간 전압은, Vsenev+Vth-VBL<Vth이기 때문에, 클램프용 트랜지스터(21)는 오프로 된다. 이 때 트랜지스터(21)의 서브 임계 영역에서의 전류에 의해, 감지 노드 Nsen은 Vdd로부터 어느 정도 저하한다(파형 C1). 파형 D와 같이, 더욱 비트선 전압이 높은 경우에는, 클램프용 트랜지스터(21)는 보다 깊은 오프로 되고, 감지 노드 Nsen의 전압은 Vdd 그대로 거의 변하지 않는다(파형 D1).

타이밍 t5에서 트랜지스터(21)를 오프로 한 후, 타이밍 t6에서, 감지 신호 SENT를 "H"로 하면, 클럭드 인버터(24)가 활성화되어, 노드 N2가 구동된다. 이 때, 노드 N1의 전압이 클럭드 인버터(24)의 반전 임계값 Vinv보다 낮으면, 노드 N2는 "H"로 되고, 반전 임계값 Vinv보다 높으면, 노드 N2는 "L"로 된다. 즉 비트선 전압이 높아서, 노드 N2이 "L"로 되면, NAND 셀 유닛의 내의 메모리 셀이 상한값 Vev보다 낮은 임계값 상태로 소거되게 되고, 소거 검증이 "패스"가 된다.

타이밍 t7에서 래치 신호 LAT를 "H"로 하면, 클럭드 인버터(25)가 활성화되고, 클럭드 인버터(24, 25)에 의해 감지 데이터를 래치한다. 타이밍 t8에서 남은 신호를 원래의 상태로 복귀시켜 소거 검증은 종료한다.

이와 같이 하여, NAND 셀 유닛 내의 전체 메모리 셀이 있는 임계값 이하로 소거되었는지의 여부를 체크할 수 있다. 그 판정값은, 클램프용 트랜지스터(21)의 게이트 노드 BLCLAMP의 전압과, 클럭드 인버터(24)의 반전 임계값으로 결정된다. 메모리 셀의 임계값 전압이 Vev=-Vsenev보다 마이너스인 것을 보증하기 위해서는, 타이밍 t5 이후에 노드 N1에 전압 Vsenev가 남아 있는 경우에, 그것을 클럭드 인버터(24)가 "L" 입력이라고 판정할 필요가 있다. 즉, Vsenev는 클럭드 인버터의 반전 임계값보다 낮아야만 한다. 클럭드 인버터의 반전 임계값은, 전원 전압 Vdd나 트랜지스터의 임계값 전압 Vth에 의해 크게 변화한다. 상술한 바와 같이, 전원 전압 Vdd=1.8V가 정착하고 있지만, 그 경우, 클럭드 인버터의 반전 임계값이 예를 들면, 0.7V 전후로 하면, 도 5의 감지 증폭기 회로를 이용한 종래의 소거 검증에서는, 판정값 Vsenev를 0.7V보다 낮게 해야만 하고, 마이너스의 임계값 상태를 판정하는 소거 검증의 마진이 작아진다.

특히, 다치 기억을 행하는 경우에는 이 검증 마진의 저하는 보다 큰 문제가 된다. 도 9a는 NAND 플래시 메모리에서 4치 기억을 행하는 경우의 데이터와 임계값의 관계를 도시한다. 도시한 바와 같이 하나의 메모리 셀에서 2 비트 기억을 행함으로써, 마이너스의 임계값의 데이터 "1"(소거 상태)과, 플러스의 임계값의 데이터 "10", "00", "01"의 4치 기억을 행한다.

이와 같은 다치 기억에서는, 그 기입 제어의 형편 상, 도 9a에 파선으로 나타낸 바와 같이, 소거 상태 "11"의 분포 폭을 작게 할 필요가 있다. 그 때문에, 통상의 소거를 행한 후에, 계속해서 약한 기입 동작(소프트 프로그램)을 행한다. 이에 의해, 임계값이 마이너스의 방향으로 크게 시프트한 셀을 플러스측으로 시프트시키지만, 이 때, 최초의 소거 임계값 분포보다도 상한값 Vev'가 플러스측으로 많이 시프트된다. 이러한 소프트 프로그램을 따르는 소거 동작을 고려하면, 점점 더 소거 검증 시의 마진 확보가 곤란해지게 된다.

이 실시예에서는, 이상의 점을 고려하여, 특히 소거 검증 시에 큰 마진을 확보할 수 있는 감지 증폭기 회로를 이용한다. 도 7은 이 실시예에서 이용되는 감지 증폭기 회로(2)를, 도 5의 통상 타입과 대응시켜 나타내고 있다. 도 5와 동일한 구성 요소에는 동일한 부호를 붙여서 상세한 설명은 생략한다.

감지 노드 Nsen에는, 비트선 데이터 감지 시에 감지 노드 Nsen의 전압을 상승시키기 위한 부스트용 캐패시터(27)의 일단이 접속되어 있다. 캐패시터(27)의 타단은 부스트 신호 입력 단자 BOOST로 된다. 또한, 클램프 전압 발생 회로(40)에서는, 전압 발생 회로(42)에 전원 전압 Vdd보다 높은 승압 전압을 공급하기 위한 승압 회로(43)가 접속되어 있다.

이와 같은 감지 증폭기 회로(2)를 이용한 경우의 소거 검증 시의 타이밍차트를, 도 6에 대응시켜 도 8에 도시한다. 타이밍 t0에서 t3까지는, 도 6의 경우와 동일하다. 타이밍 t3에서 프리차지용 트랜지스터(22)를 오프로 한 후에, 타이밍 t4에서, 입력 단자 BOOST에 Vdd의 플러스의 승압 전압을 공급한다. 이에 의해, Vdd로 충전되어 플로팅으로 되어 있었던 감지 노드 Nsen은 캐패시터(27)의 용량 C2에 따른 커플링비에 의해 승압된다. 이 승압된 감지 노드 Nsen의 전압을 Vdd+α·Vdd로 한다.

감지 노드 Nsen이 승압된 상태에서, 타이밍 t5에서 t6의 기간에, 클램프용 트랜지스터(21)의 게이트 BLCLAMP에 감지용 전압 Vsenev+Vth를 인가한다. 파형 A, B와 같이 비트선 전압이 Vsenev 이하이면, 트랜지스터(21)는 온으로 하고, 감지 노드 Nsen의 전하는 비트선에 방전되어, 그 전압은 Vsenev 이하로 저하한다(파형 A1, B1). 파형 C와 같이 비트선 전압이 Vsenev보다 근소하게 높으면, 트랜지스터(21)는 오프이지만, 그 서브 임계 영역의 전류에 의해 감지 노드 Nsen의 전압은, Vdd+α·Vdd에서 근소하게 내려간다(파형 C1). 파형 D와 같이 비트선 전압이 Vsencv보다 충분히 높으면, 트랜지스터(21)는 완전히 오프로 되고, 감지 노드 Nsen은 Vdd+α·Vdd에 가까운 전압으로 유지된다(파형 D1).

타이밍 t6에서 트랜지스터(21)를 오프로 한 후, 타이밍 t7에서 감지 노드 Nsen을 강압한다. 즉 부스트 단자 BOOST를 Vdd로부터 0V로 복귀함으로써, 캐패시터(27)의 커플링에 의해 플로팅 상태에 있는 감지 노드 Nsen의 전압은 저하한다. 이후, 도 6인 경우와 마찬가지로, 타이밍 t8에서 클럭드 인버터(24)를 활성화하고, 타이밍 t9에서 클럭드 인버터(25)를 활성화하여, 감지 노드 Nsen의 전압 레벨에 의해 결정되는 판정 데이터를 래치한다.

파형 B와 같이 비트선 전압이 Vsenev보다 근소하게 낮은 경우, 타이밍 t6 후에 감지 노드 Nsen 및 데이터 노드 N1의 전압은 거의 Vsenev로 되어 있지만, 이들 노드는, 타이밍 t7에서의 캐패시터(27)에 의한 강압 동작에 의해, 클럭드 인버터(24)의 반전 임계값 Vinv를 확실하게 하회하도록 레벨 저하한다. 따라서, 클럭드 인버터의 반전 임계값 Vinv가 전원 전압 Vdd의 저하에 의해 저하하여도, Vsenev를 Vinv보다 높게 설정할 수 있다.

즉, 부스트용 캐패시터(27)에 의한 감지 노드 Nsen에 대한 커플링비를 소정 의 값으로 설정함으로써, 클럭드 인버터(24)의 반전 임계값이 낮아져도, 클램프용 트랜지스터(21)의 게이트 BLCLAMP에 공급하는 감지 전압을 낮게 할 필요가 없다. 또한 다시 말해서, 전원 전압 Vdd가 저하해도 소거 검증을 위한 판정값 Vsenev(=|Vev|)를 종래와 동등하게 유지할 수 있고, 혹은 보다 자유롭게 설정할 수 있다. 예를 들면 도 2에 도시한 바와 같이, 도 5에 도시한 감지 증폭기 회로를 이용한 경우에 보증되는 "1" 데이터의 임계값 분포 상한값이 Vev인 것으로 하여, 이 실시예에 따른 도 7의 감지 증폭기 회로를 이용하면, 보다 낮은 상한값 Vev'를 보증하는 것이 가능하게 된다.

여기서, 파형 C, D와 같이 비트선 전압이 판정값 Vsenev를 초과하여, 소거 검증이 패스하는 경우에는, 감지 노드 Nsen은 타이밍 t4에서 Vdd+α·Vdd로 한 후에, 타이밍 t7에서 Vdd 근방으로 되돌아갈 뿐이다. 따라서, 타이밍 t5 내지 t6에서의 비트선 전압 감지 후의 감지 노드 Nsen 및 데이터 노드 N1의 "H", "L"의 전위차를 크게 하는 것이 가능하다. 즉, 비트선 전압 감지 시의 증폭 효과가 크다.

비트선 데이터 감지 후의 감지 노드 Nsen의 "L" 레벨 전압을 내리기 위해서는, 부스트용 캐패시터(27)에 플러스 전압을 공급하지 않고, 타이밍 t7에서 단자 BOOST를 마이너스 방향으로 인하하는 방법도 생각된다. 그러나 이 방법을 이용하면, 소거 검증이 패스하는 케이스에서는, 감지 노드 Nsen이 Vdd-α·Vdd가 되고, 소거 검증이 페일하는 케이스에서는, Vsenev-α·Vdd로 된다. 즉 감지 노드 Nsen의 "H", "L" 레벨차는, Vdd-α·Vdd-(Vsenev-α·Vdd)=Vdd-Vsenev로 된다.

이것에 대하여 이 실시예와 같이, 감지 노드 Nsen의 승압과 강압을 행하면, 감지 노드 Nsen의 "H", "L" 레벨차는 보다 크게 된다. 즉, 소거 검증 패스하는 케이스는, 감지 노드 Nsen이 Vdd, 소거 검증 페일하는 케이스는 이것이 Vsenev-α·vdd로 된다. 즉 감지 노드 Nsen의 "H", "L" 레벨차는, Vdd-(Vsenev-α·Vdd)=Vdd-Vsenev+α·Vdd로 된다. 물론, 감지 노드의 강압만을 행하는 방법이라도, 판정값 Vsenev를 인버터의 반전 임계값 Vinv보다 높게 하는 목적은 도달하게 되지만, 여기에서는 클럭드 인버터(24)가 "H" 입력으로서 감지할 수 있는 전압 범위가 작아지게 된다.

다음으로, 검증 판정값 Vsenev의 전압 발생에 관하여 설명한다. 타이밍 t5에서 t6의 사이에 클램프용 트랜지스터(21)의 게이트 BLCLAMP에 인가되는 감지용 전압은 Vsenev+Vth이고, 이 전압은 전압 발생 회로(42)에 의해 발생된다. 예를 들면, Vsenev=1V로 하면, 기판 바이어스 효과를 고려한 임계값 전압 Vth는 1.5V 정도로는 되기 때문에, 전압 발생 회로(42)의 전원 전압은 2.5V 정도는 필요하다. 따라서, 전원 전압 1.8V의 소스로는, 전압 발생 회로(42)의 전원 전압을 승압해두지 않으면, 원하는 검증 동작을 실현할 수 없다. 따라서, 3V 정도의 승압 전압을 발생하는 승압 회로(43)가 필요해진다.

이상과 같이 이 실시예의 감지 증폭기 회로를 이용하면, 전원 전압의 저하에 영향받지 않고 충분한 소거 마진의 설정이 가능한 소거 검증이 가능하게 된다. 특히 이 실시예는, 도 9a에서 설명한 바와 같은 다치 기억을 행하는 경우에 유효하다. 이 점을 이하에 구체적으로 설명한다.

4치 기억 방식에서는, 상술한 바와 같이 데이터 "11"의 소거 상태의 임계값 분포 제어를 위해서는, 소거와 그 후의 소프트 기입을 필요로 한다. 이 실시예에서의 소거와 소프트 기입의 동작을, 구체적으로 도 9b 및 도 9c를 참조하여 설명한다. 도 9b 및 도 9c에서는, 소거 데이터 "11"의 분포에만 대하여, 소거 후의 상태(실선)와 소프트 기입 후(파선)의 상태를 나타내고 있다.

소거 검증에 관해서는, 전술한 2치 데이터인 경우와 마찬가지로, 도 7의 감지 증폭기 회로(2)를 이용함으로써, 데이터 "11"의 상한값 Vev를, 전원 전압의 저하의 영향을 받지 않고, 낮게 하는 것이 가능하다. 데이터 "11"의 소프트 기입 검증에 대해서는, 도 9b에 파선으로 나타낸 바와 같이, 임계값의 상한값 Vsp를 규정하는 방식과, 도 9c에 파선으로 나타낸 바와 같이, 임계값의 하한값 Vsv를 규정하는 방식이 있다.

도 9b의 소프트 기입 검증에서는, 앞의 2치 데이터의 소거 검증과 마찬가지로, 선택 블록의 워드선에 0V를 공급하여, 소스선으로부터 비트선에 전류를 흘리는 것으로 한다. 이 때, 프리차지용 트랜지스터(21)의 게이트 BLCLAMP에 공급하는 감지 전압 Vsenev+Vth는 Vsenev=|Vsp|로 한다. 그리고, 적어도 하나의 NAND 셀 유닛(예를 들면, 2,3의 NAND 셀 유닛)에 대하여 그 비트선 전압이 Vsenev 이하로 된 것을 검출하여, 패스라고 판정한다. 즉, 임계값 상한값 Vsp를 넘는 근소한 과기입이 있었던 것을 검출하여 패스 판정을 행한다. 이에 의해, 데이터 "11"의 임계값 분포 상한값을 거의 Vsp로 설정할 수 있다.

도 9c의 소프트 기입 검증에서도, 앞의 2치 데이터의 소거 검증과 마찬가지로, 선택 블록의 워드선에 0V를 공급하여, 소스선으로부터 비트선에 전류를 흘리는 것으로 한다. 이 때, 클램프용 트랜지스터(21)의 게이트 BLCLAMP에 공급하는 감지 전압 Vsenev+Vth는, Vscnev=|Vsv|로 한다. 그리고, 선택 블록 내의 전 NAND 셀 유닛에 대하여, 비트선 전압이 Vsenev 이하로 된 것을 검출하여, 패스라고 판정한다. 이에 의해, 도 9c에 도시한 소프트 기입 후의 임계값 하한값 Vsv를 보증할 수 있다. 이 방식은, 1회의 소프트 기입에서의 임계값 변화를 미소폭으로 억제하면서, 복수회의 소프트 프로그램을 반복하는 경우에 유효하다. 이 방법으로는, 상한값이 커서 플러스 방향으로 시프트하지 않기 때문이다.

상술한 바와 같이 이 실시예에 따른 감지 증폭기 회로에서는, 전원 전압이 낮아도, 메모리 셀의 절대값이 큰 마이너스의 임계값 전압의 제어가 가능하다. 따라서, 상술한 소거 검증뿐만 아니라, 소거 후의 소프트 기입 검증에도, 큰 감지 마진을 확보하는 것이 가능하게 된다.

또 여기까지 설명한 소거 검증 및 소프트 기입 검증에서, 선택 블록의 전체 워드선에 0V를 공급하는 예를 설명했지만, 워드선에 다른 적당한 판독 전압 Vw를 인가할 수도 있다. 그 경우, 비트선에 얻어지는 전압은 이상적으로는, Vw-Vt(Vt: 메모리 셀의 임계값)가 된다. 소프트 기입에서는, 마이너스의 임계값의 상한값이 상당히 플러스의 방향으로 시프트하는 것을 허용할 필요가 있다. 따라서, Vw는 그 허용되는 시프트량이 된다. 이 경우, 비트선 데이터 감지 시에 클램프용 트랜지스터(21)의 게이트 BLCLAMP에 공급하는 감지용 전압은, Vsenev+Vth(Vth: 클램프용 트랜지스터의 임계값)인 상태로 해도 된다.

도 10은 도 7의 감지 증폭기 회로(2)를 일부 개량한 실시예이다. 클럭드 인 버터(24, 25)에 의해 구성되는 래치 회로의 데이터 노드 N1, N2 사이에 이퀄라이즈용 NMOS 트랜지스터(28)가 추가되어 있다. 이 감지 증폭기 회로(2)를 이용한 경우의 소거 검증 시의 타이밍차트를, 도 8에 대응시켜 도 11에 도시한다.

앞의 실시예에서는, 승압용 캐패시터(27)에 의해서 감지 노드 Nsen과 데이터 노드 N1을 동시에 승압한 데에 대하여, 이 실시예에서는, 승압되는 부위를 감지 노드 Nsen에 한정하고 있다. 즉, 전송용 트랜지스터(23)의 게이트 BLC는, 트랜지스터(21)에 의한 데이터 감지가 종료한 후의 타이밍 t8까지 0V를 유지한다. 그 사이 데이터 노드 N1은, 감지 노드 Nsen으로부터 분리되어 있다. 그 상태에서 감지 노드 Nsen만이 승압된다(타이밍 t4). 그리고, 트랜지스터(21)가 온으로 되어 비트선 데이터 전송이 행해지고(타이밍 t5-t6), 그 후 감지 노드 Nsen이 강압된다(타이밍 t7).

이 실시예에 따르면, 패턴(27)에 의한 감지 노드 Nsen의 전압 제어를 보다 정확하게 행할 수 있는 이점이 있다. 앞의 실시예에서는, 타이밍 t4에서 캐패시터(27)를 구동하였을 때, 트랜지스터(23)가 오프로 되어, 노드 N1의 기생 용량이 거의 가미되지 않는 커플링비로 감지 노드 Nsen만큼 승압되고, 타이밍 t7에서 강압할 때에는, 감지 노드 Nsen 및 데이터 노드 N1의 전압이 Vdd보다 낮으면, 노드 N1의 기생 용량 포함의 커플링비로 강압된다. 캐패시터(26, 26)의 용량 C1, C2가 감지 노드 Nsen이나 데이터 노드 N1의 기생 용량보다 충분히 크면, 승압과 강압의 진폭은 거의 동일하게 된다. 그러나, NAND형 플래시에서는, 동시에 액세스되는 비트선에 각각 감지 증폭기가 존재하기 때문에, 레이아웃을 고려하면, 캐패시터(26, 27) 는 필요 최소한의 용량으로 하는 것이 바람직하다. 그 의미로, 도 11에 도시한 바와 같이, 승압, 강압 동작은 감지 노드 Nsen에 한정하면 된다.

본 실시예에서는, 또한 감지 노드 Nsen의 전압을 래치하기 전에, 타이밍 t6에서 이퀄라이즈 신호 EQ를 상승시켜, 트랜지스터(28)를 온으로 하고, 데이터 노드 N1과 N2을 Vdd/2에 이퀄라이즈한다. 이에 의해, 감지 노드 Nsen의 감지 데이터를 데이터 노드 N1에 입력할 때에, 노드 N1의 이력에 영향받는 일이 없다. 즉, 소거 검증에 들어 가기 전에, 데이터 래치가 유지하고 있던 데이터가 "L", "H" 중 어느 쪽이든, 비트선 전압 감지 후의 감지 노드 Nsen의 전압을 취득할 때에는, 노드 N1을 항상 동일한 상태로 할 수 있다.

도 12는, 도 11의 동작 파형을 일부 개량한 동작 파형을 나타내고 있다. 도 8 혹은 도 11의 소거 검증 동작에서는, 감지 노드 Nsen이나 데이터 노드 N1을 캐패시터(27)에 의해 강압할 때에, 셀 데이터에 의해서는, 클램프용 트랜지스터(21)의 소스/드레인 접합부가 순 바이어스로 된다. 예를 들면, 소거 메모리 셀의 임계값이 플러스(소거 불충분)인 경우에는, 타이밍 t1 이후 비트선의 충전이 행해지지 않고, 타이밍 t5 내지 t6의 비트선 전압 감지 동작 후에 감지 노드 Nsen이나 데이터 노드 N1은 거의 0V로 된다. 이 상태에서 캐패시터(27)에 공급되어 있었던 승압 전압을 제거하면, 감지 노드 Nsen이나 데이터 노드 N1은 용량 커플링에 의해 마이너스 전압으로 치우치게 된다.

도 12에서는, 그와 같은 사태를 방지하기 위해서, 데이터 감지 종료의 타이밍 t6에서 t8까지, 트랜지스터(21)에는, 그것이 근소하게 온으로 하는 정도의 게이 트 전압 Vtran을 인가한다. 이것에 의해, 승압 동작을 정지하는 타이밍 t7에서 감지 노드 Nsen이 0V 이하로 되려고 하는 경우에는, 비트선으로부터 전하가 공급되어, 감지 노드 Nsen이 마이너스가 되지 않도록 제어된다. 비트선 BL이 거의 0V라도, 비트선 용량에 비교하여 캐패시터(26, 27)의 용량이 충분히 작으면, 상술한 전하 전송에 의한 감지 노드 Nsen의 전위 저하를 억제하는 효과를 기대할 수 있다.

다음으로, 상기 각 실시예에 따른 불휘발성 반도체 기억 장치를 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다. 도 13은 이 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 도시한다. 여기서는 전자 장치는, 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 도시한다. 전자 카드는, 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는, 앞의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1를 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는, 카드 슬롯(102)에 제거 가능하게 장착된다. 메모리 카드(61)는, 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가 예를 들면, 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 가까이 함으로써, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 14는, 디지털 스틸 카메라의 기본적인 구성을 도시한다. 피사체로부터의 광은, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서이고, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(105)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 예로 들 수 있다. 비디오 신호는, 표시 신호 처리 회로(107)를 통하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는, 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 비디오 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 통하여, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외에도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(111)가, 메모리 컨트롤러(113)를 제어하여, 카 메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통하여 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영해낸다.

또 이 구성에서는, 회로 기판(100) 상에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단 카드 슬롯(102)에 대해서는, 회로 기판(100) 상에 실장될 필요는 없고, 커넥트 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.

또한, 회로 기판(100) 상에는, 전원 회로(117)가 실장된다. 전원 회로(117)는, 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용해도 된다. 내부 전원 전압은, 상술한 각 회로에 공급되는 것 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 이 실시예의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는, 휴대 전자 기기뿐만 아니라, 도 15a-도 15j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 15a에 도시한 비디오 카메라, 도 15b에 도시한 텔레비전, 도 15c에 도시한 오디오 기기, 도 15d에 도시한 게임 기기, 도 15e에 도시한 전자 악기, 도 15f에 도시한 휴대 전화, 도 15g에 도시한 퍼스널 컴퓨터, 도 15h에 도시한 퍼스널 디시털 어시스턴트(PDA), 도 15i에 도시한 보이스 레코더, 도 15j에 도시한 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명에 따르면, 감지 노드에 승압용 캐패시터를 구비한 감지 증폭기 회로를 이용함으로써, 저전원 전압이 이용된 경우에도 큰 소거 검증 마진을 확보할 수 있다.

Claims

전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 감지 증폭기 회로를 구비한 불휘발성 반도체 기억 장치에 있어서,

상기 감지 증폭기 회로는,

상기 메모리 셀 어레이의 비트선과 감지 노드 사이에 개재하고, 데이터 판독 시에, 승압 회로를 포함하는 전압 발생 회로에 의해 게이트가 구동되어 선택 메모리 셀의 데이터에 따라서 변화하는 비트선 전압을 상기 감지 노드에 전송하기 위한, 비트선 데이터 감지용 제1 트랜지스터와,

상기 감지 노드에 접속되어 비트선 데이터 감지에 앞서서 상기 감지 노드를 프리차지하기 위한 제2 트랜지스터와,

상기 감지 노드에 접속되어 상기 감지 노드에 전송된 비트선 전압의 레벨을 판정하여 감지 데이터를 취득하기 위한 데이터 래치와,

상기 감지 노드에 일단이 접속되고 타단에 승압용 전압이 공급되는, 감지 노드를 승압하기 위한 캐패시터를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 감지 증폭기 회로는, 상기 메모리 셀 어레이의 선택 메모리 셀의 소거 상태를 확인하기 위한 소거 검증 동작에서, 상기 캐패시터에 의해 상기 감지 노드가 승압된 상태에서, 상기 제1 트랜지스터에 감지용 전압을 인가하여 비트선 전압을 상기 감지 노드에 전송하는 동작을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 감지 증폭기 회로를 구비한 불휘발성 반도체 기억 장치에 있어서,

상기 감지 증폭기 회로는,

상기 메모리 셀 어레이의 비트선과 감지 노드 사이에 개재하여, 데이터 판독 시에, 선택 메모리 셀의 데이터에 따라서 변화하는 비트선 전압을 상기 감지 노드에 전송하기 위한, 비트선 데이터 감지용 제1 트랜지스터와,

상기 감지 노드에 접속되어 비트선 데이터 감지에 앞서서 상기 감지 노드를 프리차지하기 위한 제2 트랜지스터와,

상기 감지 노드에 접속되어 상기 감지 노드에 전송된 비트선 전압의 레벨을 판정하여 감지 데이터를 취득하기 위한 데이터 래치와,

상기 감지 노드에 일단이 접속되고 타단에 승압용 전압이 공급되는, 감지 노드를 승압하기 위한 캐패시터를 갖고,

상기 감지 증폭기 회로는, 상기 메모리 셀 어레이의 선택 메모리 셀의 소거 상태를 확인하기 위한 소거 검증 동작에서, 상기 캐패시터에 의해 상기 감지 노드 가 승압된 상태에서, 상기 제1 트랜지스터에 감지용 전압을 인가하여 비트선 전압을 상기 감지 노드에 전송하는 동작을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서,

상기 감지 증폭기 회로의 상기 제1 트랜지스터의 게이트는, 승압 회로를 포함하는 전압 발생 회로에 의해 구동되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제3항에 있어서,

상기 데이터 래치는, 상기 감지 노드에 접속되는 제1 데이터 노드에 입력 단자가 접속되고, 출력 단자가 제2 데이터 노드에 접속된 제1 클럭드 인버터와, 입력 단자가 상기 제2 데이터 노드에 접속되고, 출력 단자가 상기 제1 데이터 노드에 접속된 제2 클럭드 인버터를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제5항에 있어서,

상기 감지 증폭기 회로는,

상기 감지 노드와 상기 제1 데이터 노드 사이에 개재하여, 상기 감지 노드의 전압을 상기 제1 데이터 노드에 전송하기 위한 제3 트랜지스터를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 감지 증폭기 회로는,

상기 제1 데이터 노드와 제2 데이터 노드의 사이에 개재하여 이들 노드를 이퀄라이즈하기 위한 제4 트랜지스터를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 제3 트랜지스터는, 상기 제2 트랜지스터에 의한 상기 감지 노드의 프리차지 개시로부터 상기 데이터 래치가 감지 데이터를 취득하기까지의 동안에 온 구동되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 제3 트랜지스터는, 상기 제2 트랜지스터에 의한 비트선 데이터 감지의 동안 오프로 유지되고, 상기 제4 트랜지스터에 의한 상기 데이터 래치의 이퀄라이즈 후에 온 구동되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제3항에 있어서,

상기 제1 트랜지스터는, 비트선 데이터 감지 후에, 상기 캐패시터에 공급되는 승압용 전압이 제거되기까지의 동안에, 얕은 온 상태로 구동되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 또는 제3항에 있어서,

상기 메모리 셀 어레이는, 복수개의 메모리 셀이 직렬 접속되고, 그 일단이 대응하는 비트선에, 타단이 공통 소스선에 접속되고, 제어 게이트가 각각 서로 다른 워드선에 접속된 NAND 셀 유닛을 배열하여 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제11항에 있어서,

상기 메모리 셀 어레이의 데이터 소거 모드는, 선택 메모리 셀에 소거 전압을 인가하여 그 임계값을 마이너스로 변화하게 하는 소거 동작과, 소거 동작후 상기 선택 메모리 셀에 소정의 판독 전압을 인가하고, 상기 공통 소스선에 전원 전압을 인가하고, 선택 메모리 셀의 셀 전류에 의한 비트선의 전압 변화를 상기 감지 증폭기 회로에 의해 검출하여 소거 상태를 확인하는 소거 검증 동작을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 소거 동작은, 워드선을 공유하는 NAND 셀 유닛의 집합인 각 블록마다, 선택 블록 내의 전체 워드선에 0V, 상기 메모리 셀 어레이가 형성된 반도체 웰에 플러스의 소거 전압을 공급하여, 선택 블록 내의 전체 메모리 셀의 플로팅 게이트 의 전자를 방출시키는 것이고,

상기 소거 검증 동작은, 상기 선택 블록 내의 전체 워드선에 0V, 상기 공통 소스선에 전원 전압을 공급하여, 선택된 메모리 셀에 의해 충전된 각 비트선의 전압 변화를 각각에 접속된 감지 증폭기 회로에 의해 검출함으로써 행해지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.