JP2012169002A - 半導体記憶装置 - Google Patents

Abstract

【課題】データの誤読み出しを低減する半導体記憶装置を提供すること。
【解決手段】データを保持可能なメモリセルが列及び行に沿って設けられたメモリセルアレイ１と、前記メモリセルの電流経路の一端と接続されるビット線と、前記ビット線の他端と接続され、前記データの読み出し時において、前記ビット線の前記他端とチャージシェア動作を行う第１ノードＮ１を備え、この第１ノードに一方の電極が接続されたキャパシタ素子８４によって保持される電荷に応じた電位をラッチするセンスアンプ５と、前記キャパシタ素子の他方の電極に電圧を印加し、前記第１ノードをブーストするドライバ回路８５とを具備し、前記ドライバ回路は、前記チャージシェア動作前から前記メモリセルの保持する前記データのラッチ動作が完了するまでの期間、前記他方の電極に前記電圧を印加する。
【選択図】図１１

Description

実施形態は、例えばメモリセルに係り、データを保持するメモリセルとデータの授受可能なセンスアンプを備えた半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリには、マトリクス状に配置されたメモリセル、及びこのメモリセルの保持データを読み出すセンスアンプなどが設けられる。データの読み出しでは、マトリクス状に配置されたメモリセルの半分が同時に選択される。すなわち、センスアンプによって、選択された半数のメモリセルにデータが一括して書き込まれ、また一括してデータが読み出される。

特許第３９３５１３９号公報

データの誤読み出しを低減する半導体記憶装置を提供する。

実施形態によれば半導体記憶装置は、データを保持可能なメモリセルが列及び行に沿って設けられたメモリセルアレイと、前記メモリセルの電流経路の一端と接続されるビット線と、前記ビット線の他端と接続され、前記データの読み出し時において、前記ビット線の前記他端とチャージシェア動作を行う第１ノードを備え、この第１ノードに一方の電極が接続されたキャパシタ素子によって保持される電荷に応じた電位をラッチするセンスアンプと、前記キャパシタ素子の他方の電極に電圧を印加し、前記第１ノードをブーストするドライバ回路とを具備し、前記ドライバ回路は、前記チャージシェア動作前から前記メモリセルの保持する前記データのラッチ動作が完了するまでの期間、前記他方の電極に前記電圧を印加する。

第１実施形態に係るＮＡＮＤ型フラッシュメモリの構成例。 第１実施形態に係るメモリセルトランジスタＭＴの閾値分布。 第１実施形態に係るメモリセルトランジスタＭＴに流れるセル電流の分布。 第１実施形態に係るセンスアンプの回路例。 第１実施形態に係る読み出し動作を示した概念図。 第１実施形態に係る読み出し動作を示した概念図。 第１実施形態に係る読み出し動作を示した概念図。 第１実施形態に係る読み出し動作を示した概念図。 第１実施形態に係る読み出し動作を示したタイムチャート。 （ａ）は、図９を拡大図し、Ｒｅａｄ Ｍａｒｇｉｎについて着目したタイムチャートであり、（ｂ）は第１実施形態の比較例に係り、Ｒｅａｄ Ｍａｒｇｉｎについて着目したタイムチャート。 （ａ）は第１実施形態に係る半導体記憶装置の読み出し動作を示したタイムチャートであり、（ｂ）は第１実施形態に係る半導体記憶装置のＩ−Ｖ特性。 第２実施形態に係るセンスアンプのブーストダウンの動作を示した概念図。 第３実施形態に係るセンスアンプのブーストダウンの動作を示した概念図。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
メモリセルトランジスタＭＴは閾値分布として、消去状態（以下、“１”データ）とプログラム状態（以下、“０”データ）とのいずれか分布を取る。本実施形態では、メモリセルトランジスタＭＴが保持する“１”データを読み出す際、ビット線とチャージシェア動作を行うセンスアンプの検知部（後述するノードＮ１）の電位をブーストする事で、読み出しマージンを確保するものである。

図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。
１．全体構成例について
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデータ２、データ入出力回路３、制御部４、及びセンスアンプ５を備える。

１−２．メモリセルアレイ１の構成例について
メモリセルアレイ１は、複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１０を備えている。ＮＡＮＤストリング１０の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（電荷導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ構造である。なお、メモリセルトランジスタＭＴの構造は、ＭＯＮＯＳ型であっても良い。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有した構造である。

メモリセルトランジスタＭＴの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。

１−２．メモリセルトランジスタＭＴの閾値分布について
図２を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図２は、横軸に閾値分布（電圧）をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に“１”、及び“０”の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける“１” データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。“０”データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて“０”データ、及び“１”データの１ビットデータを保持可能とされている。メモリセルトランジスタＭＴは、消去状態において、“１”データ（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

１−２−１．セル電流Ｉｃｅｌｌについて
図３を用いて、上記メモリセルトランジスタＭＴが上記いずれかの閾値分布を保持した際に、メモリセルトランジスタＭＴのチャネルに流れる電流（Ｉｃｅｌｌ）について説明する。図３は、横軸に電流分布をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

各々のメモリセルトランジスタＭＴは、ロウデコーダ２から与えられる電圧に応じて、オン状態とオフ状態とのいずれかの状態を取る。オン状態であるメモリセルトランジスタＭＴ（以下ＯＮセルと称することがある）には電流Ｉｃｅｌｌ_ｏｎが流れ、オフ状態にあるメモリセルトランジスタＭＴ（以下ＯＦＦセルと称することがある）には電流Ｉｃｅｌｌ_ｏｆｆが流れる。このようにメモリセルトランジスタＭＴは、オン又はオフ状態に応じて流れる電流値が変化し、Ｉｃｅｌｌ_ｏｎ＞Ｉｃｅｌｌ_ｏｆｆなる関係がある。

電流Ｉｃｅｌｌ_ｏｎ及びＩｃｅｌｌ_ｏｆｆはそれぞれ、一定の幅を持って分布する。すなわち、これらの電流にはばらつきが存在する。これは、メモリセルトランジスタＭＴ自身の特性のバラつきや、ビット線の線幅にバラつき等を原因とするものである。

オン状態であるメモリセルトランジスタＭＴに流れる電流Ｉｃｅｌｌ_ｏｎの最小値Ｉｃｅｌｌ_ｏｎ_ｍｉｎには、Ｉｃｅｌｌ_ｏｎ_ｍｉｎ＞ＲｅａｄＬｅｖｅｌなる関係がある。また、オフ状態であるメモリセルトランジスタＭＴに流れる電流Ｉｃｅｌｌ_ｏｆｆの最大値Ｉｃｅｌｌ_ｏｆｆ_ｍａｘには、Ｉｃｅｌｌ_ｏｆｆ_ｍａｘ＜ＲｅａｄＬｅｖｅｌなる関係がある。またなお、ＲｅａｄＬｅｖｅｌは後述するセンスアンプ５が、データを“０”と判定するか“１”と判定するかの基準となる電流の値であり、このＲｅａｄＬｅｖｅｌはある一定の幅でバラつくことがある。このバラつきについては、後述する。

１−３．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部４から与えられるブロック選択信号をデコードし、その結果に基づいてブロックＢＬＫを選択する。次いで、選択したブロックＢＬＫに対し書き込み電圧、読み出し電圧、及び消去電圧のいずれかを転送する。具体的には、ロウデコーダ２は書き込み電圧として、書き込み対象のメモリセルトランジスタＭＴに転送する選択書き込み電圧（以下、電圧Ｖｐｇｍ）とそれ以外のメモリセルトランジスタＭＴに転送する非選択書き込み電圧（以下、電圧Ｖｐａｓｓ）を転送する。また、ロウデコーダ２は、読み出し電圧として、読み出し対象のメモリセルトランジスタＭＴに転送する選択読み出し電圧（以下、Ｖｃｇｒ）とそれ以外のメモリセルトランジスタＭＴに転送する非選択読み出し電圧（以下、電圧Ｖｒｅａｄ）を転送する。また、消去時には、選択ブロックＢＬＫを貫通する全ワード線ＷＬにゼロ電位を転送する。なお、この際、メモリセルトランジスタＭＴが配置される半導体基板（ウェル領域）には、正の高電圧が印加される。

１−４．データ入出力回路３について
データ入出力回路３は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部４へ出力する。またデータ入出力回路３は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ５へと出力する。データをホストへ出力する際は、制御部４の制御に基づき、センスアンプ５が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

１−５．制御部４について
制御部４は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路３を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部４はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部４は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部４はカラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。

また、制御部４には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部４は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路３へと供給された信号がアドレスであるのか、データであるのかを区別する。

更に、制御部４は、後述するセンスアンプ５とビット線ＢＬとを接続するＭＯＳトランジスタに信号ＢＬＣＬＡＭＰを供給する。制御部４は、この信号ＢＬＣＬＡＭＰとして、電圧（Ｖｌｃａｍｐ＋Ｖｔｈ１）、電圧（Ｖｓｅｎ＋Ｖｔｈ１）、及び電圧（Ｖｔｒ＋Ｖｔｈ１）を出力する。なお、この信号ＢＬＣＬＡＭＰについては後述する。

１−６．センスアンプ５について
センスアンプ５は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。具体的には、ビット線ＢＬを所定の電圧にプリチャージした後、ビット線ＢＬを放電させ、そのビット線ＢＬの放電状態をセンスする。つまり、センスアンプ５でビット線ＢＬの電圧を増幅してメモリセルトランジスタＭＴの有するデータをセンスする。

なお、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ビット線ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。以下、図４を用いて上記センスアンプ５の構成について説明する。

＜センスアンプ５の構成について＞
図４に示すようにセンスアンプ５は、プライマリデータキャッシュ（ＰＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）、及びＭＯＳトランジスタ６を有している。すなわち、本実施形態に係るセンスアンプ５は、２値データに対応したセンスアンプである。図示するように、カラム選択ＭＯＳトランジスタ６５の電流経路の一端はノードＮ１ｂに接続され、他端は入出力データ線Ｄ_ｌｉｎｅ（信号線Ｉ／Ｏ）に接続される。入出力データ線Ｄ_ｌｉｎｅからこのＭＯＳトランジスタ６５を介して、“Ｌ”または“Ｈ”レベルいずれかの信号がＰＤＣに入出力される。

また、カラム選択トランジスタ６６の電流経路の一端はノードＮ１ａに接続され、他端は入出力データ線Ｄ_ｌｉｎｅ（信号線Ｉ／Ｏｎ）に接続される。入出力データ線Ｄ_ｌｉｎｅからこのＭＯＳトランジスタ６６を介して、“Ｌ”または“Ｈ”レベルいずれかの信号がＰＤＣに入出力される。なお、信号線Ｉ／Ｏと信号線Ｉ／Ｏｎには互いに対称の信号が入出力される。

これらＭＯＳトランジスタ６５及び６６のゲートにはカラム選択信号ＣＳＬが供給されている。すなわち、信号ＣＳＬによりＭＯＳトランジスタ６５及び６６がオン状態とされることで、センスアンプ５は入出力データ線Ｄ_ｌｉｎｅを介してデータ入出力回路３とデータの入出力がされる。

ＰＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、更にはメモリセルトランジスタＭＴの例えば２値データ（“０”または“１”）を記憶する際に内部データの操作に使用される。ＰＤＣは、ラッチ回路ＬＡＴ１を備える。ラッチ回路ＬＡＴ１はインバータ回路６８、６９を組み合わせ、これによって構成される。またインバータ回路６８、６９は、ｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタにより構成される。

ノードＮ１ｂにおいてインバータ回路６８の出力端及びインバータ回路６９の入力端が接続され、ノードＮ１ａにおいてインバータ回路６９の出力端とインバータ回路６８の入力端とが接続される。

ノードＮ１ａはＭＯＳトランジスタ７１を介して接地可能とされ、またＭＯＳトランジスタ７１のゲートには信号ＰＲＳＴが供給されている。

更に、ＭＯＳトランジスタ７２の電流経路の一端はノードＮ１ａに接続され、他端はノードＮ１２に接続され、ゲートには信号ＢＬＣ１が供給さる。ＭＯＳトランジスタ７３の電流経路の一端はノードＮ１２に接続され、他端はＰＤＣのノードＮ１ｂに接続され、ゲートには信号ＢＬＴ１が供給される。このノードＮ１２は、センスアンプ５内の配線８３（ＴＤＣ）に接続される。この配線８３は、データの読み出し時、ベリファイ時にビット線ＢＬのデータを保持する。

またＭＯＳトランジスタ７９の電流経路の一端にノードＮ１ｂが接続され、ゲートはノードＮ１２が接続される。ＭＯＳトランジスタ８０の電流経路の一端は、ＭＯＳトランジスタ７９の電流経路の他端と接続され、他端は接地可能とされ、ゲートには信号ＳＥＮ１が供給される。

キャパシタ素子８４の一方の電極は、ノードＮ１２に接続される。つまり、キャパシタ素子８４はノードＮ１２の電位に応じた電荷を蓄積する。またドライバ回路８５は、キャパシタ素子８４の他方の電極に、例えば電圧ＶＤＤを供給する。つまり、ドライバ回路８５は、キャパシタ素子８５が保持する電荷に応じた電圧に加え、電圧ＶＤＤを更に供給することで、ノードＮ１２の電位をブーストする。ドライバ回路８５が、電圧ＶＤＤを供給するタイミングは、例えば上記制御部４が制御しても良いし、ドライバ回路８５自身によるものでも良い。なお、ドライバ回路８５が、キャパシタ素子８４の他方の電極に電圧ＶＤＤを供給するタイミングについては後述する読み出し動作にて説明する。

つまり、キャパシタ素子８４に蓄積される電荷に応じた電圧（ノードＮ１２の電圧）の大きさに応じてＭＯＳトランジスタ７９がオン状態またはオフ状態とされることで、ノードＮ１ｂの値が変化する。これを強制反転方式と呼ぶ。なお、この際、信号ＳＥＮ１によってＭＯＳトランジスタ８０はオン状態とする。また、キャパシタ素子８４は、以下説明するチャージトランスファ動作によってＢＬ線から配線８３を介して転送された電荷を蓄積する。

次に、ＤＤＣについて説明する。ＤＤＣは消去ベリファイ時に使用される。ＤＤＣはスイッチとして機能するｎチャネル型ＭＯＳトランジスタ７５及びｐチャネル型ＭＯＳトランジスタ７７を備える。ＭＯＳトランジスタ７５の電流経路の一端は、ＭＯＳトランジスタ７６の電流経路の一端とノードＮ１３で共通接続され、ゲートはノードＮ１ｂに接続される。つまり、ゲートにはＭＯＳトランジスタ７９、７３の電流経路の一端がそれぞれ接続される。また、ＭＯＳトランジスタ７７の電流経路の一端は、ＭＯＳトランジスタ７６の電流経路の一端とノードＮ１３で共通接続され、ゲートにはノードＮ１ａが接続される。つまり、ＭＯＳトランジスタ７７のゲートには、ＭＯＳトランジスタ７５のゲートに供給される信号とは対称の信号が与えられる。

ＭＯＳトランジスタ７４の電流経路の一端は、ＭＯＳトランジスタ７５、及び７７の電流経路の他端と接続され、他端はノードＮ１２に接続される。また、ＭＯＳトランジスタ７４のゲートには信号ＲＥＧが供給される。

更に、ＭＯＳトランジスタ８２の電流経路の一端は入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）に接続され、電流経路の他端は、ＭＯＳトランジスタ７８の電流経路の一端に接続され、ゲートはノードＮ１２に接続される。また、ＭＯＳトランジスタ７８の電流経路の他端は接地可能とされ、ゲートには信号ＣＨＫ１が供給される。

信号線ＣＯＭはカラム方向に沿って、複数のセンスアンプ５間で共通接続される。この信号線ＣＯＭには、センスアンプ５において書き込みベリファイ、消去ベリファイなどが完了したか否かの信号が出力される。つまり、ＭＯＳトランジスタ７８がオンとされた状態で、配線８３に転送された電圧に応じてＭＯＳトランジスタ８２がオン状態とされたか否かで、“Ｌ”または“Ｈ”レベルの信号が信号線ＣＯＭに出力される。

更に、ＭＯＳトランジスタ７６の電流経路の一端はノードＮ１２に接続され、他端には、例えば電圧ＶＤＤまたは電圧ＶＳＳ（＝接地電位、例えばゼロ電位）のいずれかが供給され、ゲートには信号ＢＬＰＲＥが供給される。さらに、ＭＯＳトランジスタ８１の電流経路の一端には配線８３（ＴＤＣ）が接続され、ゲートには信号ＢＬＣＬＡＭＰが供給され、電流経路の他端はＭＯＳトランジスタ６の電流経路の一端が接続される。例えば、データの読み出し時、書き込み時、書き込みベリファイ時において、ＭＯＳトランジスタ７６、ノードＮ１２、ＭＯＳトランジスタ８１、及びＭＯＳトランジスタ６を介してビット線ＢＬへと、例えば電圧ＶＤＤやゼロ電位が供給される。なお、ＭＯＳトランジスタ８１の閾値電圧をＶｔｈ１とする。

次にＭＯＳトランジスタ６について説明する。ＭＯＳトランジスタ６はノードＮ１２と奇数または偶数ビット線ＢＬのいずれかと接続可能とするビット線選択回路として機能する。このＭＯＳトランジスタ６は、ＭＯＳトランジスタ６ａ〜６ｄを備える。

ＭＯＳトランジスタ６ａの電流経路の一端は、ＭＯＳトランジスタ８１の他端と接続され、電流経路の他端は、ＭＯＳトランジスタ６ｂの電流経路の一端及びビット線ＢＬ（ｉ＋１）にそれぞれ共通接続され、ゲートには信号ＢＬＳ（ｉ＋１）が与えられる。

ＭＯＳトランジスタ６ｂの電流経路の他端には、（非選択回路として機能する）ｐチャネルＭＯＳトランジスタ８６の電流経路の一端が接続され、電流経路の他端はＭＯＳトランジスタ６ａの電流経路の他端及びビット線ＢＬ（ｉ＋１）に接続され、ゲートには信号ＢｌＡＳ（ｉ＋１）が与えられる。

また、ＭＯＳトランジスタ６ｃの電流経路の一端は、ＭＯＳトランジスタ８１の電流経路の他端と接続され、電流経路の他端はＭＯＳトランジスタ６ｄの電流経路の一端とビット線ＢＬｉとにそれぞれ接続され、ゲートには信号ＢＬＳｉが与えられる。

ＭＯＳトランジスタ６ｄのゲートには信号ＢｌＡＳｉが与えられ、電流経路の一端はＭＯＳトランジスタ８６の他端と接続され、電流経路の他端は、ＭＯＳトランジスタ６ｂの電流経路の他端及びビット線ＢＬｉと接続されている。

ＭＯＳトランジスタ６ｂ及び６ｄは、信号ＢｌＡＳ（ｉ＋１）及び信号ＢｌＡＳｉに応じてＭＯＳトランジスタ６ａ及び６ｃと相補的にオンとされ、非選択ビット線ＢＬに電圧ＶＤＤを供給する。なお、以下では、偶数ビット線ＢＬを偶数ビット線ＢＬｉ（ｉは偶数であり、ｉ＝０、２、４、…、ｎ）、奇数ビット線ＢＬを奇数ビット線ＢＬ（ｉ＋１）と呼ぶ。

以上から、ＭＯＳトランジスタ６ｂ、６ｃ、及びＭＯＳトランジスタ８６がオン状態とされると、センスアンプ４は偶数ビット線ＢＬｉ（選択ビット線ＢＬ）と電気的に接続され、奇数ビット線ＢＬ（ｉ＋１）は非選択ビット線ＢＬとされる。

これに対し、ＭＯＳトランジスタ６ａ、６ｄ、及びＭＯＳトランジスタ８６がオン状態とされると、センスセンスアンプは奇数ビット線ＢＬ（ｉ＋１）（選択ビット線ＢＬ）と接続され、偶数ビット線ＢＬｉが非選択ビット線ＢＬとされる。このとき非選択ビット線ＢＬとされた偶数または奇数ビット線ＢＬの電位は、例えば電圧ＶＤＤで固定される。すなわち、ＭＯＳトランジスタ８６はビット線ＢＬを非選択電位に充電する非選択回路として機能する。

なお、ＭＯＳトランジスタ６ａ〜６ｄのゲートに、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として“Ｈ”レベルに相当する電圧（ＶＤＤ＋Ｖｔｈ２）がゲートに供給されると、これらＭＯＳトランジスタ６ａ〜６ｄはオン状態とされる。ここで電圧Ｖｔｈ２は、ＭＯＳトランジスタ６ａ〜６ｄの閾値電圧である。

一方、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として“Ｌ”レベルに相当する電圧、例えばゼロ電位がＭＯＳトランジスタ６のゲートに転送されるとＭＯＳトランジスタ６ａ〜６ｄがオフ状態とされる。

＜読み出し動作＞
次に、図５〜図８を用いて上記構成におけるデータの読み出し動作について説明する。なお、奇数ビット線ＢＬ（ｉ＋１）と偶数ビット線ＢＬｉとに行うプリチャージ動作は同一であることから、ここでは偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合についてのみ説明する。すなわち、以下読み出し動作時において奇数ビット線ＢＬ（ｉ＋１）の電圧は非選択電圧（電圧ＶＤＤ）まで充電される。

＜プリチャージ＆ＰＤＣリセット＞
図５に示すように、信号ＢＬＰＲＥ、信号ＢＬＣＬＡＭＰ、及び信号ＢＬＳｉをそれぞれ“Ｈ”レベルとし、ＭＯＳトランジスタ７６、８１、及び６ｃをオン状態とする。これにより、電圧ＶＤＤがＭＯＳトランジスタ７６、８１、及び６ｃを介して偶数ビット線ＢＬｉに供給される。この際、ノードＮ１２の電圧も電圧ＶＤＤとされる。

また、ＰＤＣが保持するデータを一度リセットする。つまり、信号ＰＲＳＴを“Ｈ”レベルとし、ＭＯＳトランジスタ７１をオン状態とする。これにより、ノードＮ１ａを“Ｌ”レベル（ゼロ電位）に設定する。従って、ＰＤＣは“Ｈ”レベルを保持する（ノードＮ１ｂの電位レベル）。

＜ディスチャージ＞
次に、図６に示すように信号ＢＬＣＬＡＭＰ、信号ＢＬＳｉをそれぞれ“Ｌ”レベルとする。これにより、偶数ビット線ＢＬｉへのプリチャージが停止される。ここで、ロウデコーダ２から選択ワード線ＷＬに読出しレベルとしての電圧Ｖｃｇｒが供給され、またロウデコーダ２から非選択ワード線ＷＬに電圧Ｖｒｅａｄが供給される。選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値電圧が、電圧Ｖｃｇｒより低い場合（非書込み状態である場合、図２参照）、このメモリセルトランジスタＭＴはオン状態とされる。非選択メモリセルトランジスタＭＴは電圧Ｖｒｅａｄによりオン状態とされているため、ＮＡＮＤストリング１０の全てのメモリセルトランジスタＭＴがオン状態となり、電流Ｉｃｅｌｌ_ｏｎが流れる（図３参照）。これによって、ビット線ＢＬの電位（電荷）がソース線ＳＬに放電される。

一方、選択されたメモリセルトランジスタＭＴの閾値電圧が電圧Ｖｃｇｒより高い場合（書込み状態である場合、図２参照）、電流Ｉｃｅｌｌ_ｏｆｆが流れるが（図３参照）、このメモリセルトランジスタＭＴはオフ状態とされる。このため、ビット線ＢＬの電位（電荷）は保持され、電圧ＶＤＤに維持される。なお、この時、信号ＢＬＰＲＥが“Ｈ”レベルであることから、ノードＮ１２の電位は電圧ＶＤＤを維持している。

＜ブースト＞
次に、ドライバ回路８５によるブースト動作について説明する。制御部４はドライバ回路８５に対し、例えば電圧ＶＤＤを供給するよう制御する。これに対し、ドライバ回路８５は、電圧ＶＤＤをキャパシタ素子８４の他方の電極に供給する。これによって、ノードＮ１２の電位は、電圧ＶＤＤ×２までブーストされる。

＜チャージトランスファ＞
図７に示すように、信号ＢＬＣＬＡＭＰ及び信号ＢＬＳｉをそれぞれ“Ｈ”レベルに設定し、偶数ビット線ＢＬｉとノードＮ１２とを電気的に接続する。これにより、チャージトランスファが生じる。すなわち、ＮＡＮＤストリング１０が導通状態である場合、偶数ビット線ＢＬｉの電荷がソース線ＳＬに向かって放電される。この結果、例えブースト状態であっても、ノードＮ１２は電圧ＶＤＤ×２から例えばゼロ電位へと遷移する。つまり、ノードＮ１２における電荷が、偶数ビット線ＢＬｉに移動する。これは、ノードＮ１２の配線容量よりも、偶数ビット線ＢＬｉ容量の方が大きいからである。

一方、ＮＡＮＤストリング１０が非導通状態である場合、偶数ビット線ＢＬｉの電位は電圧ＶＤＤを維持している。このため、それほどチャージトランスファは生じず、ノードＮ１２の電位は電圧ＶＤＤ×２から少し低下した電圧で維持する。これを以下、電圧ＶＤＤ_１×２（＜電圧ＶＤＤ×２）とする。

＜センス＞
図８を用いてセンスについて説明する。センス動作は信号ＳＥＮ１を“Ｈ”レベルとしてビット線ＢＬ（配線８３）の電位をＰＤＣに取り込む動作である。ＮＡＮＤストリング１０が導通した結果、ノードＮ１２の電位が例えばゼロ電位まで遷移するとＭＯＳトランジスタ７９はオフ状態とされる。このため、信号ＳＥＮ１が“Ｈ”レベルとされＭＯＳトランジスタ８０がオン状態とされた場合であっても、ＰＤＣのノードＮ１ｂ（以下、ＰＤＣ（ノードＮ１ｂ）と表記する）は“Ｈ”レベルを保持する。

一方、ＮＡＮＤストリング１０が非導通とされ、ノードＮ１２の電位が電圧ＶＤＤ_１×２を維持した場合、ＭＯＳトランジスタ７９はオン状態とされる。ＭＯＳトランジスタ７９の閾値電圧はＶｔＴＰ２とし、電圧ＶＤＤ／２よりも大きく、電圧ＶＤＤよりも小さな値である。この状態において信号ＳＥＮ１が“Ｈ”レベルとされ、ＭＯＳトランジスタ８０がオン状態とされると、ノードＮ１ｂは接地電位（例えば“Ｌ”レベル＝ゼロ電位）とされる（図８中、矢印）。このため、ＰＤＣ（ノードＮ１ｂ）は“Ｌ”レベルを保持する。ここで、閾値電圧ＶｔＴＰ２の値をもう少し具体的に定義する。閾値電圧ＶｔＴＰ２とは、ＭＯＳトランジスタ８０をオン状態に維持させつつ、ノードＮ１ｂの電位を“Ｈ”レベルから“Ｌ”レベルへと遷移するためにＭＯＳトランジスタ７９をオン状態とさせるための電圧であり、この電圧未満では、ＭＯＳトランジスタ７９はオフ状態とされノードＮ１ｂは“Ｈ”レベルを維持したままとされる電圧である。

このようにしてＰＤＣは、偶数ビット線ＢＬｉの電位に応じた“Ｌ”または“Ｈ”レベルいずれかのデータを保持する。この後信号ＣＳＬが“Ｈ”レベルとされるとＭＯＳトランジスタ６５、６６を介してＰＤＣの保持データが信号線Ｉ／Ｏ及び信号線Ｉ／Ｏｎに出力される。

＜半導体記憶装置の読み出し動作について＞
次に、図９を用いて上記データの読み出し動作において、各信号に着目した場合について説明する。図９は、半導体記憶装置の読み出し動作における各信号の遷移を示したタイムチャートである。縦軸にビット線ＢＬの電位、ＭＯＳトランジスタ８１のゲートに供給される信号ＢＬＣＬＡＭＰ、ドライバ回路８５の出力、ＭＯＳトランジスタ６ｃのゲートに供給される信号ＢＬＳｉ、及びノードＮ１２の電位を取り、横軸に時間をとる。

まず時刻ｔ１から時刻ｔ２の期間において、ビット線ＢＬへのチャージが行われる。つまり、上記説明したように信号ＢＬＣＬＡＭＰ及び信号ＢＬＳｉがそれぞれ“Ｈ”レベルとされる。具体的には、信号ＢＬＣＬＡＭＰは電圧（Ｖｃｌａｍｐ＋Ｖｔｈ１）とされ、信号ＢＬＳｉは、例えば電圧（ＶＤＤ＋Ｖｔｈ２）とされる。また、信号ＢＬＰＲＥが“Ｈ”レベルとされることで、ノードＮ１２、ＭＯＳトランジスタ８１、ＭＯＳトランジスタ６ｃを介してビット線ＢＬの電位が電圧ＶＤＤにまで上昇する。なお、ノードＮ１２は時刻ｔ１以前から電圧ＶＤＤを維持している。また、電圧Ｖｃｌａｍｐ＝電圧ＶＤＤとする。

次に、時刻ｔ２から時刻ｔ４の期間において、ビット線ＢＬのディスチャージが行われる。つまり、信号ＢＬＣＬＡＭＰを“Ｌ”レベルとし、ＭＯＳトランジスタ８１をオフ状態とすることで、ノードＮ１２とビット線ＢＬとを電気的に隔離する。仮に、メモリセルトランジスタＭＴの閾値レベルが消去状態とされ（図２における“１”データ）、ＮＡＮＤストリング１０が導通していれば、チャネルには電流Ｉｃｅｌｌ_ｏｎが流れ（図３を参照）、ビット線ＢＬは放電する為、電位はゼロ電位へと遷移する。

一方、メモリセルトランジスタＭＴの閾値レベルが書き込み状態とされ（図２における“０”データ）、ＮＡＮＤストリング１０が非導通であれば、ビット線ＢＬの電位は放電せず、チャネルには電流Ｉｃｅｌｌ_ｏｆｆが流れる（図３参照）が、ほぼ電圧ＶＤＤを保持する。

次いで、チャージトランスファが行われる前の時刻ｔ３において、ドライバ回路８５が、電圧ＶＤＤを出力する。これにより、ノードＮ１２の電位は、それまでの電圧ＶＤＤから電圧ＶＤＤ×２にまで達する。

時刻ｔ４を経過すると、ノードＮ１２とビット線ＢＬとの間でチャージトランスファ動作が行われる。つまり、信号ＢＬＣＬＡＭＰが“Ｈ”レベルとされ、電圧（Ｖｓｅｎ＋Ｖｔｈ１）にまで達する。なお、電圧Ｖｓｅｎ＜電圧ＶＤＤの関係が成り立つ。ここで、ビット線ＢＬの電位が電圧ＶＤＤであると（メモリセルトランジスタＭＴが“０”データを保持）、ＭＯＳトランジスタ８１の閾値電圧Ｖｔｈ１よりもソース−ゲート間の電位差が小さくなる。従って、ビット線ＢＬとノードＮ１２とのチャージトランスファが殆ど生じず、ノードＮ１２の電位は電圧ＶＤＤ_１×２とされる。ここで、ＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２と電圧ＶＤＤ_ｌ×２との電位差を“０”Ｒｅａｄ Ｍａｒｇｉｎとする。従って、ノードＮ１２（ＴＤＣ）の電圧がＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２に対して大きいほど、“０”Ｒｅａｄ Ｍａｒｇｉｎが大きくなる。

一方、ビット線ＢＬの電位がゼロ電位であると（メモリセルトランジスタＭＴが“１”データを保持、すなわち消去状態）、ＭＯＳトランジスタ８１の閾値電圧Ｖｔｈ１よりもソース−ゲート間の電位差が大きくなる。従って、ビット線ＢＬとノードＮ１２とのチャージトランスファが生じ、ノードＮ１２の電位は、電圧ＶＤＤ×２からゼロ電位へと遷移する。また、書き込み動作において、“１”書き込みに失敗し、閾値電圧の上昇が不十分であると（図９中、書き込み失敗の電位線）、ビット線ＢＬには、メモリセルトランジスタＭＴの閾値電圧に応じた電流Ｉｃｅｌｌが流れる。このため、チャージトランスファ動作を行うと、ノードＮ１２の電位は、電圧ＶＤＤ×２から、例えば電圧ＶＤＤ_２（＜電圧ＶＤＤ）に遷移する。ここで、電圧ＶＤＤ_２とＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２との電位差を、“１”Ｒｅａｄ Ｍａｒｇｉｎとする。従って、ノードＮ１２（ＴＤＣ）の電圧がＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２に対して小さいほど、“１”Ｒｅａｄ Ｍａｒｇｉｎが大きくなる。つまり、最も“１”Ｒｅａｄ Ｍａｒｇｉｎが大きくなるのは、ビット線ＢＬがゼロ電位に遷移した場合である。

次いで、時刻ｔ５を経過するとセンスアンプ５によってセンスが行われる。具体的には、上述したように時刻ｔ６において信号ＳＥＮ１を“Ｈ” （電圧ＶＤＤ）レベルとし、ＭＯＳトランジスタ８０をオン状態とする。ノードＮ１２の電位がＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２よりも大きければ、ＭＯＳトランジスタ７９はオン状態とされ、時刻ｔ７までに接地電位、すなわち“Ｌ”レベルがラッチ回路ＬＡＴ１にラッチされる。これに対し、ノードＮ１２の電位がＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２よりも小さければ、ＭＯＳトランジスタ７９はオフ状態とされ、ラッチ回路ＬＡＴ１は“Ｈ”レベルを保持する。

その後、時刻ｔ７からブーストダウンが行われる。このブーストダウンはノードＮ１２の電位に関わらず行われる。このブーストダウンにより、ノードＮ１２の電位はゼロ電位に固定される。ここで、チャージトランスファ動作の後（例えば、時刻ｔ５〜ｔ７の間において）、例えばノードＮ１２の電位がゼロ電位に遷移した場合を考える。この場合、ドライバ回路８５による電圧ＶＤＤの供給が停止すると、キャパシタ素子８４の他方の電極に接続されたノードＮ１２の電位は、−ＶＤＤとされる。これは、チップ全体に大きなノイズが発生するおそれがある。ブーストダウンはこのような誤作動を防止する。

また時刻ｔ７においてブーストダウンが行われる。つまり、信号ＢＬＣＬＡＭＰが“Ｈ”レベルとされ、ＭＯＳトランジスタ８１のゲートに電圧（Ｖｔｒ＋Ｖｔｈ１）が供給される。ここで、信号ＢＬＳｉも“Ｈ”レベルとされていることから、ノードＮ１２とビット線ＢＬとが電気的に接続される。ここで、“配線８３の配線容量及びキャパシタ素子８４の容量よりもビット線ＢＬの配線容量が大きい”ことから、ノードＮ１２の電荷をビット線ＢＬに流すことでブーストダウンが完了する。なお、ビット線ＢＬに電荷を流しても、ビット線ＢＬの容量が大きいことから、ビット線ＢＬの電位は殆ど変化しない。その後、時刻ｔ８においてブーストダウン中である時刻ｔ８においてドライバ回路８５からの出力が停止され、また時刻ｔ１０において信号ＢＬＳｉが“Ｌ”レベルとされる
＜本実施形態に係る効果＞
本実施形態に係る半導体記憶装置であると、以下（１）〜（３）の効果を得ることが出来る。
（１）チャージトランスファの動作速度が向上する。
本実施形態に係る半導体記憶装置であると、前述した様に、ノードＮ１２の電位はブーストされた結果、電圧ＶＤＤから電圧ＶＤＤ×２まで上昇する。例えば、ディスチャージの後、ＮＡＮＤストリング１０が導通したことでビット線ＢＬの電位がゼロ電位とされた場合を想定する。この場合、ＭＯＳトランジスタ８１におけるソース−ドレイン間の電位差Ｖｄｓは電圧（ＶＤＤ×２−０）、すなわち電圧ＶＤＤ×２の電位差が生じる。したがって、電圧Ｖｄｓを大きくすることが出来ることから、例えノードＮ１２の電位を電圧ＶＤＤ×２としてもチャージトランスファ動作速度が向上する。

（２）“０”Ｒｅａｄ Ｍａｒｇｉｎを大きく取ることが出来る。
本実施形態に係る半導体記憶装置であると、チャージトランスファ動作に入る前に、制御部４によってタイミング制御されたドライバ回路８５がキャパシタ素子８４の一方の電極に電圧ＶＤＤを供給する。これによってノードＮ１２の電位が、電圧ＶＤＤから電圧ＶＤＤ×２までブーストされる。この電圧ＶＤＤ×２の値が、ＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２よりも十分高い値であるため、“０”Ｒｅａｄ Ｍａｒｇｉｎを大きく取ることが出来る。この様子について図１０（ａ）、及び（ｂ）を用いて説明する。図１０（ａ）は、図９を拡大し、本実施形態に係るノードＮ１２の電位とＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２との電位差に着目したタイムチャートである。図１０（ｂ）は、本実施形態に係る半導体記憶装置に対する比較例であって、ノードＮ１２をブーストしない、つまり電圧ＶＤＤのノードＮ１２とＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２との電位差に着目したタイムチャートである。

図１０（ａ）に示すように、時刻ｔ４〜ｔ５までのチャージトランスファにおいて、“０”Ｒｅａｄ Ｍａｒｇｉｎは、電圧（ＶＤＤ×２−ＶｔＴＰ２）とされる。これに対し、図１０（ｂ）では、時刻ｔ４〜ｔ５までのチャージトランスファにおいて、“０”Ｒｅａｄ Ｍａｒｇｉｎは、電圧（ＶＤＤ−ＶｔＴＰ２）とされ、比較例であると図１０（ａ）に示す本実施形態で得られる電圧（ＶＤＤ×２−ＶｔＴＰ２）よりも小さくなる。

加えて、近年進んでいるチップの微細化の影響から、例えばセンスアンプ５内で配線の接続部分からのリーク電流が生じ、また低電圧で動作させる傾向があることから、電圧ＶＤＤの値が低下している。更には、ＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２の値にバラつきがある。つまり、図１０（ａ）及び図１０（ｂ）に示すように閾値電圧ＶｔＴＰ２の値が上下にバラつく（バラつく幅をａ１とする）。例えば、図１０（ｂ）であると、閾値電圧ＶｔＴＰ２は、電圧ＶＤＤ（＝Ｖｓｅｎ）に対しＶｓｅｎ×２／５〜Ｖｓｅｎ×４／５の範囲でバラつくが、本実施形態に係る半導体記憶装置であると、閾値電圧ＶｔＴＰ２は、電圧ＶＤＤ×２（Ｖｓｅｎ）に対しＶｓｅｎ×１／５〜Ｖｓｅｎ×２／５の範囲でバラつく。

このような背景から、図１０（ｂ）に示すように“０”Ｒｅａｄ Ｍａｒｇｉｎが小さいと、メモリセルトランジスタＭＴの保持データが“０”データであっても、ノードＮ１２の電位が低下する事によって、センスアンプ５は“１”データ、すなわち消去状態と誤った判定をする恐れがある。ここで、ＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２の値を下げれば済むのではないかと思われるが、以下理由で閾値電圧ＶｔＴＰ２を下げることは出来ない。これは、インバータ６８を構成するｐチャネル型ＭＯＳトランジスタとの電流駆動力の関係にある。すなわち、ＭＯＳトランジスタ７９、８０がそれぞれオン状態、換言すればノードＮ１ｂが接地されると、ノードＮ１ｂが接地電位に遷移するのを防ごうと、つまりノードＮ１ｂを“Ｈ”レベルに維持しようと、ｐチャネル型ＭＯＳトランジスタがノードＮ１ｂに電流を流す。すなわち、強制反転型ではＭＯＳトランジスタ７９による放電と、ｐチャネル型ＭＯＳトランジスタによるチャージが同時に生じる。ここで、ラッチ回路ＬＡＴ１の保持データを“Ｈ”レベルから“Ｌ”レベルに反転させるには、ｐチャネル型ＭＯＳトランジスタよりもＭＯＳトランジスタ７９の電流駆動力が大きくなければならない。この為、ＶｔＴＰ２はある一定の値以上でなければならない。

また、ＭＯＳトランジスタ７９と同様にｐチャネル型ＭＯＳトランジスタの閾値電圧もバラつく。つまり、ＭＯＳトランジスタ７９の閾値電圧は、ｐチャネル型ＭＯＳトランジスタが取りうる閾値電圧の最大の値よりも大きくする必要がある。このため、ＭＯＳトランジスタ７９の閾電圧ＶｔＴＰ２は、電圧ＶＤＤ_３よりも小さく、且つＶＤＤ／２よりも大きな値とする必要がある。このような事情から、ＶｔＴＰ２の値を下げることが出来ず、ノードＮ１２の電位をブーストすることで、センス動作による“０”または“１”の判定の誤読み出しを防止する必要がある。

以上より、本実施形態に係る半導体記憶装置であると、ノードＮ１２の電位をブーストすることでＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２のバラつきによる誤読み出しを低減（防止）する事が出来る。なお電圧ＶＤＤ_３は、図３において“０”データ（オフ状態）を保持するメモリセルトランジスタＭＴにおいて、例えば電流Ｉｃｅｌｌ_ｏｆｆのうち一番小さい電流（状態分布左側）が流れた結果得られるビット線ＢＬの電位である。

（３）ＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２のバラつきに対するセル電流Ｉｃｅｌｌのバラつきを小さくすることが出来る。
上記効果について、図１１（ａ）及び図１１（ｂ）を用いて説明する。図１１（ａ）は、図１０においてビット線ＢＬとノードＮ１２に着目したタイムチャートである。具体的には、ビット線ＢＬに流れる電流Ｉｃｅｌｌの値を変化させ、変化させたそれぞれの電流Ｉｃｅｌｌにおいてチャージトランスファ動作を行ったときのノードＮ１２の電位変化について示したタイムチャートである。また、図１１（ｂ）は、図１１（ａ）に示したビット線ＢＬに流れる電流ＩｃｅｌｌとノードＮ１２の電圧との関係を示したグラフ、すなわちＩ−Ｖ特性のグラフである。

図１１（ａ）に示すように、時刻ｔ２〜時刻ｔ３におけるディスチャージ動作において、ビット線ＢＬ（メモリセルトランジスタＭＴのチャネル部分）に流れる電流Ｉｃｅｌｌの値を変化させる。換言すれば、ＮＡＮＤストリング１０を構成するメモリセルトランジスタＭＴの状態分布を変化させることでチャネルに流れる電流Ｉｃｅｌｌの値を変化させる。図３でも説明したように、メモリセルトランジスタＭＴの閾値電位が“消去状態”とされ、且つ特性が良好であると電流Ｉｃｅｌｌの値が大きい。この場合には、ディスチャージの際にＮＡＮＤストリング１０に流れる電流Ｉｃｅｌｌの傾きが急峻になる。一方、メモリセルトランジスタＭＴの閾値電位が高い“０”データを保持した状態の電流Ｉｃｅｌｌの値が小さい場合には、ディスチャージの際に流れる電流Ｉｃｅｌｌの傾きが緩やかになる。

上述したように電流Ｉｃｅｌｌの値を変化させた場合、チャージトランスファ動作が行われたノードＮ１２の電位は、各々のビット線ＢＬの電位に応じた値とされる。つまり、図１０でも説明したように、メモリセルトランジスタＭＴの閾値分布が消去状態とされ、読み出しの結果ビット線ＢＬの放電が進んだ場合、ノードＮ１２の電位はゼロ電位へと遷移する。一方、メモリセルトランジスタＭＴが“０”データを保持した為、ビット線ＢＬの放電が進まなかった場合、時刻ｔ３以降のチャージトランスファ動作が殆ど行われない。

次に図１１（ｂ）について説明する。縦軸にノードＮ１２の電位を取り、横軸にノードＮ１２に電位に応じたビット線ＢＬに流れる電流Ｉｃｅｌｌの値を取る。図１１（ｂ）におけるＩ−Ｖ特性のグラフにおいて、強制反転型のセンスアンプ５を備えた半導体記憶装置であって、ノードＮ１２をブーストしたケースを（ａ）線に示し、（ａ）線においてノードＮ１２をブーストしなかったケースを（ｂ）線に示し、更に比較例の一例としてインバータ方式のセンスアンプを備えた半導体記憶装置であって、ノードＮ１２をブーストしなかったケースを（ｃ）線に示す。なおインバータ方式を採用したセンスアンプとは、図４においてＭＯＳトランジスタ７９、８０を廃した構成とされる。つまり、キャパシタ素子が蓄積する電荷量に応じてＰＤＣ（ノードＮ１ｂ）の保持データを設定するものである。

図示するように、本実施形態に係る半導体記憶装置であるとノードＮ１２をブーストすることから、（ａ）線と縦軸との交点は電圧ＶＤＤ×２とされ、上述の通り電流Ｉｃｅｌｌが大きくなるにつれノードＮ１２の電位は急峻に低下する。また、ＭＯＳトランジスタ７９の閾値電圧ＶｔＴＰ２のバラつき（difference：以下、ｄ）をｄ１とし、（ａ）線とこのバラつきｄ１の上線及び下線と（ａ）線との交点（intersecting point：以下、Ｉｐ）をそれぞれ交点Ｉｐ１と交点Ｉｐ２とする。次いで、交点Ｉｐ１と交点Ｉｐ２との電流の差をΔＩ１とし、交点Ｉｐ１と交点Ｉｐ２との中間電流を電流Ｉｃｅｌｌ（ａ）とする。ここで、電流Ｉｃｅｌｌ（ａ）とは、メモリセルトランジスタＭＴの保持データを“０”または“１”いずれかのデータを判定するための電流値である（図３参照）。すなわち、メモリセルトランジスタＭＴのチャネルに電流Ｉｃｅｌｌ（ａ）よりも大きな電流が流れるメモリセルトランジスタＭＴの保持データを“１”データと判定し、電流Ｉｃｅｌｌ（ｂ）よりも小さな電流が流れるメモリセルトランジスタＭＴの保持データを“０”データと判定するためのパラメータであり、Ｉｃｅｌｌ（ａ）は図３においてＩｔｒｉｐに相当する。

また、本実施形態に係る半導体記憶装置であると、図１１（ｂ）に示すようにメモリセルトランジスタＭＴの保持データを判定する中間電流Ｉｃｅｌｌ（ａ）はΔＩ１の半分の幅をもってバラつく。つまり、図３において、“０”または“１”データを判定するＩｔｒｉｐは電流（Ｉｃｅｌｌ（ａ）±ΔＩ１／２）のバラつきを持つことが分かる。

これに対し、ノードＮ１２をブーストしない（ｂ）線の場合、縦軸との交点は、電圧ＶＤＤよりも大きく電圧ＶＤＤ×２よりも小さい値とされ、電流Ｉｃｅｌｌが大きくなるにつれ、ノードＮ１２の電位は（ａ）線よりも緩やかに低下する。またバラつきｄ１の上線及び下線と（ｂ）線との交点をそれぞれＩｐ３及びＩｐ４とする。次いで、交点Ｉｐ３と交点Ｉｐ４との電流の差をΔＩ２とする。また、交点Ｉｐ３と交点Ｉｐ４との中間電流を電流Ｉｃｅｌｌ（ｂ）とすると、（ｂ）線の場合、電流（Ｉｃｅｌｌ（ｂ）±ΔＩ２／２）の幅でバラつくことが分かる。なおΔＩ２＞ΔＩ１の関係が成り立つ。

更に、比較例の一例として挙げたインバータ方式でノードＮ１２をブーストしない（ｃ）線の場合、縦軸との交点は、例えば電圧ＶＤＤとされ、電流Ｉｃｅｌｌが大きくなるにつれ、ノードＮ１２の電位は（ｂ）線よりも更に緩やかに低下する。また、バラつきｄ２の上線及び下線と（ｃ）線との交点をそれぞれＩｐ５及びＩｐ６とする。次いで、交点Ｉｐ５と交点Ｉｐ６との電流の差をΔＩ３とする。また、交点Ｉｐ５と交点Ｉｐ６との中間電流を電流Ｉｃｅｌｌ（ｃ）とすると、（ｃ）線の場合、電流（Ｉｃｅｌｌ（ｃ）±ΔＩ３／２）の幅でバラつくことが分かる。なおΔＩ３＞ΔＩ２の関係が成り立つ。

以上から、本実施形態に係る半導体記憶装置であると、“０”または“１”データを判定する境界値としての電流Ｉｔｒｉｐのバラつきが少なくなり、データの誤読み出しを防止する事が出来る。

［第２の実施形態］
次に、第２の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、センスアンプ５においてブーストダウンする際の電流経路をビット線ＢＬからプリチャージ経路に変更したものである。図１２を用いて本実施形態に係るブーストダウンについて説明する。なお、本実施形態に係るセンスアンプ５の構成は上記第１の実施形態と同一である為、説明を省略する。

＜ブーストダウン＞
図１２は、上記図４で示したセンスアンプ５の回路図であって、ブーストダウンの動作を行う経路を示したものである。図示するように、ノードＮ１２のブーストダウンは、ＭＯＳトランジスタ７６をオン状態とすることで行う。この際、ＭＯＳトランジスタ７６の電流経路の一端には、電圧ＶＳＳが供給される。つまり、ブーストダウンする場合には、信号ＢＬＰＲＥを“Ｈ”レベルとしＭＯＳトランジスタ７６をオン状態とすることで、ラッチ回路ＬＡＴ１の保持データに関わらずノードＮ１２を接地させる。

＜本実施形態に係る効果＞
本実施形態に係る半導体記憶装置であると、上記（１）〜（３）の効果に加え、更に（４）の効果を得ることが出来る。
（４）制御を簡素化する事が出来る。
本実施形態に係る半導体記憶装置であると、上述したように、ノードＮ１２のブーストダウンはプリチャージ経路を用いる。この為、上記第１の実施形態におけるＭＯＳトランジスタ８１のゲートに供給する信号ＢＬＣＬＡＭＰ（＝電圧Ｖｔｒ＋Ｖｔｈ１）を、ブーストダウンの際に発生させなくてもよい。つまり、上記第１の実施形態では、制御部４は、読み出し動作の中で信号ＢＬＣＬＡＭＰとして、さまざまな電圧を発生する。具体的には図９でも説明したように、制御部４は電圧（Ｖｃｌａｍｐ＋Ｖｔｈ１）や、電圧（Ｖｓｅｎ＋Ｖｔｈ１）などに加え、電圧（Ｖｔｒ＋Ｖｔｈ１）を発生させる必要性があった。

これに対し、本実施形態に係る半導体記憶装置であると、制御部４はＭＯＳトランジスタ７６の電流経路の一端を接地させ、信号ＢＬＰＲＥを“Ｈ”レベルとしＭＯＳトランジスタ７９をオン状態すれば良く、電圧（Ｖｔｒ＋Ｖｔｈ１）を発生するため制御を省くことが出来る。

［第３の実施形態］
次に、第３の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ノードＮ１２のセンスアンプ５においてブーストダウンする際の電流経路を、ＤＤＣを経由してノードＮ１２とＭＯＳトランジスタ７６の電流経路の一端とを電気的に接続する経路に変更したものである。ＤＤＣはトランスファゲートとして機能する。図１３を用いて本実施形態に係るブーストダウンについて説明する。なお、本実施形態に係るセンスアンプ５の構成は上記第１の実施形態と同一である為、説明を省略する。

＜ブーストダウン＞
図１３は、上記図４で示したセンスアンプ５の回路図であって、ブーストダウンの動作を行う経路を示したものである。上述したように、ノードＮ１２の電位をブーストダウンする際には、ノードＮ１２と、ＤＤＣを構成するＭＯＳトランジスタ７５及び７７を経由し、電圧ＶＳＳとされるＭＯＳトランジスタ７６の電流経路の一端とを接続する。すなわち、この経路でブーストダウンするには、ＭＯＳトランジスタ７４に加え、トランスファゲートとして機能するＭＯＳトランジスタ７５及び７７をオン状態とする必要がある。つまり、ノードＮ１ａを“Ｌ”レベル、Ｎ１ｂを“Ｈ”レベルとする必要がある。換言すれば、ラッチ回路ＬＡＴ１が“Ｌ”レベルを保持している必要がある。つまり、チャージトランスファ動作の結果、ノードＮ１２がゼロ電位とされ、ドライバ回路８５からの電圧ＶＤＤが停止するブーストダウンにより、ノードＮ１２の電位が−ＶＤＤとされる場合にのみ、ノードＮ１２の電位を接地させる。すなわち、ノードＮ１２の電位がドライバ回路８５による電圧ＶＤＤの停止により、電圧ＶＤＤ×２から電圧ＶＤＤとされる場合、及び電圧ＶＤＤからゼロ電位とされる場合は、ノードＮ１２を接地させ無くとも良い。

＜本実施形態に係る効果＞
本実施形態に係る半導体記憶装置によると、上記（１）〜（４）の効果に加え（５）の効果を得ることが出来る。
（５）放電電流を抑止することが出来る。
本実施形態に係る半導体記憶装置であると、上述したように、ブーストダウン動作によってノードＮ１２の電位が−ＶＤＤに低下してしまう場合に限り、選択的にノードＮ１２の電位を接地させる。これにより、ノードＮ１２の電位を固定電圧（ここでは、ゼロ電位）としなくともよいケース（ブーストダウン動作後、ノードＮ１２の電位が電圧ＶＤＤまたはゼロ電位）のノードＮ１２の電位を放電する必要がなくなり、余計な放電電流を抑止することが出来る。

なお、第１〜第３の実施形態では、“０”データまたは“１”データのいずれかを判定するセンスアンプについて説明したが、これに限られない。つまり、“００”、“０１”、“１０”、“１１”を保持する４値のメモリセルトランジスタＭＴの保持データを判定するセンスアンプでも適応する事が出来る。

またなお、本実施形態では、ドライバ回路８５によってノードＮ１２の電位を電圧ＶＤＤ×２までブーストしたが、ＭＯＳトランジスタ７６の経路でノードＮ１２をブーストしても良い。つまり、ＭＯＳトランジスタ７６の電流経路の一端に電圧ＶＤＤ×２を供給することで、ノードＮ１２の電位を電圧ＶＤＤ×２まで上昇させても良い。この場合、ＭＯＳトランジスタ７６の電流経路の一端に電圧ＶＤＤ×２を供給するタイミング等は制御部４によって制御される。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…ロウデコーダ、３…データ入出力回路、４…制御部、５…センスアンプ、６…選択回路、６ａ、６ｂ、６ｃ、６ｄ、６５、６６、７２、７３、７４、７５、７６、７７、７８、７９、８０、８１、８２、８６…ｎチャネル型ＭＯＳトランジスタ、１０…ＮＡＮＤストリング、８４…キャパシタ素子、８５…ドライバ回路

Claims (6)

1. データを保持可能なメモリセルが列及び行に沿って設けられたメモリセルアレイと、
   前記メモリセルの電流経路の一端と接続されるビット線と、
   前記ビット線の他端と接続され、前記データの読み出し時において、前記ビット線の前記他端とチャージシェア動作を行う第１ノードを備え、この第１ノードに一方の電極が接続されたキャパシタ素子によって保持される電荷に応じた電位をラッチするセンスアンプと、
   前記キャパシタ素子の他方の電極に電圧を印加し、前記第１ノードをブーストするドライバ回路と
   を具備し、
   前記ドライバ回路は、前記チャージシェア動作前から前記メモリセルの保持する前記データのラッチ動作が完了するまでの期間、前記他方の電極に前記電圧を印加する
   ことを特徴とする半導体記憶装置。
2. 前記ドライバ回路は、前記ラッチ動作の完了後、前記他方の電極への前記電圧の印加を停止する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記センスアンプは、前記データの読み出し時に第２ノードに電圧が供給され、前記第１ノードを介して前記ビット線をプリチャージする経路を備え、
   前記他方の電極に印加される電圧の放電は、前記経路を介して行われる
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記センスアンプは、前記データをラッチするラッチ回路と、
   前記ラッチ回路が“Ｈ”レベルの前記データを保持する場合、オン状態とされ、前記経路として前記第１ノードと第２ノードとを接続するスイッチと
   を備えることを特徴とする請求項３記載の半導体記憶装置。
5. 前記他方の電極への前記電圧の印加を行う場合、前記一方の電極の電位変化に対する前記ビット線に流れる電流変化の比率は、
   前記他方の電極への前記電圧の印加を行わない場合よりも、小さい
   ことを特長とする請求項２記載の半導体記憶装置。
6. 前記第１ノードの放電は、
   前記ビット線を介して行われる
   ことを特徴とする請求項２記載の半導体記憶装置。

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