JP2016038925A - 不揮発性半導体記憶装置、及びその読み出し方法 - Google Patents

Abstract

【課題】回路規模を縮小可能な不揮発性半導体記憶装置、及びその読み出し方法を提供すること。【解決手段】メモリセルと、ラッチ部（ＴＤＬ）と、配線（ＬＢＵＳ）と、第１トランジスタ（２６）と、第２トランジスタ（２９）と、第３トランジスタ（２８）と、第１ノード（Ｎ７）と、第２ノード（電源Ｄ）とを有するセンスアンプ（３）と、前記センスアンプを制御する制御部（６）とを具備し、前記制御部は、第１ノード及び第２ノードの電位を制御することで、前記ラッチ部のデータをセンス前において保持可能とし、前記配線をディスチャージしたのちに、前記制御部は、前記配線の電圧値に応じて前記第３トランジスタ（２８）を制御し、第１端（ＬＡＴ_Ｔ）に第１電圧（ＣＥＬＳＲＣ、または電圧Ｖ１）を供給し、前記ラッチ部に格納されるデータを確定する。【選択図】図５

Description

実施形態は、不揮発性半導体記憶装置、及びその読み出し方法に関する。

ＮＡＮＤ型フラッシュメモリは、マトリクス状に配置されたメモリセル、及びこのメモリセルに書き込みデータを保持させるセンスアンプなどを備える。

特開２０１４−９９２２８号公報

回路規模を縮小可能な不揮発性半導体記憶装置、及びその読み出し方法を提供する。

実施形態の不揮発性半導体記憶装置によれば、メモリセルを含むメモリセルアレイと、前記メモリセルからデータを読み出されたデータを保持可能なラッチ部と、前記ラッチ部と前記メモリセルの一端を電気的に接続する配線と、前記ラッチ部の第１端と前記配線との間に電気的に接続される第１トランジスタと、前記ラッチ部の第２端と前記配線との間に電気的に接続される第２トランジスタと、前記配線の電圧値に応じて前記第１端に第１電圧を供給可能な第３トランジスタと、前記第１端に電気的に接続され、且つ第２電圧を出力可能な第１ノードと、前記第１端に電気的に接続され、且つ第３電圧を供給可能な第２ノードとを有するセンスアンプと、前記センスアンプを制御する制御部とを具備し、前記制御部は、前記第１ノード及び前記第２ノードの電位を制御することで、前記ラッチ部の前記データをセンス前において保持可能とし、前記配線をディスチャージしたのちに、前記制御部は、前記配線の前記電圧値に応じて前記第３トランジスタを制御し、前記第１端に前記第１電圧を供給し、前記ラッチ部に格納されるデータを確定する。

第１実施形態に係る不揮発性半導体記憶装置の全体構成例。 第１実施形態に係るセンスアンプの回路図。 第１実施形態に係るセンスアンプの動作を示した概念図。 第１実施形態に係る読み出し動作時のタイムチャート。 第２実施形態に係るセンスアンプの動作を示した概念図。 第２実施形態に係る読み出し動作時のタイムチャート。 第２実施形態の変形例に係るセンスアンプの動作を示した概念図。 第２実施形態の変形例に係る読み出し動作時のタイムチャート。

[第１の実施形態]
［全体構成例］
図１を用いて第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。

図１に示すように、第１実施形態に係る不揮発性半導体記憶装置はメモリセルアレイ１、ロウデコーダ２、センスアンプ３、カラムデコーダ４、電圧発生回路５、及び制御部６を備える。まず、メモリセルアレイ１について説明する。

＜メモリセルアレイ１について＞
図１において、メモリセルアレイ１は、例えば２値以上のデータを保持可能な不揮発性のメモリセルＭＣを備えた半導体メモリであって、例えばＮＡＮＤ型フラッシュメモリである。

メモリセルＭＣの制御ゲートはワード線ＷＬに接続され、該メモリセルＭＣの電流経路の一端はビット線ＢＬに接続される。以下、メモリセルアレイ１の詳細について述べる。

＜メモリセルアレイＭＣの詳細＞
次に図１に示すように、ブロックＢＬＫ０〜ＢＬＫｓの各々は、不揮発性のメモリセルＭＣが直列接続された複数のNANDストリング７を備えている。NANDストリング７の各々は、例えば６４個のメモリセルＭＣと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルＭＣは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルＭＣの個数は６４個に限られず、６４個や１２８個、２５６個等であってもよく、その数は限定されるものではない。

またメモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルＭＣの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルＭＣの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。

以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、NANDストリング７を選択出来るのであればいずれか一方のみが設けられていても良い。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のNANDストリング７はブロックＢＬＫ単位で一括してデータが消去される。

なお、本実施形態におけるメモリセルＭＣは、例えば２値（１ビット）のデータのうちいずれか１つを保持出来る。２つのレベルは電圧の低い方から“Ｅ”レベル、そして“Ｃ”レベルである。

“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層に電荷が蓄積されると、“Ｅ”レベルから“Ｃ”レベルへと電圧が上昇する。

消去状態のメモリセルＭＣは“１”データと対応し、閾値分布が“Ｃ”レベルのメモリセルＭＣは“０”データと対応する。

メモリセルアレイ１の構成は、上述した構成に限定されることなく、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている構成であってもよい。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている構成であってもよい。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜ロウデコーダ２について＞
図１に戻って周辺回路について説明する。

ロウデコーダ２は、メモリセルアレイ１のロウ方向を選択し、選択されたブロックＢＬＫ内に設けられるメモリセルＭＣに対して、電圧発生回路５が発生した電圧を転送する。

＜センスアンプ３について＞
次にセンスアンプ３について説明する。センスアンプ３はメモリセルアレイ１上に配置されるビット線ＢＬと１対１対応で接続可能とする。

センスアンプ３は、全ビット線ＢＬに対して同時にメモリセルＭＣへのデータの読み出し及び書き込み機能を有する。

＜カラムデコーダ４について＞
カラムデコーダ４は、メモリセルアレイ１のビット線ＢＬを選択するカラム選択信号を出力する。

＜電圧生成回路５について＞
電圧生成回路５は、制御部６から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧など、メモリセルアレイ１やセンスアンプ回路３、カラムデコーダ４の各種動作に必要な電圧を生成する。

＜制御部６について＞
制御部６は、不揮発性半導体記憶装置全体を制御する。例えば、図示せぬホストから受信したコマンドを用いて書き込み動作、及び書き込みベリファイ等の動作タイミングを制御する。

具体的には、制御部６はセンスアンプ３を構成する各トランジスタのオン、オフ、及びそのタイミングを制御する。

＜センスアンプ３の詳細について＞
次に図２を用いてセンスアンプ３の詳細について説明する。センスアンプ３は、ｎチャネル型ＭＯＳトランジスタ１０、１１、１２、１４、１６〜２０、２２〜３１、及び３６〜３７、ｐチャネル型ＭＯＳトランジスタ１４〜１５、３２〜３５、並びにキャパシタ素子２１を備える。

上述した通り、制御部６は各トランジスタのゲートに供給する信号の電圧レベル、及び供給するタイミング等を制御する。

また、以下ではＭＯＳトランジスタの閾値電位ＶｔｈにそのＭＯＳトランジスタの参照符号を付すことでＭＯＳトランジスタの閾値電位を表す。例えば、ＭＯＳトランジスタ１１の閾値電位はＶｔｈ１１とする。

ＭＯＳトランジスタ１０の電流経路の一端はビット線ＢＬに接続され、他端には電圧ＶＳＳが供給され、信号ＢＬＶが供給される。ＭＯＳトランジスタ１０は、ビット線を接地するための機能を有する。

ＭＯＳトランジスタ１１の電流経路の一端はビット線ＢＬに接続され、他端はノードＮ１に接続され、ゲートには信号ＢＬＣが供給される。信号ＢＬＣはビット線ＢＬを所定の電位にクランプするための信号である。

例えば書き込み動作時にＭＯＳトランジスタ１１に信号ＢＬＣ＝（ＶＤＤ＋Ｖｔｈ１１）が与えられると、このＭＯＳトランジスタ１１は電圧ＶＤＤをビット線ＢＬに供給可能とする。

ＭＯＳトランジスタ１２の電流経路の一端はノードＮ１に接続され、ゲートには信号ＢＬＹが供給される。

更にＭＯＳトランジスタ１４の電流経路の一端には電圧ＶＤＤＳＡが供給され、ゲートに信号ＦＬＧが供給される。この信号ＦＬＧの電圧レベルが“Ｌ”とされると、ビット線ＢＬに電圧ＶＤＤが供給され、読み出し動作が実行される。

ＭＯＳトランジスタ１６の電流経路の一端はノードＮ１に接続され、他端はノードＮ３に接続され、ゲートには信号ＸＸＬが供給される。このＭＯＳトランジスタ１６はビット線ＢＬとＳＥＮノードとを接続させる役割を担う。つまり、読み出し時において、制御部６が信号ＸＸＬの電圧レベルを“Ｈ”とすることで、ＭＯＳトランジスタ１６をオン状態とし、ビット線ＢＬとＳＥＮノードとを接続させる。

ＭＯＳトランジスタ１７の電流経路の一端はノードＮ３に接続され、他端には（電圧ＶＸ２＋電圧ＶＤＤ）が供給され、ゲートには信号ＨＬＬが供給される。第１の実施形態においてＭＯＳトランジスタ１７は、キャパシタ素子２１に電圧ＶＸ２に相当する電荷を蓄積させる機能を有する。

ＭＯＳトランジスタ１８の電流経路の一端はノードＮ３に接続され、他端はノードＮ４に接続され、ゲートには信号ＢＬＱが供給される。ＭＯＳトランジスタ１８は、後述する第２の実施形態において、ＳＥＮノードとビット線ＢＬとを接続する機能を有する。

ＭＯＳトランジスタ２０の電流経路の一端にはＣＥＬＳＲＣ（＞ＶＳＳ）が供給されるノードＮ４に接続され、ゲートにはノードＮ３が接続される。このようにＣＥＬＳＲＣを供給することで、ＭＯＳトランジスタ２０のＴｒｉｐ Ｐｏｉｎｔを擬似的に上げておく。

第１の実施形態では、ＭＯＳトランジスタ２０は、読み出したデータを検知する検知部として機能する。

以下第１の実施形態において、このＭＯＳトランジスタ２０のゲートをＳＥＮノードと呼び、センスアンプ３は、このＭＯＳトランジスタ２０がオンするか否かで読み出されたデータを判別し、かかるデータをＴＤＬに転送する。

ＭＯＳトランジスタ１９の電流経路の一端はノードＮ５に接続され、ゲートには信号ＳＴＢが供給される。ＳＥＮの電圧レベルを後述するＳＤＬに転送する場合など信号ＳＴＢを“Ｈ”とする。これによりＳＥＮノードで検知したデータをＴＤＬへとデータ転送可能となる。

また、キャパシタ素子２１の一方の電極はノードＮ３に接続され、他方の電極はノードＮ４に接続される。第１、第２の実施形態では、このノードＮ４からキャパシタ素子２１の他方の電極に対してクロック信号の供給は行われないものとする。

ＭＯＳトランジスタ２３の電流経路の一端はノードＮ５に接続され、他端は接地され、ゲートには信号ＭＴＧが供給される。

ＭＯＳトランジスタ２４の電流経路の一端はノードＮ５に接続され、ゲートはノードＮ６に接続される。

ＭＯＳトランジスタ２５の電流経路の一端には電圧ＶＤＤＳＡ２が供給され、他端はＭＯＳトランジスタ２４の電流経路の一端と共通接続され、ゲートには信号ＳＴＬが供給される。

ＭＯＳトランジスタ２６の電流経路の一端はノードＮ６に接続され、他端はノードＮ５に接続され、ゲートには信号ＴＴＬが供給される。なお、ノードＮ６はＬＡＴ_Ｔにも接続される。

ＭＯＳトランジスタ２６は、ＬＡＴ_Ｔを充電するためのスイッチ回路として機能し、そのＭＯＳトランジスタ２６に供給される信号ＴＴＬの電圧レベルを、例えば電圧Ｖ１とする。

ＭＯＳトランジスタ２７の電流経路の一端はノードＮ６に接続され、ゲートには信号ＬＳＬが供給される。

またＭＯＳトランジスタ２８の電流経路の一端には電圧ＶＤＤＳＡ２が供給され、ゲートはノードＮ５が接続され、電流経路の他端にはＣＥＬＳＲＣ（＞ＶＳＳ）が供給される。

なお、ＭＯＳトランジスタ２７、及び２８は第２の実施形態で使用する素子であり、ＭＯＳトランジスタ２８を読み出したデータを検知する検知部（以下、ＳＥＮノードと呼ぶことがある）として機能させる。

またＭＯＳトランジスタ２９の電流経路の一端はＩＮＶ_Ｔに接続され、他端はノードＮ５に接続され、ゲートには信号ＴＴＩが供給される。なお、信号ＴＴＩの電圧レベルを、電圧Ｖ１よりも小さな電圧Ｖ２（＜電圧Ｖ１）とする。

すなわち、ＭＯＳトランジスタ２９よりもＭＯＳトランジスタ２６の方が電流駆動力が大きいため、ＭＯＳトランジスタ３６を介して電圧が供給された場合、ＬＡＴ_Ｔの電圧値の方がＩＮＶ_Ｔとの電圧値よりも大きな値となる。

＜ＴＤＬについて＞
ＴＤＬは書き込みデータ、読み出しデータを保持可能する。ここでは、読み出しデータについて説明する。
具体的にはＴＤＬは、ノードＬＡＴ_Ｔのデータを保持する。例えば、読み出しデータが“０”の場合、ＬＡＴ_Ｔの電圧レベルは“Ｈ”レベルとなる。

これに対し、読み出しデータが“１”の場合、ＬＡＴ_Ｔの電圧レベルは“Ｌ”レベルとなる。以下ＴＤＬの構成について説明する。

ＭＯＳトランジスタ３０の電流経路の一端はＬＡＴ_Ｔに接続され、電流経路の他端は電源Ｄ（接地電位又は電圧ＶＤＤが供給）に接続され、ゲートには信号ＩＮＶ_Ｔが供給される。

またＭＯＳトランジスタ３１の電流経路の一端は、ＩＮＶ_Ｔに接続され、電流経路の他端は電源Ｄ（接地電位又は電圧ＶＤＤが供給）に接続され、ゲートには信号ＬＡＴ_Ｔに接続される。

なお、センス時においてＴＤＬの機能を一時無効とするため、制御部６は電源Ｄの電圧値を電圧ＶＤＤとする。これにより、ＭＯＳトランジスタ３０、及び３１の電流経路の一端に電圧ＶＤＤが供給される。

ＭＯＳトランジスタ３２の電流経路の一端はＬＡＴ_Ｔに接続され、ゲートには信号ＴＬＬ_Ｔが供給される。

またＭＯＳトランジスタ３３の電流経路の一端はＩＮＶ_Ｔに接続され、ゲートには信号ＬＡＴ_Ｔが供給される。

これらＭＯＳトランジスタ３０〜３３はビット線ＢＬに所定の電圧を転送するためのトランジスタ群であり、ラッチ回路（ＴＤＬ）として機能する。

ＭＯＳトランジスタ３４の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端はＭＯＳトランジスタ３２の他端と接続され、ゲートには信号ＩＮＶ_Ｔが供給される。

ＭＯＳトランジスタ３５の電流経路の一端には電圧ＶＤＤが供給され、電流経路の他端はＭＯＳトランジスタ３３の他端と接続され、ゲートには信号ＬＡＴ_Ｔが供給される。

第１の実施形態において、ノードＳＥＮで検知した読み出しデータは、ＭＯＳトランジスタ１９、及びＭＯＳトランジスタ２６を介してＴＤＬに格納される。

ＭＯＳトランジスタ３６の電流経路の一端には電圧ＶＤＤＰＲＥが供給され、他端ノードＮ５に接続され、ゲートには信号ＬＰＣが供給される。

なお、ノードＮ５が接続される配線を配線ＬＢＵＳと呼び、ＭＯＳトランジスタ３６はこの配線ＬＢＵＳを充電する機能を有する。

また、ＭＯＳトランジスタ３７の電流経路の一端はＤＢＵＳに接続され、他端はノードＮ５に接続され、ゲートには信号ＤＳＷが供給される。

この信号ＤＳＷに応じてＭＯＳトランジスタ３７がオン、オフすることで、配線ＤＢＵＳに接続された図示せぬＸＤＬとデータの転送が行われる。

＜読み出し動作＞
次に、図３及び図４を用いて読み出し動作について説明する。
なお、制御部６が各信号の電圧レベル、及びそのタイミングを制御する。

まず、図４に示すように制御部６は、時刻ｔ０において信号ＴＬＬ、及びＴＬＩの電圧レベルをそれぞれ“Ｈ”とする。これによりＭＯＳトランジスタ３２、及び３３はオフする。

その後、時刻ｔ１において制御部６は、ＭＯＳトランジスタ３０及び３１の電流経路の一端に電圧ＶＤＤを供給する（図３中の（１））。これにより、ＭＯＳトランジス３４、及び３５の電流経路の一端に供給される電圧ＶＤＤと等電位となり、同時刻の時刻ｔ１においてＩＮＶ_Ｔ、及びＬＡＴ_Ｔの電圧レベルが中間電位（電位が定まらない状態）となる。

この結果、制御部６はＴＤＬを非アクティブとする。

その後、制御部６が時刻ｔ２において信号ＴＴＬ／ＴＴＩの電圧レベルを“Ｈ”とすることで、ＬＡＴ_Ｔ及びＩＮＶ_Ｔを配線ＬＢＵＳ（この際、配線ＬＢＵＳの電圧レベルは“Ｌ”）に接地させる。

次いで時刻ｔ４において制御部６は、ＭＯＳトランジスタ２６、及び２９をオン状態とするために、信号ＴＴＬの電圧レベルを“Ｈ（電圧Ｖ１）”、及び信号ＴＴＩの電圧レベルを“Ｈ（電圧Ｖ２＜電圧Ｖ１）”とする。

ここで、電圧Ｖ２＜電圧Ｖ１としたのは、後述するＩＮＶ_ＴとＬＡＴ_Ｔとの間に一定の電位差を設けることで、片方のノードをセンス時のリファレンス電位とするためである。

本実施形態では、ＩＮＶ_Ｔの値をリファレンス電圧とする。

このリファレンス電圧に対して、センス動作後のＬＡＴ_Ｔの電位が大きいか小さいかに応じた保持データをＴＤＬに格納させる。

このＴＤＬの保持データの確定は、後述する電源Ｄの電圧ＶＤＤからＶＳＳへの遷移で得られる。

その後、時刻ｔ５において制御部６は再度信号ＴＴＬ、及び信号ＴＴＩの電圧レベルを“Ｈ”にしつつ、同時に信号ＬＰＣの電圧レベルを“Ｈ”とする。

これにより、図３中の（２）に示すように、ＭＯＳトランジスタ３６からＭＯＳトランジスタ２６を介してＬＡＴ_Ｔに電圧Ｖ１を供給し、またＭＯＳトランジスタ２９を介してＩＮＶ_Ｔに電圧Ｖ２を供給する。

この結果、時刻ｔ６においてＬＡＴ_Ｔが電圧Ｖ１に充電され、ＩＮＶ_Ｔが電圧Ｖ２に充電される。

その後、制御部６は信号ＨＬＬの電圧レベルを“Ｈ”とする。これにより、ＭＯＳトランジスタ１７によってノードＳＥＮは電圧ＶＸ２に上昇する。

ここまでの準備が揃ったところで、制御部６は着目しているメモリセルＭＣの保持データを読み出す。

読み出し方法としては、選択ワード線ＷＬに電圧ＶＣＧＲを供給し、その他の非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給することで、NANDストリング７に流れる電流量からメモリセルＭＣの保持データを読み出す。

センスの結果、ＳＥＮノードの電荷がソース線ＳＬに向かって放電する場合と、電荷が放電せずに電圧ＶＸ２付近を維持するいずれかパターンになる。

（１）ＳＥＮノードの電荷が放電されない場合（パターンＡ）
選択ワード線ＷＬに接続されたメモリセルＭＣがオフすれば、NANDストリング７はオフするため、時刻ｔ１０において信号ＸＸＬをオン状態としても、ノードＳＥＮの電圧は電圧ＶＸ２付近を維持する。すなわちノードＳＥＮは、図４中のパターンＡの波形となる。

次いで、時刻ｔ１２において制御部６は信号ＳＴＢの電圧レベルを“Ｈ”とし、次いで時刻ｔ１３において信号ＴＴＬの電圧レベルを“Ｈ”とする。

パターンＡの場合ＭＯＳトランジスタ２０はオン状態であるので、ＬＡＴ_Ｔの電圧レベルは“Ｈ”（Ｖ１）からＣＥＬＳＲＣへと降下する。

その結果ＭＯＳトランジスタ３５がオン状態、そしてＭＯＳトランジスタ３１がオフ状態となる。

またこの時、ＩＮＶ_Ｔ＝“Ｈ”（電圧Ｖ２）であるため、ＭＯＳトランジスタ３０はオン状態である。

その後、時刻ｔ１５において制御部６が電源Ｄを電圧ＶＳＳに遷移させる。つまりＴＤＬがアクティブとなり、ＩＮＶ_Ｔ（“Ｈ”＝Ｖ２）とＬＡＴ_Ｔ（“ＣＥＬＳＲＣ”）との電位差に応じた値がＴＤＬに格納される。

具体的には、ＭＯＳトランジスタ３０のソース端とゲートとの電位差が大きくなり、ＬＡＴ_Ｔの電圧レベルはＣＥＬＳＲＣから接地電位（“Ｌ”）に向かう（図３中、パターンＤ）。

その後、時刻１６において制御部６は信号ＴＬＬ、及び信号ＴＬＩの電圧レベルをそれぞれ“Ｌ”とする。この結果、ＭＯＳトランジスタ３３がオンとなるため、図３中、パターンＤに示すように、ＩＮＶ_Ｔの電圧レベルは“Ｈ”となる。

以上の動作によって、ＴＤＬは“０”データを保持する。

（２）ＳＥＮノードの電荷が放電される場合（パターンＣ）
これに対して、選択ワード線ＷＬに接続されたメモリセルＭＣがオンすれば、NANDストリング７はオンし、この結果時刻ｔ１０において信号ＸＸＬをオンすると図３中、（３）に示すようにＳＥＮノードの電圧がソース線ＳＬに向かって放電する。すなわち、図３に示すようにノードＳＥＮはパターンＣの波形となる。

この結果、ノードＳＥＮの下限値は（ソース線ＳＬの電圧値＋ビット線ＢＬの電圧振幅）となる。

次いで、時刻ｔ１２において制御部６は信号ＳＴＢの電圧レベルを“Ｈ”とし、次いで時刻ｔ１３において信号ＴＴＬの電圧レベルを“Ｈ”とする。

ＭＯＳトランジスタ２０はオフ状態であるので、この結果ＬＡＴ_Ｔの電圧レベルは“Ｈ”（Ｖ１）を維持する。

従って、ＭＯＳトランジスタ３５がオフ状態、そしてＭＯＳトランジスタ３１がオン状態となる。つまり、ＩＮＶ_Ｔの電圧レベルが“Ｈ”（Ｖ２）＝＞“Ｌ”に遷移するため、その結果ＭＯＳトランジスタ３４がオン状態となり、ＭＯＳトランジスタ３０はオフする。

その後、時刻ｔ１５において制御部６は電源Ｄを電圧ＶＳＳに落とす。つまりＴＤＬがアクティブとなり、ＩＮＶ_Ｔ（“Ｌ”）とＬＡＴ_Ｔ（Ｖ１）との電位差に応じた値がＴＤＬに格納される。

具体的には、ＭＯＳトランジスタ３１の電流経路の一端（ソース端）と、“Ｌ”に遷移したゲートとの電位差が大きくなるため、ＭＯＳトランジスタ３１の電流駆動力が大きくなり、図３中、パターンＢに示すようにＩＮＶ_Ｔは接地電位となる。

次いで、時刻ｔ１６において信号ＴＬＬ、及び信号ＴＬＩの電圧レベルをそれぞれ“Ｌ”とする。

この結果、ＭＯＳトランジスタ３２がオン状態となるため、図３中、パターンＢに示すようにＬＡＴ_Ｔの電圧レベルは“Ｈ”となり、ＴＤＬは“１”データを保持する。

[第２の実施形態]
次に、図５、及び図６第２の実施形態に係る不揮発性半導体記憶装置について説明する。
第２の実施形態では、センスアンプ３内に設けられる配線ＬＢＵＳをキャパシタ素子の容量と見立てて、読み出し動作をするものである。このため、第２の実施形態ではキャパシタ素子２１、及びその周辺の複数ＭＯＳトランジスタを省略することが出来る。

なお、第２の実施形態では、上述したようにＳＥＮノードの機能をＭＯＳトランジスタ２８に持たせている。
なお、構成、及び読み出し動作についても、上記第１の実施形態と同じ箇所については説明を省略する。

＜センスアンプ３＞
第２の実施形態に係るセンスアンプ３は、第１の実施形態に係るセンスアンプ３の構成から複数のＭＯＳトランジスタ及びキャパシタ素子を削除可能な構成を採用する。

具体的には、図２においてＭＯＳトランジスタ１６、１７、１９、及び２０、並びにキャパシタ素子２０を廃した構成である。

これを図５に示す。

＜読み出し動作＞
次に図５を用いて読み出し動作について説明する。

なお、制御部６が各信号の電圧レベル、及びそのタイミングを制御する。

図６に示すように、制御部６は時刻ｔ０において電源Ｄの値をＶＳＳから電圧ＶＤＤとする。これにより、ＩＮＶ_Ｔ及びＬＡＴ_Ｔの電圧レベルが中間電位（電位が定まらない状態）となる。

その後、制御部６はＩＮＶ_Ｔ及びＬＡＴ_Ｔに充電された電圧をディスチャージする。

更に、制御部６は、時刻ｔ４において信号ＬＰＣ、信号ＴＴＬ、及び信号ＴＴＩの電圧レベルを“Ｈ”とし、ＭＯＳトランジスタ３６経由で、ＩＮＶ_Ｔ及びＬＡＴ_Ｔの電圧レベルを“Ｈ”とする（図５中、（１））。

なお、本実施形態においても、信号ＴＴＬの電圧レベル（電圧Ｖ１）は、信号ＴＴＩの電圧レベル（電圧Ｖ２）よりも大きいため、電圧レベルはＬＡＴ_Ｔ＞ＩＮＶ_Ｔである。

次いで、制御部６は、ＭＯＳトランジスタ２６及び２９をオフした後、時刻ｔ７で再度信号ＬＰＣの電圧レベルを“Ｈ（電圧ＶＤＤ＋ＶＸ２）”とする。

これにより、配線ＬＢＵＳを電圧ＶＸ２にチャージする。

すると、時刻ｔ８において、配線ＬＢＵＳの電位が上昇し、時刻ｔ９で電圧ＶＸ２に達する。

次いで、制御部６は時刻ｔ１０において信号ＢＬＱの電圧レベルを“Ｈ”とすることでＭＯＳトランジスタ１８をオン状態とし、配線ＬＢＵＳとビット線ＢＬとを接続する。

センスの結果、配線ＬＢＵＳの電荷がソース線ＳＬに向かって放電する場合と、電荷が放電せずに電圧ＶＸ２付近を維持するいずれかパターンになる。

（１）電荷が放電された場合（パターンＣ）
配線ＬＢＵＳの電荷が放電された場合、制御部６が時刻ｔ１２で信号ＬＳＬの電圧レベルを“Ｈ”としても、ＭＯＳトランジスタ２８はオフ状態であるため、ＬＡＴ_Ｔは“Ｈ”レベルを維持する。

そして、ＬＡＴ_Ｔの電圧レベルはＩＮＶ_Ｔの電圧レベルよりも高いことから、ＭＯＳトランジスタ３１が軽くオン状態となり、これに対してＭＯＳトランジスタ３０は軽くオフ状態となっている。

その後、制御部６は時刻ｔ１４において電源Ｄの値をＶＳＳに落とす。これにより、ＭＯＳトランジスタ３１の電流経路の一端（ソース端）と、ゲートとの電位差が大きくなるため、ＭＯＳトランジスタ３１の電流駆動力が大きくなり、ＩＮＶ_Ｔは接地電位となる。すなわち図６においてパターンＢの波形を示す。

次いで制御部６は時刻ｔ１５において信号ＴＬＬ及び信号ＴＬＩの電圧レベルを“Ｌ”とすることで、ＭＯＳトランジスタ３２及び３３をオン状態とする。

すると、ＭＯＳトランジスタ３４がオン状態であるため、このＭＯＳトランジスタ３４及び３２を介してＬＡＴ_Ｔに電圧ＶＤＤが供給される。すなわち、ＬＡＴ_Ｔの電圧レベルは“Ｈ”となる。つまり、読み出しの結果、“１”データが格納される。なお、この場合、すなわち図６においてパターンＢの波形を示す。

（２）電荷の放電がなかった場合（パターンＡ）
この場合、ＭＯＳトランジスタ２８はオン状態であるため、制御部６が時刻ｔ１２で信号ＬＳＬの電圧レベルを“Ｈ”とすると、ＬＡＴ_Ｔの電荷がこれらＭＯＳトランジスタ２７及び２８を介して放電される。なお、ここでＭＯＳトランジスタ２８の電流経路の他端の電圧はＶＳＳよりも高い電圧ＣＥＬＳＲＣとなっている。つまり、ＬＡＴ_Ｔの電圧はＣＥＬＳＲＣ近くまで放電される。

ここで、ＭＯＳトランジスタ２８の電流経路の他端に電圧ＣＥＬＳＲＣを供給するのは、ＭＯＳトランジスタ２８のＴｒｉｐ Ｐｏｉｎｔを擬似的に上昇させる必要があるためである。

またＬＡＴ_Ｔの電圧はＣＥＬＳＲＣであるため、ＭＯＳトランジスタ３１は軽くオフ状態となり、ＭＯＳトランジスタ３０は軽くオン状態となる。

その後、制御部６は時刻ｔ１４において電源Ｄの電圧レベルを電圧ＶＤＤからＶＳＳに落とすことで、ＭＯＳトランジスタ３０のソース端とゲートとの電位差を大きくする。

この結果、ＭＯＳトランジスタ３０の電流駆動力が大きくなり、ＬＡＴ_Ｔの電圧レベルは接地電位となる。すなわち“Ｌ”となり、図６においてパターンＤの波形を示す。

その後、制御部６は時刻ｔ１５において信号ＴＬＬ及び信号ＴＬＩの電圧レベルを“Ｌ”とする。ＭＯＳトランジスタ３５はオン状態であるため、ＭＯＳトランジスタ３３をオンとすると、これらＭＯＳトランジスタ３３及び３５によりＩＮＶ_Ｔに電圧ＶＤＤが供給される。つまり、ＩＮＶ_Ｔの電圧レベルが“Ｈ”となり、ＴＤＬは“０”データを保持することとなる。

＜第２の実施形態に係る効果＞
第２の実施形態に係る不揮発性半導体記憶装置であると、ＭＯＳトランジスタ、及びキャパシタ素子を削減できるため、これらが占めていた体積分だけ回路を縮小させることが出来る。
これは、３つ理由がある。

（１−１）１つ目に、配線ＬＢＵＳの配線容量をキャパシタ素子２１の代わりに使用しているからである。
配線ＬＢＵＳの配線容量は、キャパシタ素子２１の容量に匹敵する値を有する。このため、この配線ＬＵＢＳに蓄積される電荷の充放電を用いることで、キャパシタ素子２１の代用を図る。すなわち、この既存の配線ＬＢＵＳを有効活用することにより、キャパシタ素子２１を廃する事が出来る。

すると、従前キャパシタ素子２１の一方の電極にクロックを入れ、ノードＳＥＮの電圧を上げることで十分なセンスマージンを取っていたが、キャパシタ素子２１を用いないと、従前の手法が使用できなくなる。

そこで、以下（１−２）の手法を採用することで、従前と変わらぬようにノードＳＥＮのセンスマージンを上げる事が出来、従前と変わらぬセンスが出来る。それが２つめの理由に相当する。

（１−２）２つ目に、ＭＯＳトランジスタ２８の電流経路の他端（ソース端）にＣＥＬＳＲＣ（＞ＶＳＳ）を供給する。

これにより、ＭＯＳトランジスタ２８がオン、オフするＴｒｉｐ Ｐｏｉｎｔ（閾値レベル）を相対的に上昇させる事が出来る。センスを行い、配線ＬＢＵＳに蓄積された電荷が放電された結果、配線ＬＢＵＳの電圧値は上述の通り（ＣＥＬＳＲＣ＋ビット線ＢＬの振幅電圧）付近となる。

すると、ＭＯＳトランジスタ２８がオン、オフするＴｒｉｐ Ｐｏｉｎｔ（閾値レベル）をそれに合わせる必要がある。

このように手立てをせずにソース端にＶＳＳを供給したままであると、ＭＯＳトランジスタ２８のＴｒｉｐ Ｐｏｉｎｔが、トランジスタ自身の閾値分しかないため、そうすると、この閾値よりも常に高い電圧の配線ＬＢＵＳではメモリセルＭＣの保持データに拘わらずＭＯＳトランジスタ２８は常時オンしてしまう。

これを防止するため、第２の実施形態では、ＭＯＳトランジスタ２８の電流経路の他端に電圧ＣＥＬＳＲＣを供給している。

（１−３）３つ目に、配線ＬＢＵＳに蓄積された電荷を引き抜く機能を、ＴＤＬの電源部分（電源Ｄ）に持たせている。
第１の実施形態でも説明したが、キャパシタ素子２１に入力していたクロック信号を廃しても、ＴＤＬでこのような動作を行えば、従前の通りセンスを行うことが出来、また回路規模を縮小することができる効果を奏する。

＜変形例＞
次に図７、及び図８を用いて第２の実施形態に係る変形例について説明する。
以下説明する変形例では、センスを実行時においてＴＤＬ（ＬＡＴ_Ｔ、ＩＮＶ_Ｔ、及び電源Ｄ）に供給する電圧値、及び供給方法を変更する点で上記実施形態と異なる。
具体的には、２つ違いがあり、
（１）センス時にＭＯＳトランジスタ３４、及び３５の電流経路の一端に供給する電圧を、電圧ＶＤＤから電圧ＶＸ２に遷移させたタイミングで、電源Ｄの電圧値を接地電位（ＶＳＳ）からＣＥＬＳＲＣに遷移させる点、及び
（２）ＭＯＳトランジスタ３６を経由したＩＮＶ_Ｔ、及びＬＡＴ_Ｔへのプリチャージは行わず、変形例ではＩＮＶ_Ｔを“Ｌ”の配線ＬＢＵＳの電位に接地し、ＬＡＴ_Ｔの電圧レベルをＭＯＳトランジスタ３４、及び３２を介して“Ｈ”にする点、
で異なる。

なお、センスアンプ３の構成は上記図５と同一であるため説明を省略し、また読み出しについても上記第２の実施形態と同一動作については説明を省略する。

またなお、以下ではＭＯＳトランジスタ３４、及び３５の電流経路の一端のノードをノードＮ７とする。後述するが、ノードＮ７は電圧ＶＤＤ又は電圧ＶＸ２をＬＡＴ_ＴやＩＮＶ_Ｔに出力する機能を有する。なお、ノードＮ７は電圧発生回路５（又は図示せぬ昇圧回路）の出力（供給）端でもよい。

＜読み出し動作＞
図８では省略するが、まず、制御部６は、時刻ｔ０以前から信号ＴＴＩの電圧レベルを“Ｌ”とし、ノードＮ７の値を電圧ＶＤＤとする（図７参照）。

次いで、制御部６は信号ＴＴＩの電圧レベルを“Ｈ”とする。すると、配線ＬＢＵＳの電圧レベルが“Ｌ”であるため、ＩＮＶ_Ｔの電圧レベルは“Ｌ”へと遷移する。

すると、ＭＯＳトランジスタ３４がオン、３０がオフし、またＭＯＳトランジスタ３２もオンしているため、時刻ｔ２においてＬＡＴ_Ｔの電圧レベルが“Ｈ”（電圧ＶＤＤ）となる。

ここまでの動作で、ＩＮＶ_Ｔの電圧レベルが“Ｌ”、ＬＡＴ_Ｔの電圧レベルが“Ｈ”となる。つまり、ＩＮＶ_ＴとＬＡＴ_Ｔとの間に電位差を設ける。

その後、時刻ｔ１において制御部６は信号ＬＰＣの電圧レベルを“Ｈ”とする。これにより、時刻ｔ２から配線ＬＢＵＳの電圧が上昇し、時刻ｔ３においてＶＸ２に達する。

また制御部６は、時刻ｔ３においてノードＮ７の電位をＶＤＤから電圧ＶＸ２に上昇させる。これにより、ＬＡＴ_Ｔの電圧レベルがＶＸ２となる。なお、信号ＴＬＩの電圧レベルは“Ｌ”であるため、ＩＮＶ_Ｔの電圧レベルは“Ｌ”を維持する。

次いで、制御部６は時刻ｔ４において電源Ｄの電圧レベルを“Ｌ”から“Ｈ”（ＣＥＬＳＲＣ）に上昇させる。

また制御部６は時刻ｔ６において信号ＢＬＱの電圧レベルを“Ｈ”とすることでＭＯＳトランジスタ１８をオン状態とし、配線ＬＢＵＳとビット線ＢＬとを接続する。

センスの結果、配線ＬＢＵＳの電荷がソース線ＳＬに向かって放電する場合と、電荷が放電せずに電圧ＶＸ２付近を維持するいずれかパターンがある。

（１）電荷が放電された場合（パターンＥ）
配線ＬＢＵＳの電荷が放電された場合、制御部６が時刻ｔ８で信号ＬＳＬの電圧レベルを“Ｈ”としても、ＭＯＳトランジスタ２８はオフ状態であるため、ＬＡＴ_Ｔは“Ｈ”レベルを維持する（パターンＧ）。

その後、時刻ｔ１０、及び時刻ｔ１１においてノードＮ７の電位をＶＸ２＝＞ＶＤＤとし、電源Ｄの値をＣＥＬＳＲＣ＝＞ＶＳＳとすることで、ＬＡＴ_Ｔの電圧レベルが“Ｈ”と確定する。

（２）電荷の放電がなかった場合（パターンＦ）
この場合、ＭＯＳトランジスタ２８はオン状態であるため、制御部６が時刻ｔ８で信号ＬＳＬの電圧レベルを“Ｈ”とすると、ＬＡＴ_Ｔの電荷がこれらＭＯＳトランジスタ２７及び２８を介して放電される。

このようにＬＡＴ_Ｔの電位が放電されることから、制御部６は前もって時刻ｔ８において信号ＴＬＬの電圧レベルを“Ｈ”とすることでＭＯＳトランジスタ３２をオフし、ノードＮ７から電流がＬＡＴ_Ｔに流れ込む事態を防止する。

なお、ここでＭＯＳトランジスタ２８の電流経路の他端の電圧はＶＳＳよりも高い電圧ＣＥＬＳＲＣとなっている。つまり、ＬＡＴ_Ｔの電圧はＣＥＬＳＲＣ近くまで放電される（パターンＨ）。

その後、時刻ｔ１０、及び時刻ｔ１１においてノードＮ７の電位をＶＸ２＝＞ＶＤＤとし、電源Ｄの値をＣＥＬＳＲＣ＝＞ＶＳＳとすることで、ＬＡＴ_Ｔの電圧レベルが“Ｌ”と確定する。

＜変形例に係る効果＞
変形例に係る不揮発性半導体記憶装置であると、ＭＯＳトランジスタ２９のオフ時におけるＩＮＶ_Ｔの電圧レベルのぶれを防止することが出来る（効果その１）。
上記第１、及び２の実施形態では、ＩＮＶ_Ｔをプリチャージする際にＭＯＳトランジスタ２９をオンし、その後このＭＯＳトランジスタ２９をオフする動作があった。

そして、このＭＯＳトランジスタ２９をオフした際、ＩＮＶ_Ｔの電圧レベルが若干落ちる場合がある。

この場合には、第１、及び第２の実施形態でも、ＩＮＶ_Ｔがリファレンス電圧として十分機能しない可能性がある。

これに対して、変形例に係る不揮発性半導体記憶装置であると、ＩＮＶ_Ｔをリファレンス電圧として用いたセンスを行わないため、そもそもＩＮＶ_Ｔのプリチャージをする必要がなくなる。

つまり、変形例でのセンスは、ＭＯＳトランジスタ２９を“Ｌ”に落としておき、ＬＡＴ_Ｔの電圧レベルが配線ＬＢＵＳの電圧レベルに応じてどう変化したか、についてセンスする。

このようにＩＮＶ_Ｔの電圧レベルは“Ｌ”であることから、ＭＯＳトランジスタ２９をオフした際のＩＮＶ_Ｔの電圧レベルのぶれが生じることもなく正確なラッチ動作を実現することが出来る。

なお、ＬＡＴ_Ｔの電圧のぶれ防止についても同様である。すなわち、上記第１、第２の実施形態においてＬＡＴ_Ｔを充電した後にＭＯＳトランジスタ２６をオフしていた。
このタイミングでＬＡＴ_Ｔの電圧レベルが若干落ちる場合がある。

しかし、変形例に係る不揮発性半導体記憶装置であると、ＬＡＴ_Ｔの電圧レベルは、ＭＯＳトランジスタ３４、及び３２経由で充電するため、上記第１、第２の実施形態のような方法でプリチャージをする必要がなくなる。

このように、ＭＯＳトランジスタ２６をオフした際のＬＡＴ_Ｔの電圧レベルのぶれが生じることがないため、正確なラッチ動作を実現することが出来る。

更に変形例に係る不揮発性半導体記憶装置であると、センス時にＴＤＬが保持していたデータの破壊を防止することが出来る（効果その２）。

これは、ＴＤＬを常時アクティブ、すなわちＬＡＴ_Ｔをフローティングとせず、ＬＡＴ_Ｔを電気的に所定の配線と接続させていることに起因する。
上記第１、第２の実施形態に係る不揮発性半導体記憶装置であると、ノードＮ７と電源Ｄとを同電位としていた。

このためＭＯＳトランジスタ３０〜３５をオンした場合、ＩＮＶ_Ｔ、及びＬＡＴ_Ｔの電位がフローティング状態（例えば、中間電位）になっていたため、センス前に一度ＴＤＬをリセットする必要があった。

このため、リセット動作を行う手間と、リセット動作をしないとそれまでＴＤＬが保持していたデータの破壊（例えば“Ｌ”データが中間電位）に繋がり、それまで保持していたＴＤＬのデータを用いた演算が出来なくなる問題があった。

しかし、変形例に係る不揮発性半導体記憶装置であると、ノードＮ７と電源Ｄとの間に例えばＶＸ２−ＣＥＬＳＲＣいずれかの電位差を設けているため、センス時にＬＡＴ_Ｔがフローティングとなることはない。

例えば、センスの結果ＬＡＴ_Ｔの電圧レベルが“Ｈ”（電圧ＶＸ２）を維持した場合、ＭＯＳトランジスタ３１がオンするため、ＩＮＶ_Ｔの電圧レベルは“Ｌ”である。

従って、ＭＯＳトランジスタ３４はオンし、またこのタイミングでＭＯＳトランジスタ３２をオンしているため、ＬＡＴ_ＴはノードＮ７から電圧ＶＸ２を供給する。

このため、ＬＡＴ_Ｔはフローティングとなることなく、“Ｈ”を維持する。

また、例えばセンスの結果ＬＡＴ_Ｔの電圧レベルが“Ｌ”（ＣＥＬＳＲＣ）に放電した場合、ＭＯＳトランジスタ３０がオンするため、ＬＡＴ_Ｔは電源Ｄに電気的に接続される。つまり、ＬＡＴ_Ｔはフローティングとならない。

なお、センスの結果ＬＡＴ_Ｔの電圧レベルが“Ｌ”とされるとＭＯＳトランジスタ３５がオンし、またこの際ＭＯＳトランジスタ３３もオンしているため、ＩＮＶ_Ｔの電圧レベルは“Ｌ”から“Ｈ”へと遷移することでＭＯＳトランジスタ３０がオンする。

このようにＬＡＴ_Ｔがフローティングとならないことから、変形例ではセンス動作のためにＴＤＬのデータを一度リセットする必要がなく、それまでＴＤＬに保持していたデータをそのまま利用できる。

なお、各実施形態において、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ,０．２１Ｖ〜０．３１Ｖ,０．３１Ｖ〜０．４Ｖ,０．４Ｖ〜０．５Ｖ,０．５Ｖ〜０．５５Ｖいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ,１．８Ｖ〜１．９５Ｖ,１．９５Ｖ〜２．１Ｖ,２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ,３．２Ｖ〜３．４Ｖ,３．４Ｖ〜３．５Ｖ,３．５Ｖ〜３．６Ｖ,３．６Ｖ〜４．０Ｖいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば２５μs〜３８μs,３８μs〜７０μs,７０μs〜８０μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、上述した１５．０Ｖ〜２３．０Ｖの他に下記電圧であってもよい。

具体的には、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ,１４．０Ｖ〜１４．６Ｖいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

また、非選択のワード線に印加される電圧としては、上述した７．０Ｖ〜１０．０Ｖの他に下記電圧であってもよい。

具体的には、非選択のワード線に印加される電圧として例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs,１８００μs〜１９００μs,１９００μs〜２０００μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ,１４．８Ｖ〜１９．０Ｖ,１９．０Ｖ〜１９．８Ｖ,１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs,４０００μs〜５０００μs,４０００μs〜９０００μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…ワード線制御回路、３…センスアンプ、４…カラムデコーダ、５…電圧発生回路、６…制御部。

Claims (8)

1. メモリセルを含むメモリセルアレイと、
   前記メモリセルからデータを読み出されたデータを保持可能なラッチ部と、前記ラッチ部と前記メモリセルの一端を電気的に接続する配線と、前記ラッチ部の第１端と前記配線との間に電気的に接続される第１トランジスタと、前記ラッチ部の第２端と前記配線との間に電気的に接続される第２トランジスタと、前記配線の電圧値に応じて前記第１端に第１電圧を供給可能な第３トランジスタと、前記第１端に電気的に接続され、且つ第２電圧を出力可能な第１ノードと、前記第１端に電気的に接続され、且つ第３電圧を供給可能な第２ノードとを有するセンスアンプと、
   前記センスアンプを制御する制御部と
   を具備し、
   前記制御部は、前記第１ノード及び前記第２ノードの電位を制御することで、前記ラッチ部の前記データをセンス前において保持可能とし、
   前記配線をディスチャージしたのちに、前記制御部は、前記配線の前記電圧値に応じて前記第３トランジスタを制御し、前記第１端に前記第１電圧を供給し、前記ラッチ部に格納されるデータを確定する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御部は、前記第１トランジスタのゲートに前記第１電圧を供給し、前記第２トランジスタに前記第１電圧よりも小さな第２電圧を供給する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記ｎチャネル型ＭＯＳトランジスタは、
   ゲートが前記第２端に接続され、電流経路の一端が前記第１端に接続された第１ｎ型トランジスタと、
   ゲートが前記第１端に接続され、電流経路の一端が前記第２端に接続された第２ｎ型トランジスタと、
   を含み、
   前記第３トランジスタがオンして前記第１端を前記第１電圧まで放電すると、前記第１端の電位は前記第２端の電位よりも小さくなった結果、前記第２ｎ型トランジスタはオフし、前記第１ｎ型トランジスタはオンすることで、前記データが確定される
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記ｎチャネル型ＭＯＳトランジスタは、
   ゲートが前記第２端に接続され、電流経路の一端が前記第１端に接続された第１ｎ型トランジスタと、
   ゲートが前記第１端に接続され、電流経路の一端が前記第２端に接続された第２ｎ型トランジスタと、
   を含み、
   前記第３トランジスタをオフさせ、前記第１端を前記第１電圧で維持させると、前記第１電圧は前記第２端の電位よりも大きくなった結果、前記第２ｎ型トランジスタはオンし、前記第１ｎ型トランジスタはオフすることで、前記データが確定される
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
5. 前記ｎチャネル型トランジスタの電流経路の一端には、接地電位とする電源部分が接続される
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記第３トランジスタの電流経路の一端に前記第１電圧を供給することで、前記第３トランジスタがオン・オフするレベルを上昇させる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
7. データを保持可能なメモリセルからデータを読み出し、このデータを格納するラッチ部に設けられたｎチャネル型ＭＯＳトランジスタの電流経路の一端に第１電圧を供給し、前記ラッチ部を無効化することと、
   前記ラッチ部の第１端、及び第２端、並びにこのラッチ部と前記メモリセルの電流経路の一端とを電気的に接続する配線に電圧をプリチャージすることと、
   前記メモリセルが保持する前記データに応じて変化する前記配線の前記電圧に応じて、前記第１端を前記プリチャージの電圧に維持、又は前記プリチャージの電圧からソース線電圧に遷移させることと、
   前記第１電圧を接地電位に遷移させ、ｎチャネル型トランジスタのゲートとソースとの電位差を広げることで、前記ラッチ部に格納させる前記データを確定させることと
   を具備する不揮発性半導体記憶装置の読み出し方法。
8. 前記プリチャージにおいて、
   前記第１端及び前記配線に電流経路の一端及び他端が接続される第１トランジスタのゲートに第２電圧を供給することと、
   前記第２端及び前記配線に電流経路の一端及び他端が接続される第２トランジスタのゲートに前記第２電圧よりも小さな第３電圧を供給することと
   を具備することを特徴とする請求項７記載の不揮発性半導体記憶装置の読み出し方法。

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