JP2001325796A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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Abstract

(57)【要約】 【課題】 キャッシュ機能や多値論理動作機能をそれぞ
れ最適条件で実現可能とした書き換え／読み出し回路を
持つＥＥＰＲＯＭを提供する。 【解決手段】 書き換え／読み出し回路１４０は、メモ
リセルアレイに選択的に接続されると共に、相互のデー
タ転送が可能な第１のラッチ回路１と第２のラッチ回路
２を有し、２ビットの４値データを一つのメモリセルに
異なるしきい値電圧の範囲として記憶するようにして、
第１及び第２のラッチ回路１，２を用いて４値データの
上位ビットと下位ビットの書き換え／読み出しを行う多
値論理動作モードと、一つのメモリセルに記憶される１
ビットの２値データに関して、第１のアドレスで選択さ
れたメモリセルと第１のラッチ回路１との間でデータ授
受が行われる期間に、第２のアドレスについて第２のラ
ッチ回路２と入出力端子の間でデータ授受が行われるキ
ャッシュ動作モードとを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特にキャッシュ機能や多値論理動作機能を実現でき
るようにした、書込みデータや読み出しデータを一時的
に保持するデータ書き換え／読み出し回路に関する。
【０００２】
【従来の技術】ファイルメモリ用途に用いられる大容量
フラッシュＥＥＰＲＯＭにおいては、ビット単価を安く
することが課題となっている。そのためにプロセス技術
とセル構造で微細化を進めるだけでなく、多値論理技術
を使って大容量化する動きが活発になってきている。
【０００３】図４２は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭにおいて、一つの不揮発性メモリセルに２ビットの
データを記憶する多値論理動作（４値論理動作）を実現
するデータ書き換え／読み出し回路（以後、これをペー
ジバッファと称する）を示している。このページバッフ
ァには、データ入出力バッファ５０を介してデータ入出
力端子Ｉ／Ｏと接続されるラッチ回路１と、データ入出
力バッファ５０とは直接接続されないラッチ回路２とが
設けられている。それぞれのラッチ回路１，２とメモリ
セル５のビット線ＢＬの間には、転送トランジスタ４
２、６０、３０、６１が設けられ、ＶＣＣを転送する経
路には転送トランジスタ７１，７０が、ＶＳＳを転送す
る経路には転送トランジスタ８０，８１がそれぞれ設け
られ、ビット線にプリチャージ電位ＶＡを転送し、シー
ルド電位ＶＢを転送するために、転送トランジスタ６
３，６４が設けられている。
【０００４】これにより、２本のビット線ＢＬｅ，ＢＬ
ｏが一つのページバッファを共有する形で選択的にペー
ジバッファに接続される構成となっている（詳しくは、
Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ．，”Ａ Ｍｕｌｔ
ｉｐａｇｅ Ｃｅｌｌ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆ
ｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｐｒｏｇｒａｍｍｉｎｇ
Ｍｕｌｔｉｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅ
ｍｏｒｉｅｓ”，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔ Ｃｉｒｃｕｉｔｓ， ＶＯＬ．３
３， ｐｐ．１２２８−１２３８，Ａｕｇ．１９９８．
参照）。
【０００５】２ｂｉｔ／ｃｅｌｌの実現は、図４３
（ａ）のようなメモリセルのしきい値分布と２ビットの
論理データの対応関係を定義し、第一ビットと第二ビッ
トを異なるロウアドレスに割り付けることによって、１
メモリセルで４値データの書き込み、読み出しが可能と
なる。第一ビットは、上位のビット、第二ビットは、下
位のビットで、例えば、”１０”の場合、第一ビット
は”１”、第二ビットは”０”とする。
【０００６】書込み動作において、第二ビットのデータ
を書き込む場合には、まず、第二の多値用ロウアドレス
に対応する書き込みデータをデータ入出力端子からラッ
チ回路１にロードする。その書き込みデータが”０”で
ある場合には、図４３（ａ）の”１１”状態から”１
０”状態に書き込みを行う。その書き込みデータが”
１”である場合には、非書き込み（書き込み禁止）とな
って”１１”状態のままである。
【０００７】第一ビットのデータを書き込む場合には、
図４４に示すように、第一の多値用ロウアドレスに対応
する書き込みデータをデータ入出力端子からラッチ回路
１にロードし、メモリセルからは既に書き込まれている
第二ビットのデータをラッチ回路２に読み出す。ラッチ
回路１の書き込みデータが”０”である場合には、ラッ
チ回路２に保持した第二ビットのデータが”１”の場合
には、”１１”状態から”０１”状態へ、また、ラッチ
回路２に保持した第二ビットのデータが”０”の場合に
は”１０”状態から”００”状態へ書き込みを行う。ラ
ッチ回路１に保持した第一ビットの書き込みデータが”
１”である場合には、非書き込みとなって、第二ビット
のしきい値状態がそのまま保たれ、”１１”状態は”１
１”状態を保ち、”１０”状態は”１０”状態を保つ。
【０００８】この従来例では、一つの不揮発性メモリセ
ルに２ビットの論理データを記憶するが、第一ビットの
データは、第一の多値用ロウアドレスのデータ、第二ビ
ットのデータは第二の多値用ロウアドレスのデータとし
て扱われ、一つのメモリセルに二つのロウアドレスが割
り当てられていることを特徴としている。ここでは、そ
の二つのロウアドレスを第一の多値用ロウアドレス、第
二の多値用ロウアドレスと称している。
【０００９】読み出し動作においては、選択ワード線電
圧を図４３（ａ）のＶｒ００、Ｖｒ０１、Ｖｒ１０の順
に設定し、Ｖｒ００時のデータは、ラッチ回路１に読み
出し、Ｖｒ０１時のデータは、ラッチ回路２に読み出
し、Ｖｒ１０時の読み出しデータは、ビット線放電後
に、ラッチ回路１とラッチ回路２のデータでビット線を
再充電、あるいは再放電し、論理的につじつまがあうよ
うにラッチ回路１に読み出される。これは、多値動作の
一例であるが、このように、多値動作に対応したページ
バッファには、少なくとも２個のラッチ回路が必要とな
っている。
【００１０】このような多値動作による大容量化の一方
で、フラッシュＥＥＰＲＯＭの書込み速度や読み出し速
度の向上も重要になってきている。そのために、図４５
（ａ）に示すように、メモリセルアレイ１００が１００
ａ，１００ｂに２分割されている場合、２ページ分のデ
ータロードの後に２つのセルアレイ１００ａ，１００ｂ
で同時に書き込みを行い、書込み単位を大きくして実効
書込み速度を向上することが有効である。更に実効書き
込み速度を向上するには、４分割アレイ、８分割アレイ
として、書き込み単位を４ページ、８ページと増やして
いけば良い。
【００１１】しかし、セルアレイ分割数を増やすと今度
は、書き込み単位が増加することによって、データロー
ド時間が目立つようになってくる。例えば、１バイトの
データ入力サイクル５０ｎｓで１ページ（５１２バイ
ト）のデータロードを行うと約２５ｕｓ、４ページでは
約１００ｕｓかかる。一回の書込み時間は約２００ｕｓ
である。よって、一括書き込み単位が４倍になることに
よって実効書き込み速度は向上するが、連続して次の４
ページの書き込むには、４ページ分のデータロードの時
間約１００ｕｓ待たねばならない。また、実際には、こ
のようにセルアレイ分割数を増やすと、チップ面積が大
きくなり、消費電力も増加する。
【００１２】このように、フラッシュＥＥＰＲＯＭに
は、大容量化と書き込み速度の高速化が期待されている
が、多値動作の場合には、通常の１ビットの論理データ
を一つの不揮発性メモリセルに記憶する２値動作の書込
みに比べて書き込み時間が数倍程度長い。よって、デー
タロード時間より書き込み時間のほうが非常に長いた
め、多値動作の場合は、セルアレイ分割により一括書込
みできるデータ量を増やすことが実効書込み速度向上に
効果的となっている。一方で、２値動作時の実効書込み
速度の高速化においては、前述のようにセルアレイ分割
だけではデータロードの時間の占める割合が大きく効率
が悪いので、データロード時間を見えなくすることが有
効である。そのためには、図４５（ｂ）に示すように、
書込み動作実行中に次の書込みデータをロードできるよ
うに、ページバッファ１４０ａ１，１４０ａ２とは別
に、キャッシュ（データレジスタ）１４０ｂ１，１４０
ｂ２があれば良い。キャッシュ１４０ｂ１，１４０ｂ２
の機能条件は、ページバッファ１４０ａ１，１４０ａ２
が読み出しや書き込みの動作中にデータ入出力端子との
間でデータのやりとりができること、データを安定保持
できること、ページバッファ１４０ａ１，１４０ａ２と
の間で双方向のデータ転送ができること等である。
【００１３】
【発明が解決しようとする課題】以上のように、フラッ
シュＥＥＰＲＯＭは、大容量化のためには多値論理機能
を実現し、高速化のためにはキャッシュ機能を実現する
ことが望まれる。これらの機能は共に、一つのページバ
ッファにラッチ回路を２個備えることで実現できる機能
である。この発明は、上記事情を考慮してなされたもの
で、キャッシュ機能や多値論理動作機能をそれぞれ最適
条件で実現可能とした書き換え／読み出し回路を持つ不
揮発性半導体記憶装置を提供することを目的とする。こ
の発明はまた、高いセンスマージンでビット線データを
センスすることを可能としたセンスアンプ回路を有する
不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、電気的書き換え可能な不揮発性メモ
リセルが配列されたメモリセルアレイと、このメモリセ
ルアレイに書き込むべきデータを一時保持し、メモリセ
ルアレイからの読み出しデータをセンスする複数の書き
換え／読み出し回路と、前記メモリセルアレイのデータ
書き換え動作、及び読み出し動作を制御する制御回路と
を備え、前記各書き換え／読み出し回路は、前記メモリ
セルアレイに選択的に接続されると共に、相互のデータ
転送が可能な第１のラッチ回路と第２のラッチ回路を有
し、且つ２ビットの４値データを一つのメモリセルに異
なるしきい値電圧の範囲として記憶するようにして、前
記第１及び第２のラッチ回路を用いて４値データの上位
ビットと下位ビットの書き換え／読み出しを行う多値論
理動作モードと、一つのメモリセルに記憶される１ビッ
トの２値データに関して、第１のアドレスで選択された
メモリセルと前記第１のラッチ回路との間でデータ授受
が行われる期間に、第２のアドレスについて前記第２の
ラッチ回路と入出力端子の間でデータ授受が行われるキ
ャッシュ動作モードとを有することを特徴とする。
【００１５】この発明によると、書き込みデータや読み
出しデータを一時的に保持するデータ書き換え／読み出
し回路に２次的なラッチ回路を備え、この２次的なラッ
チ回路を有効に動作させることにより、キャッシュ機能
や多値論理機能をそれぞれ最適条件で実現することがで
きる。即ち、キャッシュ機能による書き込み速度優先の
フラッシュＥＥＰＲＯＭと、多値論理動作による大容量
フラッシュＥＥＰＲＯＭとの切り換えが可能になる。こ
の場合、多値論理動作と二値論理動作におけるキャッシ
ュ動作とは、コマンド入力によって時間的に切り換えら
れて実行されるものであってもよいし、或いは多値動作
の中でもデータのアドレスに依存するがオーバーラップ
してキャッシュ動作が行われるようにすることもでき
る。
【００１６】この発明に係る不揮発性半導体記憶装置は
また、電気的書き換え可能な不揮発性メモリセルが配列
されたメモリセルアレイと、このメモリセルアレイに書
き込むべきデータを一時保持し、メモリセルアレイから
の読み出しデータをセンスする複数の書き換え／読み出
し回路と、前記メモリセルアレイのデータ書き換え動
作、及び読み出し動作を制御する制御回路とを備え、前
記各書き換え／読み出し回路は、前記メモリセルアレイ
の選択ビット線に第１の転送スイッチ素子及び第２の転
送スイッチ素子を直列に介して接続される第１のラッチ
回路と、前記第１の転送スイッチ素子と第２の転送スイ
ッチ素子の接続ノードに第３の転送スイッチ素子を介し
て接続される第２のラッチ回路とを有し、且つ前記第２
のラッチ回路のデータノードがカラム選択スイッチを介
してデータ入出力線に接続されていることを特徴とす
る。この様に、書き換え／読み出し回路を構成する第
１，第２のラッチ回路の接続関係を設定することによ
り、キャッシュ機能と多値論理動作機能を実現すること
ができる。
【００１７】この発明の好ましい態様においては、選択
メモリセルへのデータ書き込みの後、その書き込みデー
タを読み出して確認するベリファイ読み出し動作を有
し、ベリファイ読み出し動作におけるデータセンスとデ
ータ保持は第１のラッチ回路により行われるものとす
る。またこの発明において、具体的に書き換え／読み出
し回路は、２ビットの４値データを一つのメモリセルに
異なるしきい値電圧の範囲として記憶するようにして、
第１及び第２のラッチ回路を用いて４値データの上位ビ
ットと下位ビットの書き換え／読み出しを行う多値論理
動作モードと、一つのメモリセルに記憶される１ビット
の２値データに関して、第１のアドレスで選択されたメ
モリセルと第１のラッチ回路との間でデータ授受が行わ
れる期間に、第２のアドレスについて第２のラッチ回路
と入出力端子の間でデータ授受が行われるキャッシュ動
作モードとを有するものとする。更に具体的には、４値
データは、メモリセルのしきい値電圧分布の低い方か
ら、“１１”，“１０”，“００”，“０１”として定
義されたものとし、４値データの上位ビットと下位ビッ
トは異なるロウアドレスが割り付けられて書き込み及び
読み出しが行われるものとする。
【００１８】更に、多値論理動作モードのデータ書き込
み動作の好ましい態様は、下位ビットデータを第２のラ
ッチ回路にロードした後、第１のラッチ回路に転送保持
し、第１のラッチ回路の保持データに基づいて選択メモ
リセルに書き込みを行う第１のデータ書き込み動作と、
上位ビットデータを第２のラッチ回路にロードした後、
第１のラッチ回路に転送保持すると共に、既に書き込ま
れた選択メモリセルの下位ビットデータを読み出して第
２のラッチ回路に転送保持し、第２のラッチ回路の保持
データに応じて決定される条件で第１のラッチ回路の保
持データに基づいて選択メモリセルに書き込みを行う第
２の書き込み動作とを有するものとする。
【００１９】また、多値論理動作モードのデータ読み出
しの好ましい態様は、選択メモリセルの制御ゲートに与
える読み出し電圧を４値データの“１０”と“００”の
しきい値電圧分布の間に設定して上位ビットの“０”，
“１”を判定する第１の読み出し動作と、選択メモリセ
ルの制御ゲートに与える読み出し電圧を４値データの
“００”と“０１”のしきい値電圧分布の間に設定して
上位ビットの“０”のときの下位ビットの“０”，
“１”を判定する第２の読み出し動作と、選択メモリセ
ルの制御ゲートに与える読み出し電圧を４値データの
“１１”と“１０”のしきい値電圧分布の間に読み出し
電圧を設定して上位ビットの“１”のときの下位ビット
の“０”，“１”を判定する第３の読み出し動作とを有
するものとする。
【００２０】更にこの発明において、例えば各書き換え
／読み出し回路は、メモリセルアレイの複数本のビット
線に対してビット線選択スイッチ素子により接続切り換
えが可能とされている。また書き換え／読み出し回路
は、第１の転送スイッチ素子と第２の転送スイッチ素子
の接続ノードに第４の転送スイッチ素子を介して、所定
電位が与えられる共通信号線が接続されてもよいし、第
１のラッチ回路のデータノードの電位を待避させて一時
記憶するための一時記憶ノードと、第４の転送スイッチ
素子と共通信号線と間に挿入されて一時記憶ノードの電
位により制御される第５の転送スイッチ素子とを有する
ものとしてもよい。
【００２１】この発明に係る不揮発性半導体記憶装置は
また、電気的書き換え可能な不揮発性メモリセルが配列
されたメモリセルアレイと、このメモリセルアレイに書
き込むべきデータを一時保持し、メモリセルアレイから
の読み出しデータをセンスする複数の書き換え／読み出
し回路と、前記メモリセルアレイのデータ書き換え動
作、及び読み出し動作を制御する制御回路とを備え、前
記各書き換え／読み出し回路は、前記メモリセルアレイ
に選択的に接続されると共に、相互のデータ転送が可能
な第１のラッチ回路と第２のラッチ回路を有し、且つ一
つのメモリセルに記憶される２値データに関して、第１
のアドレスで選択されたメモリセルと前記第１のラッチ
回路との間でデータ授受が行われる期間に、第２のアド
レスについて前記第２のラッチ回路と入出力端子の間で
データ授受が行われるキャッシュ動作モードを有するこ
とを特徴とする。この発明によると、二つのラッチ回路
の協働により、キャッシュ機能を実現した、高速動作の
ＥＥＰＲＯＭを得ることができる。
【００２２】この発明において、メモリセルアレイの選
択メモリセルに対するデータ書き込み動作サイクルが書
き込みパルス印加と書き込みベリファイ読み出しの繰り
返しにより行われる場合に、書き込みベリファイ読み出
しのデータを第１のラッチ回路に保持した状態で書き込
み動作サイクルを中断し、且つ第２のラッチ回路を非活
性に保って、選択されているメモリセルのセル電流を入
出力端子に読み出すテストモードを備えることが可能で
ある。この様に書き込み動作中にセル電流を測定するテ
ストモードがあれば、種々の解析に利用することができ
る。
【００２３】この発明に係る不揮発性半導体記憶装置は
また、ビット線の電流引き込みの有無又は大小によりデ
ータが記憶される不揮発性メモリセルを持つメモリセル
アレイと、このメモリセルアレイのビット線データを読
み出すセンスアンプ回路とを有し、前記センスアンプ回
路は、前記メモリセルアレイのビット線にクランプ用ト
ランジスタを介して接続されるセンスノードと、このセ
ンスノードに接続された、前記クランプ用トランジスタ
を介して前記ビット線をプリチャージするためのプリチ
ャージ回路と、前記センスノードに入力端子が接続され
るインバータを含むセンスアンプ本体と、前記センスノ
ードに一端が接続され、他端を駆動端子として前記ビッ
ト線データのセンス時に前記センスノードを昇圧するた
めの昇圧用キャパシタと、を備えたことを特徴とする。
【００２４】この様に、ビット線データセンス時に、セ
ンスノードを昇圧用キャパシタによって電位制御するこ
とにより、センスノードに読み出される二値データの
“Ｈ”，“Ｌ”レベルを、センスアンプ本体のインバー
タの回路しきい値との関係で最適状態に調整することが
でき、高いセンスマージンを得ることができる。
【００２５】具体的に、昇圧用キャパシタを用いたセン
スノードの昇圧動作を含むセンスアンプ回路のビット線
データセンスは、次の一連の動作で行われる。（ａ）ク
ランプ用トランジスタがオンの状態でプリチャージ回路
によりビット線をプリチャージし、（ｂ）プリチャージ
されたビット線が選択されたメモリセルのデータに応じ
て電位変化する間、クランプ用トランジスタをオフ、プ
リチャージ回路をオンに保ってセンスノードのプリチャ
ージを継続し、（ｃ）プリチャージ回路をオフにし、昇
圧用キャパシタを駆動してセンスノードを昇圧し、
（ｄ）クランプ用トランジスタのゲートに読み出し電圧
を与えてビット線データをセンスノードに転送する。更
に具体的にいえば、（ｄ）のビット線データ転送の後、
（ｅ）クランプ用トランジスタに与えた読み出し電圧
を、クランプ用トランジスタのしきい値電圧よりは高い
電圧まで低下させた後に、昇圧用キャパシタによるセン
スノードの昇圧動作を停止する。
【００２６】この様な昇圧動作を含むセンス動作によ
り、選択されたメモリセルのオン抵抗が大きく、センス
ノードに読み出されるデータの“Ｌ”レベルが十分に低
くない場合でも、これをより低いレベルにして、センス
アンプ本体の回路しきい値のばらつきによらず、確実に
データ判定することが可能になる。また、データ転送後
にクランプ用トランジスタの読み出し電圧を低下させる
ことにより、もともと十分に低い“Ｌ”レベル読み出し
の場合に、昇圧動作の結果として、センスノードが負電
位方向にまで振れるのを防止することができる。
【００２７】この発明に係る不揮発性半導体記憶装置は
更に、ビット線の電流引き込みの有無又は大小によりデ
ータが記憶される不揮発性メモリセルを持つメモリセル
アレイと、このメモリセルアレイのビット線データを読
み出すセンスアンプ回路とを有し、前記センスアンプ回
路は、前記メモリセルアレイのビット線にクランプ用ト
ランジスタを介して接続されるセンスノードと、このセ
ンスノードに接続された、前記クランプ用トランジスタ
を介して前記ビット線をプリチャージするためのプリチ
ャージ回路と、前記センスノードにゲートが接続され、
ソースが基準電位に固定されたセンス用トランジスタを
含むセンスアンプ本体と、前記センスノードに一端が接
続され、他端を駆動端子として前記ビット線データのセ
ンス時に前記センスノードを昇圧するための昇圧用キャ
パシタと、を備えたことを特徴とする。
【００２８】読み出しデータを保持するラッチ回路等と
センスノードとの間に、センスノードにゲートが接続さ
れるセンス用トランジスタを備えるセンスアンプ回路方
式の場合にも、センスノードに昇圧用キャパシタを設け
て、ビット線データセンス時にセンスノードの電位制御
を行うことにより、同様に、高いセンスマージを得るこ
とができる。この場合のデータセンス動作も、上述の
（ａ）〜（ｄ）の一連の動作、或いは（ａ）〜（ｅ）の
一連の動作により行われる。
【００２９】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの全体構成を示すブロック図である。メモリセルアレ
イ１００は、図３に示すように、複数個（図の例では１
６個）のスタックト・ゲート構造の電気的書き換え可能
な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続して
ＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が
構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン
側が選択ゲートトランジスタＳＧ１を介してビット線Ｂ
Ｌに接続され、ソース側が選択ゲートトランジスタＳＧ
２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロ
ウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワー
ド線ＷＬに接続され、選択ゲートトランジスタＳＧ１．
ＳＧ２のゲート電極はワード線ＷＬと平行して配設され
る選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００３０】一本のワード線ＷＬにより選択されるメモ
リセルの範囲が書き込み及び読み出しの単位となる１ペ
ージである。１ページあるいはその整数倍の範囲の複数
のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位
である１ブロックとなる。書き換え／読み出し回路１４
０は、ページ単位のデータ書き込み及び読み出しを行う
ために、ビット線毎に設けられたセンスアンプ回路（Ｓ
Ａ）兼ラッチ回路（ＤＬ）を含み、以後ページバッファ
と称する。
【００３１】図３のメモリセルアレイ１００は、簡略化
した構成となっており、複数のビット線でページバッフ
ァを共有してもよい。この場合は、データ書き込み又は
読み出し動作時にページバッファに選択的に接続される
ビット線数が１ページの単位となる。また図３は、一つ
のデータ入出力端子（Ｉ／Ｏ）との間でデータの入出力
が行われるセルアレイの範囲を示している。メモリセル
アレイ１００のワード線ＷＬ及びビット線ＢＬの選択を
行うために、それぞれロウデコーダ１２０及びカラムデ
コーダ１５０が設けられている。制御回路１１０は、デ
ータ書き込み、消去及び読み出しのシーケンス制御を行
う。制御回路１１０により制御される高電圧発生回路１
３０は、データ書き換え、消去、読み出しに用いられる
昇圧された高電圧や中間電圧を発生する。
【００３２】入出力バッファ５０は、データの入出力及
びアドレス信号の入力に用いられる。即ち、入出力バッ
ファ５０を介して、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ８とデ
ータ書き換え／読み出し回路１４０の間でデータの転送
が行われる。Ｉ／Ｏ端子から入力されるアドレス信号
は、アドレスレジスタ１８０に保持され、ロウデコーダ
１２０及びカラムデコーダ１５０に送られてデコードさ
れる。
【００３３】Ｉ／Ｏ端子からは動作制御のコマンドも入
力される。入力されたコマンドはデコードされてコマン
ドレジスタ１７０に保持され、これにより制御回路１１
０が制御される。チップイネーブル信号ＣＥＢ、コマン
ドラッチイネーブルＣＬＥ、アドレスラッチイネーブル
信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出し
イネーブル信号ＲＥＢ等の外部制御信号は動作ロジック
コントロール回路１９０に取り込まれ、動作モードに応
じて内部制御信号が発生される。内部制御信号は、入出
力バッファ５０でのデータラッチ、転送等の制御に用い
られ、また制御回路１１０に送られて、動作制御が行わ
れる。レディ／ビジーレジスタ２１０は、チップがレデ
ィ状態にあるか、ビジー状態にあるかを外部に知らせ
る。
【００３４】この実施の形態において、書き換え／読み
出し回路（即ちページバッファ）１４０は、多値動作の
機能とキャッシュの機能を切り換えて実行できるように
構成されている。即ち、一つのメモリセルに１ビットの
２値データを記憶する場合に、キャッシュ機能を備えた
り、一つのメモリセルに２ビットの４値データを記憶す
る場合には、キャッシュ機能とするか、又はアドレスに
よって制限されるがキャッシュ機能を有効とすることが
できる。そのような機能を実現するための具体的な書き
換え／読み出し回路１４０の構成を図２に示す。図２で
は、２本のビット線ＢＬｅ，ＢＬｏがページバッファ１
４０に選択的に接続されるようになっている。この場
合、ビット線選択信号ＢＬＴＲｅまたは、ＢＬＴＲｏに
よって、ＮＭＯＳトランジスタ６０又は６１を導通さ
せ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的
にページバッファ１４０に接続する。
【００３５】一方のビット線が選択されている間、非選
択状態である他方のビット線は、固定のＧＮＤ電位やＶ
ｄｄ電位にすることによって、隣接ビット線間のノイズ
を削減するのに効果的である。また、ＮＡＮＤ型フラッ
シュメモリの他、あるロウアドレスに対する１ページ分
のデータをシリアル入出力し、メモリセルへの書き込み
動作や読み出し動作を一括に処理するＥＥＰＲＯＭにお
いては、ビット線ピッチに対して、データ書き込み回路
や読み出し回路のレイアウトサイズが決まっている。ビ
ット線ピッチが狭くなると、これらの回路のレイアウト
が困難になるため、複数のビット線でページバッファを
共有することによってレイアウトの自由度が増すだけで
なく、ページバッファレイアウトの面積を削減できるな
どのメリットがある。
【００３６】図２のページバッファ１４０は、第１のラ
ッチ回路１を含むメイン書き換え／読み出し回路１０
と、第２のラッチ回路２とを有する。第１のラッチ回路
１を含むメイン書き換え／読み出し回路１０が、後述の
動作制御によって、主に読み出し、書き込み動作に寄与
する。第２のラッチ回路２は、２値動作においては、キ
ャッシュ機能を実現する二次的なラッチ回路であり、キ
ャッシュ機能を使用しない場合にはメイン書き換え／読
み出し回路１０の動作に補助的に寄与して多値動作を実
現することになる。
【００３７】メイン書き換え／読み出し回路１０のラッ
チ回路１は、クロックト・インバータＣＩ１，ＣＩ２を
逆並列接続して構成されている。メモリセルアレイのビ
ット線ＢＬは、転送スイッチ素子であるＮＭＯＳトラン
ジスタ４１を介してセンスノードＮ４に接続され、セン
スノードＮ４は更に転送スイッチ素子であるＮＭＯＳト
ランジスタ４２を介してラッチ回路１のデータ保持ノー
ドＮ１に接続されている。センスノードＮ４には、プリ
チャージ用ＮＭＯＳトランジスタ４７が設けられてい
る。
【００３８】ノードＮ１は、転送スイッチ素子であるＮ
ＭＯＳトランジスタ４５を介してノードＮ１のデータを
一時記憶するための一時記憶ノードＮ３に接続されてい
る。この記憶ノードＮ３には、ＶＲＥＧをプリチャージ
するためのＮＭＯＳトランジスタ４６も接続されてい
る。ノードＮ３にはレベル保持のためのキャパシタ４９
が接続されている。キャパシタ４９の端子は接地され
る。
【００３９】図２の共通信号線ＣＯＭは、各カラム毎に
１バイト分の書き換え／読み出し回路１４０に共通に配
設されるものである。共通信号線ＣＯＭは、ノードＮ３
により制御される転送スイッチ素子であるＮＭＯＳトラ
ンジスタ４４と、制御信号ＲＥＧにより制御される転送
スイッチ素子であるＮＭＯＳトランジスタ４３を介し
て、センスノードＮ４に接続されている。この共通信号
線ＣＯＭは、センスノードＮ４を選択的に充電する際に
用いられるＶｄｄ電源線として、また書き込み・消去の
ベリファイ動作においてはパス／フェイル判定を行うた
めの信号線として用いられる。
【００４０】第２のラッチ回路２は、第１のラッチ回路
１と同様に、クロックト・インバータＣＩ１，ＣＩ２を
逆並列接続して構成されている。そしてこのラッチ回路
２の二つのデータノードＮ５，Ｎ６は、カラム選択信号
ＣＳＬにより制御されるカラムゲートＮＭＯＳトランジ
スタ５１，５２を介して、データバッファにつながるデ
ータ線ｉｏ，ｉｏｎに接続されている。ノードＮ５に
は、これをＶｄｄに充電するためのプリチャージ用ＰＭ
ＯＳトランジスタ８２が接続されている。ノードＮ５は
また、転送スイッチ素子であるＮＭＯＳトランジスタ３
０を介して、メイン書き換え／読み出し回路１０のノー
ドＮ４に接続されている。
【００４１】図３には、ページバッファ１４０とデータ
入出力バッファ５０の接続関係を示す。ＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの読み出し、書き込みの処理単位
は、あるロウアドレスでの同時に選択される１ページ分
の容量５１２バイトとなっている。データ入出力端子Ｉ
／Ｏが８個あるため、一つのデータ入出力端子Ｉ／Ｏに
対しては、５１２ビットとなっており、図３ではその５
１２ビット分の構成を示している。
【００４２】図４５に示すようにセルアレイが複数分割
されている場合には、ページバッファ１４０の第１のラ
ッチ回路１を含む部分１４０ａは、複数のページバッフ
ァ１４０ａ１，１４０ａ２に相当し、第２のラッチ回路
２を含む部分１４０ｂは、図４５（ｂ）の複数のキャッ
シュに相当する部分である。例えば、書き込み動作にお
いては、５１２ビットのデータを同時に書き込むため、
５１２個のページバッファが必要となる。５１２ビット
の個々のデータは、カラムアドレスと対応している。カ
ラムアドレスをデコードした信号ＣＳＬ０〜ＣＳＬ５１
１によって、５１２個のページバッファから一つのペー
ジバッファを選択し、カラム選択スイッチ素子を介して
データ信号線ｉｏとの間でデータの入出力を行うことに
なる。
【００４３】次に、この実施形態での書き換え／読み出
し回路１４０の基本的な動作を、図４〜図８を参照して
説明する。データをメモリセルに書き込む場合には、デ
ータ信号線ｉｏ、ｉｏｎから書き込みデータを第２のラ
ッチ回路２に取り込む。書き込み動作を開始するには、
書き込みデータが第１のラッチ回路１になければならな
いので、続いて、ラッチ回路２に保持したデータをラッ
チ回路１に転送する。また、読み出し動作においては、
データ入出力端子Ｉ／Ｏにデータを出力するには、読み
出したデータがラッチ回路２になければならないので、
ラッチ回路１で読み出したデータをラッチ回路２に転送
する必要がある。したがって、図４に示すように、スイ
ッチ素子４２と３０を導通状態にしてラッチ回路１とラ
ッチ回路２の間でデータを転送を行うことが可能とされ
ている。この時、転送先のラッチ回路を非活性状態にし
てからデータを転送し、その後転送先のラッチ回路を活
性状態に戻してデータを保持することなる。
【００４４】図５は、メモリセルへの書き込み、および
メモリセルからの読み出し動作中の状態を示している。
多値動作の場合を除いて、通常は、第１のラッチ回路１
を含むメイン書き換え／読み出し回路１０で書き込み動
作制御と読み出し動作制御が行われる。この時、スイッ
チ素子３０を非導通状態に保持し、スイッチ素子４１，
４２を導通状態として、ラッチ回路１とメモリセルアレ
イのビット線との間で、データの授受が可能になる。
【００４５】図６は、書き込み状態を確認する書き込み
ベリファイ読み出し中の動作として、スイッチ素子４３
と４２だけが導通する状態があることを示している。こ
れは、書き込み動作におけるビット毎ベリファイ機能に
よるもので、例えば、消去状態の”１”セルに、”１”
を書き込む場合には、非書き込み（書き込み禁止）動作
となるため、何回書き込みを行っても、選択ビット線は
ベリファイ読み出しで放電されて読み出しデータが
“１”即ち、書き込みフェイルとなる。これを書き込み
パスさせるため、ビット線放電後にスイッチ４２、４３
を導通させてラッチ回路１に”Ｈ”レベルを再充電する
制御を行う。ここで、パスとは、所望の書き込み動作が
終了した状態を意味し、フェイルとは、所望の書き込み
動作が未終了の状態を意味する。
【００４６】図７は、多値動作モードにおける書き込み
動作のある状態を示している。ラッチ回路１に第一ビッ
トの書き込みデータを一時的に保持し、ラッチ回路２に
第二ビットのデータを保持して書き込み動作を行う場合
があり、この時、第二ビットのデータをメモリセルから
読み出すために、スイッチ素子４２を非導通状態にし
て、ラッチ回路１に第一ビットの書き込みデータを保持
した状態で、スイッチ素子４１と３０を導通状態として
メモリセルからラッチ回路２にデータを読み出す。ま
た、この書き込み動作の中の、書き込みパルス印加動作
後の書き込みベリファイリードにおいて、ラッチ回路２
からビット線プリチャージする動作があり、この場合に
もスイッチ素子４１と３０を導通状態に制御する。
【００４７】図８は、多値動作モードにおける、第二の
多値ロウアドレス選択時の読み出し動作におけるある状
態を示している。スイッチ素子４２と４３を導通状態に
制御し、共通信号線ＣＯＭをＧＮＤ電位にすることによ
って、ビット線から読み出したデータを強制的に変更す
ることができる。これにより、図４３（ｂ）のＶｔとデ
ータとの関係で正しくデータが読み出されるようになっ
ている。
【００４８】次に、具体的に多値論理動作について説明
する。この実施の形態では、図４３（ａ）に対して、図
４３（ｂ）に示すようなメモリセルのしきい値（Ｖｔ）
と２ビットの論理データの対応のもとで多値動作を行
う。メモリセルのＶｔとデータの対応は、図４３（ａ）
の場合と異なるが、上位ビットと下位ビットがそれぞ
れ、別のロウアドレスに対応したデータとなっている点
は、同じである。すなわち、多値動作においてのみ、同
一の選択セルに対して、二つのロウアドレスがあり、上
位ビット、下位ビットに割り当てられたロウアドレスを
それぞれ第一の多値用ロウアドレス、第二の多値用ロウ
アドレスと称することにする。
【００４９】ここで、第一の多値用ロウアドレス選択時
のデータは、図４３（ｂ）の第一ビット（上位ビット）
であり、第二の多値用ロウアドレス選択時のデータは、
図４３（ｂ）の第二ビット（下位ビット）である。例え
ば、”１０”の場合、第一ビット（上位ビット）のデー
タは”１”であり、第二ビット（下位ビット）のデータ
は”０”である。
【００５０】まず、第二の多値用ロウアドレス選択時の
書き込みおよび書き込みベリファイ読み出しについて説
明する。図９（ａ）は、第二の多値用ロウアドレス選択
時の書き込み動作のフローチャートである。まず、第二
の多値用ロウアドレス選択時の書き込みデータがデータ
信号線ｉｏ／ｉｏｎからラッチ回路２にロードされる
（ステップＳ１１）。１ページ分のデータ５１２バイト
がシリアル入力される間に、カラムアドレスに対応した
データがラッチ回路２に取り込まれる。１ページ分のデ
ータロードが終了すると、ラッチ回路２からラッチ回路
１へのデータ転送が行われる（ステップＳ１２）。
【００５１】このラッチ回路２からラッチ回路１へのデ
ータ転送のタイミング図を図１０（ａ）に示す。スイッ
チ素子ＮＭＯＳトランジスタ４２のゲートＢＬＣＤとス
イッチ素子ＮＭＯＳトランジスタ３０のゲートＢＬＣＤ
２をＶｄｄの転送が可能な”Ｈ”レベル電位にして、ラ
ッチ回路２からラッチ回路１へ書き込みデータを転送す
る。図１０（ａ）では、データロード後にラッチ回路２
に”Ｈ”データがロードされ、ノードＮ５が”Ｈ”レベ
ル（Ｖｄｄ）になっている。このデータ転送後に書き込
み動作が開始される（ステップＳ１３）。
【００５２】書き込みパルス印加動作のタイミングを図
１１に示す。ラッチ回路１の書き込みデータが、ＮＭＯ
Ｓトランジスタ４２、ＮＭＯＳトランジスタ４１、ビッ
ト線選択トランジスタ６０を介して選択ビット線に転送
される。これらラッチ回路１とビット線ＢＬｅの間の転
送トランジスタのゲートには、ビット線ＢＬｅにＶｄｄ
を転送するのに十分な電圧が印加されている。この例で
は、１個のページバッファを共有する２本のビット線の
うち、アドレスによって、ＢＬｅが選択された状態にな
っている。以下の全ての動作説明でも、ＢＬｅを選択ビ
ット線とする。
【００５３】この時、ラッチ回路１の一端であるノード
Ｎ１が”Ｈ”レベルの場合は、ビット線ＢＬｅに”Ｈ”
レベルが転送され、非書き込み状態の”１”書き込み状
態となる。逆に、ノードＮ１が”Ｌ”レベルの場合に
は、”０”書き込み状態となる。図１１では、”Ｌ”レ
ベルを選択ビット線ＢＬｅに転送し（実線）、”１１”
状態から”１０”状態への”０”書き込みとなってい
る。
【００５４】ここで、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍでは、書き込む前の消去状態は、図４３（ｂ）の”１
１”状態に示すような負のしきい値Ｖｔの状態である。
消去動作では、図１２（ａ）に示すように、選択ブロッ
クの全ワード線５１０を０Ｖ、メモリセルのソース／ド
レイン５１２をフローティング、メモリセルのＰウェル
５１３を正の高い消去電圧（約２０Ｖ）にして、フロー
ティングゲート５１１から電子を引き抜く。また、書き
込みパルス印加動作では図１２（ｂ）に示すように、選
択されたワード線５１０を正の高い書き込み電圧Ｖｐｇ
ｍ（１５〜２０Ｖ）、Ｐウェル５１３を０Ｖにして、電
子がフローティングゲート５１１に注入されるようなバ
イアス関係にする。
【００５５】この時、ラッチ回路１からビット線ＢＬｅ
に０Ｖが転送されている場合には、ビット線、ビット線
側選択トランジスタ、およびＮＡＮＤセルユニット内の
非選択セルを介して、Ｎ型拡散層５１２に０Ｖが転送さ
れるため、メモリセルのチャネルとフローティングゲー
ト５１１間に書き込みに十分な電位差が生じ、電子が注
入される。一方、ラッチ回路１から選択ビット線に”
Ｈ”レベルが転送されている場合には、選択されたメモ
リセルのチャネル電位が高くなり、メモリセルのチャネ
ルとフローティングゲート５１１間の電位差が小さくな
り、電子は注入されない。このように書き込まない場合
にチャネル電位を高くするために、非選択のメモリセル
のワード線には、Ｖｐａｓｓという中間電位（８Ｖ程
度）が印加されている。但し、Ｖｐａｓｓが印加される
のは、選択ワード線のあるＮＡＮＤセルユニット内の非
選択ワード線だけである。
【００５６】書き込みパルス印加動作の後に書き込みベ
リファイリードＶｅｒｉｆｙ１０を行う（ステップＳ１
４）。このタイミングを図１３に示す。Ｖｅｒｉｆｙ１
０では、選択ワード線の電位をＶｖ１０（図４３（ｂ）
参照）にして読み出しを行う。同じＮＡＮＤセルユニッ
ト内の非選択ワード線にはパス電圧Ｖｒｅａｄを印加し
て非選択セルをパストランジスタとしておいて、選択ワ
ード線のメモリセルの導通状態のみを判定する。ビット
線プリチャージ期間である時刻Ｒ４からＲ７では、ＮＭ
ＯＳトランジスタ４７、４１およびビット線選択トラン
ジスタ６０を導通させて、ビット線ＢＬｅをプリチャー
ジする。この時、ＮＭＯＳトランジスタ４１のゲートに
は、Ｖｐｒｅを印加し、ビット線ＢＬｅには、Ｖｐｒｅ
からしきい値電圧Ｖｔだけ低い電圧Ｖｐｒｅ−Ｖｔをプ
リチャージする。このビット線プリチャージ電位Ｖｐｒ
ｅ−Ｖｔは、Ｖｄｄより低い電位である。
【００５７】時刻Ｒ７で、ＮＡＮＤセルユニットＮＵの
ソース側選択トランジスタＳＧ２をオンさせると、選択
セルのしきい値状態によって、ビット線ＢＬｅの放電が
開始される。即ち、選択されたメモリセルのＶｔがＶｖ
１０より低ければ選択メモリセルがオンし、ビット線プ
リチャージ電位Ｖｐｒｅ−Ｖｔを放電する。一方で選択
メモリセルのＶｔがＶｖ１０より高ければ、選択メモリ
セルがオンしないため、ビット線プリチャージ電位Ｖｐ
ｒｅ−Ｖｔは保持される。その後、ビット線電位を増
幅、センスする前に、書き込みデータをノードＮ３に記
憶させる。時刻Ｓ１までに、ノードＮ３にＶｄｄ＋αを
充電しフローティング状態にしておいてから、時刻Ｓ２
でＤＴＧをＶｄｄにする。キャパシタ４９は、ノードＮ
３の電位をフローティングにして保持する期間中にリー
ク電流による電位低下や、配線間のカップリングによる
ノイズを受けにくくするために設けられている。
【００５８】書き込みデータを保持しているノードＮ１
が”Ｈ”レベルの場合には、ＭＯＳトランジスタ４５が
オンしないために、ノードＮ３は”Ｈ”レベルを保持
し、ノードＮ１が”Ｌ”レベルの場合には、ＭＯＳトラ
ンジスタ４５がオンするため、ノードＮ３は”Ｌ”レベ
ルになる。その後、ビット線電位を増幅、センスするた
めに、ラッチ回路１を非活性状態にする。すなわち、Ｌ
ＡＴとＳＥＮを”Ｌ”にし、これらの反転信号であるＬ
ＡＴＢ、ＳＥＮＢ（図２参照）は、それぞれ、“Ｈ”と
する。
【００５９】ラッチ回路１を非活性状態にしてから、Ｂ
ＬＣＤを”Ｈ”レベルにしてスイッチ素子４２を導通状
態にして、ノードＮ１とＮ４を同電位にし、ＮＭＯＳト
ランジスタ４７をオンしてこれらのノードを、”Ｈ”レ
ベルに充電する。時刻Ｓ７で、ＢＬＣＬＡＭＰにセンス
用電圧Ｖｓｅｎを印加する。ビット線電位がＶｐｒｅ−
ＶｔからＶｓｅｎ−Ｖｔまで放電されていた場合、ＮＭ
ＯＳトランジスタ４１がオンするため、ノードＮ１、Ｎ
４の電位は、ビット線電位とほぼ等しくなるまで低下す
る。この時、ノードＮ１、Ｎ４の電位は、Ｖｄｄからビ
ット線電位まで低下する。また、ノードＮ１、Ｎ４の容
量に比べて、ビット線容量は非常に大きいため、ノード
Ｎ１、Ｎ４の電荷は瞬時に抜ける。ビット線電位が、Ｖ
ｓｅｎ−Ｖｔまで放電されていない場合は、ＮＭＯＳト
ランジスタ４１がオンしないため、ノードＮ１、Ｎ４に
はＶｄｄが保持される。
【００６０】ノードＮ１の電位が下がる場合には、ビッ
ト線電位までしか低下しないが、Ｖｄｄを保持する場合
には、ビット線プリチャージ電位Ｖｐｒｅ−Ｖｔよりも
Ｖｄｄが高いために、ビット線振幅が増幅されて見え
る。図中、ビット線ＢＬｅ波形の実線は、放電されてい
るため、メモリセルは、書き込み不十分か、または、非
書き込みのメモリセルであったことを示している。
【００６１】時刻Ｓ９で、ＲＥＧを”Ｈ”にしてスイッ
チ素子トランジスタ４３をオン状態にする。ノードＮ３
が”Ｌ”の場合、つまり、書き込みパルス印加動作
中、”０”書き込み状態にあった場合には、ＮＭＯＳト
ランジスタ４４がオンしないため、ノードＮ１、Ｎ４の
電位には変化がなく、時刻Ｓ１１までビット線電位を反
映した電位がノードＮ１に保持されている。時刻Ｓ１１
でＳＥＮを”Ｈ”、ＳＥＮＢを”Ｌ”にすると、ノード
Ｎ１をゲートにしたラッチ回路１のクロックトインバー
タが活性化し、ノードＮ１の電位をクロックトインバー
タでセンスする。時刻Ｓ１２でＬＡＴを”Ｈ”、ＬＡＴ
Ｂを”Ｌ”にして、ラッチ回路１を活性化すると、ノー
ドＮ１の電位を”Ｌ”または”Ｈ”の２値情報として取
り込む。結果として、ノードＮ１に”Ｌ”がラッチされ
ると、次の書き込みパルス印加動作で再び選択ビット線
に”Ｌ”が転送されるため、”０”書き込みする状態に
保持される。
【００６２】また、図中ビット線ＢＬｅの破線波形のよ
うにセル電流が流れずビット線プリチャージレベルが保
持されれば、センス後にラッチ回路１には”Ｈ”がラッ
チされ、このメモリセルでの書き込みが終了する。書き
込みベリファイリードの結果”Ｈ”がラッチされると、
次に書き込みパルス印加動作に移っても、選択ビット線
には”Ｈ”レベルが転送され、非書き込みの”１”書き
込み状態になる。
【００６３】また、ノードＮ３が”Ｈ”の場合、つま
り、書き込みパルス印加動作中、”１”書き込み状態で
あった場合には、共通信号線ＣＯＭから”Ｈ”レベルが
ノードＮ１、Ｎ４に転送される。このため、時刻Ｓ１２
で、ノードＮ１に再び”Ｈ”がラッチされる。よっ
て、”１”書き込み状態では、書き込みベリファイの結
果に関係なく、ノードＮ１に”Ｈ”をラッチし、非書き
込みの”１”書き込み状態を保持する。
【００６４】図３２及び図３３は、これらの動作の各部
電位関係をまとめたものである。書き込みが終了したペ
ージバッファでは、ノードＮ１が”Ｈ”レベルの”１”
書き込み状態に変わるため、１ページ内の全てのページ
バッファのノードＮ１、あるいは、その反転状態のＮ２
の状態を検出することによって、１ページ分の書き込み
が終了しているかどうかが判定できる（ステップＳ１
５）。一つでもノードＮ１が”Ｌ”レベルのページバッ
ファがあると、再び、図１１に示した書き込みパルス印
加動作、および、書き込みベリファイ読み出しを行う。
【００６５】ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、
このように書き込みベリファイ読み出しの結果、書き込
みが終了したメモリセルにおいては、そのメモリセルに
接続されるページバッファが”１”書き込み状態に変わ
るため、１ページ分の全てのメモリセルが書き込めるま
で書き込みパルス印加動作を行っても、Ｖｔ分布を狭く
制御できる。１ページ内の個々のページバッファでこの
ように書き込み制御する方法をビット毎ベリファイと称
している。また、書き込み速度を向上するため、書き込
みパルス印加動作と書き込みベリファイ読み出しを繰り
返し行う毎に、書き込み電圧Ｖｐｇｍを少しずつ高めて
書き込みパルス印加動作を行っている。そのため、選択
ワード線の電位だけを見ると、図１４のような波形（実
線）になる。
【００６６】次に、第一の多値用ロウアドレス選択時の
書き込みと書き込みベリファイ読み出しについて説明す
る。上位ビット（第一の多値用ロウアドレス選択時）の
書き込み動作のフローチャートを図９（ｂ）に示す。ま
ず、第一の多値用ロウアドレス選択時の書き込みデータ
を外部データ入出力端子からラッチ回路２にロードする
（ステップＳ２１）。その後、図１０のタイミングでラ
ッチ回路２からラッチ回路１に書き込みデータを転送す
る（ステップＳ２２）。ここまでが図１５（ａ）のステ
ップ１である。
【００６７】次に、図１５（ｂ）にも示すように、既に
メモリセルに書き込まれている下位ビット（第二の多値
用ロウアドレス選択時）のデータをラッチ回路２に取り
込む（ステップＳ２３）。この動作を内部データロード
と称する。内部データロードのタイミングを図１６に示
す。データ転送後のラッチの状態は、Ｎ１が”Ｌ”（実
線）と図示されている。ここでは、選択ワード線の電位
をＶｒ１０（図４３（ｂ）参照）にして読み出しを行
う。ここで、第一の多値用ロウアドレスと第二の多値用
ロウアドレスは、同じワード線を選択する。ビット線プ
リチャージ期間の時刻Ｒ４からＲ７では、ＮＭＯＳトラ
ンジスタ４７、４１、およびビット線選択トランジスタ
６０をオンさせてビット線ＢＬｅをプリチャージする。
この時、ＮＭＯＳトランジスタ４１のゲートには、Ｖｐ
ｒｅを印加し、ビット線ＢＬｅには、Ｖｐｒｅ−Ｖｔを
プリチャージする。
【００６８】時刻Ｒ７で、ＮＡＮＤセルユニットのソー
ス側選択トランジスタＳＧ２をオンさせると、セルの状
態によって、ビット線の放電が開始される。図中のビッ
ト線ＢＬｅ波形の実線は、”１１”状態のセルを想定し
ている。この読み出し動作のみ、読み出しデータをラッ
チ回路２に取り込む。よって、ビット線電位をセンスす
る前に、時刻Ｓ４でＣＬＡＴとＣＳＥＮを”Ｌ”にし
て、ラッチ回路２を非活性状態にする。ＣＬＡＴＢとＣ
ＳＥＮＢは、それぞれＣＬＡＴとＣＳＥＮの反転信号で
ある。時刻Ｓ５で、ＢＬＣＤ２を”Ｈ”レベルにしてス
イッチ素子３０を導通状態にしつつ、ＮＭＯＳトランジ
スタ４７で、ノードＮ４、Ｎ５をＶｄｄにプリチャージ
する。
【００６９】時刻Ｓ７で、ＢＬＣＬＡＭＰにセンス用電
圧Ｖｓｅｎを印加すると、前述のクランプを利用した動
作によって、ビット線電位を反映した電位がノードＮ
４、Ｎ５に現れる。そして、時刻Ｓ１１でＣＳＥＮを”
Ｈ”、ＣＳＥＮＢを”Ｌ”にして、ノードＮ５が入力ゲ
ートになるラッチ回路２のクロックトインバータを活性
化し、ノードＮ５をクロックトインバータでセンスし
て、Ｓ１２でＣＬＡＴを”Ｈ”、ＣＬＡＴＢを”Ｌ”に
してラッチ回路２を活性化してデータを取り込む（ステ
ップＳ２３）。この動作中、ＢＬＣＤは“Ｌ”であるた
め、ＮＭＯＳトランジスタ４２は非導通状態となってお
り、外部から入力された書き込みデータは、ラッチ回路
１に保持される。
【００７０】このように、第一の多値用ロウアドレスの
書き込みデータをラッチ回路１に、第二の多値用ロウア
ドレスのデータをメモリセルから読み出し、ラッチ回路
２に保持した状態で、書き込みパルス印加動作を開始す
る（ステップＳ２４）。書き込みパルス印加動作は、前
述と同様図１１のタイミングで実施し、ラッチ回路１に
保持するデータを選択ビット線に転送して書き込みパル
ス印加動作を行う。第一の多値用ロウアドレス選択時の
書き込みでは、図４３（ｂ）に示すように、Ｖｔの分布
を変化させる。ラッチ回路１のノードＮ１に”Ｌ”レベ
ルが保持されている場合には、”１１”状態を”０１”
状態へ、”１０”状態を”００”状態へ書き込む。ま
た、ラッチ回路１のノードＮ１に”Ｈ”レベルが保持さ
れている場合には、書き込みを行わない”１”書き込み
となるので、”１１”状態、”１０”状態をそのまま保
持する。よって、４つの場合が存在し、それぞれの動作
のまとめを図３４〜図３７に示す。
【００７１】”１１”状態を”０１”状態へ、”１０”
状態を”００”状態への書き込みは、同じ書き込み電圧
を選択ワード線に印加して同時に行う。よって、図９
（ｂ）に示すように、”００”状態の書き込みベリファ
イ読み出しＶｅｒｉｆｙ００（ステップＳ２５）と、”
０１”状態の書き込みベリファイ読み出しＶｅｒｉｆｙ
０１（ステップＳ２６））を、１回の書き込みパルス印
加動作後に行う必要がある。そこで、”０１”状態へ書
き込みを行っているメモリセルが、”００”状態の書き
込みベリファイで書き込み終了しないようにする必要が
ある。なぜなら、”００”状態の書き込みベリファイリ
ード（Ｖｅｒｉｆｙ００）では、選択ワード線電圧をＶ
ｖ００にして読み出しを行うが、”０１”状態へ書き込
もうとしているメモリセルでは、Ｖｔが”００”状態ま
で上昇してくると、Ｖｅｒｉｆｙ００ではビット線電位
を放電しないため書き込めたように見えてしまうためで
ある。
【００７２】そこで、ここでは、ラッチ回路２に保持し
ている第二の多値用ロウアドレスに対応したデータに基
づいて書き込みベリファイリードの制御を行うようにし
た。このステップＳ２５の書き込みベリファイ読み出し
Ｖｅｒｉｆｙ００のタイミングを図１７に示す。時刻Ｒ
４からＲ７は、ビット線プリチャージ期間であり、この
間にＮＭＯＳトランジスタ３０、４１、およびビット線
選択トランジスタ６０をオンさせてビット線プリチャー
ジを行う。ＭＯＳトランジスタ３０をオンさせることに
よって、ラッチ回路２のノードＮ５からビット線ＢＬｅ
へプリチャージする。
【００７３】問題となっている”１１”状態から”０
１”状態への書き込みでは、第二の多値用ロウアドレス
に対応するデータを読み込む内部データロードを行った
後に、ラッチ回路２のノードＮ５が”Ｌ”となってい
る。何故なら、前述の内部データロードにおいては、選
択ワード線電圧をＶｒ１０にするため、“１１”状態の
メモリセルは導通してビット線のプリチャージ電位を放
電し、センス後に“Ｌ”が取り込まれるからである。し
たがって、”０１”状態へ書き込みを行っているページ
バッファでは、”Ｌ”レベルをプリチャージする。”０
１”状態へ書き込むメモリセルにとっては、Ｖｅｒｉｆ
ｙ００のところで、必ず書き込みベリファイリードの結
果がフェイルする必要があるので、最初からファイルす
るプリチャージを行う。一方で、“１０”状態から“０
０”状態へ書き込みを行うページバッファでは、ラッチ
回路２のノードＮ５が“Ｈ”となっている。従ってこの
場合は、他の読み出し動作と同様のビット線プリチャー
ジを行う。ラッチ回路２は、書き込み単位となるページ
内の各ページバッファに有しているので、”００”状態
へ書き込みしているページバッファでは、選択ビット線
へ通常のプリチャージを行い、”０１”状態へ書き込み
しているページバッファでは、フェイルするプリチャー
ジを選択的に行うことになる。
【００７４】Ｖｅｒｉｆｙ００の動作前に、ビット線を
０Ｖに保持しておけば、Ｖｅｒｉｆｙ００が開始されて
このラッチ回路２からの選択的なプリチャージを行う期
間中に、不要なプリチャージ電流が流れないため、消費
電流が小さくなるメリットもある。図１７のノードＮ５
とビット線ＢＬｅの波形は、内部データロードの結果、
実線が”００”状態への書き込み、最初からＧＮＤレベ
ルを保持している破線が”０１”状態への書き込みの場
合を示している。
【００７５】時刻Ｒ７以降は、前述の書き込みベリファ
イリードと同様である。”００”状態に書き込みを行う
ページバッファにおいては、ビット線ＢＬｅ波形の実線
のように、時刻Ｒ７までの期間にビット線ＢＬｅがプリ
チャージされる。選択されたメモリセルの導通状態によ
って、ビット線ＢＬｅが放電、あるいは放電されず、時
刻Ｓ７以降でセンス用電圧Ｖｓｅｎによって増幅、セン
スされ、書き込み結果がラッチ回路１に取り込まれる。
一方で、同様に、ラッチ回路２に”Ｈ”が保持されてい
る”１０”状態を”１０”状態に保持する”１”書き込
みにおいては、ラッチ１のノードＮ１には”Ｈ”レベル
が保持されているので、前述のビット毎ベリファイ動作
によって、時刻Ｓ９で、ノードＮ１がノードＮ３のデー
タによって”Ｈ”レベルに充電されるため、”１”書き
込み状態を保持する。
【００７６】次に、続けて行われるステップＳ２６の”
０１”状態への書き込みベリファイリード（Ｖｅｒｉｆ
ｙ０１）について説明する。そのタイミングを図１８に
示す。ここでは、選択ワード線電位をＶｖ０１（図４３
（ｂ）参照）に設定して読み出しを行う。この場合は、
選択ワード線電位を除いて、前述のＶｅｒｉｆｙ１０と
同様である。
【００７７】”１１”から”０１”状態へ書き込みする
ページバッファにおいては、選択ワード線電位Ｖｖ０１
においてビット線電位をセンスすればよく、”１１”状
態のまま保持する”１”書き込みにおいては、ノードＮ
１が再充電され”１”書き込み状態を保持する。一方
で、”１０”状態から”００”状態へ書き込むページバ
ッファにおいては、Ｖｅｒｉｆｙ００で書き込みフェイ
ルしているメモリセルはＶｅｒｉｆｙ０１でも必ずフェ
イルする。何故なら、Ｖｖｅｒｉｆｙ００でフェイルす
るメモリセルのＶｔは、Ｖｖ００より低いため、Ｖｖｅ
ｒｉｆｙ０１時の選択ワード線電圧Ｖｖ０１ではよりフ
ェイルし易い読み出しになるからである。また、”０
０”状態を保持する”１”書き込みのページバッファに
おいては、前述のビット毎ベリファイの動作によって”
１”書き込み状態を保持するので問題ない。
【００７８】以上より、Ｖｅｒｉｆｙ００時と、Ｖｅｒ
ｉｆｙ０１時で所望の書き込みベリファイリードが実現
でき、ページ内の全てのページバッファで書き込みが終
了するまで（ステップＳ２７）、書き込みパルス印加動
作と書き込みベリファイリードからなる書き込みサイク
ルを繰り返し、第一の多値用ロウアドレス選択時の書き
込みが実行できる。
【００７９】次に、読み出し動作について説明する。図
４３（ｂ）に示すように、多値動作時の２ビットの論理
データが、上位ビットは第一の多値用ロウアドレス選択
時のデータ、下位ビットは第二の多値用ロウアドレス選
択時のデータというように、ロウアドレスに割り付けら
れているため、ロウアドレスによって、読み出し方が異
なる。多値動作時の読み出し動作のフローチャートを図
１９（ａ）（ｂ）に示す。
【００８０】第一の多値用ロウアドレスが入力された上
位ビット読み出しの場合には、選択ワード線電位をＶｒ
００（図４３（ｂ）参照）にして読み出すことにより、
図１９（ｂ）のように、ステップＳ４１に示す１回の読
み出し動作Ｒｅａｄ００を行うだけで、“０”又は
“１”の２値データを読み出すことができる。第二の多
値用ロウアドレスが入力された場合には、選択ワード線
電位をＶｒ０１とＶｒ１０（図４３（ｂ）参照）にして
読み出す必要があり、図１９（ａ）に示すステップＳ３
１，Ｓ３２の２回の読み出し動作Ｒｅａｄ０１とＲｅａ
ｄ１０が必要になる。
【００８１】まず、第一の多値用ロウアドレス選択時の
読み出し動作について説明する。この読み出し動作Ｒｅ
ａｄ００のタイミングを図２０に示す。時刻Ｒ７までの
ビット線プリチャージ期間に、ＮＭＯＳトランジスタ４
７、４１、ビット線選択トランジスタ６０をオンさせ
る。ＮＭＯＳトランジスタ４１のゲートには、Ｖｐｒｅ
を印加するため、ビット線ＢＬｅにはＶｐｒｅ−Ｖｔが
プリチャージされる。時刻Ｒ７で、ＮＡＮＤセルユニッ
トのソース側選択トランジスタＳＧ２をオンさせると、
セルのしきい値状態によって、選択ビット線の放電が開
始される。
【００８２】時刻Ｓ４で、ＬＡＴ、ＳＥＮを”Ｌ”レベ
ルにして、ラッチ回路１を非活性状態にし、ＮＭＯＳト
ランジスタ４２をオンさせて、ノードＮ１とＮ４を同電
位にしつつ、ＭＯＳトランジスタ４７をオンしてＶｄｄ
に充電する。時刻Ｓ７で、ＮＭＯＳトランジスタ４１の
ゲートＢＬＣＬＡＭＰをＶｓｅｎにして、ビット線電位
をクランプして読み出す。これにより、前述のように小
振幅Ｖｐｒｅ−Ｖｓｅｎ（約０．４Ｖ）のビット線電位
を、ノードＮ１では増幅して読み出すことができる。そ
の後時刻Ｓ１１、Ｓ１２で、ＳＥＮとＬＡＴを順に”
Ｈ”にして、ラッチ回路１のクロックトインバータを順
に活性化して、ノードＮ１のデータをラッチ回路１に取
り込み保持する。
【００８３】ラッチ回路１に読み出しデータが取り込ま
れた後、１ページ分のラッチ回路１に保持されている読
み出しデータをラッチ回路２に同時に転送する（ステッ
プＳ４２）。１ページが５１２バイトである場合には、
５１２バイト分の各ページバッファにおいて、ラッチ回
路１からラッチ回路２へデータ転送する。このラッチ回
路１からラッチ回路２にデータを転送するタイミングを
図１０（ｂ）に示す。
【００８４】ラッチ回路２は、カラム選択トランジスタ
５１、５２によってデータ入出力バッファ５０に接続さ
れているので、カラムアドレスに従いカラムデコード信
号ＣＳＬが”Ｈ”になると、それぞれのラッチ回路２か
らデータ信号線ｉｏ／ｉｏｎ、データ入出力バッファ５
０を介して外部にデータが出力される。メモリセルアレ
イが図４５（ｂ）のように２アレイで構成されており、
一つのロウアドレスでそれぞれのセルアレイの１ページ
を選択して同時に前述の読み出し動作を行った場合に
は、２ページ分のページバッファにおいて、このデータ
転送を同時に行うことができる。この場合には、データ
転送の後に、まず、セルアレイ１００ａの１ページ分の
データをラッチ回路２から出力した後、セルアレイ１０
０ｂの１ページデータを外部に出力するようデータ入出
力バッファ５０が制御される。
【００８５】この様に、多値動作モードでの第一の多値
用ロウアドレス選択時のデータは、１回の読み出し動作
とデータ転送で、データを外部に出力することができ
る。次に第二の多値用ロウアドレス選択時の読み出し動
作について説明する。第二の多値用ロウアドレス選択時
の読み出し動作は、図１９（ａ）に示すように、ステッ
プＳ３１，Ｓ３２の２回の読み出し動作Ｒｅａｄ０１、
Ｒｅａｄ１０となる。
【００８６】その読み出しＲｅａｄ０１のタイミングを
図２１に示す。選択ワード線電位がＶｒ０１となってい
ることを除くと前述の読み出しＲｅａｄ００と同じであ
るので、詳細な説明を省略する。読み出しＲｅａｄ０１
後は、読み出されたデータはラッチ回路１に保持され
る。続いて、読み出しＲｅａｄ１０を行う。この読み出
しＲｅａｄ１０のタイミングを図２２に示す。
【００８７】選択ワード線電位をＶｒ１０（図４３
（ｂ）参照）にして読み出しを行い、ビット線プリチャ
ージから時刻Ｓ９までは、読み出しＲｅａｄ１０とほぼ
同じである。ただし、Ｒｅａｄ００や、Ｒｅａｄ０１と
異なり、ＣＯＭＲＳＴを”Ｈ”にして、ノードＣＯＭ
を”Ｌ”レベルに保持する。また、Ｒｅａｄ００や、Ｒ
ｅａｄ０１では、ノードＮ３の電位が読み出し動作に関
係しなかったが、Ｒｅａｄ１０では、ノードＮ３の電位
が動作に影響する。Ｒｅａｄ０１に続いて行うＲｅａｄ
１０では、時刻Ｓ４までの間、ラッチ回路１にＲｅａｄ
０１での読み出しデータが保持されている。
【００８８】時刻Ｓ２までの間に、ノードＮ３はＶｄｄ
＋αの電圧に充電されフローティングとなっている。時
刻Ｓ２でＤＴＧがＶｄｄになると、ラッチ回路１のノー
ドＮ１が”Ｈ”ならば、ノードＮ３は、Ｖｄｄ＋αを保
持するが、ノードＮ１が”Ｌ”ならば、ノードＮ３の電
位は放電されて０Ｖとなる。時刻Ｓ７でビット線電位を
増幅した後、時刻Ｓ９でＲＥＧが”Ｈ”レベルになる
と、Ｒｅａｄ０１においてノードＮ１に”Ｈ”をラッチ
していた場合には、Ｎ３が”Ｈ”レベルのためＭＯＳト
ランジスタ４４がオンしてノードＮ１、Ｎ４はノードＣ
ＯＭ側に放電され、時刻Ｓ１２でノードＮ１には”Ｌ”
が取り込まれる。つまり、メモリセルが図４３（ｂ）
の”０１”状態にあった場合には、”１”データであ
る”Ｌ”をＮ１にラッチする。
【００８９】読み出しＲｅａｄ０１において、ノードＮ
１に”Ｌ”をラッチした場合には、時刻Ｓ９でＮＭＯＳ
トランジスタ４４がオンせずノードＮ１、Ｎ４が放電さ
れないため、ビット線電位が増幅されたノードＮ１の電
位を時刻Ｓ１１、Ｓ１２でセンスしてラッチする。Ｒｅ
ａｄ０１、Ｒｅａｄ１０を終了すると、第二の多値用ロ
ウアドレスに対して読み出されたデータがラッチ回路１
に保持されているので、これを図１０（ｂ）に示すタイ
ミングでラッチ回路２にデータ転送して（ステップＳ３
３）、ラッチ回路２から外部へのデータ出力を可能な状
態にして終了する。
【００９０】以上の多値動作モードの読み出し中の状態
を図３８〜図４１に示す。図３８は、上位ビット読み出
し動作時であり、図３９〜４１は下位ビット読み出し時
である。また図４０，４１はそれぞれ、１回目の下位ビ
ット読み出し結果のノードＮ１が“Ｈ”，“Ｌ”のとき
の第２回目の下位ビット読み出し動作を示している。
【００９１】次に、実効書き込み速度向上のために、ラ
ッチ回路２をキャッシュとして使用する場合の説明をす
る。このときの、メモリセルセルのＶｔ分布とデータの
関係は、図２３のようになっている。読み出し時には、
１回の読み出し動作ですむため、選択ワード線電圧を、
図２３のＶｒ０にすることを除いては、前述の読み出し
Ｒｅａｄ００と同様の制御で読み出しを行う。
【００９２】図２４に、キャッシュを使った読み出し動
作のタイミング図を示す。図２４（ａ）は、１アレイの
みでの読み出し動作である。まず、読み出しコマンド０
０Ｈを受け付け、第一のロウアドレスを入力した後に、
Ｒｅａｄｙ／／Ｂｕｓｙ（以後Ｒ／ＢＢとする）を”
Ｌ”、つまりビジー状態を出力して“ページ読み出し
１”を行う。このページ読み出し１は、前述の読み出し
Ｒｅａｄ００と同様の読み出し動作である。ページ読み
出し１が終了すると、読み出された第一のロウアドレス
に対応する５１２バイトのデータが、個々のページバッ
ファのラッチ回路１に保持されているため、前述のデー
タ転送でラッチ回路１のデータをラッチ回路２に転送す
る。
【００９３】その後、 Ｒ／ＢＢを”Ｈ”、つまりレデ
ィ状態にすると、読み出しイネーブル信号ＲｅａｄＥｎ
ａｂｌｅＢによって、シリアルデータ出力が可能にな
り、ＲｅａｄＥｎａｂｌ信号に同期して第一のロウアド
レスに対応するデータがデータ入出力端子に出力され
る。また、内部では、第二のロウアドレスが選択され、
“ページ読み出し２”が実行される。この時、内部のＲ
／ＢＢは”Ｌ”、つまりＢｕｓｙになる。
【００９４】ラッチ回路２からシリアルデータ出力１が
終了しないと、ページ読み出し２の結果であるラッチ回
路１のデータをラッチ回路２に転送できないので、シリ
アル出力１の終了を検出して、Ｒ／ＢＢを”Ｌ”、つま
りＢｕｓｙにして、ラッチ回路１からラッチ回路２のデ
ータ転送を行う。データ転送が終了したら、再び、Ｒ／
ＢＢを”Ｈ”、つまり、Ｒｅａｄｙにしてシリアルデー
タ出力２を開始するとともに、第三のロウアドレスを選
択して、“ページ読み出し３”を内部で実行する。
【００９５】この読み出し動作により第一のロウアドレ
スに対応するデータを出力中に、第二のロウアドレスの
読み出し動作を行うために、シリアルデータ出力１とシ
リアルデータ出力２の間の時間ｔｄｂを短縮できる。１
ページ容量を５１２バイトとし、ページ読み出し時間を
１０ｕｓ、シリアルデータ出力サイクルを５０ｎｓとす
ると、従来の実効読み出し速度は、１４ＭＢｙｔｅ／ｓ
であった。これに対してこの実施の形態によれば、例え
ば、ｔｄｂ＝１ｕｓとすると、最高で実効読み出し速度
が１９ＭＢｙｔｅ／ｓと高速化できる。
【００９６】ここで、Ｒ／ＢＢは、このフラッシュＥＥ
ＰＲＯＭを使用するユーザーが、データの入出力が可能
か否かを判断するＲｅａｄｙ／／Ｂｕｓｙ信号である
が、図２４に示した内部Ｒ／ＢＢは、図１のブロック図
に示した制御回路１１０が動作制御を判断するフラグ信
号であることを意味している。後述の動作においても同
様である。
【００９７】図２４（ｂ）は、２アレイ構成である場合
に、２アレイで同時に、読み出しを行う場合を示してい
る。読み出しコマンド００Ｈ、アドレス入力の後、セル
アレイ１００ａでは、入力された第一のロウアドレスに
対して“ページ読み出し１”を行う。セルアレイ１００
ｂにおいても、同様に第一のロウアドレスに対して“ペ
ージ読み出し２”を行う。この場合、第１のロウアドレ
スに対して、２ページが選択されることになり、チップ
外部にはページ容量が２倍になって見えることになる。
図２４（ａ）と同様、それぞれの読み出しが終了し、デ
ータ転送するまでは、Ｒ／ＢＢは”Ｌ”つまり、Ｂｕｓ
ｙである。
【００９８】この場合、データ出力時には、セルアレイ
１００ａの“データ出力１”、セルアレイ１００ｂの
“データ出力２”を順に行う。データ出力が始まると、
第二のロウアドレスが選択されて、セルアレイ１００ａ
では、“ページ読み出し３”、セルアレイ１００ｂで
は、“ページ読み出し４”を行う。この場合もｔｄｂ＝
１ｕｓとして、実効読み出し速度を比較してみると、従
来は、１７ＭＢｙｔｅ／ｓであったが、最高で２０ＭＢ
ｙｔｅ／ｓに向上することができる。
【００９９】次に、キャッシュを使った書き込み動作に
ついて、図２５を用いて説明する。ここでは、図４５
（ｂ）のようにセルアレイ１００ａ、１００ｂで同時に
書き込みをする場合について示す。
【０１００】データ入力コマンド８０Ｈ、アドレス入力
の後に、まず、セルアレイ１００ａで第一のロウアドレ
スに対応する書き込みデータ（Ｄａｔａ１）を入力し
（“Ｌｏａｄ１”）、続いて、同様にセルアレイ１００
ｂに対しても、８０Ｈ、アドレス入力の後に、第二のロ
ウアドレスに対応する書き込みデータ入力を行う（“Ｌ
ｏａｄ２”）を行う。２つのセルアレイで同時に書き込
みを行うため、１０Ｈｄはダミーの書き込み実行コマン
ドで実際には書き込み動作に入らない。また、連続した
データロード“Ｌｏａｄ３”，“Ｌｏａｄ４”を可能に
するため、Ｒ／ＢＢはＢｕｓｙ信号”Ｌ”を出力して、
すぐに擬似的なＲｅａｄｙ信号”Ｈ”を出力する。最初
のデータ入力コマンド８０Ｈ時の後に、全てのページバ
ッファにおいてキャッシュとなるラッチ回路２をリセッ
トする（図中のＣ．Ｒｓｔ）。
【０１０１】図２のＰＭＯＳトランジスタ８２は、この
時ラッチ回路２をリセットするためのトランジスタであ
る。データロード“Ｌｏａｄ２”の後の書き込み実行コ
マンド１０Ｈｃで、二つのセルアレイで同時に書き込み
が開始される。ここで、各ページバッファのラッチ回路
２からラッチ回路１へデータ転送を行い、その後、前述
の書き込みパルス印加動作および、書き込みベリファイ
リードを行う。
【０１０２】データ転送は、図１０（ａ）に示したタイ
ミングで実行し、書き込みパルス印加動作は、図１１に
示したタイミングで実行し、書き込みベリファイリード
は、選択ワード線電圧をＶｖ０にして、図１３のベリフ
ァイ読み出しＶｅｒｉｆｙ１０と同様のタイミングで実
行する。
【０１０３】この間、内部では、書き込み実行中となる
ため、内部のＲ／ＢＢはＢｕｓｙ状態”Ｌ”になってい
る。前述のように、データ転送後は、全てのラッチ回路
２は、書き込みパルス印加動作とは切り離された状態に
なっているため、Ｒ／ＢＢには擬似的なＲｅａｄｙ状態
の”Ｈ”を出力し、ラッチ回路２に対するデータロード
を可能にする。
【０１０４】データロード“Ｌｏａｄ４”の後、再び、
書き込み実行コマンド１０Ｈｃを入力すると、この時、
Ｄａｔａ１、Ｄａｔａ２の同時書き込みが終了していな
ければ、この時ラッチ回路２に保持されているＤａｔａ
３、Ｄａｔａ４のデータをラッチ回路１にデータ転送で
きないため、Ｄａｔａ１とＤａｔａ２の書き込みが終了
し、内部のＲ／ＢＢがＲｅａｄｙ”Ｈ”になってから、
データ転送を行う。それから、Ｄａｔａ３、Ｄａｔａ４
の書き込みを実行するとともに、外部のＲ／ＢＢにはＲ
ｅａｄｙ”Ｈ”を出力し、再び、ラッチ回路２へのデー
タロードを可能にする。
【０１０５】また、読み出しの場合に説明したように、
一つのロウアドレスに対して二つ以上のアレイでそれぞ
れ１ページずつ選択されるような構成であってもよい。
その場合のキャッシュを使った書き込み動作を図２５
（ｂ）に示す。セルアレイ１００ａのデータロードＬｏ
ａｄ１に続いて、セルアレイ１００ｂのデータロードＬ
ｏａｄ１が実行される。この場合には、書き込み実行コ
マンド１０Ｈｃによって、内部ではＤａｔａ１とＤａｔ
ａ２の書き込み動作を開始し、外部では次のデータロー
ドを可能にする。また、１アレイ構成にキャッシュを使
った場合の書き込み動作を、図２５（ｃ）に示す。この
場合も、コマンド１０Ｈｃで内部での書き込み動作実行
と、外部のデータロードが可能な状態に制御される。
（ｂ），（ｃ）の場合も（ａ）と同様に、キャッシュ
(ラッチ回路２）にロードしたデータをラッチ回路１に
転送できるのは、内部Ｒ／ＢＢがＲｅａｄｙ状態になっ
てからである。
【０１０６】実効書き込み速度は次のようになる。シリ
アルデータ入力サイクルを５０ｎｓ、１ページを５１２
バイト、１ページ分の書き込みが終了する時間を２００
ｕｓとすると、キャッシュを用いない場合、２アレイ構
成の同時書き込みであっても、４．１ＭＢｙｔｅ／ｓで
ある。これに対してこの実施の形態のようにキャッシュ
を使った場合には、２ページ分のデータロード時間が書
き込み時間に隠れて見えなくなるため、５．１ＭＢｙｔ
ｅ／ｓとなる。更に４アレイ構成の同時書き込みの場合
には、従来の６．８ＭＢｙｔｅ／ｓに対し、１０ＭＢｙ
ｔｅ／ｓと非常に効果が大きくなる。
【０１０７】図２のページバッファは、このように多値
動作を可能にするばかりでなく、２値動作においては、
実効書き込み速度や、読み出し速度を向上させるキャッ
シュ機能も実現が可能である。また、図２の構成では、
ラッチ回路２とＮＭＯＳトランジスタ３０を省略する
と、ほとんど２値動作用のページバッファと同じ構成に
なる。ノードＣＯＭに接続されたＰＭＯＳトランジスタ
９０と、ＮＭＯＳトランジスタ９１は、複数のページバ
ッファで共有すればよく、例えば、Ｉ／Ｏ数と同じであ
る８個のページバッファで１個づつあれば良い。したが
って、この回路は、非常に簡単な方法で多値動作とキャ
ッシュ機能を実現したことになる。また同じ回路構成で
多値動作とキャッシュ機能に対応しているため、読み出
しや書き込み動作の制御を変更することで、両機能の切
り換えが可能である。その制御は、制御回路１１０によ
り行われているため、コマンド入力及によって制御方法
及びアドレス空間を変更し、時間的に、多値動作機能を
実現したり、２値動作時にキャッシュ機能を実現するよ
うな切り換えが可能になる。
【０１０８】［実施の形態２］前述のキャッシュ動作に
おいては、２アレイ構成の場合について説明し、キャッ
シュとなるラッチ回路２のリセットに関しては、２ペー
ジ分のデータをロードする前のアドレス入力時に行って
いた。例えば、図２５の“Ｌｏａｄ１”前のアドレス入
力時、“Ｌｏａｄ３”のアドレス入力時にリセットを行
っていた。データロードをする前には必ず、ラッチ回路
２をリセット状態にしておく必要があるが、データ転送
後に書き込み動作が開始されて、その間に実行されるデ
ータロードコマンド後にラッチ回路２をリセットするこ
とにすると、データロードコマンドが入るタイミングが
不定になるため、書き込み動作中の任意のタイミング
で、ラッチ回路２のリセット動作が入ってしまうおそれ
がある。この場合、書き込みベリファイリードのセンス
動作をしている最中にラッチ回路２のリセット動作によ
る電源ノイズが入る可能性があるため、好ましくない。
【０１０９】そこで、図２６に示すようにラッチ回路２
からラッチ回路１へのデータ転送後に、続けてラッチ回
路２のリセット動作を行うと良い。つまり、ラッチ回路
２のリセット動作は、常に書き込み動作前に実行される
ことになる。しかしながら、一番最初のデータロード前
には、ラッチ回路２のリセットが必要となるので、内部
Ｒ／ＢＢとの関係で、書き込み動作が実行中の間に入る
８０Ｈ、アドレス入力時においては、リセットしないよ
うにすることで、書き込み中に不定のタイミングで行わ
れていたラッチ回路２のリセットを無くすことができ
る。
【０１１０】この場合のキャッシュを使った書き込み動
作を図２７に示す。図２７では、図２５（ａ）の場合に
適用した場合を示しているが、図２５（ｂ），（ｃ）の
場合でも同様の制御が可能である。２ページ分のデータ
ロード“Ｌｏａｄ１”，“Ｌｏａｄ２”の後、２ページ
同時の書き込み動作を開始し、ラッチ回路２からラッチ
回路１へのデータ転送、ラッチ回路２のリセット（Ｃ．
Ｒｓｔ）を終えたところで、Ｒ／ＢＢを擬似的なＲｅａ
ｄｙ状態”Ｈ”にする。その後受付可能となった、Ｄａ
ｔａ１、Ｄａｔａ２の書き込み中のデータロードコマン
ドのタイミングｔ１や、その後のｔ２が変化しても、ラ
ッチ回路２へのリセットは常に、書き込み動作前にしか
入らない。よって、キャッシュを使用した書き込みにお
いて、不要な電源ノイズを減らすことができる。
【０１１１】［実施の形態３］実施の形態１では、図２
の書き換え／読み出し回路（ページバッファ）１４０に
より、２ビットの論理データを一つの不揮発性メモリセ
ルに記憶する多値動作と、２値動作の場合のキャッシュ
動作と切り換え可能であることを説明した。しかし、多
値動作中においても、ラッチ回路２を使用していない期
間にこのラッチ回路２を利用したキャッシュ動作が可能
である。
【０１１２】例えば、多値動作モードの読み出し動作に
おいては、ラッチ回路２は使用していない。したがっ
て、図２８（ａ）に示すように、ラッチ回路１を含むメ
イン書き換え／読み出し回路がが選択ビット線に接続さ
れて読み出し動作を行っている間に、ラッチ回路２から
は、データ出力が可能である。同様に、多値動作モード
の第二の多値用ロウアドレス選択時の書き込み動作にお
いては、ラッチ回路２を使用しない。このため、図２８
（ｂ）のように、書き込み中に、ラッチ回路２へ次の書
き込みデータをロードすることができる。しかし、第一
の多値用ロウアドレス選択時の書き込みにおいては、ラ
ッチ回路２に第二の多値用ロウアドレス選択時のデータ
を前述の内部データロードにより読み出し、保持したま
ま書き込み動作を行うため、キャッシュ機能を使うこと
ができない。
【０１１３】上述した多値動作モード時のキャッシュを
使った書き込み動作を図２９に示す。図中、“下位Ｄａ
ｔａ”とは、第二の多値用ロウアドレスに対応する書き
込みデータを意味し、“上位Ｄａｔａ”とは、第一の多
値用ロウアドレスに対応する書き込みデータを意味して
いる。
【０１１４】図２９ではまず、データロード“Ｌｏａｄ
１”、“Ｌｏａｄ２”で第二の多値用ロウアドレスに対
応する書き込みデータである下位Ｄａｔａ１、下位Ｄａ
ｔａ２を順次入力する。１回目の書き込み実行コマンド
１０Ｈｃが入力されると、２アレイで同時にラッチ回路
２からラッチ回路１にデータ転送して、内部では第二の
多値用ロウアドレスに対応する書き込み動作を実行す
る。その間に、次のデータロード“Ｌｏａｄ３”、“Ｌ
ｏａｄ４”を行う。図２９では、これらのデータロード
で、第一の多値用ロウアドレスに対応する書き込みデー
タである上位Ｄａｔａ１、上位Ｄａｔａ２を入力してい
る。
【０１１５】先の第二の多値用ロウアドレスに対応する
の書き込み動作が終了すると、第一の多値用ロウアドレ
スに対応する書き込みデータをラッチ回路２からラッチ
回路１に転送し書き込みを開始する。第一の多値用ロウ
アドレスに対応する書き込みでは、図２９には示してい
ないが、前述の内部データロードによって、ラッチ回路
２には第二の多値用ロウアドレスに対応するデータがメ
モリセルから読み出されて保持されている。よって、上
位ビット（第一の多値用ロウアドレス選択時）の書き込
みが終了するまで、次のデータロードはできなくなって
いる。したがって、この場合、連続した書き込みを行っ
ていくと、書き込みを行うロウアドレスよって、キャッ
シュ機能が使える場合と使えない場合とがあるが、半分
のデータロード時間がキャッシュ動作によって、省略で
きる。
【０１１６】多値動作モードの書き込み時間が長いため
に、１ビットの論理データを一つの不揮発性メモリセル
に記憶する通常の２値動作モードに比べると効果は小さ
いが、この実施の形態によっても半分のデータロード時
間が省略できるので、実効書き込み速度が向上する効果
がある。
【０１１７】［実施の形態４］図３０は、キャッシュと
なるラッチ回路２の接続状態を図２とは異ならせた実施
の形態の書き換え／読み出し回路１４０を示している。
この場合、スイッチ素子であるＮＭＯＳトランジスタ３
１は、第１のラッチ回路１のノードＮ１と第２のラッチ
回路２のノードＮ５の間に介在させている。
【０１１８】このような接続とした場合、多値動作機能
はないが、前述のキャッシュ機能が実現できる。ラッチ
回路１とラッチ回路２との間でデータ転送する場合に
は、ＭＯＳトランジスタ３１を”Ｌ”レベル、”Ｈ”レ
ベル転送可能な導通状態に制御すればよい。キャッシュ
機能としては、前述の動作と同じである。
【０１１９】［実施の形態５］ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭでは、ページ内５１２バイトのセルが全て書
き込めるまで、書き込みパルス印加動作と書き込みベリ
ファイリードを繰り返し実行する。図１４に示す選択ワ
ード線の印加電圧波形は、書き込みパルス印加動作と書
き込みベリファイのサイクルを繰り返す間、書き込み電
圧Ｖｐｇｍを徐々に増加していく、ステップアップパル
ス書き込みを示している。この動作は、制御回路により
自動的に実行されているが、ページバッファ１４０を図
２の構成にすることによって、途中で中断して、その時
のセル電流を測定することが可能である。
【０１２０】前述のように、２値動作時の書き込みベリ
ファイ動作は、メイン書き換え／読み出し回路部１０で
制御しており、書き込みベリファイ読み出し後のデータ
はラッチ回路１に保持されている。そこで、１回の書き
込みパルス印加動作と書き込みベリファイ読み出しのサ
イクルが終了した後、ベリファイ結果に応じて次の書き
込みパルス印加動作を実行する通常の書き込み制御を中
断して、書き込み中のラッチ回路１のデータを壊すこと
なく、セル電流の測定を行うテスト動作が可能である。
【０１２１】このセル電流の測定時には、スイッチ素子
４２を非導通状態にするためＢＬＣＤを”Ｌ”にしてラ
ッチ回路１のデータを保持し、ＣＳＥＮとＣＬＡＴを”
Ｌ”、同時にＣＳＥＮＢとＣＬＡＴＢを”Ｈ”にしてラ
ッチ回路２を非活性状態にして、選択ビット線からデー
タ線ｉｏまでの全ての転送スイッチ、即ちビット線選択
トランジスタ６０、転送トランジスタ４１，３０、カラ
ムゲートトランジスタ５１を導通状態にし、データ信号
線ｉｏから外部データ入出力端子間も導通状態にする。
このようにすることよって、セル電流を外部データ入出
力端子から測定することができる。
【０１２２】この動作を、従来法の場合の図３１（ａ）
と対応させて、図３１（ｂ）に示す。従来のテストモー
ドおいても、書込み電圧の設定や、書込みだけ行う動作
モード、セル電流の測定モードなどがあり、図３１
（ａ）のように類似の動作は可能であった。しかし従来
は、セル電流測定モードを入れると、書き込みベリファ
イ結果が保持されているラッチ回路１のデータを壊して
しまうために、セル電流とベリファイ結果の判定の相関
関係まで確認する場合には、ベリファイ結果をラッチ回
路１から読み出し、セル電流の読み出しを終えた後に再
びベリファイ結果をデータロードしてから次の書き込み
行うなど、複雑な制御が必要であった。また、書き込み
動作毎に設定された電圧まで昇圧するために、図３１
（ａ）に示すように、選択ワード線電圧の立ち上がり特
性に、昇圧回路の立ち上がり特性が影響するため、選択
ワード線に印加される電圧波形も変わってしまう場合が
ある。それに対して、図３１（ｂ）の本実施の形態で
は、書き込み中のベリファイ結果等を保持したまま、書
き込みサイクルを一時中断してセル電流測定モードを行
うことができる。セル電流測定終了後には、次のサイク
ルの書き込みを再開することが可能である。
【０１２３】［実施の形態６］図４６は、多値論理動作
とキャッシュ機能を実現するためのページバッファ１４
０の他の構成例である。図２の構成と異なり、この実施
の形態では、第１のラッチ回路１と第２のラッチ回路２
の間のデータ授受は、第１のラッチ回路１のノードＮ２
と第２のラッチ回路２のノードＮ６の間に直列に介在さ
せたＮＭＯＳトランジスタ２０３，２０４により行うよ
うになっている。
【０１２４】一端が選択ビット線に接続されるクランプ
用ＮＭＯＳトランジスタ４１ｂの他端は、センスノード
Ｎ４ｂである。このセンスノードＮ４ｂは、図２の場合
のように直接に第１のラッチ回路１のノードＮ１には接
続されることはなく、センス用のＮＭＯＳトランジスタ
２０１のゲートに接続される。ＮＭＯＳトランジスタ２
０１のソースは接地され、ドレインがＮＭＯＳトランジ
スタ２０２，２０３を介してそれぞれ第１のラッチ回路
１のノードＮ１，Ｎ２に接続される。
【０１２５】即ちクランプ用ＮＭＯＳトランジスタ４１
ｂによりセンスノードＮ４ｂに読み出されたデータによ
り、センス用ＮＭＯＳトランジスタ２０１がオン又はオ
フとなる。このトランジスタ２０１の状態は、信号ＢＬ
ＳＥＮ０又はＢＬＳＥＮ１により選択的に活性化される
ＮＭＯＳトランジスタ２０２又は２０３を介して、ノー
ドＮ１又はＮ２に転送される。これによりセンスデータ
がラッチ回路１に読み出される。また、ラッチ回路１，
２間のデータ授受は、信号ＢＬＳＥＮ１，２によりオン
駆動されるＮＭＯＳトランジスタ２０３，２０４を介し
てノードＮ２，Ｎ６間で行われる。
【０１２６】データ書き込み時、第１のラッチ回路１の
保持データに応じて、ノードＮ１の電位を選択ビット線
に転送するためのＮＭＯＳトランジスタ４２ｂは、クラ
ンプ用ＮＭＯＳトランジスタ４１ｂとは別の経路に配置
されている。また、第２のラッチ回路２のノードＮ５
は、ＮＭＯＳトランジスタ３０ｂを介してセンスノード
Ｎ４ｂに接続されている。このＮＭＯＳトランジスタ３
０ｂは、多値論理動作モードにおいて、第２のラッチ回
路２の保持データに応じて選択ビット線のプリチャージ
を行う場合に導通させるものである。またセンスノード
Ｎ４ｂには、このセンスノードＮ４ｂの電位を容量カッ
プリングにより制御可能とするために、一端を制御端子
ＣＡＰＧとするキャパシタ４８が接続されている。
【０１２７】このページバッファ１４０を用いた場合の
多値論理動作を説明する。多値論理動作のメモリセルの
しきい値電圧Ｖｔとデータの関係は、図４３（ｂ）の関
係を用いる。書き込み動作については、第一ビット（上
位ビット）の書き込み動作、及び第二ビット（下位ビッ
ト）の書き込み動作とも、その動作フローは先の実施の
形態の図９と同じである。読み出し動作に関しては、図
４７に示すように、先の実施の形態の図９とは、第二ビ
ットの読み出し動作が異なる。即ち、選択ワード線にＶ
ｒ１０を印加するＲｅａｄ１０が先になり（ステップＳ
３１’）、続いて、選択ワード線にＶｒ０１を印加する
Ｒｅａｄ０１が実行される（ステップＳ３２’）。それ
以外は、図１９と変わらない。
【０１２８】具体的に、書き込み及び書き込みベリファ
イ読み出し動作を、図９を参照しながら説明する。ま
ず、下位ビット（第二ビット）について説明すると、デ
ータ入力端子からデータ信号線ｉｏ，ｉｏｎを介して第
２のラッチ回路２に書き込みデータを入力する（Ｓ１
１）。そして、先の実施の形態と同様に、その書き込み
データを第２のラッチ回路２から第１のラッチ回路１に
転送する（Ｓ１２）。
【０１２９】このとき、第１のラッチ回路１の制御信号
ＳＥＮ，ＬＡＴを“Ｈ”、ＳＥＮＢ，ＬＡＴＢを“Ｌ”
として、クロックトインバータＣＩ１，ＣＩ２を非活性
にした状態で、制御信号ＢＬＳＥＮ１，ＢＬＳＥＮ２を
“Ｈ”にする。これにより、オンしたＮＭＯＳトランジ
スタ２０３，２０４を介して、ラッチ回路２のノードＮ
６の電位をラッチ回路１のノードＮ２に転送した後、ク
ロックトインバータＣＩ１，ＣＩ２の順に活性化して、
転送されたデータを保持する。第１のラッチ回路１から
第２のラッチ回路２にデータを転送する場合も同様に、
第２のラッチ回路２を非活性にしてから、データ転送を
行う。
【０１３０】次に書き込みパルス印加動作を行う（Ｓ１
３）。この書き込みパルス印加動作では、このページバ
ッファ１４０の場合、ＮＭＯＳトランジスタ４２ｂをオ
ンにして、第１のラッチ回路１のノードＮ１のデータを
選択ビット線に転送する。このとき、ノードＮ１の
“Ｌ”レベル（０Ｖ），“Ｈ”レベル（Ｖｄｄ）をレベ
ル低下なく転送するためには、ＮＭＯＳトランジスタ４
２ｂのゲートに与える制御信号ＢＬＣＤには、Ｖｄｄよ
り昇圧された電位を用いることが好ましい。
【０１３１】書き込み動作後、選択ワード線に、図４３
に示す電圧Ｖｖ１０を印加して、書き込みベリファイ読
み出しＶｅｒｉｆｙ１０を行う（Ｓ１４）。図４８は、
第１のラッチ回路１のノードＮ１に“Ｌ”データがある
場合の動作状態を示している。ベリファイ読み出しのた
めのビット線プリチャージは、プリチャージ用ＮＭＯＳ
トランジスタ４７ｂをオン、更にクランプ用ＮＭＯＳト
ランジスタ４１ｂをオンにして行う。ＮＭＯＳトランジ
スタ４１ｂを用いたビット線データセンスの動作は先の
実施の形態と同様である。
【０１３２】図４８中のリセット動作は、通常の読み出
し動作で必要な動作であり、センスデータをラッチ回路
に取り込む前にラッチの状態をリセットする動作であ
る。書き込みベリファイ読み出しの動作では、このリセ
ット動作は行わない。
【０１３３】ノードＮ４ｂに増幅された読み出しデータ
電位が現れた後、これを制御信号ＢＬＳＥＮ１を
“Ｈ”、従ってＮＭＯＳトランジスタ２０３をオンする
ことにより、二値データとして第１のラッチ回路１に取
り込む。即ち、ノードＮ４ｂの電位がＶｄｄに近いレベ
ルの場合、センス用ＮＭＯＳトランジスタ２０１がオン
し、ＮＭＯＳトランジスタ２０３，２０１を介してノー
ドＮ２の電位が“Ｌ”レベルに引き下げられる。ノード
Ｎ４ｂの電位が低い場合には、ＮＭＯＳトランジスタ２
０１はオンせず、或いはオン抵抗が高く、ラッチ回路１
のノードＮ２の電位は保持される。
【０１３４】以上の動作は、第１のラッチ回路１が活性
状態において行われる。そしてこの動作が確実に行われ
るためには、ＮＭＯＳトランジスタ２０１，２０２，２
０３，２０４のオン抵抗が、ラッチ回路１を構成するＰ
ＭＯＳトランジスタ１１，１３，１５，１７より十分に
小さくなるように、トランジスタサイズを設定すること
が好ましい。
【０１３５】選択セルに対して読み出しを行い、書き込
みパルス印加後のメモリセルのしきい値が高くなること
によってビット線の放電が行われず、ビット線電位が
“Ｈ”を保持することにより、第１のラッチ回路１のノ
ードＮ２に“Ｌ”が取り込まれれば、書き込み終了とな
る。一方、メモリセルのしきい値が書き込みパルス印加
後も低い場合にはビット線が放電され、ベリファイ読み
出しでラッチ回路１のノードＮ２は“Ｈ”を保持する。
このときは、ノードＮ２が“Ｌ”になるまで、書き込み
パルス印加とベリファイ読み出しを繰り返す。
【０１３６】図４９は、図４８に対して、第１のラッチ
回路１のノードＮ１に“Ｈ”データがある場合（“１”
書き込みの場合、即ち非書き込みの場合）の状態を示し
ている。このとき、書き込みパルス印加でメモリセルの
しきい値変化を起こさないため、書き込みベリファイ読
み出しの結果を無視できる。第１のラッチ回路１のノー
ドＮ２は最初から“Ｌ”レベルであり、ビット線のセン
スデータを第１のラッチ回路１に取り込む動作で状態変
化はない。
【０１３７】先の実施の形態と同様に、１ページ分の同
時書き込みにおいて、全てのページバッファにおいて、
第１のラッチ回路１のノードＮ２が“Ｌ”、ノードＮ１
が“Ｈ”になるまで、書き込み動作とベリファイ読み出
し動作が繰り返される。そして全てのセルの書き込みを
判定して（Ｓ１５）、書き込み終了となる。
【０１３８】次に、上位ビット（第一ビット）の書き込
み動作について、図９（ｂ）を参照して説明する。各ペ
ージバッファにおいて、上位ビットのデータをＩ／Ｏ信
号線を介して第２のラッチ回路２に書き込み（Ｓ２
１）、その後この書き込みデータを第１のラッチ回路１
に転送する（Ｓ２２）。次に、内部データロードを行う
（Ｓ２３）。この内部データロードは、先の実施の形態
で説明したように、既にメモリセルに書き込まれている
下位ビットデータを、第２のラッチ回路２に読み出す動
作である。
【０１３９】先の実施の形態と同様に、一つのメモリセ
ルに記憶される第一ビットと第二ビットのデータは、第
一の多値用ロウアドレスと第二の多値用ロウアドレスに
対応している。そして、第一の多値用ロウアドレスと第
二の多値用ロウアドレスが選択するワード線及びメモリ
セルは同じものとする。
【０１４０】図５０は、内部データロード時の動作状態
を示している。ビット線プリチャージからビット線電位
のセンスまでの間に、第２のラッチ回路２のリセットが
行われる。即ち、リセット用ＮＭＯＳトランジスタ８４
をオンすることにより、ノードＮ５を“Ｌ”、ノードＮ
６を“Ｈ”の状態にリセットする。この後、選択ワード
線に図４３（ｂ）に示す読み出し電圧Ｖｒ１０を与え、
ビット線電位をノードＮ４ｂに読み出す。そして、制御
信号ＢＬＳＥＮ２を“Ｈ”にして、ＮＭＯＳトランジス
タ２０４をオンさせることにより、ノードＮ４ｂのセン
ス結果を、第２のラッチ回路２に取り込む。選択セルが
“１１”であれば、ノードＮ５が“Ｌ”になり、選択セ
ルが“１０”であれば、ノードＮ５が“Ｈ”になる。
【０１４１】そして、書き込みパルス印加動作（Ｓ２
４）の後、“００”に対する書き込みベリファイ読み出
しＶｅｒｉｆｙ００を行い（Ｓ２５）、続いて“０１”
に対する書き込みベリファイベリファイＶｅｒｉｆｙ０
１を行う（Ｓ２６）。
【０１４２】図５１は、“１１”状態のセルから、第一
ビットの“０”書き込みの動作を行う場合の状態変化を
示している。“０”書き込みのため書き込み開始時の第
１のラッチ回路１のノードＮ１は“Ｌ”になっている。
ベリファイ読み出しＶｅｒｉｆｙ００においては、ビッ
ト線プリチャージを第２のラッチ回路２のノードＮ５か
ら行う。このとき、第２のラッチ回路２のノードＮ５と
第１のラッチ回路１側のノードＮ４ｂとの間に介在させ
たＮＭＯＳトランジスタ３０ｂをオンにし、更にＮＭＯ
Ｓトランジスタ４１ｂをオンにする。トランジスタ３０
ｂのゲートには、“Ｈ”レベルＶｄｄを電位低下なしに
転送できる昇圧電位が与えられ、トランジスタ４１ｂの
ゲートには読み出し動作時のビット線プリチャージ電位
を決めるＶｐｒｅが与えられる。
【０１４３】前述の内部データロードで、“１１”セル
を読み出した場合は、ノードＮ５に“Ｌ”レベルを保持
しているので、ビット線は０Ｖにプリチャージされる。
従って、ベリファイ読み出しＶｅｒｉｆｙ００により、
ノードＮ４ｂに現れるビット線電位センス結果は“Ｌ”
である。このとき、ＮＭＯＳトランジスタ２０３をオン
にしても、第１のラッチ回路１の保持データは変化しな
い。
【０１４４】次のベリファイ読み出しＶｅｒｙｆｙ０１
では、ビット線プリチャージをＮＭＯＳトランジスタ４
７ｂにより行う。即ち通常の読み出し時にビット線プリ
チャージと同様に、ノードＮ４ｂをＶｄｄにして、ビッ
ト線をプリチャージする。この場合、書き込みパルス印
加後の選択セルのしきい値に応じたビット線電位がノー
ドＮ４ｂに読み出される。従って、ＮＭＯＳトランジス
タ２０３をオンにすると、ベリファイ読み出し結果が、
第１のラッチ回路１に取り込まれる。“１１”セルから
“０１”セルへの書き込みの場合、ベリファイ読み出し
Ｖｅｒｉｆｙ０１において、第１のラッチ回路１のノー
ドＮ１に“Ｈ”が取り込まれれば、書き込み終了とな
る。
【０１４５】図５２は、“１０”状態のセルから、第一
ビットの“０”書き込みの動作を行う場合の状態変化を
示している。“０”書き込みのため書き込み開始時の第
１のラッチ回路１のノードＮ１は“Ｌ”になっている。
ベリファイ読み出しＶｅｒｉｆｙ００においては、ビッ
ト線プリチャージを第２のラッチ回路２のノードＮ５か
ら行う。このとき、第２のラッチ回路２のノードＮ５と
第１のラッチ回路１側のノードＮ４ｂとの間に介在させ
たＮＭＯＳトランジスタ３０ｂをオンにし、更にＮＭＯ
Ｓトランジスタ４１ｂをオンにする。このとき、前述の
ようにトランジスタ４１ｂのゲートには、Ｖｐｒｅが与
えられる。
【０１４６】“１１”セルからの書き込みと異なり、
“０１”セルの場合は、ノードＮ５が“Ｈ”レベルであ
り、通常の読み出しの場合と同様にビット線プリチャー
ジが行われる。その後、書き込みパルス印加動作後の選
択セルのしきい値に応じてビット線電位がノードＮ４ｂ
に読み出される。このデータが、ＮＭＯＳトランジスタ
２０３をオンにすることにより、第１のラッチ回路１に
取り込まれる。
【０１４７】“１０”セルから“００”セルへの書き込
みの場合、ベリファイ読み出しＶｅｒｉｆｙ００におい
て、第１のラッチ回路１のノードＮ１に“Ｈ”が取り込
まれれば、書き込み終了となる。続いて、ベリファイ読
み出しＶｅｒｉｆｙ０１を行うが、この場合図４３
（ｂ）に示すように、選択ワード線の読み出し電圧Ｖｖ
０１が高い。従って、“００”セルはこのベリファイ読
み出しでオンして、ビット線が“Ｌ”電位になり、ノー
ドＮ４ｂに現れるセンスデータは“Ｌ”になる。これに
より、第１のラッチ回路１にデータ取り込みを行っても
状態変化はない。以上により、ベリファイ読み出しＶｅ
ｒｉｆｙ０１において、書き込みが終了したものは、ノ
ードＮ１に“Ｈ”が保持され、未終了のものはノードＮ
１に“Ｌ”が保持される。
【０１４８】図５３及び図５４はそれぞれ、“１１”セ
ル及び“１０”セルからの“１”書き込みの動作の状態
変化を示す。“０”書き込みの場合と同様に、書き込み
パルス印加の後、書き込みベリファイ読み出しＶｅｒｉ
ｆｙ００，Ｖｅｒｉｆｙ０１が順次行われるが、第１の
ラッチ回路１のノードＮ１には“Ｈ”レベルが保持さ
れ、ノードＮ２には“Ｌ”が保持されている。従って、
ベリファイ読み出し時、ＮＭＯＳトランジスタ２０３を
オンにしても、第１のラッチ回路１の状態変化はない。
そして、全てのページバッファのノードＮ１が“Ｈ”に
なることが判定されるまで（Ｓ２７）、書き込みとベリ
ファイ読み出しを繰り返して、書き込みを終了する。
【０１４９】次に、図４６のページバッファ１４０を用
いた、多値データの通常の読み出し動作を説明する。図
５５は、第一ビットの読み出し動作時の状態変化を示し
ている。第一ビットの読み出し動作は、第一の多値用ロ
ウアドレスが選択された場合の読み出し動作であり、そ
のフローは図４７（ｂ）になる。
【０１５０】選択ワード線に、図４３（ｂ）に示す読み
出し電圧Ｖｒ００を与えて、読み出し動作を行う（Ｓ４
１）。このとき、ビット線プリチャージから、ビット線
電位センスまでの間に、制御信号ＢＬＳＥＮ０を“Ｈ”
にしてＮＭＯＳトランジスタ２０２をオン、またプリチ
ャージ用トランジスタ４７ｂによりＮＭＯＳトランジス
タ２０１をオンとすることで、第１のラッチ回路１はリ
セットされる。リセット状態は、ノードＮ１が“Ｌ”、
ノードＮ２が“Ｈ”である。
【０１５１】そして、ビット線データセンスの結果、ノ
ードＮ４ｂは、“Ｈ”又は“Ｌ”になる。これを、制御
信号ＢＬＳＥＮ１を“Ｈ”として、ＮＭＯＳトランジス
タ２０３をオンすることにより、第１のラッチ回路１に
取り込む。選択セルが“１１”又は“１０”の場合、ビ
ット線データセンス結果はノードＮ４ｂが“Ｌ”であ
り、このときＮＭＯＳトランジスタ２０１，２０３によ
るノードＮ２の放電はなく、第１のラッチ回路１は、ノ
ードＮ１が“Ｌ”を保持する。これが外部に“１”とし
て読み出される。
【０１５２】一方、選択セルが“００”又は“０１”の
場合は、ビット線データセンス結果はノードＮ４ｂが
“Ｈ”である。このときＮＭＯＳトランジスタ２０１，
２０３によりノードＮ２が放電され、第１のラッチ回路
１は、データ反転してノードＮ１が“Ｈ”になる。これ
が外部に“０”として読み出される。なお、実際の外部
入出力端子へのデータ読み出しは、第１のラッチ回路１
のデータを第２のラッチ回路２に転送し（Ｓ４２）、カ
ラムアドレス選択を行うことで、カラムゲートトランジ
スタ５１，５２を介して行われる。
【０１５３】図５６〜図５８は、図４７（ａ）に示すフ
ローによる第二ビット読み出し時の状態変化を示してい
る。第二ビット読み出し動作は、第二の多値用ロウアド
レスが選択された場合の読み出し動作であり、図４７
（ａ）に示したように、２回の読み出しＲｅａｄ１０
（Ｓ３１’），Ｒｅａｄ０１（Ｓ３２’）を実行する。
このうち、１回目の読み出しＲｅａｄ１０のときの状態
変化が図５６である。
【０１５４】この１回目の読み出しＲｅａｄ１０では、
選択ワード線に、図４４（ｂ）に示す読み出し電圧Ｖｒ
１０を印加する。その動作は、選択ワード線の読み出し
電圧を除き、先に説明した読み出しＲｅａｄ００と同じ
である。読み出し結果は、“１１”セルの場合、第１の
ラッチ回路１のノードＮ１が“Ｌ”になり、“１０”，
“００”，“１０”セルの場合、第１のラッチ回路１の
ノードＮ１が“Ｈ”になる。
【０１５５】次に、選択ワード線に、図４３（ｂ）に示
す読み出し電圧Ｖｒ０１を印加した２回目の読み出しＲ
ｅａｄ０１を行う。図５７はこの読み出し動作におけ
る、１回目の読み出しで第１のラッチ回路１のノードＮ
１が“Ｌ”（即ち、“１１”の場合）である場合の状態
変化であり、図５８は、１回目の読み出しで第１のラッ
チ回路１のノードＮ１が“Ｈ”（即ち、“１０”，“０
０”，“１０”の場合）である。
【０１５６】この２回目の読み出しｒｅａｄ０１では、
ビット線電位センスの前のリセット動作は行わない。従
って、１回目の読み出しＲｅａｄ１０の読み出し結果が
第１のラッチ回路１に保持されている。そして、ノード
Ｎ４ｂに得られたビット線データセンスの結果を、制御
信号ＢＬＳＥＮ０を“Ｈ”、従ってＮＭＯＳトランジス
タ２０２をオンすることにより、第１のラッチ回路１に
取り込む。
【０１５７】選択セルが“１１”の場合は、第１のラッ
チ回路１のノードＮ１に“Ｌ”が保持されているので、
ノードＮ４ｂの状態に拘わらず、ノードＮ１は“Ｌ”を
保持する（図５７）。選択セルが“１０”又は“００”
の場合、選択ワード線電圧がＶｒ０１であることから、
選択セルがオンしてノードＮ４ｂのセンスデータは
“Ｌ”になる。従って、ＮＭＯＳトランジスタ２０１は
オフ又はオンしても高抵抗状態であり、ＮＭＯＳトラン
ジスタ２０２をオンしてもノードＮ１の電位は変化しな
い。即ち先の読み出しＲｅａｄ００のデータを保持する
（図５８）。
【０１５８】選択セルが“０１”の場合、選択ワード線
電圧Ｖｒ０１ではオンせず、ビット線が放電されないか
ら、ビット線電位センス後のノードＮ４ｂは“Ｈ”であ
る。従って、ＮＭＯＳトランジスタ２０１はオンし、Ｎ
ＭＯＳトランジスタ２０２をオンすると、ノードＮ１は
放電されて“Ｌ”に引き下げられる（図５８）。
【０１５９】以上の結果、第二ビットが“１”の場合、
ノードＮ１が“Ｌ”、第二ビットが“０”の場合、ノー
ドＮ１が“Ｈ”となるように、データが第１のラッチ回
路１に取り込まれる。この後、第１のラッチ回路１のデ
ータを第２のラッチ回路２に転送し（Ｓ３３）、該当す
るカラムアドレス選択により、読み出しデータが外部端
子に出力される。以上のようにして、多値論理記憶の読
み出し動作が可能である。
【０１６０】二値記憶の場合には、先の実施の形態と同
様に、第１のラッチ回路２をキャッシュとして動作させ
ることができる。第１のラッチ回路１を含む書き換え／
読み出し回路１０がメインページバッファとなってお
り、二値動作においては、第２のラッチ回路２を介して
データの入出力を行うのみである。読み出し動作では、
二値データのしきい値分布の間にある読み出し電圧を選
択ワード線に印加して、図４７（ｂ）及び図５５に示す
読み出しＲｅａｄ００と同じ制御を行えばよい。書き込
み動作時には、図９（ａ）と同様の制御を行えばよい。
【０１６１】先の実施の形態で説明したように、読み出
し動作においては、読み出しデータを第１のラッチ回路
１から第２のラッチ回路２に転送した後は、メインのペ
ージバッファ１０により次のページ読み出しに移ること
が可能である。書き込み動作では、書き込みデータを第
２のラッチ回路２から第１のラッチ回路１に転送した後
は、次のページアドレスの書き込みデータを第２のラッ
チ回路２にロードすることが可能である。以上により、
キャッシュ機能が実現できる。
【０１６２】図４６の実施の形態の回路では、活性状態
にあるラッチ回路１のデータ反転に利用されるＮＭＯＳ
トランジスタ２０１，２０２，２０３，２０４のサイズ
は重要である。図４６の回路の場合、図２の回路とは異
なり、センスノードＮ４ｂの“Ｈ”，“Ｌ”のビット線
データセンス結果をＮＭＯＳトランジスタ２０１のゲー
トで受ける。センスノードＮ４ｂのデータセンス時の
“Ｈ”レベルはＶｄｄであり、“Ｌ”レベルはオン状態
のセルにより放電されたビット線の電位とほぼ等しい電
位である。そして、ＮＭＯＳトランジスタ２０１は、セ
ンスノードＮ４ｂが“Ｈ”レベルのとき十分に低抵抗状
態でオンし、“Ｌ”レベルのときはオフ、或いは少なく
とも十分な高抵抗状態であることが必要になる。特に、
ラッチデータの反転を確実にするためには、ＮＭＯＳト
ランジスタ２０１，２０２，２０３のオン抵抗が小さい
ことが重要になる。
【０１６３】しかし、これらのトランジスタのサイズの
設計のみで十分なマージンを得ることは容易ではない。
この点の対策として、図４６に示すキャパシタ４８を利
用した容量カップリングによりセンスノードＮ４ｂの電
位を制御することが有効になる。即ち、トランジスタ４
７ｂを用いたビット線プリチャージ後、データセンス前
に、端子ＣＡＰＧに例えば正電位を与えて、センスノー
ドＮ４ｂをブーストすることにより、“Ｈ”出力時と
“Ｌ”出力時のＮＭＯＳトランジスタ２０１のチャネル
抵抗比が最大になるように電位制御することにより、大
きなセンスマージンを得ることができる。
【０１６４】前述のように、図２に示したページバッフ
ァ１４０においては、第１のラッチ回路１を含むメイン
ページバッファ１０が、ビット線データセンスを行うラ
ッチ機能を備えたセンスアンプ回路を構成している。Ｎ
ＡＮＤ型フラッシュメモリは、大容量化しやすい反面、
そのメモリセル構成からセル電流が小さく、ＮＯＲ型メ
モリ等に比べて高速読み出しが難しい。そのため、一つ
の選択ワード線により選択される１ページ分のメモリセ
ル（例えば５１２バイト）のデータを同時に読み出し、
この読み出しデータをシリアル転送して出力する方式が
通常用いられる。この方式を適用するためには、５１２
バイトのメモリセルに対して５１２バイト分のセンスア
ンプ回路が配置される。
【０１６５】そしてセンスアンプ回路方式としては、図
２に示したように、クランプ用トランジスタ４１を用い
て、ビット線電位のクランプ動作とプリセンス動作を行
うことにより、可能な限り高速読み出しを行うようにし
ている。しかし、クランプ動作を利用していることか
ら、“０”，“１”データのセンスマージンは小さい。
特に、電源電圧が低電圧化され、センスアンプ回路を構
成するラッチ回路１の回路しきい値が低くなると、セン
スマージンはより小さくなる。
【０１６６】具体的に、図５９のセンス動作波形を用い
て説明する。読み出し時、ＮＡＮＤ型セルブロックの選
択されたワード線に読み出し用電圧が印加され、残りの
非選択用ワード線には、直列に接続されるメモリセルを
パストランジスタとするための読み出し用パス電圧が印
加される。ビット線の放電をＮＡＮＤ型セルのソース側
の選択ゲート線ＳＧＳで行う場合には、ドレイン側選択
ゲート線ＳＧＤは常時オン、ソース側選択ゲート線ＳＧ
Ｓをオフとして、ビット線プリチャージを行う（時刻Ｔ
０−時刻Ｔ１）。即ち、クランプ用トランジスタ４１を
オンとし、プリチャージ用トランジスタ４７をオンし
て、ビット線プリチャージを行う。
【０１６７】このとき、図５９に示すように、プリチャ
ージ用トランジスタ４７のゲート端子ＢＬＰＲＥには電
源Ｖｄｄより昇圧された電位Ｖｄｄ＋Ｖｔｎを与えて、
センスノードＮ４にＶｄｄを与え、またクランプ用トラ
ンジスタ４１のゲート端子ＢＬＣＬＡＭＰにはＶｐｒｅ
を与えることにより、ビット線をＶｐｒｅ−Ｖｔｎまで
プリチャージする。ここで、ＶｔｎはＮＭＯＳトランジ
スタのしきい値である。
【０１６８】その後、ＢＬＣＬＡＭＰを０Ｖに戻して、
ソース側選択ゲートをオンにすると、選択セルのデータ
に応じて、ビット線が放電されるか、又は放電されずに
プリチャージ電位を保持する。そして、時刻Ｔ２で、ト
ランジスタ４２をオンし、センスノードＮ４とラッチ回
路１のノードＮ１を接続し、ノードＮ１をＶｄｄにプリ
チャージする。時刻Ｔ２で、ノードＮ１をＶｄｄにプリ
チャージする前に、ＳＥＮとＬＡＴを“Ｌ”レベルにし
て、ラッチ回路１を非活性状態にする。
【０１６９】時刻Ｔ３でプリチャージ用トランジスタ４
７をオフにして、ノードＮ１をフローティングに保持し
た状態で、時刻Ｔ４−Ｔ５の間クランプ用トランジスタ
４７のゲート端子ＢＬＣＬＡＭＰに読み出し用電位Ｖｓ
ｅｎを与える。これにより、選択セルのデータが“１”
の場合、ビット線電位は放電により低下して、Ｖｓｅｎ
−Ｖｔｎ以下になっており、ノードＮ４及びＮ１はクラ
ンプ用トランジスタ４１がオンして、ビット線電位まで
低下する。一方、選択セルが“０”データの場合、ビッ
ト線がプリチャージ電位を保持するため、クランプ用ト
ランジスタ４１はオフであり、ノードＮ１及びＮ４は、
Ｖｄｄのプリチャージ電位を保持する。
【０１７０】結果として、“１”セルの場合、ビット線
振幅Ｖｐｒｅ−ＶｓｅｎがノードＮ１，Ｎ４では、Ｖｄ
ｄ−（Ｖｓｅｎ−Ｖｔｎ）として増幅されて読み出され
る。例えば、ヒット線プリチャージ電位を０．７Ｖとす
ると、ビット線の読み出し振幅を約０．２５Ｖに設定し
たとき、ノードＮ１，Ｎ４の振幅は約２Ｖまで増幅され
る。
【０１７１】このクランプ動作後、ノードＮ１の電位を
“Ｈ”又は“Ｌ”として、ラッチ回路１に取り込む。通
常の読み出し動作では、時刻Ｔ７でラッチ回路１のクロ
ックトインバータＣＩ２を活性化し、次いで時刻Ｔ８で
クロックトインバータＣＩ１を活性化することにより、
データ取り込みを行う。
【０１７２】以上の動作説明から、クランプ動作による
ビット線電位増幅後、ノードＮ１，Ｎ４に得られる
“Ｌ”レベル電位（図５９の波形ｑ）は、ラッチ回路１
の回路しきい値より低くなければならない。逆にいえ
ば、ラッチ回路１の回路しきい値は、ノードＮ１，Ｎ４
に読み出される“Ｌ”レベルより高くなければならな
い。従って、電源電圧が低電圧化され、クロックトイン
バータの回路しきい値が低下した場合にも、ばらつきを
考慮したワーストケースで誤読み出しが起こらないよう
に、読み出し時ビット線の“Ｈ”，“Ｌ”レベルを設定
しなければならない。
【０１７３】一方、読み出し時にビット線プリチャージ
電位を低くしすぎると、セル電流のドレイン電圧依存性
により、セル電流が小さくなり、従って読み出し時間が
長くなる。逆に、高速読み出しを行うために、“１”デ
ータセルのオン電流を増加させようとしても、ラッチ回
路１の回路しきい値により制限されてしまう。そこで、
センスアンプ回路の回路しきい値によりビット線プリチ
ャージ電位や振幅が制限されないようなセンスアンプ回
路方式が望まれる。
【０１７４】以上の事情を考慮して、図２のメインペー
ジバッファ１０に対応するセンスアンプ回路として、好
ましい実施の形態を以下に説明する。なお、以下の各実
施の形態で説明するセンスアンプ回路は、多値論理動作
やキャッシュ機能を実現する先の各実施の形態のメイン
ページバッファに適用できることは勿論、より一般的に
二値記憶を行う通常のＮＡＮＤ型フラッシュメモリにも
有効である。更には、電気的書き換え可能な不揮発性メ
モリに限らず、ビット線の電流引き込みの有無或いは大
小によりデータ記憶を行う形式のメモリセルを持つもの
であれば、他の不揮発性メモリのセンスアンプ回路とし
て利用することが可能である。実際に以下の各実施の形
態のセンスアンプ回路は、ＮＡＮＤ型フラッシュメモリ
の二値データの読み出し動作に着目して説明する。
【０１７５】［実施の形態７］図６０は、その様な実施
の形態のセンスアンプ回路１４１ａを、図２のページバ
ッファ１０に対応させて示している。ビット線選択スイ
ッチ回路１４１ｂは、二つのビット線ＢＬｏ，ＢＬｅの
うち一本を選択してセンスアンプ回路１４１ａに接続す
るためのものである。２個のクロックトインバータＣＩ
１，ＣＩ２により構成されるラッチ回路１は、読み出し
動作において、１ページ分のメモリセルデータを同時に
読み出した後、これをシリアル転送して出力するまで保
持する働きをする。またラッチ回路１は、データ書き込
み時は、ページ単位の書き込みデータを書き込み動作が
終了するまで保持する。
【０１７６】図６１は、具体的に二値データ記憶を行う
場合について、センスアンプ回路１４１ａとセルアレイ
の接続関係を示している。１ページ分のセンスアンプ回
路（Ｂ／Ｐ）１４１ａが選択スイッチ回路１４１ｂを介
して、ビット線ＢＬｏ又はＢＬｅに接続される。セルア
レイは図では、二つのＮＡＮＤセルブロック１０１，１
０２を示している。センスアンプ回路１４１ａは、カラ
ムゲート１５０を介して、データ入出力バッファ５０と
接続される。センスアンプ回路１４１ａに保持された読
み出しデータは、カラムアドレスにより切り換えられる
カラムゲート１５０によりシリアルデータに変換され
て、取り出される。
【０１７７】センスアンプ回路１４１ａにおいて、セン
スノードＮ４がクランプ用ＮＭＯＳトランジスタ４１を
介して選択ビット線に接続されること、センスノードＮ
４にプリチャージ用ＮＭＯＳトランジスタ４７が設けら
れていること、センスノードＮ４とラッチ回路１のノー
ドＮ１（クロックトインバータＣＩ２の入力端子であ
る）の間に転送用ＮＭＯＳトランジスタ４２が設けられ
ていることは、図２の場合と同様である。またベリファ
イ回路２０は、書き込みベリファイ時に用いられる回路
であり、図２のトランジスタ４４，４５，４６及びキャ
パシタ４９の部分に相当する。
【０１７８】この実施の形態において、データセンスノ
ードＮ４にはキャパシタ３１が接続され、このキャパシ
タ３１の端子ＢＯＯＳＴ２が、データセンス時に容量カ
ップリングによりセンスノードＮ４の電位制御を行う駆
動端子として用いられるようにしている。
【０１７９】図６２は、図６０のセンスアンプ回路１４
１ａのデータセンス時の動作波形を、図５９に対応させ
て示している。まず通常の通り、時刻Ｔ０で、プリチャ
ージ用トランジスタ４７のゲートＢＬＰＲＥにＶｄｄ＋
Ｖｔｎを印加し、同時にクランプ用トランジスタ４１の
ゲートＢＬＣＬＡＭＰにＶｐｒｅを印加して、センスア
ンプ回路１４１ａからビット線をプリチャージする。こ
のとき、トランジスタ４２はオフであり、ラッチ回路１
は活性状態に保持する。このプリチャージ動作により、
センスアンプ回路１４１ａ内のセンスノードＮ４はＶｄ
ｄに、ビット線はＶｐｒｅ−Ｖｔｎに設定される。
【０１８０】次に時刻Ｔ２でクランプ用トランジスタ４
１をオフにし、ＮＡＮＤセルの選択ゲートをオンにし
て、選択セルのデータに応じてビット線を放電する。ビ
ット線放電を開始してから、時刻Ｔ２でＮＭＯＳトラン
ジスタ４２のゲートＢＬＣＤにＶｄｄ＋Ｖｔｎを印加し
て、これをオンにする。また、ＳＥＮとＬＡＴを“Ｌ”
レベルにしてラッチ回路１を非活性状態にする。これに
より、ノードＮ１はノードＮ４からＶｄｄに充電され
る。時刻Ｔ３でＢＬＰＲＥを０Ｖとして、プリチャージ
用トランジスタ４７をオフにし、同時にキャパシタ４８
ｃの端子ＢＯＯＳＴ２を第１の電位から第２の電位に上
昇させる。具体的には例えば、０Ｖから１Ｖに上げる。
【０１８１】このとき、ノードＮ４はフローティングに
なっているため、容量カップリングによりノードＮ４は
電位上昇する。ノードＮ４の電位上昇は、キャパシタ４
８ｃとノードＮ４の容量比で決まる。ノードＮ１は、ト
ランジスタ４２のゲートＢＬＣＤがＶｄｄ＋Ｖｔｎであ
るため、Ｖｄｄまでしか上昇できず、容量カップリング
による電位上昇はない。なおキャパシタ４８ｃは、従来
より、ノードＮ４をフローティング状態に保持するとき
にリーク電流や寄生容量の影響を除く意味で用いられて
いるが、これを昇圧に用いることはなかった。
【０１８２】この後、時刻Ｔ４で、クランプ用トランジ
スタ４１のゲートＢＬＣＬＡＭＰにＶｓｅｎを印加し、
選択ビット線とセンスノードＮ４を接続する。図６２で
は、このときのノードＮ４の電位変化の幾つかのケース
（ａ）〜（ｄ）を、選択セルのデータに応じたビット線
電位変化に対応させて示している。ケース（ａ）は選択
セルが十分にしきい値が高いデータ“０”状態の場合で
ある。このとき、ビット線電位は殆どプリチャージ電位
を保持するため、クランプ用トランジスタ４１は導通せ
ず、ノードＮ４は昇圧された電位を保持する。
【０１８３】ケース（ｄ）は、選択セルがデータ“１”
でありしかもしきい値が著しく低い場合である。このと
き、ビット線が略０Ｖまで放電した状態でノードＮ４と
接続されるので、ノードＮ４はビット線と同じ略０Ｖま
で放電される。ケース（ｃ）は選択セルが“１”である
が、しきい値が高い場合である。この場合、ビット線の
放電は遅く、ノードＮ４はビット線と略同じ中間的な電
位になる。ケース（ｂ）は、選択セルが“０”であるが
しきい値が選択ワード線電位に近く、サブスレッショル
ド電流が流れる場合である。この場合、ビット線電位が
僅かに低下し、ノードＮ４も僅かに低下する。
【０１８４】この様に、時刻Ｔ４での動作は、従来法と
異なり、ノードＮ４を高電位の状態でビット線電位増幅
を行うことになる。そして時刻Ｔ５では、クランプ用ト
ランジスタ４１のゲートＢＬＣＬＡＭＰをＶｓｅｎより
わずかに低いＶｓｕｐに変更する。この電圧Ｖｓｕｐ
は、Ｖｓｅｎよりは低くしきい値より高い電圧であり、
クランプ用トランジスタ４１を０Ｖ付近で導通させるも
のとする。これにより、Ｖｓｅｎを印加していたときに
比べて、低いビット線電位でなければ、ノードＮ４とビ
ット線が導通しない状態になる。
【０１８５】そして、時刻Ｔ６では、キャパシタ端子Ｂ
ＯＯＳＴ２を０Ｖに戻す。クランプ用トランジスタ４１
のゲート電圧を下げたことにより、ノードＮ４とビット
線と導通し難く、従ってノードＮ４はフローティングに
なりやすくなっている。このため、（ａ）（ｂ）（ｃ）
のケースでは、ＢＯＯＳＴ２の電位立ち下げに伴い、ノ
ードＮ４の電位は低下する。一方、時刻Ｔ４の後にノー
ドＮ４が略０Ｖとなった（ｄ）の場合は、ノードＮ４が
フローティングであれば負電位まで低下するが、クラン
プ用トランジスタ４１の導通によりビット線から電流が
流れ込むため、負電位までの低下は抑制される。これ
は、キャパシタ４８ｃの容量がビット線容量に比べて小
さいために、可能となっている。
【０１８６】以上により、（ａ）のような“０”データ
読み出しの場合は、ノードＮ１の電位はキャパシタ４１
による昇圧前のＶｄｄに戻る。一方、（ｃ）のような、
ビット線放電の遅い“１”セルの場合、ノードＮ１の電
位をビット線電位よりも降圧することができる。即ち、
この実施の形態のセンスアンプ回路では、ビット線振幅
に対してノードＮ１を高電位側に増幅するだけでなく、
低電位側にも増幅したと等価になり、ノードＮ１の
“Ｈ”，“Ｌ”の差が大きいものとなる。
【０１８７】そして、時刻Ｔ７でクランプ用トランジス
タ４１のゲートＢＬＣＬＡＭＰを０Ｖとして、ビット線
とノードＮ４の間を完全に切り離す。その後、時刻Ｔ９
でクロックトインバータＣＩ２を活性化し、次いで時刻
Ｔ１０でクロックトインバータＣＩ１を活性化する。こ
れにより、ノードＮ１の“Ｈ”，“Ｌ”による二値デー
タをラッチ回路１に取り込む。
【０１８８】図６２には、ラッチ回路１のＣＭＯＳクロ
ックトインバータの回路しきい値（反転しきい値）の範
囲を、電源Ｖｄｄやプロセスのばらつきを考慮して示し
ている。この実施の形態の場合、キャパシタ４８ｃを用
いてノードＮ４の電位を昇圧した状態でクランプ動作に
よるビット線データセンスを行い、その後ノードＮ４を
降圧することにより、“１”セルを読み出したときのノ
ードＮ４の“Ｌ”レベルをビット線レベルより低電位ま
でシフトしているから、ビット線電位の“Ｌ”レベルが
回路しきい値より高い場合にも誤読み出しがなく、正常
に読み出し動作ができる。ビット線の“Ｈ”レベルプリ
チャージ電位や“Ｌ”の読み出し電位の設定値をより高
くしたい場合には、キャパシタ４８ｃに与える電位振幅
をより大きくすればよい。
【０１８９】なお、ノードＮ４とＮ１の間のトランジス
タ４２のゲートＢＬＣＤをＶｄｄ＋Ｖｔｎとして、ノー
ドＮ１，Ｎ４のうち、ノードＮ４のみを昇圧するように
したのは、ノードＮ１にはラッチ回路１のＰＭＯＳトラ
ンジスタ１３のドレインが接続されているからである。
即ち、ノードＮ１をノードＮ４と同時に昇圧すると、Ｐ
ＭＯＳトランジスタのｐｎ接合が順バイアスになり、ノ
ードＮ４が昇圧されなくなるため、これを防止してい
る。このときトランジスタ４２のゲートＢＬＣＤに与え
る電圧は、Ｖｄｄ＋Ｖｔｎでなくてもよく、クロックト
インバータの回路しきい値より高く、Ｖｄｄより低い電
圧が転送できるゲート電圧であればよい。
【０１９０】図６２における時刻Ｔ８での制御信号ＲＥ
Ｇは、書き込みベリファイ等の読み出し動作で用いられ
るもので、図６０のベリファイ回路２０とノードＮ４の
間のトランジスタ４３のゲート制御信号である。即ち、
ＮＡＮＤ型フラッシュメモリではページ単位でデータ書
き込みを行うが、書き込みデータのしきい値範囲を所定
範囲に収めるために、書き込みパルス印加動作と書き込
みベリファイ読み出しを数回繰り返す。そして、書き込
みが終了したビット毎に、次の書き込みパルス印加動作
では非書き込み状態になるようにデータをセットする。
【０１９１】具体的に、“０”データ書き込みでは、ノ
ードＮ１の“Ｌ”レベルでビット線プリチャージを行
い、“０”書き込み（浮遊ゲートへの電子注入）が十分
であると、そのビットはベリファイ読み出しでノードＮ
１が“Ｈ”になる。即ち、以後書き込み禁止の状態にな
る。“０”書き込みが不十分であると、ベリファイ読み
出しでノードＮ１は“Ｌ”になり、このビットに対して
は再度の“０”書き込みが行われる。
【０１９２】一方、“１”データ書き込み（即ち書き込
み禁止）のビットでは、ノードＮ１の“Ｈ”レベルでビ
ット線プリチャージが行われ、セルデータが“１”の場
合にはそのまま保持されるようにする。このとき、ベリ
ファイ読み出しにより、ノードＮ１は、“Ｌ”になるか
ら、この状態でビット線プリチャージを行って次の書き
込みをすると、“０”書き込みになってしまう。従っ
て、この場合にはベリファイ読み出し動作で、ノードＮ
４の読み出しデータを反転して、非書き込み状態の
“Ｈ”にする必要がある。この様に、書き込みベリファ
イ読み出し時にノードＮ１，Ｎ２のデータ制御を行うの
が、ベリファイ回路２０である。即ち、書き込みパルス
印加時のノードＮ１のデータが“Ｈ”の場合に限り、Ｎ
ＭＯＳトランジスタ４３のゲートＲＥＧに“Ｈ”が印加
されたときに、ノードＮ１，Ｎ４を“Ｈ”状態にセット
するようにベリファイ回路２０が働くことになる。
【０１９３】［実施の形態８］図６３は、図６０の回路
を少し変形した実施の形態のセンスアンプ回路１４１ａ
である。図６０と異なる点は、センスノードＮ４に昇圧
電圧を与えるキャパシタ４８ｃと別に、一端が接地され
たキャパシタ４８ａを付加していることである。センス
アンプ回路動作は、図６０の場合と変わらない。
【０１９４】この実施の形態の場合、キャパシタ４８ｃ
の端子ＢＯＯＳＴ２に駆動電圧を与えて、ノードＮ４を
昇圧するとき、ノードＮ４の容量が実質的にキャパシタ
４８ａにより大きくなっているため、先の場合と同じ昇
圧電圧を得るのに、先の場合より高い駆動電圧が必要に
なる。言い換えれば、図６０の回路では必要なノードＮ
４の昇圧電圧を得るために、駆動電圧として中間的な電
圧が必要となる場合でも、この実施の形態の場合、キャ
パシタ４８ｃ，４８ａの値を選ぶことにより、電源電圧
Ｖｄｄを用いることが可能になる。この様にキャパシタ
端子ＢＯＯＴ２の電圧振幅を０ＶとＶｄｄとすれば、周
辺回路を複雑にすることがなく、好ましい。
【０１９５】［実施の形態９］図６４は、図６３の回路
を更に少し変形した実施の形態のセンスアンプ回路１４
１ａである。この実施の形態では、ノードＮ１に、プリ
チャージ回路として、ゲートが制御信号ＰＰＲＥにより
制御されるＰＭＯＳトランジスタ８２ｂが付加されてい
る。またノードＮ１の電荷を保持するために、一端が接
地されたキャパシタ４８ｂがノードＮ１に付加されてい
る。
【０１９６】図６０のセンスアンプ回路では、キャパシ
タ端子ＢＯＯＳＴ２の制御によりノードＮ４を昇圧する
際、ノードＮ１を昇圧しないようにするために、トラン
ジスタ４２のゲートＢＬＣＤにＶｄｄ＋Ｖｔｎを印加し
た。この電圧が精度よく設定されていないと、ラッチ回
路１のＰＭＯＳトランジスタのｐｎ接合が順バイアスに
なり、ノードＮ４の昇圧ができなくなる。そこで、ゲー
トＢＬＣＤの電圧は、ノードＮ１がＶｄｄ以下で且つラ
ッチ回路１の回路しきい値より高くなるように設定する
ことが必要になる。
【０１９７】図６４の実施の形態は、この様なトランジ
スタ４２の制御をより簡単にするために、ノードＮ１を
ノードＮ４とは独立にプリチャージ可能としたものであ
る。この場合、トランジスタ４２のゲートＢＬＣＤの電
圧は、クランプ動作によりビット線とノードＮ４が接続
されノードＮ４に得られた読み出し電圧をノードＮ１に
転送できるものであればよく、Ｖｓｅｎ以上の電圧であ
ればよい。例えば電源電圧Ｖｄｄを所定のタイミングで
印加すればよい。
【０１９８】図６５は、この実施の形態のセンスアンプ
回路の動作波形を示している。時刻Ｔ０から時刻Ｔ１ま
でのビット線プリチャージ動作は、図６０の回路の場合
と同じである。時刻Ｔ２で制御端子ＰＰＲＥを“Ｌ”
（Ｖｓｓ）として、トランジスタ８２ｂによりノードＮ
１をＶｄｄにプリチャージする。このとき、ＢＬＣＤは
“Ｌ”であり、ノードＮ４とは独立にノードＮ１がプリ
チャージされる。時刻Ｔ３でＢＬＣＤをＶｓｅｎ以上の
電圧、例えばＶｄｄに設定する。ＢＬＣＤ、ノードＮ１
及びＮ４がいずれもＶｄｄのとき、ＮＭＯＳトランジス
タ４２はオフである。この状態で、ＢＯＯＳＴ２により
ノードＮ４を昇圧する。
【０１９９】なお、図６４の場合、ノードＮ４の昇圧回
路として、図６３と同様に二つのキャパシタ４８ｃ，４
８ａを用いているが、図６０と同様に一つのキャパシタ
４８ｃのみを用いてもよい。
【０２００】時刻Ｔ４で、プリチャージ制御信号ＰＰＲ
Ｅを“Ｈ”としてノードＮ１のプリチャージ動作を停止
し、ノードＮ１をフローティングにする。この様にする
と、ＮＭＯＳトランジスタ４２のカットオフがよくなる
ため、ノードＮ４を安定に昇圧することが可能になる。
但し、前述のように“０”書き込み後のベリファイ読み
出しにおけるように、ノードＮ４，Ｎ１が“Ｌ”に放電
された後、再度“Ｈ”に充電する場合がある。従って、
ラッチ回路１の活性化前に、時刻Ｔ８でトランジスタ４
２のゲートＢＬＣＤをＶｄｄ＋Ｖｔｎに上げる。
【０２０１】［実施の形態１０］図６６は更に別の実施
の形態によるセンスアンプ回路１４１ａである。この実
施の形態では、ノードＮ４の昇圧制御は行わない。ノー
ドＮ４，Ｎ１にはそれそれ一端が接地されたキャパシタ
４８ａ，４８ｂが接続され、またノードＮ１には、リセ
ット用のＮＭＯＳトランジスタ８２ｃが設けられる。
【０２０２】図６７はこの実施の形態の場合の動作波形
である。この実施の形態の場合には、センスノードＮ４
を昇圧することなく、ビット線プリチャージとクランプ
によるビット線データセンスを行う。この間、ＢＬＣＤ
は０Ｖとし、トランジスタ４２をオフにした状態で、ノ
ードＮ４とビット線とをクランプ動作で接続する。ノー
ドＮ４にビット線電位が現れた後、時刻Ｔ５でＢＬＣＤ
にＶｄｄ＋Ｖｔｎを与える。この時刻Ｔ５までの間に、
リセット信号ＮＲＳＴを“Ｈ”にして、ノードＮ１は０
Ｖにリセットしておく。
【０２０３】この様な制御を行うと、トランジスタ４２
が導通することにより、ノードＮ４のキャパシタ４８ａ
に保持されていた電荷がノードＮ１のキャパシタ４８ｂ
に分配される。これにより、図６７に示すように、ノー
ドＮ４の電位が低下し、ノードＮ１の電位が上昇する。
従って、ノードＮ４に読み出されるビット線データの
“Ｌ”レベルがラッチ回路１の回路しきい値より高い場
合にも、これを“Ｌ”として取り込むことが可能とな
る。
【０２０４】この実施の形態のセンスアンプ回路は、図
６０，図６３，図６４の回路に比べて動作制御は簡単で
ある。但し、時刻Ｔ５でノードＮ４からの電荷分配によ
り決まるノードＮ１の“Ｈ”レベル電位が低すぎて、ラ
ッチ回路１の回路しきい値より低くなると、“０”読み
出しができなくなる。このため、読み出し時のビット線
電位の設定の自由度が、図６０，６３，６４の回路に比
べると小さい。
【０２０５】［実施の形態１１］図６８は、更に他の実
施の形態によるセンスアンプ回路１４１ａである。図６
０，図６３，図６４及び図６６の回路では、センスノー
ドＮ４のデータをトランジスタ４２を介してラッチ回路
１のノードＮ１に直接転送するようにしたが、この実施
の形態では、ノードＮ４のデータをゲートで受けるセン
ス用ＮＭＯＳトランジスタ７０を用いている。このトラ
ンジスタ７０のソースは接地され、ドレインがスイッチ
用ＮＭＯＳトランジスタ７１，７２を介してラッチ回路
１のノードＮ２，Ｎ１にそれぞれ接続される。
【０２０６】データ書き込み時、ラッチ回路１のノード
Ｎ１のデータをビット線に転送するＮＭＯＳトランジス
タ４２は、クランプ用トランジスタ４１とは別経路に設
けられている。このセンスアンプ回路方式は、図４６の
それと同様である。この実施の形態の回路において、セ
ンスノードＮ４には、図６０の回路と同様に、一端ＢＯ
ＯＳＴ２を駆動端子とした昇圧用キャパシタ４８ｃが接
続されている。
【０２０７】この実施の形態によるセンスアンプ回路１
４１ａの通常のデータ読み出しの動作を、図６９の動作
波形を用いて説明する。時刻Ｔ０で、プリチャージ用ト
ランジスタ４７のゲートＢＬＰＲＥにＶｄｄ＋Ｖｔｎを
印加し、クランプ用トランジスタ４１のゲートＢＬＣＬ
ＡＭＰにＶｐｒｅを印加して、選択ビット線をＶｐｒｅ
−Ｖｔｎにプリチャージする。このときノードＮ４はＶ
ｄｄになるため、同時に制御信号ＢＬＳＥＮ０をＶｄｄ
にすると、ラッチ回路１のノードＮ１は“Ｈ”、ノード
Ｎ２は“Ｌ”の状態にリセットされる。
【０２０８】時刻Ｔ１でビット線プリチャージ動作を終
了し、ＮＡＮＤセルブロックの選択ゲートをオンにする
と、選択セルのデータ状態に応じて、ビット線は放電し
或いは放電せずにプリチャージ電位を保持する。時刻Ｔ
２まで、プリチャージ用トランジスタ４７のオン状態を
保持してその後これをオフにし、時刻Ｔ３でＢＯＯＳＴ
２を例えば１Ｖ程度上げると、ノードＮ４は容量カップ
リングにより昇圧される。
【０２０９】そして、時刻Ｔ４でクランプ用トランジス
タ４１のゲートＢＬＣＬＡＭＰをＶｓｅｎにすると、ビ
ット線側ではＶｐｒｅ−Ｖｓｅｎの振幅で読み出しが行
われる。このときノードＮ４では、セルのしきい値状態
に応じて、図６２と対応させて（ａ）〜（ｄ）のような
電位変化を示す。即ち、ビット線振幅がクランプ用トラ
ンジスタ４１により増幅されてノードＮ４に出力され
る。
【０２１０】（ａ）（ｂ）の場合、トランジスタ７０が
オン、（ｃ）（ｄ）の場合トランジスタ７０がオフとす
る。時刻Ｔ５で、制御信号ＢＬＳＥＮ１をＶｄｄにし
て、トランジスタ７１をオンにすると、ラッチ回路１
は、（ａ）（ｂ）の場合、ノードＮ２が“Ｌ”に反転
し、（ｃ）（ｄ）の場合、ノードＮ２が“Ｈ”の状態を
保持する。
【０２１１】このセンスアンプ回路方式の場合、ラッチ
回路を強制的に反転させる動作を行うために、トランジ
スタ７０，７１，７２の寸法が大きくなる傾向がある。
しかしこの実施の形態の場合、ノードＮ４をデータセン
ス時昇圧しているため、これらのトランジスタ寸法を小
さくすることができる。
【０２１２】なお図６９の動作では、ノードＮ４を昇圧
した状態のまま、ラッチ回路１にデータを取り込んでい
るが、図６０の実施の形態の場合と同様に、ノードＮ４
の昇圧状態を解除してから、ラッチ回路１にデータ取り
込みを行うようにしてもよい。また、図６３の実施の形
態と同様に、ノードＮ４に昇圧用キャパシタと別に、一
端が接地されたキャパシタを付加してもよい。
【０２１３】図７０は、図６０以下の実施の形態におい
て用いられるキャパシタ４８ｃ，４８ａ，４８ｂの構成
例を示している。図７０（ａ）は、ＤタイプのＮＭＯＳ
トランジスタを用いたＭＯＳキャパシタであり、ゲート
をノードＮ４，Ｎ１等に接続し、ドレイン、ソースを共
通接続して、ＢＯＯＳＴ２端子（或いは接地端子）とす
る。この場合、ＢＯＯＳＴ２を０Ｖから正電圧に立ち上
げあげた状態でも、トランジスタがオン状態を保つこと
が望ましい。
【０２１４】図７０（ｂ）は、第１層多結晶シリコン５
１５（１ｐｏｌｙ）と、第２層多結晶シリコン５１４
（２ｐｏｌｙ）の間でキャパシタを構成する例である。
不揮発性メモリセルには通常スタックトゲート構造が用
いられるから、不揮発性メモリセルを用いる場合、この
様なキャパシタを作り込むことは容易である。
【０２１５】図７０（ｃ）は、ｎ型ウェル５１７とこの
上に絶縁膜を介して形成した電極５１５の間でキャパシ
タを構成した例である。ｎ型ウェル５１７には、ｎ+型
拡散層５１６を形成して、ここをＢＯＯＳＴ２端子に接
続する。ＢＯＯＳＴ２の電位に拘わらず、安定した容量
を得るためには、ｎ型ウェル５１７の表面にこれより高
濃度のｎ型層５１８を形成することが好ましい。
【０２１６】
【発明の効果】以上述べたようにこの発明によれば、二
つのラッチ回路を備えた書き換え／読み出し回路によ
り、キャッシュ機能による書き込み速度優先のフラッシ
ュＥＥＰＲＯＭや、多値論理機能による大容量化優先の
フラッシュＥＥＰＲＯＭを実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッ
シュＥＥＰＲＯＭのブロック構成を示す。
【図２】同実施の形態の書き換え／読み出し回路の構成
を示す。
【図３】同実施の形態のメモリセルアレイと書き換え／
読み出し回路の構成を示す。
【図４】同実施の形態の書き換え／読み出し回路の一動
作態様を示す。
【図５】同実施の形態の書き換え／読み出し回路の他の
動作態様を示す。
【図６】同実施の形態の書き換え／読み出し回路の他の
動作態様を示す。
【図７】同実施の形態の書き換え／読み出し回路の他の
動作態様を示す。
【図８】同実施の形態の書き換え／読み出し回路の他の
動作態様を示す。
【図９】同実施の形態の多値論理動作のデータ書き込み
のフローを示す。
【図１０】同実施の形態の多値論理動作でのラッチ回路
間のデータ転送のタイミングを示す。
【図１１】同実施の形態のデータ書き込み動作のタイミ
ングを示す。
【図１２】同実施の形態のメモリセルでの消去及び書き
込みの動作態様を示す。
【図１３】同実施の形態のベリファイ読み出し動作のタ
イミングを示す。
【図１４】同実施の形態の書き込み電圧波形を示す。
【図１５】同実施の形態の書き換え／読み出し回路の動
作態様を示す。
【図１６】同実施の形態の内部データロードの動作タイ
ミングを示す。
【図１７】同実施の形態のベリファイ読み出しＶｅｒｉ
ｆｙ００の動作タイミングを示す。
【図１８】同実施の形態のベリファイ読み出しＶｅｒｉ
ｆｙ０１の動作タイミングを示す。
【図１９】同実施の形態の多値動作の読み出し動作フロ
ーを示す。
【図２０】同実施の形態の読み出しＲｅａｄ００の動作
タイミングを示す。
【図２１】同実施の形態の読み出しＲｅａｄ０１の動作
タイミングを示す。
【図２２】同実施の形態の読み出しＲｅａｄ１０の動作
タイミングを示す。
【図２３】２値動作の場合のメモリセルしきい値分布を
示す。
【図２４】同実施の形態のキャッシュを使った読み出し
動作を示す図である。
【図２５】同実施の形態のキャッシュを使った書き込み
動作を示す図である。
【図２６】同書き込み動作におけるラッチ回路のデータ
転送動作のタイミングを示す。
【図２７】他の実施の形態のキャッシュを使った他の書
き込み動作を示す図である。
【図２８】多値動作におけるキャッシュ動作のデータ転
送動作を示す。
【図２９】多値動作におけるキャッシュを使った書き込
み動作を示す。
【図３０】他の実施の形態による書き換え／読み出し回
路の構成を示す。
【図３１】他の実施の形態におけるテストモードの動作
波形を従来例と比較して示す。
【図３２】実施の形態の多値動作における下位ビット
“０”書き込み時の各部電位関係を示す。
【図３３】実施の形態の多値動作における下位ビット
“１”書き込み時の各部電位関係を示す。
【図３４】実施の形態の多値動作における上位ビット
“０”書き込み時の各部電位関係を示す。
【図３５】実施の形態の多値動作における上位ビット
“１”書き込み時の各部電位関係を示す。
【図３６】実施の形態の多値動作における上位ビット
“１”書き込み時の各部電位関係を示す。
【図３７】実施の形態の多値動作における上位ビット
“１”書き込み時の各部電位関係を示す。
【図３８】実施の形態の多値動作における上位ビット読
み出し時の各部電位関係を示す。
【図３９】実施の形態の多値動作における下位ビット読
み出し１回目の各部電位関係を示す。
【図４０】実施の形態の多値動作における下位ビット読
み出し２回目の各部電位関係を示す。
【図４１】実施の形態の多値動作における下位ビット読
み出し２回目の各部電位関係を示す。
【図４２】従来の多値動作のフラッシュメモリ構成を示
す。
【図４３】多値動作のメモリセルしきい値分布を示す。
【図４４】従来の多値動作のデータロードの様子を示
す。
【図４５】メモリセルアレイ構成とページバッファの関
係を示す。
【図４６】他の実施の形態による書き換え／読み出し回
路の構成を示す図である。
【図４７】同実施の形態による多値論理動作時の読み出
し動作フローである。
【図４８】同多値論理動作の第二ビット“０”書き込み
状態を示す図である。
【図４９】同多値論理動作の第二ビット“１”書き込み
状態を示す図である。
【図５０】同多値論理動作の内部データロードの動作を
示す図である。
【図５１】同多値論理動作の第一ビット“０”書き込み
状態を示す図である。
【図５２】同多値論理動作の第一ビット“０”書き込み
状態を示す図である。
【図５３】同多値論理動作の第一ビット“１”書き込み
状態を示す図である。
【図５４】同多値論理動作の第一ビット“１”書き込み
状態を示す図である。
【図５５】同多値論理動作の第一ビット読み出し状態を
示す図である。
【図５６】同多値論理動作の第二ビット読み出し１回目
の状態を示す図である。
【図５７】同多値論理動作の第二ビット読み出し２回目
の状態を示す図である。
【図５８】同多値論理動作の第二ビット読み出し２回目
の状態を示す図である。
【図５９】データ読み出し動作の波形を示す図である。
【図６０】好ましいセンスアンプ回路の実施の形態を示
す図である。
【図６１】同センスアンプ回路の適用例を示す図であ
る。
【図６２】同センスアンプ回路の動作波形を示す図であ
る。
【図６３】他の実施の形態によるセンスアンプ回路の構
成である。
【図６４】他の実施の形態によるセンスアンプ回路の構
成である。
【図６５】同センスアンプ回路の動作波形を示す図であ
る。
【図６６】他の実施の形態によるセンスアンプ回路の構
成である。
【図６７】同センスアンプ回路の動作波形を示す図であ
る。
【図６８】他の実施の形態によるセンスアンプ回路の構
成である。
【図６９】同センスアンプ回路の動作波形を示す図であ
る。
【図７０】各実施の形態のセンスアンプ回路に用いられ
るキャパシタの構成例である。
【符号の説明】
１００…メモリセルアレイ、１２０…ロウデコーダ、１
４０…書き換え／読み出し回路（ページバッファ）、１
５０…カラムデコーダ、１１０…制御回路、１３０…高
電圧発生回路、５０…データ入出力バッファ、１７０…
コマンドレジスタ、１８０…アドレスレジスタ、１９０
…動作ロジックコントロール、２００…状態レジスタ、
２１０…レディ／ビジーレジスタ、１…第１のラッチ回
路、２…第２のラッチ回路、３０，４１，４２，４３，
４４…転送スイッチ素子、５１，５２…カラム選択スイ
ッチ素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３４Ｃ ６３６Ａ ６３６Ｂ ６４１ (72)発明者 竹内 健 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD06 AD09 AD10 AD11 AE00 AE05 AE08

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 電気的書き換え可能な不揮発性メモリセ
    ルが配列されたメモリセルアレイと、 このメモリセルアレイに書き込むべきデータを一時保持
    し、メモリセルアレイからの読み出しデータをセンスす
    る複数の書き換え／読み出し回路と、 前記メモリセルアレイのデータ書き換え動作、及び読み
    出し動作を制御する制御回路とを備え、 前記各書き換え／読み出し回路は、前記メモリセルアレ
    イに選択的に接続されると共に、相互のデータ転送が可
    能な第１のラッチ回路と第２のラッチ回路を有し、且つ
    ２ビットの４値データを一つのメモリセルに異なるしき
    い値電圧の範囲として記憶するようにして、前記第１及
    び第２のラッチ回路を用いて４値データの上位ビットと
    下位ビットの書き換え／読み出しを行う多値論理動作モ
    ードと、一つのメモリセルに記憶される１ビットの２値
    データに関して、第１のアドレスで選択されたメモリセ
    ルと前記第１のラッチ回路との間でデータ授受が行われ
    る期間に、第２のアドレスについて前記第２のラッチ回
    路と入出力端子の間でデータ授受が行われるキャッシュ
    動作モードとを有することを特徴とする不揮発性半導体
    記憶装置。
  2. 【請求項２】 前記多値論理動作モードと前記キャッシ
    ュ動作モードとは、コマンド入力によって時間的に切り
    換えられて実行されることを特徴とする請求項１記載の
    不揮発性半導体記憶装置。
  3. 【請求項３】 前記多値論理動作モードと前記キャッシ
    ュ動作モードとは、データのアドレスに依存して一部重
    なる状態で実行されることを特徴とする請求項１記載の
    不揮発性半導体記憶装置。
  4. 【請求項４】 電気的書き換え可能な不揮発性メモリセ
    ルが配列されたメモリセルアレイと、 このメモリセルアレイに書き込むべきデータを一時保持
    し、メモリセルアレイからの読み出しデータをセンスす
    る複数の書き換え／読み出し回路と、 前記メモリセルアレイのデータ書き換え動作、及び読み
    出し動作を制御する制御回路とを備え、 前記各書き換え／読み出し回路は、前記メモリセルアレ
    イの選択ビット線に第１の転送スイッチ素子及び第２の
    転送スイッチ素子を直列に介して接続される第１のラッ
    チ回路と、前記第１の転送スイッチ素子と第２の転送ス
    イッチ素子の接続ノードに第３の転送スイッチ素子を介
    して接続される第２のラッチ回路とを有し、且つ前記第
    ２のラッチ回路のデータノードがカラム選択スイッチを
    介してデータ入出力線に接続されていることを特徴とす
    る不揮発性半導体記憶装置。
  5. 【請求項５】 選択メモリセルへのデータ書き込みの
    後、その書き込みデータを読み出して確認するベリファ
    イ読み出し動作を有し、前記ベリファイ読み出し動作に
    おけるデータセンスとデータ保持は第１のラッチ回路に
    より行われることを特徴とする請求項４記載の不揮発性
    半導体記憶装置。
  6. 【請求項６】 前記書き換え／読み出し回路は、２ビッ
    トの４値データを一つのメモリセルに異なるしきい値電
    圧の範囲として記憶するようにして、前記第１及び第２
    のラッチ回路を用いて４値データの上位ビットと下位ビ
    ットの書き換え／読み出しを行う多値論理動作モード
    と、一つのメモリセルに記憶される１ビットの２値デー
    タに関して、第１のアドレスで選択されたメモリセルと
    前記第１のラッチ回路との間でデータ授受が行われる期
    間に、第２のアドレスについて前記第２のラッチ回路と
    入出力端子の間でデータ授受が行われるキャッシュ動作
    モードとを有することを特徴とする請求項４記載の不揮
    発性半導体記憶装置。
  7. 【請求項７】 前記多値論理動作モードにおいて、第１
    の転送スイッチ素子と第３の転送スイッチ素子を導通さ
    せて第２のラッチ回路とビット線を接続し、第２のラッ
    チ回路に保持したデータによりビット線プリチャージを
    行う書き込みベリファイ動作を有することを特徴とする
    請求項４記載の不揮発性半導体記憶装置。
  8. 【請求項８】 前記４値データは、メモリセルのしきい
    値電圧分布の低い方から、“１１”，“１０”，“０
    ０”，“０１”として定義されたものであることを特徴
    とする請求項１又は６記載の不揮発性半導体記憶装置。
  9. 【請求項９】 前記４値データの上位ビットと下位ビッ
    トは異なるロウアドレスが割り付けられて書き込み及び
    読み出しが行われることを特徴とする請求項１又は６記
    載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記多値論理動作モードのデータ書き
    込み動作は、 下位ビットデータを前記第２のラッチ回路にロードした
    後、前記第１のラッチ回路に転送保持し、前記第１のラ
    ッチ回路の保持データに基づいて選択メモリセルに書き
    込みを行う第１のデータ書き込み動作と、 上位ビットデータを前記第２のラッチ回路にロードした
    後、前記第１のラッチ回路に転送保持すると共に、既に
    書き込まれた選択メモリセルの下位ビットデータを読み
    出して前記第２のラッチ回路に転送保持し、前記第２の
    ラッチ回路の保持データに応じて決定される条件で前記
    第１のラッチ回路の保持データに基づいて選択メモリセ
    ルに書き込みを行う第２の書き込み動作とを有すること
    を特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 前記多値論理動作モードのデータ読み
    出し動作は、 選択メモリセルの制御ゲートに与える読み出し電圧を前
    記４値データの“１０”と“００”のしきい値電圧分布
    の間に設定して上位ビットの“０”，“１”を判定する
    第１の読み出し動作と、 選択メモリセルの制御ゲートに与える読み出し電圧を前
    記４値データの“００”と“０１”のしきい値電圧分布
    の間に設定して上位ビットの“０”のときの下位ビット
    の“０”，“１”を判定する第２の読み出し動作と、 選択メモリセルの制御ゲートに与える読み出し電圧を前
    記４値データの“１１”と“１０”のしきい値電圧分布
    の間に設定して上位ビットの“１”のときの下位ビット
    の“０”，“１”を判定する第３の読み出し動作とを有
    することを特徴とする請求項９記載の不揮発性半導体記
    憶装置。
  12. 【請求項１２】 前記各書き換え／読み出し回路は、前
    記メモリセルアレイの複数本のビット線に対してビット
    線選択スイッチ素子により接続切り換えが可能とされて
    いることを特徴とする請求項１又は４記載の不揮発性半
    導体記憶装置。
  13. 【請求項１３】 前記書き換え／読み出し回路は、前記
    第１の転送スイッチ素子と第２の転送スイッチ素子の接
    続ノードに第４の転送スイッチ素子を介して、所定電位
    が与えられる共通信号線が接続されることを特徴とする
    請求項４記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 前記書き換え／読み出し回路は、前記
    第１のラッチ回路のデータノードの電位を待避させて一
    時記憶するための一時記憶ノードと、前記第４の転送ス
    イッチ素子と共通信号線と間に挿入されて前記一時記憶
    ノードの電位により制御される第５の転送スイッチ素子
    とを有することを特徴とする請求項１３記載の不揮発性
    半導体記憶装置。
  15. 【請求項１５】 電気的書き換え可能な不揮発性メモリ
    セルが配列されたメモリセルアレイと、 このメモリセルアレイに書き込むべきデータを一時保持
    し、メモリセルアレイからの読み出しデータをセンスす
    る複数の書き換え／読み出し回路と、 前記メモリセルアレイのデータ書き換え動作、及び読み
    出し動作を制御する制御回路とを備え、 前記各書き換え／読み出し回路は、前記メモリセルアレ
    イに選択的に接続されると共に、相互のデータ転送が可
    能な第１のラッチ回路と第２のラッチ回路を有し、且つ
    一つのメモリセルに記憶される２値データに関して、第
    １のアドレスで選択されたメモリセルと前記第１のラッ
    チ回路との間でデータ授受が行われる期間に、第２のア
    ドレスについて前記第２のラッチ回路と入出力端子の間
    でデータ授受が行われるキャッシュ動作モードを有する
    ことを特徴とする不揮発性半導体記憶装置。
  16. 【請求項１６】 前記メモリセルアレイの選択メモリセ
    ルに対するデータ書き込み動作サイクルが書き込みパル
    ス印加と書き込みベリファイ読み出しの繰り返しにより
    行われる場合に、書き込みベリファイ読み出しのデータ
    を前記第１のラッチ回路に保持した状態で書き込み動作
    サイクルを中断し、且つ前記第２のラッチ回路を非活性
    に保って、選択されているメモリセルのセル電流を入出
    力端子に読み出すテストモードを有することを特徴とす
    る請求項１，４，１５のいずれかに記載の不揮発性半導
    体記憶装置。
  17. 【請求項１７】 電気的書き換え可能な不揮発性メモリ
    セルが配列されたメモリセルアレイと、 このメモリセルアレイに書き込むべきデータを一時保持
    し、メモリセルアレイからの読み出しデータをセンスす
    る複数の書き換え／読み出し回路と、 前記メモリセルアレイのデータ書き換え動作、及び読み
    出し動作を制御する制御回路とを備え、 前記各書き換え／読み出し回路は、 センスノードと前記メモリセルアレイの選択ビット線と
    の間に介在させた第１のトランジスタと、 ゲートが前記センスノードに接続されソースが基準電位
    に接続されて前記センスノードのレベル検出を行う第２
    のトランジスタと、 この第２のトランジスタのドレインに選択的にオン駆動
    される第３のトランジスタを介して接続された第１のラ
    ッチ回路と、 前記第２のトランジスタのドレインに選択的にオン駆動
    される第４のトランジスタを介して接続されると共に、
    選択ゲート回路を介してデータ入出力線に接続される第
    ２のラッチ回路と、 前記第１のラッチ回路を選択的に前記メモリセルアレイ
    の選択ビット線に接続するための第５のトランジスタ
    と、 前記第２のラッチ回路を選択的に前記センスノードに接
    続するための第６のトランジスタと、を備えたことを特
    徴とする不揮発性半導体記憶装置。
  18. 【請求項１８】 前記書き換え／読み出し回路は、２ビ
    ットの４値データを一つのメモリセルに異なるしきい値
    電圧の範囲として記憶するようにして、前記第１及び第
    ２のラッチ回路を用いて４値データの上位ビットと下位
    ビットの書き換え／読み出しを行う多値論理動作モード
    と、一つのメモリセルに記憶される１ビットの２値デー
    タに関して、第１のアドレスで選択されたメモリセルと
    前記第１のラッチ回路との間でデータ授受が行われる期
    間に、第２のアドレスについて前記第２のラッチ回路と
    入出力端子の間でデータ授受が行われるキャッシュ動作
    モードとを有することを特徴とする請求項１７記載の不
    揮発性半導体記憶装置。
  19. 【請求項１９】 前記多値論理動作モードにおいて、前
    記第１のトランジスタと第６のトランジスタをオンにし
    て、前記第２のラッチ回路に保持したデータによりビッ
    ト線プリチャージを行う書き込みベリファイ読み出し動
    作を有することを特徴とする請求項１８記載の不揮発性
    半導体記憶装置。
  20. 【請求項２０】 一端が前記センスノードに接続され、
    他端を駆動端子として、前記センスノードの電位制御を
    行うキャパシタを有することを特徴とする請求項１７記
    載の不揮発性半導体記憶装置。
  21. 【請求項２１】 ビット線の電流引き込みの有無又は大
    小によりデータが記憶される不揮発性メモリセルを持つ
    メモリセルアレイと、 このメモリセルアレイのビット線データを読み出すセン
    スアンプ回路とを有し、 前記センスアンプ回路は、 前記メモリセルアレイのビット線にクランプ用トランジ
    スタを介して接続されるセンスノードと、 このセンスノードに接続された、前記クランプ用トラン
    ジスタを介して前記ビット線をプリチャージするための
    プリチャージ回路と、 前記センスノードに入力端子が接続されるインバータを
    含むセンスアンプ本体と、 前記センスノードに一端が接続され、他端を駆動端子と
    して前記ビット線データのセンス時に前記センスノード
    を昇圧するための昇圧用キャパシタと、を備えたことを
    特徴とする不揮発性半導体記憶装置。
  22. 【請求項２２】 前記センスアンプ回路は、 前記クランプ用トランジスタがオンの状態で前記プリチ
    ャージ回路によりビット線をプリチャージし、 プリチャージされたビット線が選択されたメモリセルの
    データに応じて電位変化する間、前記クランプ用トラン
    ジスタをオフ、前記プリチャージ回路をオンに保って前
    記センスノードのプリチャージを継続し、 前記プリチャージ回路をオフにし、前記昇圧用キャパシ
    タを駆動して前記センスノードを昇圧し、 前記クランプ用トランジスタのゲートに読み出し電圧を
    与えて前記ビット線データを前記センスノードに転送す
    るものであることを特徴とする請求項２１記載の不揮発
    性半導体記憶装置。
  23. 【請求項２３】 前記センスアンプ回路は、 前記クランプ用トランジスタがオンの状態で前記プリチ
    ャージ回路によりビット線をプリチャージし、 プリチャージされたビット線が選択されたメモリセルの
    データに応じて電位変化する間、前記クランプ用トラン
    ジスタをオフ、前記プリチャージ回路をオンに保って前
    記センスノードのプリチャージ動作を継続し、 前記プリチャージ回路をオフにして前記昇圧用キャパシ
    タを駆動して前記センスノードを昇圧し、 前記クランプ用トランジスタのゲートに読み出し電圧を
    与えて前記ビット線データを前記センスノードに転送
    し、 前記読み出し電圧を前記クランプ用トランジスタのしき
    い値電圧より高い電圧まで低下させた後に、前記昇圧用
    キャパシタによる前記センスノードの昇圧動作を停止す
    るものであることを特徴とする請求項２１記載の不揮発
    性半導体記憶装置。
  24. 【請求項２４】 前記センスノードに一端が接続され他
    端が基準電位に固定された補助キャパシタを有すること
    を特徴とする請求項２１に記載の不揮発性半導体記憶装
    置。
  25. 【請求項２５】 前記センスノードと前記センスアンプ
    本体の入力端子との間に、前記クランプ用トランジスタ
    をオフにして前記プリチャージ回路により前記センスノ
    ードのプリチャージ動作を継続している間にオン駆動さ
    れる転送用トランジスタを介在させたことを特徴とする
    請求項２１記載の不揮発性半導体記憶装置。
  26. 【請求項２６】 前記転送用トランジスタは、前記セン
    スアンプ本体の入力端子を電源電圧までプリチャージす
    るに必要なゲート電圧で駆動されるものであることを特
    徴とする請求項２５記載の不揮発性半導体記憶装置。
  27. 【請求項２７】 前記センスアンプ本体の入力端子に一
    端が接続され、他端が基準電位に固定された補助キャパ
    シタと、 前記センスアンプ本体の入力端子を電源電圧までプリチ
    ャージするための補助プリチャージ回路とを有すること
    を特徴とする請求項２５記載の不揮発性半導体記憶装
    置。
  28. 【請求項２８】 前記センスアンプ本体は、読み出しデ
    ータを保持するラッチ回路であることを特徴とする請求
    項２１記載の不揮発性半導体記憶装置。
  29. 【請求項２９】 ビット線の電流引き込みの有無又は大
    小によりデータが記憶される不揮発性メモリセルを持つ
    メモリセルアレイと、 このメモリセルアレイのビット線データを読み出すセン
    スアンプ回路とを有し、 前記センスアンプ回路は、 前記メモリセルアレイのビット線にクランプ用トランジ
    スタを介して接続されるセンスノードと、 このセンスノードに接続された、前記クランプ用トラン
    ジスタを介して前記ビット線をプリチャージするための
    プリチャージ回路と、 前記センスノードに転送用トランジスタを介して入力端
    子が接続されるラッチ回路と、 前記センスノードに一端が接続され、他端が基準電位に
    固定された第１のキャパシタと、 前記ラッチ回路の入力端子に一端が接続され、他端が基
    準電位に固定された第２のキャパシタと、 を備えたことを特徴とする不揮発性半導体記憶装置。
  30. 【請求項３０】 ビット線の電流引き込みの有無又は大
    小によりデータが記憶される不揮発性メモリセルを持つ
    メモリセルアレイと、 このメモリセルアレイのビット線データを読み出すセン
    スアンプ回路とを有し、 前記センスアンプ回路は、 前記メモリセルアレイのビット線にクランプ用トランジ
    スタを介して接続されるセンスノードと、 このセンスノードに接続された、前記クランプ用トラン
    ジスタを介して前記ビット線をプリチャージするための
    プリチャージ回路と、 前記センスノードにゲートが接続され、ソースが基準電
    位に固定されたセンス用トランジスタを含むセンスアン
    プ本体と、 前記センスノードに一端が接続され、他端を駆動端子と
    して前記ビット線データのセンス時に前記センスノード
    を昇圧するための昇圧用キャパシタと、を備えたことを
    特徴とする不揮発性半導体記憶装置。
  31. 【請求項３１】 前記センスアンプ回路は、 前記クランプ用トランジスタがオンの状態で前記プリチ
    ャージ回路によりビット線をプリチャージし、 プリチャージされたビット線が選択されたメモリセルの
    データに応じて電位変化する間、前記クランプ用トラン
    ジスタをオフ、前記プリチャージ回路をオンに保って前
    記センスノードのプリチャージを継続し、 前記プリチャージ回路をオフにし、前記昇圧用キャパシ
    タを駆動して前記センスノードを昇圧し、 前記クランプ用トランジスタのゲートに読み出し電圧を
    与えて前記ビット線データを前記センスノードに転送す
    るものであることを特徴とする請求項３０記載の不揮発
    性半導体記憶装置。
  32. 【請求項３２】 前記センスアンプ回路は、 前記クランプ用トランジスタがオンの状態で前記プリチ
    ャージ回路によりビット線をプリチャージし、 プリチャージされたビット線が選択されたメモリセルの
    データに応じて電位変化する間、前記クランプ用トラン
    ジスタをオフ、前記プリチャージ回路をオンに保って前
    記センスノードのプリチャージ動作を継続し、 前記プリチャージ回路をオフにして前記昇圧用キャパシ
    タを駆動して前記センスノードを昇圧し、 前記クランプ用トランジスタのゲートに読み出し電圧を
    与えて前記ビット線データを前記センスノードに転送
    し、 前記読み出し電圧を前記クランプ用トランジスタのしき
    い値電圧より高い電圧まで低下させた後に、前記昇圧用
    キャパシタによる前記センスノードの昇圧動作を停止す
    るものであることを特徴とする請求項３０記載の不揮発
    性半導体記憶装置。
  33. 【請求項３３】 前記センスアンプ本体は、前記センス
    用トランジスタのドレインに転送用トランジスタを介し
    てデータノードが接続されたラッチ回路を有することを
    特徴とする請求項３０記載の不揮発性半導体記憶装置
  34. 【請求項３４】 前記メモリセルアレイは、電気的書き
    換え可能な不揮発性メモリセルにより構成されているこ
    とを特徴とする請求項２１，２９，３０のいずれかに記
    載の不揮発性半導体記憶装置。
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EP02023090A EP1288964B1 (en) 2000-03-08 2001-03-08 Non-volatile semiconductor memory
DE60100716T DE60100716T2 (de) 2000-03-08 2001-03-08 Nichtflüchtige Halbleiterspeicher
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US10/664,977 US7009878B2 (en) 2000-03-08 2003-09-22 Data reprogramming/retrieval circuit for temporarily storing programmed/retrieved data for caching and multilevel logical functions in an EEPROM
US11/318,524 US7379340B2 (en) 2000-03-08 2005-12-28 Sense amplifier circuit in non-volatile semiconductor memory comprising a boosting capacitor for boosting the potential at sense node
US12/123,157 US7567463B2 (en) 2000-03-08 2008-05-19 Sense amplifier circuit in multi-level non-volatile semiconductor memory comprising a boosting capacitor for boosting the potential at sense node
US12/257,828 US7639544B2 (en) 2000-03-08 2008-10-24 Non-volatile semiconductor memory
US12/621,134 US7859907B2 (en) 2000-03-08 2009-11-18 Non-volatile semiconductor memory
US12/960,882 US8144513B2 (en) 2000-03-08 2010-12-06 Non-volatile semiconductor memory
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Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003085676A1 (fr) * 2002-04-05 2003-10-16 Renesas Technology Corp. Dispositif de stockage non volatil
JP2006500729A (ja) * 2002-09-24 2006-01-05 サンディスク　コーポレイション 隣接フィールドエラーが低減された不揮発性メモリおよび方法
JP2006500727A (ja) * 2002-09-24 2006-01-05 サンディスク　コーポレイション ビットラインクロストークエラーが低減された不揮発性メモリおよび方法
US7023741B2 (en) 2001-12-19 2006-04-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
JP2006260737A (ja) * 2005-03-15 2006-09-28 Hynix Semiconductor Inc 読み出し速度を向上させるためのバッファメモリを有する不揮発性メモリ装置
KR100672122B1 (ko) 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
JP2007018689A (ja) * 2005-07-04 2007-01-25 Samsung Electronics Co Ltd ページバッファとそれを含む不揮発性メモリ装置
JP2007026634A (ja) * 2005-07-12 2007-02-01 Samsung Electronics Co Ltd Ｎａｎｄフラッシュメモリ装置及びそのプログラム方法
JP2007207415A (ja) * 2006-02-01 2007-08-16 Samsung Electronics Co Ltd ３−レベル不揮発性半導体メモリ装置およびその駆動方法
JP2007265475A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 半導体記憶装置の制御方法
KR100769799B1 (ko) * 2001-12-20 2007-10-23 주식회사 하이닉스반도체 플래쉬 메모리 장치
US7296111B2 (en) 1999-06-22 2007-11-13 Renesas Technology Corp. Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing
JP2008052895A (ja) * 2006-08-22 2008-03-06 Samsung Electronics Co Ltd 不揮発性データ保存装置のプログラミング方法及びその装置
KR100816121B1 (ko) 2006-12-28 2008-03-21 주식회사 하이닉스반도체 불휘발성 메모리장치의 멀티비트 프로그램 방법
JP2008091011A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc フラッシュメモリ素子とそのプログラム方法
US7391649B2 (en) 2005-07-04 2008-06-24 Samsung Electronics Co., Ltd. Page buffer and non-volatile memory device including the same
JP2008181497A (ja) * 2007-01-23 2008-08-07 Samsung Electronics Co Ltd ページデータを保存するための方法と装置
KR100866954B1 (ko) 2006-09-29 2008-11-05 삼성전자주식회사 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법
JP2008282521A (ja) * 2007-05-14 2008-11-20 Samsung Electronics Co Ltd 多数のメモリブロックグループを同時にプログラミングするメモリセルプログラミング方法及び半導体装置
US7457158B2 (en) 2005-07-04 2008-11-25 Samsung Electronics Co., Ltd. Flash memory device having single page buffer structure and related programming operations
JP2009510549A (ja) * 2005-09-09 2009-03-12 サンディスク アイエル リミテッド フロントメモリストレージシステムおよび方法
US7551484B2 (en) 2002-09-24 2009-06-23 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7561467B2 (en) 2006-09-01 2009-07-14 Samsung Electronics Co., Ltd. Flash memory device using program data cache and programming method thereof
US7593277B2 (en) 2002-09-24 2009-09-22 Sandisk Corporation Method for compensated sensing in non-volatile memory
JP2009536424A (ja) * 2006-05-05 2009-10-08 サンディスク コーポレイション 読み出し操作中にデータラッチでバックグラウンドキャッシングを行う不揮発性メモリとその方法
US7602644B2 (en) 2001-07-23 2009-10-13 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
JP2009259384A (ja) * 2008-04-16 2009-11-05 Magnachip Semiconductor Ltd 不揮発性メモリ装置
US7673220B2 (en) 2005-07-04 2010-03-02 Samsung Electronics Co., Ltd. Flash memory device having single page buffer structure and related programming method
US7692987B2 (en) 2007-05-21 2010-04-06 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2010530594A (ja) * 2007-06-18 2010-09-09 マイクロン テクノロジー， インク． ソリッドステートメモリのプログラミング速度の特定と制御
JP2010287303A (ja) * 2009-05-15 2010-12-24 Panasonic Corp 半導体記録装置
JP2011040124A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 半導体記憶装置のデータ読み出し方法
JP2011508362A (ja) * 2007-12-28 2011-03-10 サンディスク コーポレイション 不揮発性メモリ用の低ノイズセンス増幅器アレイおよび方法
JP2011510426A (ja) * 2008-01-22 2011-03-31 モサイド・テクノロジーズ・インコーポレーテッド タイミング制約が緩和されるｎａｎｄフラッシュメモリアクセス
US7936602B2 (en) 2005-04-01 2011-05-03 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
JP2011515786A (ja) * 2008-03-19 2011-05-19 サンディスク コーポレイション ダイナミックデータラッチ要求を備えたキャッシュ操作における適合アルゴリズム
JP2011129176A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
JP2011170965A (ja) * 2005-05-25 2011-09-01 Hynix Semiconductor Inc フラッシュメモリ装置のプログラム動作方法
JP2011187141A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 転送回路及びそれを用いた不揮発性半導体記憶装置
JP2011227976A (ja) * 2010-04-22 2011-11-10 Elpida Memory Inc 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム
JP2012169002A (ja) * 2011-02-14 2012-09-06 Toshiba Corp 半導体記憶装置
US8284605B2 (en) 2010-01-15 2012-10-09 Kabushiki Kaisha Toshiba Semiconductor storage device and reading method thereof
TWI384480B (zh) * 2008-09-04 2013-02-01 Macronix Int Co Ltd 記憶體及其讀取方法
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
JP2013157077A (ja) * 2007-05-04 2013-08-15 Mosaid Technologies Inc デュアル機能を有するマルチレベルセルアクセスバッファ
US8621323B2 (en) 2004-05-13 2013-12-31 SanDisk Technologies, Inc. Pipelined data relocation and improved chip architectures
JP2014501999A (ja) * 2010-12-24 2014-01-23 マイクロン テクノロジー， インク． メモリ用連続的ページ読み出し
US8738836B2 (en) 2007-12-20 2014-05-27 Powerchip Technology Corporation Non-volatile semiconductor memory device and write-in method thereof
WO2015004715A1 (ja) * 2013-07-08 2015-01-15 株式会社 東芝 半導体記憶装置およびその制御方法
US9064580B2 (en) 2012-01-06 2015-06-23 Powerchip Technology Corporation Nonvolatile semiconductor memory device and write-in method thereof
US9424934B2 (en) 2014-05-09 2016-08-23 Powerchip Technology Corporation Non-volatile semiconductor memory device and writing method thereof
JP6439026B1 (ja) * 2017-11-17 2018-12-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Families Citing this family (285)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4907011B2 (ja) * 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
US7051127B2 (en) * 2002-05-10 2006-05-23 Hewlett-Packard Development Company, L.P. Method and apparatus for selectively providing data pre-emphasis based upon data content history
JP4257824B2 (ja) * 2002-07-03 2009-04-22 シャープ株式会社 半導体記憶装置
JP2004086991A (ja) * 2002-08-27 2004-03-18 Renesas Technology Corp 不揮発性記憶装置
US7046568B2 (en) * 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
KR100615975B1 (ko) 2002-09-24 2006-08-28 쌘디스크 코포레이션 비휘발성 메모리 및 그 감지 방법
US7327619B2 (en) 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
JP3913704B2 (ja) * 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
JP4563715B2 (ja) * 2003-04-29 2010-10-13 三星電子株式会社 パーシャルコピーバック動作モードを有するフラッシュメモリ装置
FR2856185A1 (fr) * 2003-06-12 2004-12-17 St Microelectronics Sa Memoire flash programmable par mot
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
JP2005063548A (ja) * 2003-08-11 2005-03-10 Semiconductor Energy Lab Co Ltd メモリ及びその駆動方法
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7064980B2 (en) 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
JP4287235B2 (ja) * 2003-10-09 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
KR100543310B1 (ko) * 2003-12-24 2006-01-20 주식회사 하이닉스반도체 플래쉬 메모리 소자
KR100562134B1 (ko) * 2004-01-09 2006-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 페이지 버퍼
KR100734261B1 (ko) * 2004-05-21 2007-07-02 삼성전자주식회사 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자
US7009889B2 (en) * 2004-05-28 2006-03-07 Sandisk Corporation Comprehensive erase verification for non-volatile memory
JP2006031871A (ja) * 2004-07-20 2006-02-02 Toshiba Corp 半導体記憶装置
US7298648B2 (en) * 2004-11-19 2007-11-20 Samsung Electronics Co., Ltd. Page buffer and multi-state nonvolatile memory device including the same
US7420847B2 (en) * 2004-12-14 2008-09-02 Sandisk Corporation Multi-state memory having data recovery after program fail
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7158421B2 (en) 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7849381B2 (en) * 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
KR100723772B1 (ko) 2005-03-28 2007-05-30 주식회사 하이닉스반도체 개선된 프로그램 동작 성능을 가지는 플래쉬 메모리 소자의페이지 버퍼 및 그것의 프로그램 동작 제어 방법
US7463521B2 (en) * 2005-04-01 2008-12-09 Sandisk Corporation Method for non-volatile memory with managed execution of cached data
WO2006129780A1 (ja) * 2005-05-30 2006-12-07 Seiko Epson Corporation シーケンシャル書込においてべリファイ処理を行う不揮発性メモリ
US20060294313A1 (en) * 2005-06-23 2006-12-28 International Business Machines Corporation System and method of remote media cache optimization for use with multiple processing units
KR100624300B1 (ko) * 2005-06-29 2006-09-19 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의프로그램 동작 제어 방법
US7336538B2 (en) 2005-07-28 2008-02-26 Stmicroelectronics S.R.L. Page buffer circuit and method for multi-level NAND programmable memories
EP1750278B1 (en) * 2005-07-28 2009-11-11 STMicroelectronics S.r.l. Method of programming a four-level flash memory device and a related page buffer
EP1748446A1 (en) 2005-07-28 2007-01-31 STMicroelectronics S.r.l. Two pages programming
EP1748445B1 (en) 2005-07-28 2008-12-10 STMicroelectronics S.r.l. Page buffer for multi-level NAND programmable memories
KR100630537B1 (ko) * 2005-08-09 2006-10-02 주식회사 하이닉스반도체 듀얼 페이지 프로그램 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 프로그램 동작 방법
KR100745600B1 (ko) * 2005-11-07 2007-08-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
KR101357076B1 (ko) * 2005-12-28 2014-02-11 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리에서 보상된 감지를 위한 기준 감지 증폭기및 방법
EP1979912B1 (en) * 2006-01-27 2012-11-21 Kilopass Technology, Inc. Electrically programmable fuse bit
JP4805696B2 (ja) * 2006-03-09 2011-11-02 株式会社東芝 半導体集積回路装置およびそのデータ記録方式
KR100784108B1 (ko) * 2006-03-27 2007-12-10 주식회사 하이닉스반도체 데이터 입력 에러를 감소시키는 기능을 가지는 플래시메모리 소자 및 그 데이터 입력 동작 방법
US7917685B2 (en) * 2006-05-04 2011-03-29 Micron Technology, Inc. Method for reading a multilevel cell in a non-volatile memory device
TWI427637B (zh) * 2006-05-05 2014-02-21 Sandisk Technologies Inc 在程式執行期間具有背景資料鎖存快取的非揮發性記憶體及方法
KR100694978B1 (ko) * 2006-05-12 2007-03-14 주식회사 하이닉스반도체 데이터 입출력 속도를 증가시키는 구조를 가지는 플래시메모리 장치 및 그 데이터 입출력 동작 방법
EP1865513A1 (en) * 2006-06-07 2007-12-12 STMicroelectronics S.r.l. Nonvolatile memory device
EP1870901A1 (en) 2006-06-21 2007-12-26 STMicroelectronics S.r.l. Page buffer for multi-level nand flash memories
US7359248B2 (en) * 2006-07-06 2008-04-15 Elite Semiconductor Memory Technology Inc Methods for programming and reading NAND flash memory device and page buffer performing the same
KR100822560B1 (ko) * 2006-09-04 2008-04-16 주식회사 하이닉스반도체 낸드 플래시 메모리의 전류 측정 회로
KR100894809B1 (ko) * 2006-09-22 2009-04-24 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
KR100816148B1 (ko) * 2006-09-29 2008-03-21 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 독출 방법
JP4212622B2 (ja) * 2006-11-30 2009-01-21 株式会社東芝 時限スイッチ付き情報担体及び半導体集積回路
US8391061B2 (en) 2006-12-29 2013-03-05 Intel Corporation Flash memory and associated methods
US20080158986A1 (en) * 2006-12-29 2008-07-03 Daniel Elmhurst Flash memory and associated methods
KR100799688B1 (ko) * 2007-01-03 2008-02-01 삼성전자주식회사 백업 회로를 갖는 메모리 시스템 및 그것의 프로그램 방법
KR100819102B1 (ko) * 2007-02-06 2008-04-03 삼성전자주식회사 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
US7719899B2 (en) * 2007-02-13 2010-05-18 Micron Technology, Inc. Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory
US7646645B2 (en) * 2007-04-13 2010-01-12 Atmel Corporation Method and apparatus for testing the functionality of a page decoder
KR100889781B1 (ko) * 2007-04-30 2009-03-20 삼성전자주식회사 멀티-비트 데이터를 저장하는 메모리 시스템, 그것의프로그램 방법, 그것을 포함한 컴퓨팅 시스템
US7656709B2 (en) * 2007-05-03 2010-02-02 Micron Technology, Inc. NAND step up voltage switching method
KR100888482B1 (ko) * 2007-05-11 2009-03-12 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 쓰기 방법
JP4504397B2 (ja) * 2007-05-29 2010-07-14 株式会社東芝 半導体記憶装置
WO2009013879A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation メモリーコントローラ、及びこれを用いた不揮発性記憶装置
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
KR101343597B1 (ko) * 2007-08-09 2013-12-20 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7869276B2 (en) * 2007-11-29 2011-01-11 Macronix International Co., Ltd. Nand type memory and programming method thereof
US7660177B2 (en) * 2007-12-21 2010-02-09 Silicon Storage Technology, Inc. Non-volatile memory device having high speed serial interface
US7957197B2 (en) * 2008-05-28 2011-06-07 Sandisk Corporation Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node
US7729166B2 (en) 2008-07-02 2010-06-01 Mosaid Technologies Incorporated Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
US8130528B2 (en) 2008-08-25 2012-03-06 Sandisk 3D Llc Memory system with sectional data lines
US7796431B2 (en) * 2008-10-01 2010-09-14 Elite Semiconductor Memory Technology Inc. Page buffer used in a NAND flash memory and programming method thereof
US8027209B2 (en) * 2008-10-06 2011-09-27 Sandisk 3D, Llc Continuous programming of non-volatile memory
US8832353B2 (en) * 2009-04-07 2014-09-09 Sandisk Technologies Inc. Host stop-transmission handling
US8279650B2 (en) 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
JP2010282697A (ja) * 2009-06-05 2010-12-16 Toshiba Corp 不揮発性半導体記憶装置
KR101049663B1 (ko) * 2009-06-08 2011-07-14 주식회사 하이닉스반도체 페이지 버퍼 회로와 이를 구비한 불휘발성 메모리 소자 및 그 동작 방법
US8307241B2 (en) * 2009-06-16 2012-11-06 Sandisk Technologies Inc. Data recovery in multi-level cell nonvolatile memory
KR101069114B1 (ko) * 2009-06-29 2011-09-30 주식회사 하이닉스반도체 불휘발성 메모리 소자
DE102009041935B3 (de) * 2009-09-17 2011-04-14 Austriamicrosystems Ag Schaltungsanordnung mit einem Zustandsspeicherelement und Verfahren zum Betreiben eines Zustandsspeicherelements
JP5204069B2 (ja) * 2009-09-18 2013-06-05 株式会社東芝 不揮発性半導体記憶装置
KR101829208B1 (ko) * 2009-12-31 2018-02-20 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법
US8885407B1 (en) * 2010-01-19 2014-11-11 Perumal Ratnam Vertical memory cells and methods, architectures and devices for the same
US8107298B2 (en) * 2010-01-29 2012-01-31 Sandisk Technologies Inc. Non-volatile memory with fast binary programming and reduced power consumption
WO2011125455A1 (en) * 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
KR101069013B1 (ko) * 2010-07-09 2011-09-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작 방법
KR101735586B1 (ko) * 2010-07-29 2017-05-15 삼성전자 주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR101666406B1 (ko) 2010-08-16 2016-10-17 삼성전자 주식회사 비휘발성 메모리 장치 및 그 프로그램 방법, 메모리 시스템
JP2012069180A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 半導体記憶装置
JP5259666B2 (ja) * 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
CN103119656A (zh) * 2010-09-24 2013-05-22 株式会社东芝 非易失性半导体存储器件
US8526238B2 (en) * 2010-10-01 2013-09-03 Micron Technology, Inc. Memory arrays and methods of operating memory
KR20120045202A (ko) * 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 프로그램 방법
FR2970592B1 (fr) 2011-01-19 2013-02-15 Centre Nat Rech Scient Cellule mémoire volatile/non volatile programmable
FR2970589B1 (fr) 2011-01-19 2013-02-15 Centre Nat Rech Scient Cellule mémoire volatile/non volatile
FR2970593B1 (fr) 2011-01-19 2013-08-02 Centre Nat Rech Scient Cellule mémoire volatile/non volatile compacte
JP5798933B2 (ja) * 2011-01-26 2015-10-21 株式会社半導体エネルギー研究所 信号処理回路
JP5426600B2 (ja) * 2011-03-30 2014-02-26 株式会社東芝 半導体メモリ
FR2976712B1 (fr) 2011-06-15 2014-01-31 Centre Nat Rech Scient Element de memoire non-volatile
FR2976711B1 (fr) 2011-06-15 2014-01-31 Centre Nat Rech Scient Cellule memoire avec memorisation volatile et non volatile
KR101775660B1 (ko) * 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
US8630120B2 (en) 2011-10-20 2014-01-14 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
US8456917B1 (en) * 2011-11-29 2013-06-04 Elpida Memory, Inc. Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device
TWI490879B (zh) * 2011-12-14 2015-07-01 Macronix Int Co Ltd 電流感測型感測放大器及其方法
US9147480B2 (en) * 2011-12-16 2015-09-29 Macronix International Co., Ltd. Current sensing type sense amplifier and method thereof
JP5950091B2 (ja) * 2012-04-10 2016-07-13 セイコーエプソン株式会社 不揮発性記憶装置、集積回路装置および電子機器
US8937837B2 (en) * 2012-05-08 2015-01-20 Sandisk Technologies Inc. Bit line BL isolation scheme during erase operation for non-volatile storage
KR20130129700A (ko) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 구동방법
TWI570734B (zh) * 2012-06-07 2017-02-11 美光科技公司 記憶體連續頁面讀取
TWI506630B (zh) * 2012-06-11 2015-11-01 Macronix Int Co Ltd 具有變動壓降的位元線偏壓電路
US20140003176A1 (en) 2012-06-28 2014-01-02 Man Lung Mui Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US9293195B2 (en) 2012-06-28 2016-03-22 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory
TWI497495B (zh) * 2012-07-02 2015-08-21 Winbond Electronics Corp 用於讀取ｎａｎｄ快閃記憶體的方法和設備
JP2014063555A (ja) 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置、及びその制御方法
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9037902B2 (en) 2013-03-15 2015-05-19 Sandisk Technologies Inc. Flash memory techniques for recovering from write interrupt resulting from voltage fault
FR3004576B1 (fr) 2013-04-15 2019-11-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire avec memorisation de donnees non volatile
FR3004577A1 (ja) 2013-04-15 2014-10-17 Commissariat Energie Atomique
ITMI20131060A1 (it) * 2013-06-26 2014-12-27 St Microelectronics Srl Dispositivo di memoria non-volatile con circuito di lettura migliorato
FR3008219B1 (fr) 2013-07-05 2016-12-09 Commissariat Energie Atomique Dispositif a memoire non volatile
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
CN104575607B (zh) * 2013-10-14 2018-05-01 旺宏电子股份有限公司 感测放大器及其感测方法
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
KR20150051057A (ko) 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 반도체 장치, 그 동작 방법 및 이를 포함하는 반도체 시스템
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
KR102187521B1 (ko) * 2014-01-28 2020-12-08 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 불휘발성 메모리에 데이터를 프로그램하는 프로그램 방법
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9786335B2 (en) * 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9449674B2 (en) * 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US9343141B2 (en) 2014-07-15 2016-05-17 Sandisk Technologies Inc. Reprogramming memory with single program pulse per data state
US9324419B2 (en) 2014-07-15 2016-04-26 Sandisk Technologies Inc. Multiple pass programming for memory with different program pulse widths
US9208895B1 (en) 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9349468B2 (en) 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
SG11201701901UA (en) * 2014-09-12 2017-04-27 Toshiba Kk Non-volatile semiconductor storage device
US9312018B1 (en) * 2014-09-24 2016-04-12 Intel Corporation Sensing with boost
KR102248835B1 (ko) * 2014-09-29 2021-05-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
CN107408404B (zh) 2015-02-06 2021-02-12 美光科技公司 用于存储器装置的设备及方法以作为程序指令的存储
EP3254286B1 (en) 2015-02-06 2019-09-11 Micron Technology, INC. Apparatuses and methods for parallel writing to multiple memory device locations
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
WO2016144724A1 (en) 2015-03-10 2016-09-15 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
CN107430874B (zh) 2015-03-12 2021-02-02 美光科技公司 用于数据移动的设备及方法
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
KR20170015795A (ko) * 2015-07-31 2017-02-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 테스트 방법
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
JP2017111847A (ja) * 2015-12-17 2017-06-22 株式会社東芝 半導体記憶装置
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9653148B1 (en) * 2016-02-18 2017-05-16 Piecemakers Technology, Inc. Multi-bank memory device and system
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
JP2017168164A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 メモリデバイス
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
CN106021127B (zh) * 2016-05-09 2020-01-14 Tcl移动通信科技（宁波）有限公司 一种基于移动终端的缓存共享方法及系统
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10043557B1 (en) 2017-10-10 2018-08-07 Micron Technology, Inc. Apparatuses and methods for parallel I/O operations in a memory
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
KR20200048318A (ko) * 2018-10-29 2020-05-08 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11049579B2 (en) 2018-11-18 2021-06-29 Fu-Chang Hsu Methods and apparatus for NAND flash memory
WO2020102815A1 (en) 2018-11-18 2020-05-22 NEO Semiconductor, Inc. Methods and apparatus for nand flash memory
JP6677786B1 (ja) * 2018-11-20 2020-04-08 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ ページバッファ回路及び不揮発性記憶装置
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10832763B2 (en) * 2018-12-18 2020-11-10 International Business Machines Corporation Global bit line latch performance and power optimization
US10755790B2 (en) * 2019-01-23 2020-08-25 Macronix International Co., Ltd. Boosted voltage driver for bit lines and other circuit nodes
KR20200098009A (ko) 2019-02-11 2020-08-20 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
JP7313889B2 (ja) 2019-04-24 2023-07-25 キオクシア株式会社 半導体記憶装置及びメモリシステム
CN113490983B (zh) * 2019-05-05 2022-09-20 许富菖 用于nand闪速存储器的方法和装置
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11087800B1 (en) * 2020-04-10 2021-08-10 Sandisk Technologies Llc Sense amplifier architecture providing small swing voltage sensing
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11562791B1 (en) * 2021-08-09 2023-01-24 Micron Technology, Inc. Memory devices with four data line bias levels
EP4138080A1 (en) * 2021-08-18 2023-02-22 Samsung Electronics Co., Ltd. Memory device, operation method of memory device, and page buffer included in memory device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US525635A (en) * 1894-09-04 Thick
JPS57152586A (en) * 1981-03-18 1982-09-20 Nec Corp Driving method of detecting amplifying circuit
JPS57191890A (en) * 1981-05-19 1982-11-25 Nec Corp Detecting and amplifying circuit
US4547685A (en) * 1983-10-21 1985-10-15 Advanced Micro Devices, Inc. Sense amplifier circuit for semiconductor memories
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
JPH04121893A (ja) * 1990-09-12 1992-04-22 Mitsubishi Electric Corp 半導体記憶装置
US5602789A (en) * 1991-03-12 1997-02-11 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP3183699B2 (ja) * 1992-03-13 2001-07-09 沖電気工業株式会社 半導体記憶装置
JP3798810B2 (ja) 1994-06-02 2006-07-19 インテル・コーポレーション セル当たり単一ビットからセル当たり複数ビットへのダイナミック・メモリ
JP3153730B2 (ja) 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
KR100218244B1 (ko) * 1995-05-27 1999-09-01 윤종용 불휘발성 반도체 메모리의 데이터 독출회로
KR0177776B1 (ko) * 1995-08-23 1999-04-15 김광호 고집적 반도체 메모리 장치의 데이타 센싱회로
JP3392604B2 (ja) * 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
KR100244864B1 (ko) * 1996-03-18 2000-03-02 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3843486B2 (ja) 1996-06-19 2006-11-08 ソニー株式会社 不揮発性半導体記憶装置
JPH1092186A (ja) 1996-09-12 1998-04-10 Hitachi Ltd 半導体記憶装置
KR100205240B1 (ko) * 1996-09-13 1999-07-01 윤종용 단일 비트 및 다중 비트 셀들이 장착된 불휘발성 반도체 메모리 장치
JP3481817B2 (ja) * 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
JP3517081B2 (ja) * 1997-05-22 2004-04-05 株式会社東芝 多値不揮発性半導体記憶装置
JP4146006B2 (ja) * 1998-09-28 2008-09-03 富士通株式会社 フラッシュメモリを有する電子機器
IT1306964B1 (it) * 1999-01-19 2001-10-11 St Microelectronics Srl Circuito a boosting capacitivo per la regolazione della tensione dilettura di riga in memorie non-volatili

Cited By (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7441072B2 (en) 1999-06-22 2008-10-21 Renesas Technology Corp. Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing
US7949823B2 (en) 1999-06-22 2011-05-24 Renesas Electronics Corporation Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing
US7296111B2 (en) 1999-06-22 2007-11-13 Renesas Technology Corp. Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing
US7685357B2 (en) 1999-06-22 2010-03-23 Renesas Technology Corp. Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing
US7787300B2 (en) 2001-07-23 2010-08-31 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US7602644B2 (en) 2001-07-23 2009-10-13 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US8218374B2 (en) 2001-12-19 2012-07-10 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US10741266B2 (en) 2001-12-19 2020-08-11 Toshiba Memory Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US8743625B2 (en) 2001-12-19 2014-06-03 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7224621B2 (en) 2001-12-19 2007-05-29 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7123515B2 (en) 2001-12-19 2006-10-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US11295823B2 (en) 2001-12-19 2022-04-05 Kioxia Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7453739B2 (en) 2001-12-19 2008-11-18 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7916555B2 (en) 2001-12-19 2011-03-29 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US8477541B2 (en) 2001-12-19 2013-07-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US8218373B2 (en) 2001-12-19 2012-07-10 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US10410731B2 (en) 2001-12-19 2019-09-10 Toshiba Memory Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US9870831B2 (en) 2001-12-19 2018-01-16 Toshiba Memory Corporation Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US7023741B2 (en) 2001-12-19 2006-04-04 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
US9536610B2 (en) 2001-12-19 2017-01-03 Kabushiki Kaisha Toshiba Semiconductor integrated circuit adapted to output pass/fail results of internal operations
KR100769799B1 (ko) * 2001-12-20 2007-10-23 주식회사 하이닉스반도체 플래쉬 메모리 장치
WO2003085676A1 (fr) * 2002-04-05 2003-10-16 Renesas Technology Corp. Dispositif de stockage non volatil
US7334080B2 (en) 2002-04-05 2008-02-19 Renesas Technology Corp. Nonvolatile memory with independent access capability to associated buffer
US7581058B2 (en) 2002-04-05 2009-08-25 Renesas Technology Corp. Non-volatile memory having multiple erase operations
US8300473B2 (en) 2002-09-24 2012-10-30 Sandisk Technologies Inc. Non-volatile memory with improved sensing by reducing source line current
JP4898117B2 (ja) * 2002-09-24 2012-03-14 サンディスク コーポレイション ビットラインクロストークエラーが低減された不揮発性メモリおよび方法
US8023322B2 (en) 2002-09-24 2011-09-20 Sandisk Technologies Inc. Non-volatile memory and method with reduced neighboring field errors
US7551484B2 (en) 2002-09-24 2009-06-23 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7852678B2 (en) 2002-09-24 2010-12-14 Sandisk Corporation Non-volatile memory with improved sensing by reducing source line current
US8050126B2 (en) 2002-09-24 2011-11-01 Sandisk Technologies Inc. Non-volatile memory with improved sensing by reducing source line current
US7593277B2 (en) 2002-09-24 2009-09-22 Sandisk Corporation Method for compensated sensing in non-volatile memory
US8300457B2 (en) 2002-09-24 2012-10-30 Sandisk Technologies Inc. Non-volatile memory and method with reduced neighboring field errors
JP2006500729A (ja) * 2002-09-24 2006-01-05 サンディスク　コーポレイション 隣接フィールドエラーが低減された不揮発性メモリおよび方法
JP2006500727A (ja) * 2002-09-24 2006-01-05 サンディスク　コーポレイション ビットラインクロストークエラーが低減された不揮発性メモリおよび方法
US8621323B2 (en) 2004-05-13 2013-12-31 SanDisk Technologies, Inc. Pipelined data relocation and improved chip architectures
US9122591B2 (en) 2004-05-13 2015-09-01 Sandisk Technologies Inc. Pipelined data relocation and improved chip architectures
KR100672122B1 (ko) 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
JP2006260737A (ja) * 2005-03-15 2006-09-28 Hynix Semiconductor Inc 読み出し速度を向上させるためのバッファメモリを有する不揮発性メモリ装置
US7936602B2 (en) 2005-04-01 2011-05-03 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US8036041B2 (en) 2005-04-01 2011-10-11 Sandisk Technologies Inc. Method for non-volatile memory with background data latch caching during read operations
US8351269B2 (en) 2005-04-01 2013-01-08 SanDisk Technologies, Inc. Method for non-volatile memory with background data latch caching during read operations
JP2011170965A (ja) * 2005-05-25 2011-09-01 Hynix Semiconductor Inc フラッシュメモリ装置のプログラム動作方法
JP2013012298A (ja) * 2005-07-04 2013-01-17 Samsung Electronics Co Ltd ページバッファとそれを含む不揮発性メモリ装置
US7673220B2 (en) 2005-07-04 2010-03-02 Samsung Electronics Co., Ltd. Flash memory device having single page buffer structure and related programming method
US7457158B2 (en) 2005-07-04 2008-11-25 Samsung Electronics Co., Ltd. Flash memory device having single page buffer structure and related programming operations
US7623377B2 (en) 2005-07-04 2009-11-24 Samsung Electronics Co., Ltd. Flash memory device having single page buffer structure and related programming operations
JP2007018689A (ja) * 2005-07-04 2007-01-25 Samsung Electronics Co Ltd ページバッファとそれを含む不揮発性メモリ装置
US7391649B2 (en) 2005-07-04 2008-06-24 Samsung Electronics Co., Ltd. Page buffer and non-volatile memory device including the same
US8179727B2 (en) 2005-07-12 2012-05-15 Samsung Electronics Co., Ltd. NAND flash memory devices and methods of LSB/MSB programming the same
US7457157B2 (en) 2005-07-12 2008-11-25 Samsung Electronics Co., Ltd. NAND flash memory devices and methods of LSB/MSB programming the same
JP2007026634A (ja) * 2005-07-12 2007-02-01 Samsung Electronics Co Ltd Ｎａｎｄフラッシュメモリ装置及びそのプログラム方法
JP2009510549A (ja) * 2005-09-09 2009-03-12 サンディスク アイエル リミテッド フロントメモリストレージシステムおよび方法
JP2007207415A (ja) * 2006-02-01 2007-08-16 Samsung Electronics Co Ltd ３−レベル不揮発性半導体メモリ装置およびその駆動方法
JP4693675B2 (ja) * 2006-03-27 2011-06-01 株式会社東芝 半導体記憶装置の制御方法
JP2007265475A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 半導体記憶装置の制御方法
US8089806B2 (en) 2006-03-27 2012-01-03 Kabushiki Kaisha Toshiba Method for controlling semiconductor storage device comprising memory cells each configured to hold multi-bit data, and memory card provided with semiconductor storage device
JP4814995B2 (ja) * 2006-05-05 2011-11-16 サンディスク コーポレイション 読み出し操作中にデータラッチでバックグラウンドキャッシングを行う不揮発性メモリとその方法
JP2009536424A (ja) * 2006-05-05 2009-10-08 サンディスク コーポレイション 読み出し操作中にデータラッチでバックグラウンドキャッシングを行う不揮発性メモリとその方法
JP2008052895A (ja) * 2006-08-22 2008-03-06 Samsung Electronics Co Ltd 不揮発性データ保存装置のプログラミング方法及びその装置
US7561467B2 (en) 2006-09-01 2009-07-14 Samsung Electronics Co., Ltd. Flash memory device using program data cache and programming method thereof
JP2008091011A (ja) * 2006-09-29 2008-04-17 Hynix Semiconductor Inc フラッシュメモリ素子とそのプログラム方法
KR100866954B1 (ko) 2006-09-29 2008-11-05 삼성전자주식회사 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법
KR100816121B1 (ko) 2006-12-28 2008-03-21 주식회사 하이닉스반도체 불휘발성 메모리장치의 멀티비트 프로그램 방법
JP2008181497A (ja) * 2007-01-23 2008-08-07 Samsung Electronics Co Ltd ページデータを保存するための方法と装置
JP2013157077A (ja) * 2007-05-04 2013-08-15 Mosaid Technologies Inc デュアル機能を有するマルチレベルセルアクセスバッファ
JP2008282521A (ja) * 2007-05-14 2008-11-20 Samsung Electronics Co Ltd 多数のメモリブロックグループを同時にプログラミングするメモリセルプログラミング方法及び半導体装置
KR101468026B1 (ko) * 2007-05-14 2014-12-02 삼성전자주식회사 메모리 셀 프로그래밍 방법 및 반도체 장치
US7692987B2 (en) 2007-05-21 2010-04-06 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2010530594A (ja) * 2007-06-18 2010-09-09 マイクロン テクノロジー， インク． ソリッドステートメモリのプログラミング速度の特定と制御
US8738836B2 (en) 2007-12-20 2014-05-27 Powerchip Technology Corporation Non-volatile semiconductor memory device and write-in method thereof
KR101565775B1 (ko) 2007-12-28 2015-11-06 샌디스크 테크놀로지스, 인코포레이티드 저 노이즈 감지 증폭기 어레이와 비휘발성 메모리를 위한 방법
JP2011508362A (ja) * 2007-12-28 2011-03-10 サンディスク コーポレイション 不揮発性メモリ用の低ノイズセンス増幅器アレイおよび方法
JP2011510426A (ja) * 2008-01-22 2011-03-31 モサイド・テクノロジーズ・インコーポレーテッド タイミング制約が緩和されるｎａｎｄフラッシュメモリアクセス
JP2011515786A (ja) * 2008-03-19 2011-05-19 サンディスク コーポレイション ダイナミックデータラッチ要求を備えたキャッシュ操作における適合アルゴリズム
JP2009259384A (ja) * 2008-04-16 2009-11-05 Magnachip Semiconductor Ltd 不揮発性メモリ装置
TWI384480B (zh) * 2008-09-04 2013-02-01 Macronix Int Co Ltd 記憶體及其讀取方法
JP2010287303A (ja) * 2009-05-15 2010-12-24 Panasonic Corp 半導体記録装置
JP2011040124A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 半導体記憶装置のデータ読み出し方法
JP2011129176A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
US8284605B2 (en) 2010-01-15 2012-10-09 Kabushiki Kaisha Toshiba Semiconductor storage device and reading method thereof
US8374041B2 (en) 2010-03-10 2013-02-12 Kabushiki Kaisha Toshiba Transfer circuit, nonvolatile semiconductor device using the same, and transfer method of the same
JP2011187141A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 転送回路及びそれを用いた不揮発性半導体記憶装置
JP2011227976A (ja) * 2010-04-22 2011-11-10 Elpida Memory Inc 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム
US9418742B2 (en) 2010-04-22 2016-08-16 Ps4 Luxco S.A.R.L. Nonvolatile semiconductor memory device and memory system having the same
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US9830267B2 (en) 2010-12-24 2017-11-28 Micron Technology, Inc. Continuous page read for memory
JP2014501999A (ja) * 2010-12-24 2014-01-23 マイクロン テクノロジー， インク． メモリ用連続的ページ読み出し
US10423531B2 (en) 2010-12-24 2019-09-24 Micron Technology, Inc. Uninterrupted read of consecutive pages for memory
US8976621B2 (en) 2010-12-24 2015-03-10 Micron Technology, Inc. Continuous page read for memory
US10956334B2 (en) 2010-12-24 2021-03-23 Micron Technology, Inc. Uninterrupted read of consecutive pages for memory
JP2012169002A (ja) * 2011-02-14 2012-09-06 Toshiba Corp 半導体記憶装置
US9064580B2 (en) 2012-01-06 2015-06-23 Powerchip Technology Corporation Nonvolatile semiconductor memory device and write-in method thereof
WO2015004715A1 (ja) * 2013-07-08 2015-01-15 株式会社 東芝 半導体記憶装置およびその制御方法
US9424934B2 (en) 2014-05-09 2016-08-23 Powerchip Technology Corporation Non-volatile semiconductor memory device and writing method thereof
JP6439026B1 (ja) * 2017-11-17 2018-12-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN109801651A (zh) * 2017-11-17 2019-05-24 华邦电子股份有限公司 半导体存储装置以及读出方法
US10510421B2 (en) 2017-11-17 2019-12-17 Winbond Electronics Corp. Semiconductor storage device and readout method thereof
CN109801651B (zh) * 2017-11-17 2021-02-26 华邦电子股份有限公司 半导体存储装置以及读出方法

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