JP2010198698A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】動作信頼性を向上させる不揮発性半導体メモリを提供すること。
【解決手段】電気蓄積層と制御ゲートとを備え、且つ閾値に応じて２値以上のデータを保持可能とし、電流経路が直列接続されるメモリセルＭＴを複数含むメモリセルアレイ６と、前記メモリセルＭＴの電流経路の一端に電気的に接続されるビット線ＢＬと、外部から与えられる第１電圧Ｖｅｘｔ、または外部から与えられ、且つ前記第１電圧Ｖｅｘｔよりも高い第２電圧Ｖｅｘｔを降圧して得られ、且つ前記第１電圧Ｖｅｘｔと等電位の第３電圧ＶＤＤを前記ビット線ＢＬに供給可能な第１電圧発生部１０と、前記第１電圧ＶＤＤよりも高い第４電圧ＶＤＤＳＡを前記ビット線に供給可能な第２電圧発生部９とを具備する。
【選択図】図１

Description

本発明は、不揮発性半導体メモリに関する。

ＮＡＮＤ型フラッシュメモリの‘０’データの書き込むためには、制御ゲートとソース及びドレイン間に形成されるチャネルとの間に十分な電位差を生じさせ、電荷蓄積層に電荷を注入させる必要がある。

一方、‘１’データを書き込む際は、予めチャネルにある一定の電位を与え、制御ゲートとチャネル間に電位差を生じさせないようにすることで、電荷蓄積層への電荷注入を防止していた。

しかし、‘１’データを書き込むべきメモリセルにおいても実際には制御ゲートとチャネル間に電位差が生じ、わずかに電荷の注入が生じる現象があった（以下、この現象をプログラムディスターブと呼ぶ）。すなわち、ＮＡＮＤフラッシュメモリの動作信頼性を悪化させるといった問題があった（特許文献１参照）。

特開２０００−１４９５６６号公報

本発明は、動作信頼性を向上させる不揮発性半導体メモリを提供しようとするものである。

本発明の一態様に係る不揮発性半導体メモリは、電気蓄積層と制御ゲートとを備え、且つ閾値に応じて２値以上のデータを保持可能とし、電流経路が直列接続されるメモリセルを複数含むメモリセルアレイと、前記メモリセルの電流経路の一端に電気的に接続されるビット線と、外部から与えられる第１電圧、または外部から与えられ、且つ前記第１電圧よりも高い第２電圧を降圧して得られ、且つ前記第１電圧と等電位の第３電圧を前記ビット線に供給可能な第１電圧発生部と、前記第１電圧よりも高い第４電圧を前記ビット線に供給可能な第２電圧発生部とを具備する。

本発明によれば、動作信頼性を向上させる不揮発性半導体メモリを提供できる。

この発明の一実施形態に係る不揮発性半導体メモリのブロック図。 この発明の一実施形態に係るメモリセルトランジスタの閾値分布。 この発明の一実施形態に係るセンスアンプの回路図。 この発明の一実施形態に係るクロックドインバータの回路図。 この発明の一実施形態に係るクロックドインバータの回路図。 この発明の一実施形態に係るＭＯＳトランジスタの断面図。 この発明の一実施形態に係る検知回路及びショート回路のブロック図。 この発明の一実施形態に係るＶＤＤＳＡ発生回路の回路図。 この発明の一実施形態に係る第２電圧発生部のＩ−Ｖ特性。 この発明の一実施形態に係る不揮発性半導体メモリの書き込み動作を示す信号ｓｇｄ、選択ビット線ＢＬとそのチャネル、非選択ビット線ＢＬ、ＶＤＤＳＡ発生回路、選択ワード線ＷＬ、非選択ワード線ＷＬ、信号Ｓｉ、信号Ｓ’ｉ、信号Ｓ（ｉ＋１）、及び信号Ｓ’（ｉ＋１）のタイムチャート。 この発明の一実施形態に係る不揮発性半導体メモリの読み出し動作を示す信号ｓｇｄ、非選択ワード線ＷＬ、選択ワード線ＷＬ、信号ｓｇｓ、非選択ビット線ＢＬ、選択ビット線ＢＬとそのチャネル、信号Ｓｉ、信号Ｓ’ｉ、信号Ｓ（ｉ＋１）、及び信号Ｓ’（ｉ＋１）のタイムチャート。 この発明の一実施形態に係る不揮発性半導体メモリの電圧転送動作であって、昇圧抵抗部、ノードＮ１８、比較器、信号ｄｉｓｃ１、ノードＮ１６、Ｎ１９、信号ｄｉｓｃ２、ノードＮ１１のタイムチャート。 この発明の一実施形態に係る不揮発性半導体メモリの閾値シフト量。 この発明の一実施形態の変形例に係るＶＤＤＳＡ発生回路と検知回路の回路図。 この発明の一実施形態の変形例に係る電圧転送動作を示し、ノードＮ１１、信号ｄｉｓｃ２のタイムチャート。 この発明の一実施形態の変形例に係る不揮発性半導体メモリのブロック図。 この発明の一実施形態の変形例に係る降圧回路の回路図。 この発明の一実施形態の変形例に係る電圧転送動作を示し、ノードＮ２乃至Ｎ５、及びＭＯＳトランジスタ５７のチャネルにおけるタイムチャート。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の一実施形態に係る不揮発性半導体メモリについて図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。本実施形態に係るＮＡＮＤ型フラッシュメモリは、複数の種類の外部電圧に対応して動作可能とされ、図１では２種類の外部電圧Ｖｅｘｔ１または、外部電圧Ｖｅｘｔ２で動作可能な例を示している。外部電圧Ｖｅｘｔ１は、例えば１．８[Ｖ]（＝ＶＤＤ）であり、外部電圧Ｖｅｘｔ２は外部電圧Ｖｅｘｔ１よりも大きい例えば３．０[Ｖ]である。

図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、センスアンプ４、非選択回路５、検知回路７、ショート回路８、ＶＤＤＳＡ発生回路９、ＶＤＤ発生回路１０、ｎチャネルＭＯＳトランジスタＴＲ０乃至Ｔｒ（ｎ＋１）、及びｎチャネルＭＯＳトランジスタＴＲ’０乃至ＴＲ’（ｎ＋１）を備えている。なお、ＭＯＳトランジスタＴＲ０乃至ＴＲ（ｎ＋１）及びＭＯＳトランジスタＴＲ’０乃至ＴＲ’（ｎ＋１）を区別しない場合には、それぞれＭＯＳトランジスタＴＲ、ＴＲ’と呼ぶ。まずメモリセルアレイ１について説明する。

＜メモリセルアレイ１の構成例＞
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。そして、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。

図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング６を備えている。ＮＡＮＤストリング６の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬ（ｎ＋１）に共通接続される。以下、ビット線ＢＬ０〜ＢＬ（ｎ＋１）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：整数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング６を選択出来るのであればいずれか一方のみが設けられていても良い。なお、本実施形態においてビット線ＢＬｎを偶数番目、ビット線ＢＬ（ｎ＋１）を奇数番目に配置されているものとする。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング６はブロックＢＬＫ単位で一括してデータが消去される。

＜メモリセルトランジスタＭＴの閾値分布について＞
次に上記メモリセルトランジスタＭＴの閾値分布について図２を用いて説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。

メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。

＜電圧発生回路２について＞
次に図１に戻って、電圧発生回路２の説明をする。電圧発生回路２は、データの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生し、ＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ３に供給する。

＜ロウデコーダ３の構成例について＞
ロウデコーダ３は、データの書き込み動作時、読み出し動作時、及び消去時において、図示せぬ制御部から与えられたロウアドレスに基づいてメモリセルアレイ１のロウ方向を選択する。つまり、図示せぬ制御部から与えられるロウアドレスに基づいてセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し電圧を印加する。

図１に示すように、ロウデコーダ３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ１１、１２、及びワード線ＷＬ毎に設けられたワード線ドライバ１３を備える。本実施形態では、ブロックＢＬＫｓに対応したワード線ドライバ１３、セレクトゲート線ドライバ１１、１２のみを図示する。しかし実際では、これらワード線ドライバ１３、セレクトゲート線ドライバ１１、及び１２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えば６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

図示せぬ制御部から与えられるページアドレスのデコード結果に応じて、選択されたブロックＢＬＫが選択されると、ワード線ドライバ１３は、該選択されたワード線ＷＬを介し、電圧発生回路２から与えられた必要とされる電圧をメモリセルトランジスタＭＴの制御ゲートへと転送する。

また図示せぬ制御部から与えられるロウアドレス（ページアドレス）のデコード結果に応じて、選択されたブロックＢＬＫが選択されると、セレクトゲート線ドライバ１１は、ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、それぞれ必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。また、この時、ゲートには信号ｓｇｄが転送される。つまり、セレクトゲート線ドライバ１１は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄにおいて‘Ｌ’レベルを０[Ｖ]、‘Ｈ’レベルを電圧ＶＳＧとする。

また、セレクトゲート線１１と同様に選択されたブロックＢＬＫが選択されると、セレクトゲート線ドライバ１２は、メモリセルトランジスタＭＴにおいて書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。また、この時、ゲートには信号ｓｇｓが転送される。更に消去時では、セレクトゲート線ＳＧＳ１を介して０[Ｖ]が選択トランジスタＳＴ２のゲートに転送される。つまり、信号ｓｇｓにおいて‘Ｌ’レベルを０[Ｖ]、‘Ｈ’レベルを電圧ＶＳＧとする。

＜センスアンプ４について＞
次センスアンプ４について説明する。センスアンプ４はｐチャネルＭＯＳトランジスタ１４乃至１６、及びＳＥＮＳＥ ＵＮＩＴ１７を備える。センスアンプ４は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。より具体的には、センスアンプ４は、ＭＯＳトランジスタ１６によって転送される電圧ＶＤＤをＳＥＮＳＥ ＵＮＩＴ１７を介してノードＮ６に与えることで、いずれかのビット線ＢＬをプリチャージする。そして、例えばＳＥＮＳＥ ＵＮＩＴ１７がノードＮ６における電圧（または電流）をセンスする。

また、データの書き込み時には、ＭＯＳトランジスタ１４から転送された電圧ＶＤＤＳＡをビット線ＢＬに転送する。より具体的には、ＭＯＳトランジスタ１４により与えられる電圧ＶＤＤＳＡ、または電圧ＶＤＤ、またはＳＥＮＳＥ ＵＮＩＴ１７が備える図示せぬＭＯＳトランジスタが接地されることにより出力される０［Ｖ］を、ノードＮ６へ転送する。すなわち、書き込みデータをビット線ＢＬへ転送する。 なお、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ビット線ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。

また、ＳＥＮＳＥ ＵＮＩＴ１７はセンスデータのラッチや、そのラッチしたデータの演算を行う。そして、ＳＥＮＳＥ ＵＮＩＴ１７がセンスデータのラッチや、そのラッチしたデータの演算を行う場合には、ノードＮ５における電圧ＶＤＤをＭＯＳトランジスタ１５によりＳＥＮＳＥ ＵＮＩＴ１７へと転送する。次に、特に上記センスアンプ４内に設けられたＭＯＳトランジスタ１４及び１５について説明する。

＜ｐチャネルＭＯＳトランジスタ１４、１５について＞
次にｐチャネルＭＯＳトランジスタ１４、１５について説明する。ｐチャネルＭＯＳトランジスタ１４、１５はそれぞれが同一ウェル上に形成される。そしてＭＯＳトランジスタ１４の電流経路の一端はノードＮ４に接続され、電流経路の他端はＳＥＮＳＥ ＵＮＩＴ１７に接続される。また、ＭＯＳトランジスタ１５の電流経路の一端はノードＮ５に接続され、電流経路の他端はＳＥＮＳＥ ＵＮＩＴ１７に接続される。ノードＮ４には、後述するＶＤＤＳＡ発生回路９により、電圧ＶＤＤＳＡまたは電圧ＶＤＤのいずれかが与えられる。またノードＮ５には、後述するＶＤＤ発生回路１０により、電圧ＶＤＤが与えられる。

そして、ＭＯＳトランジスタ１４はＮＡＮＤ型フラッシュメモリに外部電圧Ｖｅｘｔ２が与えられ、データの書き込み動作時に、電圧ＶＤＤＳＡをＳＥＮＳＥ ＵＮＩＴ１７を介してノードＮ６へ転送する。また、外部電圧Ｖｅｘｔ１が与えられた場合は、データの書き込み動作時に、電圧ＶＤＤをＳＥＮＳＥ ＵＮＩＴ１７を介してノードＮ６へ転送する。

他方、ＭＯＳトランジスタ１５は、ＳＥＮＳＥ ＵＮＩＴ１７にノードＮ５における電圧ＶＤＤを供給する。これによりＳＥＮＳＥ ＵＮＩＴ１７は所望の演算を実行する。次に上記センスアンプ４の詳細について図３を用いて説明する。

＜センスアンプ４の詳細について＞
図３は、図１におけるＳＥＮＳＥ ＵＮＩＴ１７及びＭＯＳトランジスタ１４乃至１６の詳細を示す回路図である。図示するように、ＳＥＮＳＥ ＵＮＩＴ１７は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、メモリセルトランジスタＭＴの例えば２値データ（‘０’または‘１’）を記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線ＢＬのデータを増幅し、一時的に保持するとともに、例えば２値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路８０、８１、及びｎチャネルＭＯＳトランジスタ８２、８３により構成されている。ＭＯＳトランジスタ８２の電流経路の一端はノードＮ２ａにおいてクロックドインバータ回路８０の出力端と接続されている。また、ＭＯＳトランジスタ８２の電流経路の他端はノードＮ２ｂにおいてクロックドインバータ回路８１の出力端に接続されている。そして、クロックドインバータ回路８０及び８１が上記ＭＯＳトランジスタ１５を備える。つまりクロックドインバータ８０及び８１がそれぞれ備えるＭＯＳトランジスタ１５の電流経路の一端はノードＮ５に接続され、他端はノードＮ２ａ及びＮ２ｂに電気的に接続される。なお、クロックドインバータ８０及び８１の構成については後述する。またＭＯＳトランジスタ８２のゲートには信号ＥＱ２が供給されている。ＭＯＳトランジスタ８３の電流経路の一端はノードＮ２ｂにおいてクロックドインバータ回路８１の出力端と接続され、電流経路の他端は接地されている。またトランジスタ８３のゲートには信号ＰＲＳＴが供給されている。そして、カラム選択ＭＯＳトランジスタ８４の電流経路の一端はノードＮ２ａに接続され、他端は入出力データ線ＩＯに接続される。また、カラム選択トランジスタ８５の電流経路の一端はノードＮ２ｂに接続され、他端は入出力データ線ＩＯに接続される。そしてこれらＭＯＳトランジスタ８４及び８５のゲートにはカラム選択信号ＣＳＬｉが供給されている。すなわち、信号ＣＳＬｉによりＭＯＳトランジスタ８４及び８５がオン状態とされることで、出力データ線ＩＯとデータの入出力がされる。そして、ＭＯＳトランジスタ８６の電流経路の一端はノートＮ２ａに接続され、他端はノードＮ１２に接続される。また、ＭＯＳトランジスタ８７の電流経路の一端はノードＮ１２に接続され、他端はＰＤＣのノードＮ１ａに接続される。またＭＯＳトランジスタ８６のゲートには信号ＢＬＣ２が供給され、トランジスタ８７のゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路８８、８９、及びｎチャネルＭＯＳトランジスタ９０により構成されている。ＭＯＳトランジスタ９０の電流経路の一端は、ノードＮ１ｂにおいてクロックドインバータ回路８８の出力端と接続され、他端はノードＮ１ａにおいてクロックドインバータ回路８９の出力端と接続されている。そして、クロックドインバータ回路８９はＭＯＳトランジスタ１４を備え、該ＭＯＳトランジスタ１４の電流経路の一端はノードＮ４に接続され、他端はノードＮ１ａに電気的に接続される。つまり、ノードＮ４にから供給される電圧ＶＤＤＳＡは、クロックドインバータ回路８９が備えるＭＯＳトランジスタ１４、ノードＮ１ａ、及びノードＮ１２を介してビット線ＢＬに供給される。なお、クロックドインバータ８８及び８９の構成については後述する。またＭＯＳトランジスタ９０のゲートには信号ＥＱ１が供給されている。またＰＤＣのノードＮ１ｂはＭＯＳトランジスタ９１のゲートに接続されている。ＭＯＳトランジスタ９１の電流経路の一端はＭＯＳトランジスタ９２の電流経路の一端に接続され、他端はトランスファーゲートを構成するＭＯＳトランジスタ９３及び９４の電流経路の一端と接続される。また、ＭＯＳトランジスタ９２の電流経路の他端は接地されている。ＭＯＳトランジスタ９２のゲートには信号ＣＨＫ１が供給されている。ＭＯＳトランジスタ９３のゲートには信号ＣＨＫ２が供給されている。また、ＭＯＳトランジスタ９３及び９４の電流通路の他端は信号ＣＯＭｉが供給されている。この信号ＣＯＭｉはセンスアンプ４に共通の信号であり、ＳＥＮＳＥ ＵＮＩＴ１７においてベリファイが完了したかどうかを示す信号である。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂが‘Ｌ’レベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２を‘Ｈ’レベルとすると、ベリファイが完了している場合、信号ＣＯＭｉが‘Ｈ’レベルとなる。また、ＭＯＳトランジスタ９４のゲートはＭＯＳトランジスタ８６の電流経路の他端とＭＯＳトランジスタ８７の電流経路の一端と接続されている。

さらに、ＴＤＣは、例えばＭＯＳキャパシタ９５により構成されている。このキャパシタ９５の一方の電極は、ＭＯＳトランジスタノードＮ１２に接続され、他方の電極は接地されている。また、接続ノードＮ１２には、ＭＯＳトランジスタ９６の電流経路の一端が接続されている。そして、ＭＯＳトランジスタ９６の電流経路の他端にはＤＤＣが接続されている。ＭＯＳトランジスタ９６のゲートには、信号ＲＥＧが供給されている。

ＤＤＣは、ｎチャネル型ＭＯＳトランジスタ９７及び９８により構成されている。ＭＯＳトランジスタ９７の電流通路の一端には信号ＶＲＥＧが供給され、他端はＭＯＳトランジスタ９６の電流経路の他端に接続されている。このＭＯＳトランジスタ９７のゲートはＭＯＳトランジスタ９８の電流経路の一端が接続され、該ＭＯＳトランジスタ９８の電流経路の他端を介して上記ＰＤＣのノードＮ１ａに接続されている。このＭＯＳトランジスタ９８のゲートには信号ＤＴＧが供給されている。

さらに、ノードＮ１２にはＭＯＳトランジスタ９９及び１００の電流経路の一端が接続されている。そしてＭＯＳトランジスタ１００の電流経路の他端にはＭＯＳトランジスタ１６の電流経路の一端が接続されている。すなわち、ＭＯＳトランジスタ１６の電流経路の他端はノードＮ５に接続され、該ノードＮ５から信号ＶＰＲＥ、すなわち電圧ＶＤＤが供給され、またゲートには信号ＢＬＰＲＥが供給されている。つまり、データの読み出し時には、ＭＯＳトランジスタ１００、ノードＮ１２を介してビット線ＢＬへと電圧ＶＤＤが供給される。ＭＯＳトランジスタ９９のゲートには信号ＢＬＣＬＡＭＰが供給され、電流経路の他端はＭＯＳトランジスタ１０１の電流経路の一端に接続されている。また、ＭＯＳトランジスタ１０１の他端は、ＭＯＳトランジスタ１０２の電流経路の一端とビット線ＢＬ（ｉ＋１）とにそれぞれ共通接続され、ゲートには信号ＢＬＳ（ｉ＋１）が与えられる。そしてＭＯＳトランジスタ１０２の電流経路の他端には、非選択回路５として機能するｐチャネルＭＯＳトランジスタ１０５の電流経路の一端が接続されている。そしてＭＯＳトランジスタ１０５の電流経路の他端がノードＮ４に接続されている。つまり、ＭＯＳトランジスタ１０２の電流経路の他端にはＭＯＳトランジスタ１０５を介して信号ＢＬＣＲＬとする電圧ＶＤＤＳＡが供給され、ゲートには信号ＢｌＡＳ（ｉ＋１）が与えられる。また、ＭＯＳトランジスタ１０４の電流経路の一端は、ＭＯＳトランジスタ９９の電流経路の他端と接続され、電流経路の他端はＭＯＳトランジスタ１０３の電流経路の一端とビット線ＢＬｉとにそれぞれ接続され、ゲートには信号ＢＬＳｉが与えられる。そして、ＭＯＳトランジスタ１０３のゲートには信号ＢｌＡＳｉが与えられ、電流経路の他端は、ＭＯＳトランジスタ１０２の電流経路の他端と共通接続されている。すなわち、ＭＯＳトランジスタ１０３の電流経路の他端には信号ＢＬＣＲＬが供給されている。そしてＭＯＳトランジスタ１０２及び１０３は、信号ＢｌＡＳ（ｉ＋１）及び信号ＢｌＡＳｉに応じてＭＯＳトランジスタ１０１及び１０４と相補的にオンとされ、非選択ビット線ＢＬに信号ＢＬＣＲＬ、すなわち電圧ＶＤＤＳＡを供給する。なお、以下では、偶数ビット線ＢＬをビット線ＢＬｉ（ｉは偶数であり、ｉ＝０、２、４、…、ｎ）、奇数ビット線ＢＬをビット線ＢＬ（ｉ＋１）とする。

上記説明した各信号及び電圧は、図１に示すＶＤＤＳＡ発生回路９及びＶＤＤ発生回路１０並びに図示せぬ制御部により生成され、この制御信号及びＶＤＤＳＡ発生回路９及びＶＤＤ発生回路１０の制御に基づき所望の演算処理、及び電圧ＶＤＤＳＡ及び電圧ＶＤなどの電圧転送動作が実行される。

＜クロックドインバータ８８、８９並びにクロックドインバータ８０、８１の詳細について＞
上述したようにクロックドインバータ８８、８９並びに８０、８１はそれぞれＭＯＳトランジスタ１４及び１５を含んだ構成をとる。クロックドインバータ８９、８９並びに８０、８１の回路図を図４及び図５に示す。まず、図４を用いてクロックドインバータ８９、８９並びに８０、８１の詳細を説明する。図示するように、クロックドインバータ８０はｐチャネルＭＯＳトランジスタ１５、１１０、並びにｎチャネルＭＯＳトランジスタ１１１及び１１２を備える。上述したようにＭＯＳトランジスタ１５の電流経路の一端はノードＮ５に接続され、他端はＭＯＳトランジスタ１１０の電流経路の一端に接続され、ゲートにはクロックドインバータ８１の出力端（図中、Ｎ２ｂと表記）が接続される。

ＭＯＳトランジスタ１１０の電流経路の他端はＭＯＳトランジスタ１１１の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。またＭＯＳトランジスタ１１０の電流経路の他端は、クロックドインバータ８０の出力端（図中、Ｎ２ａと表記）とされ、該出力端（Ｎ２ａ）はクロックドインバータ８１に接続される。

ＭＯＳトランジスタ１１１の電流経路の他端はＭＯＳトランジスタ１１２の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。そして、ＭＯＳトランジスタ１１２の電流経路の他端は接地され、ゲートにはクロックドインバータ８１の出力端が接続される。すなわち、ＭＯＳトランジスタ１５及びＭＯＳトランジスタ１１２のゲートは共通接続されている。

次に、クロックドインバータ８１の構成について説明する。図示するように、クロックドインバータ８１はｐチャネルＭＯＳトランジスタ１５及び１１３、並びにｎチャネルＭＯＳトランジスタ１１４及び１１５を備える。上述したようにＭＯＳトランジスタ１５の電流経路の一端はノードＮ５に接続され、他端はＭＯＳトランジスタ１１３の電流経路の一端に接続され、ゲートにはクロックドインバータ８０の出力端（図中、Ｎ２ａと表記）が接続される。

ＭＯＳトランジスタ１１３の電流経路の他端はＭＯＳトランジスタ１１４の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。またＭＯＳトランジスタ１１３の電流経路の他端は、クロックドインバータ８１の出力端（図中、Ｎ２ｂと表記）とされ、該出力端（Ｎ２ｂ）はクロックドインバータ８０に接続される。

ＭＯＳトランジスタ１１４の電流経路の他端はＭＯＳトランジスタ１１５の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。そして、ＭＯＳトランジスタ１１５の電流経路の他端は接地され、ゲートにはクロックドインバータ８０の出力端が接続される。すなわち、ＭＯＳトランジスタ１５及びＭＯＳトランジスタ１１５のゲートは共通接続されている。

引き続き、クロックドインバータ８８の構成について説明する。図示するように、クロックドインバータ８８はｐチャネルＭＯＳトランジスタ１２０及び１２１、並びにｎチャネルＭＯＳトランジスタ１２２及び１２３を備える。ＭＯＳトランジスタ１２０の電流経路の一端はノードＮ４に接続され、他端はＭＯＳトランジスタ１２１の電流経路の一端に接続され、ゲートにはクロックドインバータ８９の出力端（図中、Ｎ１ａと表記）が接続される。

ＭＯＳトランジスタ１２１の電流経路の他端はＭＯＳトランジスタ１２２の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。またＭＯＳトランジスタ１２１の電流経路の他端は、クロックドインバータ８８の出力端（図中、Ｎ１ｂと表記）とされ、該出力端（Ｎ１ｂ）はクロックドインバータ８９に接続される。

ＭＯＳトランジスタ１２２の電流経路の他端はＭＯＳトランジスタ１２３の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。そして、ＭＯＳトランジスタ１２３の電流経路の他端は接地され、ゲートにはクロックドインバータ８９の出力端が接続される。すなわち、ＭＯＳトランジスタ１２０及びＭＯＳトランジスタ１２３のゲートは共通接続されている。

次に、クロックドインバータ８９の構成について説明する。図示するように、クロックドインバータ８９はｐチャネルＭＯＳトランジスタ１４及び１２４、並びにｎチャネルＭＯＳトランジスタ１２５及び１２６を備える。上述したようにＭＯＳトランジスタ１４の電流経路の一端はノードＮ４に接続され、他端はＭＯＳトランジスタ１２４の電流経路の一端に接続され、ゲートにはクロックドインバータ８８の出力端（図中、Ｎ１Ｂと表記）が接続される。

ＭＯＳトランジスタ１２４の電流経路の他端はＭＯＳトランジスタ１２５の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。またＭＯＳトランジスタ１２４の電流経路の他端は、クロックドインバータ８９の出力端（図中、Ｎ１ａと表記）とされ、該出力端（Ｎ１ａ）はクロックドインバータ８８に接続される。

ＭＯＳトランジスタ１２５の電流経路の他端はＭＯＳトランジスタ１２６の電流経路の一端に接続され、ゲートには信号ＳＥＮ１が与えられる。そして、ＭＯＳトランジスタ１２６の電流経路の他端は接地され、ゲートにはクロックドインバータ８８の出力端が接続される。すなわち、ＭＯＳトランジスタ１４及びＭＯＳトランジスタ１２６のゲートは共通接続されている。

次に上記クロックドインバータ８０、８１、８８、８９の構成は、特に上記図４に限られない。つまり、センスアンプ４のレイアウトの関係上、次のような構成であってもよい。図５にクロックドインバータ８０、８１、８８、８９の回路図を示す。なお、上記図４と同一の構成については説明を省略する。つまりまず、クロックドインバータ８０については、図示するように、ＭＯＳトランジスタ１５及び１１２のゲートに信号ＳＥＮ１が与えられ、それ以外のＭＯＳトランジスタ１１３及び１１４のゲートにはクロックドインバータ８１の出力端（Ｎ２ｂ）が与えられた構成でもよい。そしてクロックドインバータ８１についても同様にＭＯＳトランジスタ１５及び１１５のゲートに信号ＳＥＮ１が与えられ、その他ＭＯＳトランジスタ１１３及び１１４のゲートにはクロックドインバータ８１の出力端（Ｎ２ａ）が与えられた構成でもよい。

また、クロックドインバータ８８については、図示するように、ＭＯＳトランジスタ１２０及び１２３のゲートに信号ＳＥＮ１が与えられ、それ以外のＭＯＳトランジスタ１２１及び１２２のゲートにはクロックドインバータ８９の出力端（Ｎ１ａ）が与えられた構成でもよい。そしてクロックドインバータ８９についても同様であり、ＭＯＳトランジスタ１４及び１２６のゲートに信号ＳＥＮ１が与えられ、その他ＭＯＳトランジスタ１２４及び１２５のゲートにはクロックドインバータ８８の出力端（Ｎ１ｂ）が与えられた構成でもよい。

＜ＭＯＳトランジスタ１４、１５の断面構成について＞
次に、上記説明したＭＯＳトランジスタ１４、１５の断面構成について説明する。上述したように、ＭＯＳトランジスタ１４、１５はそれぞれ同一ウェル上に形成される。この様子を図６に示す。図示するように、ＭＯＳトランジスタ１４、１５はｐ型半導体基板３０上に形成される。そして、ｐ型半導体基板３０の表面上にｎ型ウェル領域３３が形成されている。また、ＭＯＳトランジスタ１４、１５を覆うように、絶縁膜３８がｎ型半導体基板３０上に形成される。

ＭＯＳトランジスタ１４は、ｐ型半導体基板３０上に図示せぬゲート絶縁膜を介在して設けられたゲート電極３４と、ｎ型ウェル領域３３表面内に設けられ、ソース及びドレインとして機能する不純物拡散層３１を備える。そして、ＭＯＳトランジスタ１４におけるドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、ＶＤＤＳＡ発生回路９の出力端、すなわちノードＮ１、Ｎ２、及びＮ４に接続される。また、ＭＯＳトランジスタ１４におけるソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、センスアンプ４を介して偶数ビット線ＢＬに接続される。

また、ＭＯＳトランジスタ１５は、ｐ型半導体基板３０上に図示せぬゲート絶縁膜を介在して設けられたゲート電極３７と、ｎ型ウェル領域３３表面内に設けられ、ソース及びドレインとして機能する不純物拡散層３２を備える。そして、ＭＯＳトランジスタ１５におけるドレイン領域上にはコンタクトプラグＣＰ３が形成される。コンタクトプラグＣＰ３は、ＶＤＤ発生回路１０の出力端、すなわちノードＮ３、Ｎ５に接続される。また、ＭＯＳトランジスタ１５におけるソース領域上にはコンタクトプラグＣＰ４が形成される。コンタクトプラグＣＰ４は、センスアンプ４を介して偶数ビット線ＢＬに接続される。

＜ＭＯＳトランジスタＴＲ、ＴＲ’について＞
次に、ＭＯＳトランジスタＴＲ、ＴＲ’について説明する。ＭＯＳトランジスタＴＲ０〜ＴＲは、電流経路の一端がノードＮ６に接続され、他端がビット線ＢＬ０乃至ビット線ＢＬ（ｎ＋１）のそれぞれに接続されている。すなわちＭＯＳトランジスタＴＲはビット線ＢＬｉ及びビット線ＢＬ（ｉ＋１）とセンスアンプ４とを接続する。

また、ＭＯＳトランジスタＴＲ’０〜ＴＲ’（ｎ＋１）は電流経路の一端がノードＮ８を介して非選択回路５に接続され、他端がビット線ＢＬｉ及びビット線ＢＬ（ｉ＋１）に接続されている。すなわち、すなわちＭＯＳトランジスタＴＲ’はビット線ＢＬｉ及びビット線ＢＬ（ｉ＋１）とセンスアンプ４とを接続する。

なお、センスアンプ４及び非選択回路５は、センスアンプ４で説明したビット線ＢＬの１組ごとに設けられている。より具体的には、ビット線ＢＬ０、ビット線ＢＬ１につき１個のセンスアンプ４及び非選択回路５が設けられ、ビット線ＢＬ２、ビット線ＢＬ３につき１個のセンスアンプ４及び非選択回路５が設けられ、以下同様である。そして書き込み動作時及び読み出し動作時には、この２本のビット線ＢＬの組のうち、一方がＭＯＳトランジスタＴＲによってセンスアンプ４に接続され、他方がＭＯＳトランジスタＴＲ’によって非選択回路５に接続される。

＜非選択回路５について＞
次に、非選択回路５について説明する。非選択回路５はノードＮ４をノードＮ８に接続する。また非選択回路５は、ＭＯＳトランジスタＴＲ、ＴＲ’のオン、オフを制御することで、必要に応じて偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）とのいずれかをセンスアンプ４または非選択回路５に接続可能とする。

つまり、具体的には選択ビット線ＢＬに対応するＭＯＳトランジスタＴＲをオン状態、ＭＯＳトランジスタＴＲ’をオフ状態とする。これにより、選択ビット線ＢＬはノードＮ６及びセンスアンプ４に接続される。つまり、ＭＯＳトランジスタ１４または１５が転送する電圧、または０[Ｖ]を選択ビット線ＢＬに転送する。

他方、非選択ビット線ＢＬに対応するＭＯＳトランジスタＴＲ、ＴＲ’をそれぞれオフ状態及びオン状態とする。これにより、非選択ビット線ＢＬは非選択回路５に接続される。

＜ＶＤＤＳＡ発生回路９について＞
ＶＤＤＳＡ発生回路９は、外部から供給される電圧Ｖｅｘｔ２により電圧ＶＤＤＳＡを生成する。そして、発生した電圧ＶＤＤＳＡ又は電圧ＶＤＤのいずれかをビット線ＢＬへと転送する。そして、この電圧ＶＤＤＳＡは上記メモリセルトランジスタＭＴに‘１’データの書き込みを実行する際、該メモリセルトランジスタＭＴに対応するビット線ＢＬ、または非選択ビット線ＢＬのそれぞれに転送される。すなわち、必要に応じてＶＤＤＳＡ発生回路９は、電圧ＶＤＤＳＡ又は電圧ＶＤＤのいずれかをノードＮ１、Ｎ２、Ｎ４、及びセンスアンプ４又は非選択回路５を介してビット線ＢＬに転送する。

＜ＶＤＤ発生回路１０について＞
ＶＤＤ発生回路１０は、外部電圧Ｖｅｘｔ１またはＶｅｘｔ２を供給され、これに基づいて、電圧ＶＤＤを、ノードＮ３、Ｎ５に出力する。

電圧ＶＤＤ発生回路１０は、外部電圧Ｖｅｘｔ２を供給される場合には、これを降圧することにより電圧ＶＤＤ（＝１．８［Ｖ］）を発生し、ノードＮ３及びＮ５へ出力する。他方、外部電圧Ｖｅｘｔ１（＝ＶＤＤ）を供給される場合には、これをそのままノードＮ３、Ｎ５へ出力する。

＜検知回路７について＞
検知回路７はＶＤＤＳＡ発生回路９の出力端に接続されるノードＮ１に接続される。そして、検知回路７はノードＮ１における電圧ＶＤＤＳＡが電圧ＶＤＤ以下になったことを検知すると、ショート回路８に対してＶＤＤＳＡ発生回路９の出力端とＶＤＤ発生回路１０の出力端とをショートするよう命令する。すなわち、ノードＮ２とノードＮ３とをショートする。これにより、センスアンプ４、非選択回路５へは電圧ＶＤＤが供給される。また検知回路７は、外部電圧Ｖｅｘｔ２が供給されＶＤＤＳＡ発生回路９が電圧ＶＤＤＳＡを出力する場合以外において、ショート回路８にノードＮ２とノードＮ３とを電気的に接続するよう命令する。すなわちデータの読み出し時や、外部電圧Ｖｅｘｔ１が供給された場合などである。

＜ショート回路８について＞
ショート回路８はＶＤＤＳＡ発生回路９の出力端に接続されるノードＮ２とＶＤＤ発生回路１０の出力端に接続されるノードＮ３とに接続される。そしてショート回路８は、上記検知回路７から制御信号を供給されると、ノードＮ２とノードＮ３とをショートする。これにより、それぞれの端子は電圧ＶＤＤの同電位となる。

＜検知回路７及びショート回路８の詳細について＞
次に上述した検知回路７及びショート回路８の詳細について図７を用いて説明する。図７は、検知回路７及びショート回路８の回路図である。図示するように、検知回路７は抵抗素子４１、４２、及び比較器４３を備える。またショート回路８は、スイッチとして機能するような、例えばｐチャネルＭＯＳトランジスタ４４、及びインバータ４５を備える。

図示するように、抵抗素子４１の一端は、ノードＮ１と接続され、他端はノードＮ１４を介して抵抗素子４２の一端と接続される。そして、抵抗素子４２の他端は接地される。すなわち、ノードＮ１における電圧ＶＤＤＳＡが、抵抗素子４１、及び４２により分圧され、分圧された電圧がノードＮ１４から出力される。

また、比較器４３の反転入力端子には、例えば図示せぬＢＧＲ回路で生成した基準電圧ＶＲＥＦが入力され、正転入力端子にはノードＮ１４に接続される。すなわち、比較器４３は基準電圧ＶＲＥＦとノードＮ１４における電位（ここで、ノードＮ１４の電位を電圧ＶＭ１とする）とを比較する。そして、ＶＲＥＦ＞ＶＭ１であると、比較器４３はインバータ４５に‘Ｈ’レベルの信号を出力する。その結果、インバータ４５は比較器４３からの信号を反転させ、ＭＯＳトランジスタ４３のゲートに‘Ｌ’レベルの信号を出力する。すなわちノードＮ１の電位が電圧ＶＤＤよりも小さくなると、ＭＯＳトランジスタ４３がオン状態とされ、ノードＮ２とノードＮ３とをショートする。他方、ＶＲＥＦ＜ＶＭ１であると、比較器４３はインバータ４５に‘Ｌ’レベルの信号を出力する。その結果、インバータ４５は比較器４３からの信号を反転させ、ＭＯＳトランジスタ４３のゲートに‘Ｈ’レベルの信号を出力する。また、ノードＮ１とノードＮ２とは等電位とされる。

また、ＭＯＳトランジスタ４４の電流経路の一端はノードＮ２に接続され、電流経路の他端はノードＮ３に接続され、ゲートには比較器４３の信号が入力される。従って比較器４３が‘Ｈ’レベルの信号を出すことでＭＯＳトランジスタ４４はオン状態となり、ノードＮ２とノードＮ３とがショート、すなわち等電位とされる。

＜ＶＤＤＳＡ発生回路９の詳細について＞
次に、上述したＶＤＤＳＡ発生回路９の詳細について、図８を用いて説明する。図８はＶＤＤＳＡ発生回路９の回路構成である。図示するようにＶＤＤＳＡ発生回路９は、第１電圧発生部４７、第２電圧発生部４８、及びｐチャネル型ＭＯＳトランジスタ５６を備える。

＜第１電圧発生部４７について＞
まず、第１電圧発生部４７の構成について説明する。第１電圧発生部４７は、比較器５０、ｐチャネルＭＯＳトランジスタ５１、ｎチャネルＭＯＳトランジスタ５２、抵抗素子５３、及び昇圧抵抗部５４を備える。なお、ＭＯＳトランジスタ５１の閾値をＶｔとする。

図示するように、ＭＯＳトランジスタ５１の電流経路の一端はノードＮ１５に接続され、電流経路の他端はノードＮ１６を介してＭＯＳトランジスタ５２の電流経路の一端に接続されている。なお、ノードＮ１５には電圧ＶＤＤＳＡよりも高い外部電圧Ｖｅｘｔ２が与えられる。ＭＯＳトランジスタ５２の電流経路の他端はノードＮ１７を介して抵抗素子５３の一端に接続され、ゲートはノードＮ１６と共通接続されている。すなわち、ＭＯＳトランジスタ５２はダイオード接続され、ノードＮ１６の電圧がゲートに供給される。なお、ノードＮ１６における電位を電圧ＶＭ２とし、この電圧ＶＭ２がＭＯＳトランジスタ５２のゲートに与えられる。すなわち、ＭＯＳトランジスタ５２の電流経路の一端と他端との電位差と該電流経路の他端とゲートとの電位差とが同値となる。このため、ＭＯＳトランジスタ５２は５極管動作をする。そして、ノードＮ１７の電位を電圧ＶＭ３とする。ここで、電圧ＶＭ３は抵抗素子５３と昇圧抵抗部５４との負荷特性とＭＯＳトランジスタ５２とが描く電流−電圧特性とで決定される。そして、ノードＮ１７における電圧ＶＭ３が抵抗素子５３と昇圧抵抗部５４とで分圧される。すなわち、抵抗素子５３の他端はノードＮ１８を介して昇圧抵抗部５４の一端と接続されている。

昇圧抵抗部５４はデコーダ５５とｋ（ｋ：自然数）個からなる抵抗素子５４−１、５４−２、・・・５４−ｋ、及びそれらと同数のｎチャネルＭＯＳトランジスタＴｒ５４−１、Ｔｒ５４−２、・・・Ｔｒ５４−ｋを備える。また、抵抗素子５４−１、５４−２、・・・５４−ｋの抵抗値をそれぞれＲ１、Ｒ２、・・・、Ｒｋとする。すなわち、図示せぬ制御部から与えられた信号のデコード結果に基づいて、デコーダ５５は少なくともＭＯＳトランジスタ５４−ｊ（ｊは１〜ｋのいずれか）のいずれかをオン状態とする。すなわち、オン状態とされたＭＯＳトランジスタ５４−ｊの電流経路の一端が接地されることにより該ＭＯＳトランジスタ５４−ｊに対応する抵抗素子５４−ｊ及び抵抗素子５３とで、上記ノードＮ１７の電位が分圧される。ここで、ノードＮ１８の電圧をＶＭ４とする。

比較器５０の反転入力端子には、例えばＢＧＲ回路で生成された基準電圧ＶＲＥＦが供給される。また、抵抗素子５３の他端と抵抗素子５４−０〜５４−ｋの一端とが接続されたノードＮ１８における電圧ＶＭ４が比較器５０の正入力端子に供給される。すなわち、比較器５０は、該比較器５０に供給される基準電圧ＶＲＥＦと該ノードＮ１８とにおける電圧ＶＭ４とが一致するように、ＭＯＳトランジスタ５１のオン、またはオフ状態を制御する。すなわち、比較器５０は基準電圧ＶＲＥＦと電圧ＶＭ４とを比較し、ＶＲＥＦ＜ＶＭ４であると、ＭＯＳトランジスタ５１のゲートに‘Ｈ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ５１はオフ状態となる。このため、ノードＮ１５からノードＮ１６への電圧の供給は停止される。また、ＶＲＥＦ≧ＶＭ４であると、比較器５０はＭＯＳトランジスタ５１のゲートに‘Ｌ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ５１はオン状態となる。このため、ノードＮ１５からノードＮ１６へと電圧が供給され、その結果、ノードＮ１６は電圧ＶＭ２にまで達する。また、電圧ＶＭ２が最大取りうる値は、ＭＯＳトランジスタ５１のゲートに与えられた電圧から該ＭＯＳトランジスタ５１の閾値、すなわちＶｔを引いた値である。また、前述した昇圧抵抗部５４の抵抗素子を任意に選択することで、電圧ＶＭ２の値を可変とすることができる。

ここで、電圧ＶＭ２の値が電圧Ｖ１_ＶＤＤとされる場合の昇圧抵抗部５４の抵抗値をＲ２とする。そして、昇圧抵抗部５４の抵抗値をＲ２よりも小さなＲ１とすると、抵抗値がＲ２である場合に比べてノードＮ１８の電位が上がる。これは、ノードＮ１８の電圧ＶＭ４が降圧されることにより、この電圧ＶＭ４を上昇させようと比較器５０が‘Ｌ’レベルを出力するからである。これにより、ノードＮ１６の電位は電圧Ｖ１_ＶＤＤよりも大きな電圧Ｖ１_{ＶＤＤＳＡ}を出力することができる。

＜第２電圧発生部４８について＞
次に、第２電圧発生部４８について説明する。第２電圧発生部４８は、ｎチャネルＭＯＳトランジスタ５７、６０、抵抗素子５８、５９を備える。なお、ＭＯＳトランジスタ５７の閾値をＶｔとする。

図示するように上記第１電圧発生部４７におけるノードＮ１６（ノードＮ１９）は、ＭＯＳトランジスタ５７のゲートに接続される。すなわち、ノードＮ１６から出力された電圧ＶＭ２はノードＮ１９を介して、ＭＯＳトランジスタ５７のゲートに転送される。また、ノードＮ１９に、ＭＯＳトランジスタ５６の電流経路の一端が接続され、他端が接地され、ゲートには信号ｄｉｓｃ１が与えられている。すなわち、信号ｄｉｓｃ１により、ＭＯＳトランジスタ５６がオン状態とされることで、ノードＮ１６及びノードＮ１９を接地させる。

またＭＯＳトランジスタ５７の電流経路の一端はノードＮ１０に接続され、他端はノードＮ１１を介して抵抗素子５８の一端に接続される。また、抵抗素子５８の他端は接地されている。また、抵抗素子５９の一端はノードＮ１１で、抵抗素子５８の一端と共通接続され、他端はＭＯＳトランジスタ６０の電流経路の一端に接続される。またＭＯＳトランジスタ６０の電流経路の他端は接地され、ゲートには信号ｄｉｓｃ２が与えられる。信号ｄｉｓｃ２は、たとえば図示せぬ制御部から与えられる。そして、信号ｄｉｓｃ２が‘Ｈ’レベルとなることでＭＯＳトランジスタ６０がオン状態とされ、抵抗素子５８、５９が並列接続される。すなわち、抵抗素子５８単体の抵抗値よりも、抵抗素子５８、５９による合成抵抗の値の方が低くなる。

また、ノードＮ１１の電位は、最大で電圧ＶＭ２からＭＯＳトランジスタ５７の閾値分、すなわちＶｔを差し引いた値まで外部電圧Ｖｅｘｔ２により充電される。しかし、実際は抵抗素子５８、５９が有限の抵抗値であることから、ノードＮ１１の電位は、ＭＯＳトランジスタ５７の電気特性と抵抗素子５８、５９の負荷線とで設定される。そして、抵抗素子５８の抵抗値は、ＭＯＳトランジスタ６０がオフ状態の場合において、ＭＯＳトランジスタ５７のゲートに電圧Ｖ１_{ＶＤＤＳＡ}が転送されると、ノードＮ１１の電位が電圧ＶＤＤＳＡとされる値である。また、抵抗素子５８の抵抗値は同様にＭＯＳトランジスタ６０がオフ状態の場合において、ＭＯＳトランジスタ５７のゲートに電圧Ｖ１_ＶＤＤが転送されると、ノードＮ１１の電位が電圧ＶＤＤとされる値である。この様子を図９に示す。図９は、第２電圧発生部のＩ−Ｖ特性である。具体的には、ＭＯＳトランジスタ５７のＩ−Ｖ特性と抵抗素子５８、５９における負荷特性を示したグラフである。そして縦軸にノードＮ１１に流れる電流値、横軸にノードＮ１１における電圧値をとる。図示するように、ＭＯＳトランジスタ６０をオフ状態、すなわち、抵抗素子５９をフローティングの状態とした場合、負荷特性は抵抗素子５８の抵抗値のみに依存する。つまり、抵抗素子５８、５９とで並列接続とされる場合よりも抵抗値が大きくなることから、負荷線の傾きは小さくなる（図中、ａと記載）。そして、このときａ線とＭＯＳトランジスタ５７（図中、ｃ線と記載）との交点の電圧が電圧ＶＤＤとされる。

そして、ＭＯＳトランジスタ６０がオン状態とされることで、負荷線の傾きがａ線よりも大きくなる（図中、ｂ線と記載）。そして、このときｂ線とｃ線との交点における電圧が電圧ＶＤＤ’（＜電圧ＶＤＤ）とされる。

以上のようにして、昇圧抵抗部５４の抵抗値を制御することで、ノードＮ１１から出力される電圧ＶＭ２の値を制御している。また、ＭＯＳトランジスタ５６をオン状態とすることで、ノードＮ９における電位は０[Ｖ]に向かう。これにより、ＭＯＳトランジスタ５７をオフ状態とされると、ノードＮ１０から外部電圧Ｖｅｘｔ２が供給されないため、ノードＮ１１の電位は０[Ｖ]へと向かう。

なお、ＶＤＤＳＡ発生回路９は電圧ＶＤＤＳＡを出力した後、必要とされる時以外は、昇圧抵抗値５４の抵抗値をＲ１とすることで、ノードＮ１１から電圧ＶＤＤを出力する。

また、上記では外部電圧Ｖｅｘｔ２が供給された場合について説明したが、外部電圧Ｖｅｘｔ１がノードＮ１５、Ｎ１０から供給された場合、ＶＤＤＳＡ発生回路９はノードＮ１１からは電圧ＶＤＤを出力する。つまり、昇圧抵抗値５４の抵抗値を所望の値とすることで、ノードＮ１１から電圧ＶＤＤを出力する。

＜書き込み動作＞
次に、本実施形態に係る不揮発性半導体メモリにおける書き込み動作について、特に外部電圧Ｖｅｘｔ２を供給される場合に着目して説明する。前述したように、本実施形態では偶数ビット線ＢＬｉ毎、または奇数ビット線ＢＬ（ｉ＋１）毎に書き込み動作を行う。以下では、一例としてビット線ＢＬｉに対して書き込みを行う場合について説明する。そして本実施形態では、‘０’データ書き込み、‘１’データ書き込みに関わらず、外部電圧Ｖｅｘｔ２が供給されると、上記説明したＶＤＤＳＡ発生回路９が該外部電圧Ｖｅｘｔ２を降圧して生成した電圧ＶＤＤＳＡを、ビット線ＢＬに転送する。なお、‘０’データ書き込みとは、メモリセルトランジスタＭＴに発生した反転層の電荷を電荷蓄積層へと注入し、例えば図２において該ＭＯＳトランジスタの閾値電圧Ｖｔｈ１を、電圧Ｖ０１よりも大きく設定する動作を言う。そして、‘１’データ書き込みとは、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈ０を、電圧Ｖ０１よりも小さく設定する動作を言う。

そこで、本実施形態では書き込みのフェーズを、１：書き込み準備、２：書き込み、３：書き込みベリファイの３つの時系列に区分する。ここでは、特に１：書き込み準備、２：書き込みについて図１０を用いて説明する。またここでは書き込み対象がビット線ＢＬｉにおいて、‘１’データ書き込み動作、及び‘０’データ書き込み動作についてそれぞれ説明する。

＜１：書き込み準備＞
まず、図１０における時刻ｔ０から時刻ｔ４において書き込み準備が実行される。また図１０は、選択トランジスタＳＴ１のゲートに印加される信号ｓｇｄの電位、チャネルの電位、ビット線ＢＬｉの電位、ＶＤＤＳＡ発生回路９の出力電圧、選択ワード線ＷＬの電位、非選択ワード線ＷＬの電位、信号Ｓｉ、信号Ｓ’ｉ、信号Ｓ（ｉ＋１）、及び信号Ｓ’（ｉ＋１）のタイムチャートである。

図示するように、まず時刻ｔ０以前では、ＶＤＤＳＡ発生回路９は電圧ＶＤＤを出力する。しかし、時刻ｔ０以前は書き込み前であることから、信号Ｓｉ、信号Ｓ’ｉ、信号Ｓ（ｉ＋１）、信号Ｓ’（ｉ＋１）はそれぞれ‘Ｌ’レベルとされる。この結果、ＭＯＳトランジスタＴＲｉ、ＭＯＳトランジスタＴＲ’ｉ、ＭＯＳトランジスタＴＲ（ｉ＋１）、ＭＯＳトランジスタＴＲ’（ｉ＋１）がオフ状態とされる。このため、センスアンプ４からビット線ＢＬへは電圧ＶＤＤが転送されることはない。つまり、時刻ｔ０において、ビット線ＢＬは０[Ｖ]とされ、また選択トランジスタのゲートに印加される信号ｓｇｄも‘Ｌ’レベル、すなわち０[Ｖ]であることから、メモリセルアレイのチャネルの電位も０[Ｖ]とされる。また、選択されたブロックＢＬＫｓに対応するワード線ＷＬも０[Ｖ]とされる。

そして、時刻ｔ０において、データの書き込みの準備を実行するべく、ＶＤＤＳＡ発生回路９は、出力する電位を電圧ＶＤＤから立ち上げ、この電圧をノードＮ４に与える。そして、ＭＯＳトランジスタ１４を介して、ノードＮ４における電位がセンスアンプ４に与えられる。そして、信号Ｓｉ、信号Ｓ’（ｉ＋１）がそれぞれ‘Ｈ’レベルとされる。この結果、ＭＯＳトランジスタＴＲｉ、ＭＯＳトランジスタＴＲ’（ｉ＋１）がオン状態とされる。

そして、‘１’データを書き込むべき選択ビット線ＢＬｉにはセンスアンプ４及びＭＯＳトランジスタＴＲｉを介してＶＤＤＳＡ発生回路９からの出力電圧が転送される。そして、非選択ビット線ＢＬ（ｉ＋１）には、非選択回路５及びＭＯＳトランジスタＴＲ’（ｎ＋１）を介してＶＤＤＳＡ発生回路９からの出力電圧が転送される。これにより、ビット線ＢＬｉ、ビット線ＢＬ（ｉ＋１）の電位は、時刻ｔ０から立ち上がり始める。また、選択トランジスタＳＴ１のゲートに印加される信号ｓｇｄが０[Ｖ]から立ち上がりはじめる。

また、データが書き込まれていないメモリセルトランジスタＭＴの閾値は負であるため、ワード線ＷＬが０[Ｖ]であってもチャネルが形成される。そして、選択ビット線ＢＬｉにはセンスアンプ４からの出力電位が転送されていることから、時刻ｔ１において、ビット線ＢＬｉに対応するチャネル（図中、ビット線ＢＬｉと示す）の電位が上昇する。

そして、時刻ｔ２になると、上記ＶＤＤＳＡ発生回路９の出力が電圧ＶＤＤＳＡに達する。また同時刻ｔ２において信号ｓｇｄは‘Ｈ’レベル、すなわち電圧ＶＳＧとされる。この結果、選択トランジスタＳＴ１はオン状態であることから、ビット線ＢＬｉ、ビット線ＢＬ（ｉ＋１）及びそれらビット線ＢＬに対応したメモリセルトランジスタＭＴのチャネルの電位はそれぞれ電圧ＶＤＤＳＡに達する。その後、時刻ｔ２において選択トランジスタＳＴ１のゲートに印加する信号ｓｇｄを‘Ｌ’レベルとすることで、該選択トランジスタＳＴ１をオフ状態、すなわちカットオフとする。なお、選択トランジスタＳＴ２は常にオフ状態とされている。また、選択トランジスタＳＴ１がカットオフされた後、ＶＤＤＳＡ発生回路９は出力電圧を電圧ＶＤＤＳＡから電圧ＶＤＤへと降圧させる。そして、ビット線ＢＬｉ、ビット線ＢＬ（ｉ＋１）にそれぞれ対応したチャネルは電圧ＶＤＤＳＡでフローティングとされる。そして、ビット線ＢＬｉ、ビット線ＢＬ（ｉ＋１）はそれぞれＶＤＤＳＡ発生回路９により電圧ＶＤＤに降圧される。

また、‘０’データを書き込むべきビット線ＢＬｉには、センスアンプ４により０[Ｖ]が転送される。その結果、ビット線ＢＬｉに対応するメモリセルトランジスタＭＴのチャネルの電位も０[Ｖ]とされる。これにより、ビット線ＢＬｉは時刻ｔ０以降０[Ｖ]を維持し、ビット線ＢＬ（ｉ＋１）の電位は、時刻ｔ０から立ち上がり始める。

次に、‘１’データ書き込み動作と‘０’データ書き込み動作とに場合を分けてそれぞれの説明を行う。まず、‘１’データ書き込みの動作について説明する。

＜２−１：‘１’データ書き込み動作について＞
時刻ｔ３において信号ｓｇｄが０[Ｖ]から立ち上がり始める。そして時刻ｔ４において電圧ｖｓｇｄに達する。そして同時刻ｔ４において、非選択ワード線ＷＬの電位が立ち上がり始め、時刻ｔ５で電圧ＶＰＡＳＳに達する。この結果、フローティングとされたチャネルの電位が、ワード線とのカップリングにより上昇し、（以下、これをセルフブーストと呼ぶ）該チャネルの電位は（電圧ＶＤＤＳＡ＋セルフブースト電圧）とされる。また時刻ｔ５において選択ワード線ＷＬの電位が立ち上がり始め、時刻ｔ６で電圧ＶＰＧＭに達する。この際、ビット線ＢＬｉに対応したメモリセルトランジスタＭＴのチャネルとワード線ＷＬとの電位差は電圧（ＶＰＧＭ−（ＶＤＤＳＡ＋セルフブースト電圧））とされているので、選択トランジスタＳＴ１はカットオフとされる。この結果、メモリセルトランジスタＭＴにおける保持データが別のレベルに遷移しない程度の電荷注入に抑えられる。これによりメモリセルトランジスタＭＴへの‘１’データ書き込みが行われる。

次に、ビット線ＢＬｉに対応するメモリセルトランジスタＭＴにおける‘０’データ書き込みについて説明する。また、‘１’データ書き込みと同一の動作については説明を省略する。

＜２−２：‘０’データ書き込み動作について＞
２−１で説明した通り、時刻ｔ３において立ち上がり始めた信号ｓｇｄは、時刻ｔ４で電圧ｖｓｇｄとされる。そして、この電圧ｖｓｇｄは選択トランジスタＳＴ１の閾値である。つまり、ビット線ＢＬｉに対応するチャネルは０[Ｖ]であることから、選択トランジスタＳＴ１はオン状態とされる。

その後、時刻ｔ５において非選択ワード線ＷＬが電圧ＶＰＡＳＳに、そして時刻ｔ６において選択ワード線ＷＬが電圧ＶＰＧＭに達する。またビット線ＢＬｉに対応したチャネルの電位は０[Ｖ]を維持することから、該チャネルには電圧ＶＰＧＭが印加される。このため、メモリセルトランジスタＭＴにおける保持データが、別レベルに遷移する程度にチャネルの電荷が電荷蓄積層に注入される。この結果、メモリセルトランジスタＭＴにはビット線ＢＬｉを介して‘０’データ書き込みが行われる。

なお、以上ではビット線ＢＬｉに対する書き込み動作を説明した。このため、時刻ｔ０以降信号Ｓ’ｉ及び信号Ｓ（ｉ＋１）は‘Ｌ’レベルとされる。逆に、ビット線ＢＬ（ｉ＋１）が選択された場合、信号Ｓ’ｎ及び信号Ｓ（ｉ＋１）が‘Ｈ’レベルとされ、信号Ｓｉ及び信号Ｓ’（ｉ＋１）は‘Ｌ’レベルとされる。以下、読み出し時においても同様である。なお、本実施形態に係るＮＡＮＤ型フラッシュメモリは、外部電圧Ｖｅｘｔ１を供給された場合、上記動作において電圧ＶＤＤ発生回路１０により発生された電圧ＶＤＤがノードＮ４に与えられる点が異なる。この為、ノードＮ３に出力された電圧がショート回路８によってノードＮ４に転送される。その他動作は、上記と同一であるため説明を省略する。

＜読み出し動作について＞
次に図１１を用いて、選択ビット線ＢＬｉにおける‘１’データまたは‘０’データの読み出し動作について説明する。つまり選択ビット線ＢＬｉに隣接する（ｉ＋１）番目のビット線ＢＬ（ｉ＋１）は非選択とされる。すなわち、電圧センス方式について説明する。これは前述のように、隣接するビット線ＢＬに対しセンスアンプ４が１つ設けられているためである。また、読み出し動作の場合、外部電圧Ｖｅｘｔ２が供給されている場合であっても、ＶＤＤＳＡ発生回路９は電圧ＶＤＤを出力し、またショート回路はノードＮ２とノードＮ３とをショートする。すなわちこの場合、本実施形態に係る不揮発性半導体メモリは、電圧ＶＤＤを用いて稼動する。

図１１は、選択トランジスタＳＴ１のゲートに与えられる信号ｓｇｄ、非選択ワード線ＷＬ、選択ワード線ＷＬ、選択トランジスタＳＴ２のゲートに与えられる信号ｓｇｓ、非選択ビット線ＢＬ、選択ビット線ＢＬ（とそれに対応するチャネル）、信号Ｓｉ、信号Ｓ’ｉ、信号Ｓ（ｉ＋１）、及び信号Ｓ’（ｉ＋１）のタイムチャートである。

＜プリチャージ＞
時刻ｔ０において、‘Ｌ’レベルとされた、信号Ｓｉ及び信号Ｓ（ｉ＋１）が時刻ｔ１において、‘Ｈ’レベルとされる。そして、同時刻ｔ１において信号ｓｇｄが立ち上がる。これによりＶＤＤＳＡ発生回路９及び電圧ＶＤＤ発生回路１０により出力された電圧ＶＤＤがビット線ＢＬｉ及びビット線ＢＬ（ｉ＋１）へと転送される。すなわち、時刻ｔ１において、ビット線ＢＬｉ及びビット線ＢＬ（ｉ＋１）の電位が立ち上がり始める。そして時刻ｔ２において、信号ｓｇｄが電圧ＶＳＧに達する。引き続き時刻ｔ２においてワード線ＷＬドライバ１３により選択ワード線ＷＬ及び非選択ワード線ＷＬの電位が立ち上がり始める。このため、時刻ｔ２においてビット線ＢＬｉに対応するチャネルの電位が立ち上がり始める。

そして、時刻ｔ３において、選択ビット線ＢＬｉ、非選択ビット線ＢＬ（ｉ＋１）の電位が電圧Ｖ１（＜電圧ＶＤＤ）にまで充電される。

その後、時刻ｔ４において、選択ワード線ＷＬは電圧ＶＣＧＲに、非選択ワード線ＷＬは電圧ＶＲＥＡＤにそれぞれ達する。これにより、選択ビット線ＢＬｉに対応するメモリセルアレイのチャネルの電位は時刻ｔ４で電圧Ｖ１に達する。

＜ディスチャージ＞
そして、時刻ｔ４において選択トランジスタＳＴ２のゲートに印加される信号ｓｇｓが０[Ｖ]から立ち上がり始め、時刻ｔ５において電圧ＶＳＧに達する。これにより、選択トランジスタＳＴ２はオン状態とされ、上記電圧Ｖ１にまで充電されたビット線ＢＬｉの電位は放電される。

＜センス＞
その後、時刻ｔ６において、信号ｓｇｄ及び信号ｓｇｓの電圧がそれぞれ立ち下がり始める。これにより、ビット線ＢＬｉにおける電圧の放電はストップする。この時の、ビット線ＢＬｉの電位を電圧Ｖｄｉｓｃとする。そして、この放電後のビット線ＢＬｉの電圧Ｖｄｉｓｃが、センスアンプ４が備える図示せぬラッチ回路に接続されたＭＯＳトランジスタの閾値電圧よりも低い場合、センスアンプ４は、そのビット線ＢＬｉを‘１’データとし、閾値電圧よりも高い場合を‘０’データとする。これはセンスアンプ４が備える図示せぬキャパシタの容量よりも、ビット線ＢＬｉの容量が大きいため、センス時、該キャパシタの電位がビット線ＢＬｉの電位に遷移する原理を用いる。またこの現象をチャージトランスファと呼び、時刻ｔ６以降で実行される。

以上のように書き込み動作及び読み出し動作においてＶＤＤＳＡ発生回路９は書き込み動作からそれ以外の動作に遷移する場合に、電圧ＶＤＤＳＡから電圧ＶＤＤを出力する。

次に、ＶＤＤＳＡ発生回路９における電圧ＶＤＤＳＡと電圧ＶＤＤとの切り替え動作について図１２を用いて説明する。

＜ＶＤＤＳＡ発生回路９の動作について＞
図１２は、電圧ＶＤＤから電圧ＶＤＤＳＡへと切り替え、再度電圧ＶＤＤへと切り替える際の、昇圧抵抗部５４の抵抗値、ノードＮ１８、比較器５０の出力信号、ＭＯＳトランジスタ５６に印加される信号ｄｉｓｃ１、ノードＮ１６、Ｎ１９、ＭＯＳトランジスタ６０のゲートに印加される信号ｄｉｓｃ２、及びノードＮ１１の電位のタイムチャートである。また、図１２における時刻ｔ０〜ｔ１は、上記図１０での時刻ｔ０〜ｔ３までの書き込み準備に相当する。そして図１２における時刻ｔ０以前及び時刻ｔ１〜ｔ７は、上記図１１で説明したような読み出し動作や、ベリファイ動作などに相当する。すなわち、データの読み出し動作であれば、ノードＮ１１から出力される電圧ＶＤＤが、例えばセンスアンプ４におけるプリチャージやディスチャージなどに使用される。

＜時刻ｔ０以前＞
図示するように、まず時刻ｔ０の前後で書き込み動作以外の例えば読み出し動作から書き込み準備とか切り替わる。このため時刻ｔ０以前では、デコーダ５５により昇圧抵抗部５４の抵抗値はＲ２とされる。この時ノードＮ１８における電圧ＶＭ４の値を、電圧Ｖ_{Ｎ８_Ｈ}とする。これにより、比較器５０はこの電圧ＶＭ４と基準電圧ＶＲＥＦとを比較し、ＭＯＳトランジスタ５１に‘Ｈ’レベルを出力する。なお、信号ｄｉｓｃ１、２は共に‘Ｌ’レベルとされる。これにより、ノードＮ１６、Ｎ１９は電圧Ｖ１_ＶＤＤとされ、またノードＮ１１は電圧ＶＤＤとされる。

＜時刻ｔ０〜ｔ１＞
図示するように時刻ｔ０を経過すると、ビット線ＢＬに電圧ＶＤＤＳＡを転送すべく、書き込み準備動作が開始される。以下、説明する。

時刻ｔ０を経過すると、デコーダ５５により、昇圧抵抗部５４の抵抗値がそれまでのＲ２からＲ１（＜Ｒ２）へと切り替わる。これにより、ノードＮ１８の電位ＶＭ４が下がる（Ａ２０）。すなわち、電圧Ｖ_{Ｎ８_Ｌ}とされる。このため、ノードＮ１８における電圧ＶＭ４と基準電圧ＶＲＥＦとを比較することで、比較器５０は降圧されたノードＮ１８の電位ＶＭ４を上げようと、ＭＯＳトランジスタ５１のゲートに‘Ｌ’レベルの信号を与える（Ａ２１）。すなわち、ＭＯＳトランジスタ５１はオン状態とされる。これにより、ノードＮ１６、Ｎ１９の電位は電圧Ｖ１_ＶＤＤから立ち上がり始める。このため、ＭＯＳトランジスタ５７のゲートには‘Ｈ’レベルが与えられることから、ノードＮ１１における電圧が電圧ＶＤＤから立ち上がり始める。そして、時刻ｔ１において、ノードＮ１６、Ｎ１９の電位が電圧Ｖ１_{ＶＤＤＳＡ}にまで充電されることで、ノードＮ１１の電位が電圧ＶＤＤＳＡに達する。なお、この際、信号ｄｉｓｃ１、２はそれぞれ‘Ｌ’レベルとされる。

以上により、書き込み準備のための電圧ＶＤＤＳＡがノードＮ１１から出力される。

＜時刻ｔ１〜ｔ７＞
次に、時刻ｔ１〜ｔ７における各信号のタイムチャートについて説明する。図示するように、時刻ｔ１の前後で書き込み準備動作と読み出し動作とが切り替わる。時刻ｔ１において、デコーダ５５により、昇圧抵抗部５４の抵抗値がそれまでのＲ１からＲ２（＞Ｒ１）へと切り替わる。これにより、ノードＮ１８の電位ＶＭ４が上がる（Ａ１）。ここで、ノードＮ１８における電位を電圧Ｖ_{Ｎ８_Ｌ}とする。このため、ノードＮ１８の電圧ＶＭ４と基準電圧ＶＲＥＦとにより、比較器５０は、上昇した電圧ＶＭ４を下げようと、ＭＯＳトランジスタ５１のゲートに‘Ｈ’レベルの信号を与える（Ａ２）。すなわち、ＭＯＳトランジスタ５１はオフ状態とされる。また、同時刻ｔ１において、信号ｄｉｓｃ１が‘Ｈ’レベルとされる。このため、ＭＯＳトランジスタ５６がオン状態とされる。よって、ノードＮ１６、ノードＮ１９の電圧は電圧Ｖ１_{ＶＤＤＳＡ}から立ち下がり、時刻ｔ２において０[Ｖ]とされる（Ａ３、Ａ４）。

また、時刻ｔ１において信号ｄｓｉｃ２が‘Ｈ’レベルとされる。すなわち、ＭＯＳトランジスタ６０がオン状態とされ、ノードＮ１１の電位が電圧ＶＤＤＳＡから立ち下がりはじめる（Ａ５、Ａ６）。

更に、時刻ｔ２においてノードＮ１８の電圧ＶＭ４が０[Ｖ]へと向かう。これは、ＭＯＳトランジスタ５１がオフ状態とされ、ノードＮ１６、Ｎ１９の電位が低下するからである（Ａ７）。このため、時刻ｔ２において電圧ＶＭ４と基準電圧ＶＲＥＦとを比較し、比較器５０は‘Ｌ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ５１がオン状態とされ、ノードＮ１６、Ｎ１９の電位が上昇し始める（Ａ８）。これにより、時刻ｔ３においてノードＮ１８の電圧ＶＭ２が上昇し始める（Ａ９）。

そして、時刻ｔ３においてノードＮ１１の電位は電圧ＶＤＤ’まで降圧され、時刻ｔ４まで該電圧ＶＤＤ’を維持される（Ａ１０）。これは、ノードＮ１１を共通接続として抵抗素子５８及び５９とで並列接続されるためである。その後、時刻ｔ４において信号ｄｉｓｃ２が‘Ｌ’レベルとされる。このため、抵抗素子５９はフローティングとされノードＮ１１の電位が立ち上がる（Ａ１１）。また、時刻ｔ５において、ノードＮ１６、Ｎ１９の電位が電圧Ｖ１_ＶＤＤに達するため、時刻ｔ６でノードＮ１８の電位が電圧ＶＭ４、すなわち電圧Ｖ_{Ｎ８_Ｈ}とされる（Ａ１２）。その後、時刻ｔ７においてノードＮ１１の電位が電圧ＶＤＤに達する（Ａ１１）。

以上により、ノードＮ１１における電圧ＶＤＤＳＡを電圧ＶＤＤへと切り替える。

＜本実施形態に係る効果＞
本実施形態に係る不揮発性半導体メモリであると、以下（１）乃至（３）の効果を奏することが出来る。

（１）‘１’データ書き込みにおいて、プログラムディスターブを抑制することが出来る。
従来から‘１’データ書き込みの際、その対象となるチャネルに、例えば初期充電とされる電圧ＶＤＤを転送し、その後選択トランジスタＳＴ１をカットオフすることで、該チャネルの電位を電圧ＶＤＤよりも高くしていた。これにより、チャネルに生成された電荷を電荷蓄積層へと注入されないよう制御ゲートとそれに対応するチャネルとの電位差を小さくしてきた。しかし、従来プログラムディスターブが生じていた。

そこで、本実施形態に係る不揮発性半導体メモリであると、チャネルに従来よりも大きな初期充電とされる電圧ＶＤＤＳＡを転送する。そして、チャネルに電圧ＶＤＤＳＡを転送後、選択トランジスタＳＴ１をカットオフする。その後、ワード線ＷＬとのカップリングによりチャネルは電圧ＶＤＤＳＡよりも更に上昇する。このため、チャネルの電圧は更に選択ワード線ＷＬにより書き込み電圧ＶＰＧＭが転送された場合であっても、該ワード線ＷＬとして機能する制御ゲートとチャネルとの電位差が更に小さくなるため、プログラムディスターブを抑制することができる。この様子を図１３に示す。図１３は、チャネルの電位を電圧ＶＤＤ及び電圧ＶＤＤＳＡとした場合における、‘１’データ書き込み時のメモリセルトランジスタＭＴの閾値のシフト量を示し、縦軸にそのシフト量を取り横軸にチャネルの充電電位（図中、ＢＬ充電電位と表記）を取る。ここでは、分かりやすくするため、チャネルの電位を電圧ＶＤＤとした場合、‘１’データ書き込み時におけるメモリセルトランジスタＭＴの閾値のシフト量を１００[％]とする。そして、電圧ＶＤＤＳＡは電圧ＶＤＤに対し、１．５６倍（図中１５６％と表記）の大きさを持つ電圧である。図示するように、チャネルの電位を電圧ＶＤＤＳＡとした場合のメモリセルトランジスタＭＴの閾値のシフト量は４７．８[％]である。すなわち、図２において、チャネルの電位を電圧ＶＤＤとして、この時の‘１’データの閾値電圧Ｖｔｈ０が‘０’データの閾値電圧Ｖｔｈ１となる場合を１００[％]とすると、チャネルの電位が電圧ＶＤＤＳＡであると、‘１’データの閾値電圧Ｖｔｈ０から５０[％]程度しかシフトしない。つまり、‘０’データと認識される程度までにメモリセルトランジスタＭＴの閾値が上昇しない。以上より、不揮発性半導体メモリにおいて動作信頼性の向上が可能となる。

（２）面積を縮小することができる（その１）。

本実施形態に係る不揮発性半導体メモリであると、ＶＤＤＳＡ発生回路９及びＶＤＤ発生回路１０から転送される電圧ＶＤＤＳＡと電圧ＶＤＤとがそれぞれ入力されるＭＯＳトランジスタ１４及び１５を同一ウェル３０上に形成することで、面積を小さくすることが出来る。これは、上述したように、検知回路７と該検知回路７により制御されるショート回路８とを設けたことに起因する。

すなわち、電圧ＶＤＤＳＡ＜電圧ＶＤＤとされた場合であっても検知回路７によりショート回路８がショートするため、図６においてｎ型ウェル領域３３を、ＭＯＳトランジスタ１４が形成されるｎ型ウェル領域３３とＭＯＳトランジスタ１５が形成されるｎ型ウェル領域３３とに分離する必要もない。つまり、外部から影響を受けたことにより、万が一電圧ＶＤＤＳＡ＜電圧ＶＤＤとなる場合を想定する必要がない。つまり電圧ＶＤＤ＞電圧ＶＤＤＳＡとされた場合における、ｎ型半導体基板３０と不純物拡散層３２との間での順方向バイアスを想定する必要がなく、一定以上の距離を隔ててｎ型ウェル領域３３を分離する必要性もない。その結果ｎ型ウェル領域３３を一定間隔以上、離すだけの面積を省略することができる。そして、このＭＯＳトランジスタ１４及び１５はセンスアンプ４に電圧ＶＤＤＳＡまたは電圧ＶＤＤが入力される端子にそれぞれに形成されるため、該センスアンプ４が形成される数だけ面積縮小の効果が表れる。以上により、回路面積を縮小出来、また誤作動を起こすことがなく動作信頼性の向上につながる。

また更に、電圧ＶＤＤＳＡは書き込み動作でＶＤＤＳＡ発生回路９が生成し、それ以外の内部電圧や読み出し電圧などはＶＤＤ発生回路１０が生成する電圧ＶＤＤを用いる。つまり以前から設けられていたＶＤＤ発生回路１０を流用することが可能であり、コスト面でも削減が可能とされる。

更に、ＶＤＤＳＡ発生回路９の出力端は、電圧ＶＤＤＳＡを発生する場合以外ではショート回路８により、ＶＤＤ発生回路１０の出力端とショートされている。つまり、外部電圧Ｖｅｘｔ２が供給されＶＤＤＳＡ発生回路９が電圧ＶＤＤＳＡを発生する以外、該ＶＤＤＳＡ発生回路９は電圧ＶＤＤを出力する。つまり、本実施形態ではプログラムディスターブを防止するためＶＤＤＳＡ発生回路９を設けているが、このＶＤＤＳＡ発生回路９を設けたことによる、システムの変更は一切必要としない。換言すれば、必要に応じてこれまでの製品にＶＤＤＳＡ発生回路９を設けるだけで本実施形態における効果が得られる。

（３）電圧ＶＤＤＳＡから電圧ＶＤＤへと素早く切り替えることが出来る（その１）。
本実施形態に係る不揮発性半導体メモリであると、図８で説明したように信号ｄｉｓｃ１、信号ｄｉｓｃ２を制御することによりノードＮ１６、Ｎ１９、及びＮ１１の電位を制御することができる。すなわち、抵抗素子５９及びＭＯＳトランジスタ６０を設けず、抵抗素子５８のみで（電圧ＶＤＤＳＡ−電圧ＶＤＤ）に相当する電圧を消費しようとすると、電圧ＶＤＤへと遷移するまで多大な時間が掛かってしまう。これは、不揮発性半導体メモリ全体の動作において、遅延の原因となる。具体的には書き込み動作から、その書き込みが確実に行われているかのベリファイ動作（以下、書き込みベリファイ動作）に入る過程などである。そして、例えば書き込み動作から書き込みベリファイ動作、消去動作から消去ベリファイ動作（以下、消去ベリファイ動作）などは、必要な回数だけ実行されることから、例え小さい遅延であっても、全体として多大な遅延時間となってしまう。

この点、本実施形態に係る不揮発性半導体メモリであると、抵抗素子５９及びＭＯＳトランジスタ６０を備えている。つまり、ＭＯＳトランジスタ６０をオン状態とし、抵抗素子５８と抵抗素子５９とを並列接続することで、該抵抗素子５８と抵抗素子５９との合成抵抗を低くする。これにより、該抵抗素子５８と抵抗素子５９とに流れる電流を多くすることで、該抵抗素子５８と抵抗素子５９における消費電力を大きくする。これにより、ノードＮ１１における電圧ＶＤＤＳＡを素早く電圧ＶＤＤ’へと切り替えることが出来る。

これは、ＭＯＳトランジスタ６０のオン、オフの制御だけでなく、ＭＯＳトランジスタ５６のオン、オフを制御することに起因する。すなわち、電圧ノードＮ１１の電位を下げる際、ＭＯＳトランジスタ５６をオン状態とし、ノードＮ１６、Ｎ１９の電位を電圧Ｖ１_{ＶＤＤＳＡ}から０[Ｖ]へと遷移させる。これにより、ＭＯＳトランジスタ５７のゲートには０[Ｖ]が印加され、該ＭＯＳトランジスタ５７はオフ状態とされる。つまり、ノードＮ１０の外部電圧ＶｅｘｔがノードＮ１１には転送されない。すなわち、この場合において抵抗素子５８、５９が消費するべき電圧は外部電圧Ｖｅｘｔが転送されない際のノードＮ１１の電位である。これにより、より素早くノードＮ１１の電位を電圧ＶＤＤ’へと遷移することが出来る。また、電圧ＶＤＤ’から電圧ＶＤＤへと電圧を昇圧する際は、信号ｄｉｓｃ１を‘Ｌ’レベルとすることでノードＮ１６、Ｎ１９、及びＮ１１における降圧をストップさせる。このとき、昇圧抵抗部５４の抵抗値はＲ２であるため、ノードＮ１１における電位は電圧ＶＤＤに遷移することができる。

＜変形例その１＞
次に、本実施形態の第１変形例に係るＶＤＤＳＡ発生回路９について説明する。変形例に係るＶＤＤＳＡ発生回路９を図１４に示す。図１４は、図８において検知回路７を用いた回路図である。図示するように、ノードＮ１１の電位に応じて、ＭＯＳトランジスタ５９の制御を検知回路７により制御してもよい。

＜検知回路７の動作について＞
次に検知回路７の動作について図１５を用いて説明する。図１５は検知回路７がＭＯＳトランジスタ６０のゲートに出力する信号ｄｉｓｃ２と、ノードＮ１１の電位のタイムチャートである。また、時刻ｔ０でのノードＮ１１の電位を電圧ＶＤＤＳＡとし、時刻ｔ１でのノードＮ１１の電位を電圧ＶＤＤとする。

検知回路７はノードＮ１１の電位を検知する。そして時刻ｔ０において該ノードＮ１１の電位は電圧ＶＤＤＳＡであることから、該ノードＮ１１の電位を降圧しようと、検知回路７は信号ｄｉｓｃ２として‘Ｈ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ６０はオン状態とされ、抵抗素子５８、５９とが互いに並列回路を成す。このため、ノードＮ１１の電位は電圧ＶＤＤＳＡから降下し、時刻ｔ１において電圧ＶＤＤに達する。これを検知した検知回路７はＭＯＳトランジスタ６０のゲートに対し‘Ｌ’レベルの信号ｄｉｓｃ２を出力する。これにより、ＭＯＳトランジスタ６０はオフ状態とされる。これにより抵抗素子５９の他端はフローティングとされ、ノードＮ１１の放電が停止する。

＜変形例その１に係る効果＞
本実施形態の変形例に係る不揮発性半導体メモリであると上記（１）乃至（３）の効果に加え、以下の効果を奏することが出来る。

（４）電圧ＶＤＤＳＡから電圧ＶＤＤへと素早く切り替えることが出来る（その２）。
本実施形態の変形例に係る不揮発性半導体メモリであると検知回路７はノードＮ１１の電位を監視しつつ、電圧ＶＤＤＳＡが降圧し、電圧ＶＤＤとされた時、ＭＯＳトランジスタ５９のゲートに‘Ｌ’レベルの信号ｄｉｓｃ２を与えることで、電圧ＶＤＤ以下とされた電圧の放電を防止することが出来る。すなわち、上記実施形態のように一度、電圧ＶＤＤ’まで降圧された後、電圧ＶＤＤにまで昇圧させるのではなく、電圧ＶＤＤＳＡを降圧させて電圧ＶＤＤとされた時点でＭＯＳトランジスタ５９による放電をストップさせる。これにより、更に素早く所望の電圧に遷移させることが出来、不揮発性半導体メモリ全体の動作速度も向上させることが出来る。

＜変形例その２＞
次に上記実施形態の第２変形例に係る不揮発性半導体メモリについて説明する。上記実施形態の変形例では、図１において検知回路７及びショート回路８を廃し、降圧回路７０を設けたものである。この様子を図１６に示す。図示するように、降圧回路７０をノードＮ２とノードＮ３とで接続する。

次に図１７を用いて、降圧回路７０の詳細について説明する。図１７は、降圧回路７０の回路図である。図示するように、降圧回路７０は図８に示したＶＤＤＳＡ発生回路９において、昇圧抵抗部５４、ＭＯＳトランジスタ５６、６０、及び抵抗素子５８、５９を廃し、抵抗素子７１、ＭＯＳトランジスタ７２乃至７４、及びキャパシタ素子７９を設け、更にノードＮ１５とＮ１０とを接続した構成をとる。以下、図８と同一の構成については説明を省略する。

図示するように、抵抗素子７１の一端はノードＮ１８において抵抗素子５３の他端と接続され、他端はＭＯＳトランジスタ７２の電流経路の一端に接続される。そしてＭＯＳトランジスタ７２の電流経路の他端は接地されている。すなわち、ノードＮ１８における電位ＶＭ２と基準電圧ＶＲＥＦとを比較し、その結果に応じて比較器５０はＭＯＳトランジスタ５１のオン、またはオフを制御する。そして、ＭＯＳトランジスタ５１のゲートに与えられる電圧に、該ＭＯＳトランジスタ５１の閾値Ｖｔを足した値がノードＮ１６の電位とされる。この電位を前述と同様電圧ＶＭ１とする。そして、ＭＯＳトランジスタ５１のゲートに電圧ＶＤＤが与えられるとするとノードＮ１６の電位は電圧（ＶＤＤ＋Ｖｔ）まで充電される。

そして、ＭＯＳトランジスタ５７の電流経路の一端は、電圧ＶＤＤＳＡが供給されるノードＮ２に接続され、電流経路の他端は、電圧ＶＤＤが供給されるノードＮ３に接続され、ゲートはノードＮ１６に接続される。そして、ＭＯＳトランジスタ５７の閾値をＶｔとするとノードＮ３の電位はノードＮ２に供給される電圧ＶＤＤＳＡにより電圧ＶＤＤまで充電される。

また、ＭＯＳトランジスタ７４の電流経路の一端はノードＮ３に接続され、電流経路の他端はノードＮ５に接続され、ゲートには信号Ｓ１が与えられる。そして、ＭＯＳトランジスタ７３の電流経路の一端はノードＮ２に接続され、電流経路の他端はノードＮ４に接続され、ゲートには信号Ｓ２が与えられる。また、ＭＯＳトランジスタ７３、７４がそれぞれ接続される配線間には線間容量Ｃとされるキャパシタ素子７５が形成される。すなわち、キャパシタ素子の電極の一方はノードＮ４に接続され、他方はノードＮ５に接続される。

＜降圧回路７０の動作＞
次に、上記降圧回路７０の動作について図１８を用いて説明する。図１８は、ノードＮ２乃至５の電位、及びＭＯＳトランジスタ５７のチャネルの電位のタイムチャートである。また、信号Ｓ１、Ｓ２はそれぞれ常時‘Ｈ’レベルとされる。すなわち、ＭＯＳトランジスタ７３、７４はオン状態とされる。また、ＭＯＳトランジスタ５７もオン状態とする。

図示するように、時刻ｔ０においてノードＮ３に供給される電圧ＶＤＤが立ち下がり始める。これは、ノードＮ３、センスアンプ４を介して接続されるビット線ＢＬに必要とされる電圧を充電することで、ＶＤＤ発生回路１０による出力電圧が低下することに起因する。

またＶＤＤＳＡ発生回路９が出力する電圧ＶＤＤを、時刻ｔ０において電圧ＶＤＤＳＡを出力すべく書き込み準備動作に切り替える。これにより、時刻ｔ０においてノードＮ２、Ｎ４が電圧ＶＤＤから上昇し始める。またこれにより、時刻ｔ０においてＭＯＳトランジスタ５７のチャネルの電位が電圧ＶＤＤから上昇し始める。

また、時刻ｔ１においてノードＮ５における電位が徐々に充電され、該ノードＮ５に接続される配線１の電位が上昇し始める。このため、ノードＮ４に接続される配線２と上記配線１との線間容量Ｃに応じてカップリング現象を起こす。つまり、該配線２の電圧上昇に伴い、配線１の電位が上昇する。すなわちカップリングにより、時刻ｔ２でノードＮ４の電位が上昇する。ここで、カップリングにより上昇した電圧を電圧Ｖｃとする。

すると、カップリングによりノードＮ４において上昇した電圧が、ノードＮ２へと逆流する。つまり、時刻ｔ３において、電圧ＶＤＤから上昇していたノードＮ２の電圧が、カップリング分だけ高くなる。そして、時刻ｔ４においてノードＮ５の電位が電圧ＶＤＤとされる。これにより引き続き時刻ｔ５において、ノードＮ４の電位が、時刻ｔ２に比べ電圧Ｖｃだけ高くなる。そして時刻ｔ６において、チャネルの電位が更にカップリング分だけ上昇し始める。つまり、ＭＯＳトランジスタ５７はオン状態であるため、カップリングで上昇した電圧はＶＤＤＳＡ発生回路９へは逆流せず、該ＭＯＳトランジスタ５７を介してノードＮ３へと供給される。

そして、時刻ｔ７においてノードＮ２の電位が、時刻ｔ３に比べ電圧Ｖｃだけ高くなる。これにより、時刻ｔ８においてチャネルの電位が、時刻ｔ６に比べ電圧Ｖｃだけ更に高くなる。そしてこの電圧ＶｃがノードＮ３へと転送される。すなわち、時刻ｔ８においてノードＮ３の電位が上昇し始める。以上により、線間容量Ｃを用いることで、ノードＮ３における低下した電圧を補う。なお、上記では電圧ＶＤＤＳＡ＞電圧ＶＤＤとした場合における各ノードのタイムチャートを示したが、電圧ＶＤＤＳＡ＜電圧ＶＤＤであってもよい。この場合であっても、上記説明したようにカップリング現象を用いて、ノードＮ３からノードＮ２へと、低下した電圧ＶＤＤＳＡを補う。

＜変形例その２に係る効果＞
本実施形態の第２変形例に係る不揮発性半導体メモリであると上記（１）乃至（３）の効果に加え、以下の効果を奏することが出来る。

（５）動作安定性を向上することが出来る。

本実施形態の変形例に係る不揮発性半導体メモリにおいて、降圧回路７０を設けることで、カップリングで上昇したノードＮ４における電圧Ｖｃを、ノードＮ２を介してＶＤＤＳＡ発生回路９へと逆流することから防ぐことが出来る。更には、低下した電圧ＶＤＤを、このカップリングで生じた電圧Ｖｃにより補うことが出来る。これにより、安定した電圧ＶＤＤをノードＮ５に供給することができる。

これは、ノードＮ２とノードＮ３とで接続されるＭＯＳトランジスタ５７を設けたことに起因する。すなわち、ＭＯＳトランジスタ５７のゲートに与えられる電圧ＶＭ２の大きさは電圧（ＶＤＤ＋Ｖｔ）である。そしてＭＯＳトランジスタ５７の閾値もＶｔであることから、ＭＯＳトランジスタ５７の最大転送電圧は電圧ＶＤＤとされる。このため、ノードＮ４からノードＮ２へと逆流した電圧が電圧ＶＤＤ以上であっても、ＭＯＳトランジスタ５７により、ノードＮ３には電圧ＶＤＤが転送される。

このため、ノードＮ３の電位は電圧ＶＤＤよりも大きくなることはなく、安定した電圧とされる。

（６）面積を縮小することができる（その２）。

本実施形態に係る不揮発性半導体メモリであると、降圧回路７０を設けることで、検知回路７及びショート回路８を廃することが可能となる。これは、なんらかの原因で電圧ＶＤＤＳＡ＜電圧ＶＤＤとされても、降圧回路７０がカップリング現象により、低下した電圧ＶＤＤＳＡを補うことができるからである。このため、電圧ＶＤＤＳＡ＜電圧ＶＤＤとされてもノードＮ２、Ｎ３をショートする必要もなく、またＶＤＤＳＡ発生回路９が出力する電圧の監視をする必要もない。

以上、上記説明した本実施形態に係る不揮発性半導体メモリでは、外部電圧Ｖｅｘｔ２を例えば、３．０[Ｖ]とした場合に電圧ＶＤＤよりも大きな電圧ＶＤＤＳＡを生成することが可能となる。つまり、電圧Ｖｅｘｔ１、すなわち例えば、１．８[Ｖ]の場合には電圧ＶＤＤＳＡを使用しない。しかし、この場合であっても、電圧発生回路３により外部電圧Ｖｅｘｔ２相当の電圧を生成し、ＶＤＤＳＡ発生回路９に供給してもよい。この場合、外部電圧Ｖｅｘｔ１、２の値に拠らず、電圧ＶＤＤＳＡを生成することが可能となる。

またなお、メモリセルトランジスタＭＴはＦＧ型でもよい。すなわち、ＦＧ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ、２…電圧発生回路、３…ロウデータ、４…センスアンプ、５…非選択回路、６…ＮＡＮＤストリング、７、４３…検知回路、８…ショート回路、９…ＶＤＤＳＡ発生回路、１０…ＶＤＤ発生回路、１１、１２…セレクト線ドライバ、１３…ワード線ドライバ、１４、１５、４４、５１、５２、５６、６０…ＭＯＳトランジスタ、３１、３２…不純物拡散層、３４、３７…制御ゲート、４１、４２、５３、５８、５９…抵抗素子、５４…昇圧抵抗部

Claims (5)

1. 電気蓄積層と制御ゲートとを備え、且つ閾値に応じて２値以上のデータを保持可能とし、電流経路が直列接続されるメモリセルを複数含むメモリセルアレイと、
   前記メモリセルの電流経路の一端に電気的に接続されるビット線と、
   外部から与えられる第１電圧、または外部から与えられ、且つ前記第１電圧よりも高い第２電圧を降圧して得られ、且つ前記第１電圧と等電位の第３電圧を、第１出力端を介して前記ビット線に供給可能な第１電圧発生部と、
   前記第２電圧を降圧して前記第３電圧を生成する場合において、前記第２電圧を降圧した第４電圧を、第２出力端を介して前記ビット線に供給可能な第２電圧発生部と
   を具備する
   ことを特徴とする不揮発性半導体メモリ。
2. 電流経路の一端が、前記第１出力端に接続され、前記第３電圧を前記ビット線に接続された電流経路の他端から出力可能な第１ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタと同一ウェル上に形成され、電流経路の一端が、前記第２出力端に接続され、前記第４電圧を前記ビット線に接続された電流経路の他端から出力可能な第２ＭＯＳトランジスタと、
   前記第４電圧を監視しつつ、前記第４電圧と前記第３電圧との大きさの差に応じて制御信号を出力する検知回路と、
   前記制御信号を受信すると、前記第１出力端と前記第２出力端とをショートするショート回路とを更に具備し、
   前記検知回路は、前記第４電圧が前記第３電圧よりも小さくなるとショートするよう前記ショート回路に命令する
   ことを特徴とする請求項１記載の不揮発性半導体メモリ。
3. 前記第１電圧発生部は、
   前記第２電圧を降圧することで得られる第５電圧を生成し、第３ノードに該第５電圧を出力する第３電圧発生部と、
   前記第５電圧に応じて、前記第３電圧、または前記第４電圧を生成する第４電圧発生部と、
   前記第３ノードの前記第５電圧を放電するスイッチ素子と
   を具備し、前記第４電圧発生回路は、電流経路の一端に前記第２電圧が供給され、ゲートに前記第５電圧が与えられるＭＯＳトランジスタと、前記ＭＯＳトランジスタの電流経路の他端に第４ノードを介して一端が接続され、他端が接地される第１抵抗素子と、一端が前記第４ノードを介して前記第１抵抗素子の前記一端と共通接続される第２抵抗素子と、該第２抵抗素子の他端を接地電位に接続可能な第２スイッチ素子とを備え、
   前記第１スイッチ素子をオン状態とし、前記第３ノードを接地することで前記ＭＯＳトランジスタをオフ状態にしつつ、前記第２スイッチ素子をオン状態とすることで前記第４ノードから出力される前記第４電圧を第３電圧よりも低い第６電圧に落とした後、前記第１スイッチ素子及び前記第２スイッチ素子をオフ状態とすることで前記第３電圧に遷移する
   ことを特徴とする請求項１記載の不揮発性半導体メモリ。
4. 前記検知回路は、前記第１ノードの電位を検知し、前記第１ノードの電位が前記第４電圧から前記第３電圧に遷移したことを検知すると、前記第２スイッチ素子をオフ状態とする
   ことを特徴とする請求項３記載の不揮発性半導体メモリ。
5. 前記第２出力端の電圧を、前記第１出力端へ転送することにより該第１出力端の電位を前記第３電圧に維持する転送部と、
   前記転送部が前記第１出力端に前記第３電圧を転送可能とするよう制御する制御部と
   を更に具備し、
   前記ビット線は、前記第１出力端に接続された第１ビット線と前記第２出力端に接続された第２ビット線を含み、
   前記転送部は、隣接する前記第１ビット線及び前記第２ビット線が有する線間容量に応じて、前記第２ビット線における電位上昇に伴い上昇される前記第１ビット線における電位分を前記第１出力端に転送する
   ことを特徴とする請求項１記載の不揮発性半導体メモリ。

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