KR20070009424A - 기록 속도를 증가시킬 수 있는 반도체 메모리 디바이스 - Google Patents
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Abstract
Description
Claims (20)
- 반도체 메모리 디바이스로서,매트릭스 형태로 배열되고 직렬로 접속되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -;워드 라인을 선택하는 선택 트랜지스터; 및입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로를 포함하고,상기 선택 트랜지스터는 웰 상에 형성되며, 판독 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 선택된 워드 라인에 공급되며, 제2 전압이 비선택된 워드 라인에 공급되는 반도체 메모리 디바이스.
- 제1항에 있어서,상기 메모리 셀 어레이는 워드 라인 중 적어도 하나를 포함하는 적어도 하나의 블록을 구비하고,상기 선택 트랜지스터는 각 블록에 배열된 웰 상에 형성되며, 상기 제1 음전압은 선택된 블록에 대응하는 웰에 공급되고,상기 제1 음전압 및 제3 전압(제3 전압≥제1 음전압) 중 하나가 비선택된 블 록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 메모리 셀로부터 판독된 전위가 음이 아닌 경우, 제4 전압(제1 전압≥제4 전압)이 상기 선택된 블록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 선택 트랜지스터는 상기 블록 중 적어도 하나에 따라 배열된 웰 상에 형성되고, 상기 제1 음전압이 상기 웰에 공급되는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 메모리 셀에 대해 복수의 음의 임계 전압 및 복수의 양의 임계 전압 중 적어도 하나가 설정되는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제어 회로는 상기 제1 음전압을 생성하는 음전압 발생기 회로를 구비하는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 선택 트랜지스터는 상기 워드 라인을 선택하는 로우 디코더에 포함되는 반도체 메모리 디바이스.
- 반도체 메모리 디바이스로서,매트릭스 형태로 배열되고 직렬로 접속되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -;상기 워드 라인을 선택하는 선택 트랜지스터; 및입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로를 포함하고,상기 선택 트랜지스터는 웰 상에 형성되며, 기록 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 미리 정해진 비선택된 워드 라인에 공급되는 반도체 메모리 디바이스.
- 제8항에 있어서,상기 메모리 셀 어레이는 상기 워드 라인 중 적어도 하나를 포함하는 적어도 하나의 블록을 구비하고,상기 선택 트랜지스터는 각 블록에 따라 배열된 웰 상에 형성되며, 상기 제1 음전압은 선택된 블록에 대응하는 웰에 공급되고,상기 제1 음전압 및 제2 전압(제2 전압≥제1 음전압) 중 하나가 비선택된 블록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
- 제9항에 있어서, 상기 선택 트랜지스터는 블록 중 적어도 하나에 따라 배열 된 웰 상에 형성되고, 상기 제1 음전압이 상기 웰에 공급되는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 메모리 셀에 대해 복수의 음의 임계 전압 및 복수의 양의 임계 전압 중 하나가 설정되는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 제1 음전압은 기록 타겟 메모리 셀과 떨어진 적어도 하나의 소스 라인측 상에 배치된 메모리 셀의 게이트 전극에 공급되는 반도체 메모리 디바이스.
- 제8항에 있어서, 상기 제어 회로는 상기 제1 음전압을 생성하는 음전압 발생기 회로를 구비하는 반도체 메모리 디바이스.
- 제10항에 있어서, 상기 선택 트랜지스터는 상기 워드 라인을 선택하는 로우 디코더에 포함되는 반도체 메모리 디바이스.
- 반도체 메모리 디바이스로서,매트릭스 형태로 배열되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -;상기 워드 라인을 선택하는 선택 트랜지스터; 및입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로를 포함하고,상기 선택 트랜지스터는 웰 상에 형성되며, 삭제 검증 판독 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 선택된 워드 라인에 공급되는 반도체 메모리 디바이스.
- 제15항에 있어서,상기 메모리 셀 어레이는 워드 라인 중 적어도 하나를 포함하는 적어도 하나의 블록을 구비하고,상기 선택 트랜지스터는 각 블록에 따라 배열된 웰 상에 형성되며, 상기 제1 음전압은 선택된 블록에 대응하는 웰에 공급되고,상기 제1 음전압 및 제2 전압(제2 전압≥제1 음전압) 중 하나가 비선택된 블록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
- 제16항에 있어서, 상기 선택 트랜지스터는 상기 블록 중 적어도 하나에 따라 배열된 웰 상에 형성되고, 상기 제1 음전압이 상기 웰에 공급되는 반도체 메모리 디바이스.
- 제15항에 있어서, 상기 메모리 셀에 대해 복수의 음의 임계 전압 및 복수의 양의 임계 전압 중 적어도 하나가 설정되는 반도체 메모리 디바이스.
- 제15항에 있어서, 상기 제어 회로는 상기 제1 음전압을 생성하는 음전압 발생기 회로를 구비하는 반도체 메모리 디바이스.
- 제17항에 있어서, 상기 선택 트랜지스터는 상기 워드 라인을 선택하는 로우 디코더에 포함되는 반도체 메모리 디바이스.
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