KR100857941B1 - 기록 속도를 증가시킬 수 있는 반도체 메모리 디바이스 - Google Patents

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Abstract

메모리 셀 어레이(1)는 워드 라인 및 비트 라인과 접속되고 직렬로 접속된 복수의 메모리 셀(MC)이 매트릭스 형태로 배열되는 구조를 가지고 있다. 선택 트랜지스터(HVNTr)는 워드 라인을 선택한다. 제어 회로는 입력 데이터에 따라 워드 라인 및 비트 라인의 전위를 제어하고(7), 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어한다. 선택 트랜지스터는 웰(58) 상에 형성되고, 판독 오퍼레이션시 제1 음전압이 웰에 공급되며, 제1 전압(제1 전압≥제1 음전압)이 선택된 워드 라인에 공급되고, 제2 전압이 비선택된 워드 라인에 공급된다.
Figure R1020060065408
반도체 메모리, 기록 속도, 선택 트랜지스터, 음전압, 워드 라인

Description

기록 속도를 증가시킬 수 있는 반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF INCREASING WRITING SPEED}
도 1a 및 1b는 종래 기술 및 본 실시예의 임계 전압들간의 관계를 도시한 도.
도 2는 본 실시예에 따른 반도체 메모리 디바이스의 예를 도시한 구조도.
도 3은 도 2에 도시된 메모리 셀 어레이 및 비트 라인 제어 회로의 구성을 도시한 회로도.
도 4a 및 4b는 메모리 셀 및 선택 트랜지스터를 도시한 단면도.
도 5는 본 실시예에 따른 반도체 메모리 디바이스를 도시한 단면도.
도 6은 본 실시예에 따라, 삭제 오퍼레이션, 프로그램 및 판독 오퍼레이션시 각 웰에 공급되는 전위를 도시한 도.
도 7은 도 3에 도시된 데이터 저장 회로의 예를 도시한 회로도.
도 8은 도 2에 도시된 음의 전압 발생기 회로의 예를 도시한 회로도.
도 9a, 9b 및 9c는 메모리 셀의 데이터 및 메모리 셀의 임계값간의 관계를 도시한 도.
도 10은 본 실시예의 기록 순서를 도시한 도.
도 11은 도 2에 도시된 로우 디코더의 일부를 구성하는 전달 게이트를 도시 한 도.
도 12는 제1 페이지에 대한 기록 오퍼레이션을 도시한 플로우차트.
도 13은 제2 페이지에 대한 기록 오퍼레이션을 도시한 플로우차트.
도 14a 및 14b는 RLSB 기록 모드에서 각 부분의 전압을 도시한 도이고, 도 14c는 REASB 기록 모드에서 각 부분의 전압을 도시한 도.
도 15a, 15b 및 15c는 본 실시예의 변형을 도시한 도.
<도면의 주요 부호에 대한 간단한 설명>
1 : 메모리 셀 어레이
2 : 비트 라인 제어 회로
3 : 칼럼 디코더
4 : 데이터 입/출력 버퍼
5 : 데이터 입/출력 단자
6 : 워드 라인 제어 회로
7 : 제어 신호 및 제어 전압 발생기 회로
7-1 : 음전압 발생기 회로
8 : 제어 신호 입력 단자
본 발명은 예를 들면 EEPROM를 이용하는 NAND 플래시 메모리에 관한 것으로, 특히 하나의 메모리 셀에 다치(multi-valued) 데이터를 저장할 수 있는 반도체 메모리 디바이스에 관한 것이다.
NAND 플래시 메모리에서, 칼럼 방향으로 배열된 복수의 메모리 셀이 직렬로 접속되어 NAND 셀을 구성하고, 각 NAND 셀은 선택 게이트를 통해 대응하는 비트 라인과 접속된다. 각 비트라인은 기록 데이터 및 판독 데이터를 래치하는 래치 회로와 접속된다. 로우 방향으로 배열된 복수 셀의 모두 또는 절반이 동시에 선택되고, 동시에 선택된 셀의 모두 또는 절반에 대해 기록 또는 판독 명령이 집합적으로 수행된다. 로우 방향으로 배열된 복수의 NAND 셀은 블록을 구성하고, 삭제 오퍼레이션은 이러한 블록 유닛에서 실행된다. 삭제 오퍼레이션시, 메모리 셀의 임계 전압은 음의 전압으로 설정된다. 기록 오퍼레이션에서 전자를 메모리 셀에 주입하는 것은, 임계 전압을 양의 전압으로 설정할 수 있다(예를 들면, 일본 특허출원 제2004-192789호 참조).
한편, NAND셀에서 메모리 셀은 직렬로 접속된다. 그러므로, 판독 오퍼레이션시, 비-선택된 셀은 반드시 온 상태이어야 하고, 임계 전압보다 높은 전압(Vread)이 비-선택된 셀의 게이트 전극에 인가된다. 그러므로, 기록 오퍼레이션시, 셀들에 대해 설정된 임계 전압이 Vread를 초과하지 않아야 하며, 기록 시퀀스의 각 비트에 따라 프로그램 오퍼레이션 및 프로그램 검증 판독 오퍼레이션을 반복적으로 실행함으로써, 임계 분포가 Vread를 초과하지 않는 방식으로 제어된다.
또한, 최근에는, 메모리 용량이 증가함에 따라, 하나의 셀에 2개 이상의 비트를 저장하는 다치 메모리가 개발되었다. 예를 들면, 하나의 셀에 2개의 비트를 저장하기 위해서는, 각 분포가 Vread를 초과하지 않는 방식으로 4개의 임계 분포가 설정되어야 한다. 그러므로, 각 임계 분포는 하나의 비트 또는 2개의 임계 분포가 하나의 셀에 저장되는 경우와 비교할 때 좁게 되도록 제어되어야 한다. 또한, 하나의 셀에 3개의 비트 또는 4개의 비트를 저장하기 위해서는, 8개 또는 16개의 임계 분포가 설정되어야 한다. 그러므로, 각 임계 전압의 분포 폭은 크게 좁아져야 한다. 이와같이 임계 전압의 분포 폭을 좁히기 위해서는, 프로그램 및 검증 오퍼레이션이 정확하게 반복되어야 하고, 기록 속도의 감소라는 문제가 발생한다. 그러므로, 기록 속도를 증가시킬 수 있는 반도체 메모리 디바이스가 요구되었다.
본 발명의 제1 양태에 따르면, 매트릭스 형태로 배열되고 직렬로 접속되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -; 워드 라인을 선택하는 선택 트랜지스터; 및 입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로를 포함하고, 상기 선택 트랜지스터는 웰 상에 형성되며, 판독 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 선택된 워드 라인에 공급되며, 제2 전압이 비선택된 워드 라인에 공급되는 반도체 메모리 디바이스가 제공된다.
본 발명의 제2 양태에 따르면, 매트릭스 형태로 배열되고 직렬로 접속되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -; 워드 라인을 선택하는 선택 트랜지스터; 및 입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로를 포함하고, 상기 선택 트랜지스터는 웰 상에 형성되며, 기록 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 소정의 비선택된 워드 라인에 공급되는 반도체 메모리 디바이스가 제공된다.
본 발명의 제3 양태에 따르면, 매트릭스 형태로 배열되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -; 워드 라인을 선택하는 선택 트랜지스터; 및 입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로를 포함하고, 상기 선택 트랜지스터는 웰 상에 형성되고, 삭제 검증 판독 오퍼레이션시 제1 음전압이 상기 웰에 공급되며, 제1 전압(제1 전압 ≥ 제1 음전압)이 선택된 워드 라인에 공급되는 반도체 메모리 디바이스가 제공된다.
도 1a 및 1b는 종래 기술 및 본 실시예의 임계 전압들 간의 관계를 도시하고 있다. 도 1a 및 1b는 2개의 비트로 구성된 4개의 값으로 된 데이터가 저장되는 경우를 도시하고 있다.
도 1b에 도시된 바와 같이, 본 실시예에서, 예를 들면 0V보다 크지 않은 복수의 음의 임계 전압이 또한 설정된다. 복수의 음의 임계 전압이 이와 같이 설정 되는 경우, Vread 값을 변경하지 않고 각 임계 분포 폭이 증가될 수 있다. 그러므로, 프로그램 또는 검증 오퍼레이션을 실행하는 회수가 감소될 수 있고, 기록 속도가 증가될 수 있다.
그러한 임계 전압을 설정하기 위해서는, 이하의 구조가 요구된다. 즉, 선택된 셀의 게이트 전극에서 음의 전압을 설정하기 위해서는, 워드 라인에 음의 전위가 설정되어야 한다. 그러므로, 예를 들면, 로우 디코더를 구성하는 높은 내전압을 가지는 N-채널 MOS 트랜지스터는 P-형 웰(P-웰로 지칭됨) 영역에 형성되고, 음의 전압이 이러한 P-웰 영역에 공급된다. 이때, Vread(예를 들면, 5V)는 선택된 블록의 비선택된 워드 라인에 공급되어, 비선택된 셀의 전기적 도전을 달성한다.
더구나, "1"(비-기록)을 기록할 때, 오류 기록을 피하기 위해, RLSB(Revised Local Self Boost) 또는 REASB(Revised Erased Local Self Boost)로 지칭되는 기록 모드가 설계되었다. 이러한 기록 모드에서, NAND 셀의 기록 셀에 아주 근접하여 있는 셀의 채널 영역은 OFF로 설정되어, 채널 영역의 전위를 부팅하는 것을 용이하게 한다. 그러므로, 그라운드 전위가 워드 라인에 공급된다. 그러나, 본 실시예에서, 셀이 삭제 셀인 경우, 그 임계 전압은 도 1b에서 데이터"0"으로 표시된 바와 같이 종래 기술과 비교할 때 더 큰 음의 값을 가지고 있다. 그러므로, 기록 셀에 매우 근접한 셀의 채널 영역을 턴오프하기 위해서는 음의 전위가 워드 라인에 공급되어야 한다.
본 발명에 따른 실시예가 첨부된 도면을 참조하여 이하에 설명된다.
도 2는 구체적으로는, 예를 들면, 4개의 값으로 된(2-비트) 데이터를 저장하 는 NAND 플래시 메모리인 본 실시예에 따른 반도체 메모리 디바이스의 구성을 도시하고 있다.
메모리 셀 어레이(1)는 복수의 비트 라인, 복수의 워드 라인, 및 공통 소스 라인을 포함하고, 예를 들면 EEPROM 셀로 구성되고 데이터가 전기적으로 재기록될 수 있는 메모리 셀이 메모리 셀 어레이(1)에 매트릭스 형태로 배열된다. 비트 라인을 제어하는 비트 제어 회로(2) 및 워드 라인 제어 회로(6)가 이러한 메모리 셀 어레이(1)와 접속된다.
비트 라인 제어 회로(2)는 비트 라인을 통해 메모리 셀 어레이(1)의 메모리 셀의 데이터를 판독하고, 비트 라인을 통해 메모리 셀 어레이(1)의 메모리 셀의 상태를 검출하거나, 비트 라인을 통해 메모리 셀 어레이(1)의 메모리 셀에 기록 제어 전압을 인가하여 메모리 셀에 데이터를 기록한다. 칼럼 디코더(3) 및 데이터 입/출력 버퍼(4)는 비트 라인 제어 회로(2)와 접속된다. 비트 라인 제어 회로(2)의 데이터 저장 회로는 칼럼 디코더(3)에 의해 선택된다. 데이터 저장 회로에 판독된 각 메모리 셀의 데이터는 데이터 입/출력 버퍼(4)를 통해 데이터 입/출력 단자(5)로부터 외부에 출력된다.
추가적으로, 외부로부터 데이터 입/출력 단자(5)에 입력된 기록 데이터는 데이터 입/출력 버퍼(4)를 통해 칼럼 디코더(3)에 의해 선택된 데이터 저장 회로에 입력된다.
워드 라인 제어 회로(6)는 로우 디코더(6-1)를 포함한다. 워드 라인 제어 회로(6)는 로우 디코더(6-1)를 통해 메모리 셀 어레이(1)의 워드 라인을 선택하고, 판독, 기록 또는 삭제 오퍼레이션에 필요한 전압을 선택된 워드 라인에 인가한다.
메모리 셀 어레이(1), 비트 라인 제어 회로(2), 칼럼 디코더(3), 데이터 입/출력 버퍼(4) 및 워드 라인 제어 회로(6)는 제어 신호 및 제어 전압 발생기 회로(7)와 접속되어 제어된다. 제어 신호 및 제어 전압 발생기 회로(7)는 제어 신호 입력 단자(8)와 접속되고, 제어 신호 입력 단자(8)를 통해 외부로터의 제어 신호 입력에 의해 제어된다. 제어 신호 및 제어 전압 발생기 회로(7)는 나중에 설명되는 음의 전압 발생기 회로(7-1)를 포함한다. 이러한 음의 전압 발생기 회로(7-1)는 데이터 기록 또는 판독 오퍼레이션 시 음의 전압을 생성한다.
비트 라인 제어 회로(2), 칼럼 디코더(3), 워드 라인 제어 회로(6), 제어 신호 및 제어 전압 발생기 회로(7)는 기록 회로 및 판독 회로를 구성한다.
도 3은 도 2에 도시된 메모리 셀 어레이(1) 및 비트 라인 제어 회로(2)의 구성을 도시하고 있다. 복수의 NAND 셀은 메모리 셀 어레이(1)에 배열된다. 하나의 NAND 셀은 예를 들면, 직렬로 접속되는 EEPROM으로 각각 구성되는 32개의 메모리 셀 MC, 및 선택 게이트 S1 및 S2로 구성된다. 선택 게이트 S2는 비트 라인 BL0e와 접속되고, 선택 게이트 S1은 소스 라인 SRC와 접속된다. 각 로우에 배열된 메모리 셀 MC의 제어 게이트는 동일하게 워드 라인 WL0 내지 WL29, WL30 및 WL31과 접속된다. 또한, 선택 게이트 S2는 선택 라인 SGD와 동일하게 접속되고, 선택 게이트 S1은 동일하게 선택 라인 SGS와 접속된다.
비트 라인 제어 회로(2)는 복수의 데이터 저장 회로(10)를 구비하고 있다. 비트 라인 쌍(BL0e, BL0o), (BL1e, BL1o), ..., (BLie, BLio) 또는 (BL8ke, BL8ko) 은 각 데이터 저장 회로(10)와 접속된다.
파선으로 표시된 바와 같이, 메모리 셀 어레이(1)는 복수의 블록을 포함한다. 각 블록은 복수의 NAND 셀로 구성되고, 데이터는 예를 들면, 이러한 블록 단위로 삭제된다. 또한, 삭제 오퍼레이션은 데이터 저장 회로(10)와 접속된 2비트 라인에 대해 동시에 수행된다.
더구나, 매비트 라인마다 배열되고 하나의 워드 라인과 접속되는 복수의 메모리 셀들(파선으로 둘러싸인 범위 내의 메모리 셀들)은 하나의 섹터를 구성한다. 데이터는 각 섹터에 따라 기록되고 판독된다.
판독 오퍼레이션, 프로그램 검증 오퍼레이션, 및 프로그램 오퍼레이션시, 외부로부터 공급된 어드레스 신호(YA0, YA1, ..., YAi, YA8k)에 따라 데이터 저장 회로(10)와 접속된 2비트 라인(BLie, BLio)으로부터 하나의 비트 라인이 선택된다. 또는, 외부 어드레스에 따라 하나의 워드 라인이 선택된다.
도 4a 및 4b는 메모리 셀 및 선택 트랜지스터의 단면도이다. 도 4a는 메모리 셀을 도시하고 있다. 메모리 셀의 소스 및 드레인으로서의 n-형 확산층(42)이 기판(51, 나중에 설명되는 P-웰 영역(55))에 형성된다. 부유 게이트(FG, 44)는 게이트 절연막(43)을 통해 P-웰 영역(55) 상에 형성되고, 제어 게이트(CG, 46)는 절연막(45)을 통해 이러한 부유 게이트(44) 상에 형성된다. 도 4b는 선택 게이트를 도시하고 있다. 소스 및 드레인으로서의 n-형 확산층(47)이 P-웰 영역(55)에 형성된다. 제어 게이트(49)는 게이트 절연막(48)을 통해 P-웰 영역(55) 상에 형성된다.
도 5는 반도체 메모리 디바이스를 도시하는 단면도이다. 예를 들면, N-형 웰(이하에서는, N-웰로 지칭됨) 영역(52, 53, 54 및 56) 및 P-웰 영역(57)이 예를 들면 P-형 반도체 기판(51)에 형성된다. P-웰 영역(55)은 N-웰 영역(52)에 형성되고, 메모리 셀 어레이(1)를 구성하는 저전압 N-채널 MOS 트랜지스터 LVNTr이 이러한 P-웰 영역(55)에 형성된다. 또한, 데이터 저장 회로(10)를 구성하는 저전압 P-채널 MOS 트랜지스터 LVPTr및 저전압 N-채널 MOS 트랜지스터 LVNTr은 N-웰 영역(53) 및 P-웰 영역(57)내에 형성된다.
P-웰 영역(58)은 N-웰 영역(56)에 형성되고, 로우 디코더(6-1)를 구성하는 고전압 N-채널 MOS 트랜지스터 HVNTr은 이러한 P-웰 영역(58)에 형성된다. 또한, 예를 들면 워드라인 구동 회로를 구성하는 고전압 P-채널 MOS 트랜지스터 HVPTr은 N-웰 영역(54)에 형성된다. 고전압 트랜지스터 HVNTr 또는 HVPTr은 예를 들면, 저전압 트랜지스터 LVNTr 또는 LVPTr의 경우보다 더 두꺼운 게이트 절연막을 가지고 있다.
도 6은 삭제, 프로그램 및 판독 오퍼레이션 시 각 웰에 공급되는 전위를 도시하고 있다. 음의 전위, 예를 들면 -2V는 프로그램 및 데이터 판독 오퍼레이션 시 로우 디코더(6-1)를 구성하는 N-채널 MOS 트랜지스터가 형성되는 P-웰(58)에 공급된다.
도 7은 도 3에 도시된 데이터 저장 회로(10)의 예를 도시하는 회로도이다.
이러한 데이터 저장 회로(10)는 1차 데이터 캐시(PDC), 2차 캐시(SDC), 다이나믹 데이터 캐시(DDC), 및 임시 데이터 캐시(TDC)를 구비하고 있다. SDC, PDC, 및 DDC는 기록 오퍼레이션에서 입력 데이터를 홀딩하고, 판독 오퍼레이션시 판독 데이터를 홀딩하며, 검증 오퍼레이션에서 데이터를 일시적으로 홀딩하고, 다치 데이터를 저장할 때 내부 데이터를 연산하는데 이용된다. TDC는 데이터를 판독할 때 비트 라인 데이터를 증폭시키고 일시적으로 홀딩하는데 이용되며, 다치 데이터를 저장할 때 내부 데이터를 연산한다.
SDC는 래치 회로를 구성하는 클럭형 인버터 회로(61a, 61b) 및 트랜지스터(61c, 61d)로 구성된다. 트랜지스터(61c)는 클럭형 인버터 회로(61a)의 입력 단부 및 클럭형 인버터 회로(61b)의 입력 단부의 사이에 접속된다. 신호 EQ2는 이러한 트랜지스터(61c)의 게이트에 공급된다. 트랜지스터(61d)는 클럭형 인버터 회로(61b)의 출력 단부와 그라운드 사이에 접속된다. 신호 PRST는 이러한 트랜지스터(61d)의 게이트에 공급된다. SDC의 노드 N2a는 칼럼 선택 트랜지스터(61e)를 통해 입/출력 데이터 라인 IO와 접속되고, SDC의 노드 N2b는 칼럼 선택 트랜지스터(61f)를 통해 입/출력 데이터 라인 IOn과 접속된다. 칼럼 선택 신호 CSLi는 이들 트랜지스터(61e, 61f)의 게이트에 공급된다. SDC의 노드 N2a는 트랜지스터(61g, 61h)를 통해 PDC의 노드 N1a와 접속된다. 신호 BLC2는 트랜지스터(61g)의 게이트에 공급되고, 신호 BLC1은 트랜지스터(61h)의 게이트에 공급된다.
PDC는 클럭형 인버터 회로(61i, 61j) 및 트랜지스터(61k)로 구성된다. 트랜지스터(61k)는 클럭형 인버터 회로(61i)의 입력 단부와 클럭형 인버터 회로(61j)의 입력 단부의 사이에 접속된다. 신호 EQ1은 이러한 트랜지스터(61k)의 게이트에 공급된다. PDC의 노드 N1b는 트랜지스터(611)의 게이트와 접속된다. 이러한 트랜지 스터(611)의 전류 경로의 하나의 단부는 트랜지스터(61m)를 통해 접지된다. 신호 CHK1은 이러한 트랜지스터(61m)의 게이트에 공급된다. 더구나, 트랜지스터(61l)의 전류 경로의 다른 단부는 전달 게이트(transfer gate)를 구성하는 트랜지스터(61n, 61o)의 전류 경로의 하나의 단부와 접속된다. 신호 CHK2n은 이러한 트랜지스터(61n)의 게이트에 공급된다. 추가적으로, 트랜지스터(61o)의 게이트는 트랜지스터(61g, 61h)의 접속 노드 N3과 접속된다. 신호 COMi는 트랜지스터(61n, 61o)의 전류 경로의 다른 단부에 공급된다. 이러한 신호 COMi는 모든 데이터 저장 회로(10)에 공통인 신호이고, 모든 데이터 저장 회로(10)를 검증하는 것이 완료되었는지 여부를 나타낸다. 즉, 이하에 설명되는 바와 같이, 검증 오퍼레이션이 완료되는 경우, PDC의 노드 N1b는 로우(low) 레벨로 변경된다. 신호 CHK1 및 CHK2가 이 상태에서 하이 레벨이라고 가정하는 경우, 검증 오퍼레이션이 완료되면, 신호 COMi는 하이 레벨로 변경된다.
또한, TDC는 예를 들면, MOS 커패시터(61p)로 구성된다. 이러한 커패시터(61p)는 트랜지스터(61g, 61h)의 접속 노드 N3과 그라운드 사이에 접속된다. 또한, DDC는 트랜지스터(61q)를 통해 접속 노드 N3과 접속된다. 신호 REG는 트랜지스터(61q)의 게이트에 공급된다.
DDC는 트랜지스터(61r, 61s)로 구성된다. 신호 VREG는 트랜지스터(61r)의 전류 경로의 하나의 단부에 공급되고, 이러한 전류 경로의 다른 단부는 트랜지스터(61q)의 전류 경로와 접속된다. 이러한 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통해 PDC의 노드 N1a와 접속된다. 신호 DTG는 이러한 트랜지스터(61s) 의 게이트에 공급된다.
더구나, 트랜지스터(61t 및 61u)의 전류 경로의 하나의 단부는 접속 노드 N3과 접속된다. 신호 VPRE는 트랜지스터(61u)의 전류 경로의 다른 단부에 공급되고, 신호 BLPRE는 트랜지스터(61u)의 게이트에 공급된다. 신호 BLCLAMP는 트랜지스터(61t)의 게이트에 공급된다. 이러한 트랜지스터(61t)의 전류 경로의 다른 단부는 트랜지스터(61v)를 통해 비트 라인 BLo의 하나의 단부와 접속되고, 또한 트랜지스터(61w)를 통해 비트 라인 BLe의 하나의 단부에 접속된다. 신호 BLSo 및 BLSe는 이들 트랜지스터(61v, 61w)의 게이트에 각각 공급된다. 비트 라인 BLo의 다른 단부는 트랜지스터(61x)의 전류 경로의 하나의 단부와 접속된다. 신호 BIASo는 이러한 트랜지스터(61x)의 게이트에 공급된다. 비트 라인 BLe의 다른 단부는 트랜지스터(61y)의 전류 경로의 하나의 단부와 접속된다. 신호 BIASe는 이러한 트랜지스터(61y)의 게이트에 공급된다. 신호 BLCRL은 이들 트랜지스터(61x, 61y)의 전류 경로의 다른 단부에 피딩된다. 트랜지스터(61x, 61y)는 신호 BIASo 및 BIASe에 따라 상보적으로 턴온되고, 신호 BLCRL의 전위를 비선택된 비트 라인에 공급한다.
상기 언급된 각 신호 및 전압은 도 2에 도시된 제어 신호 및 제어 전압 발생기 회로(7)에 의해 생성되고, 이하의 동작은 이러한 제어 신호 및 제어 전압 발생기 회로(7)에 의해 제어되게 된다.
도 8은 음전압 발생기 회로(7-1)의 예를 도시하고 있다. 음전압 발생기 회로(7-1)는 예를 들면, 4-위상 펌프 회로(PMP), 검출 회로(DT), 제어부(7d), 및 오실레이터 회로(7e)로 구성된다. 펌프 회로 PMP는 예를 들면, 복수의 P-채널 MOS 트랜지스터 PMOS 및 복수의 커패시터 Cp로 형성된다. 각 클럭 신호 CLK1 내지 CLK4는 각 커패시터 Cp의 하나의 단부에 공급된다. 이들 클럭 신호 CLK1 내지 CLK4는 PMOS를 순차적으로 턴온시킴으로써, 음전압을 생성한다.
검출 회로 DT는 펌프 회로 PMP의 출력 단부와 접속된다. 이러한 검출 회로 DT는 정전류원(7a), 저항(7b) 및 차동 증폭기(7c)로 구성된다. 정전류원(7a) 및 저항(7b)은 공급 전력 VDD가 공급되는 노드와 펌프 회로 PMP의 출력 단부 사이에 직렬로 접속된다. 차동 증폭기(7c)의 하나의 입력 단부는 정전류원(7a)과 저항(7b) 사이의 접속 노드와 접속되고, 기준 전압 Vref는 차동 증폭기(7c)의 다른 단부에 공급된다. 이러한 기준 전압 Vref는 예를 들면, 대역 갭 기준 회로에 의해 생성된 대략 1V의 전압이다. 이러한 검출 회로 DT는 기준 전압 Vref에 기초하여 펌프 회로 PMP의 출력 전압을 검출한다. 이러한 검출 출력 신호는 제어부(7d)에 피딩된다. 제어부(7d)는 검출 출력 신호에 따라 오실레이터 회로(7e)를 제어한다. 오실레이터 회로(7e)는 제어부(7b)에 의한 제어에 기초하여 발진하거나 정지된다. 이와 같이, 일정한 음전압이 펌프 회로 PMP에 의해 생성된다.
더구나, 저항(7b)은 트리밍 회로(7f)를 구성한다. 이러한 트리밍 회로(7f)는 트리밍 신호 TM에 따라 저항(7b)의 저항값을 변경하여, 펌프 회로 PMP로부터 출력된 음전압의 레벨을 스위칭한다. 트리밍 신호 TM은 데이터 판독 오퍼레이션 또는 프로그램 검증 오퍼레이션시, 예를 들면 제어 신호 및 제어 전압 발생기 회로(7)에 의해 생성된다. 그러므로, 음전압 발생기 회로(7-1)는 데이터 판독 오퍼레이션 또는 프로그램 검증 오퍼레이션시, 다양한 레벨의 음전압들을 생성한다.
이러한 메모리는 다치 메모리이므로, 2개의 비트로 구성된 데이터가 하나의 셀에 저장될 수 있다. 2-비트 데이터는 어드레스(제1 페이지 또는 제2 페이지)를 이용하여 전환될 수 있다.
도 9a, 9b 및 9c는 메모리 셀의 데이터와, 메모리 셀의 임계값간의 관계를 도시하고 있다. 도 9c에 도시된 바와 같이, 메모리 셀의 데이터는 삭제가 수행되는 경우에 "0"이 된다. 데이터"0"은 0V보다 크지 않은 음전압에 대응한다. 이하에 기재되는 바와 같이, RLSB 또는 REASB 기록 모드를 적용하기 위해서는, 삭제 후에 검증 전압 "z"에 기초하여 검증 오퍼레이션이 실행된다. 임계 전압이 검증 전압 "z"보다 크지 않은 경우, 기록 오퍼레이션은 임계 전압이 검증 전압 "z"가 될 때까지 수행된다.
도 9a에 도시된 바와 같이, 메모리 셀의 데이터는 제1 페이지를 기록함으로써 데이터 "0" 및 데이터 "2"가 된다. 또한, 도 9b에 도시된 바와 같이, 제2 페이지를 기록한 후, 메모리 셀의 데이터는 데이터"0", "1", "2" 및 "3"이 된다. 본 실시예에서, 메모리 셀의 데이터는 임계 전압의 상승 순서로 정의된다.
도 10은 본 실시예에서 기록 순서를 개략적으로 도시하고 있다. 도 10에 도시된 바와 같이, 블록에서, 기록 오퍼레이션은 소스 라인에 근접한 메모리 셀로부터 매 페이지마다 실행된다. 이 경우에, 이전에 기록된 데이터를 가지는 인접하는 메모리 셀의 임계 전압의 영향을 제거하기 위해서는, 메모리 셀에 데이터를 기록하는 순서가 도 9에 도시된 바와 같이 정의된다.
도 11은 로우 디코더(6-1)의 일부를 구성하는 전달 게이트를 도시하고 있다. 이러한 전달 게이트는 복수의 N-채널 MOS 트랜지스터 HVNTr로 형성된다. 전압 SGS_DRV, CG0 내지 CG31 및 SGD_DRV는 각 트랜지스터 HVNTr의 하나의 단부에 공급되고, 다른 단부는 각각의 선택 라인 SGS, 워드 라인 WL0 내지 WL31, 및 하나의 선택 라인 SGD와 접속된다. 신호 TG는 각 트랜지스터 HVNTr의 게이트에 공급된다. 각 선택된 블록의 트랜지스터 HVNTr이 신호 TG에 따라 턴온되는 경우, 소정 전압이 셀의 워드 라인 WL0 내지 WL31에 공급된다.
유의할 점은, 로우 디코더(6-1)가 배열되는 P-웰 영역(58)이 각 블록(도 5에서 58a 및 58b로 표시됨)에 따라 분할되거나, 복수 또는 모든 블록의 로우 디코더는 하나의 P-웰 영역(58, 도 5에서 58c로 표시됨)에 배열될 수 있다는 것이다.
(판독 오퍼레이션)
도 9a에 도시된 바와 같이, 제1 페이지를 기록한 후, 메모리 셀의 데이터는 "0" 또는 "2"가 된다. 그러므로, 이들 데이터의 중간 레벨 "a"를 워드 라인에 공급하고 판독 명령을 수행하는 것은 이들 데이터를 판독하는 것을 가능하게 한다. 또한, 도 9b에 도시된 바와 같이, 제2 페이지를 기록한 후, 메모리 셀의 데이터는 "0","1","2" 및 "3"중 하나가 된다. 그러므로, 이들 데이터의 각각의 중간 레벨 "b","c" 또는 "d"를 워드 라인에 공급하고 판독 오퍼레이션을 수행하는 것은 이들 데이터를 판독하는 것을 가능하게 한다. 본 실시예에서, 레벨 "a" 및 "b"는 예를 들면 음전압에 대응한다.
메모리 셀의 웰(도 5의 P-웰 영역(55)), 소스 라인 및 비선택된 비트 라인은 Vss(그라운드 전위=0V)로 설정된다. P-웰 영역(58)이 각 블록에 따라 분할되는 경 우, 비선택된 블록의 P-웰 영역(58)은 Vss 또는 음전위(예를 들면, -2V)로 설정되고, 비선택된 블록의 전달 게이트(도 11에 도시됨)는 턴오프된다. 더구나, 복수 또는 모든 블록의 로우 디코더가 하나의 P-웰 영역(58)에 배열되는 경우, P-웰 영역(58)은 음전위(예를 들면, -2V)로 설정되고, 비선택된 블록(도 11에 도시됨)의 전달 게이트가 턴오프된다. 결과적으로, 비선택된 블록의 워드 라인은 부유 상태에 들어가고, 선택 게이트는 Vss가 된다.
음전위(예를 들면, -2V)가 선택된 블록의 로우 디코더의 P-웰 영역(58)에 공급되고 선택된 블록의 전달 게이트가 턴온되는 경우, 판독 시의 전위(예를 들면, -2V 내지 3V)는 선택된 블록의 선택된 워드 라인에 공급되고, Vread(예를 들면, 5V)가 선택된 블록의 비선택된 워드 라인에 피드되며, Vsg(Vdd + Vth, 예를 들면, 2.5V + Vth)가 선택된 블록의 선택 게이트 SG1에 공급된다. 여기에서, 판독시의 전위가 음이 아닌 경우, P-웰 영역이 Vss로 설정될 수 있다.
그리고 나서, 도 7에 도시된 데이터 저장 회로(10)의 신호 VPRE는 Vdd(예를 들면, 2.5V)로 설정되고, 신호 BLPRE는 Vsg(Vdd + Vth)로 설정되며, 신호 BLCLAMP는 예를 들면 (0.6V + Vth)로 설정되고, 비트 라인은 예를 들면 0.6V로 프리차지된다. 후속적으로, 소스 측 상의 셀의 선택 라인 SG2는 Vdd로 설정된다. 메모리 셀의 임계 전압이 판독시의 전위보다 높은 경우, 셀이 턴오프되고, 따라서 비트 라인이 하이 레벨로 유지된다. 추가적으로, 메모리 셀의 임계 전압이 판독 시의 전압보다 낮은 경우, 셀이 턴온되고, 따라서 비트 라인의 전위가 Vss가 된다.
그런 후, 도 7에 도시된 데이터 저장 회로(10)의 신호 BLPRE가 일시적으로 Vsg(Vdd+Vth)로 설정되고, TDC의 노드 N3은 Vdd로 프리차지되며, 그리고 나서, 신호 BLCLAMP는 예를 들면 0.45+Vth로 설정된다. TDC의 노드 N3은 비트 라인의 전위가 0.45V보다 낮은 경우에 로우(low) 레벨로 변경되고, 비트 라인의 전위가 0.45V보다 큰 경우에 하이 레벨로 변경된다. BLCLAMP를 Vss로 설정한 후, 신호 BLC1은 Vsg(Vdd+Vth)로 설정되고, TDC의 전위는 PDC에 판독된다. 그러므로, PDC는 셀의 임계 전압이 워드 라인의 전위보다 낮은 경우에 로우(low) 레벨로 들어가고, 워드 라인의 전위보다 높은 경우에 PDC는 하이 레벨로 들어간다. 판독 오퍼레이션은 이와 같이 실행된다.
(프로그램)
(제1 페이지 기록 오퍼레이션)
도 12는 제1 페이지를 기록하는 시퀀스를 도시하고 있고, 도 13은 제2 페이지를 기록하는 시퀀스를 예시하고 있다.
프로그램 오퍼레이션에서, 우선 어드레스가 지정되고, 하나의 워드 라인과 접속된 메모리 셀의 절반(2 페이지)이 도 3에 도시된 바와 같이 선택된다. 이러한 메모리는 이들 2개의 페이지의 제1 페이지 및 제2 페이지의 순서로만 프로그램 오퍼레이션을 수행할 수 있다. 그러므로, 제1 페이지가 우선 어드레스를 이용하여 선택된다.
도 12에 도시된 제1 페이지 기록 오퍼레이션에서, 기록 데이터는 우선 외부로부터 입력되어, 모든 데이터 저장 회로(10)의 SDC에 저장된다(S11). 그리고 나서, 기록 명령이 입력되면, 모든 데이터 저장 회로(10)의 SDC의 데이터가 PDC에 전 달된다(S12). PDC의 노드 N1a는 데이터 "1"(기록이 실행되지 않음)이 외부로부터 입력되는 경우에 하이 레벨로 변경되고, PDC의 노드 N1a는 데이터 "0"(기록이 실행됨)이 입력되는 경우에 로우(low) 레벨로 변경한다. 그 후, PDC의 데이터는 노드 N1a의 전위를 가지고 있고, SDC의 데이터는 노드 N2a의 전위를 가지고 있다.
(프로그램 오퍼레이션)(S13)
도 7에 도시된 데이터 저장 회로(10)에서, 신호 BLC1이 Vdd + Vth로 설정된 경우, 트랜지스터(61h)는 전기적으로 도전 상태가 된다. 그러므로, 데이터 "1"(기록이 실행되지 않음)이 PDC에 저장되는 경우에 비트 라인은 Vdd로 설정되고, 데이터 "1"(기록이 실행됨)이 PDC에 저장되는 경우에 비트 라인은 Vss로 설정된다. 또한, 기록은 선택된 워드 라인과 접속되는 비선택된 페이지(비트 라인이 선택되지 않음)를 가지는 셀에서는 수행되어서는 안된다. 그러므로, 그러한 셀과 접속되는 비트 라인은 데이터 "1"이 공급되는 비트 라인과 같이 Vdd로 설정된다.
이 상태에서, P-웰 영역(58)이 각 블록에 다라 분할되는 경우, 비선택된 블록의 P-웰 영역(58)이 Vss 또는 음전위(예를 들면, -2V)로 설정되고, 비선택된 블록의 전달 게이트(도 11에 도시됨)는 턴오프된다. 복수 또는 모든 블록의 로우 디코더가 하나의 P-웰 영역(58)에 배열되는 경우, P-웰 영역(58)은 음전위(예를 들면, -2V)로 설정되고, 비선택된 블록의 전달 게이트(도 11에 도시됨)는 턴오프된다. 결과적으로, 비선택된 블록의 워드 라인은 부유 상태(floating state)에 들어가고, 선택 게이트는 Vss의 전위를 갖는다.
또한, 선택된 블록의 로우 디코더의 P-웰 영역(58)은 음전위(예를 들면, -2V)로 설정되고, 전기적 도전은 선택된 블록의 전달 게이트에서 달성됨으로써, Vdd(또는 Vdd보다 약간 낮은 전위)가 선택된 블록의 선택 게이트 SGD에 공급된다. 더구나, Vss가 선택된 블록의 선택 게이트 SGS에 공급되는 경우, Vpgm(20V)이 선택된 워드 라인에 공급되고, Vpass(10V)는 비선택된 워드 라인에 공급되며, 셀의 채널은 Vss로 설정되며, 비트 라인이 Vss의 전위를 가지는 경우 워드 라인은 Vpgm으로 설정되어, 기록을 실행한다. 한편, 비트 라인이 Vdd의 전위를 가지는 경우, 셀의 채널은 Vss보다 커플링에 의해 부팅된다. 그러므로, 게이트와 채널간의 전위차가 감소되고, 기록이 수행되지 않는다.
기록이 도 10에 도시된 순서대로 실행되는 경우, 데이터가 기록되는 셀의 개수는 소스 라인으로부터 멀어짐에 따라 증가된다. 그러므로, 채널은 부팅되기 어렵고 오류 기록이 실행된다는 문제가 있다. 이 문제를 해결하기 위해서는, RLSB 기록 모드 또는 REASB 기록 모드가 개발되었다. RLSB 기록 모드에서, 선택된 워드 라인의 인접하는 워드 라인 또는 인접하는 워드 라인에 근접한 워드 라인이 Vss로 설정되고, 선택된 워드 라인은 Vpgm으로 설정되며, 다른 워드 라인은 Vpass 또는 중간 전위로 설정된다. 추가적으로, REASB 기록 모드에서, 소스측 상의 선택된 워드 라인의 인접하는 워드 라인 또는 인접하는 워드 라인에 근접한 워드 라인은 Vss로 설정되고, 선택된 워드 라인은 Vpgm으로 설정되며, 다른 워드 라인은 Vpass 또는 중간 전위로 설정된다. 선택된 워드 라인의 인접하는(adjoining) 워드 라인 또는 인접하는 워드 라인에 근접한(adjacent to) 워드 라인은 Vss로 설정되어 메모리 셀을 턴오프함으로써, 선택된 셀 바로 아래에서 채널을 부팅하는 것을 용이하게 한 다.
그러나, 이러한 실시예에서, 그 워드 라인이 Vss로 설정된 셀이 삭제 셀인 경우, 그 임계값은 음전압이고, 따라서, 이 셀은 턴오프되지 않는다. 그러므로, 본 실시예의 경우에, 도 14a 및 14b에 도시된 RLSB 기록 모드 또는 도 14c에 도시된 REASB 기록 모드에서, 선택된 워드 라인의 인접하는 워드 라인 또는 인접하는 워드 라인에 근접한 워드 라인은 Vss보다는 음전위, 예를 들면 -1.5V로 설정된다. 제1 페이지를 기록할 때, 메모리 셀의 데이터는 데이터 "0" 및 데이터 "2"가 된다.
(프로그램 검증 판독)(S14)
프로그램 검증 판독 오퍼레이션은 판독 오퍼레이션과 동일하지만, 판독 레벨보다 약간 높은 검증 레벨 "a"가 워드 라인에 공급되어 판독을 수행한다. 메모리 셀의 임계 전압이 이러한 검증 판독에 기초하여 검증 레벨 "a"에 도달하는 경우, PDC는 데이터 "1"을 가지고 있고, 기록은 실행되지 않는다.
한편, 메모리 셀의 임계 전압이 검증 레벨 "a'"에 도달하지 않는 경우, PDC는 데이터 "0"을 갖는다. 각 데이터 저장 회로(10)내의 모든 PDC의 데이터가 "1"이 아닌 경우(S15), 프로그램이 다시 실행된다(S13). 프로그램 오퍼레이션 및 검증 오퍼레이션은 각 데이터 저장 회로(10)의 PDC의 데이터가 모드 "1"로 변경될 때까지 반복된다.
(제2 페이지 기록 오퍼레이션)
도 13에 도시된 제2 페이지 기록 오퍼레이션에서, 기록 데이터는 우선 외부로부터 입력되고, 모든 데이터 저장 회로(10)의 SDC에 저장된다(S21). 그리고 나 서, 제1 페이지를 기록할 때, 판독 레벨 "a"(예를 들면, 음전압)가 워드 라인에 설정되어 기록된 데이터를 확인함으로써, 메모리 셀의 데이터를 판독한다(S22). 이러한 판독 오퍼레이션은 상기 기재된 바와 같다. 셀의 임계 전압이 워드 라인의 전위 "a"보다 낮은 경우에 PDC는 로우(low) 레벨로 변경되고, 워드 라인의 전위 "a"보다 높은 경우에 PDC는 하이 레벨로 변경된다.
그런 후, 데이터 캐시가 설정된다(S23). 즉, 제2 페이지는 도 9b에 도시된 바와 같이 기록된다.
제1 페이지에 기록할 때 데이터가 "1"이고, 제2 페이지를 기록할 때 데이터가 "1"인 경우, 제2 페이지는 기록되지 않는다.
제1 페이지를 기록할 때 데이터가 "1"이고 제2 페이지를 기록할 때 데이터가 "0"인 경우, 메모리 셀의 데이터는 제2 페이지를 기록함으로써 "1"로 설정된다.
제1 페이지를 기록할 때 데이터가 0이고 제2 페이지를 기록할 때 데이터가 "0"인 경우, 메모리 셀의 데이터는 제2 페이지를 기록함으로써 "2"로 설정된다.
제1 페이지를 기록할 때 데이터가 "0"이고 제2 페이지를 기록할 때 데이터가 "1"인 경우, 셀의 데이터는 제2 페이지를 기록함으로써 "3"으로 설정된다.
이러한 오퍼레이션을 실행하기 위해 데이터 캐시가 설정된다.
즉, 메모리 셀의 데이터가 "0"(제1 페이지의 데이터 "1", 제2 페이지의 데이터 "1")으로 설정된 경우, PDC는 하이 레벨로 설정되고, DDC는 로우(low) 레벨로 설정되며, SDC는 하이 레벨로 설정된다.
메모리 셀의 데이터가 "1"(제1 페이지의 데이터 "1", 제2 페이지의 데이터 "0")로 설정된 경우, PDC는 로우(low) 레벨로 설정되고, DDC는 하이 레벨로 설정되며, SDC는 로우(low) 레벨로 설정된다.
메모리 셀의 데이터가 "2"(제1 페이지의 데이터 "0", 제2 페이지의 데이터 "0")로 설정된 경우, PDC는 로우(low) 레벨로 설정되고, DDC는 하이 레벨로 설정되며, SDC는 로우(low) 레벨로 설정된다.
메모리 셀의 데이터가 "3"(제1 페이지의 데이터 "0", 제2 페이지의 데이터 "1")으로 설정된 경우, PDC는 로우(low) 레벨로 설정되고, DDC는 로우(low) 레벨로 설정되며, SDC는 로우(low) 레벨로 설정된다.
PDC, DDC 및 SDC의 각 데이터는 신호 BLC1, BLC2, DTG, REG 및 VREG를 소정 순서로 공급하고 PDC, DDC, SDC 및 TDC의 데이터를 전달함으로써 설정된다. 유의할 점은, 특정 오퍼레이션이 제거될 것이라는 점이다.
(프로그램 오퍼레이션)(S24)
프로그램 오퍼레이션은 제1 페이지 프로그램 오퍼레이션과 완전히 동일하다. 데이터 "1"이 PDC에 저장될 때는 기록이 실행되지 않고, 데이터 "0"이 PDC에 저장될 때는 기록이 수행된다.
(검증 오퍼레이션)(S25, S26 및 S27)
프로그램 검증 판독은 판독 오퍼레이션과 동일하다. 그러나, 검증 레벨 "b'", "c'", 또는 "d'"는 판독 레벨에 마진을 부가하여 얻어지는 레벨에 대응하고, 판독 레벨보다 약간 높은 레벨로 설정된다. 검증 판독은 이러한 검증 레벨 "b'", "c'", 또는 "d'"를 이용하여 실행된다. 예를 들면, 검증 레벨 "b' "는 음전압이 고, 검증 레벨 "c'"또는 "d'"는 양전압이다.
검증 오퍼레이션은 예를 들면, 검증 레벨 "b'", "c'" 및 "d'"의 순서로 실행된다.
즉, 검증 레벨 "b'"는 우선 워드 라인에 설정되고, 메모리 셀의 임계 전압이 검증 레벨 "b'"에 도달되었는지 여부가 검증된다(S25). 결과적으로, 메모리 셀의 임계 전압이 검증 레벨에 도달된 경우, PDC는 하이 레벨로 변경되고, 기록은 실행되지 않는다. 한편, 임계 전압이 검증 레벨에 도달하지 않는 경우, PDC는 로우(low) 레벨로 변경되고, 기록은 다음 프로그램에서 실행된다.
그런 후, 검증 레벨 "c'"는 워드 라인에 설정되고, 메모리 셀의 임계 전압이 검증 레벨 "c'"에 도달했는지 여부가 검증된다(26). 결과적으로, 메모리 셀의 임계 전압이 검증 레벨에 도달된 경우, PDC는 하이 레벨로 설정되고, 기록은 실행되지 않는다. 한편, 임계 전압이 검증 레벨에 도달하지 않은 경우, PDC는 로우(low) 레벨로 설정되고, 다음 프로그램에서 기록이 실행된다.
그리고 나서, 검증 레벨 "d'"가 워드 라인에 설정되고, 메모리 셀의 임계 전압이 검증 레벨 "d'"에 도달했는지 여부가 검증된다(S27). 결과적으로, 메모리 셀의 임계 전압이 검증 레벨에 도달된 경우, PDC는 하이 레벨로 설정되고, 기록은 실행되지 않는다. 한편, 임계 전압이 검증 레벨에 도달하지 않은 경우, PDC는 로우(low) 레벨로 설정되고, 다음 프로그램에서 기록이 실행된다.
프로그램 오퍼레이션 및 검증 오퍼레이션은 모든 데이터 저장 회로(10)의 PDC가 하이 레벨로 설정될 때까지 이와 같이 반복된다.
이제, 특정 검증 오퍼레이션이 이하에 설명된다.
(검증 (b'))(S25)
이러한 프로그램 검증 오퍼레이션에서, 검증 전압 "b'"는 선택된 워드 라인에 제공된다.
우선, 판독 전위 Vread가 비선택된 워드 라인 및 선택된 블록의 선택 라인 SG1에 공급된다. 데이터 저장 회로(10)의 신호 BLCLAMP는 1V+Vth로 설정되고, 신호 BLC2는 Vdd+Vth로 설정되어 비트 라인을 프리차지한다. 메모리 셀에 데이터 "2"또는 "3"을 기록할 때, SDC에 저장된 데이터는 "0"이다. 그러므로, 비트 라인은 프리차지되지 않지만, 비트 라인은 메모리 셀에 데이터 "0" 또는 "1"을 기록할 때만 프리차지된다.
그리고 나서, 소스 측 상의 셀의 선택 라인 SG2가 하이 레벨로 설정된다. 그 임계 전압이 전위 "b'"보다 높을 때 셀이 턴오프되므로, 비트 라인은 하이 레벨로 유지된다. 또한, 임계 전압이 전위 "b'"보다 낮은 경우에 셀이 턴온되므로, 비트 라인이 Vss로 설정된다. 이러한 비트 라인의 방전 동안에, TDC의 노드 N3은 일시적으로 Vss로 설정되고, 신호 REG는 하이 레벨로 설정되어, 트랜지스터(61q)를 턴온시키고, DDC의 데이터가 TDC에 전달된다.
그리고 나서, 신호 DTG가 하이 레벨로 설정되어 트랜지스터(61s)를 일시적으로 턴온시키며, PDC의 데이터가 DDC에 전달된다. 그런 후, TDC의 데이터는 PDC에 전달된다. 이어서, 데이터 저장 회로의 신호 BLPRE는 전압 Vdd +Vth로 설정되어, 트랜지스터(61u)를 턴온시키고, TDC의 노드 N3이 Vdd로 프리차지된다. 그리고 나 서, 신호 BLCLAMP가 0.9V+Vth로 설정되어 트랜지스터(61t)를 턴온시킨다. 그리고 나서, TDC의 노드 N3은 비트 라인이 로우(low) 레벨에 있는 경우 로우(low) 레벨로 변경되고, 비트 라인이 하이 레벨에 있는 경우 하이 레벨로 변경된다.
여기에서, 로우(low) 레벨은 기록이 실행될 때 DDC에 저장되고, 하이 레벨은 기록이 실행되지 않을 때 DDC에 저장된다. 그러므로, 신호 VREG가 Vdd로 설정되고 신호 REG가 하이 레벨로 설정된 경우, TDC의 노드 N3은 기록이 수행되지 않는 경우에만, 강제로 하이 레벨로 설정된다. 이러한 오퍼레이션 후, PDC의 데이터가 DDC에 전달되고, TDC의 전위가 PDC에 판독된다. 하이 레벨은 기록이 실행되지 않은 경우, 및 데이터 "1"이 메모리 셀에 기록되고 셀의 임계 전압이 검증 전압 "b'"에 도달한 경우에 PDC에 래치된다. 로우(low) 레벨은 셀의 임계 전압이 전위 "b'"에 도달하지 않고 데이터 "2" 또는 "3"이 메모리 셀에 기록된 경우에 PDC에 래치된다.
(검증(c'))(S26)
데이터 "2"가 기록된 셀에서, 제1 페이지의 원래의 검증 전압 "c'"보다 낮은 검증 전압 "a'"를 이용함으로써 기록이 실행된다. 그리고 나서, 임계 전압은 일부 경우에 인접한 셀에 데이터를 기록함으로써 증가되고, 일부 셀은 다른 경우에 원래의 검증 전압 "c'"에 도달했다. 그러므로, 데이터"2"가 우선 검증된다. 이러한 프로그램 검증 오퍼레이션에서, 검증 전압 "c'"는 선택된 워드 라인에 인가된다.
우선, 전위 Vread가 비선택된 워드 라인 및 선택된 블록의 선택 라인 SG1에 공급되고, 도 7에 도시된 데이터 저장 회로(10)의 신호 BLCLAMP는 1V+Vth로 설정되며, 신호 REG는 Vdd+Vth로 설정되어, 비트 라인을 프리차지한다. 메모리 셀에 데 이터 "0" 또는 "3"을 기록하는 경우, DDC는 로우 레벨로 설정되므로, 비트 라인은 프리차지되지 않는다. 또한, 메모리 셀에 데이터 "1"또는 "2"를 기록할 때, DDC는 하이 레벨로 설정된다. 그러므로, 비트 라인이 프리차지된다.
그리고 나서, 소스 측 상의 셀의 NAND 셀의 선택 라인 SG2가 하이 레벨로 설정된다. 셀의 임계 전압이 "c'"보다 높을 때, 셀은 턴오프된다. 그러므로, 비트 라인은 하이 레벨로 유지된다. 또한, 셀의 임계 전압이 "c'"보다 낮은 경우에 셀은 턴온된다. 그러므로, 비트 라인이 Vss로 설정된다. 비트 라인의 방전 동안에, TDC의 노드 N3은 일시적으로 Vss로 설정된다. 그리고 나서, 신호 REG는 하이 레벨로 설정되어, 트랜지스터(61q)를 턴온시키고, DDC의 데이터가 TDC에 전달된다.
이어서, 신호 DTG가 Vdd + Vth로 설정되어 트랜지스터(61s)를 일시적으로 턴온시키고, PDC의 데이터가 DDC에 전달된다. 그런 후, TDC의 데이터는 PDC에 전달된다.
이어서, 신호 VPRE가 Vdd로 설정되고 신호 BLPRE는 전압 Vdd +Vth로 설정되어, TDC의 노드 N3이 Vdd로 프리차지된다. 그리고 나서, 신호 BLCLAMP가 0.9V+Vth로 설정되어 트랜지스터(61t)를 턴온시킨다. TDC의 노드 N3은 비트 라인이 로우(low) 레벨에 있는 경우 로우(low) 레벨로 변경되고, 비트 라인이 하이 레벨에 있는 경우 하이 레벨로 변경된다.
여기에서, 로우(low) 레벨 신호는 기록이 실행될 때 DDC에 저장되고, 하이 레벨 신호는 기록이 실행되지 않을 때 DDC에 저장된다. 그러므로, 신호 VREG가 Vdd로 설정되고 신호 REG가 Vdd + Vth로 설정된 경우, TDC의 노드 N3은 기록이 수 행되지 않는 경우에만, 강제로 하이 레벨로 설정된다.
그리고 나서, PDC의 데이터가 DDC에 전달되고, TDC의 전위가 PDC에 판독된다. 하이 레벨 신호는, 기록이 실행되지 않은 경우, 및 데이터 "2"가 메모리 셀에 기록되고 셀의 임계 전압이 검증 전압인 "c'"에 도달한 경우에만 PDC에 래치된다. 로우(low) 레벨은 셀의 임계 전압이 "c'"에 도달하지 않고 데이터 "1" 또는 "3"이 메모리 셀에 기록된 경우에 PDC에 래치된다.
(검증(d'))(S27)
이러한 프로그램 검증 오퍼레이션에서, 검증 전압 "d'"는 선택된 워드 라인에 인가된다. 이 상태에서, 우선, Vread가 비선택된 워드 라인 및 선택된 블록의 선택 라인 SG1에 공급되고, 신호 BLCLAMP는 1V+Vth로 설정되며, 신호 BLBRE는 Vdd+Vth로 설정되어 트랜지스터(61t, 61u)를 턴온함으로써 비트 라인을 프리차지한다.
그리고 나서, 소스 측 상의 셀의 선택 라인 SG2가 하이 레벨로 설정된다. 그 임계 전압이 전위"d'"보다 높은 셀이 턴오프되므로, 비트 라인은 하이 레벨로 유지된다. 또한, 그 임계 전압이 전위 "d'"보다 낮은 셀이 턴온되므로, 비트 라인이 Vss로 설정된다. 이러한 비트 라인의 방전 동안에, TDC의 노드 N3은 Vss로 설정되고, 신호 REG는 하이 레벨로 설정되며, 트랜지스터(61q)는 턴온되고, DDC의 데이터가 TDC에 전달된다.
그리고 나서, 신호 DTG가 하이 레벨로 설정되고, 트랜지스터(61s)는 턴온되며, PDC의 데이터가 DDC에 전달된다. 그런 후, TDC의 데이터는 PDC에 전달된다. 그리고 나서, 신호 BLPRE는 Vdd +Vth로 설정되어 트랜지스터(61u)를 턴온시키고, TDC의 노드 N3이 Vdd로 프리차지된다. 그리고 나서, 신호 BLCLAMP가 0.9V+Vth로 설정되어 트랜지스터(61t)를 턴온시킨다. TDC의 노드 N3은 비트 라인이 로우(low) 레벨에 있는 경우 로우(low) 레벨로 변경되고, 비트 라인이 하이 레벨에 있는 경우 하이 레벨로 변경된다.
여기에서, 로우(low) 레벨은 기록이 실행될 때 DDC에 저장되고, 하이 레벨은 기록이 실행되지 않을 때 DDC에 저장된다. 그러므로, 신호 VREG가 Vdd로 설정되고 신호 REG가 하이 레벨로 설정됨으로써, 트랜지스터(61q)를 턴온시킨다. TDC의 노드 N3은 기록이 수행되지 않는 경우에만, 강제로 하이 레벨로 설정된다. 이러한 오퍼레이션 후, PDC의 데이터가 DDC에 전달되고, TDC의 전위가 PDC에 판독된다. 하이 레벨은 기록이 실행되지 않은 경우, 및 데이터 "3"이 메모리 셀에 기록되고 셀의 임계 전압이 검증 전압 "d'"에 도달한 경우에만 PDC에 래치된다. 로우(low) 레벨은 셀의 임계 전압이 전위"d'"에 도달하지 않고 데이터 "1" 또는 "2"가 메모리 셀에 기록된 경우에 PDC에 래치된다.
PDC가 로우 레벨에 있는 경우, 기록 오퍼레이션이 다시 실행되고, 이러한 프로그램 오퍼레이션 및 검증 오퍼레이션은 모든 데이터 저장 회로의 PDC의 데이터가 하이 레벨로 설정될 때까지 반복된다(S28).
프로그램 검증 오퍼레이션에서, 3개의 검증 오퍼레이션이 하나의 프로그램 오퍼레이션 후에 실행된다. 그러나, 초기 프로그램 루프에서, 임계 전압은 증가되지 않는다. 그러므로, 메모리 셀 데이터 "3"을 검증하는 것, 또는 메모리 셀 데이 터 "3"을 검증하고 메모리 셀 데이터 "2"를 검증하는 것을 제거할 수 있다. 또한, 종료에 가까운 프로그램 루프에서, 메모리 셀 데이터 "1"을 기록하는 것, 또는 메모리 셀 데이터 "2"를 기록하고 메모리 셀 데이터 "1"을 기록하는 것이 종료되었다. 그러므로, 이들 검증 오퍼레이션이 제거될 수 있다. 메모리 셀 데이터 "1"을 검증하는 것이 필요하지 않는 경우, SDC에 저장된 데이터는 홀딩될 필요가 없다. 그러므로, 다음 데이터를 기록하는데 필요한 데이터가 외부로부터 판독될 수 있다.
(삭제 오퍼레이션)
삭제 오퍼레이션은 도 3의 파선으로 표시된 블록 단위로 실행된다. 또한, 이러한 오퍼레이션은 동시에 각 데이터 저장 회로(10)와 접속된 2비트 라인(BLie 및 BLio)에 대해 실행된다. 삭제 후, 셀의 임계 값은 도 9c에 도시된 바와 같이, 메모리 셀 데이터 "0"이 된다. RLSB 또는 REASB 방법의 경우에, 삭제 타겟 셀의 임계 전압이 얕게(shallowly) 설정되어야 한다. 그러므로, 삭제 오퍼레이션 후, 블록의 모든 워드 라인이 선택되어, 프로그램 및 프로그램 검증 판독 오퍼레이션을 수행하고, 기록 오퍼레이션은, 검증 레벨 "z"가 도 9c에 도시된 바와 같이 도달될 때까지 실행된다. 이 때, 프로그램 및 프로그램 검증 판독 오퍼레이션에서, 모든 워드 라인이 선택되고, 검증 시 선택된 워드 라인의 전위가 z(예를 들면, -3V)로 설정된다. 다른 점에서는, 이들 오퍼레이션들은 규칙적인 프로그램 및 프로그램 검증 판독 오퍼레이션과 같이 실행된다. 이와 같이, 삭제 후의 임계 전압은 약간 얕게 설정된다.
본 실시예에 따르면, 데이터 "0"을 포함하는 복수의 임계 전압이 0V보다 낮 은 음전압 측에 설정된다. 즉, 데이터 "0" 및 "1"은 음전압 측에 설정된다. 그러므로, 판독 전압 Vread의 범위에서 2세트의 데이터, 즉 데이터 "2" 및 "3"을 설정하는 것으로 충분히 양호하다. 그러므로, 종래 기술과 동일한 판독 전압 Vread의 범위 내에서 설정되는 데이터 세트의 개수는 감소될 수 있고, 각 데이터의 임계 전압 분포가 확장될 수 있다. 그러므로, 프로그램 및 검증 오퍼레이션의 회수가 감소될 수 있고, 기록 속도가 증가될 수 있다.
또한, 상기 설명된 바와 같이, 기록 전압 Vpgm이 기록시 선택된 셀의 워드 라인에 공급되고, 기록 전압 Vpgm은 프로그램 검증 오퍼레이션에서 조금씩 증가되고, 기록은 선택된 셀의 임계 전압이 소정 임계 전압에 도달될 때까지 반복된다. 도 1b에 도시된 바와 같이, 본 실시예의 경우에, 검증 레벨 VC 및 VD는 도 1a에 도시된 종래 기술보다 약간 낮게 설정될 수 있다. 그러므로, 기록 전압 Vpgm이 감소될 수 있고, 주변 회로의 내전압이 감소될 수 있으며, 기록 전압 Vpgm을 생성하는 펌프 회로의 크기가 감소될 수 있다는 장점이 있다.
유의할 점은, 상기는 이전 실시예의 2비트 또는 4-값의 데이터를 기술했다는 점이다. 그러나, 본 발명은 거기에 제한되지 않고, 상기 실시예는 3비트로 구성되는 8치 데이터 및 4개 비트로 구성되는 16치 또는 그 이상의 데이터의 예에 적용될 수 있다. 그러한 다치 데이터를 저장하는 경우에, 예를 들면, 8치 데이터의 경우에 음의 측에 4치 데이터를 설정하고, 16치 데이터의 경우에 동일한 측에 8치 데이터를 설정하는 것은 충분히 양호하다.
더구나, 상기 실시예에서, 다치 데이터로서 복수의 임계 전압 분포의 중앙 부분은 0V로 설정된다. 그러나, 본 발명은 거기에 제한되지 않고, 다치 데이터의 중앙 부분은 예를 들면 도 15a에 도시된 바와 같이, 뉴트럴(neutral) 임계 전압(전자가 부유 게이트에 존재하지 않는 경우의 임계 전압)으로 설정될 수 있다.
추가적으로, 도 15b 및 15c는 각 임계 전압과 뉴트럴 임계 전압간의 차이 B, C, 및 D와, 필요한 데이터 리텐션(data retention)간의 관계를 도시하고 있다. 도 15b 및 15c에 도시된 바와 같이, 필요한 데이터 리텐션 마진, 즉 도 1a 및 1b에 도시된 검증 레벨 VB, VC 또는 VD와, 판독 레벨 RB, RC 또는 RD 간의 차이 VB-RB, VC-RC 또는 VD-RD는 주로 뉴트럴 임계 전압으로부터 떨어지도록 설정되어야 한다.
도 15b의 종래 기술의 경우에, 뉴트럴 임계 전압으로부터의 차이 B와 관련된 VB-RB는 0.1V이고, 동일한 것으로부터 차이 C에 관련된 VC-RC는 0.2V이며, 동일한 것으로부터 차이 D에 관련된 VD-RD는 0.3V이다. 차이의 총합은 0.6V이다. 그러므로, 0.6V의 마진이 종래 기술에서는 설정되어야 한다.
반면에, 도 15c에 도시된 본 실시예의 경우에, 차이 B와 관련된 VB-RB는 0.2V이고, 차이 C와 관련된 VC-RC는 0.1V이며, 차이 D와 관련된 VD-RD는 0.2V이다. 상기 차이들의 총합계는 0.5V이다. 그러므로 0.5V의 마진을 설정하는 것으로도 충분할 수 있다.
이와 같이 전체 마진이 감소될 수 있고, 더 많은 데이터가 Vread의 범위에 저장될 수 있다.
유의할 점은, 상기 실시예에서 P-웰(58)에 로우 디코더가 형성된다는 점이다. 그러나, 본 발명은 거기에 제한되지 않고, 도 5의 파선으로 표시된 바와 같이 기판(51)에 로우 디코더를 형성하고 음전압(-2V)을 기판(51)에 공급하며 삭제 검증 판독 오퍼레이션시 음전압(-3V)을 선택된 워드 라인에 피드하는 것은 충분히 양호하다.
추가 장점 및 변형이 본 기술분야의 숙련자에게 용이할 것이다. 그러므로, 그 넓은 양태의 발명은 여기에 도시되고 기재된 특정 세부사항 및 대표적 실시예로 제한되지 않는다. 따라서, 이하의 특허 청구의 범위 및 그 균등물에 의해 정의되는 일반적인 본 발명의 개념의 사상 및 범주에서 벗어나지 않고서도 다양한 변형이 이루어질 수 있다.
본 발명에 따르면, 종래 기술과 동일한 판독 전압 Vread의 범위 내에서 설정되는 데이터 세트의 개수는 감소될 수 있고, 각 데이터의 임계 전압 분포가 확장될 수 있다. 그러므로, 프로그램 및 검증 오퍼레이션의 회수가 감소될 수 있고, 기록 속도가 증가될 수 있다.
또한, 본 발명에 따르면, 기록 전압 Vpgm이 감소될 수 있고, 주변 회로의 내전압이 감소될 수 있으며, 기록 전압 Vpgm을 생성하는 펌프 회로의 크기가 감소될 수 있다는 장점이 있다.

Claims (20)

  1. 반도체 메모리 디바이스로서,
    매트릭스 형태로 배열되고 직렬로 접속되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -;
    워드 라인을 선택하는 복수의 선택 트랜지스터; 및
    입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로
    를 포함하고,
    상기 선택 트랜지스터는 기판에 형성되는 웰 상에 형성되며, 판독 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 선택된 워드 라인에 공급되며, 제2 전압이 비선택된 워드 라인에 공급되는 반도체 메모리 디바이스.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는 워드 라인 중 적어도 하나를 포함하는 적어도 하나의 블록을 구비하고,
    상기 선택 트랜지스터는 각 블록에 배열된 웰 상에 형성되며, 상기 제1 음전압은 선택된 블록에 대응하는 웰에 공급되고,
    상기 제1 음전압 및 제3 전압(제3 전압≥제1 음전압) 중 하나가 비선택된 블 록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 메모리 셀로부터 판독된 전위가 음이 아닌 경우, 제4 전압(제1 전압≥제4 전압)이 상기 선택된 블록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
  4. 제2항에 있어서, 상기 선택 트랜지스터는 상기 블록 중 적어도 하나에 따라 배열된 웰 상에 형성되고, 상기 제1 음전압이 상기 웰에 공급되는 반도체 메모리 디바이스.
  5. 제1항에 있어서, 상기 메모리 셀에 대해 복수의 음의 임계 전압 및 복수의 양의 임계 전압 중 적어도 하나가 설정되는 반도체 메모리 디바이스.
  6. 제1항에 있어서, 상기 제어 회로는 상기 제1 음전압을 생성하는 음전압 발생기 회로를 구비하는 반도체 메모리 디바이스.
  7. 제2항에 있어서, 상기 선택 트랜지스터는 상기 워드 라인을 선택하는 로우 디코더에 포함되는 반도체 메모리 디바이스.
  8. 반도체 메모리 디바이스로서,
    매트릭스 형태로 배열되고 직렬로 접속되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -;
    상기 워드 라인을 선택하는 복수의 선택 트랜지스터; 및
    입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로
    를 포함하고,
    상기 선택 트랜지스터는 기판에 형성되는 웰 상에 형성되며, 기록 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 미리 정해진 비선택된 워드 라인에 공급되는 반도체 메모리 디바이스.
  9. 제8항에 있어서,
    상기 메모리 셀 어레이는 상기 워드 라인 중 적어도 하나를 포함하는 적어도 하나의 블록을 구비하고,
    상기 선택 트랜지스터는 각 블록에 따라 배열된 웰 상에 형성되며, 상기 제1 음전압은 선택된 블록에 대응하는 웰에 공급되고,
    상기 제1 음전압 및 제2 전압(제2 전압≥제1 음전압) 중 하나가 비선택된 블록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
  10. 제9항에 있어서, 상기 선택 트랜지스터는 블록 중 적어도 하나에 따라 배열 된 웰 상에 형성되고, 상기 제1 음전압이 상기 웰에 공급되는 반도체 메모리 디바이스.
  11. 제8항에 있어서, 상기 메모리 셀에 대해 복수의 음의 임계 전압 및 복수의 양의 임계 전압 중 하나가 설정되는 반도체 메모리 디바이스.
  12. 제8항에 있어서, 상기 제1 음전압은 기록 타겟 메모리 셀과 떨어진 적어도 하나의 소스 라인측 상에 배치된 메모리 셀의 게이트 전극에 공급되는 반도체 메모리 디바이스.
  13. 제8항에 있어서, 상기 제어 회로는 상기 제1 음전압을 생성하는 음전압 발생기 회로를 구비하는 반도체 메모리 디바이스.
  14. 제10항에 있어서, 상기 선택 트랜지스터는 상기 워드 라인을 선택하는 로우 디코더에 포함되는 반도체 메모리 디바이스.
  15. 반도체 메모리 디바이스로서,
    매트릭스 형태로 배열되는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 - 상기 복수의 메모리 셀은 워드 라인 및 비트 라인과 접속됨 -;
    상기 워드 라인을 선택하는 복수의 선택 트랜지스터; 및
    입력 데이터에 따라 상기 워드 라인 및 상기 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대해 데이터의 기록, 판독 및 삭제 오퍼레이션을 제어하는 제어 회로
    를 포함하고,
    상기 선택 트랜지스터는 기판에 형성되는 웰 상에 형성되며, 삭제 검증 판독 오퍼레이션시 제1 음전압이 상기 웰에 공급되고, 제1 전압(제1 전압 ≥ 제1 음전압)이 선택된 워드 라인에 공급되는 반도체 메모리 디바이스.
  16. 제15항에 있어서,
    상기 메모리 셀 어레이는 워드 라인 중 적어도 하나를 포함하는 적어도 하나의 블록을 구비하고,
    상기 선택 트랜지스터는 각 블록에 따라 배열된 웰 상에 형성되며, 상기 제1 음전압은 선택된 블록에 대응하는 웰에 공급되고,
    상기 제1 음전압 및 제2 전압(제2 전압≥제1 음전압) 중 하나가 비선택된 블록에 대응하는 웰에 공급되는 반도체 메모리 디바이스.
  17. 제16항에 있어서, 상기 선택 트랜지스터는 상기 블록 중 적어도 하나에 따라 배열된 웰 상에 형성되고, 상기 제1 음전압이 상기 웰에 공급되는 반도체 메모리 디바이스.
  18. 제15항에 있어서, 상기 메모리 셀에 대해 복수의 음의 임계 전압 및 복수의 양의 임계 전압 중 적어도 하나가 설정되는 반도체 메모리 디바이스.
  19. 제15항에 있어서, 상기 제어 회로는 상기 제1 음전압을 생성하는 음전압 발생기 회로를 구비하는 반도체 메모리 디바이스.
  20. 제17항에 있어서, 상기 선택 트랜지스터는 상기 워드 라인을 선택하는 로우 디코더에 포함되는 반도체 메모리 디바이스.
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