JP5065594B2 - 半導体記憶装置 - Google Patents
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Description
閾値電圧のうちの1つが設定される直列接続された複数のメモリセルがマトリックス状に
配置されて構成されたメモリセルアレイと、前記ワード線を選択する選択トランジスタと
、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対する
データの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、前記選択トラ
ンジスタは、基板上に形成され、書き込み動作時に、前記基板には第1負電圧が入力され
、選択ブロックの非選択ワード線の少なくとも1本には第2負電圧(第2負電圧≧第1負
電圧)が入力されることを特徴とする。
本発明の半導体記憶装置の第2の態様は、ワード線、及びビット線に接続され、複数の
閾値電圧のうちの1つが設定される直列接続された複数のメモリセルがマトリックス状に
配置されて構成されたメモリセルアレイと、前記ワード線を選択する選択トランジスタと
、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対する
データの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、前記選択トラ
ンジスタは、基板上に形成され、書き込み動作時に、前記基板には第1負電圧が入力され
、書き込み対象のメモリセルより少なくともソース線側に位置する非選択ワード線に第2
負電圧(第2負電圧≧第1負電圧)が入力されることを特徴とする。
続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと
、前記ビット線のうち、第1の閾値電圧を書き込んでいる第1のメモリセルの一端に接続
された第1のビット線に第1の電圧を供給し、前記第1の閾値電圧より低い第2の閾値電
圧を書き込んでいる第2のメモリセルの一端に接続された第2のビット線に前記第1の閾
値電圧と第2の閾値電圧の差電圧に前記第1の電圧を付加した電圧を供給し、前記第1の
メモリセルの他端に接続されたソース線として接続される第3のビット線に前記第1の電
圧より低い第2の電圧を供給し、前記第2のメモリセルの他端に接続された前記ソース線
として接続される第4のビット線に前記第1の閾値電圧と第2の閾値電圧の差電圧に前記
第2の電圧を付加した電圧を供給する制御部と、書き込みデータのベリファイ時、前記第
1のビット線の電位を検出して保持する第1のデータ記憶回路と、前記書き込みデータの
ベリファイ時、前記第2のビット線の電位を検出して保持する第2のデータ記憶回路とを
具備することを特徴とする。
図9(a)に示すように、第1ページ書き込み後、メモリセルのデータは、“0”又は“2”となっている。このため、これらデータの中間のレベル“a”をワード線に供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。また、図9(b)に示すように、第2ページ書き込み後、メモリセルのデータは、“0”、“1”、“2”、“3”のいずれかとなっている。このため、これらデータの各中間のレベル“b”、“c”、“d”をワード線にそれぞれ供給して読み出し動作を行なうことにより、これらデータを読み出すことができる。本実施形態において、例えばレベル“a”及び“b”は、負電圧である。
(第1ページ書き込み動作)
図12は、第1ページの書き込みシーケンスを示し、図13は、第2ページの書き込みシーケンスを示している。
図7に示すデータ記憶回路10において、信号BLC1をVdd+Vthとすると、トランジスタ61hが導通する。このため、PDCにデータ“1”(書き込みを行なわない)が記憶されている時、ビット線はVddとなり、データ“0”(書き込みを行なう)が記憶されている時、ビット線はVssとなる。また、選択されたワード線に接続され、非選択ページ(ビット線が非選択)のセルは書き込みが行なわれてはならない。このため、これらのセルに接続されたビット線もデータ“1”が供給されるビット線と同様、Vddに設定される。
プログラムベリファイリードは、読み出し動作と同じであるが、読み出しレベルより若干高いベリファイレベル“a’”をワード線に供給してリードする。このベリファイリードにより、メモリセルの閾値電圧がベリファイレベル“a’”に達している場合、PDCがデータ“1”となり、書き込みが行なわれなくなる。
図13に示す第2ページの書き込み動作において、先ず、書き込みデータを外部より入力し、全てのデータ記憶回路10内のSDCに記憶する(S20)。この後、制御信号及び制御電圧発生回路7により書き込み用の電圧例えばVsg等を発生するとともに、負電圧発生回路7−1により負電圧を発生し、基板51に供給する(S21)。次いで、第1ページの書き込みにおいて、書き込まれたデータを確認するため、読み出しレベル“a”(例えば負電圧)をワード線に設定して、メモリセルのデータが読み出される(S22)。この読み出し動作は、前述した通りである。セルの閾値電圧が、ワード線の電位“a”より低い場合、PDCはローレベル、高い場合、PDCはハイレベルとなる。
プログラム動作は、第1ページのプログラム動作と全く同じである。PDCにデータ“1”が記憶されている場合、書き込みが行なわれず、データ“0”が記憶されている場合、書き込みが行なわれる。
プログラムベリファイリードは、リード動作と同じである。しかし、ベリファイレベル“b’”、“c’”、“d’”は、リードレベルにマージンが付加され、リードレベルより若干高いレベルに設定されている。このベリファイレベル“b’”、“c’”、“d’”を用いてベリファイリードを行う。例えばベリファイレベル“b’”は、負電圧であり、ベリファイレベル“c’”、“d’”は、正の電圧である。
このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“b’”を与える。
データ“2”を書き込むセルは、第1ページで本来のベリファイ電圧“c’”より低いベリファイ電圧“a’”により、書き込みが行なわれている。その後、隣接セルの書き込みにより閾値電圧が上昇している場合もあり、本来のベリファイ電圧“c’”に達しているセルもある。このため、先ず、データ“2”のベリファイを行なう。このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“c’”を印加する。
このプログラムベリファイ動作では、選択されているワード線にベリファイ電圧“d’”を供給する。この状態において、先ず、選択ブロックの非選択ワード線にVread(例えば5V)供給し、選択ブロックの選択ゲートSGDにVsg(Vdd+Vth、例えば2.5V+Vth)を供給する。さらに、信号BLCLAMPを例えば(0.6V+Vth)、BLPREをVdd+Vthとしてトランジスタ61t、61uをオンとしてビット線をプリチャージする。
消去動作は、図4の破線で示すブロック単位に実行される。また、各データ記憶回路10に接続されている2本のビット線(BLie、BLio)について同時に実行する。消去後、セルの閾値は、図9(c)に示すように、メモリセルのデータ“0”となる。
第1の実施形態は、図13に示すように、第2ページ書き込みにおいて、1回のプログラムに対して、ベリファイ“b’”、ベリファイ“c’”、ベリファイ“d’”の3回のベリファイ動作を行なっている。このため、8値、16値と設定する閾値電圧の数が多くなるに従い、ベリファイ回数が増大し、書き込み速度が低下するという問題がある。そこで、第2の実施形態は、ベリファイ回数を削減することにより、高速な書き込みを実現する。
Claims (6)
- ワード線、及びビット線に接続され、複数の閾値電圧のうちの1つが設定される直列接
続された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと
、
前記ワード線を選択する選択トランジスタと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対する
データの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、
前記選択トランジスタは、基板上に形成され、書き込み動作時に、前記基板には第1負
電圧が入力され、選択ブロックの非選択ワード線の少なくとも1本には第2負電圧(第2
負電圧≧第1負電圧)が入力されることを特徴とする半導体記憶装置。 - ワード線、及びビット線に接続され、複数の閾値電圧のうちの1つが設定される直列接続
された複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
前記ワード線を選択する選択トランジスタと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルに対する
データの書き込み、読み出し及び消去動作を制御する制御回路とを具備し、
前記選択トランジスタは、基板上に形成され、書き込み動作時に、前記基板には第1負
電圧が入力され、書き込み対象のメモリセルより少なくともソース線側に位置する非選択
ワード線に第2負電圧(第2負電圧≧第1負電圧)が入力されることを特徴とする半導体
記憶装置。 - ワード線、及びビット線に接続され、直列接続された複数のメモリセルがマトリックス状
に配置されて構成されたメモリセルアレイと、
前記ビット線のうち、第1の閾値電圧を書き込んでいる第1のメモリセルの一端に接続
された第1のビット線に第1の電圧を供給し、前記第1の閾値電圧より低い第2の閾値電
圧を書き込んでいる第2のメモリセルの一端に接続された第2のビット線に前記第1の閾
値電圧と第2の閾値電圧の差電圧に前記第1の電圧を付加した電圧を供給し、前記第1の
メモリセルの他端に接続されたソース線として接続される第3のビット線に前記第1の電
圧より低い第2の電圧を供給し、前記第2のメモリセルの他端に接続された前記ソース線
として接続される第4のビット線に前記第1の閾値電圧と第2の閾値電圧の差電圧に前記
第2の電圧を付加した電圧を供給する制御部と、
書き込みデータのベリファイ時、前記第1のビット線の電位を検出して保持する第1の
データ記憶回路と、
前記書き込みデータのベリファイ時、前記第2のビット線の電位を検出して保持する第
2のデータ記憶回路と
を具備することを特徴とする半導体記憶装置。 - 前記制御部は、選択ワード線に、第1閾値電圧を供給することを特徴とする請求項3記
載の半導体装置。 - 前記第2の電圧は、接地電位であることを特徴とする請求項3記載の半導体装置。
- 第1の選択信号に応じて、隣接する2つの前記ビット線の一方を前記直列接続された複
数の前記メモリセルの一端に接続する第1の選択回路と、
第2の選択信号に応じて、隣接する2つの前記ビット線の他方を前記直列接続された複
数の前記メモリセルの他端にソース線として接続する第2の選択回路と
を有することを特徴とする請求項3記載の半導体装置。
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