JPWO2015037159A1 - 半導体記憶装置及びメモリシステム - Google Patents

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Abstract

実施形態に係る半導体記憶装置は、第１、第２メモリセルと、ワード線と、第１、第２ビット線とを備える。第１、第２ビット線はそれぞれ、第１、第２メモリセルの一端に電気的に接続される。リトライリード時に、ワード線に読み出し電圧を印加し、第１ビット線に第１電圧を印加し、第２ビット線に第２電圧を印加し、第２電圧は第１電圧と異なる。

Description

本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
動作信頼性を向上できる半導体記憶装置及びメモリシステムを提供する。
実施形態の半導体記憶装置は、半導体基板上方に設けられた第１メモリセルと、第１メモリセルの上方に積層された第２メモリセルと、第１メモリセル及び第２メモリセルのゲートに電気的に接続されたワード線と、第１メモリセルの一端に電気的に接続された第１ビット線と、第２メモリセルの一端に電気的に接続された第２ビット線と、備える。データの読み出し時に、ワード線に読み出し電圧を印加し、リトライリード時に、ワード線に読み出し電圧を印加し、第１ビット線に第１電圧を印加し、第２ビット線に第２電圧を印加する。第２電圧は前記第１電圧と異なる。
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係るメモリセルアレイの回路図である。 図４は、第１実施形態に係るメモリセルアレイの断面図である。 図５は、第１実施形態に係るメモリセルの閾値分布を示すグラフである。 図６は、第１実施形態に係るシフトテーブルの概念図である。 図７は、第１実施形態に係るセンスアンプの回路図である。 図８は、第１実施形態に係るメモリセルアレイの回路図である。 図９は、第１実施形態に係るデータの読み出し方法を示すフローチャートである。 図１０は、第１実施形態に係るデータの読み出し時におけるワード線電位の変化を示すタイミングチャートである。 図１１は、第１実施形態に係るデータの読み出し時における各種信号のタイミングチャートである。 図１２は、ＮＡＮＤストリングの断面図である。 図１３は、メモリセルの閾値分布の変化を示すグラフである。 図１４は、第１実施形態に係る読み出し電圧とメモリホール径との関係を示すグラフである。 図１５は、第２実施形態に係るＮＡＮＤストリングの断面図である。 図１６は、第２実施形態に係るシフトテーブルの概念図である。 図１７は、第２実施形態に係る読み出し電圧とメモリホール径との関係を示すグラフである。 図１８は、第２実施形態に係るデータの読み出し方法を示すフローチャートである。 図１９は、第３実施形態に係るデータの読み出し方法を示すフローチャートである。 図２０は、第４実施形態に係るメモリセルアレイの断面図である。 図２１は、第４実施形態に係るシフトテーブルの概念図である。 図２２は、第５実施形態に係るメモリセルアレイの回路図である。 図２３は、第５実施形態に係るメモリセルアレイの斜視図である。 図２４は、第５実施形態に係るメモリセルアレイの平面図である。 図２５は、図２４における２５−２５線に沿った断面図である。 図２６は、図２４における２６−２６線に沿った断面図である。 図２７は、図２４における２７−２７線に沿った断面図である。 図２８は、第５実施形態に係る半導体記憶装置のブロック図である。 図２９は、第５実施形態に係るセンス回路の回路図である。 図３０は、第５実施形態に係るシフトテーブルの概念図である。 図３１は、第５実施形態に係るビット線電圧とメモリホール径との関係を示すグラフである。 図３２は、第５実施形態に係るデータの読み出し時におけるクランプ電圧とプリチャージ電位の変化を示すタイミングチャートである。 図３３は、第５実施形態に係るメモリセルアレイの回路図である。 図３４は、第５実施形態に係るノーマルリード時の各種信号のタイミングチャートである。 図３５は、第５実施形態に係るリトライリード時の各種信号のタイミングチャートである。 図３６は、第６実施形態に係るメモリセルアレイの斜視図である。 図３７は、第６実施形態に係るメモリセルアレイの平面図である。 図３８は、図３７における３８−３８線に沿った断面図である。 図３９は、図３７における３９−３９線に沿った断面図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステムは、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００を備えている。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。
コントローラ２００は、外部のホスト機器からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。そして、ホスト機器から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器へ転送する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器から書き込み読み出し命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２６０は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、ＣＰＵ２３０がＥＣＣ回路２６０の機能を有していても良い。
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１を管理するためのファームウェアや、各種の管理テーブル等を保持する。本実施形態に係る内蔵メモリ２２０は、シフトテーブルを保持する。シフトテーブルは、データの読み出し時に使用される読み出し電圧のオフセットを示すテーブルである。シフトテーブルについては、下記の１．１．３の項において詳細に説明する。
１．１．２ 半導体記憶装置の構成について
次に、半導体記憶装置１００の構成について説明する。
１．１．２．１ 半導体記憶装置の全体構成について
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。
メモリセルアレイ１１１は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数（図２の例では３個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ２）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１４の集合である複数のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。もちろん、メモリセルアレイ１１１内のブロック数や、１ブロックＢＬＫ内のストリンググループ数は任意である。
ロウデコーダ１１２は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。
センスアンプ１１３は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。
周辺回路１２０は、シーケンサ１２１、チャージポンプ１２２、レジスタ１２３、及びドライバ１２４を備える。
ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及び図示せぬソース線ドライバに供給する。この電圧が、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバによってメモリセル（後述するワード線、セレクトゲート線、バックゲート線、ビット線、及びソース線）に印加される。
チャージポンプ１２２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１２４に供給する。
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、種々のテーブルを保持することも可能である。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．２．２ メモリセルアレイ１１１について
次に、上記メモリセルアレイ１１１の構成の詳細について説明する。図３は、ブロックＢＬＫ０の回路図である。他のブロックＢＬＫも同様の構成を有している。
図示するように、ブロックＢＬＫ０は例えば４つのストリングユニットＳＵを含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。
ＮＡＮＤストリング１１４の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み、読み出し、及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ２では、それぞれＢＧ０〜ＢＧ２）に共通接続される。
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一行にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１１４を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１１４を共通に接続する。
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
メモリセルアレイ１１１の一構成例につき、図４を用いて簡単に説明する。図４はＮＡＮＤストリング１１４の断面図である。図４に示す構造が、図４を記載した紙面の奥行き方向（Ｄ２）に複数配列され、且つそれらがワード線ＷＬ、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにバックゲート線ＢＧを共有して、１つのメモリグループＧＰが形成される。
半導体基板上には、例えばセンスアンプ１１３等の周辺回路が形成され、この周辺回路上にメモリセルアレイ１１１が形成される。そして図示するように、半導体基板上方に、バックゲート線ＢＧとして機能する導電層（例えば多結晶シリコン層）２１が形成される。更に導電層２１上には、ワード線ＷＬとして機能する複数の導電層（例えば多結晶シリコン層）２３ａ〜２３ｄが形成される。更に導電層２３ｄ上には、セレクトゲート線ＳＧＤ及びＳＧＳとして機能する導電層（例えば多結晶シリコン層）２７ａ及び２７ｂが形成される。
そして、上記導電層２７ａ、２７ｂ、及び２３ａ〜２３ｄを貫通するようにしてメモリホール２２が形成される。このメモリホール２２の側面には、ブロック絶縁膜２５ａ、電荷蓄積層（絶縁膜）２５ｂ、及びゲート絶縁膜２５ｃが順次形成され、更にメモリホール２２内を導電膜２６が埋め込んでいる。導電膜２６は、ＮＡＮＤストリング１１４の電流経路として機能し、メモリセルトランジスタＭＴの動作時にチャネルが形成される領域である。
更に、導電膜２６上には導電膜３０ａ及び３０ｂが形成され、導電膜３０ａ上にはソース線層３１が形成され、導電膜３０ｂ上には導電膜３２を介してビット線層３３が形成される。
１．１．２．３ メモリセルトランジスタの閾値分布について
図５は、本実施形態に係るメモリセルトランジスタＭＴの取りうる閾値分布を示す。図示するようにメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“Ｅ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルである。
“Ｅ”レベルは、データが消去された状態における閾値であり、例えば負の値を有し（正の値を有していても良い）、ベリファイ電圧ＥＶよりも低い。“Ａ”〜“Ｃ”レベルは、電荷蓄積層内に電荷が注入された状態の閾値であり、“Ａ”レベルは読み出しレベル“ＡＲ”よりも高く、且つ読み出しレベル“ＢＲ”より低い閾値を有する。“Ｂ”レベルは、読み出しレベル“ＢＲ”よりも高く、且つ読み出しレベル“ＣＲ”より低い閾値を有する。“Ｃ”レベルは、読み出しレベル“ＣＲ”よりも高い閾値を有する。
このように、４つの閾値レベルを取り得ることにより、個々のメモリセルトランジスタＭＴは２ビットのデータ(4-level data)を記憶出来る。
１．１．３ シフトテーブルについて
次に、本実施形態に係るコントローラ２００の保持するシフトテーブルについて説明する。図６はシフトテーブルの概念図である。
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００の命令に従って、データの読み出し時において、通常の読み出し動作に加えて、リトライリード（retry read）動作を実行する。これは、ディスターブ等によりメモリセルトランジスタＭＴの閾値電圧が変動することに応じて、読み出し電圧をシフトさせつつデータの読み出しを繰り返すものである。詳細は、１．２の読み出し動作の項で説明する。
図６に示すようにシフトテーブルは、読み出しレベル“ＡＲ”、“ＢＲ”、及び“ＣＲ”につき、各リトライリードにおけるシフト量を保持している。このシフト量は、選択ワード線ＷＬが、第何層目に位置する導電層で形成されているかにも依存する。
例えば図６の例であると、１回目のリトライリード時に、最上層のワード線ＷＬ０またはＷＬ７が選択された場合、読み出しレベル“ＡＲ”、“ＢＲ”、及び“ＣＲ”は、それぞれＶshift_a0_1、Ｖshift_b0_1、及びＶshift_b0_1だけシフトされる（ＡＲ＋Ｖshift_a0_1、ＢＲ＋Ｖshift_b0_1、ＣＲ＋Ｖshift_c0_1）。他方で、最下層のワード線ＷＬ３またはＷＬ４が選択された場合、読み出しレベル“ＡＲ”、“ＢＲ”、及び“ＣＲ”は、それＶshift_a3_1、Ｖshift_b3_1、及びＶshift_c3_1だけシフトされる。
２回目以降のリトライリードについても同様に、読み出しレベル“ＡＲ”、“ＢＲ”、及び“ＣＲ”に関するシフト量が、シフトテーブルに保持されている。以下の説明において、各シフト量を区別しない場合には、単にＶshiftと表記する。
１．１．４ センスアンプについて
次に、センスアンプ１１３の構成について説明する。センスアンプ１１３は、例えばビット線ＢＬに対応付けて設けられた複数のセンス回路を備えている。センス回路は、半導体基板上に形成され、例えば上記説明したメモリセルアレイ１１１直下に設けられる。図７は、センス回路の回路図である。
図示するようにセンス回路５０は、センスアンプ部５１及びラッチ回路５２を備えている。なお、個々のメモリセルトランジスタが２ビット以上のデータを保持する際等には、ラッチ回路は２つ以上設けられる。
センスアンプ部５１は、ビット線ＢＬに読み出されたデータをセンス・増幅し、またラッチ回路５２の保持するデータに応じてビット線ＢＬに電圧を印加する。すなわちセンスアンプ部５１は、ビット線ＢＬを直接的に制御するモジュールである。ラッチ回路５２は、データを一時的に保持する。ラッチ回路５２は、データの書き込み時には、コントローラ２００から受信した書き込みデータを保持する。データの読み出し時には、センスアンプ部５１でセンス・増幅されたデータを保持し、コントローラ２００へ送信する。
センスアンプ部５１は、ｎチャネルＭＯＳトランジスタ６０〜６８、ｐチャネルＭＯＳトランジスタ６９、及び容量素子７０を備えている。
トランジスタ６０は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、対応するビット線ＢＬに接続される。トランジスタ６１は、電流経路の一端がトランジスタ６０の電流経路の他端に接続され、ゲートに信号ＢＬＣが印加され、電流経路の他端がノードＳＣＯＭに接続される。トランジスタ６１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである
トランジスタ６９は、ビット線ＢＬ及び容量素子７０を充電するためのものであり、ゲートにノードＩＮＶ＿Ｓが接続され、ドレインがノードＳＳＲＣに接続され、ソースに電源電圧ＶＤＤが与えられる。トランジスタ６２はビット線ＢＬをプリチャージするためのものであり、ゲートに信号ＢＬＸが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ６４は容量素子７０を充電するためのものであり、ゲートに信号ＨＬＬが与えられ、ドレインがノードＳＳＲＣに接続され、ソースがノードＳＥＮに接続される。トランジスタ６３は、データセンスの際にノードＳＥＮをディスチャージするためのものであり、ゲートに信号ＸＸＬが与えられ、ドレインがノードＳＥＮに接続され、ソースがノードＳＣＯＭに接続される。トランジスタ６８は、ビット線ＢＬを一定電位に固定するためのものであり、ゲートがノードＩＮＶ＿Ｓに接続され、ドレインがビット線ＢＬに接続され、ソースがノードＳＲＣＧＮＤに接続される。
容量素子７０は、ビット線ＢＬのプリチャージの際に充電され、一方電極がノードＳＥＮに接続され、他方電極には信号ＣＬＫが与えられる。
トランジスタ６５は、ゲートに信号ＢＬＱが与えられ、ソースがノードＳＥＮに接続され、ドレインがノードＬＢＵＳに接続される。ノードＬＢＵＳは、センスアンプ部５１とデータラッチ５２とを接続するための信号経路である。トランジスタ６６は、読み出しデータをデータラッチ５２に格納するためのものであり、ゲートに信号ＳＴＢが与えられ、ドレインがノードＬＢＵＳに接続される。
トランジスタ６７は、読み出しデータが“０”であるか“１”であるかをセンスするためのものであり、ゲートがノードＳＥＮに接続され、ドレインがトランジスタ６６のソースに接続され、ソースが接地される。
ノードＩＮＶは、ラッチ回路５２内のノードであり、ラッチ回路５２の保持データに応じたレベルを取り得る。例えば、データの読み出し時に選択メモリセルがオン状態となり、ノードＳＥＮが十分に低下すれば、ノードＩＮＶ＿Ｓは“Ｈ”レベルとなる。他方、選択メモリセルがオフ状態であり、ノードＳＥＮが一定電位を保持していれば、ノードＩＮＶ＿Ｓは“Ｌ”レベルとなる。
以上の構成において、各種の制御信号は、例えばシーケンサ１２１によって与えられる。センス回路５０の動作については、以下の１．２の章で詳細に説明する。
１．２ データの読み出し動作について
次に、本実施形態に係るメモリシステム１におけるデータの読み出し方法について説明する。
１．２．１ 読み出し動作時における電圧関係について
まず、読み出し時におけるメモリセルアレイ１１１の各配線に印加される電圧について、図８を用いて説明する。図８は、選択ブロックＢＬＫの選択ストリングユニットＳＵ０における、データ読み出し動作時の各配線の電圧関係を示している。
図示するように、ロウデコーダ１１２はセレクトゲート線ＳＧＤ０及びＳＧＳ０に“Ｈ”レベルを印加して、選択トランジスタＳＴ１及びＳＴ２をオンさせる。更にロウデコーダ１１２は、選択ワード線ＷＬ２に読み出し電圧ＶＣＧＲＶを印加する。電圧ＶＣＧＲＶは、読み出したいデータに応じた値である。すなわち、通常の読み出し動作であれば、読み出しレベル“ＡＲ”、“ＢＲ”、及び“ＣＲ”が電圧ＶＣＧＲＶとして選択ワード線ＷＬに印加される。リトライリード時であれば、これらの値にシフトテーブルから読み出されたシフト量を加えた値が電圧ＶＣＧＲＶとして選択ワード線ＷＬに印加される。
他方でロウデコーダ１１２は、非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３〜ＷＬ７には電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。
従って、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴがオンすれば、対応するＮＡＮＤストリング１１４においてビット線ＢＬからソース線ＳＬに電流が流れる。他方、メモリセルトランジスタＭＴがオフすれば、ビット線ＢＬからソース線ＳＬに電流は流れない。この電流をセンスアンプ１１３がセンス・増幅することにより、データを判別出来る。
１．２．２ 読み出し動作の流れについて
図９は、通常の読み出し動作からリトライリードまでの一連の動作を示すフローチャートである。なお、図９において、ＮＡＮＤ型フラッシュメモリ１００の動作は例えばシーケンサ１２１の制御によって実行され、コントローラ２００の動作は例えばＣＰＵ２３０の制御によって実行される。
まずコントローラ２００のＣＰＵ２３０は、図示せぬホスト機器からの命令に応答して、リードコマンドを発行し、これをＮＡＮＤ型フラッシュメモリ１００に送信する（ステップＳ１０）。この際、ＣＰＵ２３０は、ブロックアドレス及びページアドレスも共にＮＡＮＤ型フラッシュメモリ１００に送信する。
リードコマンドは、ＮＡＮＤ型フラッシュメモリ１００の例えばレジスタ１２３に格納される。これに応答してシーケンサ１２１は、ノーマルリードを実行する（ステップＳ１１）。すなわちシーケンサは、チャージポンプ１２２、ドライバ１２４、ロウデコーダ１１２、及びセンスアンプ１１３を制御して、図８に示す電圧をメモリセルアレイ１１１に印加する。前述の通り、ノーマルリードにおいては、ＶＣＧＲＶ＝“ＡＲ”、“ＢＲ”、または“ＣＲ”である。“ＡＲ”、“ＢＲ”、及び“ＣＲ”は、データの書き込み直後における理想的な閾値電圧であり、ノーマルリードは、これらの電圧を用いて行われる読み出し動作である。ノーマルリードに対して、書き込み後のディスターブの影響による閾値変動を考慮して、ノーマルリード後に行われる読み出し動作が、後述するリトライリードである。
ステップＳ１１で読み出されたデータは、ＮＡＮＤインターフェイスを介してコントローラ２００の例えばバッファメモリ２５０に保持される。そしてＥＣＣ回路２６０が、読み出されたデータにおける誤りの有無をチェックし、誤りがあった場合にはそれを訂正する（ステップＳ１２）。誤りが無いか、あるいは誤り数（不良ビット数）が規定数以下であり誤りの訂正が可能な場合には（ステップＳ１２、Pass）、当該ページからのデータの読み出し動作は完了する。
他方で、誤り数（不良ビット数）が規定数を超えた場合には、ＥＣＣ回路２６０は誤りを訂正出来ない（ステップＳ１２、Fail）。従ってコントローラ２００のＣＰＵ２３０は、リードレベルをシフトして再度読み出しを行うリトライリードを実行する。そのためＣＰＵ２３０は、内蔵メモリ２２０から、１回目のリトライリードに関するシフトテーブルＴ１を読み出す（ステップＳ１３）。そしてＣＰＵ２３０は、読み出し対象となるワード線のレイヤに応じた、換言すればページアドレスに応じた電圧シフト量Ｖshiftと共にリトライリードコマンドを発行して、これをＮＡＮＤ型フラッシュメモリ１００に送信する（ステップＳ１４）。
ＮＡＮＤ型フラッシュメモリ１００のシーケンサ１２１は、受信したコマンドに応答して、１回目のリトライリードを実行する（ステップＳ１５）。この際、ロウデコーダ１１２は、受信した電圧シフト量Ｖshiftに応じた電圧ＶＣＧＲＶを選択ワード線ＷＬに印加する。例えば、選択ワード線ＷＬが、最上層のワード線ＷＬ０またはＷＬ７であった場合、ロウデコーダ１１２は、“Ａ”レベル読み出しの際にはＶＣＧＲＶ＝“ＡＲ”＋Ｖshift_a0_1を印加し、“Ｂ”レベル読み出しの際にはＶＣＧＲＶ＝“ＢＲ”＋Ｖshift_b0_1を印加し、“Ｃ”レベル読み出しの際にはＶＣＧＲＶ＝“ＣＲ”＋Ｖshift_c0_1を印加する。また選択ワード線ＷＬが、最下層のワード線ＷＬ３またはＷＬ４であった場合、ロウデコーダ１１２は、“Ａ”レベル読み出しの際にはＶＣＧＲＶ＝“ＡＲ”＋Ｖshift_a3_1を印加し、“Ｂ”レベル読み出しの際にはＶＣＧＲＶ＝“ＢＲ”＋Ｖshift_b3_1を印加し、“Ｃ”レベル読み出しの際にはＶＣＧＲＶ＝“ＣＲ”＋Ｖshift_c3_1を印加する。
ステップＳ１５で読み出されたデータは、ＮＡＮＤインターフェイスを介してコントローラ２００の例えばバッファメモリ２５０に保持される。そしてＥＣＣ回路２６０が、読み出されたデータにおける誤りの有無をチェックし、誤りがあった場合にはそれを訂正する（ステップＳ１６）。誤りが無いか、あるいは誤り数（不良ビット数）が規定数以下であり誤りの訂正が可能な場合には（ステップＳ１６、Pass）、当該ページからのデータの読み出し動作は完了する。
他方で、誤り数（不良ビット数）が規定数を超えた場合には、ＣＰＵ２３０は、２回目のリトライリードを実行する。すなわちＣＰＵ２３０は、内蔵メモリ２２０から、２回目のリトライリードに関するシフトテーブルＴ２を読み出す（ステップＳ１７）。そしてＣＰＵ２３０は、読み出し対象となるワード線のレイヤに応じた、換言すればページアドレスに応じた電圧シフト量Ｖshiftと共にリトライリードコマンドを発行して、これをＮＡＮＤ型フラッシュメモリ１００に送信する（ステップＳ１８）。
ＮＡＮＤ型フラッシュメモリ１００のシーケンサ１２１は、受信したコマンドに応答して、２回目のリトライリードを実行する（ステップＳ１９）。この際、ロウデコーダ１１２は、１回目のリトライリードと同様に、受信した電圧シフト量Ｖshiftに応じた電圧ＶＣＧＲＶを選択ワード線ＷＬに印加する。例えば、選択ワード線ＷＬが、最上層のワード線ＷＬ０またはＷＬ７であった場合、ロウデコーダ１１２は、“Ａ”レベル読み出しの際にはＶＣＧＲＶ＝“ＡＲ”＋Ｖshift_a0_2を印加し、“Ｂ”レベル読み出しの際にはＶＣＧＲＶ＝“ＢＲ”＋Ｖshift_b0_2を印加し、“Ｃ”レベル読み出しの際にはＶＣＧＲＶ＝“ＣＲ”＋Ｖshift_c0_2を印加する。その他のワード線の場合も同様である。
その後コントローラ２００は、誤りが無いか誤り数が規定数以下になるまで、最大でｎ回（ｎは２以上の自然数）のリトライリードを繰り返す。ｎ回目のリトライリードでも誤り数が規定数を超えていれば（ステップＳ２４、Fail）、読み出し動作は失敗で終了する。
１．２．３ 読み出し動作時におけるワード線電圧の変化について
図１０は、ノーマルリードからｎ回目のリトライリードまでに選択ワード線ＷＬに印加される電圧ＶＣＧＲＶの変化を示すタイミングチャートである。
図示するように、電圧ＶＣＧＲＶは、ノーマルリード時に比べて、リトライリードを繰り返す度にステップアップされる（Ｖshiftは正の値）。そして（ｎ−１）回目のリトライリード時においてＶＣＧＲＶは最大となる。最後のｎ回目のリトライリード時には、Ｖshiftは負の値とされ、ノーマルリード時における値よりも小さくされる。
そしてＶshiftは、上層に位置するワード線程小さく、下層に位置するワード線程大きい。すなわち、例えば“Ａ”レベルに関する１回目のリトライリードに着目すれば、電圧シフト量は、Ｖshift_a0_1＜Ｖshift_a1_1＜Ｖshift_a2_1＜Ｖshift_a3_1なる関係がある。その他のシフト量についても同様である。
１．２．４ 読み出し動作時におけるセンスアンプの動作について
次に、読み出し動作時におけるセンス回路５０の動作につき、図１１を用いて説明する。
図示するように、ロウデコーダ１１２によって、選択ワード線、非選択ワード線、及びセレクトゲート線ＳＧＤ、ＳＧＳに所定の電位が印加される（時刻ｔ０）。すなわちロウデコーダ１１２は、前述のように、ノーマルリードであるかリトライリードであるかによって、電圧ＶＣＧＲＶを制御する。更にロウデコーダ１１２は、リトライリードの場合には、それが何回目のリトライリードであるか、及び選択ワード線がいずれのレイヤに位置するかに応じて、電圧ＶＣＧＲＶを制御する。リトライリードの場合には、下層のレイヤほどＶＣＧＲＶは高電圧に設定される。
またロウデコーダ１１２は、非選択ワード線に対して電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、保持データに関わらず非選択メモリセルをオンさせる電圧である。
更にロウデコーダ１１２は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧を印加する。すなわちロウデコーダ１１２は、選択ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤ及びＳＧＳには、電圧ＶＳＧを印加して、選択トランジスタＳＴ１及びＳＴ２をオンさせる。他方でロウデコーダ１１２は、非選択ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤ及びＳＧＳには、例えば負電圧ＶＢＢを印加して、選択トランジスタＳＴ１及びＳＴ２をオフさせる。
次にシーケンサ１２１は、信号ＢＬＳを“Ｈ”レベルとして、センス回路５０を、対応するビット線ＢＬに接続する。またノードＩＮＶ＿Ｓはリセットされ、“Ｌ”レベルとされる。
そしてセンス回路５０は、ビット線ＢＬをプリチャージする。すなわちシーケンサ１２１は、信号ＢＬＸ及びＢＬＣを“Ｈ”レベルとする（時刻ｔ１）。これにより、トランジスタ６０〜６２、６９の電流経路を介して、ビット線ＢＬが電圧ＶＤＤによりプリチャージされる。なお、図中の電圧ＶＨは、トランジスタが電圧ＶＤＤを転送可能とされる電圧である。また電圧ＶＢＬＣはビット線電圧を決定する電圧であり、ビット線電圧は、電圧ＶＢＬＣによりクランプされた電圧Ｖblとなる。
次にセンス回路５０は、ノードＳＥＮを充電する。すなわちシーケンサ１２１は、信号ＨＬＬを“Ｈ”レベルとする（時刻ｔ２）。これによりトランジスタ６４がオン状態とされ、ノードＳＥＮが電圧ＶＤＤに充電される。ノードＳＥＮの充電は、時刻ｔ３まで行われる。ノードＳＥＮの電位がＶＤＤとなることで、トランジスタ６７はオン状態となる。
次にセンス回路５０は、ビット線ＢＬをセンスする。すなわちシーケンサ１２１は、信号ＸＸＬを“Ｈ”レベルとする（時刻ｔ４）。これにより、トランジスタ６３がオン状態となり、ノードＳＥＮはビット線ＢＬに電気的に接続される。すると、選択メモリセルがオン状態であれば、ノードＳＥＮからソース線ＳＬに電流が流れ、ノードＳＥＮの電位は低下する。他方、選択メモリセルがオフ状態であれば、ノードＳＥＮからソース線ＳＬに電流は流れず、ノードＳＥＮの電位はほぼＶＤＤを維持する。
最後にセンス回路５０は、データをストローブする。すなわちシーケンサ１２１は、信号ＳＴＢを“Ｈ”レベルとする（時刻ｔ６）。これにより、トランジスタ６６がオン状態となる。トランジスタ６７がオン状態であれば（つまりＳＥＮ＝“Ｈ”）、ノードＬＢＵＳは略ＶＳＳまで放電され、ノードＩＮＶ＿Ｓには“Ｌ”レベルが格納される。トランジスタ６７がオフ状態であれば（つまりＳＥＮ＝“Ｌ”）、ノードＬＢＵＳの電位はＶＤＤを維持し、ノードＩＮＶ＿Ｓには“Ｈ”レベルが格納される。
図１１では、“Ａ”〜“Ｃ”レベルのいずれかのデータの読み出し時の様子について説明したが、上記の動作が各レベルの読み出しの度に実行される。そしてその際の電圧ＶＣＧＲＶも、シフトテーブルに基づいて設定される。
１．３ 本実施形態に係る効果
本実施形態に係る構成によれば、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上できる。本効果につき、以下説明する。
メモリセルトランジスタが半導体基板上に二次元的に配列されたＮＡＮＤ型フラッシュメモリでは、ノーマルリード時にＥＣＣによる救済が不可能な量の不良ビットが検出された場合、リードレベルをシフトして再度読み出しを行うシーケンスが実行される場合がある（リトライリード。またはダイナミックリードやシフトリードと呼ばれる）。リトライリードを行う理由は、読み出し対象セルが、リードディスターブやプログラムディスターブを原因として閾値分布が正側へシフトして、不良ビット数が増加した場合に、読み出し動作の成功確率を高めるためである。
しかしながら、図３及び図４で説明した三次元積層型のＮＡＮＤ型フラッシュメモリの場合、メモリセルが二次元に配列されたＮＡＮＤ型フラッシュメモリと同様の方法を適用しても、読み出し動作の成功確率の向上は期待出来ないと考えられる。これは、ワード線のレイヤ毎に、受けるディスターブ量が異なるからである。
図１２は、ＮＡＮＤストリング１１４の断面構造の概略図である。図１２では、ワード線ＷＬの積層数が（ｍ＋１）であり、ワード線本数が（２ｍ＋１）本の例を示している。本構成は、次のような方法により製造される。すなわち、まずバックゲート線ＢＧが形成される。そして、層間絶縁膜とワード線層とが交互に（ｍ＋１）層ずつ形成され、次に、（ｍ＋１）層の層間絶縁膜とワード線層を貫通するようにしてメモリホールＭＨが形成される。その後、メモリホール内に多結晶シリコン層が埋め込まれる。
三次元積層型ＮＡＮＤ型フラッシュメモリでは、このワード線のレイヤ数を増やすことで、メモリセルの集積度を向上できる。しかしながら、レイヤ数が増えるほど、メモリホールＭＨはテーパ状の形状となり、メモリホールＭＨの直径ｄＭＨは、下層ほど小さく、上層ほど大きくなる。その結果、メモリセルが受けるディスターブは、レイヤ間で異なることになる。より具体的には、下層ほどディスターブが大きく、上層ほどディスターブが小さい。このディスターブの差異によって、閾値の変動量もレイヤ毎に異なる。この様子を、図１３を用いて説明する。
図１３は、メモリセルの閾値分布を示すグラフであり、書き込み直後の閾値分布、最上層のワード線ＷＬ０に対する多数回の読み出し後の閾値分布、及び最下層のワード線ＷＬｍに対する多数回の読み出し後の閾値分布を示している。
図示するように、多数回の読み出しによって受けるディスターブによって、ワード線ＷＬ０及びＷＬｍに接続されたメモリセルの閾値は正側にシフトする。しかし、ワード線ＷＬ０とＷＬｍとの間には、そのシフト量に違いがあり、下層に位置するワード線ＷＬほどシフト量が大きい。また閾値分布は、ディスターブを受けるたびに平行移動するのみならず、その分布幅も拡大する。この際、主に閾値分布の上裾側が拡がりやすい。この分布幅拡大の程度は、特に“Ｅ”レベルで最大であり、“Ｃ”レベルで最小となる傾向がある（Ｅ＞Ａ＞Ｂ＞Ｃ）。その結果、“Ｅ”レベル、“Ａ”レベル、及び“Ｂ”レベルを保持するメモリセルの一部の閾値電圧が、それぞれ“ＡＲ”、“ＢＲ”、及び“ＣＲ”レベルを超えてしまい、これが誤読み出しの原因となる。従って、全ワード線ＷＬに対して単純に一律に電圧ＶＣＧＲＶをシフトさせるリトライリードでは、読み出し動作の成功確率の向上は十分ではないと考えられる。
その点、本実施形態によれば、ワード線ＷＬの位置するレイヤに応じて、リトライリード時の電圧シフト量を設定している。すなわちコントローラ２００は、“Ａ”レベル読み出し、“Ｂ”レベル読み出し、及び“Ｃ”レベル読み出しの各々につき、ワード線毎のＶＣＧＲＶシフト量を定義したシフトテーブルを保持する。そして、このテーブルに従って、ＶＣＧＲＶが設定される。シフト量は、例えば製品の出荷前テストにおける実験結果に基づき、リトライリードの成功確率が最大となるように設定される。例えば、リードディスターブを受けやすい下層のワード線ＷＬは閾値分布が正側へシフトしやすいため、上層ワード線ＷＬのＶＣＧＲＶ比べて高く設定される。そして、リトライリードを繰り返す度に、コントローラ２００は繰り返し回数に応じたシフトテーブルを読み出し、最適なＶＣＧＲＶを設定する。
この様子を図１４に示す。図１４は、メモリホール径とＶＣＧＲＶとの関係を示すグラフである。図示するように、メモリホール径が小さくなるほど、換言すれば下層になるほどＶＣＧＲＶも大きく設定される。なお図１４の例では、ディスターブの影響が“Ａ”レベルに対して最も大きく、“Ｃ”レベルに対して最も小さい場合について示している。従って、リトライリード時における電圧シフト量も、“Ａ”レベル読み出し時が最も大きく、次に“Ｂ”レベル読み出し時が大きく、“Ｃ”レベル読み出し時が最も小さくされている。
これにより、メモリセル毎にＶＣＧＲＶを最適な値に設定することが可能となり、読み出し動作の成功確率を向上できる。
なお本実施形態では、図１０を用いて説明したように、最後のリトライリード時の電圧シフト量を負の値としている。この理由は、放置電界による捕獲電子の抜けにより閾値電圧が低下する場合があり、そのようなメモリセルに対応するためである。
なおシフトテーブルは、製品の出荷後も、コントローラ２００のＣＰＵ２３０によってアップデートされても良い。すなわちＣＰＵ２３０は、メモリセルの読み出し回数や放置時間を例えば内蔵メモリ２２０に保持する。そして、これらの情報に基づいて、シフトテーブルにおけるシフト量を適宜更新することが出来る。これにより、より信頼性の高い読み出し動作が可能となる。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、複数のワード線ＷＬを１つのゾーンとして管理して、このゾーン単位でＶＣＧＲＶのシフト量を制御するものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ ゾーン管理の概念について
まず、本実施形態に係るゾーン管理の概念について、図１５を用いて説明する。図１５はＮＡＮＤストリング１１４の断面図であり、図１２と同様にワード線レイヤ数が（ｍ＋１）層の場合を示している。
図示するようにコントローラ２００は、ワード線ＷＬを、４層毎にまとめて管理する。すなわちコントローラ２００は、最上層から４層目までのレイヤに形成されたワード線ＷＬ０〜ＷＬ３及びＷＬ（２ｍ−２）〜ＷＬ（２ｍ＋１）をゾーンＺＮ１として取り扱う。またコントローラ２００は、５層目から８層目までのレイヤに形成されたワード線ＷＬ４〜ＷＬ７及びＷＬ（２ｍ−６）〜ＷＬ（２ｍ−３）をゾーンＺＮ２として取り扱う。以下同様であり、最も下層に位置する４つのレイヤに形成されたワード線ＷＬ（ｍ−３）〜ＷＬｍ及びＷＬ（ｍ＋１）〜ＷＬ（ｍ＋４）をゾーンＺＮ（（ｍ＋１）／４）として取り扱う。
そしてコントローラ２００は、リトライリード時における電圧シフト量を、ゾーン単位で設定する。
２．２ シフトテーブルについて
図１６は、本実施形態に係るシフトテーブルの概念図である。図示するようにシフトテーブルは、ゾーンＺＮ毎に、１回目のリトライリードからｎ回目のリトライリードまでに使用する電圧シフト量を保持する。
例えば、ゾーンＺＮ１に属する４本のワード線ＷＬのいずれかが選択された場合には、１回目のリトライリード時の電圧シフト量は、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベル読み出しにつき、それぞれＶshift_a0_1、Ｖshift_b0_1、及びＶshift_c0_1である。２回目のリトライリード時の電圧シフト量は、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベル読み出しにつき、それぞれＶshift_a0_2、Ｖshift_b0_2、及びＶshift_c0_2である。
また、ゾーンＺＮ２に属する４本のワード線ＷＬのいずれかが選択された場合には、１回目のリトライリード時の電圧シフト量は、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベル読み出しにつき、それぞれＶshift_a1_1、Ｖshift_b1_1、及びＶshift_c1_1である。２回目のリトライリード時の電圧シフト量は、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベル読み出しにつき、それぞれＶshift_a1_2、Ｖshift_b1_2、及びＶshift_c1_2である。
以下同様であり、ゾーンＺＮが深くなるほど、換言すればワード線レイヤが深くなるほど、電圧シフト量は大きくなる。この様子を図１７に示す。図１７は、あるリトライリード時における、電圧ＶＣＧＲＶとメモリホール径との関係を示すグラフであり、第１実施形態で説明した図１４に対応する。
図示するように、第１実施形態と同様に、メモリホール径が小さいほど、ＶＣＧＲＶは大きい値に設定される。但し、第１実施形態と異なる点は、ある一定のメモリホール径の範囲内では、ＶＣＧＲＶは一定の値を保持する点である。
２．３ 読み出し動作について
図１８は、本実施形態に係る、通常の読み出し動作からリトライリードまでの一連の動作を示すフローチャートであり、第１実施形態で説明した図９に対応する。
図示するように、まず図９と同様にステップＳ１０〜Ｓ１１が実行されて、ノーマルリードが行われる。ノーマルリードにおいて、読み出しデータに誤りが無いか、あるいは誤り数（不良ビット数）が規定数以下である場合には（ステップＳ１２、Pass）、当該ページからのデータの読み出し動作は完了する。
他方で、誤り数（不良ビット数）が規定数を超えた場合には、コントローラ２００はリトライリードを実行する。リトライリードの実行にあたってコントローラ２００のＣＰＵ２３０は、選択ワード線ＷＬのＷＬアドレス（またはページアドレス）をチェックする（ステップＳ２０）。言い換えれば、読み出し対象ページが、いずれのゾーンＺＮに該当するかを確認する。
選択ワード線ＷＬがゾーンＺＮ１に属する場合（すなわち、ワード線ＷＬ０〜ＷＬ３及びＷＬ（２ｍ−１）〜ＷＬ（２ｍ＋２）のいずれかが選択された場合）には、ＣＰＵ２３０は、内蔵メモリ２２０から、ゾーンＺＮ１に対応するシフトテーブルを読み出し、これを用いて第１リトライリードを実行する（ステップＳ２１）。
選択ワード線ＷＬがゾーンＺＮ２に属する場合（すなわち、ワード線ＷＬ４〜ＷＬ７及びＷＬ（２ｍ−５）〜ＷＬ（２ｍ−２）のいずれかが選択された場合）には、ＣＰＵ２３０は、内蔵メモリ２２０から、ゾーンＺＮ２に対応するシフトテーブルを読み出し、これを用いて第２リトライリードを実行する（ステップＳ２１）。
以下同様であり、選択ワード線ＷＬがゾーンＺＮ（（ｍ＋１）／４）に属する場合（すなわち、ワード線ＷＬ（ｍ−３）〜ＷＬ（ｍ＋４）のいずれかが選択された場合）には、ＣＰＵ２３０は、内蔵メモリ２２０から、ゾーンＺＮ（（ｍ＋１）／４）に対応するシフトテーブルを読み出し、これを用いて第（（ｍ＋１）／４）リトライリードを実行する（ステップＳ２１）。
ステップＳ２１の処理は、第１実施形態で説明した図９におけるステップＳ１３〜Ｓ２４と同様である。第１実施形態と異なる点は、同一のゾーンＺＮに属するワード線ＷＬに対しては、同一の電圧シフト量が適用される点である。
２．４ 本実施形態に係る効果
本実施形態によれば、第１実施形態に比べて簡易な制御により、動作信頼性を向上できる。
すなわち、第１実施形態では、ＶＣＧＲＶをワード線のレイヤ毎に設定していたのに対して、本実施形態では、ワード線ＷＬにある程度のまとまり（ゾーン）で管理する。そして、ゾーン単位でリトライリード時のＶＣＧＲＶシフト量を設定する。従って、ＶＣＧＲＶシフト量を設定する煩雑さを解消できる。
他方で、隣接するレイヤに形成されたメモリセルトランジスタの形状はほぼ同様であり、メモリホール径の差も小さい。従って、これらのメモリセルトランジスタが受けるディスターブ特性やデータリテンション特性も同等であると予想される。よって、ゾーン単位でＶＣＧＲＶシフト量を設定する場合であっても、読み出し動作の成功確率を十分に向上できる。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１及び第２実施形態において、シフトテーブルを半導体記憶装置が保持するものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ 読み出し動作について
本実施形態に係る読み出し動作につき、図１９を用いて説明する。図１９は、本実施形態に係る、通常の読み出し動作からリトライリードまでの一連の動作を示すフローチャートである。図１９では、第１実施形態において図６を用いて説明したシフトテーブルを、ＮＡＮＤ型フラッシュメモリ１００の例えばＲＯＭフューズが記憶している場合を例に挙げて説明する。
ＲＯＭフューズは、ＮＡＮＤ型フラッシュメモリ１００固有の情報を保持する領域であり、いずれかのブロックＢＬＫがＲＯＭフューズブロックとして使用される。例えばＲＯＭフューズ領域には、使用禁止のバッドブロックを示す情報や、不良カラム（ビット線）を置き換えるカラムリダンダンシ情報や、トリミング情報等が保持される。本実施形態では、上記説明したシフトテーブルもＲＯＭフューズ領域に書き込まれる。
そして、ＮＡＮＤ型フラッシュメモリ１００に電源が投入されると、ＲＯＭフューズ内の情報は、コントローラ２００の命令を受けることなく、シーケンサ１２１によって自発的に読み出される。この際、シフトテーブルもレジスタ１２３に読み出され、その後の動作においてシーケンサ１２１は、レジスタ１２３内のシフトテーブルを参照する。図１９は、レジスタ１２３にシフトテーブルが読み出された後の動作である。
図示するように、まず図９と同様にステップＳ１０〜Ｓ１１が実行されて、ノーマルリードが行われる。ノーマルリードにおいて、読み出しデータに誤りが無いか、あるいは誤り数（不良ビット数）が規定数以下である場合には（ステップＳ１２、Pass）、当該ページからのデータの読み出し動作は完了する。
他方で、誤り数（不良ビット数）が規定数を超えた場合には、コントローラ２００はリトライリードを実行する。すなわち、コントローラ２００のＣＰＵ２３０はリトライリードコマンドを発行し、ワード線アドレス（ページアドレス）と共にＮＡＮＤ型フラッシュメモリ１００へ送信する（ステップＳ３０）。この際、ＣＰＵ２３０は、発行したリトライリードコマンドが何回目のリトライリードに対応するかの情報（ステップＳ３０では１回目）もあわせて、ＮＡＮＤ型フラッシュメモリ１００へ送信する。
これらのコマンド、アドレス、及び情報は、例えばレジスタ１２３に保持される。するとシーケンサ１２１は、受信したコマンド、アドレス、及び情報に基づき、１回目のリトライリードに関するシフトテーブルＴ１を、レジスタ１２３から読み出す（ステップＳ３１）。これは、第１実施形態の図９で説明したステップＳ１３とほぼ同様である。
そしてシーケンサ１２１は、１回目のリトライリードを実行する（ステップＳ１５）。すなわちロウデコーダ１１２は、シフトテーブルＴ１の情報に従って電圧ＶＣＧＲＶを設定し、これを選択ワード線ＷＬに印加する。
その後、コントローラ２００はステップＳ１６の処理を実行し、必要に応じて最大でｎ回のリトライリードを実行する。
３．２ 本実施形態に係る効果
本実施形態のように、シフトテーブルをＮＡＮＤ型フラッシュメモリ１００が保持する場合であっても、第１実施形態と同様の効果が得られる。また本実施形態によれば、コントローラ２００の負荷を軽減出来る。
なお、図１９ではＮＡＮＤ型フラッシュメモリ１００が第１実施形態で説明したシフトテーブルを保持する場合について説明したが、第２実施形態で説明したシフトテーブルを保持する場合でも良い。
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第３実施形態において、メモリセルアレイ１１１の構成を変形したものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ メモリセルアレイの構成について
図２０は、本実施形態に係るメモリセルアレイ１１１の、ビット線方向に沿った断面図である。
図示するように半導体層２６は、図４及び図１２のようなＵ字型の形状ではなく、１本の柱状の形状であっても良い。この場合、図２０に示すように、半導体基板の上方にソース線層３１が形成され、このソース線層３１上に複数の柱状の半導体層３０及び２６が形成される。そして、半導体層３０及び２６の周囲に、下から順に選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及び選択トランジスタＳＴ１が形成され、更にビット線層３３が形成される。本構成の場合には、バックゲートトランジスタＢＴは不要である。
４．２ シフトテーブルについて
図２１は、本実施形態に係るシフトテーブルの概念図である。図示するように本例であると、ワード線ＷＬ０〜ＷＬ７毎に電圧シフト量が規定される。
本例においては、最下層に位置するワード線ＷＬ０に関する電圧シフト量が最も大きく、最上層に位置するワード線ＷＬ７に関する電圧シフト量が最も小さくされる。
４．３ 本実施形態に係る効果
以上のように、上記第１乃至第３実施形態は、図２０に示す構造を有するＮＡＮＤ型フラッシュメモリにも適用出来る。
もちろん、第２実施形態と同様に、複数のワード線ＷＬのセットをゾーンとして管理しても良い。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第４実施形態において、メモリセルアレイ１１１の構成を変形したものである。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
５．１ メモリセルアレイの構成について
図２２は本実施形態に係るメモリセルアレイ１１１の回路図であり、いずれか１つのブロックＢＬＫの構成を示している。図示するように、ブロックＢＬＫは複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２）を備えている。図２２では２つのメモリユニットＭＵのみが図示されているが、３つ以上であっても良く、その数は限定されるものではない。
メモリユニットＭＵの各々は、例えば４つのストリングループＧＲ（ＧＲ１〜ＧＲ４）を備えている。なお、メモリユニットＭＵ１及びＭＵ２間で区別する際には、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ１−１〜ＧＲ４−１と呼び、メモリユニットＭＵ２のストリンググループＧＲをそれぞれＧＲ１−２〜ＧＲ４−２と呼ぶ。
ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は３つに限らず、４つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板上に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ３が最上層に形成される。すなわち、第１実施形態で説明した図４ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面の垂直方向に積層されていたのに対して、本実施形態ではＮＡＮＤストリング内のメモリセルトランジスタＭＴが半導体基板面と平行方向に配列され、このＮＡＮＤストリングが垂直方向に積層されている。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２は、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続される。更に、あるストリンググループＧＲ内の３つの選択トランジスタＳＴ１のドレインは、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続される。
奇数番目のストリンググループＧＲ１及びＧＲ３と、偶数番目のストリンググループＧＲ２及びＧＲ４とでは、選択トランジスタＳＴ１及びＳＴ２は、その位置関係が逆になるように配置される。すなわち図２２の例であると、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの左端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの右端に配置される。これに対して、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１はＮＡＮＤストリングＳＲの右端に配置され、選択トランジスタＳＴ２はＮＡＮＤストリングＳＲの左端に配置される。
そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ１に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ２に接続される。他方、ストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に接続され、選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に接続される。
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１及びＧＲ２は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続される。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ３の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択ゲートＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ３に接続される。カラム選択ゲートＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択ゲートＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。
以上説明した構成を有するメモリユニットＭＵが、図２２を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬは独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ４〜ＢＬ６が対応付けられる。各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングが４層あればビット線ＢＬも４本設けられ、その他の数の場合も同様である。また、制御信号ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされていても良いし、あるいは独立して制御されても良い。
上記構成において、各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」となる。
図２３及び図２４はブロックＢＬＫの斜視図及び平面図であり、図２５は図２４における２５−２５線に沿った断面図であり、図２６は図２４における２６−２６線に沿った断面図であり、図２７は図２４における２７−２７線に沿った断面図である。図２３、図２５、及び図２７では１つのメモリユニットＭＵを図示しており、図２４及び図２６は２つのメモリユニットＭＵ１及びＭＵ２を図示している。
図示するように、半導体基板４０上には絶縁膜４１が形成され、絶縁膜４１上にブロックＢＬＫが形成される。
絶縁膜４１上には、半導体基板４０表面に対する垂直方向である第１方向に直交する第２方向に沿ったストライプ形状の、例えば４つのフィン型構造４４（４４−１〜４４−４）が形成されることで、１つのメモリユニットＭＵが形成されている。フィン型構造４４の各々は、第２方向に沿って設けられた絶縁膜４２（４２−１〜４２−４）と半導体層４３（４３−１〜４３−３）とを含む。そしてフィン型構造４４の各々では、絶縁膜４２−１〜４２−４と半導体層４３４３−１〜４３−３とが交互に積層されることで、半導体基板４０の表面に対して垂直方向に延びる４本の積層構造が形成されている。このフィン型構造４４の各々が、図２２で説明したストリンググループＧＲに相当する。そして、最下層の半導体層４３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層４３−３がＮＡＮＤストリングＳＲ３の電流経路に相当し、その間に位置する半導体層４３−２がＮＡＮＤストリングＳＲ２の電流経路に相当する。
フィン型構造４４の上面及び側面には、ゲート絶縁膜４５、電荷蓄積層４６、ブロック絶縁膜４７、及び制御ゲート４８が順次形成されている（図２５参照）。電荷蓄積層４６は例えば絶縁膜により形成される。また制御ゲート４８は導電膜で形成され、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造４４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造４４毎に独立している。
フィン型構造４４は、その一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目のフィン型構造４４−１及び４４−３の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−１とビット線ＢＬ１とを接続し、半導体層４３−２及び４３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−２とビット線ＢＬ２とを接続し、半導体層４３−１及び４３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層４３−３とビット線ＢＬ３とを接続し、半導体層４３−１及び４３−２とは絶縁されている。
他方で、偶数番目のフィン型構造４４−２及び４４−４の一端部は、フィン型構造４４−１及び４４−３の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−１とビット線ＢＬ１とを接続し、半導体層４３−２及び４３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−２とビット線ＢＬ２とを接続し、半導体層４３−１及び４３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層４３−３とビット線ＢＬ３とを接続し、半導体層４３−１及び４３−２とは絶縁されている。
もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、コンタクトプラグＢＣ４〜ＢＣ６が形成され、これらが半導体層４３−１〜４３−３をそれぞれビット線ＢＬ４〜ＢＬ６に接続する（図２６参照）。
また、フィン型構造４４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層４３−１〜４３−３をソース線ＳＬに接続する。
上記構成において、ＮＡＮＤストリングＳＲ１〜ＳＲ３に含まれるメモリセルトランジスタは、そのサイズが互いに異なる。より具体的には、図２５に示すように各フィン型構造４４において、半導体層４３の第３方向に沿った幅は、低いレイヤに位置するもの程大きく、高いレイヤに位置するもの程小さい。すなわち、半導体層４３−１の幅が最も広く、半導体層４３−３の幅が最も狭く、半導体層４３−２の幅はその中間である。つまり、製造ばらつきによって互いに特性の異なる複数のメモリセルトランジスタＭＴが１ページに含まれる。
５．２ センスアンプの構成について
次に、センスアンプ１１３について説明する。本実施形態に係るセンスアンプ１１３は、例えば電圧をセンスすることによってデータを判別する。もちろん、電流をセンスするタイプであっても良い。
電圧センス方式のセンスアンプでは、隣接するビット線をシールドしてセンス動作が行われる。すなわち、電圧センス方式では、ビット線の電圧変動をセンスする。ここで、一方のビット線がディスチャージされた場合、これに隣接するビット線は、カップリングにより、ディスチャージされたビット線の電位変動の影響を受ける。その結果、データの誤読み出しが発生するおそれがある。従って電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータを読み出す。そして、偶数ビット線からデータを読み出す際には奇数ビット線を一定電位に固定し（シールドする）、奇数ビット線からデータを読み出す際には偶数ビット線を一定電位に固定する。
この隣接するビット線をシールドする手法（以下、「ビット線シールド法」という。）においては、図２８に示すとおり、センスアンプ１１３は複数のセンス回路（S/A&latch）を有し、１つのセンス回路（S/A&latch）が２本のビット線によって共有されている。つまり、隣接するビット線を偶数（EVEN）と奇数（ODD）とに分類し、隣接する偶数と奇数のビット線が１つのセンス回路を共有している構成を採用している。
このビット線シールド法の読み出し動作においては、偶数本目のビット線のデータを読み出す場合には、偶数ビット線用トランスファゲート（BLSe）をオンし、偶数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（BIASo）をオンすることにより、奇数ビット線をBLCRLに接続し、所定の電位にする。この状態で、センスアンプ（S/A）が偶数ビット線をプリチャージすると、奇数ビット線の電位は所定の電位に保持されたままであるので、偶数ビット線が奇数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位は、信号BLCLAMPというゲート電圧によって決まり、例えば0.7Vである。
一方、奇数ビット線のデータを読み出す場合には、奇数ビット線用トランスファゲート（BLSo）をオンし、奇数ビット線をセンスアンプに接続する。この時、接地用トランジスタ（BIASe）をオンすることにより、偶数ビット線をBLCRLに接続する。この状態で、センスアンプ（S/A）が奇数ビット線をプリチャージすると、偶数ビット線の電位は一定に保持されたままであるので、奇数ビット線が偶数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位も、偶数ビット線をプリチャージする際と同様に、信号BLCLAMPによってクランプされる電圧である。
このように、ビット線シールド法においては、読出し動作時に隣接する非選択ビット線を接地状態にすることにより、隣接するビット線の信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。
図２９は、図２８に示す一組のビット線対BLo及びBLe（例えばBL1とBL2）に対応するセンス回路（S/A&latch）の回路図である。
図示するようにセンス回路は、プライマリ・データ・キャッシュ（Primary Data Cache： PDC）４３０、セカンダリ・データ・キャッシュ（Secondary Data Cache: SDC）４３１、３つのダイナミック・データ・キャッシュ（Dynamic Data Cache: DDC）４３３（４３３−１〜４３３−３）、及びテンポラリ・データ・キャッシュ（Temporary Data Cache: TDC）４３４を有している。なお、ダイナミック・データ・キャッシュ４３３及びテンポラリ・データ・キャッシュ４３４は、必要に応じて設けるようにすればよい。また、ダイナミック・データ・キャッシュ４３３は、プログラム時において、ビット線にVDD（高電位）とVSS（低電位）の中間電位（VQPW）を書き込むためのデータを保持するキャッシュとしても用いることができる。
プライマリ・データ・キャッシュ４３０は、クロックド・インバータCLI1及びCLI2並びにNチャネル型トランジスタNMOS5を有している。セカンダリ・データ・キャッシュ４３１は、クロックド・インバータCLI3及びCLI4並びにNチャネル型トランジスタNMOS6及びNMOS7を有している。ダイナミック・データ・キャッシュ４３３は、Nチャネル型トランジスタNMOS4及びNMOS9を有している。また、テンポラリ・データ・キャッシュ４３４は、容量C1を有している。なお、プライマリ・データ・キャッシュ４３０、セカンダリ・データ・キャッシュ４３１、ダイナミック・データ・キャッシュ４３３、及びテンポラリ・データ・キャッシュ４３４の回路構成は、図２９に示すものに限定されるわけではなく、他の回路構成を採用することもできる。
また、図２９の例ではデータ・キャッシュにおいてデータの入出力を制御するトランジスタとしてｎチャネルＭＯＳトランジスタを用いているが、ｐチャネルＭＯＳトランジスタを用いても良い。
そしてセンス回路は、ｎチャネルＭＯＳトランジスタＨＮ２ｅ及びＨＮ２ｏによって、対応する偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏにそれぞれ接続される。トランジスタＨＮ２ｅ及びＨＮ２ｏのゲートには、それぞれ信号ＢＬＳｅ及びＢＬＳｏが入力される。また偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏには、ｎチャネルＭＯＳトランジスタＨＮ１ｅ及びＨＮ１ｏのソースが接続される。トランジスタＨＮ１ｅ及びＨＮ１ｏは、それぞれゲートに信号ＢＩＡＳｅ及びＢＩＡＳｏが入力され、ドレインに信号ＢＬＣＲＬが入力される。
５．３ シフトテーブルについて
図３０は、本実施形態に係るシフトテーブルの概念図である。図示するように、第１乃至第３実施形態と異なり、本実施形態に係るシフトテーブルは、信号ＢＬＣＬＡＭＰに与える電圧シフト量を、ビット線毎に保持する。すなわち本実施形態では、ワード線電圧では無くビット線電圧にレイヤ依存性を持たせている。
例えば１回目のリトライリードにおいては、最下層のＮＡＮＤストリングＳＲ１に接続されたビット線ＢＬ１及びＢＬ４に対しては、信号ＢＬＣＬＡＭＰの電位はＶshift_bot_1だけシフトされる。また、最上層のＮＡＮＤストリングＳＲ３に接続されたビット線ＢＬ３及びＢＬ６に対しては、信号ＢＬＣＬＡＭＰの電位はＶshift_top_1だけシフトされる。そして、中間層のＮＡＮＤストリングＳＲ２に接続されたビット線ＢＬ２及びＢＬ５に対しては、信号ＢＬＣＬＡＭＰの電位はＶshift_mid_1だけシフトされる。２回目以降のリトライリードについても同様である。なお、Ｖshift_bot_i＞Ｖshift_mid_i＞Ｖshift_top_iの関係がある（ｉは１以上の自然数）。
ＮＡＮＤストリングＳＲの位置関係と、信号ＢＬＣＬＡＭＰ（すなわちプリチャージ電位）との関係は図３１の通りである。すなわち、ＮＡＮＤストリングＳＲが下層に位置するほど（すなわちセルサイズが大きいほど）、信号ＢＬＣＬＡＭＰは小さくされ、その結果ビット線のプリチャージレベルも小さくされる。逆に、ＮＡＮＤストリングＳＲが上層に位置するほど（すなわちセルサイズが小さいほど）、信号ＢＬＣＬＡＭＰは大きくされ、その結果ビット線のプリチャージレベルも大きくされる。
図３２は、ノーマルリード及びリトライリード時における信号ＢＬＣＬＡＭＰの電位と、ビット線のプリチャージレベルを示すグラフである。
図示するように、ノーマルリードではＢＬＣＬＡＭＰ＝Ｖclampとされ、ビット線電位はＶprechargeとされる。
１回目のリトライリードにおいてセンス回路は、ＢＬＣＬＡＭＰをシフトテーブルに従って設定する。すなわち、最下層に位置するビット線ＢＬ１及びＢＬ４については、（Ｖclamp−Ｖshift_bot_1）とする。中間層に位置するビット線ＢＬ２及びＢＬ５については、（Ｖclamp−Ｖshift_mid_1）とする。最上層に位置するビット線ＢＬ３及びＢＬ６については、（Ｖclamp−Ｖshift_top_1）とする。その結果、ビット線ＢＬ１〜ＢＬ６のうち、プリチャージレベルはＢＬ３及びＢＬ６が最も高く、次にＢＬ２及びＢＬ５が高く、ＢＬ１及びＢＬ４が最低となる。
その後、図３２に示すように、リトライリードを繰り返すたびに、ＢＬＣＬＡＭＰ及びプリチャージレベルは低下され、最後のｎ回目のリトライリードでは、ＢＬＣＬＡＭＰはＶclampよりも大きくされる。
５．４ 読み出し動作について
図３３は、本実施形態に係る読み出し動作時におけるメモリセルアレイ１１１の各配線の電圧関係を示す。図３３は、あるブロックＢＬＫの回路図であり、説明の簡単化のため、２つのメモリユニットＭＵ１及びＭＵ２のみがブロックＢＬＫに含まれる場合を示し、また制御信号線ＳＳＬ１及びＳＳＬ５が選択されることにより、メモリユニットＭＵ１におけるストリンググループＧＲ１−１とメモリユニットＭＵ２におけるストリンググループＧＲ１−２が選択された場合について示している。従って、ストリンググループＧＲ１−１及びＧＲ１−２において同一ワード線ＷＬに接続される６つのメモリセルトランジスタＭＴによってページが形成される。なお、紙面の都合上、選択されたストリンググループＧＲ１−１及びＧＲ１−２のみを図示し、またカラム選択ゲートＣＳＧの図示を省略している。以下でする説明は、その他のストリンググループの組み合わせが選択された場合も同様である。
ロウデコーダ１１２は、制御信号線ＧＳＬ１及びＧＳＬ２に“Ｈ”レベルを印加することで、選択トランジスタＳＴ１をオンさせる。また選択ワード線ＷＬ１に読み出し電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬ２〜ＷＬ４に電圧ＶＲＥＡＤを印加する。更に、図示せぬソース線ドライバが、ソース線ＳＬ１に電圧ＶＣＳＬ（＞０Ｖ）を印加する。
このように、ソース線ＳＬに電圧ＶＣＳＬを印加することで、ソース線ＳＬからビット線ＢＬに流れる電流をセンスアンプ１１３が検知し、これによって読み出しデータが判別される。
なお、前述の通り、あるストリンググループＧＲにおいて、最下層に位置するメモリセルトランジスタＭＴ（ＮＡＮＤストリングＳＲ１）は、その半導体層４３の幅が最も大きい。従って、ディスターブの影響を受けにくい。他方、最上層に位置するメモリセルトランジスタＭＴ（ＮＡＮＤストリングＳＲ３）は、その半導体層４３の幅が最も小さい。従って、ディスターブの影響を受けやすい。
次に、ノーマルリード時におけるセンス回路の動作につき、図３４を用いて説明する。図３４は、本実施形態に係るセンス回路の、データ読み出し時における各種信号のタイミングチャートを示す。図３４では、奇数ビット線ＢＬｏが選択され、偶数ビット線ＢＬｅが非選択とされる場合について示している。各信号は、例えば図２で説明したシーケンサ１２１によって与えられる。
図示するように時刻ｔ０において、まず選択ブロックのセレクトゲート線（ＧＳＬ１）が“High”レベルとされる。また、ソース線ＳＬ１及び非選択の偶数ビット線ＢＬｅには電圧ＶＣＳＬが印加される。更に信号ＢＬＣＬＡＭＰは電源電圧ＶＤＤとされる。更に、ロウデコーダ１１２が選択ワード線ＷＬに電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。
引き続き時刻ｔ１において、信号ＢＬＰＲＥが“High”レベルとされる。次に時刻ｔ２において、センス回路において信号ＶＰＲＥが“high”レベルとされて、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４がプリチャージされる。
更に時刻ｔ２〜ｔ３において、ビット線選択信号ＢＬＳｅ及びＢＬＳｏ、並びにバイアス選択信号ＢＩＡＳｅ及びＢＩＡＳｏの設定が行われる。図３４の例では奇数ビット線ＢＬｏが選択されるため、奇数ビット線選択信号ＢＬＳｏが“High”レベルとされ、偶数ビット線ＢＬｅをＢＬＣＴＲＬ（＝ＶＣＳＬ）に固定するため、信号ＢＩＡＳｅが“High”レベルとされる。
また、信号ＢＬＣＬＡＭＰには、ビット線プリチャージ用のクランプ電圧Ｖvlampが印加され、これにより奇数ビット線ＢＬｏは（Ｖclamp−Ｖtblc）（例えば０．７Ｖ）にプリチャージされる。Ｖtblcは、トランジスタＮＭＯＳ１０の閾値電圧である。
以上により、コア部では、奇数ビット線ＢＬｏが（Ｖclamp−Ｖtblc）に充電され、偶数ビット線ＢＬｏがＶＣＳＬに固定される。
次に時刻ｔ４において、信号ＢＬＣＬＡＭＰが０Ｖとされ、引き続き時刻ｔ５において、セレクトゲート線ＧＳＬ２が“High”レベルとされる。その結果、ソース線ＳＬ１からビット線ＢＬｏに電流が流れ、ビット線ＢＬｏの電位は（ＶＣＧＲＶ−Ｖth）となる。Ｖthは、メモリセルトランジスタの閾値電圧である。
引き続き時刻ｔ７〜ｔ８において、信号ＢＬＣＬＡＭＰにセンス用電圧Ｖsenが印加される。この時、選択ビット線ＢＬｏの電位が（Ｖsen−Ｖtblc）より高ければ、トランジスタＮＭＯＳ１０（ＢＬＣＬＡＭＰのトランジスタ）はカットオフのままであり、ノードＴＤＣにはＶＤＤが保持される。一方、選択ビット線ＢＬｏの電位が（Ｖsen−Ｖtblc）より低ければ、トランジスタＮＭＯＳ１０はオンするため、ノードＴＤＣはほぼビット線ＢＬｏの電位と等しくなる。
次に時刻ｔ９〜ｔ１０において、センスされたデータがセカンダリ・データ・キャッシュＳＤＣに取り込まれる。
以上のようにして、奇数ビット線ＢＬｏからデータが読み出される。その後、時刻ｔ１０〜ｔ１１においてリカバリ動作が行われ、各ノード及び信号がリセットされる。
偶数ビット線ＢＬｅの読み出しも同様にして行われる。この場合には、図３４の例とは逆に、信号ＢＬｅが“High”とされ信号ＢＬＳｏが“Low”とされる。また、信号ＢＩＡＳｏが“High”とされ、信号ＢＩＡＳｅが“Low”とされる。
図３５は、１回目のリトライリード時における主要な信号のタイミングチャートである。図示するように、ノーマルリード時と異なる点は、ビット線ＢＬがいずれのレイヤのＮＡＮＤストリングＳＲに対応するかに応じて、そのプリチャージ電位が異なる点である。
すなわち、ビット線ＢＬ１（最下層に位置するＮＡＮＤストリングＳＲ１に対応）、ＢＬ５（中間層に位置するＮＡＮＤストリングＳＲ２に対応）、及びＢＬ３（最上層に位置するＮＡＮＤストリングＳＲ３に対応）についての信号ＢＬＣＬＡＭＰは、それぞれＶpre１（＝Ｖclamp−Vshift_bot_1）、Ｖpre２（＝Ｖclamp−Ｖshift_mid_1）、及びＶpre３（＝Ｖclaimp−Ｖshift_top_1）とされる。但し、Ｖpre３＞Ｖpre２＞Ｖpre１の関係がある。
その結果、ビット線ＢＬ１、ＢＬ５、及びＢＬ３のプリチャージ電位は、それぞれ（Ｖpre１−Ｖtblc）、（Ｖpre２−Ｖtblc）、及び（Ｖpre３−Ｖtblc）となる。
２回目以降のリトライリードも同様である。
５．５ 本実施形態に係る効果
本実施形態によっても、第１実施形態と同様の効果を得ることが出来る。すなわち、本実施形態に係る構成によれば、ディスターブの影響の度合いの異なる複数のメモリセルトランジスタＭＴが、同一のワード線ＷＬに接続される。従って、閾値のばらつきを、ワード線電圧をシフトすることによって補償することは困難である。
そこで本実施形態では、ビット線ＢＬの電位をレイヤ毎に制御することで、閾値のばらつきを補償する。すなわち、図３５に示すように、プリチャージ電位を、下層に位置するＮＡＮＤストリングＳＲのビット線ほど低く設定し、上層に位置するものほど高く設定する。下層に位置するメモリセルトランジスタは、ディスターブによる閾値変動が大きく、その閾値電圧が正側に移動しやすい。他方で、上層に位置するメモリセルトランジスタは閾値変動が小さい。従って、この閾値変動量の差を、プリチャージ電位によって補償する。その結果、データを読み出した後のビット線電圧（ＶＣＧＲＶ−Ｖth）のビット線間におけるばらつきを縮小出来る。
なお前述の通り、データの判別は電圧Ｖsenを用いて行われる。すなわち、ビット線電圧ＶＢＬと（Ｖsen−Ｖtblc）との比較によってデータが判別される。従って、プリチャージ電位だけでなく、電圧Ｖsenに対してもレイヤ依存性を持たせても良い。あるいは、プリチャージ電位（上記のＶpre１〜Ｖpre３）にはレイヤ依存性を持たせずに、電圧Ｖsenにレイヤ依存性を持たせる場合であっても良い。
また本実施形態は、第２及び第３実施形態にも適用出来る。すなわち、第２実施形態で説明したように、ＮＡＮＤストリングＳＲのレイヤ数が増加した際には、複数のビット線ＢＬを１つのゾーンとして管理し、ゾーン単位で電圧シフト量を制御しても良い。更に第３実施形態で説明したように、図３０に示すシフトテーブルをコントローラ２００が保持する場合であっても良い。
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第５実施形態と異なり、ＮＡＮＤストリングＳＲ１〜ＳＲ３をソース線ＳＬによって選択するものである。
６．１ メモリセルアレイの構成について
図３６は、本実施形態に係るブロックＢＬＫの斜視図であり、いずれか１つのメモリユニットＭＵを示している。図３７はメモリユニットＭＵの平面図であり、図３８は図３７における３８−３８線に沿った断面図であり、図３９は図３７における３９−３９線に沿った断面図である。
図示するように本実施形態に係る構成は、第５実施形態で説明した構成において、複数のフィン型構造４４の一端部がブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続され、他端部が共通に接続されて、且つソース線ＳＬに接続されたものである。そしてビット線ＢＬは、対応するフィン型構造４４における各半導体層４３−１〜４３−３に共通に接続される（図３９参照）。他方でソース線ＳＬは、共通に接続されたフィン型構造４４における各半導体層４３−１〜４３〜３の各々に対して独立に設けられる（図３８参照）。また本例では、第５実施形態における制御信号線ＳＳＬが廃されている。
６．２ 読み出し動作について
本実施形態に係る読み出し動作は、基本的には第５実施形態と同じである。但し、本例であると、ビット線ＢＬは、１つのストリンググループＧＲに含まれる複数のＮＡＮＤストリングＳＲで共通に接続されている。従って、ソース線ＳＬの電位を制御することにより、各ストリンググループＧＲからいずれか１つのＮＡＮＤストリングＳＲが選択される。
例えば、最下層のＮＡＮＤストリングＳＲ１が選択される際には、対応するソース線ＳＬ１が選択されて、選択ソース線ＳＬ１には例えば１Ｖが印加される。その他の非選択ソース線ＳＬ２及びＳＬ３には、選択ソース線ＳＬ１よりも高い電圧（例えば１．５Ｖ）が印加される。
そして、信号ＢＬＣＬＡＭＰの電位（Ｖpre及び／またはＶsen）は、第５実施形態で説明したように、選択されたＮＡＮＤストリングＳＲがいずれのレイヤに位置するかに応じて制御される。
６．３ 本実施形態に係る効果
以上のように、本実施形態に係る構成のメモリセルアレイを有する場合であっても、第１実施形態と同様の効果が得られる。もちろん、第２乃至第３実施形態を適用することも可能である。
６．変形例等
以上のように、上記実施形態に係る半導体記憶装置１００は、半導体基板上方に設けられた第１メモリセルと、前記第１メモリセルの上方に積層された第２メモリセルと、第１メモリセル及び第２メモリセルのゲートに電気的に接続されたワード線と、第１メモリセルの一端に電気的に接続された第１ビット線と、第２メモリセルの一端に電気的に接続された第２ビット線とを備える。データの読み出し時に、ワード線に読み出し電圧を印加し、リトライリード時に、ワード線に読み出し電圧を印加し、第１ビット線に第１電圧を印加し、第２ビット線に第２電圧を印加し、第２電圧は第１電圧と異なる。
本構成により、レイヤ毎に異なるディスターブに応じた読み出し動作が可能となり、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
但し、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では、リトライリード時において、ワード線電圧またはＢＬＣＬＡＭＰ（ビット線電圧）にレイヤ依存性を持たせる場合を例に説明したが、ノーマルリード時にもレイヤ依存性を持たせても良い。あるいは、メモリセルの特性によっては、ワード線電圧とＢＬＣＬＡＭＰ（ビット線電圧）のいずれかのみならず、両方にレイヤ依存性を持たせても良い。
また、上記第１乃至第４実施形態では、メモリホールＭＨの直径ｄＭＨが、下層ほど小さく、上層ほど小さくなる場合を例に説明した。しかし上記実施形態は、このような形状のメモリホールＭＨを有する場合に限定されるわけではない。例えば、最下層から第Ｎ層目までは順番に直径ｄＨＭが増大し、第（Ｎ＋１）層目では直径ｄＭＨが狭くなり、そこから再び直径ｄＭＨが増大するような場合であっても良い。このような場合には、ワード線電圧ＶＣＧＲＶも、レイヤの深さに応じて制御するのでは無く、直径ｄＭＨそのものに応じて制御される。すなわち、メモリホールＭＨの直径ｄＭＨとレイヤとの関係は特に限定されるものでは無い。そして上記実施形態は、直径ｄＭＨに依存するディスターブの大小に応じて、ワード線電圧を変化させるものであれば良い。このことは第５及び第６実施形態でも同様である。すなわち、図２５に説明したように、下層ほど半導体層４３−１（メモリセルの電流経路）の幅が大きい場合に限定されるものでは無い。
従って、電圧シフト量Ｖshiftは、単純にレイヤによって決定するのでは無く、例えば出荷前テストにおいて各レイヤの閾値電圧がどれだけシフトするのかをテスタ等により実測し、この実測結果に基づいてシフトテーブルが作成されることが望ましい。
また、上記実施形態ではメモリセルトランジスタが２ビットデータを保持する場合を例に説明したが、１ビットデータを保持する場合や、３ビット以上のデータを保持する場合であっても良い。
更に、メモリセルアレイ１１１の構成は上記実施形態で説明した構成に限られない。すなわち、メモリセルトランジスタの特性ばらつきに位置依存性があるような構成であれば広く適用可能であり、その位置依存性を相殺するようにワード線電位あるいはビット線電位を制御すれば良い。従って、上記説明した実施形態は、ＮＡＮＤ型フラッシュメモリに限らず、その他の記憶装置全般に適用出来る。また、各実施形態はそれぞれが単独で実施されても良いが、組み合わせ可能な複数の実施形態が組み合わされて実施されても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
４０…半導体基板、４１、４２−１〜４２−４、４５〜４７…絶縁膜、４３−１〜４３−３、４８…半導体層、４４…フィン型積層構造、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１２０…周辺回路部、１２１…シーケンサ、１２２…チャージポンプ、１２３…レジスタ、１２４…ドライバ、２００…コントローラ、２１０…ホストインターフェイス、２２０…内蔵メモリ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス

Claims (15)

  1. 半導体基板上方に設けられた第１メモリセルと、
    前記第１メモリセルの上方に積層された第２メモリセルと、
    前記第１メモリセル及び前記第２メモリセルのゲートに電気的に接続されたワード線と、
    前記第１メモリセルの一端に電気的に接続された第１ビット線と、
    前記第２メモリセルの一端に電気的に接続された第２ビット線と、
    を備え、
    データの読み出し時に、前記ワード線に読み出し電圧を印加し、
    リトライリード時に、前記ワード線に前記読み出し電圧を印加し、前記第１ビット線に第１電圧を印加し、前記第２ビット線に第２電圧を印加し、
    前記第２電圧は前記第１電圧と異なる
    ことを特徴とする半導体記憶装置。
  2. 前記リトライリードは、第１リトライリードと、前記第１リトライリード後に実行される第２リトライリードとを含み、
    前記第１リトライリード時における前記第１、第２電圧はそれぞれ、前記第２リトライリード時における前記第１、第２電圧よりも大きい
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記リトライリードは、前記第２リトライリード後に実行される第３リトライリードを更に含み、
    前記第３リトライリード時における前記第１、第２電圧はそれぞれ、前記第１リトライリード時における前記第１、第２電圧よりも大きい
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記第１ビット線及び前記第２ビット線に印加される電圧を制御する第１トランジスタ及び第２トランジスタを備え、
    前記リトライリード時において、前記第１トランジスタ及び前記第２トランジスタのゲートには、それぞれ第１クランプ電圧及び第２クランプ電圧が印加され、前記第１クランプ電圧は、前記第２クランプ電圧よりも小さい
    ことを特徴とする請求項２記載の半導体記憶装置。
  5. 前記第１メモリセルは、第１レイヤに形成され、
    前記第２メモリセルは、前記第１レイヤよりも上層の第２レイヤに形成され、
    前記第１電圧は、前記第２電圧よりも小さい
    ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
  6. 前記第１メモリセルは、前記半導体基板上方に沿って複数のメモリセルが積層された第１メモリセルセットを含み、
    前記第２メモリセルは、前記半導体基板上方に沿って複数のメモリセルが積層された第２メモリセルセットを含み、
    前記第１ビット線は、前記第１メモリセルセットに接続された第１ビット線セットを含み、
    前記第１ビット線は、前記第１メモリセルセットに接続された複数のビット線を含む第１ビット線セットを含み、
    前記第２ビット線は、前記第２メモリセルセットに接続された複数のビット線を含む第２ビット線セットを含み、
    リトライリード時において、前記第１ビット線セット内の前記複数のビット線に前記第１電圧が印加され、前記第２ビット線セット内の前記複数のビット線に前記第２電圧が印加される
    ことを特徴とする請求項１乃至５いずれか１項記載の半導体記憶装置。
  7. 前記半導体基板上に、該半導体基板表面に対する垂直方向である第１方向に沿って絶縁層と第１半導体層とが交互に積層され、前記第１方向に直交する第２方向に沿ったストライプ形状を有する複数の積層構造と、
    前記複数の積層構造の側面に形成され、各積層構造間で共通に接続された前記ワード線と、
    前記複数の積層構造のうちの第１積層構造の一端側の側面に形成され、該第１積層構造を選択する第１選択制御線と、
    前記複数の積層構造のうちの第２積層構造の他端側の側面に形成され、該第２積層構造を選択する第２選択制御線と
    を更に備え、前記積層された前記第１半導体層が、前記第１メモリセル及び前記第２メモリセルの電流経路として機能する
    ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
  8. 半導体基板上方に設けられた第１メモリセルと、
    前記第１メモリセルの上方に積層された第２メモリセルと、
    前記第１メモリセルのゲートに接続された第１ワード線と、
    前記第２メモリセルのゲートに接続された第２ワード線と、
    前記第１メモリセル及び前記第２メモリセルの一端に電気的に接続されたビット線と
    を備え、リトライリード時に、前記第１ワード線に第１電圧が印加され、前記第２ワード線に第２電圧が印加され、
    前記第２電圧は前記第１電圧と異なる
    ことを特徴とする半導体記憶装置。
  9. 前記リトライリードは、第１リトライリードと、前記第１リトライリード後に実行される第２リトライリードとを含み、
    前記第１リトライリード時における前記第１、第２電圧はそれぞれ、前記第２リトライリード時における前記第１、第２電圧よりも大きい
    ことを特徴とする請求項８記載の半導体記憶装置。
  10. 前記リトライリードは、前記第２リトライリード後に実行される第３リトライリードを更に含み、
    前記第３リトライリード時における前記第１、第２電圧はそれぞれ、前記第１リトライリード時における前記第１、第２電圧よりも大きい
    ことを特徴とする請求項９記載の半導体記憶装置。
  11. 前記第１メモリセルは、第１レイヤに形成され、
    前記第２メモリセルは、前記第１レイヤよりも上層の第２レイヤに形成され、
    前記第１電圧は、前記第２電圧よりも大きい
    ことを特徴とする請求項８乃至１０いずれか１項記載の半導体記憶装置。
  12. 前記第１メモリセルは、前記半導体基板上方に沿って複数のメモリセルが積層された第１メモリセルセットを含み、
    前記第２メモリセルは、前記半導体基板上方に沿って複数のメモリセルが積層された第２メモリセルセットを含み、
    前記第１ワード線は、前記第１メモリセルセットに接続された複数のワード線を含む第１ワード線セットを含み、
    前記第２ワード線は、前記第２メモリセルセットに接続された複数のワード線を含む第２ワード線セットを含み、
    リトライリード時において、前記第１ワード線セット内の前記複数のワード線に前記第１電圧が印加され、前記第２ワード線セット内の前記複数のワード線に前記第２電圧が印加される
    ことを特徴とする請求項８乃至１１いずれか１項記載の半導体記憶装置。
  13. 前記第１メモリセル及び前記第２メモリセルは、第１選択トランジスタと第２選択トランジスタとの間に直列接続され、前記第１選択トランジスタの電流経路を介して同一のビット線に接続される
    ことを特徴とする請求項８乃至１２いずれか１項記載の半導体記憶装置。
  14. 請求項１または８記載の半導体記憶装置と、
    前記半導体記憶装置を制御するコントローラと
    を具備し、前記コントローラは、前記メモリセルが形成されるレイヤと、それに対応する前記第１電圧及び前記第２電圧との関係を示すテーブルを保持し、
    前記データを前記半導体記憶装置から読み出す際、前記テーブルを参照して、必要な前記第１電圧及び前記第２電圧情報と共に読み出しコマンドを発行する
    ことを特徴とするメモリシステム。
  15. 請求項１または８いずれか１項記載の半導体記憶装置と、
    前記半導体記憶装置を制御するコントローラと
    を具備し、前記半導体記憶装置は、前記メモリセルが形成されるレイヤと、それに対応する前記第１電圧及び前記第２電圧との関係を示すテーブルを保持し、
    前記データを前記半導体記憶装置から読み出す際、前記前記半導体記憶装置は、前記コントローラから受信した読み出しコマンドに応答して、前記テーブルを参照することにより、前記第１電圧及び前記第２電圧を印加する
    ことを特徴とするメモリシステム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574686B2 (en) 2020-09-01 2023-02-07 Kioxia Corporation Memory system

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI497496B (zh) * 2011-01-19 2015-08-21 Macronix Int Co Ltd 三維記憶體陣列架構
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR20160143371A (ko) * 2015-06-05 2016-12-14 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
US10096356B2 (en) * 2015-12-04 2018-10-09 Toshiba Memory Corporation Method of operation of non-volatile memory device
KR102420588B1 (ko) * 2015-12-04 2022-07-13 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법
US9741734B2 (en) * 2015-12-15 2017-08-22 Intel Corporation Memory devices and systems having reduced bit line to drain select gate shorting and associated methods
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP6659478B2 (ja) * 2016-06-17 2020-03-04 キオクシア株式会社 半導体記憶装置
US9904595B1 (en) 2016-08-23 2018-02-27 Texas Instruments Incorporated Error correction hardware with fault detection
CN107797821B (zh) * 2016-09-05 2021-10-08 上海宝存信息科技有限公司 重试读取方法以及使用该方法的装置
WO2018055733A1 (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 記憶装置
JP2019036374A (ja) * 2017-08-14 2019-03-07 東芝メモリ株式会社 半導体記憶装置
JP6875236B2 (ja) * 2017-09-14 2021-05-19 キオクシア株式会社 半導体記憶装置
US10268407B1 (en) * 2017-09-29 2019-04-23 Intel Corporation Method and apparatus for specifying read voltage offsets for a read command
KR102471276B1 (ko) * 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
JP2020013889A (ja) * 2018-07-18 2020-01-23 キオクシア株式会社 半導体記憶装置
KR102585217B1 (ko) 2018-12-12 2023-10-05 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법
US11276472B2 (en) 2018-12-12 2022-03-15 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating the same
US11594286B2 (en) 2019-08-21 2023-02-28 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating the same
US10978160B2 (en) 2018-12-31 2021-04-13 Sandisk Technologies Llc Mitigating grown bad blocks
JP7102363B2 (ja) * 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
JP2021044032A (ja) 2019-09-06 2021-03-18 キオクシア株式会社 半導体記憶装置
US10984877B1 (en) * 2019-12-17 2021-04-20 SanDiskTechnologies LLC Multi BLCS for multi-state verify and multi-level QPW
CN116434805A (zh) * 2021-04-01 2023-07-14 长江存储科技有限责任公司 三维存储设备、包括其的存储系统及对其进行编程的方法

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3178909B2 (ja) 1992-01-10 2001-06-25 株式会社東芝 半導体メモリ装置
JP3450456B2 (ja) 1994-08-31 2003-09-22 株式会社東芝 半導体記憶装置
JPH10255487A (ja) 1997-03-10 1998-09-25 Fujitsu Ltd 半導体メモリ装置
US6134140A (en) * 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
JP3561640B2 (ja) 1998-11-11 2004-09-02 三洋電機株式会社 １チップマイクロコンピュータ
US7333364B2 (en) 2000-01-06 2008-02-19 Super Talent Electronics, Inc. Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
US6493269B1 (en) * 2001-05-31 2002-12-10 Sandisk Corporation Dual cell reading and writing technique
CN100437829C (zh) * 2003-04-03 2008-11-26 旺宏电子股份有限公司 非易失性存储单元阵列的操作方法
JP4256198B2 (ja) 2003-04-22 2009-04-22 株式会社東芝 データ記憶システム
JP3913704B2 (ja) 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
US7023735B2 (en) 2003-06-17 2006-04-04 Ramot At Tel-Aviv University Ltd. Methods of increasing the reliability of a flash memory
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7372730B2 (en) * 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
JP4709525B2 (ja) * 2004-10-14 2011-06-22 株式会社東芝 不揮発性半導体記憶装置
JP5065594B2 (ja) * 2005-12-23 2012-11-07 株式会社東芝 半導体記憶装置
US7495966B2 (en) 2006-05-01 2009-02-24 Micron Technology, Inc. Memory voltage cycle adjustment
JP2009536423A (ja) 2006-05-05 2009-10-08 ハネウェル・インターナショナル・インコーポレーテッド 不揮発性メモリをリフレッシュする方法
US7447096B2 (en) 2006-05-05 2008-11-04 Honeywell International Inc. Method for refreshing a non-volatile memory
JP2008117471A (ja) 2006-11-02 2008-05-22 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性メモリシステム
US7558109B2 (en) 2006-11-03 2009-07-07 Sandisk Corporation Nonvolatile memory with variable read threshold
JP4498370B2 (ja) * 2007-02-14 2010-07-07 株式会社東芝 データ書き込み方法
KR100865821B1 (ko) * 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
JP2008269473A (ja) 2007-04-24 2008-11-06 Toshiba Corp データ残存期間管理装置及び方法
US8073648B2 (en) 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
KR100891005B1 (ko) * 2007-06-28 2009-03-31 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상하기 위한플래시 메모리 장치 및 그것의 읽기 전압 조정 방법
KR101411976B1 (ko) * 2007-07-09 2014-06-27 삼성전자주식회사 플래시 메모리 시스템 및 그것의 에러 정정 방법
KR101301140B1 (ko) 2007-07-13 2013-09-03 삼성전자주식회사 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법
KR101397549B1 (ko) 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
KR100859258B1 (ko) 2007-09-10 2008-09-18 주식회사 하이닉스반도체 플래시 메모리 장치 및 동작 방법
JP4510060B2 (ja) 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
KR101406279B1 (ko) 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
JP4489127B2 (ja) 2008-02-29 2010-06-23 株式会社東芝 半導体記憶装置
JP4886846B2 (ja) 2008-03-07 2012-02-29 株式会社東芝 情報処理装置および不揮発性半導体メモリドライブ
US20090228640A1 (en) 2008-03-07 2009-09-10 Kabushiki Kaisha Toshiba Information processing apparatus and non-volatile semiconductor memory drive
JP5173706B2 (ja) * 2008-09-26 2013-04-03 株式会社東芝 不揮発性半導体記憶装置およびその読み出し方法
JP2010140521A (ja) * 2008-12-09 2010-06-24 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその読み出し方法
US8026544B2 (en) 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
JP2010287283A (ja) * 2009-06-11 2010-12-24 Toshiba Corp 不揮発性半導体メモリ
WO2010143306A1 (ja) * 2009-06-12 2010-12-16 株式会社 東芝 不揮発性半導体記憶装置
KR101626528B1 (ko) * 2009-06-19 2016-06-01 삼성전자주식회사 플래시 메모리 장치 및 이의 데이터 독출 방법
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
JP2011138569A (ja) * 2009-12-25 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5054803B2 (ja) * 2010-05-26 2012-10-24 シャープ株式会社 半導体記憶装置
KR101727704B1 (ko) * 2010-10-04 2017-04-18 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US8693252B2 (en) * 2011-07-12 2014-04-08 Samsung Electronics Co., Ltd. Method and system for adjusting read voltage in flash memory device
US9001587B2 (en) * 2011-09-16 2015-04-07 Samsung Electronics Co., Ltd. Flash memory and reading method of flash memory
KR20130034522A (ko) * 2011-09-28 2013-04-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치
KR101775660B1 (ko) * 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
KR20130045495A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
JP2013122793A (ja) * 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
JP2013161803A (ja) * 2012-02-01 2013-08-19 Toshiba Corp 半導体記憶装置
KR20130089472A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 카드
KR20130127234A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 메모리의 구동 방법
KR20130134186A (ko) * 2012-05-30 2013-12-10 삼성전자주식회사 메모리 장치의 리라이트 방법
KR20140088384A (ko) * 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
TWI489469B (zh) * 2013-03-26 2015-06-21 Phison Electronics Corp 資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置
TWI521513B (zh) * 2013-06-28 2016-02-11 群聯電子股份有限公司 讀取電壓設定方法、控制電路與記憶體儲存裝置
KR20150091685A (ko) * 2014-02-03 2015-08-12 에스케이하이닉스 주식회사 반도체 시스템 및 이의 동작방법
KR102174030B1 (ko) * 2014-05-13 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 읽기 방법

Cited By (1)

* Cited by examiner, † Cited by third party
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US11574686B2 (en) 2020-09-01 2023-02-07 Kioxia Corporation Memory system

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