CN110232942A - 存储装置及其控制方法 - Google Patents

Abstract

实施方式涉及存储装置及其控制方法。存储装置包括：第一字线，其位于半导体基板上方；第二字线，其位于第一字线上方；第一存储单元，其与第一字线连接；第二存储单元，其与第二字线连接；以及控制器，其配置为执行第一至第六读出工作；第一至第三读出工作针对与第一存储单元对应的第一地址执行，第四至第六读出工作针对与第二存储单元对应的第二地址执行，在第一至第三读出工作中分别将第一至第三电压施加给第一字线，在第四至第六读出工作中分别将第四至第六电压施加给第二字线，第四电压和第五电压之间的第一差值与第四电压和第六电压之间的第二差值不同，第一电压和第二电压之间的第三差值与第一差值不同。

Description

存储装置及其控制方法

本申请是申请日为2013年9月13日、申请号为201380079381.0、发明名称为“半导体存储装置以及存储系统”的中国专利申请的分案申请。

技术领域

本发明的实施方式涉及一种半导体存储装置以及存储系统。

背景技术

已知一种三维排列有存储单元的NAND型快闪存储器(flash memory)。

发明内容

发明要解决的问题

提供一种能够提高工作可靠性的半导体存储装置以及存储系统。

用于解决问题的技术方案

实施方式的半导体存储装置具备：第一存储单元，其设置于半导体基板上方；第二存储单元，其层叠于第一存储单元的上方；字线，其与第一存储单元和第二存储单元的栅电连接；第一位线，其与第一存储单元的一端电连接；以及第二位线，其与第二存储单元的一端电连接。在读出数据时，对字线施加读出电压，在重试读取时，对字线施加读出电压，对第一位线施加第一电压，对第二位线施加第二电压。第二电压与上述第一电压不同。

实施方式的存储装置，包括：第一字线，其位于半导体基板上方；第二字线，其位于所述第一字线上方；第一存储单元，其与所述第一字线连接；第二存储单元，其与所述第二字线连接；以及控制器，其配置为执行第一读出工作、第二读出工作、第三读出工作、第四读出工作、第五读出工作和第六读出工作；第一至第三读出工作针对与所述第一存储单元对应的第一地址执行，第四至第六读出工作针对与所述第二存储单元对应的第二地址执行，在所述第一至第三读出工作中分别将第一电压、第二电压和第三电压施加给所述第一字线，在所述第四至第六读出工作中分别将第四电压、第五电压和第六电压施加给所述第二字线，所述第四电压和所述第五电压之间的第一差值与所述第四电压和所述第六电压之间的第二差值不同，所述第一电压和所述第二电压之间的第三差值与所述第一差值不同。

实施方式的用于控制存储装置的方法，所述存储装置包括：第一字线，其位于半导体基板上方；第二字线，其位于所述第一字线上方；第一存储单元，其与所述第一字线连接；以及第二存储单元，其与所述第二字线连接；所述方法包括：针对与所述第一存储单元对应的第一地址，执行将第一电压施加于所述第一字线的第一读出工作，针对所述第一地址，执行将第二电压施加于所述第一字线的第二读出工作，针对所述第一地址，执行将第三电压施加于所述第一字线的第三读出工作，针对与所述第二存储单元对应的第二地址，执行将第四电压施加于所述第二字线的第四读出工作，针对所述第二地址，执行将第五电压施加于所述第二字线的第五读出工作，针对所述第二地址，执行将第六电压施加于所述第二字线的第六读出工作，所述第四电压和所述第五电压之间的第一差值与所述第四电压和所述第六电压之间的第二差值不同，所述第一电压和所述第二电压之间的第三差值与所述第一差值不同。

附图说明

图1是第一实施方式所涉及的存储系统的框图。

图2是第一实施方式所涉及的半导体存储装置的框图。

图3是第一实施方式所涉及的存储单元阵列的电路图。

图4是第一实施方式所涉及的存储单元阵列的截面图。

图5是表示第一实施方式所涉及的存储单元的阈值分布的曲线图。

图6是第一实施方式所涉及的偏移表的概念图。

图7是第一实施方式所涉及的感测放大器的电路图。

图8是第一实施方式所涉及的存储单元阵列的电路图。

图9是表示第一实施方式所涉及的数据的读出方法的流程图。

图10是表示第一实施方式所涉及的读出数据时的字线电位的变化的时序图(timing chart)。

图11是第一实施方式所涉及的读出数据时的各种信号的时序图。

图12是NAND串(string)的截面图。

图13是表示存储单元的阈值分布变化的曲线图。

图14是表示第一实施方式所涉及的表示读出电压与存储器孔径的关系的曲线图。

图15是第二实施方式所涉及的NAND串的截面图。

图16是第二实施方式所涉及的偏移表的概念图。

图17是表示第二实施方式所涉及的读出电压与存储器孔径的关系的曲线图。

图18是表示第二实施方式所涉及的数据的读出方法的流程图。

图19是表示第三实施方式所涉及的数据的读出方法的流程图。

图20是第四实施方式所涉及的存储单元阵列的截面图。

图21是第四实施方式所涉及的偏移表的概念图。

图22是第五实施方式所涉及的存储单元阵列的电路图。

图23是第五实施方式所涉及的存储单元阵列的立体图。

图24是第五实施方式所涉及的存储单元阵列的俯视图。

图25是沿图24中的25-25线的截面图。

图26是沿图24中的26-26线的截面图。

图27是沿图24中的27-27线的截面图。

图28是第五实施方式所涉及的半导体存储装置的框图。

图29是第五实施方式所涉及的检测电路的电路图。

图30是第五实施方式所涉及的偏移表的概念图。

图31是表示第五实施方式所涉及的位线电压与存储器孔径的关系的曲线图。

图32是表示第五实施方式所涉及的读出数据时的钳位电压(clamp voltage)与预充电电位的变化的时序图。

图33是第五实施方式所涉及的存储单元阵列的电路图。

图34是第五实施方式所涉及的通常读取时的各种信号的时序图。

图35是第五实施方式所涉及的重试读取时的各种信号的时序图。

图36是第六实施方式所涉及的存储单元阵列的立体图。

图37是第六实施方式所涉及的存储单元阵列的俯视图。

图38是沿图37中的38-38线的截面图。

图39是沿图37中的39-39线的截面图。

标号说明

40：半导体基板；41、42-1～42-4、45～47：绝缘膜；43-1～43-3、48：半导体层；44：鳍片型层叠构造；100：NAND型快闪存储器；110：芯部；111：存储单元阵列；112：行解码器；113：感测(sense)放大器；114：NAND串；120：外围电路部；121：定序器(sequencer)；122：电荷泵；123：寄存器；124：驱动器；200：控制器；210：主机接口(主机I/F)；220：内置存储器；230：CPU；240：缓冲存储器；250：NAND接口(NAND I/F)。

具体实施方式

以下，参照附图说明实施方式。在进行该说明时，在整个图中，对共同的部分附加共同的参照标号。

1.第一实施方式

说明第一实施方式所涉及的半导体存储装置。以下，作为半导体存储装置，举例说明存储单元层叠于半导体基板上的三维层叠型NAND型快闪存储器。

1.1关于结构

1.1.1关于存储系统的结构

首先，使用图1说明本实施方式所涉及的包括半导体存储装置的存储系统的结构。图1是本实施方式所涉及的存储系统的框图。

如图所示，存储系统具备NAND型快闪存储器100和控制器200。控制器200和NAND型快闪存储器100例如也可以通过它们的组合而构成1个半导体装置，作为其示例可举出如SD^TM卡的存储卡、SSD(solid state drive：固态驱动器)等。

NAND型快闪存储器100具备多个存储单元，非易失地存储数据。在后文中详细说明NAND型快闪存储器100的结构。

控制器200响应来自外部主机设备的命令，对NAND型快闪存储器100作出读出、写入、擦除等的命令。另外，对NAND型快闪存储器100的存储空间进行管理。

控制器200具备主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250以及ECC电路260。

主机接口电路210经由控制器总线与主机设备相连接，负责与主机设备之间的通信。而且，将从主机设备接收到的命令和数据分别传送至CPU230和缓冲存储器240。另外，响应CPU 230的命令，将缓冲存储器240内的数据传送给主机设备。

NAND接口电路250经由NAND总线与NAND型快闪存储器1相连接，负责与NAND型快闪存储器100之间的通信。而且，将从CPU 230接收到的命令传送至NAND型快闪存储器100，另外，在进行写入时将缓冲存储器240内的写入数据传送给NAND型快闪存储器100。进一步，在进行读出时，将从NAND型快闪存储器100读出的数据传送给缓冲存储器240。

CPU 230对控制器200整体的工作进行控制。例如在从主机设备接收到写入读出命令时，响应于该命令，发出基于NAND接口的写入命令。在进行读出和擦除时也是同样的。另外，CPU 230执行损耗平均(wear levelling)等用于管理NAND型快闪存储器100的各种处理。并且，CPU 230执行各种运算。例如执行数据的加密处理和/或随机化处理等。

ECC电路260执行数据的纠错(ECC：Error Checking and Correcting：错误检查与校正)处理。即，ECC电路260在写入数据时根据写入数据生成奇偶校验数据(parity)，在进行读出时从奇偶校验数据生成校验子(syndrome)而检测错误，修正该错误。此外，CPU 230也可以具有ECC电路260的功能。

内置存储器220例如为DRAM等半导体存储器，被用作CPU 230的作业区域。并且，内置存储器220保持用于管理NAND型快闪存储器1的固件和/或各种管理表等。本实施方式所涉及的内置存储器220保持偏移表(shift table)。偏移表是表示在读出数据时使用的读出电压的偏置(offset)的表。在以下1.1.3的项中详细说明偏移表。

1.1.2关于半导体存储装置的结构

接着，说明半导体存储装置100的结构。

1.1.2.1关于半导体存储装置的整体结构

图2是本实施方式所涉及的NAND型快闪存储器100的框图。如图所示，NAND型快闪存储器100大致具备芯部110和外围电路120。

芯部110具备存储单元阵列111、行解码器(row decoder)112以及感测放大器113。

存储单元阵列111具备分别与字线和位线相关联的多个非易失性存储单元的集合即多个(在图2的示例中3个)块BLK(BLK0～BLK2)。块BLK成为数据的擦除单位，相同块BLK内的数据被统一地进行擦除。块BLK分别具备串联连接有存储单元的NAND串114的集合即多个串单元SU(SU0～SU3)。当然，存储单元阵列111内的块数和/或一个块BLK内的串群(stringgroup)数是任意的。

行解码器112对块地址和/或页地址进行解码，选择所对应的块的任一条字线。并且，行解码器112对选择字线和非选择字线施加适当的电压。

感测放大器113在读出数据时对从存储单元读出到位线的数据进行感测、放大。另外，在写入数据时，将写入数据传送至存储单元。对于存储单元阵列111的数据的读出和写入以多个存储单元为单位来进行，该单位成为页。

外围电路120具备定序器121、电荷泵122、寄存器123以及驱动器124。

驱动器124将数据的写入、读出以及擦除所需的电压提供给行解码器112、感测放大器113以及未图示的源线驱动器。通过行解码器112、感测放大器113以及源线驱动器将该电压施加到存储单元(后述的字线、选择栅线、背栅线、位线以及源线)。

电荷泵122使从外部提供的电源电压升压，将所需的电压提供给驱动器124。

寄存器123保持各种信号。例如保持数据的写入和/或擦除工作的状态，由此，向控制器通知工作是否正常完成。或者，寄存器123还可以保持各种表。

定序器121对NAND型快闪存储器100整体的工作进行控制。

1.1.2.2关于存储单元阵列111

接着，详细说明上述存储单元阵列111的结构。图3是块BLK0的电路图。其它块BLK也具有同样的结构。

如图所示，块BLK0例如包括4个串单元SU。另外，各串单元SU包括多个NAND串114。

NAND串114分别例如包括8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、ST2以及背栅晶体管BT。存储单元晶体管MT具备包括控制栅和电荷蓄积层的层叠栅，非易失地保持数据。此外，存储单元晶体管MT的个数并不限定于8个，也可以是16个、32个、64个、128个等，并不限定其数量。背栅晶体管BT也与存储单元晶体管MT同样地，具备包括控制栅和电荷蓄积层的层叠栅。但是，背栅晶体管BT并非用于保持数据，在数据的写入、读出以及擦除时仅作为电流路径而发挥功能。存储单元晶体管MT和背栅晶体管BT在选择晶体管ST1、ST2之间配置为其电流路径串联连接。此外，背栅晶体管BT设置于存储单元晶体管MT3与MT4之间。该串联连接的一端侧的存储单元晶体管MT7的电流路径与选择晶体管ST1的电流路径的一端相连接，另一端侧的存储单元晶体管MT0的电流路径与选择晶体管ST2的电流路径的一端相连接。

串单元SU0～SU3的各个选择晶体管ST1的栅分别共同连接于选择栅线SGD0～SGD3，选择晶体管ST2的栅分别共同连接于选择栅线SGS0～SGS3。与此相对，处于相同块BLK0内的存储单元晶体管MT0～MT7的控制栅分别共同连接于字线WL0～WL7，背栅晶体管BT的控制栅共同连接于背栅线BG(在块BLK0～BLK2中分别为BG0～BG2)。

即，字线WL0～WL7和背栅线BG在同一块BLK0内的多个串单元SU0～SU3之间共用地进行连接，与此相对，选择栅线SGD、SGS在同一块BLK0内也按每个串单元SU0～SU3而独立。

另外，在存储单元阵列111内矩阵状地配置的NAND串114中处于相同行的NAND串114的选择晶体管ST1的电流路径的另一端共同连接于某一条位线BL(BL0～BL(L-1)，(L-1)为1以上的自然数)。即，位线BL在多个块BLK之间将NAND串114共同连接。另外，选择晶体管ST2的电流路径的另一端共同连接于源线SL。源线SL例如在多个块之间将NAND串114共同地连接。

如上所述，处于相同块BLK内的存储单元晶体管MT的数据被统一地进行擦除。与此相对，关于任一个块BLK的任一个串单元SU中的共同连接于某一条字线WL的多个存储单元晶体管MT的每个存储单元晶体管MT，数据的读出和写入被统一进行。将该单位称为“页”。

关于存储单元阵列111的结构，例如记载于“三维层叠非易失性半导体存储器”这一2009年3月19日申请的美国专利申请12/407403号。另外，记载于“三维层叠非易失性半导体存储器”这一2009年3月18日申请的美国专利申请12/406524号、“非易失性半导体存储装置及其制造方法”这一种2010年3月25日申请的美国专利申请12/679991号以及“半导体存储器及其制造方法”这一2009年3月23日申请的美国专利申请12/532030号。这些专利申请的整体通过参照而被援用于本申请的说明书中。

使用图4简单地说明存储单元阵列111的一个结构例。图4是NAND串114的截面图。关于图4示出的构造，在图4中记载的纸面的纵深方向(D2)上排列有多个该构造，并且这些构造共享字线WL、选择栅线SGD和SGS以及背栅线BG，形成1个存储群GP。

在半导体基板上例如形成有感测放大器113等外围电路，在该外围电路上形成存储单元阵列111。而且，如图所示，在半导体基板上方形成有作为背栅线BG发挥功能的导电层(例如多晶硅层)21。并且，在导电层21上形成有作为字线WL而发挥功能的多个导电层(例如多晶硅层)23a～23d。并且在导电层23d上形成有作为选择栅线SGD和SGS而发挥功能的导电层(例如多晶硅层)27a和27b。

而且，以贯通上述导电层27a、27b以及23a～23d的方式形成存储器孔22。在该存储器孔22的侧面依次形成有阻挡绝缘膜25a、电荷蓄积层(绝缘膜)25b以及栅绝缘膜25c，并且将导电膜26埋入于存储器孔22内。导电膜26作为NAND串114的电流路径而发挥功能，是在存储单元晶体管MT工作时形成沟道的区域。

并且，在导电膜26上形成有导电膜30a和30b，在导电膜30a上形成有源线层31，在导电膜30b上经由导电膜32形成有位线层33。

1.1.2.3关于存储单元晶体管的阈值分布

图5示出本实施方式所涉及的存储单元晶体管MT可取的阈值分布。如图所示，存储单元晶体管MT根据其阈值例如能够保持2位(比特)的数据。该2位数据从阈值低的起依次例如为“E”电平(level)、“A”电平、“B”电平以及“C”电平。

“E”电平为数据被擦除的状态下的阈值，例如具有负的值(也可以具有正的值)，低于验证(verify)电压EV。“A”～“C”电平为在电荷蓄积层内注入电荷的状态的阈值，“A”电平具有高于读出电平“AR”且低于读出电平“BR”的阈值。“B”电平具有高于读出电平“BR”且低于读出电平“CR”的阈值。“C”电平具有高于读出电平“CR”的阈值。

这样，通过可以取4个阈值电平，各存储单元晶体管MT能够存储2位的数据(4-level data)。

1.1.3关于偏移表

接着，说明本实施方式所涉及的控制器200所保持的偏移表。图6是偏移表的概念图。

本实施方式所涉及的NAND型快闪存储器100按控制器200的命令，在读出数据时，除了通常的读出工作以外，还执行重试读取(retry read)动作。这是，根据由于干扰等而存储单元晶体管MT的阈值电压发生变动这一情况，一边使读出电压偏移一边反复进行数据的读出。在1.2的读出工作一项中详细进行说明。

如图6所示，关于读出电平“AR”、“BR”以及“CR”，偏移表保持各重试读取中的偏移量。该偏移量还依赖于选择字线WL形成于位于第几层的导电层。

例如在图6的示例中，在进行第一次的重试读取时，在选择最上层的字线WL0或WL7的情况下，读出电平“AR”、“BR”以及“CR”分别仅偏移Vshift_a0_1、Vshift_b0_1以及Vshift_b0_1(AR+Vshift_a0_1、BR+Vshift_b0_1、CR+Vshift_c0_1)。另一方面，在选择最下层的字线WL3或WL4的情况下，读出电平“AR”、“BR”以及“CR”分别仅偏移Vshift_a3_1、Vshift_b3_1以及Vshift_c3_1。

第二次以后的重试读取也同样地，与读出电平“AR”、“BR”以及“CR”有关的偏移量保持于偏移表中。在以下说明中，在不区分各偏移量的情况下，仅标记为Vshift。

1.1.4关于感测放大器

接着，说明感测放大器113的结构。感测放大器113例如具备与位线BL对应地设置的多个检测电路。检测电路形成于半导体基板上，例如设置于上述说明的存储单元阵列111正下方。图7是检测电路的电路图。

如图所示，检测电路50具备感测放大器部51和锁存电路52。此外，在各存储单元晶体管保持2位以上的数据时等，设置有2个以上锁存电路。

感测放大器部51对读出到位线BL的数据进行读出和放大，并且根据锁存电路52所保持的数据对位线BL施加电压。即，感测放大器部51为直接控制位线BL的模块。锁存电路52暂时保持数据。锁存电路52在写入数据时保持从控制器200接收到的写入数据。在读出数据时，保持在感测放大器部51中读出和放大的数据，并发送给控制器200。

感测放大器部51具备n沟道MOS晶体管60～68、p沟道MOS晶体管69以及电容元件70。

晶体管60的栅被施加信号BLS，电流路径的一端与对应的位线BL连接。晶体管61的电流路径的一端与晶体管60的电流路径的另一端连接，栅被施加信号BLC，电流路径的另一端与节点SCOM连接。晶体管61用于将对应的位线BL钳位于与信号BLC相应的电位。

晶体管69用于对位线BL和电容元件70进行充电，栅与节点INV_S连接，漏与节点SSRC连接，源被施加电源电压VDD。晶体管62用于对位线BL进行预充电，栅被施加信号BLX，漏与节点SSRC连接，源与节点SCOM连接。晶体管64用于对电容元件70进行充电，栅被施加信号HLL，漏与节点SSRC连接，源与节点SEN连接。晶体管63用于在读出数据时对节点SEN进行放电(discharge)，栅被施加信号XXL，漏与节点SEN连接，源与节点SCOM连接。晶体管68用于将位线BL固定于一定电位，栅与节点INV_S连接，漏与位线BL连接，源与节点SRCGND连接。

电容元件70在对位线BL进行预充电时被充电，一侧电极与节点SEN连接，另一侧电极被提供信号CLK。

晶体管65的栅被施加信号BLQ，源与节点SEN连接，漏与节点LBUS连接。节点LBUS是用于连接感测放大器部51与数据锁存器52的信号路径。晶体管66用于将读出数据存储于数据锁存器52，栅被施加信号STB，漏与节点LBUS连接。

晶体管67用于感测读出数据是“0”还是“1”，栅与节点SEN连接，漏与晶体管66的源连接，源被接地。

节点INV为锁存电路52内的节点，能够取与锁存电路52的保持数据相应的电平。例如，若在读出数据时选择存储单元处于导通(on)状态，节点SEN充分降低，则节点INV_S成为“H”电平(高电平)。另一方面，若选择存储单元处于截止(off)状态，节点SEN保持一定电位，则节点INV_S成为“L”电平(低电平)。

在上述结构中，例如由定序器121提供各种控制信号。在以下1.2的章节中详细说明检测电路50的工作。

1.2关于数据的读出工作

接着，说明本实施方式所涉及的存储系统1中的数据的读出方法。

1.2.1关于读出工作时的电压关系

首先，使用图8说明读出时的对存储单元阵列111的各布线施加的电压。图8示出选择块BLK的选择串单元SU0中的、数据读出工作时的各布线的电压关系。

如图所示，行解码器112对选择栅线SGD0和SGS0施加“H”电平，使选择晶体管ST1和ST2导通。进一步，行解码器112对选择字线WL2施加读出电压VCGRV。电压VCGRV是与要读出的数据相应的值。即，如果是通常的读出工作，则读出电平“AR”、“BR”以及“CR”作为电压VCGRV而被施加到选择字线WL。如果是重试读取时，则将这些值加上从偏移表读出的偏移量而得到的值作为电压VCGRV而被施加到选择字线WL。

另一方面，行解码器112对非选择字线WL0、WL1以及WL3～WL7施加电压VREAD。电压VREAD是与保持数据无关地使存储单元晶体管MT导通的电压。

因而，如果与选择字线WL连接的存储单元晶体管MT导通，则在对应的NAND串114中电流从位线BL流向源线SL。另一方面，如果存储单元晶体管MT截止，则电流不从位线BL流向源线SL。通过感测放大器113对该电流进行读出和放大，能够判别出数据。

1.2.2关于读出工作的流程

图9是表示从通常的读出工作至重试读取为止的一系列工作的流程图。此外，在图9中，例如通过定序器121的控制，执行NAND型快闪存储器100的工作，例如通过CPU 230的控制，执行控制器200的工作。

首先，控制器200的CPU 230响应于来自未图示的主机设备的命令，发出读取命令，将该命令发送到NAND型快闪存储器100(步骤S10)。此时，CPU 230还将块地址和页地址一起发送到NAND型快闪存储器100。

读取命令存储于NAND型快闪存储器100的例如寄存器123。响应于该读取命令，定序器121执行通常读取(步骤S11)。即，定序器控制电荷泵122、驱动器124、行解码器112以及感测放大器113，将图8示出的电压施加到存储单元阵列111。如上所述，在通常读取中，为VCGRV＝“AR”、“BR”或“CR”。“AR”、“BR”以及“CR”是刚写入数据之后的理想的阈值电压，通常读取是使用这些电压进行的读出工作。针对通常读取，考虑写入后由干扰的影响引起的阈值变动，在通常读取后进行的读出工作为后述的重试读取。

在步骤S11中读出的数据经由NAND接口保持于控制器200的例如缓冲存储器250。然后，ECC电路260检查所读出的数据中是否有错误，在存在错误的情况下，更正该错误(步骤S12)。在没有错误或错误数(不良位数)为规定数以下且能够更正错误的情况下(步骤S12：通过)，完成从该页读出数据的读出工作。

另一方面，在错误数(不良位数)超出规定数的情况下，ECC电路260无法更正错误(步骤S12：失败)。因而，控制器200的CPU 230执行使读取电平偏移而再次进行读出的重试读取。因此，CPU 230从内置存储器220读出与第一次的重试读取有关的偏移表T1(步骤S13)。然后，CPU230将重试读取命令与成为读出对象的字线的层相应的、换言之与页地址相应的电压偏移量Vshift一起发出，将其发送到NAND型快闪存储器100(步骤S14)。

NAND型快闪存储器100的定序器121响应于接收到的命令，执行第一次的重试读取(步骤S15)。此时，行解码器112将与接收到的电压偏移量Vshift相应的电压VCGRV施加到选择字线WL。例如在选择字线WL为最上层的字线WL0或WL7的情况下，行解码器112在读出“A”电平时施加VCGRV＝“AR”+Vshift_a0_1，在读出“B”电平时施加VCGRV＝“BR”+Vshift_b0_1，在读出“C”电平时施加VCGRV＝“CR”+Vshift_c0_1。另外，在选择字线WL为最下层的字线WL3或WL4的情况下，行解码器112在读出“A”电平时施加VCGRV＝“AR”+Vshift_a3_1，在读出“B”电平时施加VCGRV＝“BR”+Vshift_b3_1，在读出“C”电平时施加VCGRV＝“CR”+Vshift_c3_1。

在步骤S15中读出的数据经由NAND接口保持于控制器200的例如缓冲存储器250。然后，ECC电路260检查读出的数据中是否有错误，在存在错误的情况下，更正该错误(步骤S16)。在不存在错误或错误数(不良位数)为规定数以下且能够更正错误的情况下(步骤S16：通过)，完成从该页读出数据的读出工作。

另一方面，在错误数(不良位数)超出规定数的情况下，CPU 230执行第二次的重试读取。即，CPU 230从内置存储器220读出与第二次的重试读取有关的偏移表T2(步骤S17)。然后，CPU 230将重试读取命令与成为读出对象的字线的层相应的、换言之与页地址相应的电压偏移量Vshift一起发出，将其发送到NAND型快闪存储器100(步骤S18)。

NAND型快闪存储器100的定序器121响应于接收到的命令，执行第二次的重试读取(步骤S19)。此时，行解码器112与第一次的重试读取同样地，将与接收到的电压偏移量Vshift相应的电压VCGRV施加到选择字线WL。例如在选择字线WL为最上层的字线WL0或WL7的情况下，行解码器112在读出“A”电平时施加VCGRV＝“AR”+Vshift_a0_2，在读出“B”电平时施加VCGRV＝“BR”+Vshift_b0_2，在读出“C”电平时施加VCGRV＝“CR”+Vshift_c0_2。其它字线的情况也相同。

之后，控制器200直到不存在错误或错误数成为规定数以下为止，反复进行最大n次(n为2以上的自然数)的重试读取。如果在第n次的重试读取中错误数也超过规定数(步骤S24：失败)，则读出动作以失败结束。

1.2.3关于读出工作时的字线电压的变化

图10是表示从通常读取起至第n次的重试读取为止施加到选择字线WL的电压VCGRV的变化的时序图。

如图所示，与通常读取时相比，电压VCGRV在每当反复进行重试读取时被升压(Vshift为正的值)。并且，在第(n-1)次的重试读取时，VCGRV成为最大。在最后的第n次的重试读取时，Vshift为负的值，变得小于通常读取时的值。

并且，越是位于上层的字线则Vshift越小，越是位于下层的字线则Vshift越大。即，例如，当着眼于与“A”电平有关的第一次的重试读取时，则电压偏移量具有Vshift_a0_1<Vshift_a1_1<Vshift_a2_1<Vshift_a3_1的关系。其它偏移量也是同样的。

1.2.4关于读出工作时的感测放大器的工作

接着，使用图11说明读出工作时的检测电路50的工作。

如图所示，通过行解码器112对选择字线、非选择字线以及选择栅线SGD、SGS施加预定的电位(时刻t0)。即，行解码器112如上所述那样根据是通常读取还是重试读取，控制电压VCGRV。并且，行解码器112在重试读取的情况下，根据该重试读取为第几次的重试读取以及选择字线位于哪一层，控制电压VCGRV。在重试读取的情况下，越是下层的层则VCGRV被设定为越高电压。

另外，行解码器112对非选择字线施加电压VREAD。电压VREAD是与保持数据无关地使非选择存储单元导通的电压。

进一步，行解码器112对选择栅线SGD、SGS施加电压。即，行解码器112对与选择串单元SU对应的选择栅线SGD和SGS施加电压VSG，使选择晶体管ST1和ST2导通。另一方面，行解码器112对与非选择串单元SU对应的选择栅线SGD和SGS例如施加负电压VBB，使选择晶体管ST1和ST2截止。

接着，定序器121使信号BLS为“H”电平，将检测电路50与对应的位线BL连接。另外，节点INV_S被复位，设为“L”电平。

并且，检测电路50对位线BL进行预充电。即，定序器121使信号BLX和BLC为“H”电平(时刻t1)。由此，经由晶体管60～62、69的电流路径，通过电压VDD对位线BL进行预充电。此外，图中的电压VH是使得晶体管能够传送电压VDD的电压。另外，电压VBLC是决定位线电压的电压，位线电压成为通过电压VBLC进行了钳位的电压Vbl。

接着，检测电路50对节点SEN进行充电。即，定序器121使信号HLL为“H”电平(时刻t2)。由此，晶体管64处于导通状态，通过电压VDD对节点SEN进行充电。节点SEN的充电进行至时刻t3。节点SEN的电位成为VDD，由此晶体管67处于导通状态。

接着，检测电路50读出位线BL。即，定序器121使信号XXL为“H”电平(时刻t4)。由此，晶体管63处于导通状态，节点SEN与位线BL电连接。因此，当选择存储单元处于导通状态，则电流从节点SEN流向源线SL，节点SEN的电位下降。另一方面，如果选择存储单元处于截止状态，则电流不从节点SEN流向源线SL，节点SEN的电位大致维持为VDD。

最后，检测电路50对数据进行选通(strobe)。即，定序器121使信号STB为“H”电平(时刻t6)。由此，晶体管66处于导通状态。如果晶体管67处于导通状态(即SEN＝“H”)，则节点LBUS大致放电到VSS，在节点INV_S存储“L”电平。如果晶体管67处于截止状态(即SEN＝“L”)，则节点LBUS的电位维持VDD，在节点INV_S存储“H”电平。

在图11中，说明了“A”～“C”电平的任一个数据的读出时的状况，但是在每次读出各电平时执行上述工作。然后，此时的电压VCGRV也根据偏移表来设定。

1.3本实施方式所涉及的效果

根据本实施方式所涉及的结构，能够提高NAND型快闪存储器的工作可靠性。以下，说明本效果。

在存储单元晶体管二维地排列在半导体基板上的NAND型快闪存储器中，在通常读取时检测出ECC的救济不可能的量的不良位的情况下，有时执行使读取电平偏移而再次进行读出的序列(被称为重试读取或动态读取、偏移读取)。进行重试读取的理由在于：为了在读出对象单元由于读取干扰、程序干扰引起阈值分布向正侧偏移而不良位数增加的情况下，提高读出工作的成功概率。

然而，认为在图3和图4中说明的三维层叠型的NAND型快闪存储器的情况下，即使应用与存储单元二维地排列的NAND型快闪存储器同样的方法，也无法期待读出工作的成功概率提高。这是由于，在每个字线的层中所接受的干扰量不同。

图12是NAND串114的截面构造的概要图。在图12中示出字线WL的层叠数为(m+1)、字线条数为(2m+1)条的示例。通过以下方法制造本结构。即，首先形成背栅线BG。然后，层间绝缘膜与字线层每(m+1)层而交替地形成，接着，以贯通(m+1)层的层间绝缘膜与字线层的方式形成存储器孔MH。之后，在存储器孔内埋入多晶硅层。

在三维层叠型NAND型快闪存储器中，通过增加该字线的层数，能够提高存储单元的集成度。然而，层数越增加，则存储器孔MH越成为锥状的形状，存储器孔MH的直径d_MH越是下层则越小，越是上层则越大。其结果，存储单元所接受的干扰在层之间变得不同。更具体地说，越是下层则干扰越大，越是上层则干扰越小。由于该干扰的差异，阈值的偏移量也在每个层中不同。使用图13说明其状况。

图13是表示存储单元的阈值分布的曲线图，示出紧接着写入之后的阈值分布、针对最上层的字线WL0的多次读出后的阈值分布以及针对最下层的字线WLm的多次读出后的阈值分布。

如图所示，由于通过多次读出而受到的干扰，与字线WL0及WLm连接的存储单元的阈值向正侧偏移。但是，在字线WL0与WLm之间存在其偏移量的差异，越是位于下层的字线WL则偏移量越大。另外，阈值分布在每次受到干扰时不仅平行移动，其分布幅度也扩大。此时，主要是阈值分布的上末端(上裾)侧容易扩大。该分布幅度扩大的程度具有特别是在“E”电平时最大且在“C”电平时最小的趋势(E>A>B>C)。其结果，保持“E”电平、“A”电平以及“B”电平的存储单元的一部分的阈值电压分别超过“AR”、“BR”以及“CR”电平，这成为错误读出的原因。因而，在单纯地一律地使电压VCGRV向全部字线WL偏移的重试读取中，认为读出工作的成功概率的提高不够。

这一点，根据本实施方式，根据字线WL所处的层，设定重试读取时的电压偏移量。即，控制器200分别针对“A”电平读出、“B”电平读出以及“C”电平读出各自，保持定义了每条字线的VCGRV偏移量的偏移表。然后，按照该表，设定VCGRV。例如根据产品的出厂前测试中的实验结果，设定偏移量以使得重试读取的成功概率成为最大。例如容易受到读取干扰的下层的字线WL，其阈值分布易于向正侧偏移，因此与上层字线WL的VCGRV相比被设定得高。并且，在反复进行重试读取时，控制器200读出与反复次数相应的偏移表，设定最佳VCGRV。

图14示出该状况。图14是表示存储器孔径与VCGRV的关系的曲线图。如图所示，存储器孔径越是变小、换言之越是成为下层，则VCGRV也设定得越大。此外，在图14的示例中，示出干扰的影响对于“A”电平最大且对于“C”电平最小的情况。因而，重试读取时的电压偏移量也在读出“A”电平时最大，接着在读出“B”电平时大，在读出“C”电平时最小。

由此，能够按存储单元将VCGRV设定为最佳的值，能够提高读出工作的成功概率。

此外，在本实施方式中，如使用图10说明那样，将最后的重试读取时的电压偏移量设为负的值。其理由在于，由放置电场引起的俘获电子的遗漏而有时阈值电压会下降，因此为了应对这种存储单元。

此外，偏移表也可以在产品出厂后通过控制器200的CPU 230进行更新。即，CPU230将存储单元的读出次数、放置时间例如保持于内置存储器220。然后，根据这些信息，能够适当地更新偏移表中的偏移量。由此，能够进行可靠性更高的读出工作。

2.第二实施方式

接着，说明第二实施方式所涉及的半导体存储装置。本实施方式在上述第一实施方式中将多条字线WL作为1个区域而进行管理，以该区域单位对VCGRV的偏移量进行控制。以下，仅说明与第一实施方式不同的点。

2.1关于区域管理的概念

首先，使用图15说明本实施方式所涉及的区域管理的概念。图15是NAND串114的截面图，与图12同样地示出字线层数为(m+1)层的情况。

如图所示，控制器200将字线WL按每4层而集中进行管理。即，控制器200将形成于从最上层至第4层为止的层的字线WL0～WL3和WL(2m-2)～WL(2m+1)作为区ZN1而进行处理。另外，控制器200将形成于从第5层至第8层为止的层的字线WL4～WL7和WL(2m-6)～WL(2m-3)作为区ZN2而进行处理。以下，同样地，将形成于位于最下层的4个层的字线WL(m-3)～WLm和WL(m+1)～WL(m+4)作为区ZN((m+1)/4)而进行处理。

并且，控制器200以区为单位设定重试读取时的电压偏移量。

2.2关于偏移表

图16是本实施方式所涉及的偏移表的概念图。如图所示，在偏移表中，按区ZN保持从第一次的重试读取至第n次的重试读取为止所使用的电压偏移量。

例如在选择了属于区ZN1的4条字线WL中的任一条的情况下，第一次的重试读取时的电压偏移量关于“A”电平、“B”电平以及“C”电平读出而分别为Vshift_a0_1、Vshift_b0_1以及Vshift_c0_1。第二次的重试读取时的电压偏移量关于“A”电平、“B”电平以及“C”电平读出而分别为Vshift_a0_2、Vshift_b0_2以及Vshift_c0_2。

另外，在选择属于区ZN2的4条字线WL中的任一条的情况下，第一次的重试读取时的电压偏移量关于“A”电平、“B”电平以及“C”电平读出而分别为Vshift_a1_1、Vshift_b1_1以及Vshift_c1_1。第二次的重试读取时的电压偏移量关于“A”电平、“B”电平以及“C”电平读出而分别为Vshift_a1_2、Vshift_b1_2以及Vshift_c1_2。

以下，同样地，区ZN变得越深、换言之字线层变得越深，则电压偏移量变得越大。图17示出该状况。图17是表示某一重试读取时的、电压VCGRV与存储器孔径的关系的曲线图，与在第一实施方式中说明的图14对应。

如图所示，与第一实施方式同样地，存储器孔径越小则将VCGRV设定为越大的值。但是，在某一固定的存储器孔径的范围内，VCGRV保持一定的值这一点，与第一实施方式不同。

2.3关于读出工作

图18是表示本实施方式所涉及的、从通常的读出动作至重试读取为止的一系列工作的流程图，与在第一实施方式中说明的图9对应。

如图所示，首先，与图9同样地，执行步骤S10～S11，进行通常读取。在通常读取中，在读出数据中不存在错误或错误数(不良位数)为规定数以下的情况下(步骤S12：通过)，完成从该页读出数据的读出工作。

另一方面，在错误数(不良位数)超过规定数的情况下，控制器200执行重试读取。在执行重试读取时，控制器200的CPU 230检查选择字线WL的WL地址(或页地址)(步骤S20)。换言之，确认读出对象页对应于哪一个区ZN。

在选择字线WL属于区ZN1的情况下(即，在选择了字线WL0～WL3和WL(2m-1)～WL(2m+2)中的任一条的情况下)，CPU 230从内置存储器220读出与区ZN1对应的偏移表，使用该偏移表执行第一重试读取(步骤S21)。

在选择字线WL属于区ZN2的情况下(即，在选择了字线WL4～WL7和WL(2m-5)～WL(2m-2)中的任一条的情况下)，CPU 230从内置存储器220读出与区ZN2对应的偏移表，使用该偏移表执行第二重试读取(步骤S21)。

以下，同样地，在选择字线WL属于区ZN((m+1)/4)的情况下(即，在选择了字线WL(m-3)～WL(m+4)中的任一条的情况下)，CPU 230从内置存储器220读出与区ZN((m+1)/4)对应的偏移表，使用该偏移表执行第((m+1)/4)重试读取(步骤S21)。

步骤S21的处理与在第一实施方式中说明的图9中的步骤S13～S24是同样的。对属于相同区ZN的字线WL应用相同的电压偏移量这一点，与第一实施方式不同。

2.4本实施方式所涉及的效果

根据本实施方式，通过与第一实施方式相比简单的控制，能够提高工作可靠性。

即，在第一实施方式中，按字线的层设定VCGRV，与此相对，在本实施方式中，以某种程度的集合(区)对字线WL进行管理。并且，以区为单位设定重试读取时的VCGRV偏移量。因而，能够消除设定VCGRV偏移量的复杂性。

另一方面，形成于相邻的层的存储单元晶体管的形状大致是同样的，存储器孔径的差也小。因而，预想为这些存储单元晶体管所受到的干扰特性、数据保持特性也的同等的。因此，在以区为单位设定VCGRV偏移量的情况下，也能够充分提高读出工作的成功概率。

3.第三实施方式

接着，说明第三实施方式所涉及的半导体存储装置。本实施方式在上述第一实施方式和第二实施方式中半导体存储装置保持偏移表。以下，仅说明与第一实施方式和第二实施方式不同的点。

3.1关于读出工作

使用图19说明本实施方式所涉及的读出工作。图19是表示本实施方式所涉及的、从通常的读出动作至重试读取为止的一系列工作的流程图。在图19中，举例说明NAND型快闪存储器100的例如熔丝ROM(只读存储器)存储有在第一实施方式中使用图6说明的偏移表的情况。

熔丝只读存储器是保持NAND型快闪存储器100固有的信息的区域，任一个块BLK作为熔丝只读存储器块而使用。例如在熔丝只读存储器区域中保持表示禁止使用的不良块的信息和/或替换不良列(位线)的列冗余信息和/或修整(trimming)信息等。在本实施方式中，上述说明的偏移表也被写入到熔丝只读存储器区域。

并且，当对NAND型快闪存储器100接通电源时，熔丝只读存储器内的信息不接收控制器200的命令，由定序器121主动地读出。此时，偏移表也由寄存器123读出，在之后的工作中，定序器121参照寄存器123内的偏移表。图19是由寄存器123读出偏移表之后的工作。

如图所示，首先，与图9同样地，执行步骤S10～S11，进行通常读取。在通常读取中，在读出数据不存在错误或错误数(不良位数)为规定数以下的情况下(步骤S12、Pass)，完成从该页读出数据的读出工作。

另一方面，在错误数(不良位数)超过规定数的情况下，控制器200执行重试读取。即，控制器200的CPU 230发出重试读取命令，与字线地址(页地址)一起发送到NAND型快闪存储器100(步骤S30)。此时，CPU 230还将发出的重试读取命令与第几次的重试读取对应的信息(在步骤S30中为第一次)一起，发送到NAND型快闪存储器100。

这些命令、地址以及信息例如保持于寄存器123。因此，定序器121根据接收到的命令、地址以及信息，从寄存器123读出与第一次的重试读取有关的偏移表T1(步骤S31)。这与在第一实施方式的图9中说明的步骤S13大致是同样的。

然后，定序器121执行第一次的重试读取(步骤S15)。即，行解码器112按照偏移表T1的信息，设定电压VCGRV，将该电压VCGRV施加到选择字线WL。

之后，控制器200执行步骤S16的处理，根据需要执行最大n次的重试读取。

3.2本实施方式所涉及的效果

如本实施方式所示，在NAND型快闪存储器100保持偏移表的情况下，也得到与第一实施方式同样的效果。另外，根据本实施方式，能够减轻控制器200的负载。

此外，在图19中，说明NAND型快闪存储器100保持在第一实施方式中说明的偏移表的情况，但是也可以是保持在第二实施方式中说明的偏移表的情况。

4.第四实施方式

接着，说明第四实施方式所涉及的半导体存储装置。本实施方式在第一至第三实施方式中使存储单元阵列111的结构变形。以下，仅说明与第一至第三实施方式不同的点。

4.1关于存储单元阵列的结构

图20是本实施方式所涉及的存储单元阵列111的、沿位线方向的截面图。

如图所示，半导体层26并非是图4和图12那样的U字型的形状，也可以是1根柱状的形状。在该情况下，如图20所示，在半导体基板的上方形成源线层31，在该源线层31上形成多个柱状的半导体层30和26。然后，在半导体层30和26周围从下侧起依次形成选择晶体管ST2、存储单元晶体管MT0～MT7以及选择晶体管ST1，还形成有位线层33。在本结构的情况下，不需要背栅晶体管BT。

4.2关于偏移表

图21是本实施方式所涉及的偏移表的概念图。如图所示，在本例中，按字线WL0～WL7规定电压偏移量。

在本例中，与位于最下层的字线WL0有关的电压偏移量最大，与位于最上层的字线WL7有关的电压偏移量最小。

4.3本实施方式所涉及的效果

如上所述，上述第一至第三实施方式还能够应用于具有图20示出的构造的NAND型快闪存储器。

当然，与第二实施方式同样地，也可以将多条字线WL的设置作为区域而进行管理。

5.第五实施方式

接着，说明第五实施方式所涉及的半导体存储装置。本实施方式在第一至第四实施方式中使存储单元阵列111的结构变形。以下，仅说明与第一至第四实施方式不同的点。

5.1关于存储单元阵列的结构

图22是本实施方式所涉及的存储单元阵列111的电路图，示出任一个块BLK的结构。如图所示，块BLK具备多个存储器部件MU(MU1、MU2)。在图22中仅图示两个存储器部件MU，但是也可以是3个以上，并不限定其数量。

存储器部件MU例如分别具备4个串群GR(GR1～GR4)。此外，在存储器部件MU1和MU2之间进行区分时，将存储器部件MU1的串群GR分别称为GR1-1～GR4-1，将存储器部件MU2的串群GR分别称为GR1-2～GR4-2。

串群GR例如分别具备3个NAND串SR(SR1～SR3)。当然，NAND串SR的数量并不限定于3个，也可以是4个以上。NAND串SR分别具备选择晶体管ST1和ST2以及4个存储单元晶体管MT(MT1～MT4)。存储单元晶体管MT的数量并不限定于4个，也可以是5个以上，也可以是3个以下。

在串群GR内，3个NAND串SR1～SR3依次层叠于半导体基板上，NAND串SR1形成于最下层，NAND串SR3形成于最上层。即，在第一实施方式中说明的图4中，NAND串内的存储单元晶体管MT在半导体基板面的垂直方向上层叠，与此相对，在本实施方式中，NAND串内的存储单元晶体管MT在与半导体基板面平行方向上排列，该NAND串在垂直方向上层叠。然后，相同串群GR内包含的选择晶体管ST1和ST2分别与相同选择栅线GSL1和GSL2连接，位于相同列的存储单元晶体管MT的控制栅与相同字线WL相连接。并且，某一串群GR内的3个选择晶体管ST1的漏与相互不同的位线BL相连接，选择晶体管ST2的源与相同的源线SL相连接。

在第奇数个串群GR1和GR3和第偶数个串群GR2和GR4中，选择晶体管ST1和ST2配置成其位置关系变得相反。即，在图22的示例中，串群GR1和GR3的选择晶体管ST1配置于NAND串SR的左端，选择晶体管ST2配置于NAND串SR的右端。与此相对，串群GR2和GR4的选择晶体管ST1配置于NAND串SR的右端，选择晶体管ST2配置于NAND串SR的左端。

并且，串群GR1和GR3的选择晶体管ST1的栅与相同的选择栅线GSL1相连接，选择晶体管ST2的栅与相同的选择栅线GSL2相连接。另一方面，串群GR2和GR4的选择晶体管ST1的栅与相同的选择栅线GSL2相连接，选择晶体管ST2的栅与相同的选择栅线GSL1相连接。

另外，某一存储器部件MU内包含的4个串群GR1和GR2与相互相同的位线BL相连接，不同的存储器部件MU与相互不同的位线BL相连接。更具体地说，在存储器部件MU1中，串群GR1～GR4中的NAND串SR1～SR3的选择晶体管ST1的漏分别经由列选择栅CSG(CSG1～CSG4)与位线BL1～BL3相连接。列选择栅CSG例如具有与存储单元晶体管MT、选择晶体管ST1和ST2等同样的结构，在各存储器部件MU中，选择对位线BL进行选择的1个串群GR。因而，与各串群GR对应的列选择栅CSG1～CSG4的栅分别由不同的控制信号线SSL1～SSL4进行控制。

具有上述说明的结构的存储器部件MU在图22中记载的纸面上在上下方向上排列有多个。这些多个存储器部件MU共享存储器部件MU1与字线WL和选择栅线GSL1和GSL2。另一方面，位线BL是独立的，例如与存储器部件MU1不同的3个位线BL4～BL6与存储器部件MU2对应。与各存储器部件MU对应的位线BL的个数与1个串群GR内包含的NAND串SR的总数对应。因而，如果NAND串为4层则也设置4条位线BL，其它数量的情况下也是同样的。另外，控制信号SSL1～SSL4可以在存储器部件MU之间共用或也可以独立地进行控制。

在上述结构中，从各存储器部件MU逐个选择的串群GR中的与相同的字线WL相连接的多个存储单元晶体管MT的集合成为“页”。

图23和图24是块BLK的立体图和俯视图，图25是沿图24中的25-25线的截面图，图26是沿图24中的26-26线的截面图，图27是沿图24中的27-27线的截面图。在图23、图25以及图27中图示1个存储器部件MU，图24和图26图示两个存储器部件MU1和MU2。

如图所示，在半导体基板40上形成绝缘膜41，在绝缘膜41上形成块BLK。

在绝缘膜41上形成沿与相对于半导体基板40表面的垂直方向即第一方向正交的第二方向的条状的、例如4个鳍片型构造44(44-1～44-4)，由此形成1个存储器部件MU。鳍片型构造44分别包括沿第二方向设置的绝缘膜42(42-1～42-4)和半导体层43(43-1～43-3)。并且，在鳍片型构造44各自中绝缘膜42-1～42-4与半导体层4343-1～43-3交替地层叠，由此形成相对于半导体基板40的表面向垂直方向延伸的4个层叠构造。该鳍片型构造44分别相当于与在图22中说明的串群GR。并且，最下层的半导体层43-1相当于NAND串SR1的电流路径(形成了沟道的区域)，最上层的半导体层43-3相当于NAND串SR3的电流路径，位于其间的半导体层43-2相当于NAND串SR2的电流路径。

在鳍片型构造44的上面和侧面依次形成有栅绝缘膜45、电荷蓄积层46、阻挡绝缘膜47以及控制栅48(参照图25)。电荷蓄积层46例如由绝缘膜形成。另外，控制栅48由导电膜形成，作为字线WL或选择栅线GSL1和GSL2而发挥功能。字线WL和选择栅线GSL1和GSL2形成为在多个存储器部件MU之间跨越多个鳍片型构造44。另一方面，控制信号线SSL1～SSL4按各鳍片型构造44而独立。

鳍片型构造44的一端部被引出到块BLK的端部，在引出的区域中与位线BL相连接。即，当作为一例关注存储器部件MU1时，第奇数个鳍片型构造44-1和44-3的一端部被引出到沿第二方向的区域而共同进行连接，在该区域中形成插头(plug)BC1～BC3。形成于该区域的插头BC1连接串群GR1和GR3的半导体层43-1与位线BL1，与半导体层43-2和43-3绝缘。插头BC2连接串群GR1和GR3的半导体层43-2与位线BL2，与半导体层43-1和43-3绝缘。插头BC3连接串群GR1和GR3的半导体层43-3与位线BL3，与半导体层43-1和43-2绝缘。

另一方面，第偶数个鳍片型构造44-2和44-4的一端部被引出到与鳍片型构造44-1和44-3的一端部在第二方向上相对的区域而共同进行连接，在该区域形成插头BC1～BC3。形成于该区域的插头BC1连接串群GR2和GR4的半导体层43-1与位线BL1，与半导体层43-2和43-3绝缘。插头BC2连接串群GR2和GR4的半导体层43-2与位线BL2，与半导体层43-1和43-3绝缘。插头BC3连接串群GR2和GR4的半导体层43-3与位线BL3，与半导体层43-1和43-2绝缘。

当然，上述说明是存储器部件MU1的情况，例如在存储器部件MU2的情况下，形成插头BC4～BC6，这些插头BC4～BC6将半导体层43-1～43-3分别连接于位线BL4～BL6(参照图26)。

另外，在鳍片型构造44的另一端上形成有插头SC。插头SC将半导体层43-1～43-3连接于源线SL。

在上述结构中，NAND串SR1～SR3内包含的存储单元晶体管的尺寸相互不同。更具体地说，如图25所示，在各鳍片型构造44中，沿半导体层43的第三方向的宽度越是位于低层则越大，越是位于高层则越小。即，半导体层43-1的宽度最大，半导体层43-3的宽度最窄，半导体层43-2的宽度为其中间宽度。也就是说，由制造偏差引起特性相互不同的多个存储单元晶体管MT包含于1个页。

5.2关于感测放大器的结构

接着，说明感测放大器113。本实施方式所涉及的感测放大器113例如通过感测电压来判别数据。当然，也可以是感测电流的类型。

在电压感测方式的感测放大器中，屏蔽相邻的位线而进行感测动作。即，在电压感测方式中，感测位线的电压偏移。在此，在一侧的位线放电的情况下，与该位线相邻的位线由于耦合而受到放电的位线的电位偏移的影响。其结果，有可能产生数据的错误读出。因而，在电压感测方式中，按偶数位线和按奇数位线读出数据。而且，在从偶数位线读出数据时将奇数位线固定(屏蔽)为一定电位，在从奇数位线读出数据时将偶数位线固定为一定电位。

在屏蔽该相邻的位线的方法(以下，称为“位线屏蔽法”)中，如图28所示，感测放大器113具有多个检测电路(S/A&latch)，1个检测电路(S/A&latch)由2个位线共享。也就是说，采用以下结构：将相邻的位线分类为偶数(EVEN)与奇数(ODD)，相邻的偶数与奇数的位线共享1个检测电路。

在该位线屏蔽法的读出工作中，在读出第偶数个位线的数据的情况下，使偶数位线用传输栅(BLSe)导通，将偶数位线与感测放大器进行连接。此时，通过使接地用晶体管(BIASo)导通，将奇数位线与BLCRL进行连接，设为预定的电位。在该状态下，当感测放大器(S/A)对偶数位线进行预充电时，奇数位线的电位处于保持预定的电位的状态，因此偶数位线不会受到来自奇数位线的影响，适当地被进行预充电。该预充电电位根据信号BLCLAMP这一栅电压而决定，例如为0.7V。

另一方面，在读出奇数位线的数据的情况下，使奇数位线用传输栅(BLSo)导通，将奇数位线与感测放大器进行连接。此时，通过使接地用晶体管(BIASe)导通，将偶数位线与BLCRL进行连接。在该状态下，当感测放大器(S/A)对奇数位线进行预充电时，偶数位线的电位处于保持为一定的状态，因此奇数位线不会受到来自偶数位线的影响，被适当地进行预充电。该预充电电位也是与对偶数位线进行预充电时同样地根据信号BLCLAMP进行钳位的电压。

这样，在位线屏蔽法中，在读出工作时将相邻的非选择位线设为接地状态，由此不会受到相邻的位线的信号的影响，能够进行正确的读出工作。

图29是与图28示出的一组位线对BLo和BLe(例如BL1和BL2)对应的检测电路(S/A&latch)的电路图。

如图所示，检测电路具有主数据高速缓存(Primary Data Cache：PDC)430、二级数据高速缓存(SecondaryDataCache:SDC)431、3个动态数据高速缓存(DynamicDataCache:DDC)433(433-1～433-3)以及临时数据高速缓存(TemporaryDataCache:TDC)434。此外，动态数据高速缓存33和临时数据高速缓存434根据需要设置即可。另外，动态数据高速缓存433在编程时还能够用作保持对位线写入VDD(高电位)和VSS(低电位)的中间电位(VQPW)的数据的高速缓存。

主数据高速缓存430具有拍频倒相器(clocked inverter)CLI1和CLI2以及N沟道型晶体管NMOS5。二级数据高速缓存431具有拍频倒相器CLI3和CLI4以及N沟道型晶体管NMOS6和NMOS7。动态数据高速缓存433具有N沟道型晶体管NMOS4和NMOS9。另外，临时数据高速缓存434具有电容C1。此外，主数据高速缓存430、二级数据高速缓存431、动态数据高速缓存433以及临时数据高速缓存434的电路结构并不限定于图29示出的结构，也可以采用其它电路结构。

另外，在图29的示例中，在数据高速缓存中作为对数据的输入输出进行控制的晶体管而使用n沟道MOS晶体管，但是也可以使用p沟道MOS晶体管。

并且，检测电路通过n沟道MOS晶体管HN2e和HN2o与对应的偶数位线BLe和奇数位线BLo分别连接。在晶体管HN2e和HN2o的栅中分别被输入信号BLSe和BLSo。另外，偶数位线BLe和奇数位线BLo与n沟道MOS晶体管HN1e和HN1o的源相连接。晶体管HN1e和HN1o分别在栅被输入信号BIASe和BIASo，在漏被输入信号BLCRL。

5.3关于偏移表

图30是本实施方式所涉及的偏移表的概念图。如图所示，与第一至第三实施方式不同，本实施方式所涉及的偏移表按位线而保持对信号BLCLAMP提供的电压偏移量。即，在本实施方式中，不是使字线电压，而是使位线电压具有层依赖性。

例如，在第一次的重试读取中，针对与最下层的NAND串SR1相连接的位线BL1和BL4，信号BLCLAMP的电位仅偏移Vshift_bot_1。另外，针对与最上层的NAND串SR3相连接的位线BL3和BL6，信号BLCLAMP的电位仅偏移Vshift_top_1。并且，针对与中间层的NAND串SR2相连接的位线BL2和BL5，信号BLCLAMP的电位仅偏移Vshift_mid_1。第二次以后的重试读取也是同样的。此外，具有Vshift_bot_i>Vshift_mid_i>Vshift_top_i的关系(i为1以上的自然数)。

图31示出NAND串SR的位置关系与信号BLCLAMP(即预充电电位)的关系。即，NAND串SR越是位于下层(即单元尺寸越大)，则信号BLCLAMP越小，其结果，位线的预充电电平也越小。相反，NAND串SR越是位于上层(即单元尺寸越小)，信号BLCLAMP越大，其结果，位线的预充电电平也越大。

图32是表示通常读取和重试读取时的信号BLCLAMP的电位与位线的预充电电平的曲线图。

如图所示，在通常读取中，设为BLCLAMP＝Vclamp，位线电位设为Vprecharge。

在第一次的重试读取中，检测电路按照偏移表设定BLCLAMP。即，将位于最下层的位线BL1和BL4设为(Vclamp-Vshift_bot_1)。将位于中间层的位线BL2和BL5设为(Vclamp-Vshift_mid_1)。将位于最上层的位线BL3和BL6设为(Vclamp-Vshift_top_1)。其结果，位线BL1～BL6中、预充电电平在BL3和BL6中最高，接着在BL2和BL5中高，在BL1和BL4中最低。

之后，如图32所示，在每次反复进行重试读取时，BLCLAMP和预充电电平降低，在最后的第n次的重试读取中，BLCLAMP被设为比Vclamp大。

5.4关于读出工作

图33示出本实施方式所涉及的读出工作时的存储单元阵列111的各布线的电压关系。图33是某一块BLK的电路图，为了使说明简单，示出仅两个存储器部件MU1和MU2包含于块BLK的情况，另外，示出通过选择控制信号线SSL1和SSL5而选择存储器部件MU1中的串群GR1-1与存储器部件MU2中的串群GR1-2的情况。因而，在串群GR1-1和GR1-2中由与相同的字线WL相连接的6个存储单元晶体管MT形成页。此外，由于纸面的限制，仅图示所选择的串群GR1-1和GR1-2，并且省略图示列选择栅CSG。以下进行的说明在选择了其它串群的组合的情况下也是同样的。

行解码器112通过对控制信号线GSL1和GSL2施加“H”电平，使选择晶体管ST1导通。另外，对选择字线WL1施加读出电压VCGRV，对非选择字线WL2～WL4施加电压VREAD。并且，未图示的源线驱动器对源线SL1施加电压VCSL(>0V)。

这样，通过对源线SL施加电压VCSL，由感测放大器113检测从源线SL流向位线BL的电流，由此判别读出数据。

此外，如上所述，在某一串群GR中，位于最下层的存储单元晶体管MT(NAND串SR1)，其半导体层43的宽度最大。因而，不易受到干扰的影响。另一方面，位于最上层的存储单元晶体管MT(NAND串SR3)，其半导体层43的宽度最小。因而，易于受到干扰的影响。

接着，使用图34说明通常读取时的检测电路的工作。图34示出本实施方式所涉及的检测电路的、数据读出时的各种信号的时序图。在图34中，示出选择奇数位线BLo而非选择偶数位线BLe的情况。例如由在图2中说明的定序器121提供各信号。

如图所示，在时刻t0中，首先，将选择块的选择栅线(GSL1)设为“High“电平。另外，对源线SL1和非选择的偶数位线BLe施加电压VCSL。并且，将信号BLCLAMP设为电源电压VDD。并且，行解码器112对选择字线WL施加电压VCGRV，对非选择字线WL施加电压VREAD。

接着，在时刻t1中，将信号BLPRE设为“High”电平。接着，在时刻t2中，在检测电路中将信号VPRE设为“High”电平，临时数据高速缓存(TDC)434被进行预充电。

并且，在时刻t2～t3中，进行位线选择信号BLSe和BLSo以及偏置选择信号BIASe和BIASo的设定。在图34的示例中，选择奇数位线BLo，因此将奇数位线选择信号BLSo设为“High”电平，将偶数位线BLe固定于BLCTRL(＝VCSL)，因此将信号BIASe设为“High”电平。

另外，对信号BLCLAMP施加位线预充电用钳位电压Vvlamp，由此奇数位线BLo被预充电为(Vclamp-Vtblc)(例如0.7V)。Vtblc为晶体管NMOS10的阈值电压。

如上所述，在芯部中，奇数位线BLo被预充电为(Vclamp-Vtblc)，偶数位线BLo固定于VCSL。

接着，在时刻t4中，将信号BLCLAMP设为0V，接着，在时刻t5中，将选择栅线GSL2设为“High”电平。其结果，电流从源线SL1流向位线BLo，位线BLo的电位成为(VCGRV-Vth)。Vth为存储单元晶体管的阈值电压。

接着，在时刻t7～t8中，对信号BLCLAMP施加读出用电压Vsen。此时，如果选择位线BLo的电位高于(Vsen-Vtblc)，则晶体管NMOS10(BLCLAMP的晶体管)处于截止的状态，VDD保持于节点TDC。另一方面，如果选择位线BLo的电位低于(Vsen-Vtblc)，则使晶体管NMOS10导通，因此节点TDC大致与位线BLo的电位相等。

接着，在时刻t9～t10中，读出的数据被取入到二级数据高速缓存SDC。

如上所述，从奇数位线BLo读出数据。之后，在时刻t10～t11中进行恢复动作，使各节点和信号复位。

偶数位线BLe的读出也同样地进行。在该情况下，与图34的示例相反地，将信号BLe设为“High”(高)并将信号BLSo设为“Low”(低)。另外，将信号BIASo设为“High”，将信号BIASe设为“Low”。

图35是第一次的重试读取时的主要信号的时序图。如图所示，与位线BL对应于哪一层的NAND串SR相应地其预充电电位不同，这一点与通常读取时不同。

即，将与位线BL1(与位于最下层的NAND串SR1对应)、BL5(与位于中间层的NAND串SR2对应)以及BL3(与位于最上层的NAND串SR3对应)有关的信号BLCLAMP分别设为Vpre1(＝Vclamp-Vshift_bot_1)、Vpre2(＝Vclamp-Vshift_mid_1)以及Vpre3(＝Vclaimp-Vshift_top_1)。其中，具有Vpre3>Vpre2>Vpre1的关系。

其结果，将位线BL1、BL5以及BL3的预充电电位分别设为(Vpre1-Vtblc)、(Vpre2-Vtblc)以及(Vpre3-Vtblc)。

第二次以后的重试读取也是同样的。

5.5本实施方式所涉及的效果

通过本实施方式也能够得到与第一实施方式同样的效果。即，根据本实施方式所涉及的结构，干扰的影响程度不同的多个存储单元晶体管MT与相同的字线WL相连接。因而，难以通过使字线电压偏移，补偿阈值的偏差。

因此，在本实施方式中，按层而控制位线BL的电位，由此补偿阈值的偏差。即，如图35所示，将预充电电位设定为越是位于下层的NAND串SR的位线则越低，越是位于上层则越高。关于位于下层的存储单元晶体管，由干扰引起的阈值偏移大，其阈值电压易于向正侧移动。另一方面，位于上层的存储单元晶体管的阈值偏移小。因而，通过预充电电位补偿该阈值偏移量的差。其结果，能够缩小读出数据之后的位线电压(VCGRV-Vth)的位线之间的偏差。

此外，如上所述，使用电压Vsen进行数据的判别。即，根据位线电压VBL与(Vsen-Vtblc)的比较，判别数据。因而，不仅是预充电电位，也可以使电压Vsen具有层依赖性。或，也可以是不使预充电电位(上述Vpre1～Vpre3)具有层依赖性而使电压Vsen具有层依赖性的情况。

另外，本实施方式还能够应用于第二和第三实施方式。即，如在第二实施方式中说明那样，也可以在NAND串SR的层数增加时，将多个位线BL作为1个区而进行管理，以区为单位控制电压偏移量。并且，如在第三实施方式中说明那样，也可以为由控制器200保持图30示出的偏移表的情况。

6.第六实施方式

接着，说明第六实施方式所涉及的半导体存储装置。本实施方式与上述第五实施方式不同，使用源线SL选择NAND串SR1～SR3。

6.1关于存储单元阵列的结构

图36是本实施方式所涉及的块BLK的立体图，示出某一个存储单元MU。图37是存储单元MU的俯视图，图38是沿图37中的38-38线的截面图，图39是沿图37中的39-39线的截面图。

如图所示，本实施方式所涉及的结构在第五实施方式中说明的结构中，多个鳍片型构造44的一端部被引出到块BLK的端部，在引出的区域中与位线BL进行连接，另一端部共同连接，并且与源线SL相连接。并且，位线BL共用地连接于对应的鳍片型构造44中的各半导体层43-1～43-3(参照图39)。另一方面，源线SL分别独立设置于共同连接的鳍片型构造44中的各半导体层43-1～43～3(参照图38)。另外，在本例中，取消了第五实施方式中的控制信号线SSL。

6.2关于读出工作

本实施方式所涉及的读出工作基本上与第五实施方式相同。但是，在本例中，位线BL在1个串群GR内包含的多个NAND串SR共用地连接。因而，通过控制源线SL的电位，从各串群GR中选择某一个NAND串SR。

例如在选择最下层的NAND串SR1时，选择对应的源线SL1，对选择源线SL1例如施加1V。对其它非选择源线SL2和SL3施加比选择源线SL1高的电压(例如1.5V)。

并且，如在第五实施方式中说明那样，根据所选择的NAND串SR位于哪一层，控制信号BLCLAMP的电位(Vpre和/或Vsen)。

6.3本实施方式所涉及的效果

如上所述，在具有本实施方式所涉及的结构的存储单元阵列的情况下，也能得到与第一实施方式同样的效果。当然，还能够应用第二至第三实施方式。

6.变形例等

如上所述，上述实施方式所涉及的半导体存储装置100具备设置于半导体基板上方的第一存储单元、层叠于上述第一存储单元的上方的第二存储单元、与第一存储单元和第二存储单元的栅电连接的字线、与第一存储单元的一端电连接的第一位线以及与第二存储单元的一端电连接的第二位线。在读出数据时，对字线施加读出电压，在重试读取时，对字线施加读出电压，对第一位线施加第一电压，对第二位线施加第二电压，第二电压与第一电压不同。

根据本结构，能够按层进行与不同干扰相应的读出工作，能够提高NAND型快闪存储器的工作可靠性。

但是，实施方式并不限定于上述说明的方式，能够进行各种变形。例如，在上述实施方式中，举例说明了在重试读取时使字线电压或BLCLAMP(位线电压)具有层依赖性的情况，但是也可以在通常读取时使具有层依赖性。或者，根据存储单元的特性，不仅使字线电压和BLCLAMP(位线电压)的任一个具有层依赖性，也可以使两者具有层依赖性。

另外，在上述第一至第四实施方式中，举例说明了存储器孔MH的直径d_MH越是下层则越小、且越是上层则越大的情况。但是，上述实施方式并不限定于具有这种形状的存储器孔MH的情况。例如，也可以是以下情况：从最下层至第N层为止依次直径d_MH增大，在第(N+1)层中直径d_MH变窄，然后，直径d_MH再次增大。在这种情况下，字线电压VCGRV也是并非根据层的深度进行控制，而是根据直径d_MH本身进行控制。即，存储器孔MH的直径d_MH与层的关系并不特别进行限定。然后，在上述实施方式中，根据依赖于直径d_MH的干扰的大小，使字线电压变化即可。该情况下在第五和第六实施方式中也是同样的。即，并不限定于如在图25中说明那样越是下层则半导体层43-1(存储单元的电流路径)的宽度越大的情况。

因而，电压偏移量Vshift优选并非单纯地根据层而决定，而是例如在出厂前测试中使用测试仪等实际测量各层的阈值电压偏移多少，根据该实际测量结果制作偏移表。

另外，在上述实施方式中，举例说明了存储单元晶体管保持2位数据的情况，但是也可以是保持1位数据的情况、保持3位以上的数据的情况。

进一步，存储单元阵列111的结构并不限定于在上述实施方式中说明的结构。即，只要是存储单元晶体管的特性偏差具有位置依赖性的结构，就能够广泛应用，控制字线电位或位线电位以抵消其位置依赖性即可。因而，上述说明的实施方式并不限定于NAND型快闪存储器，能够普遍应用于其它存储装置。另外，各实施方式也可以分别单独地实施，但是能够组合的多个实施方式也可以进行组合而实施。

说明了本发明的几个实施方式，但是这些实施方式作为示例而提示，并不意图限定发明的范围。这些实施方式能够以其它各种方式实施，在不脱离发明的宗旨的范围内，能够进行各种省略、替换、变更。这些实施方式、其变形包含在发明的范围、宗旨内，同样地，包含于权利要求书所记载的发明及其等同的范围。

Claims (14)

1.一种存储装置，包括：

第一字线，其位于半导体基板上方；

第二字线，其位于所述第一字线上方；

第一存储单元，其与所述第一字线连接；

第二存储单元，其与所述第二字线连接；以及

控制器，其配置为执行第一读出工作、第二读出工作、第三读出工作、第四读出工作、第五读出工作和第六读出工作；

第一至第三读出工作针对与所述第一存储单元对应的第一地址执行，

第四至第六读出工作针对与所述第二存储单元对应的第二地址执行，

在所述第一至第三读出工作中分别将第一电压、第二电压和第三电压施加给所述第一字线，

在所述第四至第六读出工作中分别将第四电压、第五电压和第六电压施加给所述第二字线，

所述第四电压和所述第五电压之间的第一差值与所述第四电压和所述第六电压之间的第二差值不同，

所述第一电压和所述第二电压之间的第三差值与所述第一差值不同。

2.根据权利要求1所述的存储装置，其中，

所述第一电压和所述第三电压之间的第四差值与所述第三差值不同。

3.根据权利要求1所述的存储装置，其中，

在所述第一读出工作之后执行所述第二读出工作，

在所述第四读出工作之后执行所述第五读出工作，

所述第二电压高于所述第一电压，

所述第五电压高于所述第四电压。

4.根据权利要求3所述的存储装置，其中，

在所述第二读出工作之后执行所述第三读出工作，

在所述第五读出工作之后执行所述第六读出工作，

所述第三电压低于所述第一电压，

所述第六电压低于所述第四电压。

5.根据权利要求1所述的存储装置，其中，

所述第一电压高于所述第四电压。

6.根据权利要求1所述的存储装置，还包括：

在所述第一字线和所述第二字线之间的第三字线；

与所述第三字线连接的第三存储单元；

位于所述第三字线上方的第四字线；以及

与所述第四字线连接的第四存储单元；

所述控制器进一步配置为执行第七读出工作、第八读出工作、第九读出工作、第十读出工作、第十一读出工作和第十二读出工作；

第七至第九读出工作针对与所述第三存储单元对应的第三地址执行，

第十至第十二读出工作针对与所述第四存储单元对应的第四地址执行，

在所述第七至第九读出工作中分别将所述第一电压、所述第二电压和所述第三电压施加给所述第三字线，

在所述第十至第十二读出工作中分别将所述第四电压、所述第五电压和所述第六电压施加给所述第四字线。

7.根据权利要求1所述的存储装置，其中，

所述第一存储单元和所述第二存储单元，在第一选择晶体管和第二选择晶体管之间串联连接，并经由所述第一选择晶体管的电流路径连接于相同的位线。

8.一种用于控制存储装置的方法，所述存储装置包括：第一字线，其位于半导体基板上方；第二字线，其位于所述第一字线上方；第一存储单元，其与所述第一字线连接；以及第二存储单元，其与所述第二字线连接；

所述方法包括：

针对与所述第一存储单元对应的第一地址，执行将第一电压施加于所述第一字线的第一读出工作，

针对所述第一地址，执行将第二电压施加于所述第一字线的第二读出工作，

针对所述第一地址，执行将第三电压施加于所述第一字线的第三读出工作，

针对与所述第二存储单元对应的第二地址，执行将第四电压施加于所述第二字线的第四读出工作，

针对所述第二地址，执行将第五电压施加于所述第二字线的第五读出工作，

针对所述第二地址，执行将第六电压施加于所述第二字线的第六读出工作，

所述第四电压和所述第五电压之间的第一差值与所述第四电压和所述第六电压之间的第二差值不同，

所述第一电压和所述第二电压之间的第三差值与所述第一差值不同。

9.根据权利要求8所述的方法，其中，

所述第一电压和所述第三电压之间的第四差值与所述第三差值不同。

10.根据权利要求8所述的方法，其中，

在所述第一读出工作之后执行所述第二读出工作，

在所述第四读出工作之后执行所述第五读出工作，

所述第二电压高于所述第一电压，

所述第五电压高于所述第四电压。

11.根据权利要求10所述的方法，其中，

在所述第二读出工作之后执行所述第三读出工作，

在所述第五读出工作之后执行所述第六读出工作，

所述第三电压低于所述第一电压，

所述第六电压低于所述第四电压。

12.根据权利要求8所述的方法，其中，

所述第一电压高于所述第四电压。

13.根据权利要求8所述的方法，其中所述存储装置还包括：在所述第一字线和所述第二字线之间的第三字线；与所述第三字线连接的第三存储单元；位于所述第三字线上方的第四字线；以及与所述第四字线连接的第四存储单元；

所述方法还包括：

针对与所述第三存储单元对应的第三地址，执行将第一电压施加于所述第三字线的第七读出工作，

针对所述第三地址，执行将第二电压施加于所述第三字线的第八读出工作，

针对所述第三地址，执行将第三电压施加于所述第三字线的第九读出工作，

针对与所述第四存储单元对应的第四地址，执行将第四电压施加于所述第四字线的第十读出工作，

针对所述第四地址，执行将第五电压施加于所述第四字线的第十一读出工作，

针对所述第四地址，执行将第六电压施加于所述第四字线的第十二读出工作。

14.根据权利要求8所述的方法，其中，

所述第一存储单元和所述第二存储单元，在第一选择晶体管和第二选择晶体管之间串联连接，并经由所述第一选择晶体管的电流路径连接于相同的位线。